KR102212836B1 - 세라믹 회로 기판의 제조방법 - Google Patents

Abstract

본 발명은 세라믹 회로 기판에 관한 것으로서, 더욱 상세하게는 전력 반도체의 기판으로 사용되는 세라믹 회로 기판에 관한 것이다. 본 발명은 본 발명은 세라믹 기판에 구리 페이스트 층을 인쇄하여 구리 패턴을 형성하는 세라믹 회로 기판의 제조방법으로서, 제1면과 제1면에 나란한 제2면을 구비하는 세라믹 기판을 준비하는 단계와; 상기 세라믹 기판의 제1면 위에 복수의 구리 층들을 형성하는 단계를 포함하며, 상기 복수의 구리 층들을 형성하는 단계는, 상기 세라믹 기판의 제1면 위에 접합 페이스트를 인쇄한 후 건조하여 접합 페이스트 층을 형성하고, 건조된 상기 접합 페이스트 층을 압착한 후 소결하여 제1 구리 층을 형성하는 단계와, 상기 제1 구리 층 위에 적층 페이스트를 인쇄한 후 건조하여 적층 페이스트 층을 형성하고, 건조된 상기 적층 페이스트 층을 압착한 후 소결하여 제2 구리 층을 형성하는 단계를 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다. 본 발명에 따른 세라믹 회로 기판의 제조방법은 기판 위에 실장되는 다양한 형태의 반도체 소자에 대응 가능하도록 세라믹 기판 위에 입체적인 패턴을 형성할 수 있다는 장점이 있다.

Description

세라믹 회로 기판의 제조방법{Method of manufacturing ceramic circuit board}

본 발명은 세라믹 회로 기판의 제조방법에 관한 것으로서, 더욱 상세하게는 전력 반도체의 기판으로 사용되는 세라믹 회로 기판의 제조방법에 관한 것이다.

모바일, 가전 및 자동차 등에 폭넓게 활용되고 있는 전력 반도체(Power Semiconductor)는 전력을 변환·처리·제어하는 역할을 한다.

전력 공급을 위한 파워 소자 등 대전류, 고전압이 요구되는 전력 반도체 소자는 발열량이 매우 크기 때문에, 이것을 탑재하는 기판으로는 Al₂O₃, AlN, ZTA(Zirconia Toughened Alumina), Si₃N₄ 등의 세라믹 재질로 이루어진 기판을 사용한다. Al₂O₃, AlN, ZTA, Si₃N₄ 등의 세라믹은 높은 절연성과 기계적 강도 및 비교적 높은 방열 성능을 갖추고 있기에 고전력 전력 반도체의 기판으로 적합하다. 또한, 세라믹 회로 기판은 세라믹 기판 위에 형성된 전도성 패턴을 갖추어야 한다. 전도성 패턴으로는 Al이나 Cu 패턴이 주로 사용된다.

세라믹 회로 기판을 제조하는 종래의 기술은 DBC(Direct Bonded Copper), AMB(Active Metal Brazing Copper), DPC(Direct Plating Copper)가 있으며, 가장 보편적인 방법은 DBC 기술이다.

DBC 기술은 세라믹의 한 면 혹은 양면에 동박(Copper Foil)을 고온 산화공정으로 접합한 후 동박을 패터닝하여 세라믹 회로 기판을 제조하는 방법이다. 기판과 동박을 접착하기 위하여 구리-산소(copper-oxygen) 공정 액상(eutectic)을 이용한다. 접합은 구리의 융점인 1083℃ 이하의 온도에서, 약 30ppm의 산소를 포함하는 질소분위기에서 수행된다. DBC 방법은 접합된 동박을 일정한 패턴으로 형성하기 위하여 식각공정을 이용한다. 그리고 식각 후 Cu 패턴의 표면에 Ni, Ag와 Au를 도금한다. DBC 기술은 기계적 강도와 접착력이 양호하다는 장점이 있다. 그러나 동박의 최소 두께에 한계가 있으며, 에칭을 통해서 형성할 수 있는 패턴이 제한되며, 산화구리가 생성되지 않은 접합면에서는 기공이 존재하여 열 사이클에 대한 안정성이 떨어진다는 단점이 있다.

AMB 기술은 산소에 대해 활성인 고융점 금속(Ti, Zr, Hf 등)에 Cu, Ag 등을 첨가해 융점을 낮춘 활성금속합금을 세라믹과 동박 계면 사이에 끼워서 세라믹과 동박을 접합한다. 접합 후의 Cu 패턴은 DBC와 마찬가지로 동박을 에칭하여 형성한다.

DPC 기술은 박막 필름공정, 식각공정 및 도금공정을 활용하여 세라믹 회로 기판을 제조하는 방법이다. 시드(Seed) 층을 Ti, TiW 등으로 증착한 후에 포토레지스트(PR, Photo Resist)를 도포하고, 패터닝을 실시한 후에 Cu 도금을 통해서, Cu 층을 형성한다. Cu 층의 두께는 약 150㎛까지로 제한된다.

이러한 종래의 세라믹 회로 기판을 제작하는 기술들은, 패턴 형성을 위하여 식각공정을 이용하기 때문에 패턴 형태에 제한이 있다는 한계가 있었다. 특히, 다양한 형태의 반도체 소자에 대응하기 위해서 패턴 간에 두께의 차이를 두거나, 패턴 위에 2차 패턴 및 3차 패턴을 형성하기가 어렵다는 문제가 있었다.

종래의 세라믹 회로 기판에서는 패턴 간의 두께의 차이를 형성하기 어렵기 때문에, 패턴 중 일부에 스페이서를 배치하는 방법으로 단차를 형성하였다. 그러나 전도성 스페이서의 열전도도가 낮으며, 스페이서를 패턴 위에 실장하는 부가적인 공정이 필요하다는 문제점이 있었다.

한국등록특허 제0477866호 한국공개특허 제2014-0127228호 한국등록특허 제1393760호 한국공개특허 제2014-0095083호

본 발명은 상술한 문제점을 개선하기 위한 것으로서, 기판 위에 실장되는 다양한 형태의 반도체 소자에 대응 가능하도록 세라믹 기판 위에 입체적인 패턴을 형성할 수 있는 세라믹 회로 기판의 제조방법을 제공하는 것을 목적으로 한다.

또한, 열 사이클에 대한 내구성을 향상할 수 있는 세라믹 회로 기판의 제조방법을 제공하는 것을 목적으로 한다.

또한, 구리패턴의 전기전도도와 열전도도를 향상할 수 있는 세라믹 회로 기판의 제조방법을 제공하는 것을 목적으로 한다.

또한, 세라믹 기판과 접하는 쪽의 패턴 폭과 패턴 상부의 패턴 폭의 차이를 최소화하면서, 패턴의 표면 조도를 향상할 수 있는 세라믹 회로 기판의 제조방법을 제공하는 것을 목적으로 한다.

또한, 구리 패턴을 형성하는 과정에서 세라믹 기판이 휘는 것을 최소화하는 세라믹 회로 기판의 제조방법을 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위해서, 본 발명은 세라믹 기판에 구리 페이스트 층을 인쇄하여 구리 패턴을 형성하는 세라믹 회로 기판의 제조방법으로서, 제1면과 제1면에 나란한 제2면을 구비하는 세라믹 기판을 준비하는 단계와; 상기 세라믹 기판의 제1면 위에 복수의 구리 층들을 형성하는 단계를 포함하며, 상기 복수의 구리 층들을 형성하는 단계는, 상기 세라믹 기판의 제1면 위에 접합 페이스트를 인쇄한 후 건조하여 접합 페이스트 층을 형성하고, 건조된 상기 접합 페이스트 층을 압착한 후 소결하여 제1 구리 층을 형성하는 단계와, 상기 제1 구리 층 위에 적층 페이스트를 인쇄한 후 건조하여 적층 페이스트 층을 형성하고, 건조된 상기 적층 페이스트 층을 압착한 후 소결하여 제2 구리 층을 형성하는 단계를 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 복수의 구리 층들을 형성하는 단계는, 상기 제2 구리 층 위에 글라스 프릿을 포함하지 않으며, 산화구리(Cu₂O) 입자들과 평균 입경이 1 내지 5㎛인 미세 구리 입자들을 5 내지 60중량% 포함하는 수축률이 10% 내지 15%인 표층 페이스트를 인쇄한 후 건조 및 소결하여 제3 구리 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 세라믹 기판의 제2면 위에 복수의 휨 방지 층들을 형성하는 단계를 더 포함하며, 상기 복수의 휨 방지 층들을 형성하는 단계에서, 상기 복수의 휨 방지 층들의 두께는 상기 구리 층들의 부피의 합과 상기 휨 방지 층들의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 복수의 휨 방지 층들을 형성하는 단계는, 상기 제2면 위에 접합 페이스트를 인쇄한 후 건조 및 소결하여 제1 휨 방지 층을 형성하는 단계와, 상기 제1 휨 방지 층 위에 적층 페이스트를 인쇄한 후 건조 및 소결하여 제2 휨 방지 층을 형성하는 단계를 포함하며, 상기 제1 휨 방지 층의 두께와 상기 제2 휨 방지 층의 두께는 상기 제1 구리 층 및 상기 제2 구리 층의 부피의 합과 상기 제1 휨 방지 층 및 상기 제2 휨 방지 층의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 제1 휨 방지 층의 두께는 상기 제1 구리 층의 부피와 상기 제1 휨 방지 층의 부피의 비가 0.9 내지 1.1이 되도록 조절되며, 상기 제2 휨 방지 층의 두께는 상기 제2 구리 층의 부피와 상기 제2 휨 방지 층의 부피의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 제2면 위에 접합 페이스트를 인쇄한 후 건조 및 소결하여 제1 휨 방지 층을 형성하는 단계와, 상기 제1 휨 방지 층 위에 적층 페이스트를 인쇄한 후 건조 및 소결하여 제2 휨 방지 층을 형성하는 단계와, 상기 제2 휨 방지 층 위에 표층 페이스트를 인쇄한 후 건조 및 소결하여 제3 휨 방지 층을 형성하는 단계를 더 포함하며, 상기 제1 휨 방지 층의 두께, 상기 제2 휨 방지 층의 두께 및 상기 제3 휨 방지 층의 두께는 상기 제1 구리 층, 상기 제2 구리 층 및 상기 제3 구리 층의 부피의 합과 상기 제1 휨 방지 층, 상기 제2 휨 방지 층 및 상기 제3 휨 방지 층의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 제1 휨 방지 층의 두께는 상기 제1 구리 층과 상기 제1 휨 방지 층의 부피비가 0.9 내지 1.1이 되도록 조절되며, 상기 제2 휨 방지 층의 두께는 상기 제2 구리 층과 상기 제2 휨 방지 층의 부피비가 0.9 내지 1.1이 되도록 조절되며, 상기 제3 휨 방지 층의 두께는 상기 제3 구리 층과 상기 제3 휨 방지 층의 부피비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 제3 구리 층의 위에 적층 페이스트를 인쇄한 후 건조 및 소결하여 제4 구리 층을 형성하는 단계와, 상기 제4 구리 층 위에 표층 페이스트를 인쇄한 후 건조 및 소결하여 제5 구리 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 접합 페이스트는 글라스 프릿(Glass Frit), 무기물 입자들, 산화구리 입자들 및 구리 입자들을 포함하는 수축률이 3% 이하인 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.
또한, 상기 적층 페이스트는 글라스 프릿을 포함하지 않으며, 무기물 입자들과 구리 입자들을 포함하는 수축률이 3% 내지 9%인 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

또한, 상기 무기물 입자들은 Al₂O₃, CaO, ZrO₂ 분말들 중 선택된 적어도 하나의 분말을 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법을 제공한다.

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본 발명에 따른 세라믹 회로 기판의 제조방법은 기판 위에 실장되는 다양한 형태의 반도체 소자에 대응 가능하도록 세라믹 기판 위에 입체적인 패턴을 형성할 수 있다는 장점이 있다.

또한, 본 발명에 따른 세라믹 회로 기판은 열 사이클에 대한 내구성이 향상된다는 장점이 있다. 또한, 본 발명에 따른 세라믹 회로 기판은 구리패턴의 전기전도도와 열전도도가 향상된다.

또한, 본 발명의 일부 실시예에 따른 세라믹 회로 기판의 제조방법은 세라믹 기판과 접하는 쪽의 패턴 폭과 패턴 상부의 패턴 폭의 차이를 최소화하면서, 패턴의 표면 조도를 향상할 수 있다는 장점이 있다.

또한, 본 발명의 일부 실시예에 따른 세라믹 회로 기판의 제조방법은 구리 패턴 층을 형성하는 과정에서 세라믹 기판이 휘는 것을 최소화할 수 있다는 장점도 있다.

도 1은 본 발명의 일실시예에 따른 세라믹 회로 기판의 개념도이다.
도 2는 본 발명의 일실시예에 따른 세라믹 회로 기판의 제조방법의 흐름도이다.
도 3은 제1 구리 층을 형성하는 단계의 흐름도이다.
도 4는 본 발명의 다른 실시예에 따른 세라믹 회로 기판의 개념도이다.
도 5 내지 8은 본 발명의 또 다른 실시예들에 따른 세라믹 회로 기판의 개념도들이다.

이하에서 첨부된 도면들을 참조하여 본 발명의 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 일실시예에 따른 세라믹 회로 기판의 개념도이다. 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 세라믹 회로 기판(100)은 제1면(도 1에서 상면)과 제1면과 나란한 제2면(도 1에서 하면)을 구비한 세라믹 기판(10)과 세라믹 기판(10)의 제1면 위에 형성된 복수의 구리 층들을 포함하는 전도성 패턴(20)과 세라믹 기판의 제2면 위에 형성된 복수의 휨 방지 층들(30)을 포함한다.

세라믹 기판(10)은, 예를 들어, Al₂O₃, AlN, ZTA, Si₃N₄ 등의 세라믹 재질로 이루어진 기판일 수 있다.

전도성 패턴(20)은 제1면 위에 순차적으로 형성된 제1 구리 층(21), 제2 구리 층(22) 및 제3 구리 층(23)을 포함한다. 제1 구리 층(21)에는 글라스 성분이 포함되며, 제2 구리 층(22) 및 제3 구리 층(23)에는 글라스 성분이 포함되지 않는다.

휨 방지 층들(30)은 제2면 위에 순차적으로 형성된 제1 휨 방지 층(31), 제2 휨 방지 층(32) 및 제3 휨 방지 층(33)을 포함한다. 휨 방지 층들(30)은 전도성 패턴(20)을 형성하기 위한 소결 과정에서 세라믹 기판(10)이 휘는 것을 방지하는 역할을 한다.

제1 구리 층(21)과 제1 휨 방지 층(31)이 동일한 재료로 이루어지며, 제2 구리 층(22)과 제2 휨 방지 층(32)이 동일한 재료로 이루어지며, 제3 구리 층(23)은 제3 휨 방지 층(33)과 동일한 재료로 이루어진다.

복수의 휨 방지 층들(30)의 두께는 구리 층들(21, 22, 23)의 부피의 합과 휨 방지 층들(30)의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절된다.

서로 대응하는 층들의 부피비가 0.9 내지 1.1이 되도록 조절될 수도 있다. 즉, 도 1에 도시된 실시예에서 제1 구리 층(21)과 제1 휨 방지 층(31)의 부피비는 0.9 내지 1.1이며, 제2 구리 층(22)과 제2 휨 방지 층(32)의 부피비와 제3 구리 층(23)과 제3 휨 방지 층(33)의 부피비도 0.9 내지 1.1일 수 있다.

도 2는 본 발명의 일실시예에 따른 세라믹 회로 기판의 제조방법의 흐름도이다. 이하에서는 도 2를 참고하여, 도 1에 도시된 세라믹 회로 기판(100)의 제조방법을 설명한다.

도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 세라믹 회로 기판(100)의 제조방법은 세라믹 기판(10)을 준비하는 단계(S1)와, 세라믹 기판(10)의 제1면 위에 제1 구리 층(21)을 형성하는 단계(S2)와, 세라믹 기판(10)의 제2면 위에 제1 휨 방지 층(31)을 형성하는 단계(S3)와, 제1 구리 층(21) 위에 제2 구리 층(22)을 형성하는 단계(S4)와, 제1 휨 방지 층(31) 위에 제2 휨 방지 층(32)을 형성하는 단계(S5)와, 제2 구리 층(22) 위에 제3 구리 층(23)을 형성하는 단계(S6)와, 제2 휨 방지 층(32) 위에 제3 휨 방지 층(33)을 형성하는 단계(S7)를 포함한다.

먼저, 세라믹 기판(10)을 준비하는 단계(S1)에 대해서 설명한다.

세라믹 기판(10)은, 상술한 바와 같이, Al₂O₃, AlN, ZTA(Zirconia Toughened Alumina), Si₃N₄ 등의 세라믹 재질로 이루어진 기판일 수 있다. 세라믹 기판(10)은 제1면과 제1면에 나란한 제2면을 구비한다.

다음, 제1 구리 층(21)을 형성하는 단계(S2)에 대해서 설명한다.

제1 구리 층(21)은 세라믹 기판(10)의 제1면 위에 형성된다. 제1 구리 층(21)은 세라믹 기판(10)의 제1면 위에 직접 형성될 수 있다.

도 3은 제1 구리 층(21)을 형성하는 단계의 흐름도이다. 도 3에 도시된 바와 같이, 제1 구리 층(21)을 형성하는 단계는 접합 페이스트를 인쇄하는 단계(S21), 접합 페이스트 층을 건조하는 단계(S22), 건조된 접합 페이스트 층을 압착하는 단계(S23) 및 접합 페이스트 층을 소결하는 단계(S24)를 포함한다.

접합 페이스트는 스크린 프린팅 방법으로 인쇄할 수 있다.

접합 페이스트는 글라스 프릿(Glass Frit), 무기물 입자들, 산화구리 입자들, 구리 입자들, 용제 및 바인더를 포함한다. 글라스 프릿은 구리(Cu) 입자들의 소결을 돕는 소결조제인 동시에, 제1 구리 층(21)과 세라믹 기판(10)을 접합하는 역할을 한다. 무기물 입자들은 Al₂O₃, CaO, ZrO₂ 분말들 중 선택된 적어도 하나의 분말을 포함할 수 있다. 무기물 입자들은 접합 페이스트의 수축률을 낮추기 위해서 사용된다. 본 발명에서 페이스트의 수축률은 페이스트를 디스크 형태로 인쇄한 후 건조 및 소결하고, 건조 후와 소결 후의 디스크의 지름을 비교하는 방법으로 측정한다. 접합 페이스트의 수축률은 3% 이하인 것이 바람직하다. 산화구리(CuO, Cu₂O) 입자들은 세라믹 기판(10)과의 접합 특성을 보완하기 위해서 첨가된다. 예를 들어, 세라믹 기판(10)으로 알루미나(Al₂O₃) 기판을 사용할 경우 산화구리가 알루미나와 반응하여 CuAlO₂, CuAl₂O₄를 형성함으로써 접합 특성이 향상될 수 있다.

인쇄 후 접합 페이스트 층을 건조하여, 용제를 제거한다.

다음으로, 건조된 접합 페이스트 층을 압착하여, 접합 페이스트 층의 높이 차이를 줄인다. 접합 페이스트 층의 경계부는 페이스트의 흐름 속도가 감소하여 페이스트의 중심부에 비해서 점도가 높다. 따라서 접합 페이스트 층의 경계부는 중심부에 비해서 두께가 두껍다.

다음으로, 압착된 접합 페이스트 층이 형성된 세라믹 기판(10)을 열처리하여 접합 페이스트 층을 소결함으로써 제1 구리 층(21)을 형성한다. 접합 페이스트 층을 소결하는 열처리 프로파일은, 바인더를 제거하기 위해서 질소 분위기에 수증기나 산소를 소량 공급하는 베이크 아웃(bake out) 단계와, 구리(Cu) 입자들을 액상 소결하는 단계와, 냉각하는 단계를 포함한다.

구리(Cu) 입자들을 액상 소결하는 단계는 구리(Cu)의 산화를 방지하기 위해서, 질소분위기에서 진행하는 것이 바람직하다. 이때, 글라스 프릿이 구리(Cu) 입자들에 웨팅(wetting) 되기 용이하도록, 소량의 산소를 공급할 수 있다. 베이커 아웃 단계는 300 내지 500℃ 정도로 진행되며, 액상 소결하는 단계는 700 내지 900℃ 정도로 진행될 수 있다.

전체 소결에 소요되는 시간은 대략 50 내지 90분 정도이며, 머플 타입 열처리로와 같은 연속식 열처리로에서 진행되거나 박스 오븐과 같은 배치 타입 열처리로에서 진행될 수 있다.

다음, 제1 휨 방지 층(31)을 형성하는 단계(S3)에 대해서 설명한다.

제1 휨 방지 층(31)은 세라믹 기판(10)의 제2면 위에 형성된다. 제1 휨 방지 층(31)은 세라믹 기판(10)의 제2면 위에 직접 형성될 수 있다. 제1 휨 방지 층(31)은 제1 구리 층(21)과 마찬가지로, 접합 페이스트를 인쇄하는 단계, 접합 페이스트 층을 건조하는 단계, 건조된 접합 페이스트 층을 압착하는 단계 및 접합 페이스트 층을 소결하는 단계를 통해서 형성된다.

제1 휨 방지 층(31)은 세라믹 기판(10)의 제2면 전면을 덮는 형태로 형성될 수 있다.

제1 휨 방지 층(31)은 제1 구리 층(21)과 함께 형성된다. 세라믹 기판(10)의 제1면과 제2면에 각각 접합 페이스트를 인쇄한 후, 양면의 접합 페이스트 층을 한꺼번에 건조하고, 압착한 후 한꺼번에 소결하여 제1 휨 방지 층(31)과 제1 구리 층(21)을 한 번에 형성한다.

다음, 제2 구리 층(22)을 형성하는 단계(S4)에 대해서 설명한다.

제2 구리 층(22)은 제1 구리 층(21) 위에 형성된다. 제2 구리 층(22)은 적층 페이스트를 인쇄한 후 건조, 압착 및 소결하여 형성한다. 제2 구리 층(22)은 전도성 패턴(20)의 두께를 증가시키는 역할을 한다.

적층 페이스트는 무기물 입자들, 구리 입자들, 용제 및 바인더를 포함한다. 무기물 입자들은 Al₂O₃, CaO, ZrO₂ 입자들 중 선택된 적어도 하나의 입자들을 포함할 수 있다. 무기물 입자들은 접합 페이스트의 수축률을 낮추기 위해서 사용된다. 적층 페이스트는 접합 페이스트와 달리 글라스 프릿을 포함하지 않는다. 적층 페이스트는 접합 페이스트에 비해서 수축률이 높다. 적층 페이스트의 수축률은 3% 내지 9%인 것이 바람직하다.

인쇄는 스크린 프린팅 방법으로 진행할 수 있다. 인쇄 후 적층 페이스트 층을 건조하여, 용제를 제거한다. 그리고 건조된 적층 페이스트 층을 압착하여, 접합 페이스트 층의 높이 차이를 줄인다. 다음으로, 제1 구리 층(21)과 압착된 적층 페이스트 층이 형성된 세라믹 기판(10)을 열처리함으로써, 적층 페이스트 층을 소결하여, 제2 구리 층(22)을 형성한다. 열처리는 접합 페이스트 층의 열처리와 마찬가지로 소량의 산소가 포함된 질소 분위기에서 진행될 수 있다.

300㎛ 이상의 두꺼운 전도성 패턴이 요구되는 경우에는 제2 구리 층(22)을 형성하는 단계를 복수 회 실시하거나, 인쇄, 건조, 압착 과정만을 복수 회 실시할 수도 있다.

다음, 제2 휨 방지 층(32)을 형성하는 단계(S5)에 대해서 설명한다.

제2 휨 방지 층(32)은 제1 휨 방지 층(31) 위에 형성된다. 제2 휨 방지 층(32)은 제2 구리 층(22)과 마찬가지로, 적층 페이스트를 인쇄하는 단계, 적층 페이스트 층을 건조하는 단계, 건조된 적층 페이스트 층을 압착하는 단계 및 적층 페이스트 층을 소결하는 단계를 통해서 형성된다.

제2 휨 방지 층(32)은 제2 구리 층(22)과 함께 형성된다.

다음, 제3 구리 층(23)을 형성하는 단계(S6)에 대해서 설명한다.

제3 구리 층(23)은 제2 구리 층(22) 위에 형성된다. 제3 구리 층(23)은 표층 페이스트를 인쇄한 후 건조, 압착 및 소결하여 형성한다. 제3 구리 층(23)은 도금이 용이한 치밀한 표면을 제공하는 역할을 한다.

표층 페이스트는 글라스 프릿을 포함하지 않으며, 산화구리(Cu2O) 입자들, 구리 입자들, 용제 및 바인더를 포함한다. 구리 입자들은 평균 입경이 1 내지 5㎛ 미세 구리 입자들을 포함한다. 미세 구리 입자들은 표층 페이스트에 5 내지 60중량% 포함된다. 미세 구리 입자들은 제3 구리 층(23)의 밀도를 높이는 역할을 한다. 산화구리(Cu₂O) 입자들은 소결 과정에서 공정 액상을 형성할 수 있다. 표층 페이스트는 수축률은 10% 내지 15%인 것이 바람직하다.

인쇄는 스크린 프린팅 방법으로 진행할 수 있다. 인쇄 후 표층 페이스트 층을 건조하여, 용제를 제거한다. 그리고 건조된 표층 페이스트 층을 압착하여, 표층 페이스트 층의 높이 차이를 줄인다. 다음으로, 제1 구리 층(21), 제2 구리 층(22) 및 압착된 표층 페이스트 층이 형성된 세라믹 기판(10)을 열처리하여 표층 페이스트 층을 소결함으로써, 제3 구리 층(23)을 형성한다. 열처리는 접합 페이스트 층의 열처리와 마찬가지로 소량의 산소가 포함된 질소 분위기에서 진행될 수 있다.

다음, 제3 휨 방지 층(33)을 형성하는 단계(S7)에 대해서 설명한다.

제3 휨 방지 층(33)은 제2 휨 방지 층(32) 위에 형성된다. 제3 휨 방지 층(33)은 제3 구리 층(23)과 마찬가지로, 표층 페이스트를 인쇄하는 단계, 표층 페이스트 층을 건조하는 단계, 건조된 표층 페이스트 층을 압착하는 단계 및 표층 페이스트 층을 소결하는 단계를 통해서 형성된다.

제3 휨 방지 층(33)은 제3 구리 층(23)과 함께 형성된다.

상술한 휨 방지 층들(31, 32, 33)을 형성하는 단계들에서, 제1 휨 방지 층의 두께, 제2 휨 방지 층의 두께 및 제3 휨 방지 층의 두께는 제1 구리 층, 제2 구리 층 및 제3 구리 층의 부피의 합과 제1 휨 방지 층, 제2 휨 방지 층 및 제3 휨 방지 층의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절된다.

이때, 서로 대응하는 층들의 부피비가 0.9 내지 1.1이 되도록 조절될 수도 있다. 즉, 제1 휨 방지 층(31)의 두께는 제1 구리 층(21)과 제1 휨 방지 층(31)의 부피비가 0.9 내지 1.1이 되도록 조절되고, 제2 휨 방지 층(32)의 두께는 제2 구리 층(22)과 제2 휨 방지 층(32)의 부피비가 0.9 내지 1.1이 되도록 조절되고, 제3 휨 방지 층(33)의 두께는 제3 구리 층(23)과 제3 휨 방지 층(33)의 부피비가 0.9 내지 1.1이 되도록 조절될 수 있다.

도 4는 본 발명의 다른 실시예에 따른 세라믹 회로 기판의 개념도이다.

본 실시예에 따른 세라믹 회로 기판(200)은 일부 전도성 패턴(120)의 두께가 다른 패턴(20)의 두께에 비해서 두껍다는 점에서 도 1에 도시된 실시예와 차이가 있다. 본 실시예는 높이 차이가 있는 반도체 소자들을 실장하기 위해서 별도의 스페이서가 필요하지 않다는 점에서 장점이 있다.

두꺼운 패턴(120)에는 제3 구리 층(23) 위에 제4 구리 층(122)과 제5 구리 층(123)이 형성되어 있다. 제4 구리 층(122)은 제3 구리 층(23) 위에 적층 페이스트를 인쇄한 후, 건조, 압착 및 소결하여 형성할 수 있으며, 제5 구리 층(123)은 제4 구리 층(122) 위에 표층 페이스트를 인쇄한 후, 건조, 압착 및 소결하여 형성할 수 있다. 제4 구리 층(122)은 제2 구리 층(22)과 동일한 재질일 수 있다. 제5 구리 층(123)은 제3 구리 층(23)과 동일한 재질일 수 있다.

그리고 제3 휨 방지 층(33) 위에 제4 휨 방지 층(132)과 제5 휨 방지 층(133)이 형성되어 있다 점에서 도 1에 도시된 실시예와 차이가 있다. 제4 휨 방지 층(132)은 제2 구리 층(22)과 동일한 재질일 수 있으며, 제5 휨 방지 층(133)은 제3 구리 층(23)과 동일한 재질일 수 있다.

복수의 휨 방지 층들(130)의 두께는 구리 층들(20, 120)의 부피의 합과 휨 방지 층들(130)의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절된다.

제4 휨 방지 층(132)은 제4 구리 층(122)과 함께 형성된다. 제5 휨 방지 층(133)은 제5 구리 층(123)과 함께 형성된다.

도 5는 본 발명의 또 다른 실시예에 따른 세라믹 회로 기판의 개념도이다.

도 5에 도시된 실시예는 제3 구리 층이 없다는 점에서 도 1에 도시된 실시예와 차이가 있다. 두꺼운 전도성 패턴이 필요하지 않은 세라믹 회로 기판(300)의 경우에는 제3 구리 층을 생략할 수 있다. 본 실시예의 세라믹 회로 기판(300)은 표층 페이스트를 인쇄하는 과정을 생략하는 방법으로 제조할 수 있다.

도 6은 본 발명의 또 다른 실시예에 따른 세라믹 회로 기판의 개념도이다.

도 6에 도시된 실시예는 제4 휨 방지 층(132)과 제5 휨 방지 층(133)이 없다는 점에서 도 4에 도시된 실시예와 차이가 있다. 또한, 도 6에 도시된 실시예에서는 제2 휨 방지 층(232)과 제3 휨 방지 층(233)의 두께가 도 4에 도시된 실시예의 제2 휨 방지 층(32)과 제3 휨 방지 층(33)의 두께에 비해서 다소 두껍다는 점에서도 도 4에 도시된 실시예와 차이가 있다.

도 6에 도시된 실시예에서는 도 4에 도시된 제4 휨 방지 층(132)과 제5 휨 방지 층(133)을 형성하는 대신에 제2 휨 방지 층(232)과 제3 휨 방지 층(233)의 두께를 제4 휨 방지 층(132)과 제5 휨 방지 층(133)의 두께만큼 더 두껍게 형성함으로써, 구리 층들(20, 120)의 부피의 합과 휨 방지 층들(230)의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절된다.

도 7과 8은 본 발명의 또 다른 실시예들에 따른 세라믹 회로 기판의 개념도들이다. 도 7에 도시된 실시예는 제4 휨 방지 층(332)과 제5 휨 방지 층(333)이 세라믹 기판(10)의 표면 전체에 형성되지 않고, 패턴을 형성한다는 점에서 도 4에 도시된 실시예와 차이가 있다.

도 8에 도시된 실시예는 일부 제5 구리 층 위(123)에 제6 구리 층(222)과 제7 구리 층(223)이 형성된다는 점에서 도 7에 도시된 실시예와 차이가 있다. 또한, 구리 층들(20, 120, 220)과 휨 방지 층들(430)의 부피비를 유지하기 위해서 제4 휨 방지 층(432)과 제5 휨 방지 층(433)이 도 7에 도시된 실시예에 비해서 다소 두껍다는 점에서도 차이가 있다.

상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

100, 200, 300, 400, 500, 600: 세라믹 회로 기판
10: 세라믹 기판
20, 120, 220: 전도성 패턴
30, 130, 230, 330, 430: 휨 방지 층들
21: 제1 구리 층
22: 제2 구리 층
23: 제3 구리 층
31, 231: 제1 휨 방지 층
32, 232: 제2 휨 방지 층
33, 233: 제3 휨 방지 층
122: 제4 구리 층
123: 제5 구리 층
132, 332, 432: 제4 휨 방지 층
133, 333, 433: 제5 휨 방지 층

Claims (15)

1. 세라믹 기판에 구리 페이스트 층을 인쇄하여 구리 패턴을 형성하는 세라믹 회로 기판의 제조방법으로서,
   제1면과 제1면에 나란한 제2면을 구비하는 세라믹 기판을 준비하는 단계와,
   상기 세라믹 기판의 제1면 위에 복수의 구리 층들을 형성하는 단계를 포함하며,
   상기 복수의 구리 층들을 형성하는 단계는,
   상기 세라믹 기판의 제1면 위에 접합 페이스트를 인쇄한 후 건조하여 접합 페이스트 층을 형성하고, 건조된 상기 접합 페이스트 층을 압착한 후 소결하여 제1 구리 층을 형성하는 단계와,
   상기 제1 구리 층 위에 적층 페이스트를 인쇄한 후 건조하여 적층 페이스트 층을 형성하고, 건조된 상기 적층 페이스트 층을 압착한 후 소결하여 제2 구리 층을 형성하는 단계를 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
2. 제1항에 있어서,
   상기 복수의 구리 층들을 형성하는 단계는,
   상기 제2 구리 층 위에 글라스 프릿을 포함하지 않으며, 산화구리(Cu₂O) 입자들과 평균 입경이 1 내지 5㎛인 미세 구리 입자들을 5 내지 60중량% 포함하는 수축률이 10% 내지 15%인 표층 페이스트를 인쇄한 후 건조 및 소결하여 제3 구리 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
3. 제1항에 있어서,
   상기 세라믹 기판의 제2면 위에 복수의 휨 방지 층들을 형성하는 단계를 더 포함하며,
   상기 복수의 휨 방지 층들을 형성하는 단계에서, 상기 복수의 휨 방지 층들의 두께는 상기 구리 층들의 부피의 합과 상기 휨 방지 층들의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
4. 제3항에 있어서,
   상기 복수의 휨 방지 층들을 형성하는 단계는,
   상기 제2면 위에 접합 페이스트를 인쇄한 후 건조 및 소결하여 제1 휨 방지 층을 형성하는 단계와,
   상기 제1 휨 방지 층 위에 적층 페이스트를 인쇄한 후 건조 및 소결하여 제2 휨 방지 층을 형성하는 단계를 포함하며,
   상기 제1 휨 방지 층의 두께와 상기 제2 휨 방지 층의 두께는 상기 제1 구리 층 및 상기 제2 구리 층의 부피의 합과 상기 제1 휨 방지 층 및 상기 제2 휨 방지 층의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
5. 제4항에 있어서,
   상기 제1 휨 방지 층의 두께는 상기 제1 구리 층의 부피와 상기 제1 휨 방지 층의 부피의 비가 0.9 내지 1.1이 되도록 조절되며,
   상기 제2 휨 방지 층의 두께는 상기 제2 구리 층의 부피와 상기 제2 휨 방지 층의 부피의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
6. 제2항에 있어서,
   상기 제2면 위에 접합 페이스트를 인쇄한 후 건조 및 소결하여 제1 휨 방지 층을 형성하는 단계와,
   상기 제1 휨 방지 층 위에 적층 페이스트를 인쇄한 후 건조 및 소결하여 제2 휨 방지 층을 형성하는 단계와,
   상기 제2 휨 방지 층 위에 표층 페이스트를 인쇄한 후 건조 및 소결하여 제3 휨 방지 층을 형성하는 단계를 더 포함하며,
   상기 제1 휨 방지 층의 두께, 상기 제2 휨 방지 층의 두께 및 상기 제3 휨 방지 층의 두께는 상기 제1 구리 층, 상기 제2 구리 층 및 상기 제3 구리 층의 부피의 합과 상기 제1 휨 방지 층, 상기 제2 휨 방지 층 및 상기 제3 휨 방지 층의 부피의 합의 비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
7. 제6항에 있어서,
   상기 제1 휨 방지 층의 두께는 상기 제1 구리 층과 상기 제1 휨 방지 층의 부피비가 0.9 내지 1.1이 되도록 조절되며,
   상기 제2 휨 방지 층의 두께는 상기 제2 구리 층과 상기 제2 휨 방지 층의 부피비가 0.9 내지 1.1이 되도록 조절되며,
   상기 제3 휨 방지 층의 두께는 상기 제3 구리 층과 상기 제3 휨 방지 층의 부피비가 0.9 내지 1.1이 되도록 조절되는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
8. 제2항에 있어서,
   상기 제3 구리 층의 위에 적층 페이스트를 인쇄한 후 건조 및 소결하여 제4 구리 층을 형성하는 단계와,
   상기 제4 구리 층 위에 표층 페이스트를 인쇄한 후 건조 및 소결하여 제5 구리 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
9. 제1항에 있어서,
   상기 접합 페이스트는 글라스 프릿(Glass Frit), 무기물 입자들, 산화구리 입자들 및 구리 입자들을 포함하는 수축률이 3% 이하인 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
10. 제1항에 있어서,
    상기 적층 페이스트는 글라스 프릿을 포함하지 않으며, 무기물 입자들과 구리 입자들을 포함하는 수축률이 3% 내지 9%인 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
11. 제9항 또는 제10항에 있어서,
    상기무기물 입자들은 Al₂O₃, CaO, ZrO₂ 분말들 중 선택된 적어도 하나의 분말을 포함하는 것을 특징으로 하는 세라믹 회로 기판의 제조방법.
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