KR102198205B1 - 발진 회로, 승압 회로 및 반도체 장치 - Google Patents

Abstract

(과제)고전원 전압시의 소비 전력을 저감할 수 있는 발진 회로, 승압 회로, 반도체 장치를 제공한다.
(해결 수단)발진 회로의 링 오실레이터 회로에 있어서, 인버터 회로의 PMOS 트랜지스터의 기판은 제1 전원 전압에 접속되고, 소스는 인버터 회로의 공급 전류를 제어하는 제1 정전류 소자의 PMOS 트랜지스터의 드레인에 접속되고, 제1 정전류 소자의 PMOS 트랜지스터의 소스는 제1 전원 전압이 소정의 전압 이상에서 정전압이 되는 제2 전원 전압 VREG에 접속하고 있다.

Description

발진 회로, 승압 회로 및 반도체 장치{OSCILLATION CIRCUIT, BOOSTING CIRCUIT AND SEMICONDUCTOR DEVICE}

본 발명은, 고전원 전압시에 소비 전력을 저감할 수 있는 발진 회로에 관한 것이다.

전기적으로 데이터를 소거·기입·독출할 수 있는 EEPROM 등의 불휘발성 메모리에서는, 소거·기입 동작시에 있어서, 선택된 메모리 셀에 전원 전압 VDD 이상의 고전압을 인가할 필요가 있다. 입력 전압을 승압하는 차지 펌프 회로를 이용하여 원하는 고전압을 발생시키고 있다.

차지 펌프 회로를 이용한 승압 회로의 출력 전류는 이하의 식(1)로 표시된다.

여기서 TCLK는 발진 회로의 클록 신호의 발진 주기, fCLK는 발진 회로의 출력 클록 신호의 발진 주파수, CCP는 차지 펌프 회로의 콘덴서 용량, VCLK는 클록 신호의 진폭(=전원 전압 VDD)이다.

(1)식으로부터, 메모리 셀에 공급하는 출력 전류 IOUT는, 전원 전압 VDD에 비례하고 있다. 고전원 전압시에 있어서 필요 이상으로 출력 전류 IOUT를 공급하게 된다. 결과적으로 소비 전류·소비 전력이 크게 증가해 버리는 과제가 있었다.

이러한 과제를 해결하기 위해, 다음과 같은 기술이 제안되어 있다 (예를 들면, 특허 문헌 1 참조).

도 5는, 종래의 발진 회로의 일례를 나타내는 회로도이다.

종래의 발진 회로는, 직렬로 접속된 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 인버터 회로(3)를 홀수단 종속 접속하여 환상으로 하는 링 오실레이터 회로이다. 인버터 회로(3)에 각각 정전류 소자(2)를 접속하고 있다. 각각의 정전류 소자(2)는 전원 회로(1)에 접속한다.

링 오실레이터 회로를 구성하고 있는 인버터 회로(3)의 게이트 용량 Cg에 충방전되는 전하 Q는 이하의 식(2)로 표시된다.

여기서, IBIAS는 충방전 전류, t는 충방전 시간이다.

(2)식을 변형함으로써, 충방전 시간 t와 발진 주파수 fCLK는 각각 이하의 식(3), (4)로 표시된다.

전원 회로(1)가 안정 동작하는데 충분한 전원 전압 영역에 있어서, 충방전 전류 IBIAS는 정전류 소자(2)로 정해진다. 충방전 전류 IBIAS는 전원 전압 VDD에 의하지 않고 일정하다고 생각된다. 따라서, 인버터 회로(3)의 게이트 용량 Cg와 충방전 전류 IBIAS가 상수라고 생각된다. (3)식, (4)식으로부터, 충방전 시간 t는 전원 전압 VDD에 비례하고, 발진 주파수 fCLK는 전원 전압 VDD에 반비례하게 된다.

이와 같이 구성된 발진 회로(10)를 사용함으로써, 전원 전압 VDD의 상승에 대해서, 발진 주파수 fCLK는 저감할 수 있다. 출력 전류 IOUT를 억제할 수 있고, 저소비 전류·저소비 전력이 가능하게 된다.

일본국 특허제 3553508호 공보

그러나 근래, 반도체 장치에 한층 더한 저전원 전압화가 진행되고 있다. 승압 회로를 내장하는 반도체 장치가 저전원 전압시에 있어서도 안정되게 동작하기 위해서는, 저전원 전압시의 발진 주파수를 올릴 필요가 있다. 종래 기술의 발진 회로인 채로 발진 주파수를 올리면, 저전원 전압시의 발진 주파수뿐만 아니라, 전체적으로 발진 주파수를 올려 버리게 된다. 이 때문에, 고전원 전압시의 소비 전류·소비 전력이 필요 이상으로 증가해 버리는 과제가 재부상하고 있다.

본 발명은, 상기 과제를 해결하기 위해, 발진 회로의 링 오실레이터 회로에 있어서, 인버터 회로의 PMOS 트랜지스터의 기판을 전원 전압 VDD에 접속하고 있다. 인버터 회로의 PMOS 트랜지스터의 소스를 인버터 회로의 공급 전류를 제어하는 제1 정전류 소자의 PMOS 트랜지스터의 드레인에 접속하고 있다. 제1 정전류 소자의 PMOS 트랜지스터의 소스를, 전원 전압 VDD가 소정의 전압 이상이 되었을 때에 정전압이 되는 제2 전원 전압 VREG에 접속하고 있다.

본 발명에서는, 상기와 같이 구성된 발진 회로의 링 오실레이터 회로를 사용함으로써, 소정의 전압보다 높은 전원 전압시에 있어서, 인버터 회로의 PMOS 트랜지스터의 소스와 기판간에서 전위차가 발생한다. 기판 바이어스 효과에 의해, 역치 전압이 상승하고, 인버터 회로의 반전 시간(=충방전 시간 t)이 종래 기술보다 길어진다. 발진 주파수를 종래 기술보다 저감할 수 있고, 소비 전류·소비 전력의 저감을 실현할 수 있다.

도 1은, 본 실시 형태의 발진 회로의 일례를 나타내는 회로도이다.
도 2는, 본 실시 형태의 발진 회로의 전원 회로의 일례를 나타내는 회로도이다.
도 3은, 본 실시 형태의 전원 전압 VREG와 전원 전압 VDD의 관계를 나타내는 그래프이다.
도 4는, 본 실시 형태의 승압 회로의 일례를 나타내는 회로도이다.
도 5는, 종래의 발진 회로의 일례를 나타내는 회로도이다.

이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다.

도 1은, 본 실시 형태의 발진 회로(10)의 일례를 나타내는 회로도이다. 직렬로 접속된 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 인버터 회로(3)를 홀수단 종속 접속하여 환상으로 하는 링 오실레이터 회로이다. 인버터 회로(3)에 각각 정전류 소자(2)를 접속하고 있다. 각각의 정전류 소자(2)는 전원 회로(1)에 접속하고 있다. 인버터 회로(3)의 PMOS 트랜지스터의 기판은 전원 전압 VDD에 접속하고 있다. 인버터 회로(3)의 PMOS 트랜지스터의 소스는 공급 전류를 제어하는 제1 정전류 소자인 PMOS 트랜지스터(MP1)의 드레인에 접속한다. PMOS 트랜지스터 MP1은, 게이트에 전원 회로(1)가 출력하는 바이어스 전압 PBIAS가 입력되고, 소스와 기판에 제2 전원 전압 VREG가 입력되고, 드레인은 각각의 인버터 회로(3)의 PMOS 트랜지스터의 소스에 접속한다. 인버터 회로(3)의 NMOS 트랜지스터는, 기판을 접지 전위 VSS에 접속하고, 소스는 인버터 회로(3)의 공급 전류를 제어하는 제2 정전류 소자의 NMOS 트랜지스터 MN1의 드레인에 접속한다. NMOS 트랜지스터(MN1)는, 게이트에 전원 회로(1)가 출력하는 바이어스 전압 NBIAS가 입력되고, 소스와 기판을 접지 전위 VSS에 접속하고, 드레인은 각각의 인버터 회로(3)의 NMOS 트랜지스터의 소스에 접속한다.

도 2는, 본 실시 형태의 발진 회로(10)의 전원 회로(1)의 일례를 나타내는 회로도이다.

4개의 트랜지스터 MP21, MP22, MN21, MN22와 저항으로부터 정전류원 IREF가 만들어진다. NMOS 트랜지스터 MN22와 MN23으로 구성되는 커런트 미러 회로로 PMOS 트랜지스터 MP23에 정전류 IREF를 공급한다. PMOS 트랜지스터 MP23과 MP24로 구성되는 커런트 미러 회로로 NMOS 트랜지스터 MN24에 정전류 IREF를 공급한다.

바이어스 전압 PBIAS는, PMOS 트랜지스터 MP23의 드레인으로부터 출력된다. 또, 바이어스 전압 NBIAS는, NMOS 트랜지스터 MN24의 드레인으로부터 출력된다.

제2 전원 전압 VREG는, 게이트와 드레인이 포화 결선된 PMOS 트랜지스터 MP26의 역치 전압｜Vtp｜와 NMOS 트랜지스터 MN25의 역치 전압 Vtn의 합이 된다. 디프레션형 NMOS 트랜지스터 MD11, MD12는, 소스폴로어로서 제2 전원 전압 VREG의 출력 임피던스를 변환하고 있다.

도 3은, 본 실시 형태의 제2 전원 전압 VREG와 전원 전압 VDD의 관계를 나타내는 그래프이다.

도 3의 전압 V0는, 도 2에 나타내는 게이트와 드레인이 포화 결선된 PMOS 트랜지스터 MP26의 역치 전압｜Vtp｜와 NMOS 트랜지스터 MN25의 역치 전압 Vtn의 합으로 정해지는 전압이다. 전원 전압 VDD가 전압 V0보다 낮은 영역에서는, 제2 전원 전압 VREG는 전원 전압 VDD와 대략 같아진다. 전원 전압 VDD가 전압 V0보다 높은 영역에서는, 제2 전원 전압 VREG는 소정의 전압 V0에서 정전압이 된다.

전원 전압 VDD가 소정의 전압 V0보다 높은 경우(VDD＞V0)에, 전원 전압 VDD와 제2 전원 전압 VREG의 사이에 전위차가 발생한다. 인버터 회로(3)의 PMOS 트랜지스터의 소스와 기판간에 전위차가 발생하고, 소스-기판간에 순방향 바이어스 전압 Vsb가 더해지게 된다. PMOS 트랜지스터에 있어서 순방향 바이어스 전압 Vsb는 채널하의 공지층을 확대하고, 채널 영역의 정공이 감소함으로써, 채널의 두께는 얇아진다. 채널을 원래의 두께로 되돌리기 위해서, 보다 큰 게이트-소스간 전압 Vgs를 더하지 않으면 안되기 때문에, 결과적으로 역치 전압이 상승한다. 이와 같이, 소스와 기판간의 전위차에 의해 역치 전압이 상승하는 것을 기판 바이어스 효과라고 한다.

전원 전압 VDD가 소정의 전압 V0보다 높아지면, 기판 바이어스 효과에 의해 인버터 회로(3)의 PMOS 트랜지스터의 역치 전압이 보다 상승한다. 인버터 회로(3)의 반전 시간(=충방전 시간 t)이 종래 기술보다 길어지기 때문에, 발진 주파수 fCLK는 종래 기술보다 저감한다. 전원 전압 VDD가 소정의 전압 V0보다 높아지면 질수록, 전원 전압 VDD와 제2 전원 전압 VREG 사이의 전위차는 커진다. 기판 바이어스 효과에 의한 발진 주파수 fCLK의 저감은 보다 현저하게 나타난다.

또한, 본 실시 형태의 발진 회로(10)에 있어서, 링 오실레이터 회로의 진폭은 제2 전원 전압 VREG이기 때문에, 도 1에 나타내는 레벨 시프터 회로(4)를 통해, 발진 회로(10)의 출력 OSCCLK의 진폭을 전원 전압 VDD로 레벨 변환할 필요가 있다.

이상 설명한 바와 같이, 도 1에 나타내는 링 오실레이터 회로에 있어서, 인버터 회로(3)의 PMOS 트랜지스터의 기판을 전원 전압 VDD에 접속한다. 인버터 회로(3)의 PMOS 트랜지스터의 소스를 인버터 회로(3)의 공급 전류를 제어하는 제1 정전류 소자의 PMOS 트랜지스터의 드레인에 접속한다. 제1 정전류 소자의 PMOS 트랜지스터의 소스를 제2 전원 전압 VREG에 접속한다. 인버터 회로(3)의 PMOS 트랜지스터의 기판 바이어스 효과에 의해, 전원 전압 VDD가 제2 전원 전압 VREG보다 높은 경우(VDD＞VREG)에 있어서, 인버터 회로(3)의 반전 시간(=충방전 시간 t)이 종래 기술보다 길어진다. 본 실시 형태의 발진 회로(10)는, 고전원 전압 영역에 있어서, 발진 주파수 fCLK를 종래 기술보다 저감할 수 있고, 소비 전류·소비 전력의 저감이 가능해진다.

도 4는 본 실시 형태의 승압 회로(13)의 일례를 나타내는 회로도이다. 발진 회로(10)의 발진 출력 OSCCLK를 이용하여, 클록 버퍼 회로(11)를 구동한다. 차지 펌프 회로(12)의 게이트와 드레인이 다이오드 접속된 전하 수송용 NMOS 트랜지스터를 통하여, 진폭이 VDD인 상보적 클록 신호 CLK, CLKX에 의해 용량 CCP에 축적된 전하를 하나의 방향으로만 밀어낸다. 이때, 커플링 동작에 의해 용량 CCP의 전위를 들어올리고, 용량 CCP로 연결되는 전하 수송용 NMOS 트랜지스터를 통해 전하를 다음 단의 용량으로 보낸다. 이러한 펌핑 동작을 반복하여, 전원 전압 VDD를 원하는 고전압 VPP까지 승압을 행한다.

상술한 바와 같이, 전기적으로 데이터를 소거·기입할 수 있는 EEPROM 등의 불휘발성 메모리의 데이터의 소거·기입시에는, 선택하는 메모리 셀에 전원 전압 VDD 이상의 고전압을 인가할 필요가 있다. 데이터의 소거·기입시에 필요한 고전압의 발생에, 본 실시 형태의 발진 회로와 차지 펌프 회로를 이용함으로써, 종래 기술보다 소비 전류·소비 전력을 저감한 메모리 소자를 얻을 수 있다.

이상, 본 발명의 실시예에 대해 설명했지만, 본 발명은 이들 실시예로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위 내에 있어서 여러 가지의 형태에서의 실시가 가능하다.

1:전원 회로 2:정전류 소자
3:인버터 회로 10:발진 회로
13:승압 회로

Claims (4)

1. 직렬로 접속된 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 복수의 인버터 회로를 홀수 개 직렬 접속하고, 상기 인버터 회로를 환상으로 접속하는 링 오실레이터 회로와,
   상기 인버터 회로에 소정의 전류를 흐르게 하는 PMOS 트랜지스터로 이루어지는 제1 정전류 소자와,
   상기 인버터 회로에 소정의 전류를 흐르게 하는 NMOS 트랜지스터로 이루어지는 제2 정전류 소자와,
   제1 전원 전압으로부터 제1 바이어스 전압과 제2 바이어스 전압과 제2 전원 전압을 발생시키는 전원 회로를 구비하고,
   상기 제2 전원 전압은, 상기 제1 전원 전압이 소정의 전압 이상인 경우, 일정한 전압을 가지며,
   상기 인버터 회로의 PMOS 트랜지스터는, 소스가 상기 제1 정전류 소자의 PMOS 트랜지스터의 드레인에 접속되고, 상기 인버터 회로의 상기 PMOS 트랜지스터의 기판에 상기 제1 전원 전압이 입력되고,
   상기 인버터 회로의 NMOS 트랜지스터는, 소스가 상기 제2 정전류 소자의 NMOS 트랜지스터의 드레인에 접속되고, 상기 인버터 회로의 상기 NMOS 트랜지스터의 기판에 접지 전압이 입력되고,
   상기 제1 정전류 소자의 PMOS 트랜지스터는, 게이트에 상기 제1 바이어스 전압이 입력되고, 소스와 상기 제1 정전류 소자의 상기 PMOS 트랜지스터의 기판에 상기 제2 전원 전압이 입력되고,
   상기 제2 정전류 소자의 NMOS 트랜지스터는, 게이트에 상기 제2 바이어스 전압이 입력되고, 소스와 상기 제2 정전류 소자의 상기 NMOS 트랜지스터의 기판에 상기 접지 전압이 입력된 것을 특징으로 하는 발진 회로.
2. 청구항 1에 있어서,
   상기 링 오실레이터 회로의 출력 전압을 상기 제1 전원 전압으로 변환하는 레벨 시프터 회로를 더 구비한 것을 특징으로 하는 발진 회로.
3. 청구항 1 또는 청구항 2에 기재된 발진 회로를 구비한 승압 회로.
4. 청구항 3에 기재된 승압 회로를 구비한 반도체 장치.

Images