KR100835489B1 - 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 클록발생 장치 - Google Patents

불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 클록발생 장치 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID(Radio Frequency Identification)에서의 클록 발생 장치에 관한 것으로서, 전원 공급전압 및 온도 특성에 민감하고 안정된 클록 주파수 특성을 얻을 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 전원전압의 레벨 변화에 대응하여 포지티브 슬로프 특성을 갖는 제 1유효 저항과 네가티브 슬로프 특성을 갖는 제 2유효 저항에 따라 제 1전압을 일정한 레벨로 유지시키는 클록 발진 전원 조정부와, 제 1전압에 따라 내부 클록의 발진 주파수를 조정하는 클록 발진부와, 전원전압의 레벨 변화에 대응하여 포지티브 슬로프 특성을 갖는 제 3유효 저항과 네가티브 슬로프 특성을 갖는 제 4유효 저항에 따라 제 2전압을 일정한 레벨로 유지시키는 클록 버퍼 전원 조정부, 및 제 2전압에 따라 내부 클록을 버퍼링하여 내부클록과 반대 위상을 갖는 반전 내부클록을 생성하는 클록 버퍼부를 포함한다.

Description

불휘발성 강유전체 메모리를 포함하는 ＲＦＩＤ에서의 클록 발생 장치{Device for generating clock in RFID with non-volatile ferroelectric memory}
도 1은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID의 전체 구성도.
도 2는 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치의 구성도.
도 3은 도 2의 제 1클록 발진전원 조정부에 관한 상세 회로도.
도 4는 도 3의 제 1클록 발진전원 조정부에 관한 동작을 설명하기 위한 도면.
도 5는 본 발명의 클록 주파수 동작 특성을 설명하기 위한 도면.
도 6은 도 2의 클록 발진부에 관한 상세 회로도.
도 7은 도 2의 제 2클록 버퍼 전원 조정부에 관한 상세 회로도.
도 8은 도 2의 클록 버퍼부에 관한 상세 회로도.
도 9는 도 2의 클록 버퍼부 및 클록 출력 앰프부에 관한 동작 파형도.
본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID(Radio Frequency Identification)에서의 클록 발생 장치에 관한 것으로서, 전원 공급전압 및 온도 특성에 민감하고 안정된 클록 주파수 특성을 얻을 수 있도록 하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
한편, 일반적인 RFID(Radio Frequency Identification) 장치는 크게 아날로그 블럭, 디지털 블럭 및 메모리 블럭을 구비한다. 여기서, 아날로그 블럭의 내부에는 전압 멀티플라이어(Voltage Multiplier)로부터 인가되는 전원전압에 따라 디지털 블록에 클록 CLK을 발생하기 위한 클록 발생기(Clock Generator)가 구비된다.
여기서, 안정적인 주파수 특성을 갖는 클록 발생기를 설계하는 것은 RFID의 동작특성 및 전력 소모 특성에 많은 영향을 주게 된다. 특히, RFID 회로 설계에서 RFID 태그(Tag)의 단가를 줄이기 위해서는 간단하게 최적화된 회로의 구성이 요구 된다. 또한, RFID의 동작 성능을 개선하기 위해서는 전력 소모를 최소화할 수 있는 회로의 구성이 요구된다.
하지만, 종래의 클록 발생기는 비교적 복잡한 구성을 갖도록 설계되어 RFID 태그(Tag)의 단가를 높이게 되는 문제점이 있다. 또한, 종래의 클록 발생기는 온도의 변화 및 공급 전압의 변동에 대응하여 안정적인 주파수 특성을 갖지 못하게 되므로 동작 성능이 저하되며 전력 소모가 증가하게 된다.
본 발명은 온도 변화 또는 공급전압의 변동에 대응하여 안정적인 주파수 특성을 유지할 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 클록 발생 회로의 구성을 비교적 간단하게 최적화하여 RFID 태그의 단가를 줄이고 동작 성능을 향상시킬 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 클록 발생 회로에 전류 제한 저항 소자를 사용하여 소모되는 전류를 줄임으로써 RFID의 전력 소모를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치는, 전원전압의 레벨 변화에 대응하여 포지티브 슬로프 특성을 갖는 제 1유효 저항과 네가티브 슬로프 특성을 갖는 제 2유효 저항에 따라 제 1전압을 일정한 레벨로 유지시키는 클록 발진 전원 조정부; 제 1전압에 따라 내부 클록의 발진 주파수를 조정하는 클록 발진부; 전원전압의 레벨 변화에 대응하 여 포지티브 슬로프 특성을 갖는 제 3유효 저항과 네가티브 슬로프 특성을 갖는 제 4유효 저항에 따라 제 2전압을 일정한 레벨로 유지시키는 클록 버퍼 전원 조정부; 및 제 2전압에 따라 내부 클록을 버퍼링하여 내부클록과 반대 위상을 갖는 반전 내부클록을 생성하는 클록 버퍼부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID의 전체 구성도이다. 본 발명의 RFID(Radio Frequency Identification) 장치는 크게 아날로그 블럭(100)과, 디지털 블럭(200) 및 불휘발성 강유전체 메모리(Non-volatile Ferroelectric Random Access Memory;FeRAM;300)를 구비한다.
여기서, 아날로그 블럭(100)은 전압 멀티플라이어(Voltage Multiplier;110), 전압 리미터(Voltage Limiter;120), 모듈레이터(Modulator;130), 디모듈레이터(Demodulator;140), 파워온 리셋부(Power On Reset;150) 및 클록 발생부(160)를 구비한다.
그리고, 아날로그 블럭(100)의 안테나(10)는 외부의 리더기 또는 라이터기와 RFID 간에 무선 주파수 신호 RF를 송수신하기 위한 구성이다. 전압 멀티플라이어(110)는 안테나(10)로부터 인가되는 무선 주파수 신호 RF에 의해 RFID의 구동전압인 전원전압 VDD을 생성한다. 전압 리미터(120)는 안테나(10)로부터 인가된 무선 주파수 신호 RF의 전송 전압의 크기를 제한하여 디모듈레이터(140)와 클록 발생부(160)에 출력한다.
또한, 모듈레이터(130)는 디지털 블럭(200)으로부터 인가되는 응답 신호 RP를 모듈레이팅하여 안테나(10)에 전송한다. 디모듈레이터(140)는 전압 멀티플라이어(110)와 전압 리미터(120)의 출력전압에 따라 안테나(10)로부터 인가되는 무선 주파수 신호 RF에서 동작 명령 신호를 검출하여 명령신호 DEMOD를 디지털 블럭(200)에 출력한다.
파워온 리셋부(150)는 전압 멀티플라이어(110)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋신호 POR를 디지탈 블럭(200)에 출력한다. 클록 발생부(160)는 전압 멀티플라이어(110)의 출력 전압 VDD에 따라 디지탈 블럭(200)의 동작을 제어하기 위한 클록 CLK를 디지탈 블럭(200)에 공급한다.
또한, 상술된 디지탈 블럭(200)은 아날로그 블럭(100)으로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클록 CLK 및 명령신호 DEMOD를 인가받아 명령신호를 해석하고 제어신호 및 처리 신호들을 생성하여 아날로그 블럭(100)에 해당하는 응답신호 RP를 출력한다. 그리고, 디지탈 블럭(200)은 어드레스 ADD, 입/출력 데이터 I/O, 제어신호 CTR 및 클록 CLK을 FeRAM(300)에 출력한다. FeRAM(300)은 불휘발성 강유전체 커패시터 소자를 이용하여 데이터를 리드/라이트 하는 메모리 블럭이다.
도 2는 도 1의 클록 발생부(160)에 관한 상세 구성도이다.
클록 발생부(160)는 클록 발진전원 조정부(162)와, 클록 발진부(164)와, 클록 버퍼 전원 조정부(166)와, 클록 버퍼부(168)와, 클록 출력 앰프(Clock Amplifier)부(170) 및 전류 제한 저항 소자 RCLK1~RCLK3를 포함한다.
여기서, 전류 제한 저항 소자 RCLK1는 전원전압단과 전압 Vclk1 인가단 사이에 연결되어 공급 전류를 제한한다. 그리고, 전류 제한 저항 소자 RCLK2는 클록발진부(164)와 전압 Vclk0과 접지전압단 사이에 연결되어 공급 전류를 제한한다. 또한, 전류 제한 저항 소자 RCLK3는 전원전압단과 전압 Vclk2 사이에 연결되어 공급 전류를 제한한다.
상술된 전류 제한 저항 소자 RCLK1~RCLK3는 저항값이 큰 저항소자를 사용하여 클록 발진부(164)와 클록 버퍼부(168)에 1㎂ 이하의 작은 전류가 흐르도록 함으로써 회로의 구동 전류를 제한한다.
그리고, 클록 발진전원 조정부(162)는 온도변화 또는 공급 전압의 변동에 대응하여 클록 발진부(164)에 공급되는 전압 Vclk1의 특성을 조정한다. 클록 발진부(164)는 전압 Vclk0,Vclk1에 따라 클록의 발진 주파수를 조정하여 주파수 조정된 내부클록 iclk을 생성한다. 클록 버퍼 전원 조정부(166)는 온도변화 또는 공급 전압의 변동에 대응하여 클록 버퍼부(168)에 공급되는 전압 Vclk2의 특성을 조정한다.
클록 버퍼부(168)는 전압 Vclk2에 따라 내부클록 iclk을 버퍼링한다. 이러한 클록 버퍼부(168)는 내부클록 iclk과 위상이 반대인 내부클록 /iclk을 생성한다. 클록 출력 앰프부(170)는 차동신호인 내부클록 iclk,/iclk을 증폭하여 출력 클록 CLK을 생성한다.
도 3은 도 2의 클록 발진전원 조정부(162)에 관한 상세 회로도이다.
클록 발진전원 조정부(162)는 복수개의 포지티브 슬로프(Positive Slope) 저 항 조정부 PSRC1(1)~PSRC1(n)와, 복수개의 네가티브 슬로프(Negative Slope) 저항 조정부 NSRC1(1)~NSRC1(n)를 포함한다. 여기서, 복수개의 포지티브 슬로프 저항 조정부 PSRC1(1)~PSRC1(n)와, 복수개의 네가티브 슬로프 저항 조정부 NSRC1(1)~NSRC1(n)는 각각 쌍을 이루며 일대일 대응하여 연결된다.
그리고, 복수개의 포지티브 슬로프 저항 조정부 PSRC1(1)~PSRC1(n)와, 복수개의 네가티브 슬로프 저항 조정부 NSRC1(1)~NSRC1(n) 쌍은 전압 Vclk1의 출력단에 각각 병렬 연결되어 NMOS트랜지스터(N1~N2)의 문턱전압 분포를 평균함으로써 전체 웨이퍼 내에서의 특성이 일정하도록 한다. 이에 따라, 본 발명은 복수개의 포지티브 슬로프 저항 조정부 PSRC1(1)~PSRC1(n)와, 복수개의 네가티브 슬로프 저항 조정부 NSRC1(1)~NSRC1(n)가 병렬 연결되는 것을 그 실시예로 설명하였지만, 기본적인 구성은 하나의 포지티브 슬로프 저항 조정부 PSRC1(1)와, 하나의 네가티브 슬로프 저항 조정부 NSRC1(1)로만 구성되어도 무방하다.
그리고, 복수개의 포지티브 슬로프 저항 조정부 PSRC1(1)~PSRC1(n) 각각은 NMOS트랜지스터 N1,N2를 포함한다. 그리고, 복수개의 네가티브 슬로프 저항 조정부 NSRC1(1)~NSRC1(n) 각각은 NMOS트랜지스터 N3을 포함한다.
또한, NMOS트랜지스터 N1~N3은 전압 Vclk1 출력단과 접지전압단 사이에 직렬 연결된다. NMOS트랜지스터 N1,N2는 각각 게이트 단자와 드레인 단자가 공통 연결된다. NMOS트랜지스터 N3는 게이트 단자를 통해 전원전압 VDD가 인가된다.
도 4는 도 3의 클록 발진전원 조정부(162)에 관한 동작을 설명하기 위한 도면이다.
포지티브 슬로프 저항 조정부 PSRC1는 전원전압 VDD의 레벨이 상승할수록 NMOS트랜지스터 N1,N2의 소스 및 드레인 단자 전압이 상승하게 된다. 이에 따라, NMOS트랜지스터 N1,N2의 문턱전압이 상승하여 전압 강하가 커져 유효 저항이 커지게 된다.
반면에, NMOS트랜지스터 N3는 소스 전압이 접지전압 레벨로 고정되어 있고, 드레인 단자가 포지티브 슬로프 저항 조정부 PSRC1의 소스단에 연결되어 있고, 게이트 단자를 통해 전원전압 VDD이 인가된다. 이에 따라, 네가티브 슬로프 저항 조정부 NSRC1는 전원전압 VDD의 레벨이 상승할수록 NMOS트랜지스터 N3에 흐르는 전류가 증가하여 유효 저항이 작아지게 된다.
따라서, 서로 반대 특성을 갖는 포지티브 슬로프 저항 조정부 PSRC1와 네가티브 슬로프 저항 조정부 NSRC1이 직렬로 연결되어 그 출력인 전압 Vclk1의 레벨이 일정하게 유지될 수 있도록 한다. 여기서, 전원전압 VDD 레벨의 상승에 따라 포지티브 슬로프 특성을 갖는 유효 저항과 네가티브 슬로프 특성을 갖는 유효 저항이 일치하는 경우에 대응하여 일정한 레벨을 갖는 전압 Vclk1을 출력하도록 한다.
즉, 도 5에서와 같이 전원전압 VDD의 레벨이 변하는 경우에도 클록 발진부(164)에 공급되는 전압 Vclk1 레벨이 일정하게 조정되어 이에 따른 내부 클록 iclk의 발진 주파수가 일정하게 유지될 수 있게 된다.
도 6은 도 2의 클록 발진부(164)에 관한 상세 회로도이다.
클록 발진부(164)는 직렬 연결된 복수개의 인버터 IV1~IV5를 구비하는 인버터 체인을 포함한다. 여기서, 복수개의 인버터 IV1~IV5의 개수는 홀수로 구성되는 것이 바람직하다. 복수개의 인버터 IV1~IV5는 각각 PMOS트랜지스터 P1~P5와 NMOS트랜지스터 N4~N8의 쌍으로 이루어진다. 첫 번째 단의 인버터 IV1는 게이트 단자를 통해 내부클록 iclk가 인가된다. 그리고, 나머지 단의 인버터 IV2~IV5는 앞 단 인버터의 출력이 다음 단 인버터의 입력으로 인가된다. 또한, 최종 단의 인버터 IV5로부터 출력된 내부클록 iclk은 첫 번째 단의 인버터 IV1로 피드백 입력된다.
그리고, PMOS트랜지스터 P1~P5의 공통 소스단자는 전압 Vclk1의 인가단에 공통 연결된다. 그리고, NMOS트랜지스터 N4~N8의 공통 소스단자는 전압 Vclk0의 인가단에 공통 연결된다. 전압 Vclk0은 전류 제한 저항 소자 RCLK2를 통해 접지전압단과 연결된다.
이러한 구성을 갖는 클록 발진부(164)는 클록 발진 전원 조정부(162)에서 일정하게 유지되는 전압 Vclk1에 따라 발진 동작을 제어하여 안정화된 내부 클록 iclk을 생성하게 된다.
도 7은 도 2의 클록 버퍼 전원 조정부(166)에 관한 상세 회로도이다.
클록 버퍼 전원 조정부(166)는 복수개의 포지티브 슬로프(Positive Slope) 저항 조정부 PSRC2(1)~PSRC2(n)와, 복수개의 네가티브 슬로프(Negative Slope) 저항 조정부 NSRC2(1)~NSRC2(n)를 포함한다. 여기서, 복수개의 포지티브 슬로프 저항 조정부 PSRC2(1)~PSRC2(n)와, 복수개의 네가티브 슬로프 저항 조정부 NSRC2(1)~NSRC2(n)는 각각 쌍을 이루며 일대일 대응하여 연결된다.
그리고, 복수개의 포지티브 슬로프 저항 조정부 PSRC2(1)~PSRC2(n)와, 복수개의 네가티브 슬로프 저항 조정부 NSRC2(1)~NSRC2(n) 쌍은 전압 Vclk2의 출력단에 각각 병렬 연결되어 NMOS트랜지스터(N9~N9)의 문턱전압 분포를 평균함으로써 전체 웨이퍼 내에서의 특성이 일정하도록 한다. 이에 따라, 본 발명은 복수개의 포지티브 슬로프 저항 조정부 PSRC2(1)~PSRC2(n)와, 복수개의 네가티브 슬로프 저항 조정부 NSRC2(1)~NSRC2(n)가 병렬 연결되는 것을 그 실시예로 설명하였지만, 기본적인 구성은 하나의 포지티브 슬로프 저항 조정부 PSRC2(1)와, 하나의 네가티브 슬로프 저항 조정부 NSRC2(1)로만 구성되어도 무방하다.
그리고, 복수개의 포지티브 슬로프 저항 조정부 PSRC2(1)~PSRC2(n) 각각은 NMOS트랜지스터 N9,N10를 포함한다. 그리고, 복수개의 네가티브 슬로프 저항 조정부 NSRC2(1)~NSRC2(n) 각각은 NMOS트랜지스터 N11을 포함한다.
또한, NMOS트랜지스터 N9~N11은 전압 Vclk2 출력단과 접지전압단 사이에 직렬 연결된다. NMOS트랜지스터 N9,N10는 각각 게이트 단자와 드레인 단자가 공통 연결된다. NMOS트랜지스터 N11는 게이트 단자를 통해 전원전압 VDD가 인가된다. 클록 버퍼 전원 조정부(166)의 출력인 전압 Vclk2는 클록 버퍼부(168)의 공급 전압으로 사용된다.
이러한 구성을 갖는 클록 버퍼 전원 조정부(166)의 동작을 살펴보면 다음과 같다.
포지티브 슬로프 저항 조정부 PSRC2는 전원전압 VDD의 레벨이 상승할수록 NMOS트랜지스터 N9,N10의 소스 및 드레인 단자 전압이 상승하게 된다. 이에 따라, NMOS트랜지스터 N9,N10의 문턱전압이 상승하여 전압 강하가 커져 유효 저항이 커지게 된다.
반면에, NMOS트랜지스터 N11는 소스 전압이 접지전압 레벨로 고정되어 있고, 드레인 단자가 포지티브 슬로프 저항 조정부 PSRC2의 소스단에 연결되어 있고, 게이트 단자를 통해 전원전압 VDD이 인가된다. 이에 따라, 네가티브 슬로프 저항 조정부 NSRC2는 전원전압 VDD의 레벨이 상승할수록 NMOS트랜지스터 N11에 흐르는 전류가 증가하여 유효 저항이 작아지게 된다.
따라서, 서로 반대 특성을 갖는 포지티브 슬로프 저항 조정부 PSRC2와 네가티브 슬로프 저항 조정부 NSRC2이 직렬로 연결되어 그 출력인 전압 Vclk2의 레벨이 일정하게 유지될 수 있도록 한다. 여기서, 전원전압 VDD 레벨의 상승에 따라 포지티브 슬로프 특성을 갖는 유효 저항과 네가티브 슬로프 특성을 갖는 유효 저항이 일치하는 경우에 대응하여 일정한 레벨을 갖는 제 2전압 Vclk2을 출력하도록 한다.
즉, 전원전압 VDD의 레벨이 변하는 경우에도 클록 버퍼부(168)에 공급되는 전압 Vclk2 레벨이 일정하게 조정되어 이에 따른 내부 클록 iclk의 발진 주파수가 일정하게 유지될 수 있게 된다.
도 8은 도 2의 클록 버퍼부(168)에 관한 상세 회로도이다.
클록 버퍼부(168)는 차동 신호를 생성하기 위한 인버터 IV6를 포함한다. 인버터 IV6는 전압 Vclk2과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS트랜지스터 P6와 NMOS트랜지스터 N12를 포함한다. 여기서, PMOS트랜지스터 P6와 NMOS트랜지스터 N12는 공통 게이트 단자를 통해 내부클록 iclk이 인가된다. 그리고, PMOS트랜지스터 P6와 NMOS트랜지스터 N12는 공통 드레인 단자를 통해 내부클록 iclk의 반전신호인 내부클록 /iclk를 출력한다.
이러한 구성을 갖는 클록 버퍼부(168)는 내부클록 /iclk의 신호 레벨에서 하이 전압 Vclk2과 전압 Vclk1가 거의 같게 된다. 하지만, 내부클록 /iclk의 신호 레벨에서 로우 전압 레벨은 접지전압 VSS 레벨이 되어 내부클록 iclk의 전압 Vclk0 레벨과 다르게 된다. 통상적으로 내부클록 iclk에 비해 내부클록 /iclk이 약간 지연되므로 이 지연 시간을 보상하기 위해 로우 레벨을 접지전압 VSS 레벨로 인가하도록 한다. 이에 따라, 로우 레벨의 전압이 보강됨으로써 지연 시간을 보상받을 수 있게 된다.
도 9는 도 2의 클록 버퍼부(168) 및 클록 출력 앰프부(170)에 관한 동작 파형도이다.
본 발명은 클록 발진부(164)의 인가 전압 Vclk1이 클록 발진 전원 조정부(162)에 의해 일정하게 제어된다. 이에 따라, 클록 발진부(164)는 내부클록 iclk이 하이 레벨일 경우 전압 Vclk1 레벨이 되고, 내부클록 iclk가 로우 레벨일 경우 전압 Vclk0 레벨이 된다.
또한, 본 발명은 클록 버퍼부(168)의 인가 전압 Vclk2이 클록 버퍼 전원 조정부(166)에 의해 일정하게 제어된다. 이에 따라, 클록 버퍼부(168)는 반전 내부클록 /iclk가 로우 레벨일 경우 접지전압 VSS 레벨이 되고, 반전 내부클록 /iclk가 하이 레벨일 경우 전압 Vclk2 레벨이 된다.
그리고, 클록 출력 앰프부(170)는 이러한 내부클록 iclk, /iclk을 비교 및 증폭하여 듀티 사이클이 일정한 클록 CLK을 출력하게 된다. 클록 출력 앰프부(170)는 양(+)의 단자를 통해 인가되는 내부클록 iclk과 음(-)의 단자를 통해 인 가되는 내부클록 /iclk을 비교 및 증폭하여 클록 CLK을 출력한다. 즉, 클록 CLK이 하이 레벨을 유지하는 시간 tCH과, 클록 CLK이 로우 레벨을 유지하는 시간 tCL이 동일하게 제어되어 안정적인 주파수 특성을 갖는 클록 CLK을 생성할 수 있게 된다.
이상에서와 같이 안정적인 주파수 특성을 갖는 클록을 출력하는 클록 발생기를 설계하는 것은 RFID의 동작 특성 및 전력 소모 특성에 많은 영향을 주게 된다. RFID 회로의 설계에서 RFID 태그(Tag)의 단가를 줄이기 위해서는 간단하게 최적화된 회로의 구성이 요구된다. 또한, RFID의 동작 성능을 개선하기 위해서는 전력 소모를 최소화할 수 있는 회로의 구성이 요구된다. 이에 따라, 본 발명의 클록 발생기(160)는 최적화된 회로의 구성으로 듀티 사이클이 일정한 클록을 생성하여 상술된 요구 조건을 모두 만족할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 본 발명은 온도 변화 또는 공급전압의 변동에 대응하여 안정적인 클록 주파수 특성을 유지하고, 듀티 사이클(Duty Cycle) 특성이 우수한 클록을 출력할 수 있도록 한다.
둘째, 본 발명은 클록 발생 회로의 구성을 비교적 간단하게 최적화하여 RFID 태그의 단가를 줄이고 동작 성능을 향상시킬 수 있도록 한다.
셋째, 본 발명은 클록 발생 회로에 전류 제한 저항 소자를 사용하여 소모되는 전류를 줄임으로써 RFID의 전력 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (23)

  1. 전원전압의 레벨 변화에 대응하여 포지티브 슬로프 특성을 갖는 제 1유효 저항과 네가티브 슬로프 특성을 갖는 제 2유효 저항에 따라 제 1전압을 일정한 레벨로 유지시키는 클록 발진 전원 조정부;
    상기 제 1전압에 따라 내부 클록의 발진 주파수를 조정하는 클록 발진부;
    상기 전원전압의 레벨 변화에 대응하여 포지티브 슬로프 특성을 갖는 제 3유효 저항과 네가티브 슬로프 특성을 갖는 제 4유효 저항에 따라 제 2전압을 일정한 레벨로 유지시키는 클록 버퍼 전원 조정부; 및
    상기 제 2전압에 따라 상기 내부 클록을 버퍼링하여 상기 내부클록과 반대 위상을 갖는 반전 내부클록을 생성하는 클록 버퍼부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  2. 제 1항에 있어서, 상기 제 1전압과 상기 제 2전압은 동일한 전압 값을 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  3. 제 1항에 있어서, 상기 클록 발진 전원 조정부는 상기 제 1유효 저항과 상기 제 2유효 저항이 일치하는 값에 대응하여 상기 제 1전압을 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  4. 제 1항에 있어서, 상기 클록 발진 전원 조정부는
    상기 전원전압의 레벨이 상승할 경우 상기 제 1유효저항이 커지게 되는 제 1포지티브 슬로프 저항 조정부; 및
    상기 전원전압의 레벨이 상승할 경우 상기 제 2유효저항이 작아지게 되는 제 1네가티브 슬로프 저항 조정부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  5. 제 4항에 있어서, 상기 제 1포지티브 슬로프 저항 조정부와 상기 제 1네가티브 슬로프 저항 조정부는 상기 제 1전압의 출력단과 접지전압단 사이에 직렬 연결되어 쌍을 이루는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  6. 제 4항 또는 제 5항에 있어서, 상기 클록 발진 전원 조정부는 상기 제 1전압의 출력단에 병렬 연결되어 쌍을 이루는 복수개의 포지티브 슬로프 저항 조정부와 복수개의 네가티브 슬로프 저항 조정부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  7. 제 4항에 있어서, 상기 제 1포지티브 슬로프 저항 조정부는
    상기 제 1전압의 출력단과 상기 제 1네가티브 슬로프 저항 조정부 사이에 직 렬 연결된 복수개의 모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  8. 제 7항에 있어서, 상기 복수개의 모스 트랜지스터는 게이트 단자와 드레인 단자가 상기 제 1전압의 출력단에 공통 연결된 NMOS트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  9. 제 4항에 있어서, 상기 제 1네가티브 슬로프 저항 조정부는
    상기 제 1포지티브 슬로프 저항 조정부와 접지전압단 사이에 직렬 연결되어 게이트 단자를 통해 상기 전원전압이 인가되는 모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  10. 제 9항에 있어서, 상기 모스 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  11. 제 1항에 있어서, 상기 클록 발진부는 하이 레벨을 갖는 상기 제 1전압과 로우 레벨을 갖는 제 3전압에 따라 상기 내부 클록을 생성하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  12. 제 11항에 있어서, 상기 클록 발진부는
    상기 제 1전압과 상기 제 3전압에 따라 상기 내부 클록을 생성하는 인버터 체인; 및
    상기 제 3전압의 인가단과 접지전압단 사이에 연결된 제 1전류 제한 저항 소자를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  13. 제 1항에 있어서, 상기 클록 버퍼 전원 조정부는 상기 제 3유효 저항과 상기 제 4유효 저항이 일치하는 값에 대응하여 상기 제 2전압을 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  14. 제 1항에 있어서, 상기 클록 버퍼 전원 조정부는
    상기 전원전압의 레벨이 상승할 경우 상기 제 3유효저항이 커지게 되는 제 2포지티브 슬로프 저항 조정부; 및
    상기 전원전압의 레벨이 상승할 경우 상기 제 4유효저항이 작아지게 되는 제 2네가티브 슬로프 저항 조정부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  15. 제 14항에 있어서, 상기 제 2포지티브 슬로프 저항 조정부와 상기 제 2네가티브 슬로프 저항 조정부는 상기 제 2전압의 출력단과 접지전압단 사이에 직렬 연결되어 쌍을 이루는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  16. 제 14항 또는 제 15항에 있어서, 상기 클록 버퍼 전원 조정부는 상기 제 2전압의 출력단에 병렬 연결되는 복수개의 포지티브 슬로프 저항 조정부와 복수개의 네가티브 슬로프 저항 조정부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  17. 제 14항에 있어서, 상기 제 2포지티브 슬로프 저항 조정부는
    상기 제 2전압의 출력단과 상기 제 2네가티브 슬로프 저항 조정부 사이에 직렬 연결된 복수개의 모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  18. 제 17항에 있어서, 상기 복수개의 모스 트랜지스터는 게이트 단자와 드레인 단자가 상기 제 2전압의 출력단에 공통 연결된 NMOS트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  19. 제 14항에 있어서, 상기 제 2네가티브 슬로프 저항 조정부는
    상기 제 2포지티브 슬로프 저항 조정부와 접지전압단 사이에 직렬 연결되어 게이트 단자를 통해 상기 전원전압이 인가되는 모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  20. 제 19항에 있어서, 상기 모스 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  21. 제 1항에 있어서, 상기 클록 버퍼부는 하이 레벨을 갖는 상기 제 2전압과 로우 레벨을 갖는 접지전압에 따라 상기 반전 내부 클록을 생성하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  22. 제 1항에 있어서,
    상기 제 1전압의 인가단과 상기 전원전압의 인가단 사이에 연결된 제 2전류 제한 저항 소자; 및
    상기 제 2전압의 인가단과 상기 전원전압의 인가단 사이에 연결된 제 3전류 제한 저항 소자를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
  23. 제 1항에 있어서, 상기 내부클록과 상기 반전 내부클록을 비교 및 증폭하여 듀티비가 일정한 출력 클록을 생성하는 클록 출력 앰프부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 클록 발생 장치.
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