KR102184723B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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KR102184723B1
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Abstract

표시 기판은 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인 및 상기 데이터 라인과 인접하게 배치되는 하이 화소 전극과 전기적으로 연결되는 제1 스위칭 소자, 상기 제1 스위칭 소자 위에 배치되는 유기막, 상기 유기막 상에 배치되며, 상기 게이트 라인과 제1 폭으로 중첩하고 상기 제1 스위칭 소자와 상기 제1 폭보다 작은 제2 폭으로 중첩하는 제1 가스 배출홀을 갖는 캡핑층 및 상기 제1 가스 배출홀을 커버하는 커버 전극을 포함한다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 장치용 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 액정 표시 장치가 주목을 받고 있다.
일반적으로 액정 표시(Liquid Crystal Display; LCD) 장치는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들이 형성되며, 게이트 라인과 데이터 라인에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장되어 반도체 패턴을 통해 게이트 전극과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다.
상기 액정 표시 장치의 제조 단계에서 화소 또는 데이터 불량이 발생되는 경우 레이져를 이용하여 금속 배선을 단선시키는 리페어 방법이 이용된다. 특히, 게이트 라인과 데이터 라인의 쇼트에 의한 불량이 발생되는 경우, Drain-Nect Cutting이라는 리페어 방법이 이용된다. Drain-Nect Cutting 은 데이터 라인에서 인가되는 신호를 차단하는 방법으로서, 데이터 라인에서 화소 구동을 위한 트랜지스터로 유입되는 배선을 레이져를 이용하여 절단하는 것을 말한다.
그러나, 트랜지스터로 유입되는 배선과 중첩하는 숨구멍 위치에서 상기 Drain-Nect Cutting을 진행하는 경우, 데이터 라인과 숨구멍 상의 전극의 쇼트로 인해 리페어의 성공률이 떨어지는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 리페어 성공율을 높일 수 있는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인 및 상기 데이터 라인과 인접하게 배치되는 하이 화소 전극과 전기적으로 연결되는 제1 스위칭 소자, 상기 제1 스위칭 소자 위에 배치되는 유기막, 상기 유기막 상에 배치되며, 상기 게이트 라인과 제1 폭으로 중첩하고 상기 제1 스위칭 소자와 상기 제1 폭보다 작은 제2 폭으로 중첩하는 제1 가스 배출홀을 갖는 캡핑층 및 상기 제1 가스 배출홀을 커버하는 커버 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 "L"자 형상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 사다리꼴 형상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변, 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변, 상기 제2 방향으로 연장되는 제3 변, 상기 제3 변과 대향하며 상기 제3 변 보다 짧은 제4 변 및 상기 제2 변 및 상기 제4 변을 연결하는 제5 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 화소 전극 및 상기 로우 화소 전극과 이격되어 상기 데이터 라인과 중첩되는 쉴딩 라인을 더 포함하고, 상기 유기막은 컬러 필터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 전극은 상기 하이 화소 전극 및 상기 로우 화소 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인, 상기 데이터 라인 및 상기 하이 화소 전극과 이격된 로우 화소 전극과 전기적으로 연결되는 제2 스위칭 소자 및 상기 게이트 라인, 상기 제2 스위칭 소자와 전기적으로 연결되는 제3 스위칭 소자를 더 포함하고, 상기 캡핑층은 상기 제1 가스 배출홀 보다 작은 크기를 갖는 제2 가스 배출홀을 더 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 화소 전극과 중첩하는 하이 스토리지 라인 및 상기 로우 화소 전극과 중첩하는 로우 스토리지 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 스위칭 소자는 상기 하이 스토리지 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함하고, 상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판의 제조 방법은 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인 및 상기 데이터 라인과 인접하게 배치되는 하이 화소 전극과 전기적으로 연결되는 제1 스위칭 소자를 형성하는 단계, 상기 제1 스위칭 소자 상에 절연층을 형성하는 단계, 상기 절연층 상에 유기막을 형성하는 단계, 상기 유기막 상에 캡핑층을 형성하는 단계, 상기 캡핑층을 패터닝하여 상기 게이트 라인과 제1 폭으로 중첩하고 상기 제1 스위칭 소자와 상기 제1 폭보다 작은 제2 폭으로 중첩하는 제1 가스 배출홀을 형성하는 단계 및 상기 제1 가스 배출홀을 커버하는 커버 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 "L"자 형상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 사다리꼴 형상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변, 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변, 상기 제2 방향으로 연장되는 제3 변, 상기 제3 변과 대향하며 상기 제3 변 보다 짧은 제4 변 및 상기 제2 변 및 상기 제4 변을 연결하는 제5 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 전극을 형성하는 단계는 상기 하이 화소 전극 및 상기 로우 화소 전극과 이격되어 상기 데이터 라인과 중첩되는 쉴딩 라인을 형성하는 단계를 더 포함하고, 상기 유기막은 컬러 필터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 전극은 상기 하이 화소 전극 및 상기 로우 화소 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스위칭 소자를 형성하는 단계는 상기 게이트 라인, 상기 데이터 라인 및 상기 하이 화소 전극과 이격된 로우 화소 전극과 전기적으로 연결되는 제2 스위칭 소자 및 상기 게이트 라인, 상기 제2 스위칭 소자와 전기적으로 연결되는 제3 스위칭 소자를 형성하는 단계를 더 포함하고, 제1 가스 배출홀을 형성하는 단계는 상기 제1 가스 배출홀 보다 작은 크기를 갖는 제2 가스 배출홀을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 화소 전극과 중첩하는 하이 스토리지 라인 및 상기 로우 화소 전극과 중첩하는 로우 스토리지 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 스위칭 소자는 상기 하이 스토리지 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함하고, 상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함할 수 있다.
본 발명의 실시예들에 따르면, 가스 배출홀이 스위칭 소자의 소스 전극과 중첩하는 면적을 줄일 수 있어, 배선의 리페어 성공률이 높아질 수 있다.
또한, 리페어 성공율이 높아지므로 표시 장치의 불량을 감소시킬 수 있으며 이에 따라, 표시 장치의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 화소를 나타낸 평면도이다.
도 2는 도 1의 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 3은 도 1의 화소의 등가 회로도이다.
도 4는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 5 내지 도 11은 도 4의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 13은 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 14는 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 15는 본 발명의 일 실시예에 따른 표시 기판의 화소를 나타낸 평면도이다.
도 16은 도 15의 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 17는 도 16의 II-II'선을 따라 절단한 단면도이다.
도 18 내지 도 24는 도 17의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 25는 본 발명의 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 26은 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 27은 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 화소를 나타낸 평면도이다. 도 2는 도 1의 스위칭 소자 부분을 나타낸 부분 확대도이다. 설명의 편의상 하나의 화소에 대해 도시하고 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(Csth2), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(Cstl2), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(140), 하이 화소 전극(150), 로우 화소 전극(160), 연결 전극(170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 데이터 라인(DL1)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제1 데이터 라인(DL1)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 이격되어, 상기 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제2 데이터 라인(DL2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제1 스위칭 소자의 제1 소스 전극 및 제2 스위칭 소자의 제2 소스 전극과 전기적으로 연결된다.
상기 채널층(140)은 데이터 패턴의 하면 전체를 커버한다. 상기 데이터 패턴은 상기 제1 데이터 라인(DL1), 상기 제2 데이터 라인(DL2), 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1), 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다. 상기 채널층(140)과 상기 데이터 패턴은 동일한 마스크를 이용하여 형성될 수 있다. 따라서, 상기 채널층(140)은 평면도 상에서 상기 데이터 패턴에 대응되는 형상으로 형성될 수 있다. 본 실시예에서 상기 채널층(140)과 상기 데이터 패턴이 하나의 마스크를 이용하여 형성되므로, 공정수가 감소되고 제조 비용이 감소될 수 있다.
상기 하이 화소 전극(150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(150)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(150)은 상기 제2 방향(D2)으로 연장된 제1 줄기(152) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(152)와 교차하는 제2 줄기(154)를 포함한다. 상기 제1 및 제2 줄기들(152, 154)은 상기 하이 화소 전극(150)을 네 개의 도메인들로 나눌 수 있다. 예를 들면, 상기 제1 및 제2 줄기들(152, 154)은 상기 하이 화소 전극(150)의 중심을 지나며, 상기 하이 화소 전극(150)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(152, 154)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네 개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 하이 화소 전극(150)의 가장자리에서 오픈(open)될 수 있다.
상기 로우 화소 전극(160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(150)의 반대편에, 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 로우 화소 전극(160)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(160)은 상기 제2 방향(D2)으로 연장된 제1 줄기(162) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(162)와 교차하는 제2 줄기(164)를 포함한다. 상기 제1 및 제2 줄기들(162, 164)은 상기 로우 화소 전극(160)을 네 개의 도메인들로 나눌 수 있다. 예를 들면, 상기 제1 및 제2 줄기들(162, 164)은 상기 로우 화소 전극(160)의 중심을 지나며, 상기 로우 화소 전극(160)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(162, 164)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네 개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 로우 화소 전극(160)의 가장자리에서 오픈(open)될 수 있다.
상기 하이 화소 전극(150)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(160)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(150)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(160)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 하이 화소 전극(150)의 가장자리와 중첩할 수 있다. 상기 제1 하이 스토리지 라인(Csth1)은 제3 콘택홀(H3)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다. 상기 제1 하이 스토리지 라인(Csth1)은 제4 콘택홀(H4)을 통해 상기 연결 전극(170)과 전기적으로 연결된다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)과 중첩한다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)의 중앙에 대응하여 배치되어, 상기 하이 화소 전극(150)을 두 부분으로 나눌 수 있다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)의 상기 제 1 줄기(152)와 중첩한다.
상기 제1 로우 스토리지 라인(Cstl1)은 상기 게이트 라인(GL)과 인접하여, 상기 게이트 라인(GL)을 기준으로 상기 제1 하이 스토리지 라인(Csth1)의 반대방향에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 로우 화소 전극(160)의 가장자리와 중첩할 수 있다. 상기 제1 로우 스토리지 라인(Cstl1)은 제5 콘택홀(H5)을 통해 상기 연결 전극(170)과 전기적으로 연결된다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)과 중첩한다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 로우 스토리지 라인(Cstl1)과 전기적으로 연결된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)의 중앙에 대응하여 배치되어, 상기 로우 화소 전극(160)을 두 부분으로 나눌 수 있다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)의 상기 제 1 줄기(162)와 중첩한다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 로우 스토리지 라인과 전기적으로 연결된다. 또한, 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 하이 스토리지 라인과 전기적으로 연결된다. 따라서 상기 표시 기판 전체에 있어서, 제2 하이 스토리지 라인들 및 제2 로우 스토리지 라인들이 상기 제2 방향(D2)을 따라 전기적으로 연결될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2)을 포함할 수 있다. 예를 들어, 상기 제1 가스 배출홀(EH1)은 "L"자 형상으로 형성될 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변의 길이가 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이 보다 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예에 에서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
도 3은 도 1의 화소의 등가 회로도이다.
도 3을 참조하면, 표시 기판의 화소는 제1 데이터 신호(D1)를 수신하는 제1 데이터 라인, 게이트 신호(G)를 수신하는 게이트 라인, 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 액정 캐퍼시터(PXh) 및 로우 화소 액정 캐퍼시터(PXl)를 포함한다.
상기 제1 스위칭 소자(SW1)의 소스 전극은 상기 제1 데이터 라인과 연결된다. 상기 제1 스위칭 소자(SW1)의 게이트 전극은 상기 게이트 라인과 연결된다. 상기 제1 스위칭 소자(SW1)의 드레인 전극은 상기 하이 화소 액정 캐퍼시터(PHh)와 연결된다. 상기 하이 화소 액정 캐퍼시터(PHh)는 하이 화소 전극(도 1의 150 참조), 공통 전압(Vcom)이 인가되는 공통 전극 및 액정층에 의해 형성된다.
상기 제2 스위칭 소자(SW2)의 소스 전극은 상기 제1 데이터 라인과 연결된다. 상기 제2 스위칭 소자(SW2)의 게이트 전극은 상기 게이트 라인과 연결된다. 상기 제2 스위칭 소자(SW2)의 드레인 전극은 상기 제3 스위칭 소자(SW3)의 드레인 전극 및 상기 로우 화소 액정 캐퍼시터(PXl)와 연결된다. 상기 로우 화소 액정 캐퍼시터(PXl)는 로우 화소 전극(도 1의 160 참조), 공통 전압(Vcom)이 인가되는 공통 전극 및 액정층에 의해 형성된다.
상기 제3 스위칭 소자(SW3)의 소스 전극에는 스토리지 전압(Vcst)이 인가된다. 상기 스토리지 전압(Vcst)은 제1 및 제2 하이 스토리지 라인들(도 1의 Csth1, Csth2 참조) 및 제1 및 제2 로우 스토리지 라인들(도 1의 Cstl1, Cstl2 참조)에 인가되고, 상기 제1 하이 스토리지 라인이 상기 제3 스위칭 소자(SW3)의 상기 소스 전극에 연결될 수 있다.
한편, 도시하지는 않았으나, 상기 하이 화소 전극과 상기 제1 및 제2 하이 스토리지 라인들이 하이 스토리지 캐퍼시터를 형성하고, 상기 로우 화소 전극과 상기 제1 및 제2 로우 스토리지 라인들이 로우 스토리지 캐퍼시터를 형성할 수 있다.
도 4는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 4를 참조하면, 표시 기판은 베이스 기판(100), 게이트 패턴, 제1 절연층(110), 채널층, 데이터 패턴, 제2 절연층(115), 컬러필터층(120), 캡핑층(CY), 하이 화소 전극(150), 로우 화소 전극(160) 및 커버 전극(CE)을 포함한다.
상기 베이스 기판(100)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(100)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 패턴이 상기 베이스 기판(100) 상에 배치된다. 상기 게이트 패턴은 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 1의 Csth2 참조), 제1 로우 스토리지 라인(CstL1), 제2 로우 스토리지 라인(도 1의 Cstl2 참조), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 게이트 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 절연층(110)은 상기 게이트 패턴 상에 배치된다. 상기 제1 절연층(110)은 상기 제1 하이 스토리지 라인(Csth1), 상기 제2 하이 스토리지 라인, 상기 제1 로우 스토리지 라인(CstL1), 상기 제2 로우 스토리지 라인, 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
상기 채널층이 상기 제1 절연층(110) 상에 배치된다. 상기 채널층은 제1 채널부(CH1), 제2 채널부(CH2) 및 제3 채널부(CH3)를 포함한다. 상기 제1 채널부(CH1)는 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제2 채널부(CH2)는 상기 제2 게이트 전극(GE2)과 중첩한다. 상기 제3 채널부(CH3)는 상기 제3 게이트 전극(GE3)과 중첩한다.
상기 데이터 패턴은 상기 채널층 상에 배치된다. 상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제1 데이터 라인(도 1의 DL1 참조) 및 제2 데이터 라인(도 1의 DL2 참조)을 포함한다. 상기 데이터 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 데이터 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1)은 상기 제1 채널부(CH1) 및 상기 제1 게이트 전극(GE1)과 함께 제1 스위칭 소자(SW1)를 구성한다.
상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)은 상기 제2 채널부(CH2) 및 상기 제2 게이트 전극(GE2)과 함께 제2 스위칭 소자(SW2)를 구성한다. 상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다.
상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3)은 상기 제3 채널부(CH3) 및 상기 제3 게이트 전극(GE3)과 함께 제3 스위칭 소자(SW3)를 구성한다. 상기 제3 드레인 전극(DE3)은 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다.
상기 제2 절연층(115)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(115)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3), 상기 제1 데이터 라인(도 1의 DL1 참조) 및 상기 제2 데이터 라인(도 1의 DL2 참조)을 커버하여 절연한다.
상기 컬러필터층(120)은 상기 제2 절연층(115) 상에 배치된다. 상기 컬러필터층(120)은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층(120)은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 및 청색 컬러 필터(blue)층 일 수 있다. 상기 컬러필터층(120)은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층(120)은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층(120)에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
제2 콘택홀(H2)이 상기 제2 절연층(115) 및 상기 컬러필터층(120)을 통해 형성되어, 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))의 일부를 노출 시킨다.
상기 캡핑층(CY)은 상기 컬러필터층(120) 상에 배치된다. 상기 캡핑층(CY)은 상기 컬러필터층(120)을 커버하여 상기 컬러필터층(120)을 보호하고 상기 컬러필터층(120)의 들뜸을 방지할 수 있다. 또한, 상기 캡핑층(CY)은 상기 컬러필터층(120)의 상면을 평탄화할 수 있다. 예를 들면, 상기 캡핑층(CY)은 질화 규소 물질 또는 산화 규소 물질을 포함할 수 있고, 상기 캡핑층(CY)의 굴절률은 1.7 내지 2.1일 수 있다.
상기 캡핑층(CY)에는 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)이 형성될 수 있다. 상기 제1 가스 배출홀(EH1) 및 상기 제2 가스 배출홀(EH2)을 통해 상기 컬러필터층(120)에서 배출되는 가스가 배출될 수 있다. 상기 컬러필터층(120)에서는 가스가 유출될 수 있다. 따라서, 상기 컬러필터층(120)에서 가스가 유출되기 때문에 액정이 완전하게 채워지지 않는 불량이 발생될 수 있다. 그러나, 액정을 채우기 전에 상기 캡핑층(CY)에 형성된 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)을 통해 가스가 배출되므로 액정이 완전하게 채워지지 않는 불량을 방지할 수 있다.
상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1)에 형성된다. 상기 커버 전극(CE)은 상기 컬러필터층(120)이 액정과 접촉하는 것을 방지할 수 있다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다. 상기 커버 전극(CE)은 상기 하이 화소 전극(150) 및 상기 로우 화소 전극(160)과 동일한 층으로 형성될 수 있다. 상기 커버 전극(CE)은 상기 제2 가스 배출홀(EH2)상에 형성되지 않는다.
상기 하이 화소 전극(150)이 상기 캡핑층(CY) 상에 배치된다. 상기 하이 화소 전극(150)은 제1 콘택홀(도 2의 H1 참조)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 하이 화소 전극(150)은 상기 로우 화소 전극(160) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
상기 로우 화소 전극(160)이 상기 제 캡핑층(CY) 상에 배치된다. 상기 로우 화소 전극(160)은 상기 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))과 전기적으로 연결된다. 상기 로우 화소 전극(160)은 상기 하이 화소 전극(150) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
도 5 내지 도 11은 도 4의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 5를 참조하면, 베이스 기판(100) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 1의 Csth2 참조), 제1 로우 스토리지 라인(CstL1), 제2 로우 스토리지 라인(도 1의 Cstl2 참조), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다.
상기 게이트 패턴이 형성된 상기 베이스 기판(100) 상에 제1 절연층(110)이 형성된다. 상기 제1 절연층(110)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다.
도 6을 참조하면, 상기 제1 절연층(110) 상에 반도체 층 및 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1, CH2, CH3)를 포함하는 채널층 및 데이터 패턴을 형성한다. 상기 반도체 층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 반도체층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함한다. 예를 들면, 상기 반도체 층 및 상기 금속층을 동시에 패터닝 후, 패터닝된 상기 금속층의 일부를 제거하여 상기 제1 소스 전극(SE1) 및 상기 제1 소스 전극과 이격된 상기 제1 드레인 전극(DE1)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제2 소스 전극(SE2) 및 상기 제2 소스 전극과 이격된 상기 제2 드레인 전극(DE2)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제3 소스 전극(SE3) 및 상기 제3 소스 전극과 이격된 상기 제3 드레인 전극(DE3)을 형성할 수 있다.
상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1)은 상기 제1 채널부(CH1) 및 상기 제1 게이트 전극(GE1)과 함께 제1 스위칭 소자(SW1)를 구성한다.
상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)은 상기 제2 채널부(CH2) 및 상기 제2 게이트 전극(GE2)과 함께 제2 스위칭 소자(SW2)를 구성한다. 상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다.
상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3)은 상기 제3 채널부(CH3) 및 상기 제3 게이트 전극(GE3)과 함께 제3 스위칭 소자(SW3)를 구성한다. 상기 제3 드레인 전극(DE3)은 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다.
도 7을 참조하면, 상기 데이터 패턴이 형성된 베이스 기판(100) 상에 제2 절연층(115)을 형성한다.
상기 제2 절연층(115)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(115)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(115)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3), 상기 제1 데이터 라인(도 1의 DL1 참조) 및 상기 제2 데이터 라인(도 1의 DL2 참조)을 커버하여 절연한다.
도 8을 참조하면, 상기 제2 절연층(115)이 형성된 상기 베이스 기판(100) 상에 컬러필터층(120)이 형성된다. 상기 컬러필터층(120)은 상기 제2 절연층(115) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다.
상기 컬러필터층(120)은 상기 제2 절연층(115) 상에 배치된다. 상기 컬러필터층(115)은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층(115)은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 및 청색 컬러 필터(blue)층 일 수 있다. 상기 컬러필터층(120)은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층(120)은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층(120)에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 9를 참조하면, 상기 제2 절연층(115) 및 상기 컬러필터층(120)을 통해 제2 콘택홀(H2)이 형성된다. 상기 2 콘택홀(H2)이 상기 제2 절연층(115) 및 상기 컬러필터층(120)을 통해 형성되어, 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))의 일부를 노출 시킨다.
도 10을 참조하면, 상기 2 콘택홀(H2)이 형성된 상기 컬러필터층(120) 상에 캡핑층(CY)이 형성된다.
상기 캡핑층(CY)은 상기 컬러필터층(120) 상에 배치된다. 상기 캡핑층(CY)은 상기 컬러필터층(120)을 커버하여 상기 컬러필터층(120)을 보호하고 상기 컬러필터층(120)의 들뜸을 방지할 수 있다. 또한, 상기 캡핑층(CY)은 상기 컬러필터층(120)의 상면을 평탄화할 수 있다. 예를 들면, 상기 캡핑층(CY)은 질화 규소 물질 또는 산화 규소 물질을 포함할 수 있고, 상기 캡핑층(CY)의 굴절률은 1.7 내지 2.1일 수 있다.
도 11을 참조하면, 상기 캡핑층(CY)을 패터닝하여 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)을 형성한다.
상기 캡핑층(CY)에는 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)이 형성될 수 있다. 상기 제1 가스 배출홀(EH1) 및 상기 제2 가스 배출홀(EH2)을 통해 상기 컬러필터층(120)에서 배출되는 가스가 배출될 수 있다. 상기 컬러필터층(120)에서는 가스가 유출될 수 있다. 따라서, 상기 컬러필터층(120)에서 가스가 유출되기 때문에 액정이 완전하게 채워지지 않는 불량이 발생될 수 있다. 그러나, 액정을 채우기 전에 상기 캡핑층(CY)에 형성된 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)을 통해 가스가 배출되므로 액정이 완전하게 채워지지 않는 불량을 방지할 수 있다.
도 4를 참조하면, 상기 캡핑층(CY) 상에 투명 도전층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 투명 도전층을 패터닝 하여, 상기 하이 화소 전극(150), 로우 화소 전극(160) 및 커버 전극(CE)을 형성한다. 상기 투명 도전층은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 로우 화소 전극(160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(150)의 반대편에, 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 형성된다. 상기 로우 화소 전극(160)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다. 상기 로우 화소 전극(160)은 상기 하이 화소 전극(150) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
상기 하이 화소 전극(150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(150)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다. 상기 하이 화소 전극(150)은 상기 로우 화소 전극(160) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1)에 형성된다. 상기 커버 전극(CE)은 상기 컬러필터층(120)이 액정과 접촉하는 것을 방지할 수 있다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다. 상기 커버 전극(CE)은 상기 하이 화소 전극(150) 및 상기 로우 화소 전극(160)과 동일한 층으로 형성될 수 있다. 상기 커버 전극(CE)은 상기 제2 가스 배출홀(EH2)상에 형성되지 않는다.
도 12는 본 발명의 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 1의 Csth2 참조), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(도 1의 Cstl2 참조), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(140), 하이 화소 전극(150), 로우 화소 전극(160), 연결 전극(170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1), 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2), 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 제3 변(S3), 상기 제3 변(S3)과 대향하며 상기 제3 변(S3) 보다 짧은 제4 변(S4) 및 상기 제2 변(S2) 및 상기 제4 변(S4)을 연결하는 제5 변(S5)을 포함할 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변의 길이가 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이 보다 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예에서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 1의 Csth2 참조), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(도 1의 Cstl2 참조), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(140), 하이 화소 전극(150), 로우 화소 전극(160), 연결 전극(170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2)을 포함할 수 있다. 예를 들어, 상기 제1 가스 배출홀(EH1)은 사다리꼴 형상으로 형성될 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변의 길이 보다 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이가 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 1의 Csth2 참조), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(도 1의 Cstl2 참조), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(140), 하이 화소 전극(150), 로우 화소 전극(160), 연결 전극(170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2)을 포함할 수 있다. 예를 들어, 상기 제1 가스 배출홀(EH1)은 "L"자 형상으로 형성될 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변 보다 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이가 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예에서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시 기판의 화소를 나타낸 평면도이다. 도 16은 도 15의 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 15 및 도 16을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 쉴딩 라인(SL), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(Csth2), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(Cstl2), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(1140), 하이 화소 전극(1150), 로우 화소 전극(1160), 연결 전극(1170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 데이터 라인(DL1)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제1 데이터 라인(DL1)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 이격되어, 상기 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제2 데이터 라인(DL2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제1 스위칭 소자의 제1 소스 전극 및 제2 스위칭 소자의 제2 소스 전극과 전기적으로 연결된다.
상기 채널층(1140)은 데이터 패턴의 하면 전체를 커버한다. 상기 데이터 패턴은 상기 제1 데이터 라인(DL1), 상기 제2 데이터 라인(DL2), 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1), 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다. 상기 채널층(1140)과 상기 데이터 패턴은 동일한 마스크를 이용하여 형성될 수 있다. 따라서, 상기 채널층(1140)은 평면도 상에서 상기 데이터 패턴에 대응되는 형상으로 형성될 수 있다. 본 실시예에서 상기 채널층(1140)과 상기 데이터 패턴이 하나의 마스크를 이용하여 형성되므로, 공정수가 감소되고 제조 비용이 감소될 수 있다.
상기 하이 화소 전극(1150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(1150)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(1150)은 상기 제2 방향(D2)으로 연장된 제1 줄기(1152) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(1152)와 교차하는 제2 줄기(1154)를 포함한다. 상기 제1 및 제2 줄기들(1152, 1154)은 상기 하이 화소 전극(1150)을 네 개의 도메인들로 나눌 수 있다. 예를 들면, 상기 제1 및 제2 줄기들(1152, 1154)은 상기 하이 화소 전극(1150)의 중심을 지나며, 상기 하이 화소 전극(1150)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(1152, 1154)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네 개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 하이 화소 전극(1150)의 가장자리에서 오픈(open)될 수 있다.
상기 로우 화소 전극(1160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(1150)의 반대편에, 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 로우 화소 전극(1160)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(1160)은 상기 제2 방향(D2)으로 연장된 제1 줄기(1162) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(1162)와 교차하는 제2 줄기(1164)를 포함한다. 상기 제1 및 제2 줄기들(1162, 1164)은 상기 로우 화소 전극(1160)을 네 개의 도메인들로 나눌 수 있다. 예를 들면, 상기 제1 및 제2 줄기들(1162, 1164)은 상기 로우 화소 전극(1160)의 중심을 지나며, 상기 로우 화소 전극(1160)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(1162, 1164)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네 개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 로우 화소 전극(1160)의 가장자리에서 오픈(open)될 수 있다.
상기 하이 화소 전극(1150)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(1160)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(1150)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(1160)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 하이 화소 전극(1150)의 가장자리와 중첩할 수 있다. 상기 제1 하이 스토리지 라인(Csth1)은 제3 콘택홀(H3)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다. 상기 제1 하이 스토리지 라인(Csth1)은 제4 콘택홀(H4)을 통해 상기 연결 전극(1170)과 전기적으로 연결된다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(1150)과 중첩한다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(1150)의 중앙에 대응하여 배치되어, 상기 하이 화소 전극(1150)을 두 부분으로 나눌 수 있다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)의 상기 제 1 줄기(1152)와 중첩한다.
상기 제1 로우 스토리지 라인(Cstl1)은 상기 게이트 라인(GL)과 인접하여, 상기 게이트 라인(GL)을 기준으로 상기 제1 하이 스토리지 라인(Csth1)의 반대방향에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 로우 화소 전극(1160)의 가장자리와 중첩할 수 있다. 상기 제1 로우 스토리지 라인(Cstl1)은 제5 콘택홀(H5)을 통해 상기 연결 전극(1170)과 전기적으로 연결된다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(1160)과 중첩한다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 로우 스토리지 라인(Cstl1)과 전기적으로 연결된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(1160)의 중앙에 대응하여 배치되어, 상기 로우 화소 전극(160)을 두 부분으로 나눌 수 있다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(1160)의 상기 제 1 줄기(1162)와 중첩한다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 로우 스토리지 라인과 전기적으로 연결된다. 또한, 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 하이 스토리지 라인과 전기적으로 연결된다. 따라서 상기 표시 기판 전체에 있어서, 제2 하이 스토리지 라인들 및 제2 로우 스토리지 라인들이 상기 제2 방향(D2)을 따라 전기적으로 연결될 수 있다.
상기 쉴딩 라인(SL)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 중첩한다. 상기 쉴딩 라인(SL)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 쉴딩 라인(SL)은 투명 도전층으로 형성된 투명 도전 패턴일 수 있다. 상기 쉴딩 라인(SL)은 상기 하이 화소 전극(1150) 및 상기 로우 화소 전극(1160)과 동일한 층으로 형성될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(1170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(1170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2)을 포함할 수 있다. 예를 들어, 상기 제1 가스 배출홀(EH1)은 "L"자 형상으로 형성될 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변의 길이가 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이 보다 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예에 에서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
도 17는 도 16의 II-II'선을 따라 절단한 단면도이다.
도 17을 참조하면, 표시 기판은 베이스 기판(1100), 게이트 패턴, 제1 절연층(1110), 채널층, 데이터 패턴, 제2 절연층(1115), 컬러필터층(1120), 캡핑층(CY), 하이 화소 전극(1150), 로우 화소 전극(1160) 및 커버 전극(CE)을 포함한다.
상기 베이스 기판(1100)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(1100)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 패턴이 상기 베이스 기판(1100) 상에 배치된다. 상기 게이트 패턴은 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 15의 Csth2 참조), 제1 로우 스토리지 라인(CstL1), 제2 로우 스토리지 라인(도 15의 Cstl2 참조), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 게이트 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 절연층(1110)은 상기 게이트 패턴 상에 배치된다. 상기 제1 절연층(1110)은 상기 제1 하이 스토리지 라인(Csth1), 상기 제2 하이 스토리지 라인, 상기 제1 로우 스토리지 라인(CstL1), 상기 제2 로우 스토리지 라인, 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
상기 채널층이 상기 제1 절연층(1110) 상에 배치된다. 상기 채널층은 제1 채널부(CH1), 제2 채널부(CH2) 및 제3 채널부(CH3)를 포함한다. 상기 제1 채널부(CH1)는 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제2 채널부(CH2)는 상기 제2 게이트 전극(GE2)과 중첩한다. 상기 제3 채널부(CH3)는 상기 제3 게이트 전극(GE3)과 중첩한다.
상기 데이터 패턴은 상기 채널층 상에 배치된다. 상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제1 데이터 라인(도 15의 DL1 참조) 및 제2 데이터 라인(도 15의 DL2 참조)을 포함한다. 상기 데이터 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 데이터 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1)은 상기 제1 채널부(CH1) 및 상기 제1 게이트 전극(GE1)과 함께 제1 스위칭 소자(SW1)를 구성한다.
상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)은 상기 제2 채널부(CH2) 및 상기 제2 게이트 전극(GE2)과 함께 제2 스위칭 소자(SW2)를 구성한다. 상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다.
상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3)은 상기 제3 채널부(CH3) 및 상기 제3 게이트 전극(GE3)과 함께 제3 스위칭 소자(SW3)를 구성한다. 상기 제3 드레인 전극(DE3)은 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다.
상기 제2 절연층(1115)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(1115)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3), 상기 제1 데이터 라인(도 15의 DL1 참조) 및 상기 제2 데이터 라인(도 15의 DL2 참조)을 커버하여 절연한다.
상기 컬러필터층(1120)은 상기 제2 절연층(1115) 상에 배치된다. 상기 컬러필터층(1120)은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층(1120)은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 및 청색 컬러 필터(blue)층 일 수 있다. 상기 컬러필터층(1120)은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층(1120)은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층(1120)에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
제2 콘택홀(H2)이 상기 제2 절연층(1115) 및 상기 컬러필터층(1120)을 통해 형성되어, 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))의 일부를 노출 시킨다.
상기 캡핑층(CY)은 상기 컬러필터층(1120) 상에 배치된다. 상기 캡핑층(CY)은 상기 컬러필터층(1120)을 커버하여 상기 컬러필터층(1120)을 보호하고 상기 컬러필터층(1120)의 들뜸을 방지할 수 있다. 또한, 상기 캡핑층(CY)은 상기 컬러필터층(1120)의 상면을 평탄화할 수 있다. 예를 들면, 상기 캡핑층(CY)은 질화 규소 물질 또는 산화 규소 물질을 포함할 수 있고, 상기 캡핑층(CY)의 굴절률은 1.7 내지 2.1일 수 있다.
상기 캡핑층(CY)에는 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)이 형성될 수 있다. 상기 제1 가스 배출홀(EH1) 및 상기 제2 가스 배출홀(EH2)을 통해 상기 컬러필터층(1120)에서 배출되는 가스가 배출될 수 있다. 상기 컬러필터층(1120)에서는 가스가 유출될 수 있다. 따라서, 상기 컬러필터층(1120)에서 가스가 유출되기 때문에 액정이 완전하게 채워지지 않는 불량이 발생될 수 있다. 그러나, 액정을 채우기 전에 상기 캡핑층(CY)에 형성된 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)을 통해 가스가 배출되므로 액정이 완전하게 채워지지 않는 불량을 방지할 수 있다.
상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1)에 형성된다. 상기 커버 전극(CE)은 상기 컬러필터층(120)이 액정과 접촉하는 것을 방지할 수 있다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다. 상기 커버 전극(CE)은 상기 하이 화소 전극(1150) 및 상기 로우 화소 전극(1160)과 동일한 층으로 형성될 수 있다. 상기 커버 전극(CE)은 상기 제2 가스 배출홀(EH2)상에 형성되지 않는다.
상기 하이 화소 전극(1150)이 상기 캡핑층(CY) 상에 배치된다. 상기 하이 화소 전극(1150)은 제1 콘택홀(도 16의 H1 참조)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 하이 화소 전극(1150)은 상기 로우 화소 전극(1160) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
상기 로우 화소 전극(1160)이 상기 제 캡핑층(CY) 상에 배치된다. 상기 로우 화소 전극(1160)은 상기 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))과 전기적으로 연결된다. 상기 로우 화소 전극(1160)은 상기 하이 화소 전극(1150) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
상기 쉴딩 라인(SL)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 중첩한다. 상기 쉴딩 라인(SL)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 쉴딩 라인(SL)은 투명 도전층으로 형성된 투명 도전 패턴일 수 있다. 상기 쉴딩 라인(SL)은 상기 하이 화소 전극(1150) 및 상기 로우 화소 전극(1160)과 동일한 층으로 형성될 수 있다.
도 18 내지 도 24는 도 17의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 18을 참조하면, 베이스 기판(1100) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 1의 Csth2 참조), 제1 로우 스토리지 라인(CstL1), 제2 로우 스토리지 라인(도 1의 Cstl2 참조), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다.
상기 게이트 패턴이 형성된 상기 베이스 기판(1100) 상에 제1 절연층(1110)이 형성된다. 상기 제1 절연층(1110)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다.
도 19를 참조하면, 상기 제1 절연층(1110) 상에 반도체 층 및 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1, CH2, CH3)를 포함하는 채널층 및 데이터 패턴을 형성한다. 상기 반도체 층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 반도체층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함한다. 예를 들면, 상기 반도체 층 및 상기 금속층을 동시에 패터닝 후, 패터닝된 상기 금속층의 일부를 제거하여 상기 제1 소스 전극(SE1) 및 상기 제1 소스 전극과 이격된 상기 제1 드레인 전극(DE1)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제2 소스 전극(SE2) 및 상기 제2 소스 전극과 이격된 상기 제2 드레인 전극(DE2)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제3 소스 전극(SE3) 및 상기 제3 소스 전극과 이격된 상기 제3 드레인 전극(DE3)을 형성할 수 있다.
상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1)은 상기 제1 채널부(CH1) 및 상기 제1 게이트 전극(GE1)과 함께 제1 스위칭 소자(SW1)를 구성한다.
상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)은 상기 제2 채널부(CH2) 및 상기 제2 게이트 전극(GE2)과 함께 제2 스위칭 소자(SW2)를 구성한다. 상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다.
상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3)은 상기 제3 채널부(CH3) 및 상기 제3 게이트 전극(GE3)과 함께 제3 스위칭 소자(SW3)를 구성한다. 상기 제3 드레인 전극(DE3)은 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다.
도 20을 참조하면, 상기 데이터 패턴이 형성된 베이스 기판(1100) 상에 제2 절연층(1115)을 형성한다.
상기 제2 절연층(1115)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(1115)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(1115)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3), 상기 제1 데이터 라인(도 15의 DL1 참조) 및 상기 제2 데이터 라인(도 15의 DL2 참조)을 커버하여 절연한다.
도 21을 참조하면, 상기 제2 절연층(1115)이 형성된 상기 베이스 기판(1100) 상에 컬러필터층(1120)이 형성된다. 상기 컬러필터층(1120)은 상기 제2 절연층(1115) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다.
상기 컬러필터층(1120)은 상기 제2 절연층(1115) 상에 배치된다. 상기 컬러필터층(1115)은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층(1115)은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 및 청색 컬러 필터(blue)층 일 수 있다. 상기 컬러필터층(1120)은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층(1120)은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층(1120)에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 22를 참조하면, 상기 제2 절연층(1115) 및 상기 컬러필터층(1120)을 통해 제2 콘택홀(H2)이 형성된다. 상기 2 콘택홀(H2)이 상기 제2 절연층(1115) 및 상기 컬러필터층(1120)을 통해 형성되어, 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))의 일부를 노출 시킨다.
도 23을 참조하면, 상기 2 콘택홀(H2)이 형성된 상기 컬러필터층(1120) 상에 캡핑층(CY)이 형성된다.
상기 캡핑층(CY)은 상기 컬러필터층(1120) 상에 배치된다. 상기 캡핑층(CY)은 상기 컬러필터층(1120)을 커버하여 상기 컬러필터층(1120)을 보호하고 상기 컬러필터층(1120)의 들뜸을 방지할 수 있다. 또한, 상기 캡핑층(CY)은 상기 컬러필터층(1120)의 상면을 평탄화할 수 있다. 예를 들면, 상기 캡핑층(CY)은 질화 규소 물질 또는 산화 규소 물질을 포함할 수 있고, 상기 캡핑층(CY)의 굴절률은 1.7 내지 2.1일 수 있다.
도 24를 참조하면, 상기 캡핑층(CY)을 패터닝하여 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)을 형성한다.
상기 캡핑층(CY)에는 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)이 형성될 수 있다. 상기 제1 가스 배출홀(EH1) 및 상기 제2 가스 배출홀(EH2)을 통해 상기 컬러필터층(1120)에서 배출되는 가스가 배출될 수 있다. 상기 컬러필터층(1120)에서는 가스가 유출될 수 있다. 따라서, 상기 컬러필터층(1120)에서 가스가 유출되기 때문에 액정이 완전하게 채워지지 않는 불량이 발생될 수 있다. 그러나, 액정을 채우기 전에 상기 캡핑층(CY)에 형성된 제1 가스 배출홀(EH1) 및 제2 가스 배출홀(EH2)을 통해 가스가 배출되므로 액정이 완전하게 채워지지 않는 불량을 방지할 수 있다.
도 17을 참조하면, 상기 캡핑층(CY) 상에 투명 도전층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 투명 도전층을 패터닝 하여, 상기 하이 화소 전극(150), 로우 화소 전극(160) 및 커버 전극(CE)을 형성한다. 상기 투명 도전층은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 로우 화소 전극(1160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(1150)의 반대편에, 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 형성된다. 상기 로우 화소 전극(1160)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다. 상기 로우 화소 전극(1160)은 상기 하이 화소 전극(1150) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
상기 하이 화소 전극(1150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(1150)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다. 상기 하이 화소 전극(1150)은 상기 로우 화소 전극(1160) 및 상기 커버 전극(CE)과 동일한 층으로 형성될 수 있다.
상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1)에 형성된다. 상기 커버 전극(CE)은 상기 컬러필터층(120)이 액정과 접촉하는 것을 방지할 수 있다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다. 상기 커버 전극(CE)은 상기 하이 화소 전극(1150) 및 상기 로우 화소 전극(1160)과 동일한 층으로 형성될 수 있다. 상기 커버 전극(CE)은 상기 제2 가스 배출홀(EH2)상에 형성되지 않는다.
도 25는 본 발명의 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 쉴딩 라인(SL), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 15의 Csth2 참조), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(도 15의 Cstl2 참조), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(1140), 하이 화소 전극(1150), 로우 화소 전극(1160), 연결 전극(1170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(1170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(1170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 쉴딩 라인(SL)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 중첩한다. 상기 쉴딩 라인(SL)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 쉴딩 라인(SL)은 투명 도전층으로 형성된 투명 도전 패턴일 수 있다. 상기 쉴딩 라인(SL)은 상기 하이 화소 전극(1150) 및 상기 로우 화소 전극(1160)과 동일한 층으로 형성될 수 있다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1), 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2), 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 제3 변(S3), 상기 제3 변(S3)과 대향하며 상기 제3 변(S3) 보다 짧은 제4 변(S4) 및 상기 제2 변(S2) 및 상기 제4 변(S4)을 연결하는 제5 변(S5)을 포함할 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변의 길이가 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이 보다 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예에서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
도 26은 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 쉴딩 라인(SL), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 15의 Csth2 참조), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(도 15의 Cstl2 참조), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(1140), 하이 화소 전극(1150), 로우 화소 전극(1160), 연결 전극(1170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(1170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(1170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 쉴딩 라인(SL)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 중첩한다. 상기 쉴딩 라인(SL)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 쉴딩 라인(SL)은 투명 도전층으로 형성된 투명 도전 패턴일 수 있다. 상기 쉴딩 라인(SL)은 상기 하이 화소 전극(1150) 및 상기 로우 화소 전극(1160)과 동일한 층으로 형성될 수 있다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2)을 포함할 수 있다. 예를 들어, 상기 제1 가스 배출홀(EH1)은 사다리꼴 형상으로 형성될 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변의 길이 보다 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이가 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
도 27은 본 발명의 또 다른 실시예에 따른 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 쉴딩 라인(SL), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 1의 Csth2 참조), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(도 1의 Cstl2 참조), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 채널층(140), 하이 화소 전극(150), 로우 화소 전극(160), 연결 전극(170), 제1 가스 배출홀(EH1), 제2 가스 배출홀(EH2) 및 커버 전극(CE)을 포함한다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 상기 제1 채널부(CH1)와 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)와 실질적으로 동일할 수 있다.
상기 연결 전극(1170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(1170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 쉴딩 라인(SL)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 중첩한다. 상기 쉴딩 라인(SL)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 쉴딩 라인(SL)은 투명 도전층으로 형성된 투명 도전 패턴일 수 있다. 상기 쉴딩 라인(SL)은 상기 하이 화소 전극(1150) 및 상기 로우 화소 전극(1160)과 동일한 층으로 형성될 수 있다.
상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 부분적으로 중첩한다. 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 상기 제1 변(S1)과 대향하며 상기 제1 변(S1)보다 짧은 제2 변(S2)을 포함할 수 있다. 예를 들어, 상기 제1 가스 배출홀(EH1)은 "L"자 형상으로 형성될 수 있다. 상기 제1 변(S1)은 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 제1 가스 배출홀(EH1)의 상기 제1 방향(D1) 방향으로 연장되는 변 보다 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 변의 길이가 더 길 수 있다. 상기 제1 가스 배출홀(EH1)은 상기 커버 전극(CE)에 의해 커버 된다. 상기 커버 전극(CE)은 상기 제1 가스 배출홀(EH1) 보다 큰 사이즈를 가질 수 있다.
상기 제2 가스 배출홀(EH2)은 상기 제1 가스 배출홀(EH1) 보다 작은 크기로 형성될 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 게이트 라인(GL) 및 상기 제1 스위칭 소자(SW)와 중첩하지 않을 수 있다. 상기 제2 가스 배출홀(EH2)은 상기 커버 전극(CE)에 의해 커버되지 않는다.
본 실시예에 따르면, 상기 제1 가스 배출홀(EH1)은 상기 게이트 라인(GL)과 제1 폭(d1)으로 중첩하고 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 폭(d1) 보다 작은 제2 폭(d2)으로 중첩할 수 있다. 상기 1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 리페어 과정에서 절단될 수 있다. 이 경우, 상기 제1 가스 배출홀(EH1)과 중첩하는 부분이 절단되는 경우 표시 장치의 불량이 발생될 수 있다. 그러나, 본 실시예에서는 상기 제1 스위칭 소자(SW)의 제1 소스 전극(SE1)과 상기 제1 가스 배출홀(EH1)이 중첩하지 않는 부분이 넓어지므로, 리페어 성공률을 높일 수 있으며 표시 장치의 불량을 감소시킬 수 있다.
본 발명의 실시예들에 따르면, 가스 배출홀이 스위칭 소자의 소스 전극과 중첩하는 면적을 줄일 수 있어, 배선의 리페어 성공률이 높아질 수 있다.
또한, 리페어 성공율이 높아지므로 표시 장치의 불량을 감소시킬 수 있으며 이에 따라 표시 장치의 표시 품질을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 제1 베이스 기판 110: 제1 절연층
115: 제2 절연층 150: 제1 화소 전극
160: 제2 화소 전극 CY: 캡핑층
SW1: 제1 스위칭 소자 SW2: 제2 스위칭 소자
SW3: 제3 스위칭 소자 Csth1: 제1 하이 스토리지 라인
Cstl1: 제1 로우 스토리지 라인 Csth2: 제2 하이 스토리지 라인
Cstl2: 제2 로우 스토리지 라인 GL: 게이트 라인
DL1: 제1 데이터 라인 DL2: 제2 데이터 라인
EH1: 제1 가스 배출홀 EH2: 제2 가스 배출홀
CE: 커버 전극 SL: 쉴딩 라인

Claims (20)

  1. 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인 및 상기 데이터 라인과 인접하게 배치되는 하이 화소 전극과 전기적으로 연결되는 제1 스위칭 소자;
    상기 제1 스위칭 소자 위에 배치되는 유기막;
    상기 유기막 상에 배치되며, 상기 게이트 라인과 제1 폭으로 중첩하고 상기 제1 스위칭 소자와 상기 제1 폭보다 작은 제2 폭으로 중첩하는 제1 가스 배출홀을 갖는 캡핑층; 및
    상기 제1 가스 배출홀을 커버하는 커버 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 "L"자 형상으로 형성되는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 제1 가스 배출홀은 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 사다리꼴 형상으로 형성되는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변, 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변, 상기 제2 방향으로 연장되는 제3 변, 상기 제3 변과 대향하며 상기 제3 변 보다 짧은 제4 변 및 상기 제2 변 및 상기 제4 변을 연결하는 제5 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 하이 화소 전극과 이격되어 상기 데이터 라인과 중첩되는 쉴딩 라인을 더 포함하고,
    상기 유기막은 컬러 필터인 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 커버 전극은 상기 하이 화소 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서,
    상기 게이트 라인, 상기 데이터 라인 및 상기 하이 화소 전극과 이격된 로우 화소 전극과 전기적으로 연결되는 제2 스위칭 소자; 및
    상기 게이트 라인, 상기 제2 스위칭 소자와 전기적으로 연결되는 제3 스위칭 소자를 더 포함하고,
    상기 캡핑층은 상기 제1 가스 배출홀 보다 작은 크기를 갖는 제2 가스 배출홀을 더 갖는 것을 특징으로 하는 표시 기판.
  8. 제7항에 있어서,
    상기 하이 화소 전극과 중첩하는 하이 스토리지 라인; 및
    상기 로우 화소 전극과 중첩하는 로우 스토리지 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 제3 스위칭 소자는 상기 하이 스토리지 라인과 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  10. 제8항에 있어서,
    상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함하고,
    상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함하는 것을 특징으로 하는 표시 기판.
  11. 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인 및 상기 데이터 라인과 인접하게 배치되는 하이 화소 전극과 전기적으로 연결되는 제1 스위칭 소자를 형성하는 단계;
    상기 제1 스위칭 소자 상에 절연층을 형성하는 단계;
    상기 절연층 상에 유기막을 형성하는 단계;
    상기 유기막 상에 캡핑층을 형성하는 단계;
    상기 캡핑층을 패터닝하여 상기 게이트 라인과 제1 폭으로 중첩하고 상기 제1 스위칭 소자와 상기 제1 폭보다 작은 제2 폭으로 중첩하는 제1 가스 배출홀을 형성하는 단계; 및
    상기 제1 가스 배출홀을 커버하는 커버 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 "L"자 형상으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제11항에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변 및 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 사다리꼴 형상으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제11항에 있어서, 상기 제1 가스 배출홀은 상기 제1 방향으로 연장되는 제1 변, 상기 제1 변과 대향하며 상기 제1 변보다 짧은 제2 변, 상기 제2 방향으로 연장되는 제3 변, 상기 제3 변과 대향하며 상기 제3 변 보다 짧은 제4 변 및 상기 제2 변 및 상기 제4 변을 연결하는 제5 변을 가지며, 상기 제1 변은 상기 게이트 라인과 중첩하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제11항에 있어서, 상기 커버 전극을 형성하는 단계는 상기 하이 화소 전극과 이격되어 상기 데이터 라인과 중첩되는 쉴딩 라인을 형성하는 단계를 더 포함하고,
    상기 유기막은 컬러 필터인 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제11항에 있어서, 상기 커버 전극은 상기 하이 화소 전극과 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제11항에 있어서, 상기 제1 스위칭 소자를 형성하는 단계는
    상기 게이트 라인, 상기 데이터 라인 및 상기 하이 화소 전극과 이격된 로우 화소 전극과 전기적으로 연결되는 제2 스위칭 소자 및 상기 게이트 라인, 상기 제2 스위칭 소자와 전기적으로 연결되는 제3 스위칭 소자를 형성하는 단계를 더 포함하고,
    제1 가스 배출홀을 형성하는 단계는 상기 제1 가스 배출홀 보다 작은 크기를 갖는 제2 가스 배출홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제17항에 있어서,
    상기 하이 화소 전극과 중첩하는 하이 스토리지 라인; 및
    상기 로우 화소 전극과 중첩하는 로우 스토리지 라인을 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제18항에 있어서, 상기 제3 스위칭 소자는 상기 하이 스토리지 라인과 전기적으로 연결되는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제18항에 있어서, 상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함하고,
    상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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