KR102180988B1 - 자기 랜덤 액세스 메모리 - Google Patents

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Abstract

자기 랜덤 액세스 메모리의 메모리 셀은 제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함한다. 복수의 층들 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함한다.

Description

자기 랜덤 액세스 메모리{MAGNETIC RANDOM ACCESS MEMORY}
관련 출원
본 출원은 그 전체 내용이 여기에 참조로 포함된, 2017년 11월 10일자 출원된 미국 가특허 출원 제62/584,529호의 우선권을 주장한다.
기술 분야
본 개시 내용은 자기 랜덤 액세스 메모리(Magnetic Random Access Memory: MRAM) 소자에 관한 것으로, 더 상세하게는 반도체 디바이스로 형성된 자기 터널 접합 셀에 기초한 자기 RAM 소자에 관한 것이다.
MRAM은 휘발성 정적 랜덤 액세스 메모리(SRAM)와 유사한 성능 및 휘발성 동적 랜덤 액세스 메모리(DRAM)과 유사한 저 전력 소비의 밀도를 제공한다. 비휘발성 메모리(NVM) 플래시 메모리에 비해, MRAM은 더 고속의 엑세스 시간을 제공하고 시간 경과에 따라 성능 저하가 최소로 발생하는 반면, 플래시 메모리는 제한된 횟수로만 재기록될 수 있다. 얇은 절연 배리어(barrier)에 의해 분리된 2개의 강자성 층으로 이루어진 자기적 터널링 접합(MTJ)에 의해 형성되는 MRAM 셀은 절연 배리어를 통한 2개의 강자성 층의 터널링에 의해 동작한다.
자기 랜덤 액세스 메모리의 메모리 셀은 제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함한다. 복수의 층들 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함한다.
도 1a는 본 개시 내용의 일 실시예에 따른 MTJ MRAM 셀의 개략도이다.
도 1b는 본 개시 내용의 일 실시예에 따른 MTJ 필름 스택의 개략적인 횡단면도이다.
도 2a, 2b 및 2c는 본 개시 내용의 일 실시예에 따른 MTJ 필름 스택의 자성층의 개략적인 횡단면도이다.
도 3은 본 개시 내용의 다른 실시예에 따른 MTJ 필름 스택의 개략적인 횡단면도이다.
도 4a 및 4b는 MTJ 셀의 메모리 동작을 보여준다.
도 4c 및 4d는 MTJ 셀의 메모리 동작을 보여준다.
도 5는 MRAM 어레이를 보여준다.
도 6a, 6b 및 6c는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적 제조 공정의 여러 단계를 보여준다.
도 7a 및 7b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적 제조 공정의 여러 단계를 보여준다.
도 8a 및 8b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적 제조 공정의 여러 단계를 보여준다.
도 9a 및 9b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적 제조 공정의 여러 단계를 보여준다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공하는 것을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 여러 요소의 치수는 개시된 범위 또는 수치에 한정되지 않지만, 소자의 공정 조건 및/또는 원하는 특성에 의존할 수 있다. 더욱이, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순 및 명료를 위해 다른 비율로 임의로 작성될 수 있다. 첨부된 도면에서, 일부 층/특징부는 단순화를 위해 생략될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 디바이스는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 추가로, "형성된 또는 구성된"이란 용어는 "포함하는" 또는 "이루어진"이란 의미일 수 있다. 또한, 다음의 제조 공정에서, 기술되는 동작 간에 하나 이상의 추가적인 동작이 있을 수 있으며, 동작의 순서는 변화될 수 있다. 본 개시 내용에서, "A, B 및 C 중 하나"라는 표현은 "A, B 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하며, 달리 설명되지 않으면, A로부터의 하나의 요소, B로부터의 하나의 요소 및 C로부터의 하나의 요소를 의미하지 않는다.
MRAM 셀은 자성층을 포함하는 다중 층으로 된 제1 필름 스택을 포함한다. 일부 MRAM 소자에서, 자기적 설계에 따라, 자기적 상호 작용을 최적화하기 위해 자성층 사이에 하나 이상의 비-자성 스페이서 층을 삽입할 필요가 있을 수 있다. MRAM 셀의 필름 스택은 시드층 및/또는 스페이서 층으로부터 금속이 MTJ의 기능층으로 확산됨으로써 자기적 터널링 기능에 불리한 영향을 미치게 되는 부정적인 확산의 문제를 겪을 수 있다. 필름 스택 설계에서 확산의 문제의 심각도에 따라 하나 이상의 확산 배리어층을 필름 스택에 삽입하여 상기 부정적인 확산 현상을 최소화할 필요가 있을 수 있다. 또한, MTJ MRAM 셀에서는 터널링 배리어층이 아니라 필름 스택 내의 각 층을 전도성을 갖도록 하여 판독/기록 윈도우를 최대화하는 것이 필요하다.
이들 요건하에서, 시드층, 스페이서 층 및/또는 확산 배리어층을 위한 물질로서, 원하는 특정 결정 구조물 및 배향을 제공할 수 있고 기능층의 자기적 상호 작용을 방해하지 않는 물질을 적절히 선택하는 것이 중요하다. 또한, 시드층, 스페이서 층 및 확산 배리어층은 평탄하고 비-배향적이고(비정질) 전도성을 가지며 비-자성적이어야 한다.
MTJ MRAM 셀의 자기적 터널링 기능은 MTJ 필름의 특정 결정 구조물 및 배향에 의존한다. MTJ 필름에서 원하는 결정 구조물 및 배향을 얻기 위해, 전체 필름 스택은 평탄하고 비정질이고 전도성을 띠며 비-자성적인 시드층 상에서 성장되어야 한다. 여러 가지 물질 중, 탄탈(Ta)이 평탄하고 비정질인 층으로 쉽게 성장될 수 있는 시드층으로서 가장 널리 사용된다. 그러나, Ta는 MTJ 필름으로 쉽게 확산됨으로써 자기적 터널링 기능에 악영향을 초래한다. 또한, 몰리브던(Mo)과 같은 비자성 스페이서 층도 MTJ 필름에 흔히 사용되지만, Mo 필름도 역시 다른 확산의 문제를 보인다.
탄탈(Ta)과 몰리브덴(Mo) 이외에, 코발트(Co), 백금(Pt) 및/또는 니켈(Ni)이 시드층 또는 스페이서 층으로서 사용될 수 있지만, 이들도 역시 MTJ 필름의 금속 산화물층(예, MgO)인 터널링 배리어층 내로 확산된다. 더욱이, Ta는 산화물층 내의 산소와 반응할 수 있어서 상기 원하는 상태로부터 금속 산화물 결정 구조물 및 배향에 변화를 가져올 수 있다. MgO 격자 내로 확산된 원자의 삽입도 역시 그 응력을 증가시켜 열 에이징 중에 MgO 격자 품질의 열화를 야기할 수 있다.
결정질 자성층은 MgO 층의 결정 격자로부터 성장되거나 해당 결정 격자를 성장 형판으로서 사용한다. 따라서, MTJ의 터널링 배리어층 내로 Ta, Mo, Co, Pt, Ni 및 다른 시드층 또는 스페이서 층의 물질의 확산도 역시 인접한 자성 금속층들이 그 소망하는 결정 구조물 및 배향을 달성하는 것을 방지한다.
본 개시 내용에서, 자기 랜덤 액세스 메모리의 메모리 셀에서 메모리 셀은 다층의 필름 스택을 포함하며, 상기 다층 중 적어도 한 층은 이리듐을 포함한다. 더 구체적으로, 시드층, 스페이서 층 및 확산 배리어층 중 적어도 하나는 이리듐을 포함한다.
도 1a는 본 개시 내용의 일 실시예에 따른 MTJ MRAM 셀의 개략도이다. MTJ 필름 스택(100)은 반도체 디바이스의 하부 금속층(Mx)과 상부 금속층(My) 사이에 배치된다. 금속층(Mx, My)은 기판 위로 다른 높이로 형성된 반도체 디바이스에서 하나의 요소를 다른 요소에 접속하는 데 사용된다. 또한, 하부 금속층(Mx)은 한정되는 것은 아니지만 평면형 MOSFET를 포함하는 MOSFET, 핀(fin) FET, 게이트-올-어라운드(GAA) FET, 또는 임의의 다른 스위칭 소자에 의해 형성될 수 있는 스위칭 소자(SW)에 결합된다. 스위칭 소자의 제어 단자(예, FET의 게이트 단자)는 워드 라인에 결합된다. 스위칭 소자(SW)의 단자 중 하나는 하부 금속층(Mx)에 결합되고, 다른 단자는 일부 실시예에서 고정 전위(예, 접지)인 소스 라인에 결합된다. 상부 금속층(My)은 비트 라인에 결합된다. 일부 실시예에서, 스위칭 소자(SW)는 상부 금속층(My)과 비트 라인 사이에 배치된다.
MTJ 필름 스택(100)은 하부 금속층(Mx)에 결합된 제1 전극층(110)과 상부 금속층(My)에 결합된 제2 전극층(155)을 포함한다. 도 1b에 예시된 바와 같이, 제1 전극층(110)과 제2 전극층(155) 사이에는 MTJ 기능층(101)이 배치된다.
MTJ 기능층(101)은 제2 고정 자성층(130), 자유 자성층(140) 및 비자성 물질로 형성되고 제2 고정 자성층(130)과 자유 자성층(140) 사이에 배치된 터널링 배리어층(135)을 포함한다. 자유 자성층(140)과 제2 고정 자성층(130)은 각각 자기적으로 배향될 수 있는 일종 이상의 강자성체 물질을 포함한다. 자유 자성층(140)은 외부 자기장에 노출되는 것을 통해 자기적 배향이 변화되거나 회전될 수 있도록 구성된다. 제2 고정 자성층(130)은 자기적 배향이 고정되어 기준 자기장에 응답하지 않도록 구성된다. 일부 실시예에서, 자유 자성층(140)의 두께는 약 0.8 nm~약 1.5 nm의 범위에 있다. 일부 실시예에서, 제2 고정 자성층(130)의 두께는 약 0.8 nm~약 2.0 nm의 범위에 있다.
터널링 배리어층(135)은 낮은 전위에서 자유 자성층(140)을 제2 고정 자성층(130)으로부터 전기적으로 절연시킬 수 있고 높은 전위에서 전자 터널링을 통해 전류를 전도할 수 있는 비교적 얇은 산화물층을 포함한다. 일부 실시예에서, 터널링 배리어층(135)은 약 0.5 nm~약 1.2 nm의 범위의 두께를 가지는 마그네슘 산화물(MgO)로 형성된다.
MTJ 기능층(101)은 도 1b에 예시된 바와 같이 반강자성층(125)을 더 포함한다. 반강자성층(125)은 제2 고정 자성층(130)의 자기적 배향을 고정하는 데 사용된다. 반강자성층(125)은 루테늄(Ru) 또는 임의의 다른 적절한 반강자성 물질을 포함한다. 일부 실시예에서, 반강자성층(125)의 두께는 약 0.4 nm~약 1.0 nm의 범위에 있다.
MTJ 기능층(101)은 도 1b에 예시된 바와 같이 일종 이상의 자성 물질을 포함하는 제1 고정 자성층(120)을 더 포함한다.
제2 고정 자성층(130)은 자성 물질로 된 다수의 층을 포함한다. 일부 실시예에서, 도 2a에 예시된 바와 같이, 제2 고정 자성층(130)은 4개의 층(1301, 1302, 1303, 1304)을 포함하는 데, 여기서 상기 층(1304)은 터널링 방벽층(135)과 접촉되며, 상기 층(1301)은 반강자성층(125)과 접촉된다. 일부 실시예에서, 상기 층(1301)(최하부층)은 코발트(Co)와 백금(Pt)의 다층 구조물을 포함한다. 일부 실시예에서, 코발트 층의 두께는 약 0.3 nm~약 0.6 nm의 범위이고, 백금층의 두께는 약 0.2 nm~약 0.5 nm의 범위이다. 코발트 층의 두께는 백금층의 두께와 동일하거나 이보다 클 수 있다. 코발트 층과 백금층은 상기 층(1301)의 총두께가 일부 실시예에서 약 2.0 nm~약 5.0 nm의 범위에 있도록 교대로 적층된다. 상기 층(1302)은 약 0.4 nm~약 0.6 nm의 범위의 두께를 가지는 코발트 층을 포함한다. 소정의 실시예에서, 상기 층(1301)은 코발트 층이고 상기 층(1302)은 전술한 바와 같이 코발트 층과 백금층의 다층이다. 본 개시 내용에서 "요소" 층은 개괄적으로 "요소"의 함량이 99%를 초과한다는 것을 의미한다.
상기 층(1303)은 스페이서 층이다. 스페이서 층(1303)의 두께는 일부 실시예에서 약 0.2 nm~약 0.5 nm의 범위이다. 상기 층(1304)은 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(CoPd) 층 및/또는 코발트 철(CoFe) 층이다.
상기 층(1304)의 두께는 일부 실시예에서 약 0.8 nm~약 1.5 nm의 범위이다.
제1 고정 자성층(120)은 자성 물질로 된 다층을 포함한다. 일부 실시예에서, 도 2b에 예시된 바와 같이, 제1 고정 자성층(120)은 2개의 층(1201, 1202)을 포함하는 데, 여기서 상기 층(1202)은 반강자성층(125)과 접촉된다. 일부 실시예에서, 상기 층(1201)은 코발트(Co)와 백금(Pt)의 다층 구조물을 포함한다. 일부 실시예에서, 코발트 층의 두께는 약 0.3 nm~약 0.6 nm의 범위이고, 백금층의 두께는 약 0.2 nm~약 0.5 nm의 범위이다. 코발트 층의 두께는 백금층의 두께와 동일하거나 이보다 클 수 있다. 코발트 층과 백금층은 상기 층(1201)의 총두께가 일부 실시예에서 약 5.0 nm~약 10.0 nm의 범위에 있도록 교대로 적층된다. 상기 층(1202)은 약 0.4 nm~약 0.6 nm의 범위의 두께를 가지는 코발트 층을 포함한다.
자유 자성층(140)은 일부 실시예에서 약 1.0 nm~약 2.0 nm의 범위의 두께를 가지는 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(CoPd) 층 및/또는 코발트 철(CoFe) 층을 포함한다. 다른 실시예에서, 자유 자성층(140)은 자성 물질로 된 다층을 포함한다. 일부 실시예에서, 도 2c에 예시된 바와 같이, 자유 자성층(140)은 3개의 층(1401, 1402, 1403)을 포함하는 데, 여기서 상기 층(1401)은 터널링 배리어층(135)과 접촉된다. 상기 층(1401, 1403)은 일부 실시예에서, 약 1.0 nm~약 2.0 nm의 범위의 두께를 가지는 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(CoPd) 층 및/또는 코발트 철(CoFe) 층이다. 상기 층(1402)은 스페이서 층이다. 스페이서 층(1402)의 두께는 일부 실시예에서 약 0.2 nm~약 0.6 nm의 범위에 있다.
MTJ 기능층(101)은 도 1b에 예시된 바와 같이 제1 전극층(110) 상에 형성된 시드층(115), 자유 자성층(140) 상에 형성된 캡핑층(145), 캡핑층(145) 상에 형성된 확산 배리어층(150)을 더 포함한다. 캡핑층(145)은 마그네슘 산화물 또는 알루미늄 산화물과 같은 유전체 물질로 형성되며, 일부 실시예에서 약 0.5 nm~약 1.5 nm의 범위의 두께를 가진다. 제1 전극층(110)은 특히 프로그래밍을 위해 제1 고정 자성층(120)의 저항을 감소시키도록 금속과 같은 도전 물질로 형성된다. 제2 전극층(155)도 역시 판독 중 저항률을 감소시키도록 금속과 같은 도전 물질로 형성된다.
본 실시예에서, 제1 전극층(110), 시드층(115), 확산 배리어층(150), 제2 전극층(155), 스페이서 층(1303) 및 스페이서 층(1402) 중 적어도 하나는 이리듐(Ir)을 포함한다. 소정의 실시예에서, 제1 전극층(110), 시드층(115), 확산 배리어층(150) 및 제2 전극층(155) 중 적어도 하나는 이리듐(Ir)을 포함한다. 이리듐 함유층은 이리듐층, 이리듐 산화물층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나일 수 있다.
이들 이리듐 함유 물질은 독특한 특징을 가진다. 예를 들면, 이리듐과 탄탈의 이원 합금과 이리듐은 초 평탄성의 표면 형상을 형성하는 자연적 경향을 가지며, 매우 높은 전기 전도도를 가지며, 비자성을 띤다. 또한, 이리듐과 탄탈의 이원 합금과 이리듐은 비정질 층으로서 형성될 수 있다. 추가로, 이리듐-탄탈 서브-산화물은 상당한 전도율을 가지는 전도체 또는 반도체이다. 이리듐 산화물은 전도성을 띠는 조밀한 물질이고, 박막(예, 1.0 nm 미만)에도 형성되는 높은 확산 배리어 특성을 가진다. 또한, 이리듐층 및/또는 이리듐 산화물층은 반도체 CMOS 공정에 쉽게 융화될 수 있다. 또한, 이리듐 함유 물질은 개괄적으로 안정적인 화학적 및 물리적 특성을 가지며 화학적으로 불활성이며 내식성을 가진다.
일부 실시예에서, 시드층(115)은 이리듐층 및/또는 이리듐과 탄탈의 이원 합금층을 포함한다. 시드층(115)은 제1 고정 자성층(120)의 성장을 위한 층이고, 통상 평탄한 표면 형상과 높은 전기 전도도를 가지고 고정 자성층(120) 내로 실질적으로 확산되지 않도록 하는 데 필요하다. 시드층(115)의 두께는 일부 실시예에서 약 0.5 nm~약 20 nm의 범위이고, 다른 실시예에서 약 1.0 nm~약 10 nm의 범위이다. 일부 실시예에서, 시드층(115)은 비정질이다.
일부 실시예에서, 확산 배리어층(150)은 이리듐층 및/또는 이리듐과 탄탈의 이원 합금층을 포함한다. MTJ 필름 스택을 위한 확산 배리어층은 통상 초 평탄성 표면 형상과 높은 전기 전도율을 가지는 데 필요하고 확산의 문제점을 완화시키는 데 실질적으로 유효하다. 또한, 확산 배리어층은 그 전도율을 크게 낮추지 않고 낮은 레벨의 산화에 내성이 있어야 한다. 확산 배리어층(150)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고, 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위에 있다.
일부 실시예에서, 스페이서 층(1303) 및/또는 스페이서 층(1402)은 이리듐층 및/또는 이리듐과 탄탈의 이원 합금층을 포함한다. MTJ 필름 스택을 위한 스페이서 층은 통상 초 평탄성 표면 형상과 높은 전기 전도율을 가지는 데 필요하고 실질적으로 확산의 문제점이 없다. 또한, 스페이서 층은 그 전도율을 크게 낮추지 않고 낮은 레벨의 산화에 내성이 있어야 한다. 스페이서 층(1303 및/또는 1402)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고, 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위에 있다.
소정의 실시예에서, 제1 전극층(110), 시드층(115), 제1 고정 자성층(120), 반강자성층(125), 제2 고정 자성층(130), 터널링 배리어층(135), 자유 자성층(140), 캡핑층(145), 확산 배리어층(150) 및 제2 전극층(155) 중 인접한 임의의 2개의 층 사이에 전술한 이리듐 함유층을 포함하는 하나 이상의 추가적인 확산 배리어층 및/또는 스페이서 층이 삽입될 수 있다.
예를 들면, 일부 실시예에서, 도 3에 예시된 바와 같이, 시드층(115)과 제1 고정 자성층(120) 사이에 스페이서 또는 배리어층(201)이 삽입된다. 시드층(115)이 탄탈(Ta), 몰리브덴(Mo), 코발트(Co), 니켈(Ni), 루테늄(Ru) 및 백금(Pt) 중 하나 이상으로 형성된 경우, 스페이서 또는 배리어층(201)은 제1 고정 자성층(120) 내로 Ta, Mo, Co, Ni, Ru 및/또는 Pt의 확산을 방지할 수 있다. 소정의 실시예에서, 스페이서 또는 배리어층(201)은 이리듐층과 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 스페이서 또는 배리어층(201)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위이다. 시드층(115)이 이리듐 함유층을 포함하는 경우, 스페이서 또는 배리어층(201)은 필요치 않을 수 있다.
일부 실시예에서, 도 3에 예시된 바와 같이, 제2 고정 자성층(130)과 터널링 배리어층(135) 사이에 스페이서 또는 배리어층(204)이 삽입된다. 스페이서 또는 배리어층(204)은 터널링 배리어층(135) 내로 제2 고정 자성층(130) 내에 포함된 Co, Fe 및/또는 Ta의 확산을 방지할 수 있다. 소정의 실시예에서, 스페이서 또는 배리어층(204)은 이리듐층과 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 스페이서 또는 배리어층(204)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위이다.
유사하게, 일부 실시예에서, 터널링 배리어층(135)과 자유 자성층(140) 사이에 스페이서 또는 배리어층(205)이 삽입된다. 스페이서 또는 배리어층(205)은 터널링 배리어층(135) 내로 자유 자성층(140) 내에 포함된 Co, Fe 및/또는 Ta의 확산을 방지할 수 있다. 소정의 실시예에서, 스페이서 또는 배리어층(205)은 이리듐층과 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 스페이서 또는 배리어층(205)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위이다.
일부 실시예에서, 자유 자성층(140)과 캡핑층(145) 사이에 스페이서 또는 배리어층(206)이 삽입된다. 소정의 실시예에서, 캡핑층(145)은 마그네슘 산화물 또는 알루미늄 산화물로 형성된다. 스페이서 또는 배리어층(206)은 캡핑층(145) 내로 자유 자성층(140) 내에 포함된 Co, Fe 및/또는 Ta의 확산을 방지할 수 있다. 소정의 실시예에서, 스페이서 또는 배리어층(206)은 이리듐층과 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 스페이서 또는 배리어층(206)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위이다.
일부 실시예에서, 캡핑층(145)과 확산 배리어층(150) 사이에 스페이서 또는 배리어층(207)이 삽입된다. 소정의 실시예에서, 확산 배리어층(150)은 탄탈 또는 다른 물질로 형성된다. 스페이서 또는 배리어층(207)은 캡핑층(145) 내로 확산 배리어층(150) 내에 포함된 Ta의 확산을 방지할 수 있다. 소정의 실시예에서, 스페이서 또는 배리어층(207)은 이리듐층과 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 스페이서 또는 배리어층(207)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위이다. 확산 배리어층(150)이 이리듐 함유층을 포함하는 경우, 스페이서 또는 배리어층(207)은 필요치 않을 수 있다.
다른 실시예에서, 도 3에 예시된 바와 같이 반강자성층(125)과 제1 고정 자성층(120) 사이에 스페이서 또는 배리어층(202)이 삽입된다. 소정의 실시예에서, 스페이서 또는 배리어층(202)은 이리듐층과 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 스페이서 또는 배리어층(202)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위이다.
다른 실시예에서, 도 3에 예시된 바와 같이 반강자성층(125)과 제2 고정 자성층(130) 사이에 스페이서 또는 배리어층(203)이 삽입된다. 소정의 실시예에서, 스페이서 또는 배리어층(203)은 이리듐층과 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 스페이서 또는 배리어층(203)의 두께는 일부 실시예에서 약 0.1 nm~약 10 nm의 범위이고 다른 실시예에서 약 0.5 nm~약 5.0 nm의 범위이다.
스페이서 또는 배리어층(202, 203)은 제1 전극층(110), 시드층(115), 제1 고정 자성층(120) 및/또는 반강자성층(125) 내에 포함될 수 있는 Ta, Mo, Co, Ni, Ru 및/또는 Pt가 터널링 배리어층(135) 내로 확산되는 것도 방지할 수 있다.
일부 실시예에서, 제1 전극층(110)과 제2 전극층(155) 중 적어도 하나는 이리듐층, 이리듐 산화물층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함한다. 제1 전극층(110)은 예컨대, Cu, Al, W, Co, Ni 및/또는 그 합금으로 형성된 하부 금속층(Mx) 상에 형성되며, Cu, Al, W, Co, Ni 및/또는 그 합금으로 형성된 상부 금속층(My)은 제2 전극층(155) 상에 형성된다. 제1 전극층(110)과 제2 전극층(155)이 이리듐 함유층을 포함하지 않는 경우, 제1 전극층(110)은 Ta, Pt, Au, Cr 및 TiN 중 하나 이상을 포함하고, 제2 전극층(155)은 Ru, Au, Cr 및 Ta 중 하나 이상을 포함한다.
이리듐 함유층은 물리적 기상 증착(PVD), 분자빔 에피택시(MBE), 펄스화 레이저 증착(PLD), 원자층 증착(ALD), 전자빔(e-빔) 에피택시, 화학적 기상 증착(CVD), 또는 파생 CVD 공정으로서, 저압 CVD(LPCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 또는 이들의 조합을 더 포함하는 파생 CVD 공정, 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다. 고정 자성층, 자유 자성층 및 반강자성층도 역시 CVD, PVD, 또는 ALD 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다. 터널링 배리어층도 역시 CVD, PVD 또는 ALD, 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다. 제1 및 제2 전극층도 역시 CVD, PVD, ALD 또는 전기 도금, 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다.
일부 실시예에서, 패턴화된 하부 금속층(Mx) 상에 제1 전극층(110)이 형성되며, 제1 전극층(110) 상에 시드층(115)이 형성되며, 시드층(115) 상에 제1 고정 자성층(120)이 형성되며, 제1 고정 자성층(120) 상에 반강자성층(125)이 형성되며, 반강자성층(125) 상에 제2 고정 자성층(130)이 형성되며, 제2 고정 자성층(130) 상에 터널링 배리어층(135)이 형성되며, 터널링 배리어층(135) 상에 자유 자성층(140)이 형성되며, 자유 자성층(140) 상에 캡핑층(145)이 형성되며, 캡핑층(145) 상에 확산 배리어층(150)이 형성되며, 확산 배리어층(150) 상에 제2 전극층(155)이 형성된다. 각각의 메모리 셀에 대해 MTJ 필름 스택 내로 적층된 층을 패턴화하기 위해 하나 이상의 리소그래피 및 에칭 동작이 수행된다. 다른 실시예에서, 유전체 층 내에 메모리 셀을 위한 트렌치가 형성되고 해당 트렌치 내에 MTJ 필름이 형성된다.
일부 실시예에서, MRAM 셀은 기판 위에 배치된 유전체 물질 위에 형성된다. 일부 실시예에서, 기판은 실리콘(Si) 또는 다른 적절한 반도체 물질을 포함한다. 트랜지스터, 구동 회로, 논리 회로 또는 임의의 다른 전자 소자가 반도체 물질에 의해 형성되고 MRAM 셀과 통합된다.
도 4a~4d는 MTJ 셀의 메모리 동작을 보여준다. 도 4a~4d에 예시된 바와 같이, MTJ 셀은 고정 자성층(10), 터널링 배리어층(15) 및 자유 자성층(20)을 포함한다. 고정 자성층(10)은 도 1b의 제2 고정 자성층(130) 또는 제1 고정 자성층(120), 반강자성층(125) 및 제2 고정 자성층(130)의 조합에 대응한다. 터널링 배리어층(15)은 도 1b의 터널링 배리어층(135)에 대응하고, 자유 자성층(20)은 도 1b의 자유 자성층(140)에 대응한다. 도 4a~4d에서, 나머지 층들은 생략된다. MTJ 구조물에 전류 소스(30)가 직렬 결합된다.
도 4a에서, 고정 자성층(10)과 자유 자성층(20)은 자기적으로 반대 방향으로 배향된다. 일부 실시예에서, 고정 자성층(10)과 자유 자성층(20)의 스핀 방향은 필름 적층 방향에 평행(필름의 표면에 수직)하다. 도 4b에서, 고정 자성층(10)과 자유 자성층(20)은 자기적으로 동일한 방향으로 배향된다. 다른 실시예에서, 고정 자성층(10)과 자유 자성층(20)의 스핀 방향은 도 4c 및 도 4d에 예시된 바와 같이 필름 적층 방향에 수직(필름의 표면에 평행)하다. 도 4c에서, 고정 자성층(10)과 자유 자성층(20)은 자기적으로 반대 방향으로 배향된 반면, 도 4d에서 고정 자성층(10)과 자유 자성층(20)은 자기적으로 동일한 방향으로 배향된다.
전류 소스(30)에 의해 동일한 전류 값(Ic)이 MTJ 셀을 통전하도록 인가되면, 도 4a(또는 도 4c)의 경우의 셀 전압(V1)이 도 4b(또는 도 4d)의 경우의 셀 전압(V2)보다 큰 것을 알 수 있는 데, 이는 도 4a(또는 도 4c)에 예시된 반대로 배향된 MTJ 셀의 저항이 도 4b(또는 도 4d)에 예시된 동일하게 배향된 MTJ 셀의 저항보다 크기 때문이다. MTJ 셀에 이진 논리 데이터("0"과 "1")가 저장될 수 있고 셀 배향과 획득 저항을 기초로 검색될 수 있다. 또한, 저장된 데이터는 저장 에너지 소스를 필요로 하지 않으므로, 셀은 비휘발성이다.
도 5는 MRAM 어레이(50)를 예시한다. 각각의 메모리 셀은 MTJ 셀(Mc)과 MOS FET와 같은 트랜지스터(Tr)를 포함한다. 트랜지스터(Tr)의 게이트는 웨드 라인(WL)에 결합되고, 트랜지스터(Tr)의 드레인(또는 소스)는 MTJ 셀(Mc)의 일단에 결합되며, MTJ 셀의 타단은 비트 라인(BL)에 결합된다. 또한, 프로그래밍을 위한 신호 라인(PL)이 MTJ 셀에 인접하게 제공된다.
메모리 셀은 해당 셀의 워드 라인을 어서팅하고, 해당 셀의 비트 라인(BL)을 통한 전류를 판독한 후 해당 비트 라인(BL)에 대한 전압을 측정하는 것에 의해 판독을 행한다. 예를 들면, 타겟 MTJ 셀의 상태를 판독하기 위해, 트랜지스터(Tr)를 작동 ON 시키도록 워드 라인(WL)이 어서팅된다. 따라서, 타겟 MTJ 셀의 자유 자성층이 고정된 전위(SL), 예컨대 트랜지스터(Tr)를 통한 그라운드에 결합된다. 다음에, 판독 전류가 비트 라인(BL)에 인가된다. 주어진 판독 드랜지스터(Tr)만이 작동 ON 되므로, 판독 전류는 타겟 MTJ 셀을 통해 그라운드로 흐른다. 이후 비트 라인(BL)의 전압이 측정되어 타겟 MTJ 셀의 상태("0" 또는 "1")를 판정한다. 일부 실시예에서, 도 5에 예시된 바와 같이, 각각의 MTJ 셀은 하나의 판독 트랜지스터(Tr)를 가진다. 따라서, 이러한 종류의 MRAM 아키텍처는 1T1R로 불린다. 다른 실시예에서, 하나의 MTJ 셀에 2개의 트랜지스터가 할당되어 2T1R 시스템을 형성한다. 다른 셀 어레이 구성이 채용될 수 있다.
도 6a~9b는 본 개시 내용의 일 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 여러 단계를 보여준다. 도 6a~9b에 나타낸 공정의 이전, 도중 및 이후에 추가적인 동작이 제공될 수 있으며, 아래 기술되는 동작 중 일부는 방법의 추가적인 실시예에서 대체 또는 제거될 수 있음을 알 것이다. 도 1a~5에 설명된 전술한 실시예와 동일하거나 유사한 물질, 구성, 치수 및/또는 공정을 다음의 실시예에 채용할 수 있으며, 그 상세한 설명은 생략할 수 있다.
도 6a에 예시된 바와 같이, 하부 금속 배선(213)이 기판(208) 위의 제1 ILD 층(210) 내에 형성된다. 일부 실시예에서, 하부 금속 배선(213) 아래에 비아 접촉부(209)가 제공된다. 이후, 도 6b에 예시된 바와 같이, 에칭 정지층(220)으로서의 제1 절연층이 도 6a의 구조물 위에 형성되고, 제1 절연층(220) 위에 제2 ILD 층(225)이 형성된다. 또한, 도 6b에 예시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작을 이용하는 것에 의해 하부 금속 배선(213)의 상부면을 노출시킨도록 비아 접촉 개구(222)가 형성된다. 후속하여, 도 6c에 예시된 바와 같이 층(215, 217)을 포함하는 비아 접촉부(219)가 형성된다. CVD, 스퍼터링을 포함하는 PVD, ALD, 전기 화학 도금 및/또는 전기 도금과 같은 하나 이상의 필름 형성 동작을 수행하고 CMP와 같은 평탄화 동작을 수행하여 비아 접촉부(219)를 형성한다.
이후, 도 7a에 예시된 바와 같이, 하부 전극(254)을 위한 제1 도전층(254A), MTJ 필름 스택(255)을 위한 적층된 층(255A) 및 상부 전극(256)을 위한 제2 도전층(256A)이 순차적으로 형성된다. 일부 실시예에서, 하드 마스크용 층(300)이 제2 도전층(256A) 상에 추가로 형성된다.
전술한 바와 같이, 제1 도전층(254A) 및/또는 MTJ 필름 스택(255)을 위한 적층된 층(255A)의 하나 이상의 층은 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 및 이리듐층과 탄탈층의 2층 구조물, 이리듐과 탄탈의 이원 합금층 중 하나를 포함한다. 상기 층(254A, 255A, 256A)은 스퍼터링을 포함하는 물리적 기상 증착(PVD), 분자빔 에피택시(MBE), 펄스화 레이저 증착(PLD), 원자층 증착(ALD), 전자빔(e-빔) 에피택시, 화학적 기상 증착(CVD), 또는 파생 CVD 공정으로서, 저압 CVD(LPCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 또는 전기 도금 또는 이들의 조합을 더 포함하는 파생 CVD 공정, 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다.
하나 이상의 리소그래피 및 에칭 동작을 이용하는 것에 의해, 도 7a에 예시된 필름 스택은 7b에 예시된 바와 같이 하부 전극(254), MTJ 필름 스택(255) 및 상부 전극(256)을 포함하는 MRAM 셀 구조물로 패턴화된다. 일부 실시예에서, 제2 도전층(256A), 적층된 층(255A) 및 제1 도전층(254A)을 패턴화한 후, 제2 ILD 층(225)은 부분적으로 리세스를 형성한다. 리세스의 크기(D1)는 일부 실시예에서 약 1 nm~약 30 nm의 범위이다.
후속으로, 도 8a에 예시된 바와 같이, MRAM 셀 구조물을 피복하도록 측벽 스페이서 층(227)이 형성된다. 측벽 스페이서 층(227)은 CVD, PVD 또는 ALD, 또는 임의의 다른 적절한 필름 증착 방법에 의해 형성될 수 있다. 일부 실시예에서, 측벽 스페이서 층(227)은 약 100℃~약 150℃의 범위와 같이 약 150℃ 미만의 낮은 온도 범위에서 CVD, PVD 또는 ALD에 의해 형성된다. 측벽 스페이서 층(227)이 예컨대, 약 200℃~약 300℃(또는 그 이상)의 범위와 같이 높은 온도에서 형성된 경우, 필름 형성 공정은 MTJ 필름 스택(255)에 손상을 야기할 수 있다. 도 8a에 예시된 바와 같이, 측벽 스페이서 층(227)은 컨포멀하게(conformally) 형성된다. 일부 실시예에서, 측벽 스페이서 층(227)은 다른 절연 물질로 된 복수의 층들을 포함한다.
다음에, 도 8b에 예시된 바와 같이, 측벽 스페이서 층(227)을 완전히 피복하도록 제3 ILD 층(230)을 위한 유전체 물질층(230A)이 형성된다. 일부 실시예에서, 평탄화 동작으로서, 유전체 물질층(230A)에 대해 에치백 동작을 수행한 후 CMP 동작을 수행한다.
후속으로, 도 9a에 예시된 바와 같이, 평탄화 동작 후에 제1 유전체 층(235), 제2 유전체 층(237) 및 제3 유전체 층(240)을 포함하는 제4 ILD 층이 형성된다. 제4 ILD 층의 유전체 층들은 CVD, PVD 또는 ALD, 또는 다른 적절한 필름 형성 방법에 의해 형성될 수 있다. 일부 실시예에서, 제3 유전체 층(240)은 CVD, 유동성 CVD(FCVD), 또는 스핀-온-유리 공정과 같은 공정을 통해 형성되지만, 임의의 허용 가능한 공정도 적용될 수 있다. 후속으로, 화학적 기계적 연마(CMP) 및/또는 에치백 공정 등과 같은 평탄화 공정을 수행한다.
이후, 도 9b에 예시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작을 이용하는 것에 의해 접촉 개구가 형성되며, 접촉 개구는 도전 물질로 충전됨으로써 노출된 상부 전극(256)과 접촉되는 도전 접촉부(245)를 형성한다.
도 9b에 예시된 소자는 추가로 반도체 공정을 받는 것에 의해 상호 접속 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하는 것을 이해한다.
모든 장점을 여기서 반드시 논의하여야 하는 것은 아니며, 모든 실시예 또는 실례에 대해 특별한 장점이 요구되지 않으며. 다른 실시예 또는 실례는 다른 장점을 제공할 수 있음을 이해할 것이다.
예를 들면, 본 개시 내용에서, 하나 이상의 이리듐 함유층을 자기 터널링 접합 MRAM 셀에 적용 또는 삽입하기 때문에, 시드층, 고정 자성층, 자유 자성층, 반강자성층 및/또는 전극층으로부터 금속 요소가 터널링 배리어층 내로 확산되는 것을 방지할 수 있다. 또한, 이리듐 함유층은 평탄한 표면 형상을 가지므로, 이리듐 함유 시드층은 그 상부에 형성된 고정 자성층의 특성을 향상시킬 수 있다.
본 개시 내용의 일 양태에 따르면, 자기 랜덤 액세스 메모리의 메모리 셀은 제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함한다. 상기 복수의 층들 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 제1 도전 물질로 된 제1 전극층과 제2 도전 물질로 된 제2 전극층을 포함하며, 제1 전극층과 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치된다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 제1 전극층과 제2 전극층 중 적어도 하나는 이리듐을 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 제1 전극층과 제2 전극층 중 적어도 하나는 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 제1 전극층 위에 배치된 시드층을 포함하고, 시드층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 시드층 위에 배치된 고정 자성층, 비자성 물질로 형성되고 고정 자성층 위에 배치된 터널링 배리어층, 터널링 배리어층 위에 배치된 자유 자성층, 자유 자성층 위에 배치된 확산 배리어층을 포함하며, 확산 배리어층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 고정 자성층은 제1 자성층, 제2 자성층 및 제1 자성층과 제2 자성층 사이에 배치된 반강자성층을 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 비자성 물질로 형성되고 자유 자성층과 확산 배리어층 사이에 배치된 캡핑층을 더 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 터널링 배리어층과 캡핑층은 마그네슘 산화물로 형성된다.
본 개시 내용의 다른 양태에 따르면, 자기 랜덤 액세스 메모리의 메모리 셀은 복수의 층들을 포함한다. 복수의 층들은 제1 전극층, 제1 전극층 위에 배치된 시드층, 시드층 위에 배치된 제1 고정 자성층, 제1 고정 자성층 위에 배치된 반강자성층, 반강자성층 위에 배치된 제2 고정 자성층, 비자성 물질로 형성되고 제2 고정 자성층 위에 배치된 터널링 배리어층, 터널링 배리어층 위에 배치된 자유 자성층, 비자성 물질로 형성되고 자유 자성층 위에 배치된 캡핑층, 캡핑층 위에 배치된 확산 배리어층, 및 확산 배리어층 위에 배치된 제2 전극층을 포함한다. 이리듐을 포함하는 적어도 하나의 이리듐 함유층이 시드층으로부터 확산 배리어층까지의 임의의 2개의 인접한 층 사이에 배치된다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 적어도 하나의 이리듐 함유층은 0.1 nm~5.0 nm의 범위의 두께를 가진다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 시드층으로부터 확산 배리어층까지의 어떤 층도 이리듐을 함유하지 않는다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스는 복수의 자기 메모리 셀을 가지는 자기 랜덤 액세스 메모리(MRAM)를 포함한다. 각각의 자기 메모리 셀은 제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함한다. 복수의 층들 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 제1 도전 물질로 된 제1 전극층과 제2 도전 물질로 된 제2 전극층을 포함하며, 제1 전극층과 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되며, 제1 전극층과 제2 전극층 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 제1 도전 물질로 된 제1 전극층과 제2 도전 물질로 된 제2 전극층을 포함하며, 제1 전극층과 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되며, 나머지 층은 제1 전극층 위에 배치된 시드층을 포함하고, 시드층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 제1 도전 물질로 된 제1 전극층과 제2 도전 물질로 된 제2 전극층을 포함하며, 제1 전극층과 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되며, 나머지 층은 제1 전극층 위에 배치된 시드층, 시드층 위에 배치된 고정 자성층, 고정 자성층 위에 배치된 터널링 배리어층, 터널링 배리어층 위에 배치된 자유 자성층, 자유 자성층 위에 배치된 확산 배리어층을 포함하며, 확산 배리어층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 고정 자성층은 제1 자성층, 제2 자성층 및 제1 자성층과 제2 자성층 사이에 배치된 반강자성층을 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 자유 자성층과 확산 배리어층 사이에 배치된 캡핑층을 더 포함한다. 전술한 실시예 및 다음의 실시예 중 하나 이상의 실시예에서, 복수의 층들은 제1 전극층, 제1 전극층 위에 배치된 시드층, 시드층 위에 배치된 제1 고정 자성층, 제1 고정 자성층 위에 배치된 반강자성층, 반강자성층 위에 배치된 제2 고정 자성층, 비자성 물질로 형성되고 제2 고정 자성층 위에 배치된 터널링 배리어층, 터널링 배리어층 위에 배치된 자유 자성층, 비자성 물질로 형성되고 자유 자성층 위에 배치된 캡핑층, 캡핑층 위에 배치된 확산 배리어층, 및 확산 배리어층 위에 배치된 제2 전극층을 포함하며, 이리듐을 포함하는 적어도 하나의 이리듐 함유층이 시드층으로부터 확산 배리어층까지의 임의의 2개의 인접한 층 사이에 배치된다.
본 개시 내용의 다른 양태에 따르면, 자기 랜덤 액세스 메모리를 제조하는 방법에서, 제1 전극층이 형성된다. 제1 전극층 위에 시드층이 형성된다. 시드층 위에 고정 자성층이 형성된다. 고정 자성층 위에 터널링 배리어층이 형성된다. 터널링 배리어층 위에 자유 자성층이 형성된다. 자유 자성층 위에 캡핑층이 형성된다. 캡핑층 위에 확산 배리어층이 형성된다. 확산 배리어층 위에 제2 전극층이 형성된다. 제1 전극층, 시드층, 확산 배리어층 및 제2 전극층 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 양태들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조물을 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 자기 랜덤 액세스 메모리의 메모리 셀에 있어서,
제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함하며,
상기 복수의 층들 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 2. 실시예 1에 있어서,
상기 복수의 층들은 제1 도전 물질로 제조된 제1 전극층과 제2 도전 물질로 제조된 제2 전극층을 포함하며, 상기 제1 전극층과 상기 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 3. 실시예 2에 있어서,
상기 제1 전극층과 상기 제2 전극층 중 적어도 하나는 이리듐을 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 4. 실시예 3에 있어서,
상기 제1 전극층과 상기 제2 전극층 중 적어도 하나는 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 5. 실시예 2에 있어서,
상기 복수의 층들은 상기 제1 전극층 위에 배치된 시드층을 포함하고,
상기 시드층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 6. 실시예 5에 있어서,
상기 복수의 층들은 상기 시드층 위에 배치된 고정(pinned) 자성층, 비자성 물질로 제조되고 상기 고정 자성층 위에 배치된 터널링 배리어층, 상기 터널링 배리어층 위에 배치된 자유 자성층, 및 상기 자유 자성층 위에 배치된 확산 배리어층을 포함하며,
상기 확산 배리어층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 7. 실시예 6에 있어서,
상기 고정 자성층은, 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 배치된 반강자성층을 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 8. 실시예 6에 있어서,
상기 복수의 층들은, 비자성 물질로 제조되고 상기 자유 자성층과 상기 확산 배리어층 사이에 배치된 캡핑층을 더 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 9. 실시예 8에 있어서,
상기 터널링 배리어층과 상기 캡핑층은 마그네슘 산화물로 제조된 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 10. 실시예 1에 있어서,
상기 복수의 층들은 제1 전극층, 상기 제1 전극층 위에 배치된 시드층, 상기 시드층 위에 배치된 제1 고정 자성층, 상기 제1 고정 자성층 위에 배치된 반강자성층, 상기 반강자성층 위에 배치된 제2 고정 자성층, 비자성 물질로 제조되고 상기 제2 고정 자성층 위에 배치된 터널링 배리어층, 상기 터널링 배리어층 위에 배치된 자유 자성층, 비자성 물질로 제조되고 상기 자유 자성층 위에 배치된 캡핑층, 상기 캡핑층 위에 배치된 확산 배리어층, 및 상기 확산 배리어층 위에 배치된 제2 전극층을 포함하며,
이리듐을 포함하는 적어도 하나의 이리듐 함유층이 상기 시드층으로부터 상기 확산 배리어층까지의 임의의 2개의 인접한 층들 사이에 배치된 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 11. 실시예 10에 있어서,
상기 적어도 하나의 이리듐 함유층은 0.1 nm 내지 5.0 nm의 범위의 두께를 가진 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 12. 실시예 10에 있어서,
상기 시드층으로부터 상기 확산 배리어층까지의 어떤 층도 이리듐을 함유하지 않는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
실시예 13. 반도체 디바이스에 있어서,
복수의 자기 메모리 셀들을 가지는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM)를 포함하며,
상기 자기 메모리 셀들 각각은 제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함하며,
상기 복수의 층들 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 복수의 층들은 제1 도전 물질로 제조된 제1 전극층과 제2 도전 물질로 제조된 제2 전극층을 포함하며, 상기 제1 전극층과 상기 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되며,
상기 제1 전극층과 상기 제2 전극층 중 적어도 하나는 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스.
실시예 15. 실시예 13에 있어서,
상기 복수의 층들은 제1 도전 물질로 제조된 제1 전극층과 제2 도전 물질로 제조된 제2 전극층을 포함하며, 상기 제1 전극층과 상기 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되며,
상기 나머지 층은 상기 제1 전극층 위에 배치된 시드층을 포함하고,
상기 시드층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스.
실시예 16. 실시예 13에 있어서,
상기 복수의 층들은 제1 도전 물질로 제조된 제1 전극층과 제2 도전 물질로 제조된 제2 전극층을 포함하며, 상기 제1 전극층과 상기 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되며,
상기 나머지 층은 상기 제1 전극층 위에 배치된 시드층, 상기 시드층 위에 배치된 고정 자성층, 상기 고정 자성층 위에 배치된 터널링 배리어층, 상기 터널링 배리어층 위에 배치된 자유 자성층, 및 상기 자유 자성층 위에 배치된 확산 배리어층을 포함하며,
상기 확산 배리어층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스.
실시예 17. 실시예 16에 있어서,
상기 고정 자성층은 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 배치된 반강자성층을 포함하는 것인, 반도체 디바이스.
실시예 18. 실시예 16에 있어서,
상기 복수의 층들은 상기 자유 자성층과 상기 확산 배리어층 사이에 배치된 캡핑층을 더 포함하는 것인, 반도체 디바이스.
실시예 19. 실시예 13에 있어서,
상기 복수의 층들은 제1 전극층, 상기 제1 전극층 위에 배치된 시드층, 상기 시드층 위에 배치된 제1 고정 자성층, 상기 제1 고정 자성층 위에 배치된 반강자성층, 상기 반강자성층 위에 배치된 제2 고정 자성층, 비자성 물질로 제조되고 상기 제2 고정 자성층 위에 배치된 터널링 배리어층, 상기 터널링 배리어층 위에 배치된 자유 자성층, 비자성 물질로 제조되고 상기 자유 자성층 위에 배치된 캡핑층, 상기 캡핑층 위에 배치된 확산 배리어층, 및 상기 확산 배리어층 위에 배치된 제2 전극층을 포함하며,
이리듐을 포함하는 적어도 하나의 이리듐 함유층은 상기 시드층으로부터 상기 확산 배리어층까지의 임의의 2개의 인접한 층들 사이에 배치된 것인, 반도체 디바이스.
실시예 20. 자기 랜덤 액세스 메모리를 제조하는 방법에 있어서,
제1 전극층을 형성하는 단계;
상기 제1 전극층 위에 시드층을 형성하는 단계;
상기 시드층 위에 고정 자성층을 형성하는 단계;
상기 고정 자성층 위에 터널링 배리어층을 형성하는 단계;
상기 터널링 배리어층 위에 자유 자성층을 형성하는 단계;
상기 자유 자성층 위에 캡핑층을 형성하는 단계;
상기 캡핑층 위에 확산 배리어층을 형성하는 단계; 및
상기 확산 배리어층 위에 제2 전극층을 형성하는 단계
를 포함하고,
상기 제1 전극층, 상기 시드층, 상기 확산 배리어층, 및 상기 제2 전극층 중 적어도 하나는, 이리듐층, 이리듐층과 이리듐 산화물층의 2층 구조물, 이리듐-티타늄 질화물층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 하나를 포함하는 것인, 자기 랜덤 액세스 메모리를 제조하는 방법.

Claims (10)

  1. 자기 랜덤 액세스 메모리의 메모리 셀에 있어서,
    제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함하며,
    상기 복수의 층들 중 적어도 하나는 이리듐-티타늄 질화물층을 포함하고,
    상기 복수의 층들은 고정(pinned) 자성층을 포함하고,
    상기 고정 자성층은 서로 상이한 재료를 갖는 층들 사이에 배치된 스페이서층을 포함하고, 상기 스페이서층은 이리듐 함유층을 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
  2. 제1항에 있어서,
    상기 복수의 층들은 제1 도전 물질로 제조된 제1 전극층과 제2 도전 물질로 제조된 제2 전극층을 포함하며, 상기 제1 전극층과 상기 제2 전극층 사이에는 상기 복수의 층들 중 나머지 층이 배치되는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
  3. 제2항에 있어서,
    상기 복수의 층들은 상기 제1 전극층 위에 배치된 시드층을 포함하고,
    상기 시드층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
  4. 제3항에 있어서,
    상기 복수의 층들은 상기 시드층 위에 배치된 상기 고정(pinned) 자성층, 비자성 물질로 제조되고 상기 고정 자성층 위에 배치된 터널링 배리어층, 상기 터널링 배리어층 위에 배치된 자유 자성층, 및 상기 자유 자성층 위에 배치된 확산 배리어층을 포함하며,
    상기 확산 배리어층은 이리듐층, 이리듐층과 탄탈층의 2층 구조물, 및 이리듐과 탄탈의 이원 합금층으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
  5. 제4항에 있어서,
    상기 고정 자성층은 제1 자성층, 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 배치된 반강자성층을 포함하고,
    상기 제2 자성층은 상기 스페이서층을 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
  6. 제4항에 있어서,
    상기 복수의 층들은, 비자성 물질로 제조되고 상기 자유 자성층과 상기 확산 배리어층 사이에 배치된 캡핑층을 더 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
  7. 제1항에 있어서,
    상기 복수의 층들은, 제1 전극층, 상기 제1 전극층 위에 배치된 시드층, 상기 시드층 위에 배치된 제1 고정 자성층, 상기 제1 고정 자성층 위에 배치된 반강자성층, 상기 반강자성층 위에 배치된 제2 고정 자성층, 비자성 물질로 제조되고 상기 제2 고정 자성층 위에 배치된 터널링 배리어층, 상기 터널링 배리어층 위에 배치된 자유 자성층, 비자성 물질로 제조되고 상기 자유 자성층 위에 배치된 캡핑층, 상기 캡핑층 위에 배치된 확산 배리어층, 및 상기 확산 배리어층 위에 배치된 제2 전극층을 포함하며,
    이리듐을 포함하는 적어도 하나의 이리듐 함유층이 상기 시드층으로부터 상기 확산 배리어층까지의 임의의 2개의 인접한 층들 사이에 배치되고,
    상기 제2 고정 자성층은 상기 스페이서층을 포함하는 것인, 자기 랜덤 액세스 메모리의 메모리 셀.
  8. 삭제
  9. 반도체 디바이스에 있어서,
    복수의 자기 메모리 셀들을 가지는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM)를 포함하며,
    상기 자기 메모리 셀들 각각은 제1 금속층과 제2 금속층 사이에 배치된 복수의 층들을 포함하며,
    상기 복수의 층들 중 적어도 하나는 이리듐-티타늄 질화물층을 포함하고,
    상기 복수의 층들은 고정 자성층을 포함하고,
    상기 고정 자성층은 서로 상이한 재료를 갖는 층들 사이에 배치된 스페이서층을 포함하고, 상기 스페이서층은 이리듐 함유층을 포함하는 것인, 반도체 디바이스.
  10. 자기 랜덤 액세스 메모리를 제조하는 방법에 있어서,
    제1 전극층을 형성하는 단계;
    상기 제1 전극층 위에 시드층을 형성하는 단계;
    상기 시드층 위에 고정 자성층을 형성하는 단계;
    상기 고정 자성층 위에 터널링 배리어층을 형성하는 단계;
    상기 터널링 배리어층 위에 자유 자성층을 형성하는 단계;
    상기 자유 자성층 위에 캡핑층을 형성하는 단계;
    상기 캡핑층 위에 확산 배리어층을 형성하는 단계; 및
    상기 확산 배리어층 위에 제2 전극층을 형성하는 단계
    를 포함하고,
    상기 제1 전극층, 상기 시드층, 상기 확산 배리어층, 및 상기 제2 전극층 중 적어도 하나는 이리듐-티타늄 질화물층을 포함하고,
    상기 고정 자성층은 서로 상이한 재료를 갖는 층들 사이에 배치된 스페이서층을 포함하고, 상기 스페이서층은 이리듐 함유층을 포함하는 것인, 자기 랜덤 액세스 메모리를 제조하는 방법.
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