KR102166970B1 - 플라즈마 에칭 방법 및 플라즈마 에칭 장치 - Google Patents

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Abstract

에칭 대상 막 및 패터닝된 마스크를 포함하는 피처리체를 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 상기 마스크를 이용하여 상기 에칭 대상 막을 플라즈마 에칭하는 제1 공정과, 상기 제1 공정에 의해 에칭된 상기 에칭 대상 막의 측벽부의 적어도 일부에, 실리콘 함유 가스의 플라즈마에 의해 실리콘 함유 막을 퇴적시키는 제2 공정을 갖는 플라즈마 에칭 방법.

Description

플라즈마 에칭 방법 및 플라즈마 에칭 장치{PLASMA ETCHING METHOD AND PLASMA ETCHING DEVICE}
본 발명은, 플라즈마 에칭 방법 및 플라즈마 에칭 장치에 관한 것이다.
최근, 반도체 디바이스의 고집적화에 따라, 반도체 디바이스의 제조 과정에 요구되는 배선이나 분리폭 등의 회로 패턴은 미세화되고 있다. 일반적으로 회로 패턴은, 패턴 형성된 마스크를 사용하여 처리 대상 막을 에칭함으로써 형성된다.
미세한 회로 패턴을 형성하기 위해서는, 마스크 패턴의 최소 치수를 작게 함과 함께, 작은 치수의 개구부를 처리 대상 막에 정확하게 전사할 필요가 있다.
그러나, 예컨대 비정질 탄소층 막(이하, ACL 막이라고 함) 등으로 형성되는 유기계 마스크를 에칭할 때에는, 비정질 탄소 막에서의 단면의 일부가 넓어지는 보잉(bowing)이 발생하는 경우가 있다. 보잉이 발생하면, 에칭되어 있는 ACL 막이 쓰러져 개구부가 막히고, 결과적으로 처리 대상 막을 에칭할 수 없게 되는 등의 문제가 발생하는 경우가 있다.
특허문헌 1에는, 처리 가스로서 산소 가스(O2) 및 황화카르보닐(COS) 가스를 사용하여 보잉을 억제하는 기술이 개시되어 있다.
특허문헌 1 : 일본 특허 공개 제2011-204999호 공보
그러나, 특허문헌 1에 개시된 방법에서는, 보잉을 억제할 수는 있지만, 여전히 전술한 문제점이 해결되지 않았다.
본 개시의 일측면은, 상기 과제에 대하여 양호한 에칭 형상을 얻을 수 있는 플라즈마 에칭 방법을 제공한다.
본 개시의 일측면에 의하면, 에칭 대상 막 및 패터닝된 마스크를 포함하는 피처리체를 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 상기 마스크를 이용하여 상기 에칭 대상 막을 플라즈마 에칭하는 제1 공정과, 상기 제1 공정에 의해 에칭된 상기 에칭 대상 막의 측벽부의 적어도 일부에, 실리콘 함유 가스의 플라즈마에 의해 실리콘 함유 막을 퇴적시키는 제2 공정을 갖는 플라즈마 에칭 방법이 제공된다.
본 개시의 일측면에 의하면, 양호한 에칭 형상을 얻을 수 있는 플라즈마 에칭 방법을 제공할 수 있다.
도 1은 본 실시형태에 따른 플라즈마 에칭 장치의 일례의 개략 구성도이다.
도 2는 본 실시형태에 따른 플라즈마 에칭 방법의 일례의 흐름도이다.
도 3a는 본 실시형태의 플라즈마 에칭 방법의 일례를 설명하기 위한 개략도이다.
도 3b는 본 실시형태의 플라즈마 에칭 방법의 일례를 설명하기 위한 개략도이다.
도 3c는 본 실시형태의 플라즈마 에칭 방법의 일례를 설명하기 위한 개략도이다.
도 3d는 본 실시형태의 플라즈마 에칭 방법의 일례를 설명하기 위한 개략도이다.
도 3e는 본 실시형태의 플라즈마 에칭 방법의 일례를 설명하기 위한 개략도이다.
도 4a는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 일례를 설명하기 위한 SEM 화상이다.
도 4b는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 일례를 설명하기 위한 SEM 화상이다.
도 5a는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 5b는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 5c는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 5d는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 6a는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 6b는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 6c는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 6d는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 7a는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 7b는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 8a는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
도 8b는 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상이다.
이하, 첨부 도면을 참조하여 본 발명의 실시형태에 관해 설명한다. 또, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 관해서는 동일한 부호를 붙임으로써 중복 설명을 생략한다.
(플라즈마 에칭 장치)
우선, 후술하는 본 실시형태에 따른 플라즈마 에칭 방법을 실시하는 것이 가능한 플라즈마 에칭 장치의 전체 구성에 관해 설명한다. 또, 본 명세서에서는, 챔버 내에 상부 전극과 하부 전극(서셉터)을 대향 배치하고, 상부 전극으로부터 처리 가스를 챔버 내에 공급하는 평행 평판형의 플라즈마 에칭 장치를 예를 들어 설명한다.
도 1에, 본 실시형태에 따른 플라즈마 에칭 장치의 일례의 개략 구성도를 나타낸다.
플라즈마 에칭 장치(1)는, 예컨대 알루미늄 등의 도전성 재료로 이루어진 챔버(10)와, 이 챔버(10) 내에 처리 가스를 공급하는 가스 공급원(15)을 갖는다. 처리 가스는, 마스크의 종류, 처리 대상 막(에칭 대상 막)의 종류 등에 따라서 적절하게 선택된다.
챔버(10)는 전기적으로 접지되어 있고, 챔버(10) 내에는 하부 전극(20)과, 이것에 대향하여 평행하게 배치된 상부 전극(25)이 설치되어 있다.
하부 전극(20)은, 피처리체인 단층막 또는 적층막 등이 형성된 반도체 웨이퍼(W)(이하, 웨이퍼(W)라고 함)를 배치하는 배치대로서도 기능한다.
하부 전극(20)에는, 2주파 중첩 전력을 공급하는 전력 공급 장치(30)가 접속되어 있다. 전력 공급 장치(30)는, 제1 주파수의 제1 고주파 전력(플라즈마 생성용 고주파 전력)을 공급하는 제1 고주파 전원(32)과, 제1 주파수보다 낮은 제2 주파수의 제2 고주파 전력(바이어스 전압 발생용 고주파 전력)을 공급하는 제2 고주파 전원(34)을 구비한다. 제1 고주파 전원(32)은, 제1 정합기(33)를 통해 하부 전극(20)에 전기적으로 접속된다. 제2 고주파 전원(34)은, 제2 정합기(35)를 통해 하부 전극(20)에 전기적으로 접속된다.
제1 정합기(33) 및 제2 정합기(35)는, 각각 제1 고주파 전원(32) 및 제2 고주파 전원(34)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시키기 위한 것이다. 챔버(10) 내에 플라즈마가 생성되어 있을 때에는, 제1 고주파 전원(32) 및 제2 고주파 전원(34)의 각각에 관해, 내부 임피던스와 부하 임피던스가 외관상 일치하도록 기능한다.
상부 전극(25)은, 그 둘레 가장자리부를 피복하는 실드 링(40)을 통해 챔버(10)의 천장부에 부착되어 있다. 상부 전극(25)은, 도 1에 나타낸 바와 같이 전기적으로 접지되어 있어도 좋다. 또는, 상부 전극(25)을 도시하지 않은 가변 직류 전원과 접속하여, 미리 정해진 직류(DC) 전압이 인가되도록 구성해도 좋다.
상부 전극(25)에는, 가스 공급원(15)으로부터 가스를 도입하기 위한 가스 도입구(45)가 형성되어 있다. 또한, 상부 전극(25)의 내부에는 가스 도입구(45)로부터 도입된 가스를 확산하는 확산실(50)이 설치되어 있다. 또한, 상부 전극(25)에는, 이 확산실(50)로부터의 가스를 챔버(10) 내에 공급하는 다수의 가스 공급 구멍(55)이 형성되어 있다. 가스 공급 구멍(55)에 의해, 하부 전극(20)에 배치된 웨이퍼(W)와 상부 전극(25) 사이에 처리 가스가 공급된다. 즉, 가스 공급원(15)으로부터의 처리 가스는, 우선 가스 도입구(45)를 통해 확산실(50)에 공급된다. 그리고, 처리 가스는, 확산실(50) 내에서 각각의 가스 공급 구멍(55)에 분배되고, 이 가스 공급 구멍(55)으로부터 하부 전극(20)을 향해 토출된다. 이상으로부터, 이러한 구성의 상부 전극(25)은, 가스를 공급하는 가스 샤워 헤드로서도 기능한다.
챔버(10)의 저면에는 배기구(60)가 형성되어 있고, 배기구(60)에 접속된 배기 장치(65)에 의해 배기가 행해짐으로써, 챔버(10) 내를 미리 정해진 진공도로 유지할 수 있다.
챔버(10)의 측벽에는 게이트 밸브(G)가 설치되어 있다. 게이트 밸브(G)는, 챔버(10)로부터 웨이퍼(W)의 반입 및 반출을 행할 때에 반입 반출구를 개폐한다.
플라즈마 에칭 장치(1)에는, 장치 전체의 동작을 제어하는 제어부(100)가 설치되어 있다. 제어부(100)는, CPU(Central Processing Unit)(105)와, ROM(Read Only Memory)(110) 및 RAM(Random Access Memory)(115)의 기록 영역을 갖고 있다.
CPU(105)는, 이들 기억 영역에 저장된 각종 레시피에 따라서 플라즈마 에칭 처리를 실행한다. 레시피에는 프로세스 조건에 대한 장치의 제어 정보인 프로세스 시간, 압력(가스의 배기), 고주파 전력이나 전압, 각종 프로세스 가스 유량, 챔버 내 온도(예컨대, 상부 전극 온도, 챔버의 측벽 온도, ESC 온도) 등이 기재되어 있다. 또, 이들 프로그램이나 처리 조건을 나타내는 레시피는, 하드디스크나 반도체 메모리에 기억되어 있어도 좋고, CD-ROM, DVD 등의 가반성 컴퓨터에 의해 판독 가능한 기억 매체에 수용된 상태로, 기억 영역의 미리 정해진 위치에 셋팅하도록 구성되어 있어도 좋다.
일례로서 설명한 본 실시형태에 따른 플라즈마 에칭 장치(1)에 의해, 후술하는 플라즈마 에칭 방법이 실시된다. 그 경우, 우선 게이트 밸브(G)를 열고, 미리 정해진 처리 대상 막이 형성된 웨이퍼(W)를, 도시하지 않은 반송 아암 등으로 챔버(10)에 반입하여, 하부 전극(20) 상에 배치한다. 이어서, 제어부(100)로 각 부를 제어함으로써 원하는 플라즈마가 생성된다. 생성된 플라즈마의 작용에 의해 원하는 플라즈마 에칭이 실행됨으로써, 후술하는 플라즈마 에칭 방법을 실시할 수 있다. 이상, 본 실시형태에 따른 플라즈마 에칭 장치(1)의 전체 구성에 관해 설명했다.
(플라즈마 에칭 방법)
도 2에, 본 실시형태에 따른 플라즈마 에칭 방법의 일례의 흐름도를 나타낸다.
본 실시형태에 따른 플라즈마 에칭 방법은, 에칭 대상 막 및 패터닝된 마스크를 포함하는 피처리체를 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 도 2에 나타낸 바와 같이,
상기 마스크를 이용하여 상기 에칭 대상 막을 플라즈마 에칭하는 제1 공정(S1000)과,
상기 제1 공정에 의해 에칭된 상기 에칭 대상 막의 측벽부의 적어도 일부에, 실리콘 함유 가스의 플라즈마에 의해 실리콘 함유 막을 퇴적시키는 제2 공정(S2000)을 갖는다.
각각의 공정에 관해, 도 3a∼3e를 이용하여 보다 상세히 설명한다.
도 3a∼3e에, 본 실시형태의 플라즈마 에칭 방법의 일례를 설명하기 위한 개략도를 나타낸다.
도 3a∼3e에 있어서는, 실리콘 기재(150)의 표면에, 산화 막(155), ACL 막(160), 실리콘질화산화 막(SiON 막)(165), 반사 방지 막(170)(BARC 막(170)) 및 포토레지스트 막(175)이 순차적으로 적층된 반도체 웨이퍼(W)에 대하여, 플라즈마 에칭 처리를 실시하는 경우에 관해 설명한다. 이 반도체 웨이퍼(W)의 층구조에 관해 간단히 설명한다.
실리콘 기재(150)는, 실리콘으로 형성되는 원반형의 박판이며, 예컨대 열산화 처리 등이 실시되어 표면에 산화 막(SiO2 막)(155)이 형성된다. 또한, 산화 막(155) 상에는, 마스크층이며, 하층 레지스트 막으로서 기능하는 ACL 막(160)이 형성된다. ACL 막(160) 상에는, 예컨대 CVD 처리 또는 PVD 처리에 의해, 표면에 SiON 막(165)이 형성된다. 이 SiON 막(165) 상에는, 예컨대 도포 처리에 의해 BARC 막(170)이 형성되고, 또한 예컨대 스핀코터 등에 의해 포토레지스트 막(175)이 형성된다. BARC 막(170)은, 특정한 파장의 광, 예컨대 포토레지스트 막(175)을 향해서 조사되는 ArF 엑시머 레이저광을 흡수하는 색소를 포함하는 고분자 수지를 포함하여 형성된다. 이 BARC 막(170)은, 포토레지스트 막(175)을 투과한 ArF 엑시머 레이저광이 SiON 막(165) 또는 ACL 막(160)에 의해 반사되어 다시 포토레지스트 막(175)에 도달하는 것을 방지하는 역할을 한다. 포토레지스트 막(175)은, 예컨대 포지티브형의 감광성 수지를 포함하며, ArF 엑시머 레이저광에 조사되면 알칼리 가용성으로 변질된다.
이러한 반도체 웨이퍼(W)에 대하여, 우선 도 3a에 나타낸 바와 같이, 포토레지스트 막(175)을 패터닝한다. 포토레지스트 막(175)의 패터닝은, 공지의 포토리소그래피 기술을 이용하여 실시할 수 있다.
다음으로, 도 3b에 나타낸 바와 같이, 패터닝된 포토레지스트 막(175)을 마스크로 하여, 플라즈마 에칭 처리에 의해 BARC 막(170) 및 SiON 막(165)을 에칭한다.
BARC 막(170) 및 SiON 막(165)의 에칭시의 처리 가스로는, 특별히 제한은 없지만, BARC 막(170) 및 SiON 막(165)을 고종횡비, 고에칭율로 에칭하는 관점에서, 사불화탄소(CF4) 등의 플루오로카본(CF)계 가스 및 산소(O2) 가스의 혼합 가스를 사용하는 것이 바람직하다.
다음으로, 도 3c에 나타낸 바와 같이, SiON 막(165)을 마스크로 하여, 플라즈마 에칭 처리에 의해 ACL 막(160)을 에칭한다(S1000).
에칭시의 처리 가스로는 특별히 제한은 없지만, 보잉의 발생을 억제하여 원하는 형상의 개구부(홀 또는 트렌치)를 형성하는 관점에서, 산소 가스(O2) 및 황화카르보닐(COS) 가스의 혼합 가스를 사용하는 것이 바람직하다.
ACL 막(160)의 에칭시에는, ACL 막(160)의 두께 방향에 수직인 방향에서 절단한 단면이, SiON 막(165)의 단면에 대하여 넓어지는 보잉의 발생이 과제가 되어 있다. 보다 구체적인 예로는, 도 3c에 나타낸 바와 같이, SiON 막(165)에 관한 개구부의 폭 H1보다 ACL 막(160)에 관한 개구부의 폭 H2(도 3c에서는 개구부의 폭이 가장 커지는 개소의 폭을 H2로 하고 있음)가 커진다.
보잉이 발생하는 이유에 관해 간단히 설명한다. 에칭에 있어서는, 처리 가스가 고주파 전력에 의해 플라즈마가 되어 이온(및 라디칼)이 발생하고, 이것이 처리 대상물과 충돌함으로써 진행된다. 이온은, 주로 도 3a∼3e에서의 수직 방향 하방향으로 입사되지만, 플라즈마 중의 분자의 충돌에 의한 이온 산란 등에 의해, 전술한 수직 방향 하방향에 대하여 입사각을 갖고 입사된다. 즉, 이온이 ACL 막(160)의 측벽부(180)에 충돌하여 보잉이 발생한다. 일반적으로는, 도 3c에 나타낸 바와 같이, 보잉에 의해, ACL 막(160)의 전술한 단면의 형상은, 마스크인 SiON 막(165)에 가까운 측이 커진다. 즉, ACL 막(160)에서의 보텀부의 단면형상보다 톱부의 단면형상이 커지는 경향이 있다.
반도체 디바이스에서의 최근의 소형화 요구를 만족시키기 위해서는, 아주 작은 보잉이라 하더라도 그 발생을 억제하는 것이 바람직하다. 보잉의 발생에 의해, ACL 막(160)에서의 인접하는 개구부 사이의 격벽의 폭이 부족하여, ACL 막(160)이 파손되는 마스크 브레이크 등의 문제가 발생한다.
따라서, 본 실시형태에 있어서는, 도 3d에 나타낸 바와 같이, 제2 공정으로서, 적어도 에칭 대상 막(도 3a∼3e의 예에서는 ACL 막(160))의 측벽부(180)의 적어도 일부에, 실리콘 함유 가스의 플라즈마에 의해 실리콘 함유 막(185)을 퇴적시킨다(S2000).
실리콘 함유 가스로는, 이 실리콘 함유 가스를 이용한 플라즈마 CVD(화학 기상 성장)에 의해, 에칭 대상 막(도 3a∼3e의 예에서는 ACL 막(160))의 측벽부(180)의 적어도 일부에 실리콘 함유 막을 퇴적할 수 있는 것이라면 특별히 제한되지 않는다. 본 실시형태에 있어서는, 일례로서, 사염화규소(SiCl4), 사불화규소(SiF4) 등의 실리콘 함유 가스와, 수소(H2) 등의 환원성 가스와, 질소(N2), 희가스(예컨대 헬륨(He)) 등의 불활성 가스를 포함하는 희석 가스의 혼합 가스를 사용했다. 이에 따라, ACL 막(160)의 측벽부(180)에 실리콘, 산화실리콘(SiO, SiO2 등) 및/또는 질화실리콘(Si3N4 등) 등을 포함하는 실리콘 함유 막(185)이 퇴적된다.
이 제2 공정에서는, 실리콘 함유 가스를 포함하는 처리 가스가 고주파 전력에 의해 플라즈마가 되어 이온이나 라디칼이 발생하고, 이들이 퇴적물로서 기여한다. 전술한 바와 같이, 이온은 플라즈마 중의 분자의 충돌에 의한 이온 산란 등에 의해, 도 3c의 수직 방향 하방향에 대하여 입사각을 갖고 입사된다. 그 때문에, ACL 막(160)의 측벽부(180)에서의 보텀부보다 톱부에 실리콘 함유 막이 퇴적되기 쉽다고 하는 경향을 갖는다. 즉, 본 실시형태의 제2 공정은, 보잉 형상의 개선에 효과적인 프로세스라고 할 수 있고, 제2 공정에 의해, 양호한 수직 가공 형상의 개구부를 형성할 수 있다. 또한, 보텀부의 선폭(CD : Critical Dimension)을 유지할 수 있다. 또한, SiON 막(165) 상에 대한 실리콘 함유 막의 퇴적량에 비하여, 보텀부에 대한 실리콘 함유 막의 퇴적량이 작기 때문에, 마스크의 잔존량을 크게 할 수 있어, 고종횡비를 갖는 개구부를 형성할 수 있다.
다음으로, 도 3e에 나타낸 바와 같이, 이 실리콘 함유 막(185), SiON 막(165) 및 ACL 막(160) 등의 산화 막(155) 상의 막구조를 마스크로 하여 산화 막(155)을 에칭한다. 제2 공정에 의해, 양호한 수직 가공 형상의 개구부가 형성되어 있기 때문에, 산화 막(155)의 에칭시에 있어서도, 보잉이 억제된 수직 가공 형상의 개구부를 형성할 수 있다.
또, 도 3c에 나타내는 예에서는, 제1 공정에서의 ACL 막(160)의 에칭에 의해 하층인 산화 막(155)이 노출되고 나서, 제2 공정이 실시되는 예를 나타냈다. 그러나, 본 실시형태는 이 점에 있어서 한정되지 않고, 제1 공정과 제2 공정을 반복하면서, ACL 막(160)의 에칭을 진행시켜 산화 막(155)을 노출시키는 프로세스이어도 좋다. 일반화하면, 예컨대 제1 공정의 도중에 보잉이 발생한 미리 정해진 시점에서 제2 공정을 실시하여 보잉 형상의 측벽부 형상을 개선하고, 다시 제1 공정(나아가 그 후의 제2 공정)을 실시해도 좋다. 이 경우, 제2 공정을 개시하는 타이밍으로는, 제1 공정에서의 보잉에 의해 개구부의 폭이 커지고, 인접하는 개구부 사이의 격벽의 폭이 부족하기 전이라면, 특별히 한정되지 않는다. 또한, 제1 공정 및 제2 공정은 반복하여 실시되어도 좋다.
또한, 도 3a∼3e의 예에서는, 에칭 대상 막으로서 ACL 막(160)을 선택하고, 이 에칭시에 보잉이 발생하여 제2 공정에서 보잉을 개선하는 실시예에 관해 설명했지만, 본 발명은 이 점에 있어서 한정되지 않고, 다른 막을 에칭 대상 막으로서 사용해도 좋다. 예컨대, 도 3e의 산화 막(155)의 에칭시에 있어서 보잉이 발생한 경우에 있어서도, 제2 공정에 의해, 이 산화 막(155)의 측벽부의 적어도 일부에 실리콘 함유 막을 퇴적시켜 보잉을 개선해도 좋다.
다음으로, 구체적인 본 실시형태를 들어, 본 실시형태의 플라즈마 에칭 방법에 관해 더욱 상세히 설명한다.
(제1 실시형태)
제1 실시형태에 있어서는, 본 실시형태의 플라즈마 에칭 방법이 보잉을 개선할 수 있는 것을 실증한 본 실시형태예에 관해 설명한다.
본 실시형태에 있어서는, 미리 실리콘 기재(150)의 표면에, 산화 막(155)과, ACL 막(160), SiON 막(165), 반사 방지 막(170)(BARC 막(170)) 및 포토레지스트 막(175)이 순차적으로 적층된 반도체 웨이퍼(W)를 사용했다. 또한, 본 실시형태의 플라즈마 에칭 방법에 앞서서, 포토레지스트 막(175)을 미리 정해진 패턴으로 패터닝하고, 이 포토레지스트 막(175)을 마스크로 하여 반사 방지 막(170) 및 SiON 막(165)을 에칭(패터닝)했다.
이 반도체 웨이퍼(W)에 대하여, 제1 공정의 플라즈마 에칭 공정 및 제2 공정의 실리콘 함유 막 퇴적 공정을 실시했다.
제1 공정 및 제2 공정의 프로세스 조건으로는,
(제1 공정의 프로세스 조건)
압력 : 10 mT(1.33 Pa)
파워 : 제1 고주파 전력/1000 W,
상부 전극의 전위 : 0 V
가스 유량 : O2 가스/COS 가스 200/17 sccm
에칭 시간 : 120초
(제2 공정의 프로세스 조건)
압력 : 300 mT(40 Pa)
파워 : 제1 고주파 전력/250 W, 제2 고주파 전력/300 W
가스 유량 : SiCl4 가스/He 가스/H2 가스 50/600/150 sccm
퇴적 시간 : 60초
로 했다.
도 4a∼4B에, 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 일례를 설명하기 위한 SEM 화상을 나타낸다. 보다 구체적으로는, 도 4a는, 제1 공정 후가자 제2 공정전의 SEM 화상이고, 도 4b는 제2 공정 후의 SEM 화상이다.
도 4a와 도 4b의 SEM 화상의 비교에서 분명한 바와 같이, 제2 공정을 실시함으로써 수직 가공 형상이 양호한 개구부(홀)를 얻을 수 있다.
또한, 도 4a 및 도 4b의 반도체 웨이퍼(W)에 관해, 「보잉 CD」 및 「보텀 CD」를 구했다. 또, 본 명세서에 있어서 「보잉 CD」 및 「보텀 CD」는, 각각 인접하는 ACL 막(160)의 패턴 사이의 폭에 관해, 가장 넓은 폭을 「보잉 CD」로 정의하고, 개구부의 하단의 폭을 「보텀 CD」로 정의했다.
도 4a에서의 「보잉 CD」는 130 nm이고, 「보텀 CD」는 86 nm였다. 한편, 도 4b에서의 「보잉 CD」는 110 nm이고, 「보텀 CD」는 76 nm였다. 이러한 결과에서, 제2 공정에 의해 보잉을 개선할 수 있는 것이 확인되었다. 또한, 실리콘 함유 막은, 보잉 형상 부분에 퇴적되기 쉬운 경향이 있고, 보텀부의 CD를 유지하는 것이 가능한 것이 확인되었다.
[제1 실시형태의 변형예]
제1 실시형태의 변형예로서, 또한 ACL 막(160)을 마스크로 하여 산화 막(155)을 에칭한 본 실시형태예에 관해 설명한다.
본 실시형태에 있어서는, 미리 실리콘 기재(150)의 표면에, 산화 막(155)과, ACL 막(160), SiON 막(165), 반사 방지 막(170)(BARC 막(170)) 및 포토레지스트 막(175)이 순차적으로 적층된 반도체 웨이퍼(W)를 사용했다. 또한, 본 실시형태의 플라즈마 에칭 방법에 앞서서, 포토레지스트 막(175)을 미리 정해진 패턴으로 패터닝하고, 이 포토레지스트 막(175)을 마스크로 하여 반사 방지 막(170) 및 SiON 막(165)을 패터닝했다.
이 반도체 웨이퍼(W)에 대하여, 제1 공정의 플라즈마 에칭 공정 및 제2 공정의 실리콘 함유 막 퇴적 공정을 실시했다.
제1 공정 및 제2 공정의 프로세스 조건으로는,
(제1 공정의 프로세스 조건)
압력 : 10 mT(1.33 Pa)
파워 : 제1 고주파 전력/1000 W,
상부 전극의 전위 : 0 V
가스 유량 : O2 가스/COS 가스 200/17 sccm
에칭 시간 : 2분
(제2 공정의 프로세스 조건)
압력 : 300 mT(40 Pa)
파워 : 제1 고주파 전력/250 W, 제2 고주파 전력/300 W
가스 유량 : SiCl4 가스/He 가스/H2 가스 50/600/150 sccm
퇴적 시간 : 15초
로 했다.
얻어진 반도체 웨이퍼(W)에 대하여, ACL 막(160)을 마스크로 한 플라즈마 에칭 방법에 의해 산화 막(155)을 에칭했다.
에칭 조건으로는,
압력 : 40 mT(5.33 Pa)
파워 : 제1 고주파 전력/1200 W, 제2 고주파 전력/3000 W
상부 전극의 전위 : 300 V
가스 유량 : C4F6 가스/CF4 가스/Ar 가스/O2 가스 32/24/600/40 sccm
에칭 시간 : 150초
로 했다.
도 5a∼5d에, 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상을 나타낸다. 보다 구체적으로는, 도 5a는, 제2 공정의 공정 후의 SEM 화상이고, 도 5b는, 도 5a의 반도체 웨이퍼(W)의 산화 막(155)을 에칭한 후의 SEM 화상이다. 또한, 비교예로서, 도 5c에, 제1 공정 직후 SEM 화상을 나타내고, 도 5d에, 제1 공정 후, 제2 공정을 거치지 않고 산화 막(155)을 에칭한 후의 SEM 화상을 나타낸다.
도 5b와 도 5d의 비교에서, 제2 공정을 실시한 도 5b에 나타내는 본 실시형태에서는, 보잉 및 네킹 등이 개선되고, 수직 가공 형상이 양호한 홀을 얻을 수 있다.
도 5b에서의 마스크 잔존량은 506 nm이고, 산화 막(155)의 상단에서의 개구폭(이하, Top CD라고 함)은 87 nm였다. 또한, 도 5d에서의 마스크 잔존량은 446 nm이고, 산화 막(155)의 Top CD는 100 nm이고, 보잉 CD는 100 nm였다.
이상, 제1 실시형태 및 제1 실시형태의 변형예로부터, 본 실시형태의 플라즈마 에칭 방법은, 미세 구멍, 고종횡비의 홀을, 대략 수직이며 네킹(necking) 및 보잉이 적은 형상으로 형성할 수 있다는 것을 알았다.
(제2 실시형태)
제2 실시형태에 있어서는, 제2 공정에서의 실리콘 함유 가스의 유량과 실리콘 함유 막의 성막량 사이의 관계에 관해 확인한 본 실시형태예에 관해 설명한다.
본 실시형태에 있어서는, 미리 실리콘 기재(150)의 표면에, 산화 막(155)과, ACL 막(160), SiON 막(165), 반사 방지 막(170)(BARC 막(170)) 및 포토레지스트 막(175)이 순차적으로 적층된 반도체 웨이퍼(W)를 사용했다. 또한, 본 실시형태의 플라즈마 에칭 방법에 앞서서, 포토레지스트 막(175)을 미리 정해진 패턴으로 패터닝하고, 이 포토레지스트 막(175)을 마스크로 하여 반사 방지 막(170) 및 SiON 막(165)을 패터닝했다.
이 반도체 웨이퍼(W)에 대하여, 제1 공정의 플라즈마 에칭 공정 및 제2 공정의 실리콘 함유 막 퇴적 공정을 실시했다.
제1 공정 및 제2 공정의 프로세스 조건으로는,
(제1 공정의 프로세스 조건)
압력 : 10 mT(1.33 Pa)
파워 : 제1 고주파 전력/1000 W,
상부 전극의 전위 : 0 V
가스 유량 : O2 가스/COS 가스 200/17 sccm
에칭 시간 : 120초
(제2 공정의 프로세스 조건)
압력 : 300 mT(40 Pa)
파워 : 제1 고주파 전력/250 W, 제2 고주파 전력/300 W
가스 유량 : SiCl4 가스/He 가스/H2 가스 가변(10, 30 또는 50 sccm)/600/150 sccm
퇴적 시간 : 20초
로 했다.
도 6a∼6d에, 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상을 나타낸다. 보다 구체적으로는, 도 6a는, 제2 공정시의 SiCl4 가스의 유량이 10 sccm인 본 실시형태의 SEM 화상이고, 도 6b는, SiCl4 가스의 유량이 30 sccm인 본 실시형태의 SEM 화상이고, 도 6c는, SiCl4 가스의 유량이 50 sccm인 본 실시형태의 SEM 화상이다. 또한, 도 6d에, 비교의 본 실시형태로서, 제2 공정을 실시하지 않은 본 실시형태의 SEM 화상을 나타냈다.
도 6a∼도 6d에서의 「보잉 CD」는, 각각 120 nm, 117 nm, 117 nm, 124 nm였다. 또한, 도 6a∼도 6d에서의 「보텀 CD」는, 각각 80 nm, 76 nm, 76 nm, 84 nm였다. 이러한 결과에서, 실리콘 함유 가스의 가스 유량을 증가시킴으로써, 퇴적되는 실리콘 함유 막(185)의 증착 레이트가 증대된다는 것을 알았다. 그러나, 도 6c에 나타낸 바와 같이, 개구부가 실리콘 함유 막(185)에 의해 폐색됨과 함께, 홀 내부의 증착 레이트가 저하된다는 것을 알았다.
이상, 제2 실시형태로부터, 본 실시형태의 플라즈마 에칭 방법의 제2 공정에 있어서, 실리콘 함유 가스의 유량을 크게 함으로써, 실리콘 함유 막의 증착 레이트가 증대된다는 것을 알았다.
(제3 실시형태)
제3 실시형태에 있어서는, 에칭 대상 막으로서 산화 막(155)을 선택한 실시형태에 관해 설명한다.
본 실시형태에 있어서는, 미리 실리콘 기재(150)의 표면에, 산화 막(155)과, ACL 막(160), SiON 막(165), 반사 방지 막(170)(BARC 막(170)) 및 포토레지스트 막(175)이 순차적으로 적층된 반도체 웨이퍼(W)를 사용했다. 또한, 본 실시형태의 플라즈마 에칭 방법에 앞서서, 포토레지스트 막(175)을 미리 정해진 패턴으로 패터닝하고, 이 포토레지스트 막(175)을 마스크로 하여 반사 방지 막(170) 및 SiON 막(165)을 패터닝했다.
이 반도체 웨이퍼(W)에 대하여, 제1 공정으로서 ACL 막(160)의 플라즈마 에칭 공정과, 제2 공정으로서 ACL 막(160)의 측벽부에 대한 실리콘 함유 막 퇴적 공정을 실시하고, 또한 제1' 공정으로서 산화 막(155)의 플라즈마 에칭 공정과, 제2' 공정으로서 ACL 막(160) 및 산화 막(155)의 측벽부에 대한 실리콘 함유 막 퇴적 공정을 실시했다.
각각의 공정의 프로세스 조건으로는,
(제1 공정의 프로세스 조건)
압력 : 10 mT(1.33 Pa)
파워 : 제1 고주파 전력/1000 W,
상부 전극의 전위 : 0 V
가스 유량 : O2 가스/COS 가스 200/17 sccm
에칭 시간 : 120초
(제2 공정의 프로세스 조건)
압력 : 300 mT(40 Pa)
파워 : 제1 고주파 전력/250 W, 제2 고주파 전력/300 W
가스 유량 : SiCl4 가스/He 가스/H2 가스 50/600/150 sccm
퇴적 시간 : 15초
(제1' 공정의 프로세스 조건)
압력 : 40 mT(5.33 Pa)
파워 : 제1 고주파 전력/1200 W, 제2 고주파 전력/3000 W
상부 전극의 전위 : 300 V
가스 유량 : C4F6 가스/CF4 가스/Ar 가스/O2 가스 32/24/600/40 sccm
에칭 시간 : 160초
(제2' 공정의 프로세스 조건)
압력 : 300 mT(40 Pa)
파워 : 제1 고주파 전력/250 W, 제2 고주파 전력/300 W
가스 유량 : SiCl4 가스/He 가스/H2 가스 50/600/150 sccm
퇴적 시간 : 20초
로 했다.
얻어진 반도체 웨이퍼(W)에 대하여, 산화 막(155)을 플라즈마 에칭했다.
에칭 조건으로는,
압력 : 40 mT(5.33 Pa)
파워 : 제1 고주파 전력/1200 W, 제2 고주파 전력/3000 W
상부 전극의 전위 : 300 V
가스 유량 : C4F6 가스/CF4 가스/Ar 가스/O2 가스 32/24/600/40 sccm
에칭 시간 : 50초
로 했다.
도 7a∼7b에, 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상을 나타낸다. 보다 구체적으로는, 도 7a는, 제2' 공정 후에, 전술한 산화 막(155)에 관한 플라즈마 에칭 처리를 실시한 후의 SEM 화상이고, 도 7b는, 참고예로서의 제2' 공정을 실시하지 않은 경우의 SEM 화상이다.
도 7a에서의 인접하는 패턴 사이의 최대폭은 97 nm이고, 마스크 잔존량은 414 nm였다. 한편, 도 7b에서의 인접하는 패턴 사이의 최대폭은 107 nm이고, 마스크 잔존량은 410 nm였다.
이상, 제3 실시형태로부터, 에칭 대상 막으로서 ACL 막 이외의 막을 에칭한 경우라 하더라도, 제2 공정에 의해 개구부의 측벽부에 실리콘 함유 막을 퇴적시킴으로써, 보잉 형상을 개선할 수 있다는 것을 알았다.
(제4 실시형태)
제4 실시형태에 있어서는, 하나의 에칭 대상 막에 대하여, 복수의 제1 공정 및 제2 공정을 실시하는 실시형태에 관해 설명한다.
제3 실시형태에서 얻어진 반도체 웨이퍼(W)에 대하여, 제1'' 공정(특허청구범위에서의 제3 공정에 대응)으로서 산화 막(155)의 플라즈마 에칭 공정과, 제2'' 공정(특허청구범위에서의 제4 공정에 대응)으로서 ACL 막(160) 및 산화 막(155)의 측벽부에 대한 실리콘 함유 막 퇴적 공정을 실시했다.
프로세스 조건으로는,
(제1'' 공정의 프로세스 조건)
얻어진 반도체 웨이퍼(W)에 대하여, 산화 막(155)을 플라즈마 에칭했다.
에칭 조건으로는,
압력 : 40 mT(5.33 Pa)
파워 : 제1 고주파 전력/1200 W, 제2 고주파 전력/3000 W
상부 전극의 전위 : 300 V
가스 유량 : C4F6 가스/CF4 가스/Ar 가스/O2 가스 32/24/600/40 sccm
에칭 시간 : 50초
(제2'' 공정의 프로세스 조건)
압력 : 300 mT(40 Pa)
파워 : 제1 고주파 전력/250 W, 제2 고주파 전력/300 W
가스 유량 : SiCl4 가스/He 가스/H2 가스 가변(10, 30 또는 50 sccm)/600/150 sccm
퇴적 시간 : 20초
로 했다.
또한, 제2'' 공정의 후의 반도체 웨이퍼(W)에 대하여, 산화 막(155)을 플라즈마 에칭했다.
에칭 조건으로는,
압력 : 40 mT(5.33 Pa)
파워 : 제1 고주파 전력/1200 W, 제2 고주파 전력/3000 W
상부 전극의 전위 : 300 V
가스 유량 : C4F6 가스/CF4 가스/Ar 가스/O2 가스 32/24/600/40 sccm
에칭 시간 : 50초
로 했다.
도 8a∼8b에, 본 실시형태에 따른 플라즈마 에칭 방법의 효과의 다른 예를 설명하기 위한 SEM 화상을 나타낸다. 보다 구체적으로는, 도 8a는, 제2'' 공정 후에, 전술한 산화 막(155)에 관한 플라즈마 에칭 처리를 실시한 후의 SEM 화상이고, 도 8b는, 참고예로서의 제2'' 공정을 실시하지 않은 경우의 SEM 화상이다.
도 8a에서의 인접하는 패턴 사이의 최대폭은 103 nm였다. 한편, 도 8b에서의 인접하는 패턴 사이의 최대폭은 117 nm였다.
이상, 제4 실시형태로부터, 제1 공정 및 제2 공정을 반복함으로써, 보잉 형상을 개선하면서, 플라즈마 에칭을 진행시키는 것이 가능하다는 것을 알았다.
또, 상기 본 실시형태에 예를 든 구성 등에, 그 밖의 요소와의 조합 등, 여기서 나타낸 구성에 본 발명이 한정되는 것은 아니다. 이러한 점에 관해서는, 본 발명의 취지를 일탈하지 않는 범위에서 변경하는 것이 가능하고, 그 응용 형태에 따라서 적절하게 정할 수 있다.
본원은 2013년 5월 15일에 출원한 일본 특허 출원 제2013-102969호에 기초하여 그 우선권을 주장하는 것이며, 이 일본 출원의 모든 내용을 참조에 의해 본원에 원용한다.
1 : 플라즈마 에칭 장치 10 : 챔버
15 : 가스 공급원 20 : 하부 전극
25 : 상부 전극 30 : 전력 공급 장치
32 : 제1 고주파 전원 33 : 제1 정합기
34 : 제2 고주파 전원 35 : 제2 정합기
40 : 실드 링 45 : 가스 도입구
50 : 확산실 55 : 가스 공급 구멍
60 : 배기구 65 : 배기 장치
100 : 제어 장치 105 : CPU
110 : RAM 150 : 실리콘 기재
155 : 산화 막 160 : ACL 막
165 : SiON 막 170 : 반사 방지 막
175 : 포토레지스트 막 180 : 측벽부
185 : 실리콘 함유 막 G : 게이트 밸브
W : 웨이퍼

Claims (16)

  1. 산화 막, 상기 산화 막 상에 형성된 비정질 탄소층 막, 상기 비정질 탄소층 막 상에 형성된 무기 막, 및 패터닝된 제1 마스크를 포함하는 피처리체를 플라즈마 에칭하는 플라즈마 에칭 방법에 있어서,
    상기 제1 마스크를 이용하여 상기 무기 막을 플라즈마 에칭하는 제1 공정;
    상기 에칭된 무기 막을 제2 마스크로서 이용하여 상기 비정질 탄소층 막을 에칭하여 상기 산화 막을 노출시키는 제2 공정; 및
    상기 제2 공정에 의해 상기 산화 막을 노출시킨 후에, 상기 제2 마스크의 상부 표면 및 상기 에칭된 비정질 탄소층 막의 측벽의 적어도 일부 상에 실리콘 함유 가스의 플라즈마를 이용하여 실리콘 함유 막을 퇴적시키는 제3 공정
    을 포함하고,
    상기 제2 공정의 결과로서, 상기 제2 마스크에 더 가까운 상기 에칭된 비정질 탄소층 막의 측벽의 톱부(top part)의 두께는, 상기 산화 막에 더 가까운 상기 에칭된 비정질 탄소층 막의 측벽의 보텀부(bottom part)의 두께보다 작아지고,
    상기 제3 공정은, 상기 에칭된 비정질 탄소층 막의 측벽의 톱부 상에 퇴적된 상기 실리콘 함유 막의 두께가, 상기 에칭된 비정질 탄소층 막의 측벽의 보텀부 상에 퇴적된 상기 실리콘 함유 막의 두께보다 커지도록, 수행되는 것인, 플라즈마 에칭 방법.
  2. 제1항에 있어서,
    상기 실리콘 함유 가스는, 사염화규소 및 사불화규소 중 하나, 및 환원성 가스를 포함하는 것인, 플라즈마 에칭 방법.
  3. 제1항에 있어서,
    상기 제2 공정에서, 상기 비정질 탄소층 막은 상기 에칭된 무기 막을 상기 제2 마스크로서 이용하여 산소 가스 및 황화카르보닐 가스를 포함하는 처리 가스의 플라즈마로 에칭되는 것인, 플라즈마 에칭 방법.
  4. 제1항에 있어서,
    상기 비정질 탄소층 막을 포함하는 제3 마스크를 이용하여 상기 산화 막을 플라즈마 에칭하는 제4 공정; 및
    상기 제4 공정에 의해 에칭된 상기 산화 막의 측벽의 적어도 일부 상에, 실리콘 함유 가스의 플라즈마를 이용하여 실리콘 함유 막을 퇴적시키는 제5 공정
    을 더 포함하는, 플라즈마 에칭 방법.
  5. 제4항에 있어서,
    상기 제4 공정에서, 상기 산화 막은 플루오로카본계 가스를 포함하는 처리 가스의 플라즈마를 이용하여 플라즈마 에칭되는 것인, 플라즈마 에칭 방법.
  6. 제4항에 있어서,
    상기 제4 공정 및 상기 제5 공정은 반복되는 것인, 플라즈마 에칭 방법.
  7. 제1항에 있어서,
    상기 피처리체는 상기 무기 막의 상부측 상에 형성된 반사 방지 막을 더 포함하고, 상기 제1 마스크는 상기 반사 방지 막 상에 형성된 패터닝된 레지스트막이고,
    상기 제1 공정에서, 상기 반사 방지 막 및 상기 무기 막은 상기 레지스트막을 상기 제1 마스크로서 이용하여 플루오로카본계 가스를 포함하는 처리 가스의 플라즈마로 에칭되는 것인, 플라즈마 에칭 방법.
  8. 제1항에 있어서,
    상기 제3 공정에서, 상기 실리콘 함유 가스를 포함하는 처리 가스가 고주파 전력에 의해 이온 및 라디칼을 포함하는 상기 플라즈마로 변환되어, 상기 플라즈마 내의 분자와의 충돌에 의해 야기된 이온 산란으로 인해, 상기 이온 및 상기 라디칼이 상기 에칭된 비정질 탄소층 막의 측벽 상에 수직 방향 하방향에 대하여 입사각을 갖고 입사하고, 상기 측벽의 바닥부보다 상기 측벽의 톱부 상에 더 많은 양의 상기 실리콘 함유 막이 퇴적되는 것인, 플라즈마 에칭 방법.
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