KR102160563B1 - 반도체 소자의 종단 영역들에 관련된 방법들 및 장치 - Google Patents

반도체 소자의 종단 영역들에 관련된 방법들 및 장치 Download PDF

Info

Publication number
KR102160563B1
KR102160563B1 KR1020140031284A KR20140031284A KR102160563B1 KR 102160563 B1 KR102160563 B1 KR 102160563B1 KR 1020140031284 A KR1020140031284 A KR 1020140031284A KR 20140031284 A KR20140031284 A KR 20140031284A KR 102160563 B1 KR102160563 B1 KR 102160563B1
Authority
KR
South Korea
Prior art keywords
trench
dielectric
trenches
region
depth
Prior art date
Application number
KR1020140031284A
Other languages
English (en)
Other versions
KR20140113603A (ko
Inventor
조셉 에이. 예디낙
딘 이. 프롭스트
리차드 스토케스
수구 김
제이슨 힉스
프레드 세션
후이 첸
스티븐 피. 쌉
제이슨 프리스
마크 엘. 라인하이머
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20140113603A publication Critical patent/KR20140113603A/ko
Application granted granted Critical
Publication of KR102160563B1 publication Critical patent/KR102160563B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

하나의 일반적인 태양에서, 장치는 반도체 영역과, 상기 반도체 영역 내에 정의된 트렌치를 포함할 수 있다. 상기 트렌치는 수직축을 따라 정렬된 깊이를 가지고, 상기 수직축에 직교하는 종축을 따라 정렬된 길이를 가질 수 있다. 상기 트렌치는 반도체 영역의 종단 영역에 포함된 상기 길이의 제 1 부분을 가질 수 있고, 반도체 영역의 활성 영역에 포함된 상기 길이의 제2 부분을 가질 수 있다.

Description

반도체 소자의 종단 영역들에 관련된 방법들 및 장치{Methods and apparatus related to termination regions of a semiconductor device}
본 명세서는 반도체 소자의 종단 영역들에 관한 것이다.
트렌치-게이트 타입 소자들(예를 들면, 평면-게이트 금속-산화물-반도체 전계 효과 트랜지스터 (MOSFET) 트랜지스터들, 수직 게이트 MOSFET 트랜지스터들, 절연-게이트 바이폴라 트랜지스터들(IGBTs), 정류기들, 및 동기 정류기들)의 구현은, 전력 소자의 유형에 따라 각각 유전체, 쉴드 전극 및/또는 게이트 전극으로 채워진, 반도체 다이의 상부면에 형성된 트렌치들(예를 들면, 병렬 트렌치)의 배열을 포함할 수 있다. 상기 트렌치들은, 각 메사가 인접하는 트렌치들 사이에 배치되는, 메사들(또는 메사 영역들)의 대응하는 배열을 정의할 수 있다. 다이 상에 구현된 소자에 따라, 다양한 전극들 및/또는 도핑된 영역들이 상기 메사의 상부에 배치된다. 상기 메사들 중의 하나 또는 그 이상 및 인접한 트렌치들은 상기 소자의 작은 사례(instance)를 구현할 수 있으며, 상기 작은 사례는 전체 전력 반도체 소자를 제공하기 위해 병렬로 함께 결합될 수 있다. 상기 소자는 원하는 전류가 소자에 흐르는 온(ON) 상태, 전류 흐름이 소자에서 실질적으로 차단되는 오포(OFF) 상태, 및 상기 소자의 전도 전극들 사이에 인가된 과잉의 오프-상태 전압에 기인하여 원하지 않는 전류가 흐르는 항복 상태(breakdown state)를 가질 수 있다. 항복이 시작되는 전압을 항복 전압이라고 한다. 각 메사와 인접한 트렌치들이 ON 상태 특성 및 항복 전압의 원하는 세트를 제공하도록 구성된다. 메사와 트렌치들의 구성은 바람직한 ON 상태 특성, 비교적 높은 항복 전압, 및 바람직한 스위칭 특성 간의 다양한 트레이드-오프를 가져올 수 있다.
전력 반도체 다이는 소자를 구현하는 메사 및 트렌치의 배열이 위치한 활성 영역, 활성 영역 주변의 필드 종단 영역, 및 내부배선들 및 채널 스톱들이 제공될 수 있는 비활성 영역을 가질 수 있다. 상기 필드 종단 영역은 활성 영역 주위의 전계를 최소화하기 위해 사용될 수 있으며, 전류를 전도하도록 구성되지 않을 수도 있다. 상기 소자의 항복 전압은 활성 영역과 연관된 항복 프로세스들에 의해 결정될 수 있다. 그러나, 상당히 낮은 전압에서 필드 종단 영역 및 비활성 영역의 다양한 항복 프로세스는 바람직하지 않은 방식으로 발생할 수 있다. 이러한 항복 프로세스는 수동적 항복 프로세스들 또는 기생 항복 프로세스들이라고 언급될 수 있다.
활성 영역보다 더 높은 항복 전압들을 가지는 공지된 필드 종단 영역들이 구성되어 왔으나, 이러한 공지된 구성들은 흔히 전체 다이 면적, 처리 비용, 성능 특성, 및/또는 등등을 절충한다. 따라서, 현재의 기술의 부족을 해결하고 다른 새로운 혁신적인 피쳐들(features)을 제공하기 위한 시스템들, 방법들, 및 장치들에 대한 요구가 존재한다.
본 발명이 해결하고자 하는 과제는, 상기 종래 기술의 문제점을 감안하여 반도체 소자의 종단 영역과 관련된 보다 향상된 방법들 및 장치들을 제공하는 데 있다.
하나의 일반적인 태양에서, 본 발명의 장치는 반도체 영역과 상기 반도체 영역 내에 정의된 트렌치를 포함할 수 있다. 상기 트렌치는 수직축을 따라 정렬된 깊이를 가지며, 상기 수직축에 직교하는 종축을 따라 정렬된 길이를 가질 수 있다. 상기 트렌치는 반도체 영역의 종단 영역에 포함된 길이의 제 1 부분을 가질 수 있고, 상기 반도체 영역의 활성 영역에 포함된 길이의 제 2 부분을 가질 수 있다. 상기 장치는, 유전체가 상기 반도체 영역의 종단 영역에 배치된 제 1 부분 및 반도체 영역의 활성 영역에 배치된 제 2 부분을 가지는 상기 트렌치의 하부 부분을 라이닝(lining)하는 유전체를 포함할 수 있다. 상기 종단 영역에 배치된 상기 유전체의 상기 제 1 부분이, 상기 활성 영역에 배치된 상기 유전체의 상기 제 2 부분의 수직 두께보다 큰 수직 두께를 가질 수 있다.
하나 이상의 구현들에 대한 상세한 사항들은 첨부 도면 및 아래에서 설명된다. 다른 피쳐들은 상세한 설명 및 도면, 그리고 청구항들로부터 명백할 것이다.
본 발명에 따르면, 반도체 소자의 종단 영역과 관련된 방법들 및 장치들의 특성들이 향상된다.
도 1a는 반도체 소자의 일 부분과 관련된 활성 영역 및 종단 영역의 측단면도이다.
도 1b는 도 1a에서 도시된 선을 따라 절단된 반도체 소자의 평면도이다.
도 2는 일 실시예에 따른 금속-산화물-반도체 전계 효과 트랜지스터 (MOSFET) 소자를 도시하는 단면도이다.
도 3a 내지 3i는 일부 실시예들에 따른 종단 영역의 구성을 도시하는 도면들이다.
도 4a 내지 4d는 도 3a 내지 3i에 도시된 반도체 소자의 피쳐들 중 적어도 일부에 대한 변형들을 도시하는 도면들이다.
도 5a 내지 5i는 일부 실시 예들에 따른 다른 종단 영역의 구성들을 도시하는 도면들이다.
도 6a 내지 6g는 도 5a 내지 5i에 나타난 반도체 소자의 피쳐들 중 적어도 일부에 대한 변형들을 도시하는 도면들이다.
도 7a 내지 7j는 도 3a 내지 3i에 도시된 반도체 소자의 피쳐들 중 적어도 일부에 대한 변형들을 도시하는 도면들이다.
도 8은 일 실시 예에 따른 다른 반도체 소자를 도시하는 도면이다.
도 9a 내지 9n은 일부 실시 예들에 따른 종단 영역의 구성을 도시하는 도면들이다.
도 10a 내지 10o는 도 9a 내지 9n에 도시된 반도체 소자의 피쳐들 중 적어도 일부에 대한 변형들을 도시하는 도면들이다.
도 11a 내지 11e는 도 9a 내지 9n 및 도 10a 내지 10o에 도시된 반도체 소자의 피쳐들 중 적어도 일부에 대한 변형들을 도시하는 도면들이다.
도 12a 내지 12l는 반도체 소자의 피쳐들 중 적어도 일부에 대한 변형들을 도시하는 도면이다.
도 13a 내지 13l는 도 9a 내지 9n에 도시된 반도체 소자의 피쳐들 중 적어도 일부에 대한 변형들을 도시하는 도면들이다.
도 14a 내지 14k는 반도체 소자의 하나 이상의 피쳐들을 만들기 위한 방법을 도시한 측단면도들이다.
도 15a 내지 15o는 반도체 소자의 하나 이상의 피쳐들을 만들기 위한 다른 방법을 보여주는 측단면도들이다.
도 16a 내지 16f는 반도체 소자의 하나 이상의 피쳐들을 만들기 위한 방법의 변형을 도시한 측단면도들이다.
도 1a는 반도체 소자(100)의 일부와 관련된 활성 영역(102) 및 종단 영역(104)의 측 단면도를 도시한 도면이다. 도 1b는 도 1a에서 보이는 선(B1)을 따라 절단된 반도체 소자(100)의 평면도이다. 반도체 소자(100)의 일부의 측 단면도는 도 1b에 도시된 반도체 소자(100)의 평면도의 선(B2)를 따라 절단된다.
도 1a에 도시된 바와 같이, 반도체 소자(100)에 포함된 트렌치(110A)는 종단 영역(104)에서 부분(113)을 가지고 있으며, 활성 영역(102)에서 부분(111)을 가지고 있다. 유전체(112)(예, 산화물)는 트렌치(110A)에 배치된다. 또한, 쉴드 전극(120)(예를 들면, 쉴드 폴리실리콘 전극) 및 전극간 유전체(IED, 140)에 의해 상기 쉴드 전극(120)과 절연된 게이트 전극(130)(예를 들면, 게이트 폴리 실리콘 전극)은 상기 트렌치(110A)에 배치된다. 페리미터 트렌치(perimeter trench, 190)r가 또한 반도체 소자(100)에 포함된다. 상기 유전체(112)의 적어도 일부 및 상기 쉴드 전극(120)의 적어도 일부는 또한 상기 페리미터 트렌치(190)에 배치된다. 상기 유전체(112)는 하나 또는 그 이상의 유전체 형성 공정들(예를 들어, 퇴적 공정들, 성장 공정들)을 사용하여 형성될 수 있는 하나 또는 그 이상의 유전체의 조합 일 수 있다.
도 1a에 도시된 바와 같이, 트렌치(110A)는 가로 종축(longitudinal axis,A1) (또한 수평 방향으로 언급될 수 있다)을 따라 정렬된 길이를 갖는다. 상기 쉴드 전극(120), 상기 전극간 유전체(140) 및 게이트 전극(130)은, 상기 가로축(A1)에 대하여 실질적으로 직교하는 수직축(vertical axis, A2)(또한 수직 방향으로 지칭될 수 있다)을 따라 상기 트렌치(110A) 내에 수직적으로 적층된다. 본 구현에서, 상기 페리미터 트렌치(190)는 세로 종축(longitudinal axis, A3)(도 1b에 도시된)을 따라 정렬되며, 상기 세로축(A3)은 상기 가로축(A1) 및 상기 수직축(A2)과 실질적으로 직교된다.
상기 트렌치(110A)는 예를 들면, 도 1b에 도시된 트렌치(110B)를 포함한 추가 트렌치들에 평행하게 정렬된다. 메사 영역(160)은 상기 트렌치(110A) 및 상기 트렌치(110B) 사이에 배치된다. 즉, 상기 메사 영역(160)은 적어도 부분적으로, 상기 트렌치(110A)의 측벽과 상기 트렌치(110B)의 측벽에 의해 정의된다.
도 1에 도시되지는 않았지만, 상기 반도체 소자(100)의 상기 활성 영역에 하나 또는 그 이상의 수직 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 소자들을 포함하거나, 또는 정의할 수 있다. 상기 수직 MOSFET 소자(들)은 예를 들면, 상기 게이트 전극(130)을 통해 활성화될 수 있다. 상기 반도체 소자(100)의 많은 구성요소들은, 기판(107)(예를 들어, n-형 기판, p-형 기판) 내에 또는 상에 형성될 수 있는 에피택셜 층(108) 내에 형성된다. 도 1a에 도시된 바와 같이, 상기 반도체 소자(100)는 드레인 컨택(106)(예를 들면, 배면 드레인 컨택)을 갖는다.
상기 종단 영역(104) 내의 그리고 특히, 예를 들어 상기 트렌치(110A)와 연관된 상기 종단 영역(104)의 일부(150) 내의 상기 구성요소들은, 예를 들어 상기 반도체 소자(100)의 활성 영역(102)의 에지(edge)들에서 전압 항복과 같은 바람직하지 않은 사건들을 방지하도록 구성될 수 있다. 또한, 상기 종단 영역(104)은 상기 반도체 소자(100)의 치수들이 상대적으로 낮은 온-저항, 상대적으로 높은 오프-저항, 항복 전압 또는 역 블로킹 전압, 바람직한 전계 프로파일, 보다 빠른 스위칭 속도들 등등과 같은 상기 반도체 소자(100)의 바람직한 성능 특성들을 달성하기 위해 최적화될 수 있도록 구성될 수 있다. 특히, 상기 종단 영역(104)은 상기 활성 영역(102)에서 상기 반도체 소자(100)의 다른 수치들이 바람직한 성능 특성들을 위해 구성될 수 있도록 구성되는 피쳐들을 가질 수 있다. 예를 들어, 상기 종단 영역(104)은 상기 활성 영역(102) 내에서 트렌치 깊이들, 트렌치들 사이의 피치들, 도핑 레벨들, 등등이 처리 효율, 저렴한 비용, 상대적으로 작은 다이 면적, 등등을 위해 최적화될 수 있도록 구성될 수 있다.
구체적인 예로서, 반도체 소자가 오프-상태로 되어 있도록 게이트 전극 상의 전위(예를 들어, 대략 제로 볼트의 전위)가 정의될 때, 상당한 전류가 드레인 전위가 소오스 전위보다 상대적으로 높은 항복 조건 동안 흐를 수 있다. 상기 항복 조건에서, 상대적으로 높은 전계들이 트렌치들 사이의 메사 영역에서 발생할 수 있고, 이러한 높은 전계는 항복 전압에서 아발란치 캐리어들(avalanche carriers, 정공 및 전자 모두)를 생성할 수 있다. 상기 메사 영역의 항복 전압은, 트렌치의 활성 영역 내에서 유전체의 두께가 감소될 수 있고, 상기 메사 영역의 폭이 감소될 수 있고, 상기 드리프트 영역에서 도핑 농도가 상기 드리프트 영역이 전하-균형 조건을 지지하도록 정상적으로 전자들이 공핍되도록 구성될 수 있고, 등등이 되도록 종단 영역의 상기 구성요소들을 구성함으로써, 바람직한 방식으로 증가될 수도 있다. 상기 종단 영역의 구성요소들은, 오프-상태 조건들 동안에 전계가 바람직한 방식으로 상기 메사 영역의 중심선을 따라 균일하게 분포될 수 있도록(예를 들면, 정방형이나 직사각형 형상의 전계 프로파일) 구성될 수 있으며, 그리하여 피크 전계를 감소시킬 수 있다(그리고 아발란치 캐리어들이 생성될 수 있는 전압을 증가시킬 수 있다).
여기에 기술된 구현들의 많은 것들은 MOSFET 소자에 대한 것이지만, 여기에 기술된 구현들은 IGBT 소자들, 정류기들과 같은 다른 소자 형태들, 그리고 특히 전술한 전하 균형 조건들이 존재하는 소자들에도 적용될 수 있다. 부가적으로, 본 명세서에서, 다양한 구현들이 예시적 목적들을 위해 n-형 채널 소자를 구현함으로써 기술되어 있다. 그러나, 다른 구현들에서, 도시된 소자들은 p-형 채널 소자들(예를 들어, 반대의 도전형 및/또는 전위 바이어스의 사용에 의해서)로 구현될 수도 있다.
도 2는 본 발명의 일 실시 예에 따른 MOSFET 소자(200)를 도시하는 단면도이다. 상기 MOSFET 소자(200)는 MOSFET 소자 MOS1 및 MOSFET 소자 MOS2를 포함한다. 상기 MOSFET 소자 MOS1, MOS2가 유사한 피쳐들을 가지고 있기 때문에, 상기 MOSFET 소자 MOS1, MOS2는 일반적으로 단일의 MOSFET 소자 MOS2의 관점에서 논의될 것이다(상기 다른 MOSFET 소자 MOS1에서 반영된, 및/또는 상기 MOSFET 소자 MOS2 내에서 반영된). 상기 MOSFET 소자(200)는 예를 들어, 상대적으로 높은 전압 소자들(예를 들어, 30V 보다 큰, 60V 소자들, 100V 소자들, 300V 소자들)이 될 수 있다.
도 2에 도시된 바와 같이, MOSFET 소자(200)는 에피택셜 층(236)(예를 들어, N-형) 내에 형성된다. 소오스 영역(233)(예를 들어, N+ 소오스 영역)이 에피택셜 층(236)에 형성된 바디 영역(234)(예를 들어, P-형) 위에 배치된다. 상기 에피택셜 층은 기판(예를 들어 ,N+ 기판)(도시되지 않음) 상에 또는 내에 형성될 수 있다. 상기 트렌치(205)는 바디 영역(234)을 통하여 연장되고, 상기 에피택셜 층(236)(또한 에피택셜 영역으로 지칭 될 수 있다) 내의 드리프트 영역(237)에서 종료한다. 트렌치(205)는 트렌치(205) 내에 배치된 유전체(210)(게이트 유전체(218)와 같은 하나 또는 그 이상의 유전체 층들을 포함할 수 있는)를 포함한다. 게이트 전극(220)과 쉴드 전극(221)은 트렌치(205) 내에 배치된다. 상기 MOSFET 소자(200)는, 전류가 상기 소오스 영역(233) 및 드레인 콘택(도시도지 않음) 사이에서 흐를 수 있도록 상기 게이트 산화물들(218)에 인접하여 채널들을 형성함으로써 상기 MOSFET 소자(200)를 온시킬 수 있는 상기 MOSFET 소자(200)의 상기 게이트 전극(220)에 전압(예를 들어, 게이트 전압)을 인가함으로써 동작하도록 구성될 수 있다.
여기에 기재된 상기 종단의 구현들에 따라서, 성능 특성 및 상기 MOSFET 소자(200)의 치수들이 향상될 수 있다. 예를 들어, 상기 MOSFET 소자(200)의 ON-저항 은 약 50 %(또는 그 이상)까지 개선될 수 있고, 상기 MOSFET 소자 MOS1 및 상기 MOSFET 소자 MOS2 간의 피치 PH(및 메사 영역(250) 폭)는, 항복 전압(상기 MOSFET 소자(200)가 OFF 상태인 동안)에서의 감소 없이(또는 실질적으로 감소 없이) 약 20%(또는 그 보다 많은)까지 감소될 수 있으며, Qg - total 증가는 약 10%(또는 그 보다 적은) 증가된다. 상기 MOSFET 소자(200)의 ON-저항의 증가는, 본 명세서에서 설명된 상기 종단의 구현들에 의해 가능하며, 상기 에피택셜 층(236) 내의 도펀트 농도의 증가(예를 들면, 30% 증가)를 통해 보상될 수 있다. 또한, 트렌치 마스크 임계 치수들(CDs) (예를 들어, 거리들, 크기들)가 약 10% 또는 그 이상까지 감소될 수 있고, 상기 쉴드 전극(221) 폭들이 10% 이상까지 감소될 수 있고, 컨택(252) 폭들이 50% 이상까지 감소될 수 있다.
도 3a 내지 3i는 일부 구현들에 따른 종단 영역의 구성들을 도시하는 도면들이다. 도 3a는 활성 영역(302)과 종단 영역(304)을 포함하는 반도체 소자(300)의 적어도 일부의 평면도(또는 수평면을 따라 상면도)를 도시한 도면이다. 도 3b 내지 3i는 도 3a의 평면도 내의 다른 절단면들(예를 들면, 절단면들 F1 내지 F8)을 따른 측 단면도들이다. 도 3a에 도시된 평면도를 단순화하기 위해 도 3b 내지 3i의 측 단면도들에 도시된 일부 구성 요소들은 표시되지 않는다. 도 3b 내지 3i에 포함되는 다른 절단면들을 따른 측 단면도들은 반드시 도 3a에서 보여지는 평면도와 동일한 스케일(예를 들면, 트렌치들 등의 개수들)로 그려진 것은 아니다.
도 3a에 도시된 바와 같이, 복수의 트렌치들(310)은, 예를 들어 트렌치들(310A 내지 310J)를 포함하는, 반도체 소자(300) 내에서 가로축(longitudinal axis,D1)을 따라 정렬된다. 상기 복수의 트렌치들(310)은 병렬 트렌치들로 지칭될 수 있다. 적어도 상기 복수의 트렌치들(310)의 일부 부분들은 상기 활성 영역(302)에 포함될 수 있으며, 복수의 트렌치들(310)의 적어도 일부 부분들은 상기 종단 영역(304)에 포함될 수 있다. 예를 들어, 상기 트렌치(310B)의 일 부분은 상기 활성 영역(302)에 포함되어 있고, 상기 트렌치(310B)의 일 부분은 상기 종단 영역(304)에 포함된다. 도 3a에 도시된 바와 같이, 트렌치(310G)는 완전히 상기 종단 영역(304) 내에 배치된다.
본 구현(실시예)에서, 상기 트렌치(310D)는 완전히 상기 종단 영역(304) 내에 배치되며, 상기 복수의 트렌치들(310) 중의 최외각 트렌치이다. 따라서, 상기 트렌치(310D)는 엔드(end) 트렌치로 지칭될 수 있다. 상기 반도체 소자(300)에서 복수의 트렌치(310) 중에서 상기 엔드 트렌치(310D)의 측면에 있는(또는 내부에 있는) 트렌치는 내부 트렌치들(317)(또는 비-엔드 트렌치들)로 지칭될 수 있다.
도 3a에 도시된 바와 같이, 상기 활성 영역(302)은 소오스 컨택 영역(336)(예를 들어, 소오스 컨택 영역(336)) 또는 쉴드 유전체 에지 영역(334) 중의 적어도 하나와 대응하는 상기 반도체 소자(300)의 영역에 의해 정의된다. 상기 소오스 컨택 영역(336)은 소오스 컨택들(도 3i에 도시된 소오스 컨택(357)과 같은)이 형성되는 상기 반도체 소자(300) 내의 영역을 정의한다. 상기 소오스 컨택 영역(336)은 또한 예를 들어, 소오스 도전 영역(예를 들면, 소오스 금속 영역)에 대응할 수 있다. 상기 소오스 컨택들은 하나 이상의 활성 소자들의 소오스 이온주입부들(예를 들어, 도 3i에 도시된 트렌치들(310E 및 310F) 사이의 메사 영역(360E) 내의 소오스 이온주입부(363E)과 같은)과 접촉될 수 있다. 도 3a의 소오스 형성 영역(356)(소오스 제외 에지(source exclusion edge)로 지칭될 수 있는)은, 복수의 상기 트렌치들(310) 사이의 메사 영역들이 활성 소자들의 도핑된 소오스 영역들로서 도핑되어 있는 영역을 정의한다.
도 3a에 도시된 쉴드 유전체 에지 영역(334)은, 예를 들어, 도 3b(이것은 선(F1)을 따라 절단된 측 단면도이다)에 도시된 전극간 유전체(340)의 에지(341)와 대응(예를 들어, 거의 대응하는)한다. 상기 전극간 유전체(340)의 적어도 일부는 도 3b에 도시된 게이트 유전체 부분(342)과 같은 게이트 유전체를 포함할 수 있다.
도 3a에 도시된 바와 같이, 상기 종단 영역(304)은 상기 활성 영역(302)의 외측에 있는(예를 들어, 이것에 의해 제외된) 상기 반도체 소자(300)의 영역들을 포함한다. 따라서, 상기 활성 영역(302)과 유사한, 상기 종단 영역(304)은, 상기 소오스 컨택 영역(336) 또는 상기 쉴드 유전체 에지 영역(334) 중 적어도 하나에 의해 정의된다.
도 3a에 도시된 바와 같이, 횡단 트렌치(380A)는 가로 종축(D1)과 직교하는(예를 들어, 실질적으로 직교하는) 세로 종축(longitudinal axis,D2)을 따라 정렬된다. 즉, 상기 횡단 트렌치(380A)는, 직교하는 방향으로 복수의 상기 트렌치들(310)과 교차한다. 따라서, 상기 횡단 트렌치(380A)는 예를 들어, 트렌치(310A)와 유체 연통(fluid communication)되는 것으로 간주될 수 있다. 상기 횡단 트렌치(380A)는 복수의 상기 트렌치(들310)의 단지 일부와 교차될 수도 있다. 상기 횡단 트렌치(380A)는, 상기 횡단 트렌치(380A)가 상기 평행한 트렌치들(즉, 복수의 상기 트렌치들(310))에 대해 수직으로 배향되어 있기 때문에, 트렌치 트렌치의 단부 (EOTT) 또는 수직 트렌치로 지칭될 수 있다. 세로축(D2) 방향이 세로측 방향으로 지칭 될 수 있다. 예를 들어, 트렌치(310A)는 트렌치(310G)에 대해 세로측으로 있다고 언급될 수 있다.
본 실시 예에서, 상기 횡단 트렌치(380A)는 상기 종단 영역(304) 내에 완전히 배치된다. 도 3a에 도시되지는 않았지만, 상기 횡단 트렌치(380A)는 상기 활성 영역(302) 내에 배치된 적어도 일 부분을 가질 수 있다.
본 실시 예에서, 상기 횡단 트렌치(380A)의 왼쪽에 배치된 복수의 상기 트렌치들(310)(이것은 내부 트렌치들(317)이다)의 부분들은 트렌치 연장 부분들(trench extension portions,314)로 지칭될 수 있다. 상기 횡단 트렌치(380A)의 오른쪽에 배치되고 그리고 상기 활성 영역(302) 내로(또는 향하여) 연장되는 복수의 트렌치(310)(이것은 내부 트렌치들(317)이다)의 부분들은 메인 트렌치 부분들(main trench portions,312)로 지칭될 수 있다. 예를 들어, 트렌치(310A)는 상기 횡단 트렌치(380A)의 왼쪽에(상기 페리미터를 향하여 그리고 상기 활성 영역(302)으로부터 멀어지는 방향으로) 트렌치 연장 부분(314A)을 포함하며, 상기 트렌치(310A)는 상기 횡단 트렌치(380A) 오른쪽에(상기 페리미터로부터 멀어지고 그리고 상기 활성 영역(302)을 향하여 가까운 방향으로) 메인 트렌치 부분(312A)을 포함한다. 본 실시 예에서, 상기 메인 트렌치 부분(312A)의 적어도 일부는 상기 종단 영역(304)에 포함된다(예를 들면, 그 내에 배치된다). 그리고 상기 메인 트렌치 부분(312A)의 일 부분은 상기 활성 영역(302)에 포함된다(예를 들면, 그 내에 배치된다). 상기 횡단 트렌치(380A)는 상기 트렌치 연장 부분(314A)에 포함되는 것으로 간주될 수 있다. 본 실시 예에서, 상기 트렌치 연장 부분들(314A)은 메사의 적어도 일부를 정의할 수 있다(측 단면도에서 보았을 때).
단지 하나의 횡단 트렌치가 상기 반도체 소자(300)에 포함되지만, 횡단 트렌치(380A)와 유사한 하나 이상의 횡단 트렌치가 상기 반도체 소자(300)에 포함될 수 있다. 예를 들어, 상기 횡단 트렌치(380A)에 평행하게 정렬된 추가적인 횡단 트렌치가 상기 트렌치 연장 부분(314A) 내에 배치될 수 있다.
도 3b는 선(F1)을 따라 절단된 상기 반도체 소자(300)의 측 단면도를 도시한 도면이다. 상기 반도체 소자(300)의 측 단면도는 상기 트렌치(310A)의 중심과 대략적으로 교차하는 평면을 따르는 것이 되도록, 상기 절단선(F1)은 대략적으로 상기 트렌치(310A)의 중심선을 따른 것이다. 상기 트렌치(310A)와 교차하는 상기 횡단 트렌치(380A)의 일 부분은 도 3b에 도시되어있다. 상기 트렌치(310A) 및 상기 트렌치(310B) 사이의 상기 메사 영역(360A) 내에서 선(F2)을 따라 절단된 상기 횡단 트렌치(380A)의 측 단면도는 도 3c에 도시된다. 도 3c에 도시된 바와 같이, 웰(well) 영역(362A)이 표면 게이트 전극(322)과 표면 쉴드 전극(332)에 의해 차단되지 않은 상기 에피택셜 층(308)의 영역에 형성(예를 들어, 자기 정렬 방식으로 형성)된다. 도. 3b에서 보여지는 피쳐들(features)은 상기 반도체 소자(300)의 에피택셜 층(308)에 배치된다. 상기 기판, 드레인 컨택 등등의 다른 부분은 도 3a 내지 3i에 표시되지 않는다. 다른 도면과 관련된 많은 피쳐들이 에피택셜 층에 배치되고, 유사하게도 상기 기판, 드레인 콘택, 등등을 보여주지 않는다.
도 3b에 도시된 바와 같이, 트렌치(310A)는 내부에 배치된 유전체(370A)를 포함한다. 특히, 유전체(370A)의 일부는 측벽에(예를 들면, 측벽 상에 배치되어있는 선들에) 결합되고, 유전체(370A)의 일부는 트렌치(310A)의 메인 트렌치 부분(312A) 내의 상기 트렌치(310A)의 하부 표면에 결합된다. 이 단면도에서 상기 트렌치(310A)의 하부 표면면에 결합된 상기 유전체(370A)의 일부가 도시되고, 상기 트렌치(310A)의 측벽에 결합된 유전체(370A)의 일부가 도시되어 있지 않다. 상기 트렌치(310A)의 메인 트렌치 부분(312A)의 하부 표면을 따라 도 3b에 나타낸 유전체(370A)의 일부는 하부 유전체로 지칭될 수 있다. 상기 유전체(370A)는 필드 유전체(374)(필드 유전체 부분으로 지칭될 수 있다)에 결합 될 수 있거나 또는 이를 포함할 수 있다.
도 3b에 도시된 바와 같이, 게이트 전극(320A) 및 쉴드 전극(330A)의 부분(331A)은 반도체 소자(300)의 활성 영역(302)에 포함되는 메인 트렌치 부분(312A)의 부분에 배치된다. 게이트 전극(320A) 및 쉴드 전극(330A)은 전극간 유전체(340)의 적어도 일 부분에 의해 분리된다. 종단 영역(304)에 포함되는 메인 트렌치 부분(312A)의 부분은 그 안에 배치된 쉴드 전극(330A)의 부분(333A)을 가지고 상기 유전체(370A)에 의해 에피택셜 층(308)으로부터 절연된다. 쉴드 전극(330A)의 부분(333A)은 쉴드 전극의 종단 영역 부분으로서 지칭될 수 있고, 쉴드 전극(330A)의 부분(331A)은 쉴드 전극의 활성 영역 부분으로서 지칭될 수 있다.
본 실시 예에서, 표면 쉴드 전극(332)은 쉴드 전극(330A)에 결합되고, 표면 게이트 전극(322)은 게이트 전극(320A)에 결합된다. 표면 전극(332)은 전극간 유전체(340)의 적어도 일부에 의해 표면 게이트 전극(322)으로부터 절연된다. 게이트 러너 도체(352)를 통해 비아(351)를 사용하여 표면 게이트 전극(322)에 결합된다. 마찬가지로, 소오스 러너 도체(354)(또한 소오스에 결합되는)는 표면 게이트 전극 (322)의 개구를 통해 비아(353)를 이용해 표면 쉴드 전극(332)에 결합된다.
도 3a에 도시된 바와 같이, 표면 쉴드 전극(332)의 에지는 페리미터 트렌치들(390A, 390B) 및 표면 게이트 전극(322)의 에지 사이에 배치된다. 표면 게이트 전극(322)은 적어도 상기 게이트 러너 도체(352)의 부분 및 상기 표면 전극(332) 사이에 배치되는 부분을 적어도 갖는다. 상기 표면 게이트 전극(322)은 또한 적어도 상기 소오스 러너 도체(354)의 부분 및 상기 표면 전극(332) 사이에 배치된 부분을 적어도 갖는다. 도 3b에 도시된 바와 같이, 상기 표면 전극(332) 및 표면 게이트 전극(322)은 적어도 필드 유전체(374)의 부분 및 층간 유전체(ILD)(392) 사이에 배치된다.
도 3a 내지 3i에 도시되지는 않았지만, 반도체 소자(300)는 표면 쉴드 전극(332) 및/또는 표면 게이트 전극(322)을 제외할 수 있다. 즉, 상기 반도체 소자(300)(또는 그의 부분)는 상기 표면 전극(332) 및/또는 상기 표면 게이트 전극(322) 없이 구성될 수 있다. 이러한 실시 예들에 관한 더 자세한 내용은 아래에 설명되어 있다.
도. 3b에 도시된 바와 같이, 상기 유전체(370A)의 부분(372A)(또한 연장 유전체 또는 상기 유전체의 연장 부분이라고 지칭됨)은 상기 트렌치 연장 부분(314A)에 포함된다. 상기 유전체(370A)의 부분(372A)은 상기 트렌치(310A)의 상기 트렌치 연장 부분(314A)의 하부로부터 상기 트렌치(310A)의 적어도 상부까지 수직 방향(D3)을 따라 정렬(예를 들어, 연장)된다. 상기 트렌치(310A)(트렌치부(314A) 및 메인 트렌치부(312A)를 포함하는)의 상부는 상기 반도체 소자(300)의 반도체 영역의 상부 표면을 따라 정렬되는 평면(D4)을 따라 정렬된다. 상기 반도체 소자(300)의 상기 반도체 영역은 상기 에피택셜 층(308)의 상부 표면과 거의 대응할 수 있다. 상기 유전체(370A)는 하나 이상의 유전체 층들 및/또는 하나 이상의 상이한 형성 공정들을 사용하여 형성된 하나 이상의 유전체 유형들을 포함할 수 있다.
도 3b에 도시된 바와 같이, 상기 유전체(370A)의 상기 부분(371A)은 상기 횡단 트렌치 부분(380A)에 포함된다. 상기 유전체(370A)의 부분(371A)은 상기 횡단 트렌치 부분(380A)의 하부로부터 적어도 상기 횡단 트렌치(380A)의 상부로 수직 방향(D3)을 따라 정렬(예를 들어, 연장)된다. 상기 횡단 트렌치(380A)의 상부는 평면(D4)을 따라 정렬된다. 상기 횡단 트렌치(380A)(및 다른 실시 예들에서 이러한 유사한 횡단 트렌치들)는 상기 쉴드 전극(330A)의 코너(도 3b의 왼쪽, 하부)를 따라 상대적으로 높은 전계들을 제거하는 데 도움이 될 수 있다.
상기 트렌치(310A)에 포함되는 상기 유전체(370A)의 두께는 상기 트렌치(310A)의 가로축(D1)을 따라 변화한다. 상기 트렌치 연장 부분(314A)에 포함되는 상기 유전체(370A)의 상기 부분(372A)은 상기 트렌치 연장 부분(314A)에서 적어도 두께(E1)(또한 상기 수직축(D3)을 따라 정렬되어 있기 때문에 높이라고 지칭될 수 있다)을 가지며, 이것은 상기 트렌치(310A)의 상기 메인 부분(312A)(상기 종단 영역 부분과 상기 활성 영역 부분 모두)에 포함되는 상기 유전체(370A)의 부분의 두께(E2) 보다 크다. 상기 유전체(370A)의 상기 부분(372A)의 두께는 상기 두께(E1)를 넘어 표면 쉴드 전극(332)의 하부 표면까지 연장된다. 상기 두께(E1)는 상기 트렌치 연장 부분(314A)의 깊이(수직 방향(D3)을 따라)와 대략 대응한다.
또한, 상기 횡단 트렌치(380A)에 포함된 상기 유전체(370A)의 부분(371A)은 적어도 상기 트렌치(310A)의 메인 부분(312A)에 포함된 상기 유전체(370A)의 부분의 두께(E2) 및/또는 상기 트렌치 연장 부분(314A)에 포함된 상기 유전체(370A)의 부분(372A)의 두께(E1) 보다 큰 두께(E4)(또한 높이로 지칭 될 수 있다)를 가진다. 도 3b에 나타낸 상기 유전체(370A)의 상기 부분(371A)의 두께는 상기 두께(E4)를 넘어 상기 표면 쉴드 전극(332)의 하부 표면까지 연장된다. 상기 두께(E4)는 상기 횡단 트렌치(380A)의 깊이(수직 방향(D3)을 따라)에 대략적으로 대응한다. 상기 횡단 트렌치(380A)의 깊이(또는 높이)도 도 3c에 도시된 상기 메사 영역(360A) 내에 역시 도시된다. 따라서, 상기 트렌치(310A)의 깊이는 상기 가로축(D1)을 따라서 상기 횡단 트렌치(380A)의 깊이(E4)를 통하여 깊이(E3)에서 깊이 (E1)까지 변화한다.
다시 도 3b 참조하면, 본 실시 예에서, 상기 트렌치 연장 부분(314A)은 상기 유전체(370A)의 상기 부분(372A)을 포함하고, 쉴드 유전체를 제외한다. 유사하게, 본 실시 예에서, 상기 횡단 트렌치(380A)는 상기 유전체(370A)의 상기 부분(371A)을 포함하고, 상기 쉴드 유전체(330A)를 제외한다. 도시되지 않았지만, 이러한 상기 트렌치 연장 부분(314A)과 같은 트렌치 연장 부분은 쉴드 유전체의 일부(예를 들면, 쉴드 유전체의 부분, 리세스된(recessed) 쉴드 유전체)를 포함 할수 있다. 마찬가지로, 도시되지 않았지만, 상기 횡단 트렌치(380A)와 같은 횡단 트렌치는 쉴드 유전체의 일부(예를 들면, 쉴드 유전체의 일부, 리세스된 쉴드 유전체)를 포함할 수 있다.
도 3b에 도시되지는 않았지만, 상기 트렌치(310A)의 상기 메인 부분(312A)의 상기 유전체(370A)의 부분의 두께(E2)는 가로 종축(D1)을 따라 변할 수 있다. 예를 들어, 상기 메인 트렌치 부분(312A)의 상기 종단 영역(304)에 포함되는 상기 유전체(370A)의 부분의 두께가, 상기 메인 트렌치 부분(312A)의 상기 활성 영역(302)에 포함되는 상기 유전체(370A)의 부분의 두께보다 클 수 있거나, 또는 그 반대일 수 있다. 도 3b에 도시된 바와 같이, 등전위 링(equal potential ring) 또는 채널 스토퍼(395)가 상기 반도체 소자(300)에 포함될 수 있다.
본 실시 예에서, 상기 횡단 트렌치(380A)는 상기 메인 트렌치 부분(312A)의 깊이(E3에 대응)와 동일하거나 대략 동일한 깊이(E4에 대응하는)를 가지며, 이는 상기 트렌치 연장 부분(314A)의 깊이(E1에 대응하는) 보다 크다. 비록 도 3a 내지 3i에 도시되지는 않았지만, 상기 횡단 트렌치(380A)는 상기 메인 트렌치 부분(312A)의 깊이보다 더 큰 깊이를 가질 수 있다. 도 3a 내지 3i에 도시되지는 않았지만, 상기 횡단 트렌치 (380A)는 상기 메인 트렌치 부분(312A)의 깊이보다 작은, 및/또는 상기 트렌치 연장 부분(314A)의 깊이보다 작은 깊이를 가질 수 있다. 상기 메인 트렌치 부분(312A)의 깊이(E3에 대응)는 상기 트렌치 연장 부분(314A)의 깊이(E1에 대응)와 같을 수도 있다.
도 3b에 도시된 바와 같이, 상기 트렌치(310A)의 상기 트렌치 연장 부분(314A)의 길이(E16)는 상기 종단 영역(304)에 포함된 상기 트렌치(310A)의 상기 메인 트렌치 부분(312A)의 부분의 길이(E17)(상기 IED(340)의 상기 게이트 유전체 부분(342)의 에지(341)까지 이르는)보다 길다. 도시되지 않았지만, 상기 트렌치(310A)의 상기 트렌치 연장 부분(314A)의 길이(E16)는 상기 종단 영역(304)에 포함된 상기 트렌치(310A)의 상기 메인 트렌치 부분(312A)의 부분의 길이(E17)와 같거나 또는 짧을 수 있다.
상기 트렌치 연장 부분(314A)(및 다른 실시 예들에 도시된 트렌치 연장 부분들)은 상기 트렌치(310A)의 단부(end) 근처에서 높은 전계를 제거할 수 있으며, 따라서 상기 반도체 소자(300)(및 연관된 종단 영역(304))의 안정성, 신뢰성 및 항복 전압을 증가시킨다. 상기 트렌치 연장 부분(314A)은 상기 트렌치(310A)의 단부를 향하여(상기 왼쪽을 향하여 방향 D1을 따라), 그리고 상기 트렌치(310A)에 인접한 메사(360A)(도 3c에 도시된)의 표면을 따라서 높은 횡 전계들을 완화시킬 수 있다. 상기 활성 영역(302)에서 항복을 유지함으로써, 상기 활성 영역(302)의 온-저항이 최소화 될 수 있다. 상기 반도체 소자(300)의 항복 전압, 테스트(예를 들어, UIS(unclamped inductive switching)) 동안의 신뢰성, 소자 성능, 등등은 상기 트렌치 연장 부분(314A)을 사용하여 상기 활성 영역(302) 내에서 유지될 수 있다.
상기 트렌치 연장 부분(314A)에 포함된 상기 유전체(370A) 부분(372A)의 두께는(E2)는 위에서 설명한 것과 같이 종단 영역의 장점을 갖도록 구성된다. 특히, 상기 메인 트렌치 부분(312A)에 포함되는 상기 유전체(370A)를 가로지르는 바람직하지 않은 전계 또는 항복이, 상기 반도체 소자(300) 내에서 상기 횡단 트렌치(380A) 및/또는 상기 트렌치 연장 부분(314A)의 포함을 방지 또는 실질적으로 방지될 수 있다. 즉, 상기 트렌치(즉, 상기 횡단 트렌치(380A) 및/또는 상기 트렌치 연장 부분(314A)이 없는 상기 메인 트렌치 부분(312A))의 단부에서의 바람직하지 않은 전계, 또는 상기 트렌치의 단부에서 유전체를 가로지르는 항복은 상기 횡단 트렌치(380A) 및/또는 상기 트렌치 연장 부분(314A)과 같은 피쳐들(features) 없이도 발생할 수 있다. 전술한 장점은 여기에서 기재된 다른 횡단 트렌치들에도 적용될 수 있다.
다시 도 3a를 참조하면, 페리미터 트렌치들(390A, 390B)은 복수의 트렌치들(310)의 주변(perimeter) 주위를 따라 배치된다. 도 3b에 도시된 바와 같이, 상기 페리미터 트렌치(390A, 390B)는 상기 횡단 트렌치(380A)의 깊이(예를 들어, 거리(E4))와 상기 메인 트렌치 부분(312A)의 깊이(예를 들어, 거리(E3))와 거의 동등한 깊이(E5)를 가진다. 상기 페리미터 트렌치(390A,390B)의 깊이(E5)는 상기 트렌치 연장 부분(314A)의 깊이(예를 들어, 거리(E1))보다 크다. 상기 페리미터 트렌치들(390A, 390B) 중 하나 이상의 깊이는 상기 횡단 트렌치(380A)의 깊이 및/또는 상기 메인 트렌치 부분(312A)의 깊이보다 작거나 또는 클 수 있다. 상기 페리미터 트렌치들(390A, 390B) 중 하나 이상의 깊이는 상기 트렌치 연장 부분(314A)의 깊이보다 작거나 또는 동일할 수 있다. 상기 페리미터 트렌치들(390A, 390B) 중 하나 이상의 폭은 복수의 상기 트렌치들(310)의 상기 메인 트렌치 부분들(312)의 폭과 대략 같거나 또는 다를 수 있다(예를 들면, 보다 넓은, 보다 좁은). 치수들, 전극들, 및/또는 숫자들에 관련된 위의 상기 페리미터 트렌치들의 설명은 여기에 기술된 실시 예들 전부에 적용된다.
본 실시 예에서, 상기 페리미터 트렌치들(390A, 390B) 각각은 쉴드 전극의 적어도 부분을 포함한다. 예를 들어, 상기 페리미터 트렌치(390A)는 쉴드 전극(335)(또는 쉴드 전극 부분)을 포함한다. 상기 페리미터 트렌치들(390A, 390B) 중의 하나 이상은 리세스 전극을 포함할 수 있고, 또는 쉴드 전극를 포함하지 않을 수 있다(예를 들어, 쉴드 전극을 제외할 수도 있고, 그리고 실질적으로 유전체로 채워질 수 있다). 상기 반도체 소자(300)는 도 3a 내지 3i에 도시된 것보다 많거나 적은 페리미터 트렌치들을 포함할 수 있다.
다시 도 3a를 참조하면, 상기 트렌치 연장 부분(314)은 상기 메인 트렌치 부분(312)의 폭보다 더 작은(예를 들면 더 좁은) 폭을 가진다. 본 명세서에 기재된 상기 트렌치들의 폭들은 상기 트렌치들을 통과하는 수평 평면을 따라 참조하면서 상기 트렌치들의 단면을 가로질러 측정될 수 있다. 상기 폭들은 단면 폭들(cross-sectional widths)로 지칭될 수 있다. 구체적인 예로서, 상기 트렌치(310A)의 상기 트렌치 연장 부분(314A)은 상기 트렌치(310A)의 메인 트렌치 부분(312A)의 폭(E11)보다 작은 폭(E10)을 가진다. 폭에서의 이러한 차이는, 예를 들어, 다양한 도면들에서 트렌치(310E)에서 또한 보여진다. 구체적으로, 도 3g(복수의 상기 트렌치들(310)에 직교하는, 상기 트렌치 연장 부분들(314)를 통과하는 선(F6)을 따라 절단된다)에서 보여지는 트렌치(310E)는, 도 3i(복수의 상기 트렌치(310)에 직교하는, 상기 메인 트렌치 부분(312)을 통과하는 선(F8)을 따라 절단된다)에 도시된 트렌치 부분(310E)의 폭(E9)보다 작은 폭(E8)을 갖는다. 도 3a에 도시되지는 않았지만, 상기 트렌치 연장 부분들(314)의 하나 또는 그 이상은 상기 메인 트렌치 부분들(312)의 하나 또는 그 이상의 폭과 같거나 또는 큰 폭들을 가질 수 있다.
상기 트렌치 연장 부분들(314)은 상기 메인 트렌치 부분들(312)보다 좁게 되어 있기 때문에, 상기 유전체(370A)는 반도체 공정 동안에 상기 트렌치 연장 부분들(314)과 상기 메인 트렌치 부분들(312) 모두에 형성될 때(하나 또는 그 이상의 공정들을 사용하여), 상기 메인 트렌치 부분들(312)을 완전히 충전하지 않으면서 상기 트렌치 연장 부분들(314)을 완전히 충전(상기 트렌치의 중심선에서 상기 트렌치의 하부에서부터 트렌치의 상부까지)할 수 있다. 따라서, 상기 쉴드 전극(330A)은, 상기 트렌치 연장 부분(314A)에는 형성되지 않는 반면 상기 메인 트렌치 부분(312A)에 형성될 수 있다. 또한, 비교적 좁은 트렌치 연장 부분들(314)을 갖는 도 3a 내지 3i에 도시된 구성의 장점은, 상기 평행하는 트렌치들(310)이 (상기 메인 트렌치 부분들(312)과 분리된 상기 트렌치 연장 부분들(314)을 형성하기 위해) 다수의 반도체 공정들을 이용하여 에칭되는 것보다 차라리 단일의 반도체 공정을 사용하여 에칭될 수 있다는 것이다. 상기 반도체 공정과 관련된 더 자세한 내용은 아래에 설명되어 있다.
도 3a 내지 3i에 도시되지는 않았지만, 상기 횡단 트렌치(380A)는 상기 반도체 소자(300)로부터 제외될 수 있다. 이러한 실시 예들에서는, 상기 트렌치 연장 부분들(314)을 갖는 복수의 상기 트렌치들(310)의 좁아지는 트렌치 폭들이 여전히 반도체 소자(300)에 포함될 수 있다. 이러한 실시 예들에서, 상기 횡단 트렌치(380A)는 도 3c 및 3d에 나타낸 측 단면도에서 제외될 것이다. 따라서, 상기 메사 영역(360A)은 상기 활성 영역(302) 내의 상기 페리미터 트렌치(390A)와 상기 웰 영역(362) 사이에서 상기 에피택셜 층(308)의 상부 표면을 따라서 연속될 것이다.
도 3d는 선(F3)을 따라 절단된 트랜치(310G)에 인접한 메사 영역(360G)의 측 단면도이다. 본 실시 예에서, 상기 메사 영역(360G)은 전적으로 상기 종단 영역(304) 내에 배치된다. 도 3d에 도시된 바와 같이, 상기 소오스 러너 도체(354)는 상기 표면 쉴드 전극(332)과 접촉하지 않는다(예를 들어, 전기적으로 결합되지 않고, 절연된다).
도 3e는 도 3a에 도시된 선(F4)을 따라 절단된 트렌치(310G)의 측 단면도이다. 이 실시 예에서, 상기 트렌치(310G)는 전적으로 종단 영역(304) 내에 배치된다. 상기 트렌치(310G), 및 전적으로 종단 영역(304) 내에 배치된 다른 트렌치들은, 종단 트렌치들(termination trenches,318)로 지칭 될 수 있다. 상기 트렌치(310G)의 치수는 도 3b에 도시된 상기 트렌치(310A)의 치수들(예를 들어, 바로 옆의 치수들)과 유사하다. 일부 실시 예들에서, 상기 트렌치(310G)(연장 유전체(372G)를 포함한다)의 치수도 도 3b에 도시된 트렌치(310A)의 대응 부분과 상이할 수 있다. 예를 들어, 상기 트렌치(310G)는 일정한 깊이를 가지며, 이것은 상기 트렌치 연장 부분(314A)(도 3b에 도시된)의 깊이(E1)와 동일하거나 또는 상이할 수 있으며(예를 들면, ~보다 얕은, ~보다 깊은), 또는 상기 메인 트렌치 부분(312A)의 깊이(E3)와 동일하거나 또는 상이할 수 있다(예를 들면, ~보다 얕은, ~보다 깊은).
도 3e에 도시된 바와 같이, 상기 소오스 러너 도체(354)는 상기 표면 쉴드 전극(332)이나 상기 쉴드 전극(330G)과 접촉되지 않는다(예를 들면, 전기적으로 결합되지 않고, 절연된다). 상기 트렌치(310G) 내에 배치된 상기 쉴드 전극(330G)은 전기적으로 부유될(floating) 수 있다. 상기 트렌치(310G) 내에 배치된 상기 쉴드 전극(330G)은 전기적으로 소오스 전위에 연결될 수 있다. 따라서, 상기 쉴드 전극(330G)은 도 3b에 도시된 상기 쉴드 전극 (330A)과 동일한 소오스 전위에 묶여있을 수 있다. 트렌치(310G) 내에 배치된 쉴드 전극(330G)은 리세스 될 수 있다.
도 3f는 도 3a에 도시된 선(F5)을 따라 절단된 엔드 트렌치(end trench, 310D)의 측 단면도이다. 상기 엔드 트렌치(310D)는 내부에 배치된 유전체(370D)(예를 들어, 상기 엔드 트렌치(310)를 충전하는)를 갖는다. 도시하지 않지만, 일부 실시 예들에서, 상기 엔드 트렌치(310D)의 적어도 일부는 쉴드 전극을 포함할 수 있다. 상기 엔드 트렌치(310D)는, 예를 들어, 상기 트렌치(310A)의 길이와 대략 동일한 길이(가로 방향(D1)을 따라)를 가질 수 있다.
도 3a에 도시된 바와 같이, 상기 횡단 트렌치(380A)는 상기 엔드 트렌치(310D)에서 종료된다. 상기 횡단 트렌치(380A)는 복수의 상기 트렌치들(310)의 상기 내부 트렌치들(317) 중의 하나와 같은, 상기 엔드 트렌치(310D) 이외의 트렌치에서 종료할 수 있다.
다시 도 3f를 참조하면, 상기 엔드 트렌치(310D)는 상기 페리미터 트렌치들(390A, 390B)의 깊이(E5)보다 작은 깊이(E12)를 가진다. 상기 엔드 트렌치(310D)는, 상기 페리미터 트렌치들(390A, 390B) 중의 하나 이상의 깊이와 같거나 또는 큰 깊이(E5)를 가질 수 있다. 이 실시 예에서, 상기 엔드 트렌치(310D)의 깊이(E12)는 상기 트렌치 연장 부분(314A)(도 3b에 도시된)의 깊이(예를 들어, 거리(E1))와 대략 동일하다. 상기 엔드 트렌치(310D)는 상기 트렌치 연장 부분(314A)(도 3b에 도시된)의 깊이(예를 들어, 거리(E1))보다 작거나 또는 큰 깊이(E12)를 가질 수 있다. 상기 엔드 트렌치(310D)는, 트렌치(310A)의 깊이 변화에 유사한 변화하는 깊이를 가질 수 있다.
도 3f에서, 상기 횡단 트렌치(380A)의 하부 표면은 상기 엔드 트렌치(310D)의 하부 표면으로부터 연장(또는 돌출)된다. 즉, 상기 엔드 트렌치(310D)는 상기 횡단 트렌치(380A)의 깊이(E4)보다 얕은 상기 엔드 트렌치(310D)의 깊이(E12) 때문에 상기 횡단 트렌치(380A)에 대응하는 리세스를 갖는다.
도시되지는 않았지만, 일부 실시 예들에서, 유전체로 충전된(예를 들어, 상기 엔드 트렌치(310D)의 중심선(E25)을 따라 상기 엔드 트렌치(310D)의 하부로부터 엔드 트렌치(310D) 상부까지 실질적으로 충전진), 상기 엔드 트렌치(310D)와 유사한 다수의 트렌치들(예를 들어, 다수의 엔드 트렌치들(310D))이 상기 반도체 소자 (300)에 포함될 수 있다. 이러한 실시 예의 예가 도 4a 내지 4e와 관련하여 설명된다. 도시되지는 않았지만, 일부 실시 예들에서, 트렌치(310C)와 같은, 폭과 함께 변화하고 그리고 쉴드 유전체를 포함하는 부분을 갖는 트렌치는 엔드 트렌치일 수 있다. 그러한 실시 예들에서, 상기 엔드 트렌치(310D)는 생략될 수 있다.
상술한 바와 같이, 도 3g는 복수의 상기 트렌치(310)와 직교하는, 상기 트렌치 연장 부분들(314)을 통과하는 (도 3a에 도시된) 선(F6)을 따라 절단된다. 도 3g에 도시된 바와 같이, 상기 엔드 트렌치(310D)는 트렌치(310E)의 상기 트렌치 연장 부분의 폭(E8)과 거의 동등한 폭(E13)을 갖는다. 상기 엔드 트렌치(310D)는 상기 트렌치(310E)의 트렌치 연장 부분의 폭(E8)보다 크거나 또는 작은 폭을 가질 수 있다.
상기 엔드 트렌치(310D)와 트렌치(310C)(이것은 인접한 트렌치들이다) 사이의 피치(E14)는 트렌치(310E)와 트렌치(310F)(이것은 인접한 트렌치들이다) 사이의 피치(E15)보다 작다. 상기 엔드 트렌치(310D)와 상기 트렌치(310C) 사이의 피치 (E14)는 상기 트렌치(310E)와 트렌치(310F)사이의 피치(E15)와 동일하거나, 또는 클 수 있다.
도 3h는 도 3a에 도시된 선(F7)을 따라 절단된 상기 횡단 트렌치(380A)의 측 단면도이다. 선(F7)은 대략 상기 횡단 트렌치(380A)의 중심선을 따라간다. 상기 횡단 트렌치(380A)는 유전체(385A)로 충전되어 있다(예를 들어, 실질적으로 충전된). 도시되지는 않았지만, 일부 실시 예들에서, 상기 횡단 트렌치(380A)의 적어도 일 부분은 쉴드 전극을 포함할 수 있다. 이 실시 예에서, 상기 횡단 트렌치(380A)는 일정한 깊이(E4)를 가진다. 상기 횡단 트렌치(380A)는 세로축(D2)을 따라 변화하는 깊이를 가질 수 있다.
도 3i는 도 3a에 도시된 선(F8)을 따라 절단된 복수의 트렌치들(312)의 메인 트렌치 부분들(312)의 측 단면도이다. 복수의 트렌치들(310)의 단면도의 일부는 상기 종단 영역(304)에 포함되고, 복수의 트렌치들(310)의 단면도의 일부는 상기 활성 영역(302)에 포함된다.
상기 엔드 트렌치(310D)의 폭은 이 실시 예에서 가로축(D1)을 따라 실질적으로 일정하기 때문에, 상기 엔드 트렌치(310D)의 폭(E13)(도 3i에 도시된)은 절단선(F6)(도 3g에 도시된)을 따른 것과 같이 절단선(F8)을 따라서 동일하다. 반면에, 예를 들면, 트렌치(310C) 및 트렌치(310E) 등과 같은 상기 트렌치들의 적어도 일부의 폭은 상기 가로축(D1)을 따라 변화한다. 특히, 상기 트렌치 부분(310E)의 폭(E9)(도 3i에 도시된)은 트렌치(310E)의 폭(E8)(도 3g에 도시된)보다 더 크다. 비록 상기 트렌치(310C)의 폭이 변화하더라도, 상기 엔드 트렌치 (310D) 및 상기 트렌치(310C) 사이의 피치(E14)는 실질적으로 일정하다.
도 3i에 도시된 바와 같이, 복수의 상기 트렌치들(310) 중에서 그들 사이에 소오스 이온주입부(source implants)를 포함하는 상기 트렌치들은 활성 소자 트렌치들(319)로 지칭될 수 있다. 도 3i에 도시된 바와 같이, 가장 좌측의 활성 소자 트렌치(310H)는, 나머지 활성 소자 트렌치들(319)에 포함되는 게이트 전극보다 작은 폭을 갖는 게이트 전극을 포함한다. 소오스 이온주입부는 상기 트렌치(310H) 한쪽에만 접촉하기 때문에 트렌치(310H)는 부분적 활성 게이트 트렌치로 지칭될 수 있다.
전술 한 바와 같이, 상기 종단 영역(304) 내에 전적으로 배치된 상기 트렌치들(도 3i에 도시된 상기 트렌치들의 일부와 같은)은 종단 트렌치(318)로 지칭될 수 있다. 트렌치(310I)는 쉴드 전극을 포함하는 종단 트렌치이다.
도 3i에 도시된 바와 같이. 복수의 상기 트렌치(310)로부터 상기 종단 트렌치의 적어도 일부는 쉴드 전극을 포함한다. 일부 실시 예들에서, 상기 종단 트렌치(318)의 적어도 일부는 트렌치의 상부 위로 연장된 쉴드 전극을 가질 수 있다. 예를 들어, 트렌치(310J)는 평면(D4) 내에서 정렬된 상기 트렌치(310J)의 상부 부분 위로 일정한 거리까지 연장되는 쉴드 전극(330J)(또는 쉴드 전극 부분)을 포함한다. 상기 쉴드 전극(330J)은 예를 들어, 상기 엔드 트렌치(310D)의 깊이(E12)와 동일하거나 또는 상이한 깊이(예를 들면, 보다 얕은, 보다 깊은)까지 연장될 수 있다.
상기 쉴드 전극을 포함하는 상기 종단 트렌치(318)(또는 그 일부)는 쉴드 종단 트렌치로 지칭될 수 있다. 일부 실시 예들에서, 상기 종단 트렌치(318) 중의 하나 이상에 포함된 상기 쉴드 전극들 중의 하나 이상은 전기적으로 플로팅될 수 있으며(예를 들면, 전위 소오스에 결합될 수 없다거나), 또는 게이트(예를 들어, 게이트 전위)에 결합될 수 있다.
상기 방향들(D1, D2, D3) 및 평면(D4)은 단순화를 위해 아래의 다양한 도면들에 걸쳐 사용된다. 또한, 단순화를 위해, 모든 구성 요소들이 도면들의 각각에 표시되는 것은 아니다.
도 4a 내지 4d는 도 3a 내지 3i에 도시된 반도체 소자(300)에서의 피쳐들 중 적어도 일부의 변형을 도시하는 도면들이다. 따라서, 도 3a 내지 3i에 포함된 도면 부호 및 피쳐들은 일반적으로 유지되고, 일부 피쳐들은 도 4a 내지 4d에 관련하여 다시 설명하지 않는다. 상기 엔드 트렌치(310D)와 유사한 추가의 엔드 트렌치들(310X, 310Y, 310Z 트렌치들)이 상기 반도체 소자(300)에 포함되며, 도 4a 내지 4d에 나타낸다. 상기 엔드 트렌치들(310X, 310Y, 310Z)은, 드레인 전위로부터 추가로 쉴드 트렌치(310C)까지, 상기 표면 쉴드 전극 (332)과 드레인(예를 들어, 배면 드레인, 상기 에피택셜 층(308)) 사이의 커패시턴스를 감소시킨다. 특히, 상기 엔드 트렌치들(313)의 각각은 도 4b에 도시된 상기 엔드 트렌치(310D)(선(H5)을 따라 절단된 측 단면도이다)와 유사한 구조 및 치수들을 가질 수 있다.
도 4a에 도시된 바와 같이, 상기 횡단 트렌치(380A)는 상기 엔드 트렌치들(313)과 모두 교차하고, 최외측 엔드 트렌치(310Z) 내에 종료한다. 상기 횡단 트렌치(380A)는 엔드 트렌치들(313) 모두 보다 적게 교차할 수 있다. 상기 횡단 트렌치(380A)는 두 개의 다른 엔드 트렌치들(313) 사이에 배치된 상기 엔드 트렌치들(313) 중의 하나 내에서 종료될 수 있다. 상기 횡단 트렌치(380A)는 최내측엔드 트렌치(310D) 내에서 종료할 수 있다.
도 4c는 선(H6) 따라 절단된 엔드 트렌치들(313)을 도시한 도면이다. 도 4c에 도시된 바와 같이, 상기 엔드 트렌치들(313)의 각각은 E12으로 도시된 동일한 깊이를 갖는다. 또한 상기 엔드 트렌치들(313)의 각각은 E13의 동일한 단면 폭을 갖는다. 일부 실시 예들에서, 상기 엔드 트렌치들(313)의 하나 이상은 하나 이상의 다른 엔드 트렌치들(313)과 다른 깊이(예를 들어, 더 깊은 깊이, 더 얕은 깊이) 및/또는 다른 폭(예를 들면, 더 큰 폭, 더 좁은 폭)을 가질 수 있다. 또한, 도 4c에 도시된 바와 같이, 상기 엔드 트렌치들(313)은, 상기 피치(E15)(복수의 상기 트렌치들(310) 또는 상기 내부 트렌치들(317)의 나머지의)보다 작은 동일한 피치(E14)에 의해 각각 분리된다. 상기 엔드 트렌치들 사이의 피치는 도 4c에 도시된 것보다 크게(예를 들어, 상기 피치(E15)와 같거나 보다 크게), 또는 도 4c에 도시된 것보다 작게 될 수 있다.
도 4d는 도 4a에 도시된 선(H8)을 따라 절단된 복수의 상기 트렌치들(310)의 메인 트렌치 부분들(312)의 측 단면도이다. 복수의 상기 트렌치들(310)의 측 단면도의 일부는 상기 종단 영역(304)에 포함되고, 복수의 상기 트렌치(310)의 측 단면도의 일부는 상기 활성 영역(302)에 포함된다.
상기 엔드 트렌치들(313)의 폭은(즉, 상기 엔드 트렌치들(310X, 310Y, 310Z, 310D)), 이 실시 예에서 가로축(D1)을 따라 실질적으로 일정하기 때문에, 상기 엔드 트렌치들(313)의 폭은 절단선(H6)(도. 4C에 도시된)을 따른 것과 절단선(H8)을 따른 것이 같다.
일부 실시 예들에서, 상기 엔드 트렌치들(313) 중 하나 이상은 쉴드 전극(예를 들면, 플로팅 쉴드 전극)의 적어도 부분을 포함할 수 있다. 예를 들어, 상기 엔드 트렌치(310X)는 예컨대 상기 표면 쉴드 전극(332)에 결합된 쉴드 전극의 적어도 일부를 포함할 수 있다.
도 5A 내지 5I는 일부 실시 예들에 따른 다른 종단 영역의 구성을 도시하는 도면들이다. 도 5A는 활성 영역(502)과 종단 영역(504)을 포함하는 반도체 소자(500)의 적어도 일부의 평면도(또는 수평면을 따른 상부면)를 도시한 도면들이다. 도 5B내지 5I는 평면도 5A 내 다른 절단선(예를 들어, G1 내지 G8 절단선)에 따른 측 단면도이다. 도 5A에 도시된 평면도를 단순화하기 위해, 도 5B내지 5I의 측 단면도에 도시된 일부 요소는 표시되지 않는다. 도 5B 내지 5I에 포함되는 다른 절단선을 따른 측면 단면도들은 반드시 도 5A에 도시된 평면도와 동일한 치수들(예컨대, 트렌치의 개수 등)로 도시되는 것이 반드시 필수적인 것은 아니다.
도 5A 에 도시된 바와 같이, 예를 들어, 트렌치들(510A 내지 510J)을 포함하는 복수의 트렌치들(510)(또는 병렬 트렌치들)은 반도체 소자(500) 내에서 가로축(D1)을 따라 정렬된다. 복수의 트렌치들(510)의 적어도 일 부분은 활성 영역(502)에 포함될 수 있고, 복수의 트렌치들(510)의 적어도 일 부분은 종단 영역(504)에 포함될 수 있다.
이 실시 예에서, 상기 트렌치(510D)는 전적으로 종단 영역(504) 내에 배치되고, 복수의 트렌치들(510)로부터 최외측 트렌치이다. 따라서, 상기 트렌치는(510D)는 엔드 트렌치로 지칭될 수 있다. 상기 엔드 트렌치(510D)의 측면에(또는 내부에) 위치하는 반도체 소자(500) 내의 복수의 트렌치들(510)로부터의 트렌치들은 내부 트렌치들(517)로 지칭될 수 있다.
도 5A에 도시된 바와 같이, 활성 영역(502)은 소오스 컨택 영역(536) 중 적어도 하나(예를 들어, 소오스 컨택 영역(536)) 또는 쉴드 유전체 에지 영역(534)과 대응하는 반도체 소자(500)의 영역에 의해 정의된다. 소오스 컨택 영역(536)은 소오스 컨택들(도 5I에 도시된 소오스 컨택(557)과 같은)이 형성되는 반도체 소자(500) 내의 영역을 정의한다. 소오스 컨택 영역(536)은 또한 예를 들어, 소오스 도전 영역(예를 들면, 소오스 금속 영역)과 대응할 수 있다. 소오스 컨택들은 하나 이상의 활성 소자들의 소오스 이온주입부(도 5I에 도시된 트렌치(510E와 510F) 사이의 메사 영역(560E) 내의 소오스 이온주입부(563E)처럼)와 접촉할 수 있다. 소오스 형성 영역(556)(소오스 제외 에지로 지칭 될 수 있는)은, 복수의 트렌치들(510) 사이에 있는 메사 영역들이 활성 소자들의 도핑된 소오스 영역들과 같이 도핑되어 있는 영역으로 정의된다.
도 5A에 도시된 쉴드 유전체 에지 영역(534)은 예를 들어, 도 5B(선(G1)을 따라서 절단된 측 단면도이다)에 도시된 전극간 유전체(540)와 대응(예를 들어, 거의 대응)한다. 일부 실시 예들에서, 전극간 유전체(540)의 적어도 일 부분은 도 5B에 도시된 게이트 유전체 부분(542)과 같은 게이트 유전체를 포함할 수 있다.
도 5A에 도시된 바와 같이, 종단 영역(504)은 활성 영역(502)의 외측(예를 들어, 이것에 의해 제외되는)에 있는 상기 반도체 소자(500)의 영역들을 포함한다. 따라서, 상기 활성 영역(502)과 유사한 상기 종단 영역(504)은 상기 소오스 컨택 영역(536) 또는 상기 쉴드 유전체 에지 영역(534) 중 적어도 하나에 의해 정의된다.
도 5A에 도시되지는 않았지만. 도 3A 내지 3I에 도시된 상기 횡단 트렌치(380A)와 유사한, 하나 이상의 횡단 트렌치가 상기 반도체 소자(500)에 포함될 수 있다. 그러한 실시 예들에서, 상기 횡단 트렌치(들)은 복수의 트렌치들(510)과 직교 방향으로 교차하고, 종단 영역(504) 내에 배치될 수 있다. 그러한 실시 예들에서, 횡단 트렌치는 예를 들어, 도 5C 및 5D에 도시된 측 단면도에 포함될 수 있다.
이 실시 예에서, 선(G9)의 왼쪽에 배치되며, 내부 트렌치들(517)인 복수의 트렌치들(510) 부분들은 트렌치 연장 부분들(514)로 지칭될 수 있다. 내부 트렌치들(517)이며, 선의 오른쪽에 배치되고 상기 활성 영역(502) 내로(또는 방향으로) 연장되는 복수의 상기 트렌치들(510)의 부분들은 메인 트렌치 부분들(512)로 지칭될 수 있다. 예를 들어, 트렌치(510A)는 선(G9)의 왼쪽에(상기 페리미터를 향하여 그리고 상기 활성 영역(502)에서 멀어지는 방향으로) 트렌치 연장 부분(514A)을 포함하고, 트렌치(510A)는 선(G9)의 오른쪽에(상기 페리미터로부터 멀어지고 그리고 상기 활성 영역(502)을 향해 가까워지는 방향으로) 메인 트렌치 부분(512A)을 포함한다. 이 실시 예에서, 메인 트렌치 부분(512A)의 적어도 일부는 종단 영역(504)에 포함되고(예를 들어, 내부에 배치되고), 그리고 메인 트렌치 부분(512A)의 일 부분은 활성 영역(502)에 포함된다(예를 들어, 내부에 배치된다). 이 실시 예에서, 트렌치 연장 부분(514)은 리세스들(측 단면도에서 보았을 때)를 정의할 수 있다.
도 5B는 선(G1)을 따라 절단한 반도체 소자(500)의 측 단면도를 도시한 도면이다. 반도체 소자(500)의 측 단면도가 대략 트렌치(510A)의 중심과 교차하는 면을 따르는 것이 되도록 절단선(G1)은 대략 트렌치(510A)의 중심선을 따라 있다. 트렌치(510A) 및 트렌치(510B) 사이의 메사 영역(560A)의 측 단면도는 도 5C에 도시된다. 도 5C에 도시된 바와 같이, 웰 영역(562A)은 표면 게이트 전극(522)과 표면 쉴드 전극(532)에 의해 차단된 상기 에피택셜 층(508)의 영역에 형성된다. 도 5B에 도시된 피쳐들은 반도체 소자(500)의 에피택셜 층(508)에 배치된다.
도 5B에 도시된 바와 같이, 트렌치(510A)는 내부에 배치된 유전체(570A)를 포함하고 있다. 특히, 유전체(570A)의 일 부분은 측벽에 결합하고(예를 들면, 그 위에 배치된 선들에), 유전체(570A)의 일 부분은 트렌치(510A)의 메인 트렌치 부분(512A) 내의 트렌치(510A)의 하부 표면에 결합된다. 이 단면도에서 상기 트렌치(510A)의 하부 표면에 결합된 유전체(570A)의 일부가 도시되고, 트렌치(510A)의 측벽에 결합된 유전체(570A)의 일부는 도시되어 있지 않다. 트렌치(510A)의 메인 트렌치 부분(512A)의 하부 표면을 따라 도 5B에 도시된 유전체(570A)의 일 부분은 하부 유전체로 지칭될 수 있다. 상기 유전체(570A)는 필드 유전체(574)에 결합될 수 있거나, 또는 필드 유전체(574)(필드 유전체 부분으로 지칭될 수 있다)를 포함할 수 있다.
도 5B에 도시된 바와 같이, 게이트 전극(520A) 및 쉴드 전극(530A)의 부분(531A)은 반도체 소자(500)의 활성 영역(502)에 포함되는 메인 트렌치 부분(512A)의 부분에 배치된다. 게이트 전극(520A) 및 쉴드 전극(530A)은 전극간 유전체(540)의 적어도 일 부분에 의해 분리된다. 종단 영역(504)에 포함되는 메인 트렌치 부분(512A)의 부분은 그 안에 배치된 쉴드 전극(530A)의 부분(533A)을 가지며, 유전체(570A)에 의해 에피택셜 층(508)으로부터 절연된다. 쉴드 전극(530A)의 부분(533A)은 쉴드 전극의 종단 영역 부분으로서 지칭될 수 있고, 쉴드 전극(530A)의 부분(531A)은 쉴드 전극의 활성 영역 부분으로서 지칭될 수 있다.
이 실시 예에서, 표면 쉴드 전극(532)은 쉴드 전극(530A)에 결합되고, 표면 게이트 전극(522)은 게이트 전극(520A)에 결합된다. 표면 전극(532)은 전극간 유전체(540)의 적어도 일부에 의해 표면 게이트 전극(522)으로부터 절연된다. 게이트 러너 도체(552)는 비아(551)를 이용한 표면 게이트 전극(522)에 결합된다. 마찬가지로, 소오스 러너 도체(554)(또한 소오스에 결합되는)는 표면 게이트 전극(522)의 개구를 통해 비아(553)를 이용한 표면 쉴드 전극(532)에 결합된다.
도 5A 내지 5I에 도시되지는 않았지만, 반도체 소자(500)는 표면 쉴드 전극(532) 및/또는 표면 게이트 전극(522)을 제외할 수 있다. 달리 말하면, 반도체 소자(500)(또는 그의 일부분)은 표면 전극(532) 및/또는 표면 게이트 전극(522)없이 구성될 수 있다. 이러한 실시 예들에 관한 더 자세한 내용은 아래에 설명되어 있다.
도 5B에 도시된 바와 같이, 유전체(570A)의 부분(572A)(또한 유전체의 연장 부분 또는 연장 유전체 라고 함)은 트렌치 연장 부분(514A)에 포함된다. 유전체(570A)의 일 부분(572A)은 트렌치(510A)의 트렌치 연장 부분(514A)의 하부로부터 트렌치(510A)의 적어도 상부에 수직 방향(D3)을 따라 정렬(예를 들어, 연장)된다. 트렌치(510A)(트렌치 부분(514A) 및 메인 트렌치 부분(512A)을 포함하는)의 상부는 반도체 소자(500)의 반도체 영역의 상부 표면을 따라 정렬되는 평면(D4)을 따라 정렬된다. 유전체(570A)는 하나 이상의 유전체 층 및/또는 하나 이상의 다른 형성 공정을 사용하여 형성된 하나 이상의 유전체 유형들을 포함할 수 있다.
트렌치(510A)에 포함되는 유전체(570A)의 두께는 트렌치(510A)의 가로축(D1)을 따라 변화한다. 트렌치 연장 부분(514A)에 포함된 유전체(570A)의 부분(572A)은 상기 트렌치 연장 부분(514A)에서 적어도 두께(I1)을 가지며(또한 수직축(D3)을 따라 정렬되기 때문에 높이로 지칭될 수 있다), 이것은 트렌치(510A)의 메인 부분(512A)(종단 영역 부분과 활성 영역 부분 모두)에 포함되는 유전체(570A)의 부분의 두께(I2)보다 크다. 유전체(570A)의 부분(572A)의 두께는 두께(I1)를 넘어 표면 쉴드 전극(532)의 하부 표면까지 연장된다. 두께(I1)는 트렌치 연장 부분(514A)의 깊이(수직 방향(D3)을 따라)와 대략 대응한다. 부분(572A)의 두께는 트렌치(510A)의 단부(좌측 단부를 향하여)에서 상대적으로 높은 횡 방향 및/또는 수직 방향의 전계를 제거하는데 도움이 될 수 있다.
다시 도 5B를 참조하면, 이 실시 예에서, 트렌치 연장 부분(514A)은 유전체(570A)의 부분(572A)을 포함하고, 쉴드 전극을 제외한다. 도시되지는 않았지만, 일부 실시 예들에서, 이러한 트렌치 연장 부분(514A)과 같은 트렌치 연장 부분은 쉴드 전극의 일 부분(예를 들면, 쉴드 전극의 부분, 리세스된 쉴드 전극)을 포함할 수 있다.
도 5B에 도시되지는 않았지만, 트렌치(510A)의 메인 부분(512A)의 유전체(570A)의 부분의 두께(I2)는 가로축(D1)을 따라 변할 수 있다. 예를 들어, 메인 트렌치 부분(512A)의 종단 영역(504)에 포함되는 유전체(570A)의 부분의 두께가 메인 트렌치 부분(512A)의 활성 영역(502)에 포함되는 유전체(570A)의 부분의 두께보다 크거나 또는 그 반대일 수 있다.
횡단 트렌치를 포함하는 경우, 횡단 트렌치는 메인 트렌치 부분(512A)의 깊이(I3에 해당) 및/또는 트렌치 연장 부분(514A)의 깊이(I1에 해당)와 동일하거나 다른(예를 들면, 보다 큰, 보다 작은) 깊이를 가질 수 있다. 일부 실시 예들에서, 메인 트렌치 부분(512A)의 깊이(I3에 해당)는 트렌치 연장 부분(514A)의 깊이(I1에 해당)와 동일할 수 있다.
도 5B에 도시된 바와 같이, 트렌치(510A)의 트렌치 연장 부분(514A)의 길이(I16)가 종단 영역(504)에 포함된 트렌치(510A)의 메인 트렌치 부분(512A)의 일 부분의 길이(I17)보다 길다. 도시되지 않았지만, 트렌치(510A)의 트렌치 연장 부분(514A)의 길이(I16)는 종단 영역(504)에 포함된 트렌치(510A)의 메인 트렌치 부분(512A)의 부분의 길이(I17)와 동일하거나 또는 짧을 수 있다. 도 5B에 도시된 바와 같이, 메인 트렌치 부분(512A)은 유전체(570A)의 부분(572A)과 접촉하고 두께(I7)을 가지는 유전체(570A)의 부분(575A)을 포함할 수 있다. 두께(I7)는 두께(I2)와 대략 같거나 다를(예를 들어, 보다 큰, 보다 작은) 수 있다.
트렌치 연장 부분(514A)에 포함된 유전체(570A)의 부분(572A)의 두께(I2)는 위에서 설명한 것과 같이 종단 영역의 장점을 갖도록 구성된다. 특히, 메인 트렌치 부분(512A)에 포함되는 유전체(570A)를 가로지르는 바람직하지 않은 전계 또는 항복은 반도체 소자(500) 내에서 상기 트렌치 연장 부분(514A)(및/또는 횡단 트렌치 부분(도시되지 않음))이 포함되는 것을 방지하거나 또는 실질적으로 방지할 수 있다.
다시 도 5A를 참조하면, 페리미터 트렌치들(590A, 590B)은 복수의 트렌치들(510)의 둘레에 배치된다. 도 5B 에 도시된 바와 같이, 페리미터 트렌치들(590A, 590B)은 메인 트렌치 부분(512A)의 깊이(예를 들어, 길이(I3))와 거의 동등한 깊이(I5)를 가진다. 페리미터 트렌치들(590A, 590B)의 깊이(I5)는 트렌치 연장 부분(514A)의 깊이(예를 들어, 길이(I1))보다 작다. 페리미터 트렌치들(590A, 590B) 중의 하나 이상의 깊이는 메인 트렌치 부분(512A)의 깊이보다 크거나 또는 작을 수 있다. 페리미터 트렌치들(590A, 590B) 중 하나 이상의 폭은 메인 트렌치 부분(512) 및/또는 복수의 트렌치(510)의 연장 부분(514)의 폭과 같거나 다를(예를 들어, 보다 넓게, 보다 좁게) 수 있다.
다시 도 5A를 참조하면, 트렌치 연장 부분(514)은 메인 트렌치 부분(512)의 폭과 동일한 폭을 가진다. 구체적인 예로서, 트렌치(510A)의 트렌치 연장 부분(514A)은 트렌치(510A)의 메인 트렌치 부분(512A)의 폭(I11)과 동일(대략 동일)한 폭(I10)을 갖는다. 이러한 폭의 동등함은 예를 들어, 다양한 도면들에서의 트렌치(510E)에서도 또한 도시된다, 구체적으로, 도 5G에 도시된 트렌치(510E)(복수의 트렌치들(510)에 직교하는, 트렌치 연장 부분(514)을 통과하여 선(G6)을 따라 절단된)는 도 5I에 도시된 트렌치(510E)(복수의 트렌치들(510)에 직교하는, 메인 트렌치 부분(512)을 통과하여 선(G8)을 따라 절단된)의 폭(I9)과 같은(또는 대략 동일한) 폭(I8)을 갖는다. 도 5A에 도시되지는 않았지만, 트렌치 연장 부분(514)의 하나 이상은 메인 트렌치 부분(512)의 하나 이상의 폭보다 작거나 큰 폭을 가질 수 있다.
비록 트렌치 연장 부분(514)은 메인 트렌치 부분(512)과 동일한 폭을 갖지만, 반도체 공정 동안에 트렌치 연장 부분(514) 및 메인 트렌치 부분(512)의 양쪽 모두에 형성될 때(하나 이상의 공정을 사용하여), 상기 유전체(570A)는 메인 트렌치 부분(512)을 완전히 충전하지 않고 트렌치 연장 부분(514)을 완전히 충전할 수 있다. 따라서, 쉴드 전극(530A)은 트렌치 연장 부분(514A)에 형성되지 않는 반면 메인 트렌치 부분(512A)에 형성될 수 있다.
도 5D는 선(G3)을 따라 절단된 트랜치(510G)에 인접한 메사 영역(560G)의 측 단면도이다. 이 실시 예에서, 메사 영역(560G)은 전적으로 종단 영역(504) 내에 배치된다. 도 5D에 도시된 바와 같이, 소오스 러너 도체(554)는 표면 쉴드 전극(532)과 접촉되지 않는다(예를 들면, 전기적으로 결합되지 않고, 절연된다).
도 5E는 도 5A에 도시된 선(G4)을 따라 절단된 트렌치(510G)의 측 단면도이다. 이 실시 예에서, 트렌치(510G)는 전적으로 종단 영역(504) 내에 배치된다. 전적으로 종단 영역(504) 내에 배치된 트렌치(510G), 및 다른 트렌치들은 종단 트렌치(518)(내부 트렌치(517)의 일 부분일 수 있다)로 지칭될 수 있다. 트렌치(510G)의 치수는 도 5B에 도시된 트렌치(510A)의 치수들(예를 들어, 바로 횡측에 있는 치수들)과 유사하다. 트렌치(510G)의 치수들은 도 5B에 도시된 트렌치(510A)의 대응 부분들과 상이할 수 있다. 예를 들어, 트렌치(510G)는 일정한 깊이를 가질 수 있으며, 이것은 트렌치 연장 부분(514A)(도 5B에 도시된)의 깊이(I1)와 동일 또는 상이하거나(예를 들면, 보다 얕게, 보다 깊게), 또는 메인 트렌치 부분(512A)의 깊이(I3)와 동일 또는 상이할(예를 들면, 보다 얕게, 보다 깊게) 수 있다.
도 5E에 도시된 바와 같이, 소오스 러너 도체(554)는 표면 쉴드 전극(532)이나 쉴드 전극(530C)과 접촉되지 않는다(예를 들면, 전기적으로 결합되지 않고, 절연된다). 트렌치(510G) 내에 배치된 쉴드 전극(530C)은 전기적으로 플로팅이 될 수 있다. 트렌치(510G) 내에 배치된 쉴드 전극(530C)은 전기적 전위에 연결될 수 있다. 따라서, 쉴드 전극(530C)은 도 5B에 도시된 쉴드 전극(530A)과 동일한 소오스 전위에 묶여있을 수 있다.
도 5F는 도 5A에 도시된 선(G5)을 따라 절단된 엔드 트렌치(510D)의 측 단면도이다. 엔드 트렌치(510D)는 유전체(570D)로 채워진다(예를 들어, 실질적으로 엔드 트렌치(510D)의 중심선을 따라 엔드 트렌치(510D)의 하부에서부터 엔드 트렌치(510D)의 상부까지 채워진다). 도시되지 않았지만, 일부 실시 예들에서, 엔드 트렌치(510D)의 적어도 일부는 쉴드 전극을 포함할 수 있다. 엔드 트렌치 (510D)는, 예를 들어, 트렌치(510A)의 길이와 거의 동일한 길이(가로 방향(D1)을 따라)를 가질 수 있다.
다시 도 5F를 참조하면, 엔드 트렌치(510D)는 페리미터 트렌치들(590A, 590B)의 깊이(I5)보다 더 깊은 깊이(I12)를 가진다. 엔드 트렌치(510D)는 페리미터 트렌치들(590A, 590B)의 하나 이상의 깊이와 같거나, 또는 작은 깊이(I12)를 가질 수 있다. 이 실시 예에서, 엔드 트렌치(510D)의 깊이(I12)는 트렌치 연장 부분(514A)(도 5B에 도시된)의 깊이(예를 들어, 길이(I1))와 대략 동일하다. 엔드 트렌치(510D)는 트렌치 연장 부분(514A)(도 5B에 도시된)의 깊이(예를 들어, 길이(I1))보다 작거나 또는 큰 깊이(I12)를 가질 수 있다. 엔드 트렌치(510D)는 트렌치(510A)의 깊이 변화에 유사한 깊이 변화를 가질 수 있다.
도시되지는 않았지만, 일부 실시 예들에서는, 유전체로 충전된(예를 들어, 실질적으로 충전된) 엔드 트렌치(510D)와 유사한 다중 트렌치가 반도체 소자(500)에 포함될 수 있다. 이러한 유전체가 충전된 트렌치들은 엔드 트렌치들로 지칭될 수 있다. 도시되지는 않았지만, 일부 실시 예들에서, 트렌치(510C)와 같은, 폭을 가지며 변화하고 그리고 쉴드 유전체를 포함하는 부분을 갖는 트렌치는 엔드 트렌치 일 수 있다. 그러한 실시 예들에서, 엔드 트렌치(510D)는 생략될 수 있다.
상술 한 바와 같이, 도 5G는 복수의 트렌치(510)와 직교하는, 트렌치 연장 부분(514)을 통과하여 선(G6)(도 5A에 도시된)을 따라 절단된다. 도 5G에 도시된 바와 같이, 엔드 트렌치(510D)는 트렌치(510E)의 트렌치 연장 부분의 폭(I8)과 거의 동등한 폭(I13)을 갖는다. 엔드 트렌치(510D)는 트렌치(510E)의 트렌치 연장 부분의 폭(I8)보다 크거나 또는 작은 폭을 가질 수 있다. 이 실시 예에서, 폭(I13)은 페리미터 트렌치들(590A, 590B)의 각각의 폭과 대략 동일하다.
엔드 트렌치(510D)와 트렌치(510C)(이들은 인접되는 트렌치들이다) 사이의 피치(I14)는 대략 트렌치(510E)와 트렌치(510F)(이들은 인접되는 트렌치들이다) 사이의 피치(I15)와 동일하다. 엔드 트렌치(510D)와 트렌치(510C) 사이의 피치(I14)는 트렌치(510E)와 트렌치(510F) 사이의 피치(I15) 보다 작거나 또는 클 수 있다.
도 5H는 종단 영역(504) 내에서 도 5A에 도시된 선(G7)을 따라 절단된 복수의 트렌치(510)의 메인 트렌치 부분(512)의 측 단면도이다. 본 측 단면도에서, 메인 트렌치 부분(512)의 각각은 엔드 트렌치(510D)를 제외하고 표면 쉴드 전극(532)에 결합된 쉴드 전극을 포함한다.
도 5I는 종단 영역(504)을 통과하고 활성 영역(502)으로 도 5A에 도시된 선(G8)을 따라 절단된 복수의 트렌치(512)의 메인 트렌치 부분(512)의 측 단면도이다. 복수의 트렌치(510)의 단면도의 일부는 종단 영역(504)에 포함되고, 복수의 트렌치(510)의 단면도의 일부는 활성 영역(502)에 포함된다.
엔드 트렌치(510D)의 폭이 가로축(D1)을 따라 실질적으로 일정하기 때문에, 실시 예에서, (도 5I에 도시된) 엔드 트렌치(510D)의 폭(I13)은 절단선(G6)(도 5G에 도시된)을 따르는 것과 같이 절단선(G8)을 따르는 것이 동일하다. 유사하게, 예를 들면, 트렌치(510C) 및 트렌치(510E)와 같은, 트렌치들의 적어도 일부의 폭은 가로축(D1)을 따라 일정(실질적으로 일정)하다. 구체적으로, 트렌치(510E)(도 5I에 도시된)의 폭(I9)은 트렌치(510E)(도 5G에 도시된)의 폭(I8)과 같다.
도 5I에 도시된 바와 같이, 그 사이에 소오스 이온주입부를 포함하는 복수의 트렌치들(510)로부터의 상기 트렌치들은 활성 소자 트렌치들(519)로 지칭될 수 있다. 활성 소자 트렌치들(519)의 일반적인 구조, 부분적 활성 게이트 트렌치, 소오스 이온주입부 등은 도 3I에 도시된 것들과 비슷하기 때문에, 이러한 피쳐들은 달리 언급된 것을 제외하고 도 5I와 관련하여 여기서 다시 설명하지는 않을 것이다. 도 5I에 도시되지는 않았지만, 엔드 트렌치(510D)는 쉴드 전극((예를 들면, 리세스 쉴드 전극, 아래에 배치된 두꺼운 하부 산화물을 갖는 쉴드 전극, 전기적 부유 쉴드 전극, 소오스 전위에(예를 들면, 표면 쉴드 전극(532)을 통해), 또는 게이트 전위에(예를 들면, 표면 게이트 전극(522)을 통해) 결합된 쉴드 전극))의 적어도 일 부분을 포함할 수 있다.
도 5I에 도시된 바와 같이, 복수의 트렌치(518)에서 적어도 종단 트렌치들(510)의 일부는 쉴드 전극을 포함한다. 일부 실시 예들에서, 종단 트렌치(518)의 적어도 일 부분은 트렌치의 상부 부분 위로 연장하는 쉴드 전극을 가질 수 있다. 예를 들어, 트렌치(510J)는 평면(D4) 내에 정렬된 트렌치(510J)의 상부 부분 위로 일정 거리까지 연장되는 쉴드 전극(530J)(또는 쉴드 전극 부분)을 포함한다. 쉴드 전극(530J)은 예를 들어, 엔드 트렌치(510D)의 깊이(E12)와 동일하거나 또는 상이한(예를 들면, 보다 얕은, 보다 깊은) 깊이까지 연장될 수 있다.
쉴드 전극을 포함하는 종단 트렌치들(518)(또는 그 일부들)은 쉴드 종단 트렌치들로 지칭될 수 있다. 일부 실시 예들에서, 하나 이상의 종단 트렌치들(518)에 포함된 하나 이상의 쉴드 전극들은 전기적으로 부유(floating)되거나(예를 들면, 전위 소오스에 결합되지 않거나), 또는 게이트에(예를 들어, 게이트 전위에) 결합 될 수 있다.
도 6A 내지 6G는 도 5A 내지 5I 나타낸 반도체 소자(500)의 피쳐들 중 적어도 일부에 대한 변형을 도시하는 도면이다. 따라서, 도 5A 내지 5I 포함되는 도면 부호 및 피쳐들은 일반적으로 유지된다. 도 5A 내지 5I에서, 트렌치 연장 부분들(514)은 유전체 재료가 충전되어 지지만, 도 6A 내지 6G는 트렌치 연장 부분(514)들이 쉴드 전극 물질을 포함하는 변형들을 도시한다.
도 6B는 선(G1)에 따라 절단된 반도체 소자(500)의 측 단면도를 도시한 도면이다. 상기 절단선(G1)은 반도체 소자(500)의 측 단면도가 대략 트렌치(510A)의 중심과 교차하는 평면을 따른 것이 되도록 대략 트렌치(510A)의 중심선을 따른 것이다. 도 6B에 도시된 바와 같이, 쉴드 전극(530A)은 트렌치 연장 부분(514A)뿐만 아니라 트렌치(510A)의 메인 트렌치 부분(512A) 내에 배치(연속적인 방식으로)된다.
도 6B에 도시된 바와 같이, 가로축(D1)을 따라서 유전체(570A)의 두께는 트렌치(510A) 내에서 변화한다. 특히, 유전체(570A)의 부분(572A)의 두께(I6)는 유전체(570A)의 두께(I2)보다 크다. 그러나, 유전체(570A)의 부분(572A)의 두께(I6)는 트렌치 연장 부분(514A)의 깊이(I1)보다 작다. 유전체(570A)의 부분(572A)의 두께(I6)는 두께(I2)와 대략 동일할 수도 있다. 두께(I6)는 종단 영역 (504) 내에서 트렌치(510A)의 단부에서 트렌치(510A)의 수직 측벽(515A)을 따라 유전체(570A)의 두께(I18)와 대략 동일할 수 있다. 두께(I6)는 트렌치(510A)의 수직 측벽(515A)을 따라 유전체(570A)의 두께(I18)보다 작거나 또는 클 수 있다.
이 실시 예에서, 트렌치(510A)의 하부 표면을 따라 유전체(570A)의 상부 표면(573A)(유전체(570A) 및 쉴드 전극(530A)의 하부 표면 사이의 계면에서)은 실질적으로 가로 방향(D1)을 따라 정렬되고, 일정하거나 또는 평평하다. 유전체(570A)의 상부 표면(573A)은 가로 방향(D1)에 따라 변할 수 있다. 예를 들어, 유전체 (570A)의 부분(572A)의 두께(I6)는 도 6B에 도시된 것보다 더 얇은 경우에는, 상부 표면(573A)은 메인 트렌치 부분(512A) 및 트렌치 연장 부분(514A) 사이에서 변곡점을 가질 수 있다. 도 6C는 트렌치(510A)(도 6B에 도시된)의 트렌치 연장 부분(514A)에서의 쉴드 전극(530A)의 치수들과 거의 동일한 상기 트렌치 연장 부분(514G)(트렌치 연장 부분의 프로파일이 점선으로 도시되어 있다)에서의 쉴드 전극(530G) 치수들을 갖는 트렌치(510G)를 나타낸다.
도 6D는 도 6A에 도시된 선(G5)을 따라 절단된 엔드 트렌치(510D)의 측 단면도이다. 도 5F에 도시된 바와 같이, 유전체 재료로 완전히 충전되는 것 보다, 엔드 트렌치(510D)는, 이 실시 예에서, 유전체(570D)의 적어도 일부분 내에 배치된 쉴드 전극(530D)을 포함한다. 이 실시 예에서, 엔드 트렌치(510D)의 깊이(I12)는 트렌치 연장 부분(514A)(도 5B에 도시된)의 깊이(예를 들어, 거리(I1))와 대략 동일하다. 엔드 트렌치(510D)는 트렌치 연장 부분(514A)(도 5B에 도시된)의 깊이(예를 들어, 거리 (I1))보다 작거나 또는 큰 깊이(I12)를 가질 수 있다. 엔드 트렌치(510D)는 트렌치(510A)의 깊이 변화에 유사한 변화하는 깊이를 가질 수 있다.
도 6E는 복수의 트렌치(510)에 직교하는, 트렌치 연장 부분(514)을 통과하여 선(G6)(도 6A에 도시된)을 따라 절단된 것이다. 도 6E에 도시된 바와 같이, 트렌치 연장 부분(514) 모두는 쉴드 전극이 있다. 또한, 엔드 트렌치(510D)가, 예를 들면, 트렌치(510E)의 트렌치 연장 부분의 폭(I8)과 거의 동등한 폭(I8)을 가진다. 엔드 트렌치(510D)는 트렌치(510E)의 트렌치 연장 부분의 폭(I8)보다 작거나 또는 큰 폭을 가질 수 있다. 이 실시 예에서, 폭(I13)은 페리미터 트렌치들(590A, 590B)의 폭들과 각각 대략 동일하다.
엔드 트렌치(510D)와 트렌치(510C)(이들은 인접되는 트렌치들이다) 사이의 피치(I14)는 대략 트렌치(510E)와 트렌치(510F)(이들은 인접되는 트렌치들이다) 사이의 피치(I15)와 거의 동일하다. 엔드 트렌치(510D)와 트렌치(510C) 사이의 피치(I14)는 트렌치(510E)와 트렌치(510F) 사이의 피치(I15)보다 작거나 또는 클 수 있다.
도 6F는 종단 영역(504) 내에서 도 6A에 도시된 선(G7)을 따라 절단된 복수의 트렌치(510)의 메인 트렌치 부분(512)의 측 단면도이다. 본 측 단면도에서, 엔드 트렌치(510D)를 포함한 메인 트렌치 부분(512) 각각은, 표면 쉴드 전극(532)에 결합된 쉴드 전극을 포함한다. 엔드 트렌치(510D)에 포함된 쉴드 전극(530D)은 전기적으로 플로팅될 수 있다.
도 6G는 종단 영역(504)을 통해서 그리고 활성 영역(502) 속으로, 도 6A에 도시된 선(G8)을 따라 절단된 복수의 트렌치(510)의 메인 트렌치 부분(512)의 측 단면도이다. 복수의 트렌치(510)의 단면도의 일부는 종단 영역(504)에 포함되고, 복수의 트렌치(510)의 단면도의 일부는 활성 영역(502)에 포함된다.
엔드 트렌치(510D)의 폭이 가로축(D1)을 따라 실질적으로 일정하기 때문에, 이 실시 예에서, 엔드 트렌치(510D)(도 6G에 도시된)의 폭(I13)은 절단선(G8), 절단선(G7)(도 6G에 도시된) 및 절단선(G6)(도 6G에 도시된)을 따라 동일하다.
반면에, 예를 들면, 트렌치(510C) 및 트렌치(510E)와 같은, 상기 트렌치들의 적어도 일부의 폭은 가로축(D1)을 따라 다르다. 예를 들어, 트렌치(510E)의 폭(I9)(도 6G 및 도 6F에 도시된)은 트렌치(510E)(도 6E에 도시된)의 폭(I8)보다 작다.
도 6G에 도시된 바와 같이, 그 사이에 소오스 이온주입부를 포함하는 복수의 트렌치들(510)로부터의 상기 트렌치들은 활성 소자 트렌치(519)로 지칭될 수 있다. 활성 소자 트랜치(519)의 일반적인 구조, 부분적으로 활성 게이트 트렌치, 종단 트렌치(518), 소오스 이온주입부 등등은 도. 3I에 도시된 것들과 비슷하기 때문에, 이러한 피쳐들은 도 6G와 관련하여 달리 언급된 것을 제외하고 여기에서 다시 설명되지 않을 것이다. 도 6G에 도시되지는 않았지만, 엔드 트렌치(510D)는 다양한 쉴드 전극들((예를 들면, 리세스 쉴드 전극, 전기적 부동 쉴드 전극, 아래에 배치된 두꺼운 바닥 산화물을 갖는 쉴드 전극, 소오스 전위(예를 들면, 표면 쉴드 전극(532)에, 또는 게이트 전위(예를 들면, 표면 게이트 전극(522)을 통해)에 결합된 쉴드 전극))을 포함할 수 있다.
도 7A 내지 7J는 도 3A 내지 3I에 도시된 반도체 소자(300)에서의 피쳐들의 적어도 일부에 대한 변형을 도시하는 도면이다. 따라서, 도 3A 내지 3I에 포함된 도면 부호 및 형상은 일반적으로 유지되고, 일부 피쳐들은 도 7A 내지 7J 에 관련하여 다시 설명하지 않는다. 도 3A 내지 3I에서 횡단 트렌치(380A)는 복수의 트렌치들(310)(또는 병렬 트렌치들)을 이등분한다. 그러나, 도 7A 내지 7J에서는, 횡단 트렌치(383A)는 복수의 트렌치들(310)(또는 병렬 트렌치들)의 단부에 배치된다. 따라서, 복수의 트렌치들(310)의 각각은 도 3A 내지 3I와 관련하여 논의된 바와 같이 트렌치 연장 부분과 메인 트렌치 부분으로 양분되지 않는다. 구체적으로는, 도 7A에 도시된 것 같이, 횡단 트렌치(383A)는 페리미터 트렌치들(390A, 390B)(세로축(D2)을 따라)에 평행하게 정렬되지만, 페리미터 트렌치들(390A, 390B)과, 횡단 트렌치(383A)에 직교로 정렬되는 복수의 트렌치(310)의 단부 사이에 배치된다. 도 7B내지 7J에 포함되는 다른 절단선을 따른 측 단면도들은 반드시 도 7A에 도시된 평면도와 동일한 스케일(예를 들면, 트렌치 등의 개수)로 그려질 필요는 없다.
이 실시 예에서, 트렌치(310D)는 전적으로 종단 영역(304) 내에 배치되고 복수의 트렌치들(310)로부터 최외각 트렌치이다. 따라서, 트렌치는(310D)는 엔드 트렌치로 지칭될 수 있다. 엔드 트렌치(310D)의 측면에(또는 내부에) 위치하는 반도체 소자(300) 내의 복수의 트렌치들(310)로부터 상기 트렌치들은 내부 트렌치들(317)로 지칭될 수 있다.
도 7A에 도시된 바와 같이, 횡단 트렌치(383A)는 가로축(D1)과 직교하는(예를 들어, 실질적으로 직교하는) 세로축(D2)를 따라 정렬된다. 전술한 바와 같이, 횡단 트렌치(383A)는 페리미터 트렌치들(390A, 390B)에 평행하게 정렬되지만, 페리미터 트렌치들(390A, 390B)과 횡단 트렌치(383A)에 직교하여 정렬되는 복수의 트렌치(310)의 단부 사이에 배치된다. 횡단 트렌치(383A)는, 예를 들어, 트렌치(310A)와 유체적으로 연통되는 것으로 간주될 수 있다. 횡단 트렌치(383A)는 복수의 트렌치(310)의 부분(예를 들어, 전체보다 적은)과만 교차될 수 있다. 횡단 트렌치(383A)는 평행하는 상기 트렌치들(즉, 복수의 트렌치들(310))에 대해 수직으로 배향되어 있기 때문에, 횡단 트렌치(383A)는 트렌치 트렌치의 단부 (EOTT) 또는 수직 트렌치로 지칭될 수 있다. 이 실시 예에서, 횡단 트렌치(383A)는 종단 영역(304) 내에 완전히 배치된다.
단지 하나의 횡단 트렌치가 반도체 소자(300)에 포함되더라도, 몇몇 실시 예에서, 횡단 트렌치(383A)와 유사한 하나 이상의 횡단 트렌치가 반도체 소자(300)에 포함될 수 있다. 예를 들어, 횡단 트렌치(383A)에 평행하게 정렬된 추가 횡단 트렌치와 복수의 트렌치(310)가 교차하는 것(도 3A 내지도 3I 과 관련하여 설명된 실시 예와 유사한)이 포함될 수 있다.
도 7B는 선(F1)에 따라 절단된 반도체 소자(300)의 측 단면도를 도시한 도면이다. 절단선(F1)은 반도체 소자(300)의 측 단면도가 대략 트렌치(310A)의 중심과 교차하는 평면을 따라 절단되도록 대략 트렌치(310A)의 중심선을 따라 있다. 트렌치(310A)와 교차하는 횡단 트렌치(383A)의 부분이 도 7B에 도시되어있다. 트렌치 (310A) 및 트렌치(310B) 사이의 메사 영역(360A) 내에 선(F2)를 따라 절단된 횡단 트렌치(383A)의 측 단면도가 도 7C에 도시되어있다.
도 7B에 도시된 바와 같이, 트렌치(310A)는 내부에 배치된 유전체(370A)를 포함한다. 특히, 유전체(370A)의 일부는 측벽에 결합(예를 들면, 그 위에 배치되어있는, 선들)되고, 유전체(370A)의 일부는 트렌치(310A)의 메인 트렌치 부분(312A)내의 트렌치(310A)의 하부 표면에 결합된다. 이 단면도에서 트렌치 (310A)의 하부 표면에 결합된 유전체(370A)의 일부가 도시되고, 트렌치(310A)의 측벽에 결합된 유전체(370A)의 일부는 도시되어 있지 않다.
도 7B에 도시된 바와 같이, 유전체(370A)의 부분(372A)은 트렌치(310A)에 포함되고, 유전체(370A)의 부분(371A)은 횡단 트렌치(383A)에 포함된다. 유전체(370A)의 부분(372A)은 트렌치(310A)의 하부로부터 트렌치(310A)의 적어도 상부까지 수직 방향(D3)을 따라 정렬(예를 들어, 연장)된다. 마찬가지로, 유전체(370A)의 부분(371A)은 트렌치(310A)의 하부로부터 횡단 트렌치(383A)의 적어도 상부까지 수직 방향(D3)을 따라 정렬(예를 들어, 연장)된다. 트렌치(310A)의 상부(트렌치 부분(314A) 및 메인 트렌치 부분(312A)을 포함하는)은 반도체 소자(300)의 반도체 영역의 상부 표면을 따라 정렬되는, 평면(D4)을 따라 정렬된다. 유전체(370A)는 하나 이상의 유전체 및/또는 하나 이상의 다른 형성 공정을 사용하여 형성된 하나 이상의 유전체 유형을 포함할 수 있다. 예를 들어, 트렌치(310A)에 포함되는 부분(372A)은 횡단 트렌치(383A)에 포함된 제2 유전체가 될 수 있는 부분(371A)과 접촉하는(예를 들면, 인접할 수 있는) 제1 유전체가 될 수 있다. 부분(371A) 및 부분(372A)은 동일한 유전체 형성 공정을 사용하여 형성될 수 있다.
트렌치(310A)에 포함되는 유전체(370A)의 두께(E1)는 트렌치(310A)의 가로축(D1)을 따라 일정(예를 들어, 실질적으로 일정한)하다. 유전체(370A)의 부분(371A 및 372A)은 트렌치(310A)의 하부를 따라 유전체(370A)의 부분의 두께(E2)보다 적어도 큰 결합 두께(E1)를 가진다. 일부 실시 예들에서, 유전체의 부분(372A)은 두께(E2)와 대략 같은 두께를 가질 수 있으며, 및/또는 유전체의 부분(371A)은 두께(E2)보다 작은 두께를 가질 수 있다. 일부 실시 예에서, 유전체의 부분(372A)은 두께(E2)와 대략 상이한(예를 들면, 크거나 작은) 두께를 가질 수 있으며, 및/또는 유전체의 부분(371A)은 두께(E2)보다 크거나 또는 같은 두께를 가질 수 있다.
또한, 횡단 트렌치(383A)에 포함된 유전체(370A)의 부분(371A)은 적어도 트렌치(310A)의 메인 부분(312A)에 포함된 유전체(370A)의 부분의 두께(E2) 및/또는 트렌치 연장 부분(314A)에 포함된 유전체(370A)의 부분(372A)의 두께(E1) 보다 큰 두께(E4)(또한 높이로 지칭될 수 있다)를 가진다. 도 7B에 나타낸 유전체(370A)의 부분(371A)의 두께는 두께(E4)를 넘어 표면 쉴드 전극(332)의 하부 표면까지 연장된다. 두께(E4)는 횡단 트렌치(383A)의 깊이(수직 방향(D3)을 따라)에 대략적으로 대응한다. 횡단 트렌치(383A)의 깊이(또는 높이)도 도 7C에 도시된 메사 영역(360A) 내에 역시 도시된다.
도시되지는 않았지만, 일부 실시 예들에서, 횡단 트렌치(383A)와 같은 횡단 트렌치는 쉴드 전극의 일부(예를 들면, 쉴드 전극 (330A)의 부분, 리세스 쉴드 전극)를 포함할 수 있다.
도 7B에 도시되지는 않았지만, 트렌치(320A)의 메인 부분(312A)의 유전체(370A)의 부분의 두께(E2)는 세로축(D2)을 따라 변할 수 있다. 예를 들어, 메인 트렌치 부분(312A)의 종단 영역(304)에 포함되는 유전체(370A)의 부분의 두께가 메인 트렌치 부분(312A)의 활성 영역(302)에 포함되는 유전체(370A)의 부분의 두께보다 크거나 또는 그 반대일 수 있다.
도 3B에 도시된 트렌치(310A)의 프로파일은 도 7B에 도시된 횡단 트렌치(383A)(횡단 트렌치(380A)를 포함하거나 또는 제외하는)에 포함될 수 있다. 횡단 트렌치(380A)가 없는 이러한 실시 예가 도 7J에 도시된다.
이 실시 예에서, 횡단 트렌치(383A)는 트렌치 부분(310A)의 깊이(E3에 대응하는)와 같거나, 대략 동일한 깊이(E4에 대응하는)를 가진다. 도 7A 내지 7J에 도시되지는 않았지만, 횡단 트렌치(383A)는 트렌치(310A)의 깊이보다 더 큰 깊이를 가질 수 있다. 도 7A 내지 7J에 도시되지는 않았지만, 횡단 트렌치(383A)는 트렌치(310A)의 깊이보다 작은 깊이를 가질 수 있다.
다시 도 7A를 참조하면, 페리미터 트렌치들(390A, 390B)은 복수의 트렌치들(310)의 페리미터 주위에 배치된다. 도 7B 에 도시된 바와 같이, 페리미터 트렌치들(390A, 390B)은 횡단 트렌치(383A)의 깊이(예를 들어, 거리(E4))와 트렌치(310A)의 깊이(예를 들어, 거리(E3))와 거의 동등한 깊이(E5)를 가진다. 페리미터 트렌치들(390A, 390B) 중 하나 이상의 깊이는 횡단 트렌치(383A)의 깊이 및/또는 트렌치(310A)의 깊이보다 작거나 또는 클 수 있다.
도 7D는 선(F3)을 따라 절단된 트랜치(310G)에 인접한 메사 영역(360G)의 측 단면도이다. 이 실시 예에서, 메사 영역(360G)은 전적으로 종단 영역(304) 내에 배치된다. 도 7D에 도시된 바와 같이, 소오스 러너 도체(354)는 표면 쉴드 전극(332)과 접촉하지 않는다(예를 들어, 전기적으로 결합되지 않고, 절연된다).
도 7E는 도 7A에 도시된 선(F4)을 따라 절단된 트렌치(310G)의 측 단면도이다. 이 실시 예에서, 트렌치(310G)는 전적으로 종단 영역(304) 내에 배치된다. 트렌치(310G) 및 전적으로 종단 영역(304) 내에 배치된 다른 트렌치는, 종단 트렌치(318)로 지칭될 수 있다. 트렌치(310G)의 치수들은 도 7B에 도시된 트렌치(310A)의 치수들(예를 들어, 바로 옆에 있는 치수들)와 유사하다. 트렌치(310G)의 치수들도 도 7B에 도시된 트렌치(310A)의 대응하는 부분들과 상이할 수 있다.
도 7E에 도시된 바와 같이, 소오스 러너 도체(354)는 표면 쉴드 전극(332)이나 쉴드 전극(330G)과 접촉되지 않는다(예를 들면, 전기적으로 결합되지 않고, 절연된다). 트렌치(310G) 내에 배치된 쉴드 전극(330G)은 전기적으로 플로팅될 수 있다. 트렌치(310G) 내에 배치된 쉴드 전극(330G)은 전기적으로 소오스 전위에 연결될 수 있다. 따라서, 쉴드 전극(330G)은 도 7B에 도시된 쉴드 전극(330A)과 동일한 소오스 전위에 묶여있을 수 있다. 트렌치(310G) 내에 배치된 쉴드 전극(330G)은 리세스될 수 있다.
도 7F는 도 7A에 도시된 선(F5)을 따라 절단된 엔드 트렌치(310D)의 측 단면도이다. 엔드 트렌치(310D)는 내부에 배치된 유전체(370D)를 갖는다. 도시되진 않았지만, 일부 실시 예들에서, 엔드 트렌치(310D)의 적어도 일부는 쉴드 전극을 포함할 수 있다. 엔드 트렌치(310D)는, 예를 들어, 트렌치(310A)의 길이와 대략 동일한 길이(가로 방향(D1)을 따라)를 가질 수 있다.
도 7A에 도시된 바와 같이, 횡단 트렌치(383A)는 엔드 트렌치(310D)에서 종료된다. 횡단 트렌치(383A)는 복수의 트렌치들(310)의 내부 트렌치들(317)의 하나로서 상기 엔드 트렌치(310D) 이외의 트렌치에서 종료할 수 있다.
다시 도 7F를 참조하면, 엔드 트렌치(310D)는 페리미터 트렌치들(390A, 390B)의 깊이(E5)보다 작은 깊이(E12)를 가진다. 엔드 트렌치(310D)는 페리미터 트렌치들(390A, 390B) 및/또는 횡단 트렌치(E4) 중 하나 이상의 깊이와 같거나 또는 더 큰 깊이인 길이(E12)를 가질 수 있다.
상술한 바와 같이, 도 7G는 전적으로 종단 영역(304) 내의 영역을 통과하고 복수의 트렌치들(310)과 직교하는 선(F6)(도 7A에 도시된)을 따라 절단된다. 도 7G에 도시된 바와 같이, 복수의 트렌치들(310)로부터 각각의 내부 트렌치(317)(엔드 트렌치(310D)를 제외하고)는 쉴드 전극을 포함한다. 이는 도 3G에 도시된 트렌치 연장 부분(314A)과 대조된다. 따라서, 엔드 트렌치(310D)는 종단 영역 (304) 내의 트렌치(310E)의 부분의 폭(E8)보다 작은 폭(E13)을 갖는다.
엔드 트렌치(310D)는 트렌치(310E)의 폭(E8)보다 크거나 또는 같은 폭을 가질 수 있다. 또한, 엔드 트렌치(310D)는 페리미터 트렌치들(380A, 390A ) 및/또는 복수의 트렌치들(310)로부터 내부 트렌치(317)의 하나 이상의 깊이와 크거나 또는 동일할 수 있다.
엔드 트렌치(310D)와 트렌치(310C)(이들은 인접한 트렌치들) 사이의 피치(E14)는 트렌치(310E)와 트렌치(310F)(인접한 트렌치들) 사이의 피치(E15)보다 작다. 엔드 트렌치(310D)와 트렌치(310C) 사이의 피치(E14)는 트렌치(310E)와 트렌치(310F)사이의 피치(E15)과 동일하거나, 또는 클 수 있다.
도 7H는 도 7A에 도시된 선(F7)을 따라 절단된, 횡단 트렌치(383A)의 측 단면도이다. 선(F7)은 대략 횡단 트렌치(383A)의 중심선을 따라간다. 횡단 트렌치(383A)는 유전체(385A)로 채워져 있다. 도시되지는 않았지만, 일부 실시 예들에서, 횡단 트렌치(380A)의 적어도 일부는 쉴드 전극을 포함할 수 있다. 이 실시 예에서, 횡단 트렌치(383A)는 일정한 깊이(E4)를 가진다. 횡단 트렌치(383A)는 세로축(D2)을 따라 변화하는 깊이를 가질 수 있다.
도 7I는 도 7A에 도시된 선(F8)을 따라 절단된 복수의 트렌치(310)의 메인 트렌치 부분(312)의 측 단면도이다. 복수의 트렌치(310)의 단면도의 일부는 종단 영역(304)에 포함되고, 복수의 트렌치(310)의 단면도의 일부는 활성 영역(302)에 포함된다.
엔드 트렌치(310D)의 폭은 이 실시 예에서 가로축(D1)을 따라 실질적으로 일정하기 때문에, 엔드 트렌치(310D)의 폭(E13)(도 7I에 도시된)은 절단선(F8)과 절단선(F6)(도7G에 도시된)을 따라 같다. 비슷하게, 예를 들면, 트렌치(310C) 및 트렌치(310E) 등 트렌치의 적어도 일부의 폭이 가로축(D1)을 따라 실질적으로 일정하다. 이것은 가로축을 따라 달라지는, 도 3A에 도시된 복수의 트렌치(310)와 대조된다. 구체적으로는, 트렌치(310E)의 폭(E9)(도 7I에 도시된)은 트렌치(310E)의 폭(E8)(도 7I에 도시된)과 대략 동일하다.
엔드 트렌치(310D)는 트렌치(310E)의 폭(E9)보다 크거나 같은 폭을 가질 수 있다. 또한, 엔드 트렌치(310D)는 페리미터 트렌치들(380A, 390A ) 및/또는 복수의 트렌치들(310)로부터의 내부 트렌치들(317)(예를 들어, 활성 트렌치들)의 하나 이상의 깊이와 크거나 동일할 수 있다.
도 8은 일 실시 예에 따른 반도체 소자(800)를 도시한 도면이다. 이 실시 예에서는, 이 실시 예에 포함된 피쳐들의 대부분은 위에서 설명한 것과 유사하다. 따라서, 동일 또는 유사한 피쳐들과 함께 사용되는 부호는 이 실시 예를 설명하는 데 사용된다.
도 8에 도시된 바와 같이, 반도체 소자(800)는 선택적으로 병렬 트렌치들(310)(예를 들어, 병렬 트렌치들의 단부들)과 교차하는 횡단 트렌치(380A)(점선으로 도시된)를 포함할 수 있다. 더구나, 도 8에 도시된, 반도체 소자(800)는 엔드 트렌치들(870, 880, 및 890)의 여러 세트가 포함되어 있다. 엔드 트렌치들(870 880, 및 890)의 세트의 각각은 반원 모양과 여러 동심원의 엔드 트렌치들을 가지고 있다. 예를 들어, (엔드 트렌치 870A, 870B, 870C, 870D, 및 870E를 포함하는) 엔드 트렌치들(870)의 세트는 횡단 트렌치(380A)를 통해 복수의 트렌치들(310) 중의 하나와 정렬된(또는 결합된) 제 1 단부에서 결합되는 엔드 트렌치(870A)를 가지고 있으며, 상기 횡단 트렌치(380A)를 통해 복수의 트렌치들(310) 중의 다른 하나와 정렬된 (또는 결합된) 제 2 단부를 가진다.
도 8에 도시되진 않았지만, 엔드 트렌치(870,880, 및/또는 890)의 셋트로부터 엔드 트렌치의 하나 이상은 복수의 트렌치들(310) 중 하나 이상의 폭과 다른(예를 들면, 보다 넓은, 보다 좁은) 트렌치 폭을 가질 수 있다. 예를 들어, 엔드 트렌치(870A)는 트렌치(870A)에 대응하는 복수의 트렌치들(310) 중 하나의 트렌치 폭보다 작은 트렌치 폭을 가질 수 있다.
일부 실시 예들에서, 횡단 트렌치는 반도체 소자(800)로부터 제외할 수 있다. 일부 실시 예들에서, 횡단 트렌치(380A)와 유사한 다수 횡단 트렌치는 반도체 소자(800)에 포함될 수 있고, 복수의 트렌치(310) 하나 이상 및/또는 엔드 트렌치(870, 880, 및/또는 890) 세트 중 하나 이상과 교차할 수 있다.
비록 반원형 형상을 갖는 것으로 도시되지만, 일부 실시 예들에서, 엔드 트렌치(870, 880 및/또는 890)의 세트 중 하나 이상은, 다른 패턴 또는 다른 형상을 정의할 수 있다. 예를 들어, 도시하지 않지만, 엔드 트렌치 세트는 동심원적으로 될 수 있는 직사각형 엔드 트렌치 세트를 정의할 수 있다. 엔드 트렌치 세트에서 각각의 트렌치 사이의 간격(또는 메사 폭)은 대략 동일 하거나, 또는 다양할 수 있다(예를 들어, 최내측 엔드 트렌치로부터 최외측 엔드 트렌치까지 폭이 증가할 수 있으며, 최내측 엔드 트렌치부터 최외측 엔드 트렌치까지 폭이 감소할 수 있다).
도 9A 내지 9N는 일부 실시 예들에 따른 종단 영역의 구성을 도시하는 도면이다. 도 9A는 활성 영역(902)과 종단 영역(904)을 포함하는 반도체 소자(900)의 적어도 일부의 평면도(또는 수평면을 따른 상부면)를 도시한 도면이다. 도 9B 내지 9N은 평면도 9A 내의 다른 절단선(예를 들어, Q1 내지 Q10 절단선)에 따른 측 단면도들이다. 도 9A에 도시된 평면도를 단순화하기 위해, 도 9B 내지 9N의 측 단면도들에 도시된 일부 구성 요소는 표시되지 않는다. 도 9B 내지 9N에 포함되는 다른 절단선을 따른 측 단면도는 반드시 도 9A에 도시된 평면도와 동일한 스케일(예컨대, 트렌치의 개수 등)로 도시되는 것이 필수적인 것은 아니다. 임의의 조합으로 결합될 수 있는 반도체 소자(900)의 변형들은, 적어도 도 10A 내지 10L에 도시되어있다(그리고 동일 또는 유사한 참조 부호로 번호가 매겨진다).
도 9A에 도시된 바와 같이, 복수의 트렌치들(910)은, 예를 들어, 트렌치들(910A 내지 910J)을 포함하는, 반도체 소자(900) 내에서 가로축(D1)을 따라 정렬된다. 적어도 복수의 트렌치들(310)의 일 부분은 활성 영역(902)에 포함될 수 있으며, 복수의 트렌치들(310)의 적어도 일 부분은 종단 영역(904)에 포함될 수 있다. 예를 들어, 트렌치(910B)의 일 부분은 활성 영역(902)에 포함되어 있고, 트렌치(910B)의 일 부분은 종단 영역(904)에 포함된다. 도 9A에 도시된 바와 같이, 트렌치(910G)는 전적으로 종단 영역(904) 내에 배치된다.
이 실시 예에서, 트렌치들(910C 및 910D)(엔드 트렌치(913)로 지칭될 수 있다)은 전적으로 종단 영역(904) 내에 배치되고, 복수의 트렌치들(910)로부터 최외각 트렌치들이다. 따라서, 트렌치들(910C 및 910D)은 엔드 트렌치로 지칭될 수 있다. 엔드 트렌치들(910C 및 910D)의 측면에(또는 내부에) 위치하는 반도체 소자(900) 내의 복수의 트렌치들(910)로부터의 트렌치들은 내부 트렌치들(917)로 지칭 될 수 있다.
도 9A에 도시된 바와 같이, 소오스 컨택 영역(936)은 소오스 컨택(도시되지 않은)(도 9K에 도시된 소오스 컨택(957)과 같은)이 형성되는 반도체 소자(900) 내의 영역을 정의한다. 소오스 컨택 영역(936)은 또한 예를 들어, 소오스 도전 영역(예를 들면, 소오스 금속 영역)과 대응할 수 있다. 소오스 컨택은 하나 이상의 활성 소자의 소오스 이온주입부((도 9K에 도시된 트렌치(910E와 910F) 사이의 메사 영역(960E) 내의 소오스 이온주입부(962E)처럼)와 접촉할 수 있다. 소오스 형성 영역(956)(소오스 제외 에지로 지칭될 수 있는)은 복수의 트렌치들(910) 사이의 메사 영역들이 활성 소자들의 도핑된 소오스 영역들로서 도핑되어 있는 영역으로 정의된다.
도 9A에 도시된 쉴드 유전체 에지 영역(934)은 예를 들어, 도 9B(선(Q1)을 따라 절단된 측 단면도이다)에 도시된 전극간 유전체(940)의 에지(941)와 대응(예를 들어, 거의 대응)한다. 일부 실시 예들에서, 전극간 유전체(940)의 적어도 일 부분은 도 9B에 도시된 게이트 유전체 부분(942)과 같은, 게이트 유전체를 포함할 수 있다.
이 실시 예에서, 활성 영역(902)은 쉴드 유전체 에지 영역(934)에 대응하는 반도체 소자(900)의 영역에 의해 정의된다. 종단 영역(904)은 활성 영역(902)의 외측(예를 들어, 이것에 의해 제외되는)의 반도체 소자(900)의 영역을 포함한다. 따라서, 활성 영역(902)과 유사한 종단 영역(904)은, 쉴드 유전체 에지 영역(934)에 의해 정의된다. 쉴드 유전체 에지 영역(934)은 쉴드 전극, 게이트 전극, 및 전극간 유전체 활성 영역 리세스를 위한 마스크 영역과 대략 대응한다. 쉴드 전극은, 이 실시 예에서, 게이트 전극 아래에 리세스된다. 예를 들어, 도 9b에 도시된, 쉴드 전극(930A)의 적어도 일 부분은 트렌치(910A)의 전극간 유전체(940)에 의해 게이트 전극(920A)으로부터 아래에 리세스되고 절연된다.
이 실시 예에서, 복수의 트렌치들(910)에서 선(916)(종축(916)을 따라)에서 시작하는 복수의 상기 트렌치(910)(내부 트렌치(917)인)의 부분들은 트렌치 연장 부분들(914)로 지칭될 수 있다. 선(916)의 오른쪽에 배치되고 그리고 활성 영역(902) 내로(또는 방향)으로 연장되는 복수의 트렌치(910)(내부 트렌치(917)인)의 부분들은 메인 트렌치 부분(912)으로 지칭될 수 있다. 선(916)은 복수의 트렌치(910)의 하나 이상의 깊이(예를 들면, 리세스)에서의 변화가 시작하는 지점을 나타낼 수 있다.
예를 들어, 트렌치(910A)는 선(916)의 왼쪽에(페리미터로 향하고, 활성 영역 (902)에서 멀어지는 방향으로) 트렌치 연장 부분(914A)을 포함하고, 트렌치(910A)는 선(916)의 오른쪽에(페리미터로부터 멀어지고, 활성 영역(902)을 향해 가까워지는 방향으로) 메인 트렌치 부분(912A)을 포함한다 이 실시 예에서, 메인 트렌치 부분(912A)의 적어도 일부는 종단 영역(904)에 포함되고(예를 들어, 내부에 배치), 및 메인 트렌치 부분(912A)의 일 부분은 활성 영역(902)에 포함된다(예를 들어, 내부에 배치).
도 9B는 선(Q1)을 따라 절단된 반도체 소자(900)의 측 단면도를 도시한 도면이다. 반도체 소자(900)의 측 단면도가 대략 트렌치(910A)의 중심과 교차하는 평면이 되도록 절단선(Q1)은 대략 트렌치(910A)의 중심선을 따라 있다. 도 9B에서 보여지는 피쳐들은 반도체 소자(900)의 에피택셜 층(908)에 배치된다. 기판, 드레인 컨택, 등등의 다른 부분들은 도 9A 내지 9N에 표시되지 않는다. 다른 피쳐들과 관련된 많은 장면들은 에피택셜 층에 배치되고, 마찬가지로 기판, 드레인 컨택 등등은 보여주지 않는다.
도 9B에 도시된 바와 같이, 트렌치(910A)는 내부에 배치된 유전체(970A)를 포함한다. 특히, 유전체(970A)의 일 부분은 측벽에 결합(예를 들면, 그 위에 배치되어 있는, 선들)되고, 유전체(970A)의 일 부분은 트렌치(010A)의 메인 트렌치 부분(912A) 내의 트렌치(910A)의 하부 표면에 결합된다. 이 단면도에서 트렌치 (910A)의 하부 표면에 결합된 유전체(970A)의 일부가 도시되고, 트렌치(910A)의 측벽에 결합된 유전체(970A)의 일부는 도시되어 있지 않다. 트렌치(910A)의 메인 트렌치 부분(912A)의 하부 표면을 따라 도 9B에 나타낸 유전체(970A)의 일부는 하부 유전체로 지칭될 수 있다. 유전체(970A)가 필드 유전체(974)(필드 유전체 부분으로서 지칭 될 수 있다)에 결합될 수 있거나 또는 포함할 수 있다.
도 9B에 도시된 바와 같이, 게이트 전극(920A) 및 쉴드 전극(930A)의 부분(931A)은 반도체 소자(900)의 활성 영역(902)에 포함되는 메인 트렌치 부분(912A)의 부분에 배치된다. 게이트 전극(920A) 및 쉴드 전극(930A)은 전극간 유전체(940)의 적어도 일 부분에 의해 분리(예를 들어, 절연)된다. 종단 영역(904)에 포함되는 메인 트렌치 부분(912A)의 부분은 그 안에 배치된 쉴드 전극(930A)의 부분(933A)를 가지고 유전체(970A)에 의해 에피택셜 층(908)으로부터 절연된다. 쉴드 전극(930A)의 부분(933A)은 쉴드 전극의 종단 영역 부분으로서 지칭될 수 있고, 쉴드 전극(930A)의 부분(931A)은 쉴드 전극의 활성 영역 부분으로서 지칭될 수 있다. 도 9B에 도시된 바와 같이, 쉴드 전극(930A)의 부분(933A)은 두께(R28)를 따라 층간 유전체(ILD)(992)((필드 유전체(974)(및/또는 게이트 산화물)와 같은 다른 유전체를 포함 할 수 있는))의 하부 표면까지 연장되고 접촉된다. 쉴드 전극(930A)의 부분(933A)은 트렌치(910A) 내에서 리세스되는 쉴드 전극(930A)의 부분(931A)의 상부 표면보다 높은 트렌치(910A) 내에서 수직 높이(또는 표면)를 가진다. 쉴드 전극(930A)의 부분(933A)은 또한 쉴드 전극(930A)의 부분(931A)의 두께보다 큰 트렌치(910A) 내의 두께(예를 들어, 수직 두께)를 가진다. 부분(933A)은 수직 방향으로 트렌치 연장 부분(914A)의 프로파일(예를 들면, 측벽 프로파일)(도시되지 않음)을 따라 연장된다. 쉴드 전극(930A)의 부분 (933A)은 게이트 전극(920A)(및 전극간 유전체(940) 및/또는 게이트 유전체 부분(942)의 에지(941))의 에지와 횡단 트렌치(983A) 사이에 배치되어 있다.
이 실시 예에서, 표면 쉴드 전극과 표면 게이트 전극은 반도체 소자(900)에서 제외된다. 이는 표면 쉴드 전극과 표면의 게이트 전극을 포함하는 도 3A 내지 3I에 나타낸 반도체 소자(300)와 대조된다. 도 9A에 도시된 바와 같이, 게이트 러너 도체(952)는 비아(951)를 통해 복수의 트렌치(910)의 적어도 일부에 포함되는 게이트 전극에 직접 연결된다. 예를 들어, 복수의 트렌치(910)로부터 인접한 다수의 트렌치 내 게이트 전극(예를 들어, 세 개 이상의)은 비아(951)를 통해 게이트 러너에 결합된다. 특히, 활성 소자를 포함하는 복수의 트렌치(910)의 게이트 전극의 각각은 비아(951)를 통해 게이트 러너 도체(952)에 결합된다. 게이트 러너 도체(952)와 유사하게, 소오스 러너 도체(954)(부분(933A)와 유사한)는 활성 영역(902)에 에피택셜 층(평면(D4)에 정렬된)의 적어도 표면까지 자라고, (소오스 전위에 결합되도록 구성되는) 하나 이상의 비아(도시되지 않음)를 이용하여 복수의 트렌치(910) 내에서 각각의 소오스에 연결된다.
도 9A에 도시된 바와 같이, 도핑 영역(938)은 웰 이온주입(예를 들면, P-형 웰 이온주입, N-형 웰 이온주입)가 수행될 수 있는 영역이다. 이 실시 예에서, 도핑 영역(938)은 P-웰 도펀트 영역(예를 들면, 도 9C에 도시된 웰 도펀트 영역(962A))에 연관된다. 이 실시 예에서, 표면 쉴드 전극과 표면의 게이트 전극이 반도체 소자(900)에서 제외되기 때문에, 웰 이온주입은 반도체 소자(900)의 더 큰 영역에 걸쳐 수행될 수 있다. 예를 들어, 반도체 소자(300) 내에서 웰 이온주입이 수행될 수 있는 영역은 표면 쉴드 전극(332)의 표면 영역 및/또는 표면 게이트 전극(322)의 표면 영역에 의해 제한되었으며, 이것은 웰 이온주입부를 형성하기 위한 주입을 방해한다. 구체적인 예로서, 도 3B 및 3C는, 게이트 러너 도체(352) 및/또는 소오스 러너 도체(354) 아래에서 에피택셜 층(308)(예를 들어, 메사 영역(360A))의 영역은 표면 쉴드 전극(332) 및 표면 게이트 전극(322)은 게이트 러너 도체(352) 아래 그리고 소오스 러너 도체(354) 아래에 배치되기 때문에 웰 이온주입부로 주입될 수 없다.
대조적으로, 반도체 소자(900)는 표면 쉴드 전극 또는 표면 게이트 전극을 포함하지 않기 때문에, 웰 이온주입부의 형성을 위한 주입이 차단되지 않는다. 따라서, 웰 이온주입부는 반도체 소자(900)의 사실상 전체 표면 영역을 통해 수행될 수 있다.
도. 9C에 도시된 바와 같이, 웰 도펀트 영역(962A)은 소오스 러너(954) 아래 및 게이트 러너 도체(952) 아래에서 연장된다. 도시되진 않지만, 웰 도펀트 영역(962A)은 오직 소오스 러너(954) 아래에서만 또는 (다른 위치에 있다면) 오직 게이트 러너 도체(952)의 아래에서만 연장될 수 있다. 도시되진 않지만, 웰 도펀트 영역(962A)은 페리미터를 향해 (예를 들어, 활성 영역(920)으로부터 멀어지는 방향으로) 연장될 수 있다.
웰 도펀트 영역(962A)이 선택적으로 확장될 수 있는 영역은 선(961)으로 설명된다. 즉, 웰 도펀트 영역 (962A)은 페리미터 트렌치들(990A, 990B) 중 하나 이상까지 확장될 수 있다(예를 들면, 연장될 수도 있고, 위쪽으로 배치되어 인접하게 될 수도 있고, 또는 접촉하게 될 수도 있다). 일부 실시예에서, 선(961)을 따른 웰 도펀트 영역(962A)의 팽창은, 예를 들어, 도. 3A에 도시된 횡단 트렌치(383A)와 같은 횡단 트렌치 또는 몇 가지 예로서 도. 10A에 도시된 횡단 트렌치(983A)의 추가와 관련하여 적용될 수 있다. 횡단 트렌치는, 예를 들면, 트렌치(910A) 내에 배치되는 쉴드 전극(930A)의 에지(예를 들어, 종료 에지)와 실질적으로 정렬되는 에지를 갖는 횡단 트렌치일 수 있다,
웰 도펀트 영역은 페리미터 트렌치들(990A, 990B)의 하나 이상을 넘어 확장될 수 있다(예를 들어 넘어 연장될 수 있고, 또는 넘어 배치될 수 있다). 선(961)은 도. 9A 내지 9N과 관련된 추가 도면에 설명되어 있다. 예를 들면, 반도체 소자(900)의 전체 표면을 도핑함으로써, 예를 들면, 도핑 영역(938)과 관련된 도핑 마스크는 배제될 수 있다.
이 실시 예에서, 바람직한 전하 밸런싱을 위해, 길이(R18)(횡 밸런스 길이로 지칭 될 수 있는)는 깊이(R3)(도. 9B에 도시된)와 동일하거나 보다 더 크다. 길이(R18)는 메인 트렌치 부분(912A)(도. 9B에 나타낸 선(916)에서 시작된)의 끝에서부터 웰 도펀트 지역(962A)(도. 9C에 도시된)의 에지(964A)까지 연장된다. 일부 실시예에서, 길이(R18)는 길이(R17)보다 작거나 같을 수 있고, 또는 길이(R17)보다 더 클 수 있다. (R18이, 예를 들면, R3보다 대략 크도록) 웰 도펀트 영역(962A)의 에지(964A)가 측 방향으로 이격될 때, 항복은 종단 영역(904)에서 발생하는 것보다 활성 영역(902)에서 유지될 수 있다. 반도체 소자(900)의 항복 전압, 테스트(예를 들어, 언클램프 유도 스위칭 (UIS))동안의 신뢰성, 및/또는 소자 성능 등은 웰 도펀트 영역(962A)의 에지(964A)로부터 측 방향 공핍 에지가 거리(R3)와 연관된 수직 공핍보다 클 때 활성 영역(902)에서 유지될 수 있다. 이렇게 함으로써, 수직 방향의 전계가 측 방향 전계보다 더 클 수 있다
다시 도. 9B를 참조하면, 유전체(970A)의 부분(972A)(연장 유전체 또는 유전체의 연장 부분이라고 함)은 트렌치 연장 부분(914A)에 포함된다. 유전체(970A)의 부분(972A)은 트렌치(910A)의 트렌치 연장 부분(914A)의 하부로부터 트렌치(910A)의 적어도 상부까지 수직 방향(D3)을 따라 정렬(예를 들어, 연장)된다. 트렌치(910A)의 상단(트렌치부(914A) 및 메인 트렌치 부분(912A)을 포함하는)은 반도체 소자(900)의 반도체 영역의 상부면을 따라 정렬되는 평면(D4)을 따라 정렬된다. 반도체 소자(900)의 반도체 영역은 에피택셜 층(908)의 상부면과 거의 일치할 수 있다. 유전체(970A)는 하나 이상의 유전체 층들 및/또는 하나 이상의 다른 형성 공정을 사용하여 형성된 하나 이상의 유전체 유형을 포함할 수 있다.
도. 9B에 도시된 바와 같이, 유전체(970A)의 부분(971A)은 메인 트렌치 부분(912A)의 단부에 포함된다. 유전체(970A)의 부분(971A)은 횡 메인 트렌치 부분(912A)의 하부로부터 메인 트렌치 부분(912A)의 적어도 상부까지 수직 방향(D3)을 따라 정렬(예를 들어, 연장)된다. 메인 트렌치 부분(912A)의 상부면은 평면(D4)을 따라 정렬된다.
트렌치(910A)에 포함되는 유전체(970A)의 두께는 트렌치(910A)의 가로축(D1)을 따라 변화한다. 트렌치 연장부(914A)에 포함되는 유전체(970A)의 부분(972A)은 트렌치(910A)의 주 부분(912A)(종단 영역 부분과 활성 영역 부분 모두)에 포함되는 유전체(970A)의 부분의 두께(R2) 보다 큰 트렌치 연장 부분(914A)(수직축(D3)을 따라 정렬되기 때문에 높이로 지칭될 수 있다)에서 적어도 두께(R1)를 가진다. 유전체(970A)의 부분(972A)의 두께는 두께(R1)를 넘어 층간 유전체(IED)(992)의 하부 표면까지 연장된다. 두께(R1)는 트렌치 연장 부분(914A)의 (수직 방향(D3)을 따르는) 깊이와 대략 일치한다.
또한, 메인 트렌치 부분(912A)에 포함된 유전체(970A)의 부분(971A)은 적어도 트렌치(910A)의 주 부분(912A)에 포함된 유전체(970A)의 부분의 두께(R2)보다 크고, 그리고 트렌치 연장 부분(914A)에 포함된 유전체(970A)의 부분(972A)의 두께(R1)보다 작은 두께(R3)(또한 높이로 지칭될 수 있다)를 가진다. 도. 9B에 나타낸 유전체(970A)의 부분(971A)의 두께는 두께(R3)를 넘어 층간 유전체(992)의 하부 표면까지 연장된다. 두께(R3)는 메인 트렌치 부분(912A)의 (수직 방향(D3)을 따르는) 깊이에 대략적으로 대응된다. 따라서, 트렌치(910A)의 깊이는 깊이(R3)에서 깊이(R1)까지 가로축(D1)을 따라 변화한다.
다시 도. 9B를 참조하면, 이 실시예에서, 트렌치 연장 부분(914A)은 유전체(970A)의 부분(972A)을 포함하고, 쉴드 전극을 제외한다. 도시되진 않았지만, 일부 실시예에서, 이러한 트렌치 연장 부분(914A)과 같은 트렌치 연장 부분은 쉴드 전극의 일부(예를 들면, 쉴드 전극의 부분, 리세스 쉴드 전극)를 포함 할 수 있다.
도. 9B에 도시되진 않았지만, 트렌치(910A)의 주 부분(912A)의 유전체(970A)의 부분의 두께(R2)는 가로축(D1)을 따라 변할 수 있다. 예를 들어, 메인 트렌치 부분(912A)의 종단 영역(904)에 포함되는 유전체(970A)의 부분의 두께가 메인 트렌치 부분(912A)의 활성 영역(902)에 포함되는 유전체(970A)의 부분의 두께보다 클 수 있고 또는 그 반대일 수 있다.
도. 9B에 도시된 바와 같이, 트렌치(910A)의 트렌치 연장 부분(914A)의 길이(R16)는 종단 영역(904)에 포함된 (IED(940)의 게이트 유전체 부분(942)의 에지(941)까지의) 트렌치(910A)의 메인 트렌치 부분(912A)의 일부분의 길이(R17)보다 길다. 도시되진 않았지만, 트렌치(910A)의 트렌치 연장 부분(914A)의 길이(R16)는 종단 영역(904)에 포함된 트렌치 (910A)의 메인 트렌치 부분(912A)의 부분의 길이(R17)와 동일하거나 또는 보다 더 짧을 수 있다.
유전체(970A)의 부분(972A)의 두께(R2)는 위에서 설명한 것과 같이 종단 영역의 장점을 갖도록 구성되는 트렌치 연장 부분(914A)에 포함된다. 특히, 메인 트렌치 부분(912A)에 포함되는 유전체(970A)에 걸쳐진 바람직하지 않은 전계 또는 항복은 반도체 소자(900) 내의 트렌치 연장 부분(914A)의 포함을 통해 방지되거나 실질적으로 방지될 수 있다. 즉, 트렌치의 단부(즉, 트렌치 연장 부분(914A)없는 메인 트렌치 부분(912A))에서의 바람직하지 않은 전계 또는 상기 트렌치의 단부에서 유전체에 걸친 항복은 트렌치 연장 부분(914A)과 같은 피쳐들 없이 일어날 수 있다.
다시 도. 9A를 참조하면, 페리미터 트렌치들(990A, 990B)은 복수의 트렌치들(910)의 페리미터 주위에 배치된다. 도. 9B 에 도시된 바와 같이, 페리미터 트렌치들(990A, 990B)은 메인 트렌치 부분(912A)의 깊이(예를 들어, 길이(R3))와 거의 동등한 깊이(R5)를 가진다. 페리미터 트렌치들(990A, 990B)의 깊이(R5)는 트렌치 연장 부분(914A)의 깊이(예를 들어, 길이(R1))보다 작다. 페리미터 트렌치들(990A, 990B) 중 하나 이상의 깊이는 메인 트렌치 부분(912A)의 깊이보다 크거나 작을 수 있다. 페리미터 트렌치들(990A, 990B) 중 하나 이상의 깊이는 트렌치 연장 부분(914A)의 깊이보다 크거나 같을 수 있다. 페리미터 트렌치들(990A, 990B) 중 하나 이상의 폭은 복수의 트렌치(910)의 메인 트렌치 부분(912)의 폭과 같거나 다를(예를 들어, 보다 넓거나, 보다 좁을) 수 있다.
이 실시예에서, 페리미터 트렌치(990A, 990B) 각각은 쉴드 전극의 적어도 일부를 포함한다. 예를 들어, 페리미터 트렌치(990A)는 쉴드 전극(935)(또는 쉴드 전극 부분)을 포함한다. 일부 실시 예에서, 하나 이상의 페리미터 트렌치(990A, 990B)는 리세스 전극을 포함할 수 있고, 또는 쉴드 전극을 포함하지 않을 수 있다(예를 들어, 쉴드 전극을 배제하거나 실질적으로 유전체로 충전될 수 있다). 반도체 소자(900)는 도 9A 내지 도 9N에 도시된 것보다 많거나 적은 페리미터 트렌치를 포함할 수 있다.
도. 9A 에 도시된 바와 같이, 게이트 전극(920A)의 부분은 ILD(992) 아래에 리세스 된다. 게이트 전극(920A)의 리세싱은 도. 9A에 도시된 마스크 층(999)에 대응하는 에지(979)(도. 9B에 도시된)를 정의한다. 리세싱은 게이트 전극(920A)의 (컨택(951)를 사용하는) 자기-정렬된 딤플 컨택 활성 영역에 대해 수행될 수 있다. 정렬 접촉을 위해 비교적 얕은 리세스가 게이트 전극(920A)에 걸쳐 형성될 수 있다. 이러한 실시예는 도 10E에 도시된다. 비아(951)를 통해 게이트 러너 도체(952)와 전기적으로 접촉하는 게이트 전극(920A)의 부분은 리세스되지 않는다. 게이트 전극의 리세싱에 관한 더 자세한 사항은, 예를 들어, 도 10B와 관련하여 아래에 논의된다.
다시 도 9A를 참조하면, 트렌치 연장 부분(914)은 메인 트렌치 부분(912)의 폭과 대략 동일한 폭을 가진다. 본 명세서에 기재된 트렌치의 폭은 트렌치를 통해 수평면을 따라 참조되면서 트렌치의 단면을 가로질러 측정될 수 있다. 폭은 단면 폭으로 지칭될 수 있다. 구체적인 예로서, 트렌치(910A)의 트렌치 연장 부분(914A)은 트렌치(910A)의 메인 트렌치 부분(912A)의 폭(R11)과 대략 동일한 폭(R10)을 갖는다. 폭에 있어서의 이러한 일관성은, 예를 들어, 다양한 장면에서의 트렌치(910E)에서 보여진다. 구체적으로, 도. 9H에 도시된 (복수의 트렌치(910)에 직교하는 트렌치 연장 부분(914)을 통해 선(Q7)을 따라 절단된) 트렌치(910E)는 예를 들면 도 9I에 도시된 (복수의 트렌치(910)에 직교하는 메인 트렌치 부분(912)을 통해 선(Q8)을 따라 절단된) 트렌치(910E)의 폭(R8)과 대략 동일한 폭(R8)을 갖는다. 도 9A에 도시되지는 않았지만, 트렌치 연장 부분(914)의 하나 이상은 메인 트렌치 부분(912)의 하나 이상의 폭보다 작거나 큰 폭을 가질 수 있다.
도시되지 않았지만, 하나 이상의 횡단 트렌치들은 반도체 소자(900)에 포함될 수 있으며, 가로축(D1)과 직교(예를 들어, 실질적으로 직교)하는 세로축(D2)을 따라 정렬될 수 있다. 횡단 트렌치(들)은 상술한 횡단 트렌치(예를 들어, 횡단 트렌치(380A), 횡단 트렌치(383A))와 유사할 수 있다.
도. 9D는 선(Q3)을 따라 절단된 트랜치(910G)에 인접한 메사 영역(960G)의 측 단면도이다. 이 실시예에서, 메사 영역(960G)은 전적으로 종단 영역(904) 내에 배치된다. 도. 9D에 도시된 바와 같이, 웰 도펀트 영역(962G)은 메사 영역(960G)에 포함된다. 전술한 바와 같이, 웰 도펀트 영역(962G)이 확장될 수 있는 영역은 선(961)으로 도시된다.
도. 9E는 도. 9A에 도시된 선(Q4)을 따라 절단된 트렌치(910G)의 측 단면도이다. 이 실시예에서, 트렌치(910G)는 전적으로 종단 영역(904) 내에 배치된다. 트렌치(910G), 및 전적으로 종단 영역(904) 내에 배치된 다른 트렌치들은, 종단 트렌치(918)로 지칭될 수 있다. 트렌치(910G)(연장 유전체(972G)를 포함하는)의 치수는 도. 9B에 도시된 트렌치(910A)의 치수(예를 들어, 바로 옆 치수)와 유사하다. 트렌치(910G)의 치수는 도. 9B에 도시된 트렌치(910A)의 대응 부분과 상이할 수 있다. 예를 들어, 트렌치(910G)는 일정한 깊이를 가질 수 있는데, 이는 (도. 9B에 도시된) 트렌치 연장 부분(914A)의 깊이(R1)와 동일하거나 상이할 수 있고(예를 들면, 보다 깊거나 또는 보다 얕을 수 있고), 또는 메인 트렌치 부분(912A)의 깊이(R3)와 동일하거나 상이할 수 있다(예를 들면, 보다 깊거나 또는 보다 얕을 수 있다).
트렌치(910G) 내에 배치된 쉴드 전극(930G)는 전기적으로 플로팅이 될 수 있다. 트렌치(910G) 내에 배치된 쉴드 전극(930G)은 전기적으로 소오스 전위에 연결될 수 있다. 따라서, 쉴드 전극(930G)은 도. 9B에 도시된 쉴드 전극(930A)과 동일한 소오스 전위에 묶여있을 수 있다. 트렌치(910G) 내에 배치된 쉴드 전극(930G)은 리세스 될 수 있다. 전술한 바와 같이, 웰 도펀트 영역(962G)이 확장될 수 있는 영역은 선(961)으로 도시된다.
도. 9F는 도. 9A에 도시된 선(Q5)을 따라 절단된 엔드 트렌치(910D)에 인접한 메사 영역(960C)의 측 단면도이다. 이 실시예에서, 메사 영역(960C)은 도핑 영역(938)의 외부에 배치된다. 따라서, 웰 도펀트 영역은 메사 지역(960C)에서 제외된다. 전술한 바와 같이, 웰 도펀트 영역이 단면적의 하나 이상의 부분에 포함될 수 있는 영역은 선(961)으로 도시된다.
도. 9G는 도. 9A에 도시된 선(Q6)을 따라 절단된 엔드 트렌치(910D)의 측 단면도이다. 엔드 트렌치(910D)는 유전체(970D)로 충전된다. 도시되진 않았지만, 일부 실시예에서, 엔드 트렌치(910D)의 적어도 일부는 쉴드 전극을 포함할 수 있다. 엔드 트렌치(910D)는, 예를 들어, 트렌치(910A)의 길이와 대략 동일한 길이(가로 방향(D1)을 따라)를 가질 수 있다.
엔드 트렌치(910D)는 페리미터 트렌치(990A, 990B)의 깊이(R5)보다 더 깊은 깊이(R12)를 가진다. 엔드 트렌치(910D)는 페리미터 트렌치(990A, 990B)의 하나 이상의 깊이보다 같거나 작은 깊이(E12)를 가질 수 있다. 이 실시예에서, 엔드 트렌치(910D)의 깊이(R12)는 (도. 9B에 도시된) 트렌치 연장 부분(914A)의 깊이(예를 들어, 길이(R1))와 대략 동일하다. 엔드 트렌치(910D)는 (도. 9B에 도시된) 트렌치 연장 부분(914A)의 깊이(예를 들어, 길이(R1))보다 작거나 큰 깊이(R12)를 가질 수 있다. 엔드 트렌치(910D)는 트렌치(910A)의 깊이 변화에 유사하게 변화하는 깊이를 가질 수 있다.
도시되진 않았지만, 일부 실시예에서, 유전체로 채워지고 엔드 트렌치(910D)와 유사한 다중 트렌치가 반도체 소자(900)에 포함될 수 있다. 이러한 실시예가 상기 도. 4A 내지 4E와 관련하여 설명된다. 도시되진 않았지만, 일부 실시예에서, 폭이 변화하고 트렌치(910C)와 같은 쉴드 전극을 포함하는 부분을 갖는 트렌치는 엔드 트렌치일 수 있다. 그러한 실시예에서, 엔드 트렌치(910D)는 생략될 수 있다.
상술 한 바와 같이, 도. 9H는 복수의 트렌치들(910)과 직교하는 트렌치 연장 부분(914)을 통해 선(Q7)(도. 9A에 도시된)을 따라 절단된다. 이 실시예에서, 트렌치 연장 부분의 복수의 트렌치들(910)의 폭은 메인 트렌치 부분에서의 복수의 트렌치들(910)의 폭과 동일하다. 또한, 복수의 트렌치들(910) 폭의 각각은 트렌치 연장 부분 내의 복수의 트렌치(910)에 걸쳐 동일하다. 예를 들어, 도. 9H에 도시된 엔드 트렌치(910D)는 트렌치(910E)의 트렌치 연장 부분의 폭(R8)과 거의 동일한 폭(R13)을 가진다. 엔드 트렌치(910D)은 트렌치(910E)의 트렌치 연장 부분의 폭(R8) 보다 크거나 작은 폭을 가질 수 있다.
(인접한 트렌치들인) 엔드 트렌치(910D)와 엔드 트렌치(910C) 사이의 피치(R14)는 (인접한 트렌치들인) 트렌치(910E)와 트렌치(910F) 사이의 피치(R15)과 거의 동일하다. 엔드 트렌치(910D)와 엔드 트렌치(910C) 사이의 피치 (R14)는 트렌치(910E)와 트렌치(910F) 사이의 피치(R15)보다 작거나, 또는 클 수 있다.
도. 9I는 복수의 트렌치(910)에 직교하는 메인 트렌치 부분(912)을 통해 선(Q8)(도. 9A에 도시된)을 따라 절단된 측 단면도이다. 이 실시예에서, 게이트 러너 도체(952)는 복수의 트렌치(910)의 상부에 배치되고, 선(Q8)은 복수의 트렌치(910)로부터 내부 트렌치(917)의 상대적으로 얕은 부분을 따라 교차한다. 이 절단선(Q9)을 따라 (내부 트렌치 (917)를 포함하는) 복수의 트렌치(910)의 나머지가 각각 쉴드 전극을 포함하는 반면, 엔드 트렌치(910D 및 910C)(즉, 엔드 트렌치(913)) 모두는 쉴드 전극 없는 유전체를 포함한다. 또한, 엔드 트렌치(910D, 910C)의 깊이(R12)는 쉴드 전극을 포함하는 나머지 트렌치들(예를 들면, 비-엔드 트렌치, 내부 트렌치(917))의 깊이보다 더 크다.
상술한 바와 같이, 이 실시예에서, 트렌치 연장 부분의 복수의 트렌치(910)의 폭은 메인 트렌치 부분에서의 복수의 트렌치(910) 폭과 동일하다. 또한, 복수의 트렌치(910) 폭의 각각은 메인 트렌치 부분 내의 복수의 트렌치(910)에 걸쳐 동일하다. 예를 들어, 도. 9I에 도시된 바와 같이 메인 트렌치 부분의 엔드 트렌치(910D)는 트렌치(910E)의 메인 트렌치 부분의 폭(R8)과 거의 동일한 폭(R13)을 가진다. 엔드 트렌치(910D)는 트렌치(910E)의 메인 트렌치 부분의 폭(R8) 보다 크거나 작은 메인 트렌치 부분 내의 폭을 가질 수 있다.
도. 9J는 게이트 러너 도체 (952)와 소오스 러너 도체(954) 사이의 복수의 트렌치(910)에 직교하는 메인 트렌치 부분(912)을 통해 선(Q9)(도. 9A에 도시된)을 따라 절단된 측 단면도이다. 복수의 트렌치 (910)의 내부 트렌치(917)의 다른 종류는 이 도면에 포함되어 있다. 이 절단선(Q9)을 따라 복수의 트렌치(910)의 나머지가 각각 적어도 쉴드 전극을 포함하는 반면, 엔드 트렌치(913)는 쉴드 전극 없는 유전체를 포함한다. 구체적으로는, 전이 영역 트렌치(915)(내부 트렌치(917)에 포함된다)로 지칭될 수 있는 트렌치(910G 및 910K) 모두는, 접지되어 있고 각각은 게이트 전극을 포함하지 않는 쉴드 전극을 포함한다. (엔드 트렌치(913) 및 전이 영역 트렌치(915)을 제외한) 나머지 트렌치 각각은 쉴드 전극뿐만 아니라 게이트 전극을 포함한다.
엔드 트렌치(913)는 두 개 미만의 트렌치 또는 둘보다 많은 트렌치를 포함할 수 있고, 전이 영역 트렌치(915)는 두 개 미만의 트렌치 또는 둘보다 많은 트렌치를 포함할 수 있다. 예를 들면, 전이 영역 트렌치(915)는 제외되거나 활성 트렌치로 전환될 수 있다. 이런 실시예에서, 엔드 트렌치 (910C)는 활성 트렌치에 접촉 할 수 있다. 그러한 실시예는, 예를 들어, 도. 9E 도시된다. (그리고 반도체 소자(900) 추가적인 변형과 관련하여 아래에 설명된다)
도. 9E에 도시된 바와 같이, 엔드 트렌치(910C)는 활성 트렌치(910G)와 평행하게 중첩되거나 접촉된다. 달리 말하면, 엔드 트렌치(910C)의 프로파일(점선으로 도시된)은 활성 트렌치(910G)의 프로파일(점선으로 도시된)과 교차(예를 들면, 중첩, 접촉)한다. 따라서, 활성 트렌치(910G)는 엔드 트렌치(910C)에 자기-정렬된다. 유사한 구조는 다른 변형예에 설명되고 나와 있으나, 트렌치 프로파일은 모든 도면에 표시되지는 않는다. 도. 9E에, 표면 쉴드 도체와 표면 게이트 도체는 제외된다.
쉴드 전극은 전기적으로 플로팅이 될 수 있는 전이 영역 트렌치(915)를 포함한다. (가로축(D1)을 따라) 종단 영역(904) 내에 전적으로 배치된 트렌치들인, 트렌치(910C, 910D, 910G 및 910K)는 종단 트렌치(918)로 지칭될 수 있다.
이 실시예에서, 메사 영역(960G)(및 웰 도펀트 영역(962G))은 접지되거나 전기적으로 플로팅 메사 영역일 수 있다. 메사 영역(960G)(및 웰 도펀트 영역 (962G))은 소오스 전위에 연결될 수 있다. 이러한 실시예에서, 소오스 컨택(957) 같은 소오스 컨택은 메사 지역(960G)에 결합될 수 있다. 일부 실시예에서, 엔드 트렌치(913) 같은 하나 이상의 엔드 트렌치 사이의 메사 영역 및/또는 전이 영역 트렌치(915) 같은 전이 영역 트렌치들 간의 메사 영역은 전기적 플로팅 또는 접지될 수 있다. 하나 이상의 전이 영역 트렌치들 간의 메사 영역은 소오스 전위에 연결될 수 있다. 또한, 일부 실시예에서, 전이 영역 트렌치(915) 및 엔드 트렌치(913) 사이에 위치하는 메사 영역은 전기적으로 플로팅이 될 수 있다.
도. 9K는 종단 영역(904)을 통하고 활성 영역(902)의 내인 도. 9A에 도시된 선(Q10)을 따라 절단된 복수의 트렌치(910)의 메인 트렌치 부분(912)의 측 단면도이다. 복수의 트렌치(910)의 단면도의 일부는 종단 영역(904)에 포함되고, 복수의 트렌치(910)의 단면도의 일부는 활성 영역(902)에 포함된다.
엔드 트렌치(910D)의 폭은 가로축(D1)을 따라 실질적으로 일정하기 때문에, 이 실시 예에서 엔드 트렌치(910D)의 폭(R13)(도. 9K에 도시된)은 절단선(Q10)을 따른 것과, 예를 들어, (도. 9H에 도시된) 절단선(Q7)을 따라 절단된 것이 같다. 비슷하게, 예를 들면, 트렌치(910C) 및 트렌치(910E)와 같은 트렌치의 적어도 일부의 폭이 가로축(D1)을 따라 일정(실질적으로 일정)하다.
도. 9K에 도시된 바와 같이, 그 사이에 소오스 이온주입부를 포함하는 복수의 트렌치(910)로부터의 트렌치들은 활성 소자 트렌치(919)로 지칭될 수 있다. 활동 소자 트렌치(919)의 일반적인 구조, 부분적 활성 게이트 트렌치, 종단 트렌치들(918), 소오스 이온주입부 등은 도. 3I에 도시된 것들과 비슷하기 때문에, 이러한 피쳐들은 달리 지적된 것을 제외하고 도. 9K와 관련하여 여기서 다시 설명하지는 않을 것이다. 도. 9K에 도시되지는 않았지만, 엔드 트렌치(910D 및/또는 910C)는 쉴드 전극(예를 들면, 리세스 쉴드 전극, 아래에 배치된 두꺼운 바닥 산화막을 갖는 쉴드 전극, 전기적 플로팅 쉴드 전극, 소오스 전위에 결합 된 쉴드 전극(예를 들면, 소스 도체 러너(954)를 통해) 또는 게이트 전위(예를 들면, 게이트 도체 러너(952)를 통해))의 적어도 일부를 포함할 수 있다.
도. 9L은 도. 9B의 변형이다. 도. 9B에 도시된 바와 같이, 길이(R17)는 (도 9B에 도시된) 부분(971A)이 제외되도록 유전체(970A)의 에지(도시되지 않음)와 에지(941)사이에서 연장된다. 일부 실시예에서, 부분(971A)이 포함될 수 있다. 도. 9L에 도시된 바와 같이, 반도체 소자(900)는 리세스(도. 12H에 도시된 쉴드 전극(930G)의 리세스 부분(936G) 위에 배치된 유전체와 유사하거나 동일한)된 유전체 부분(974A)(또한 돌기 유전체로 지칭될 수 있고, 점선으로 도. 9L에 도시된다)를 포함한다. 따라서, 쉴드 전극(930A)의 부분은 유전체 부분(974A) 아래로 리세스 된다. 유전체 부분(974A)은 트렌치 연장 부분(914A)에 포함된 유전체(970A)의 부분(972A)과 교차되거나(예를 들어, 접촉되거나, 중첩되거나), 또는 그의 일부이다(또는 트렌치 연장 부분(914A)의 프로파일(이 도면에서는 점선으로 표시되지 않은)과 교차한다). 유전체 부분(974A) 아래 쉴드 전극(930A)의 리세스의 깊이는 전극간 유전체(940)의 하부 표면과 대략 동일한 깊이이다. 도. 9B에 도시된 바와 같이, (왼쪽에서 오른쪽으로) 쉴드 전극(930G)은 유전체 부분(974A) 아래에 리세스(예를 들어, 첫번째 리세스)되고, 유전체 부분(974A)의 에지(943)와 전극간 유전체(940)의 에지(941)의 사이에는 리세스되지 않고(예를 들어, 수직으로 돌출하여, 트렌치(910A)의 상부까지 연장되고), 그리고 그 다음에는 전극간 유전체(940) 아래로 다시 리세스(예를 들면, 두번째 리세스)된다. 도. 9M은 도. 9L에 도시된 유전체(974A)에 대응하는 유전체(974G)(돌기 유전체로 지칭될 수 있다)를 포함하는 트렌치(910G)를 도시한 도면이다. 반도체 소자(900)의 다른 피쳐들의 다수는, 도 9C에 도시된 웰 도펀트 영역(962A)의 에지(964A)처럼 도 9L 및 도 9M에 도시된 피쳐들에 통합될 수 있다.
유전체(974A)(및 다른 실시예에 도시된 유사한 돌출 유전체들)는 트렌치(910A)의 단부 근처에 높은 전기장을 제거할 수 있고, 따라서 반도체 소자(900)(및 연관된 종단 영역(904))의 안정성, 신뢰성 및 항복 전압을 증가시킨다. 유전체(974A)는 트렌치(910A)의 단부(유전체(970A)의 부분(972A) 근처 및 왼쪽을 향하는 방향(D1)을 따라)를 향하는 높은 측면 전기장을 완화할 수 있는데, 이는 트렌치(910A)의 단부 근처의 상대적으로 가벼운 표면 도핑 농도에 기인할 수 있다.
도 10a 내지 10o는 도 9a 내지 9n에 도시된 반도체 소자(900)의 특징(features) 중 적어도 일부에 대한 변형들을 도시하는 도면들이다. 따라서, 도 9a 내지 9n에 포함된 참조번호 및 특징들은 일반적으로 유지되고, 일부 특징들은 도 10a 내지 10o에 관련하여 다시 설명하지 않는다.
도 10a 내지 10o에서, 엔드 트렌치(end trench, 910C)와 유사한 페리미터 트렌치(perimeter trench, 910L)가 반도체 소자(900) 내에 배치된다. 페리미터 트렌치(910L)는 복수의 트렌치(910)의 내에 포함되고 가로축(D1)을 따라 정렬되는 부분을 포함한다. 페리미터 트렌치(910L)는 페리미터 트렌치(990A, 990B) 각각이 쉴드 전극을 포함하는 반면 유전체(및 쉴드 전극이 배제)로 채워지기 때문에, 페리미터 트렌치(910L)는 페리미터 트렌치(990A, 990B)와 다르다.
또한, 도. 10a내지 10o에 도시된 바와 같이, 엔드 트렌치(910C)는 횡단 트렌치(983A)에 연결된다. 엔드 트렌치(910C) 및 횡단 트렌치(983A)는 횡 부분을 가지는 페리미터 트렌치로 일괄하여 지칭될 수 있다. 엔드 트렌치(910C), 횡단 트렌치(983A), 및/또는 페리미터 트렌치(910L)는 동일한 에칭 공정, 또는 분리된 여러 에칭 공정을 사용하여 제조할 수 있다.
횡단 트렌치(983A)는 도. 7A 내지 7J와 관련하여 도시되고 기술된 횡단 트렌치(383A)와 유사하다. 횡단 트렌치(983A)는 복수의 트렌치(910)(또는 평행한 트렌치)의 단부에 배치되어 있기 때문이다. 따라서, 복수의 트렌치(910)는 도. 9A 내지 9N과 관련하여 논의된 바와 같이 트렌치 연장 부분과 메인 트렌치 부분으로 양분되지 않는다. 구체적으로는, 도. 9A에 도시된 횡단 트렌치(983A)는 페리미터 트렌치들(990A, 990B, 910L)(세로축(D2)을 따라)에 평행하게 정렬되나, 종단 트렌치(990A, 990B, 910L) 및 횡단 트렌치(983A)와 직교하여 정렬되는 복수의 트렌치(910)의 단부 사이에 배치된다. 도. 10B내지 10O에 포함되는 다른 컷을 따른 측 단면도는 도. 10A에 도시된 평면도와 동일한 크기(예를 들면, 트렌치의 숫자 등)로 반드시 그려지지 않는다.
도 10b는 선(Q1)을 따라 절단된 반도체 소자(900)의 측 단면도를 도시한 도면이다. 반도체 소자(900)의 측 단면도가 트렌치(910A)의 중심과 대략 교차하는 평면이도록 절단선(Q1)은 대략 트렌치(910A)의 중심선을 따fms다. 도. 10B에 도시된 바와 같이, 트렌치(910A)는 내부에 배치된 유전체(970A)를 포함한다. 특히, 유전체(970A)의 일부는 측벽에 결합되고 (예를 들면, 선, 위에 배치되고) 유전체(970A)의 일부는 트렌치(910A)의 메인 트렌치 부분(912A) 내의 트렌치(910A)의 하부 표면에 결합된다.
도. 10B에 도시된 바와 같이, 게이트 전극(920A) 및 쉴드 전극(930A)의 부분(931A)은 반도체 소자(900)의 활성 영역(902)에 포함되는 트렌치(910A) 내에 배치된다. 게이트 전극(920A) 및 쉴드 전극(930A)은 전극간 유전체(940)의 적어도 일부분에 의해 분리(예를 들어, 절연)된다. 쉴드 전극(930A)의 부분(933A)은 트렌치(910A)에 배치되고 유전체(970A)에 의해 에피택셜 층(908)으로부터 절연된다. 쉴드 전극(930A)의 부분(933A)은 쉴드 전극의 종단 영역 부분으로서 지칭될 수 있고, 쉴드 전극(930A)의 부분(931A)은 쉴드 전극의 활성 영역 부분으로서 지칭될 수 있다.
유전체 부분(976A)이 횡단 트렌치(983A)내에 배치된다. 횡단 트렌치(983A)의 유전체 부분(976A)은 트렌치(910A)에 포함되는 유전체(970A)에 연결된다. 유전체 부분(976A) 및 유전체(970A)는 하나 이상의 다른 유전체 형성 공정(예, 열 유전체 형성 공정, 퇴적 공정)을 사용하여 형성될 수 있다. 따라서, 유전체 부분(976A) 및 유전체(970A)는 서로 다른 유전체가 될 수 있다.
페리미터 트렌치(910L) 및 횡단 트렌치(983A)는 트렌치(910A)에 포함되는 유전체(970A)의 부분의 두께(R2)보다 큰 깊이(R1)를 가진다. 페리미터 트렌치(990A, 990B)는 트렌치(910A)의 깊이(R3)와 거의 동일한 깊이(R5)를 가진다. 페리미터 트렌치(990A, 990B)의 깊이(R5)는 페리미터 트렌치(910L) 및 횡단 트렌치 (983A)의 깊이(R1) 미만이다. 페리미터 트렌치(990A, 990B) 중 하나 이상의 깊이는 횡단 트렌치(983A) 및/또는 페리미터 트렌치(910L)의 깊이보다 작거나 클 수 있다. 페리미터 트렌치(990A, 990B) 중 하나 이상의 깊이는 트렌치(910A)의 깊이보다 크거나 동일할 수 있다. 도시되진 않았지만, 횡단 트렌치(983A)는 트렌치(910A)의 깊이(R3)와 거의 동일한 깊이를 가질 수 있다.
페리미터 트렌치(990A, 990B) 중 하나 이상의 폭은 복수의 트렌치들(910)의 폭, 횡단 트렌치(983A)의 폭 및/또는 페리미터 트렌치(910l)의 폭과 대략 동일하거나 상이(예를 들면, 보다 넓은, 보다 좁은)할 수 있다. 페리미터 트렌치(910L)는 페리미터 트렌치(990A)의 폭(R20)보다 큰 폭(R19)을 가질 수 있다. 마찬가지로, 횡단 트렌치(983A)는 페리미터 트렌치(990A)의 폭(R20)보다 큰 폭(R21)을 가질 수 있다. 비록 횡단 트렌치(983A)의 단면 치수 및 페리미터 트렌치(910L)의 단면 치수가 대략 동일하지만, 단면 치수가 상이할 수 있다.
이 실시 예에서, 쉴드 전극(930A)의 부분(933A)은 횡단 트렌치(983A) 내에 배치 된 유전체 부분(976A)과 접촉한다. 또한, 쉴드 전극(930A)의 부분(933A)은 유전체 부분(977A)에 의해 층간 유전체(992)로부터 절연된다. 유전체 부분(977A)은 게이트 러너 도체(952) 아래에 배치되고, 필드 유전체(974)의 두께보다 작은 두께를 갖는다. 게이트 전극(920A)은 유전체 부분(997A)의 아래에 배치되고 ILD(992)의 하부 표면에 대하여 상대적으로 낮은 정도로 리세스된 (또는 전혀 리세스되지 않은) 제2부분과 대비하여 필드 유전체(974)의 아래로 ILD(992)의 하부 표면에 대하여 리세스된 제1부분을 갖는 것으로 지칭될 수 있다. 즉, 게이트 전극(920A)은 (유전체 부분(977A) 아래 및 게이트 러너 도체(952) 아래에 배치될 수 있는) 제 1 리세스 부분 및 (필드 유전체(974) 아래 및 소오스 러너 도체(954) 아래에 배치된 적어도 한 부분을 가질 수 있는) 제 2 리세스 부분을 포함할 수 있다.
유전체 부분(977A)은 필드 유전체(974)의 일부일 수 있다. 유전체 부분(977A)은 비아(951) 주위에 배치될 수 있다(예를 들어, 주위에 페리미터를 정의할 수 있다). 유전체 부분(977A)이 게이트 유전체 부분(942)에 접촉될 수 있거나, 배치될 수 있다.
이 실시예에서, 횡단 트렌치(983A)는 복수의 트렌치(910)의 하나 이상의 자기-정렬 에칭에 사용될 수 있다. 구체적으로는, 횡단 트렌치(983A)를 형성하는 데 사용되는 제 1 마스크는 복수의 트렌치(910)를 형성하는데 사용되는 제 2 마스크와 겹칠 수 있다. 따라서, 상기 오버랩이 횡단 트렌치(983A)가 복수의 트렌치(910)(또는 이들의 단부)의 하나 이상과 여전히 교차하는 결과를 가져올 것이기 때문에 제 1 마스크 및 제 2 마스크의 오정렬은 문제가 되지 않을 수 있다. 오버랩의 도면(마스킹 관점에서)은 도. 10L에 도시된다. 도. 10L 에 도시된 바와 같이, 복수의 트렌치(910)의 단부(929)는 횡단 트렌치(983A)와 교차한다.
다시 도. 10B를 참조하면, 이 실시예에서, 페리미터 트렌치(910L) 및 횡단 트렌치(983A) 각각은 쉴드 유전체를 제외한다. 도시되지는 않았지만, 일부 실시 예에서, 페리미터 트렌치(910L)의 적어도 일부 및/또는 횡단 트렌치(983A)의 적어도 일부는 쉴드 전극(예를 들어, 전기적 플로팅 쉴드 전극, 리세스 쉴드 전극)의 일부를 포함할 수 있다.
도. 10C는 선(Q2)을 따라 절단된 메사 영역(960A)의 측 단면도이다. 이 단면도에서, 웰 도펀트 영역(962A)은 소오스 러너 도체(954) 아래 및 게이트 러너 도체(952) 아래로 연장된다. 이 실시예에서, 웰 도펀트 영역(962A)은 횡단 트렌치(983A)에 포함된 유전체 부분(976A)과 접촉한다. 이전의 실시예에 따르면, 웰 도펀트 영역(962A)가 확장될 수 있는 영역은 선(961)으로 도시된다.
전술한 바와 같이, 웰 도펀트 영역(962A)이 확장될 수 있는 영역은 선(961)으로 도시된다. 즉, 웰 도펀트 영역(962A)은 페리미터 트렌치(990A, 990B) 중 하나 이상까지 확장될 수 있다(예를 들면, 연장될 수 있고, 위에 배치되어 인접할 수 있고, 또는 접촉할 수 있다). 웰 도펀트 영역은 페리미터 트렌치(990A, 990B)의 하나 이상을 넘어 확장될 수 있다(예를 들어, 넘어 배치되거나, 넘어 연장될 수 있다). 선(961)은 도 10A 내지 10K와 관련된 추가 도면에 도시되어 있다.
웰 도펀트 영역(962A)은 게이트 전극(920A)의 왼쪽 에지와 쉴드 전극(933A)의 왼쪽 에지 사이의 단부로 절단되어질 수 있다(예를 들면, 연장될 수 있고, 위에 배치되어 인접할 수 있고, 또는 접촉할 수 있다).
유사한 구조와 피쳐들은 도. 10G에 도시된 바와 같이 선(Q3)을 따라 절단된 메사 영역(960G)의 단면도에 도시되어있다. 도. 10G에서, 메사 영역(960G)은 전적으로 종단 영역(904) 내에 배치된다. 따라서, 소오스 러너 도체(954)는 메사 영역(960G)으로부터 절연될 수 있는(예를 들면, 접촉하지 않는) 실질적으로 편평한 하부 표면을 갖는다. 소오스 러너 도체(954)는, 예를 들어, 하나 이상의 비아를 사용하여 메사 영역(960G)의 적어도 일부와 접촉하도록 구성될 수 있다.
도. 10D는 선(Q1)을 따라 절단된 반도체 소자(900)의 트렌치(910A)의 변형의 측 단면도이다. 이 실시예에서, 쉴드 전극(930A)은 횡단 트렌치(983A)에 포함되는 유전체 부분(976A)과 접촉한다. 쉴드 전극(930A)은, 그러나, 트렌치(910A)의 종축(D1)을 따라 일정한 두께(R22)를 가진다. 이 실시예에서 종단 영역(904)은 횡단 트렌치(983A)의 측벽을 따라 대략 정렬된다. 또한, 쉴드 전극(930A)은 오히려 종단 영역(904)에 배치된 제 1 부분 및 활성 영역(902)에 배치된 제 2 부분을 갖는 것보다, 활성 영역(902) 내에 완전히 배치된다. 또한, IED(940)의 게이트 유전체 부분(942)은 횡단 트렌치(983A)에 포함된 유전체 부분(976A)과 접촉한다. 일부 실시예에서, IED의 게이트 유전체 부분(942)은 돌기 유전체로 지칭될 수 있고, 돌기 유전체로서 기능할 수 있다(예를 들어, 도. 9L에 나타낸 돌기 유전체(974A)와 유사).
도 10E 및 10F는 도 10A에 도시된 트렌치(910A)의 트렌치 구조를 변형한 측 단면도를 도시한다. 도. 10E에 도시된 바와 같이, 게이트 전극(920A)은 도. 10F에 도시된 게이트 전극(920A)보다 낮은 정도로 리세스된다. 따라서, 게이트 전극(920A) 및 층간 유전체(992) 사이에 배치된 필드 유전체(974)는 도. 10F에서보다 도. 10E에서 더 얇다.
도. 10E 내, 활성 영역(902) 내의 필드 유전체(974)의 제 1 부분이 종단 영역(904)에 포함되는 필드 유전체(974)의 제 2 부분의 두께보다 작은 두께를 갖는다. 또한 도. 10E에 도시된 바와 같이, 필드 유전체(974)는 게이트 전극(920A)의 상부면을 따라 상대적으로 일정한 두께를 갖는다.
도. 10F 내, 활성 영역(902) 내의 필드 유전체(974)의 제 1 부분이 종단 영역(904)에 포함되는 필드 유전체(974)의 제 2 부분의 두께와 대략 같은 두께를 갖는다. 도. 10F에서, 필드 유전체(974)는 필드 유전체 (974)의 제 1 부분의 두께 및/또는 필드 유전체(974)의 제 1 부분보다 작은 두께를 가지는 쉴드 유전체(930A)의 부분(933A) 위에 (및 ILD(992)의 아래에) 배치된 제 3 부분을 가진다. 또한 도. 10E에 도시된 바와 같이, 필드 유전체(974)는 게이트 전극(920A)의 상부면을 따라 상대적으로 일정한 두께를 갖는다. 도. 10B, 10D, 10E 및 10F에 도시된 피쳐들은 상호 배타적인 조합 이외의 임의의 조합으로 결합될 수 있다.
도. 10H는 도 10A에 도시된 선(Q4)을 따라 절단된 트렌치(910G)의 측 단면도이다. 이 실시예에서, 트렌치(910G)는 전적으로 종단 영역(904) 내에 배치된다. 도. 10H에 도시된 바와 같이, 쉴드 전극(930G)은 트렌치(910G)의 바닥을 따라 유전체(970G)로부터 필드 산화물(974)까지 연장된 두께를 갖는다. 필드 산화물(974)은 평면(D4)을 따라 정렬될 수 있다. 트렌치(910G) 내에 배치된 쉴드 전극(930G)이 리세스될 수 있다.
도. 10I는 도. 10A에 도시된 선(Q5)을 따라 절단된 엔드 트렌치(910C)에 인접한 메사 영역(960G)의 측 단면도이다. 이 실시예에서, 메사 영역(960G)은 도핑 영역 (938)의 외부에 배치된다. 따라서, 웰 도펀트 영역은 메사 지역(960G)에서 제외된다.
도. 10J는 도. 10A에 도시된 선(Q6)을 따라 절단된 엔드 트렌치(910C)의 측 단면도이다. 엔드 트렌치(910C)는 내부에 배치된 유전체(970C)를 가진다. 도시되지는 않았지만, 일부 실시예에서, 엔드 트렌치(910C)의 적어도 일부는 쉴드 전극을 포함할 수 있다. 엔드 트렌치(910C)는 예를 들면, 트렌치(910A)의 길이와 대략 동일한 길이(길이 방향(D1)을 따라)를 가질 수 있다.
도. 10K는 도. 10A에 도시된 선(Q7)(세로축(D2)을 따라)을 따라 절단된 횡단 트렌치(983A)의 측 단면도이다. 횡단 트렌치(983A)는 내부에 배치된(예를 들어, 횡단 트렌치(983A)의 하단으로부터 횡단 트렌치(983A)의 상단까지) 유전체(973A)를 가진다. 도시되지는 않았지만, 일부 실시예에서, 횡단 트렌치(983A)의 적어도 일부는 쉴드 전극을 포함할 수 있다. 횡단 트렌치(983A)는 예를 들면, 트렌치 (910A)의 길이와 대략 동일한 길이(길이 방향(D1)을 따라)를 가질 수 있다.
도. 10M은 도. 10H의 변형이다. 도 10M에 도시된 바와 같이, 반도체 소자(900)는 리세스된(도. 9M에 도시된 쉴드 전극(930G)의 위에 배치된 유전체와 유사하거나 동일한) 유전체 부분(974G)을 포함한다. 따라서, 쉴드 전극(930G)의 부분은 유전체 부분(974G)(예를 들면, 돌출 유전체) 아래에 리세스되고, 유전체 부분(974G)은 횡단 트렌치(983A)에 포함된 유전체 부분(976A)과 결합된다. 그러나 유전체 부분(974A)(도. 10M에 도시된 유전체 부분(974G)에 대응하는)을 포함하는 반도체 소자(900)의 다른 변형은 도 10O에 도시된다. 도. 10O은 도. 10B의 변형이고, 쉴드 전극(930A) 부분(933A)은 제외된다.
도. 10N은 반도체 소자(900)의 다른 변형예를 도시한다. 도. 10N에 도시된 바와 같이, 웰 도펀트 영역(962A)의 에지(964G)는 길이(R24)를 갖는 갭(예를 들어, 반도체 영역)만큼 횡단 트렌치(983A)(예를 들면, 횡단 트렌치(983A)의 측벽)로부터 이격된다. 길이(R24)는 길이(R25)(도. 10M 또는 10O에 도시된)보다 작거나 같거나, 또는 길이(R25)보다 클 수 있다. 길이(R24)는 횡단 트렌치(983A)로부터 게이트 전극(920A)의 에지까지의 길이(R29)(도. 10E에 도시된)보다 작거나 같을 수 있고, 또한 길이(R29)보다 클 수 있다. 또한 길이(R29)는 도 10F와 같은 다른 도면들에도 도시된다. 이 실시예에서, 바람직한 전하 균형을 위해, 길이(R24)(수평 밸런스 길이로 지칭 될 수 있다)는 깊이(R3)(도. 10B, 10D, 10E, 10F 및 10O에 도시된)와 같거나 보다 더 크다.
도. 10A와 관련된 이 실시 예에서 선(Q8 내지 Q10)을 따른 단면의 일반적인 피쳐들은 도. 9I내지 9K 및 9N에 도시된 절단선(Q8 내지 Q10)을 따른 피쳐들과 유사하다. 따라서, 선(Q8 내지 Q10)을 따른 단면 다이어그램은 도. 10A와 연결에 표시되지 않는다.
도 11a 내지 11e는 도 9a 내지 9n 및 도 10a 내지 10o에 도시된 반도체 소자(900)에서의 피쳐들 중 적어도 일부에서의 변형들을 도시하는 도면들이다. 따라서, 도 9a 내지 9n 및 도 10a 내지 10o에 포함된 참조 번호들 및 피쳐들은 일반적으로 유지되고, 일부 피쳐들은 도 11a 내지 11e 에 관련하여 다시 설명되지 않는다. 특히, 도 11b 내지 11e는 절단선(Q8 내지 Q10)에 따른 변형들을 각각 도시한다.
도 11a에 도시된 바와 같이, 페리미터 트렌치(910L)는 복수의 트렌치들(910)내에 포함된 가로 종축(D1)을 따라 정렬된 부분을 포함한다. 페리미터 트렌치들(990A, 990B) 각각이 쉴드 전극을 포함하는 한편, 페리미터 트렌치(910L)는 유전체로 채워지기 때문에 (그리고 쉴드 전극을 제외하기 때문에) 페리미터 트렌치(910L)는, 페리미터 트렌치들(990A, 990B)와 다르다.
또한, 도 11a 내지 11m에 도시된 바와 같이, 엔드 트렌치(910C)는 횡단 트렌치(983A)에 결합된다. 엔드 트렌치(910C) 및 횡단 트렌치(983A)는 횡 부분을 가진 페리미터 트렌치로 총괄하여 지칭 될 수 있다.
본 실시 예에서, 엔드 트렌치(910C)의 적어도 일부는 내부 트렌치(917)의 바깥 쪽인 트렌치(910G)에 결합(예를 들어, 중첩)된다. 엔드 트렌치(910C) 및 트렌치(910G)는 가로축(D1)을 따라 결합된다. 따라서, 엔드 트렌치(910C) 및 트렌치(910G) 사이의 메사 영역은 반도체 소자(900)에서 제외된다. 즉, 엔드 트렌치(910C) 및 트렌치(910G)는 하나의 트렌치 구조를 형성하기 위해 조합된다.
도 11b는 복수의 트렌치들(910)에 수직인 메인 트렌치 부분들(912)을 통과하는 (도 11a에 도시된) 선(Q9) 을 따라서 절단한 측 단면도이다. 본 실시 예에서, 게이트 러너 도체(952)는 복수의 트렌치들(910) 위에 배치되고, 선(Q8)은 복수의 트렌치들(910)로부터 내부 트렌치들(917) 상대적으로 얕은 부분을 따라 교차한다. 엔드 트렌치(910L 및 910C)(즉, 엔드 트렌치들(913)) 양자는, 이 절단선(Q8)을 따라 (내부 트렌치들(917)을 포함하는) 복수의 트렌치들(910)의 나머지가 쉴드 전극을 포함하는 한편, 쉴드 전극 없는 유전체를 포함한다. 또한, 엔드 트렌치들(910L, 910C)의 깊이(R12)는 쉴드 전극들을 포함하는 나머지 트렌치들 (예를 들면, 비-엔드 트렌치들, 내부 트렌치들(917))의 깊이보다 더 크다.
도 11b에 도시된 바와 같이, 엔드 트렌치(910C)는 트렌치(910G)에 결합된다. 즉, 엔드 트렌치 (910C)의 프로파일은 활성 트렌치(910G)의 프로파일과 교차 또는 겹쳐진다. 트렌치(910G)는 엔드 트렌치(910C)의 깊이(R12)보다 얕은 깊이(R23)를 가진다. 또한, 엔드 트렌치(910C)는 쉴드 전극을 포함하지 않는 한편(예를 들면, 쉴드 전극을 제외하고, 트렌치(910C)의 단면 중심선을 따라 유전체를 포함하고), 트랜치(910G)는 (트렌치(910G)의 단면 중심선을 따라) 쉴드 전극을 포함한다. 엔드 트렌치(910C)는 쉴드 전극(예를 들면, 리세스된 전극, 전기적으로 플로팅 쉴드 전극 등)을 포함 할 수 있다. 트렌치(910G)는, 쉴드 전극이 트렌치(910G)의 적어도 본 단면도에서 제외되도록 (트렌치(910G)의 단면 중심선을 따라) 유전체로 채워질 수 있다.
엔드 트렌치(910C) 및 트렌치(910G)의해 정의된 단일 트렌치 구조는, 단일 트랜치 구조들로부터 트랜치들 중 하나의 깊이가 단일 트랜치 구조로부터 다른 트랜치(또는 인접하거나 결합된 트랜치)의 깊이보다 클 때, 두 개의 리세스들 또는 트렌치 하부들(또는 딤플들)을 가질 수 있다. 도 11b에 도시된 실시 예에서 트렌치(910C)의 깊이는 트렌치들(910G 및 910K)보다 크다. 도시되지는 않았지만, 트렌치(910G)의 깊이는 트렌치(910C)보다 클 수 있거나, 트렌치(910G)의 깊이는 트렌치(910K)보다 클 수 있거나, 또는 트렌치(910G)의 깊이는 트렌치들(910K & 910C) 양자보다 클 수 있다. 두 개의 트렌치 구조들이 중첩되기 때문에, 결합된 트렌치들(예를 들어, 트렌치(910G) 및 엔드 트렌치 (910C))은 포인트(911)(또는 정점)를 정의할 수 있다. 트렌치들(910G 및 910C)과 같은 트렌치들의 중첩은 도 3a 내지 7j, 도 9a내지 10o, 및/또는 도 12a 내지 17j와 관련된 것들과 같은 본 명세서에 기재된 임의의 실시 예들에 포함될 수있다.
도 11b에 도시된 바와 같이, 내부 트렌치들(917) 사이의 메사 영역들은 웰 도펀트 영역들을 포함한다. 본 실시 예에서, 메사 영역(960G)(및 웰 도펀트 영역(962G))은 접지되거나 전기적으로 플로팅 메사 영역 일 수 있다. 메사 영역(960G)(및 웰 도펀트 영역(962G))은 소오스 전위에 연결될 수 있다. 일부 실시 예들에서, 엔드 트렌치들(913) 같은 하나 이상의 엔드 트렌치들 사이의 메사 영역 및/또는 전이 영역 트렌치들(915) 같은 전이 영역 트렌치들 사이의 메사 영역은 전기적 플로팅이거나 접지될 수 있다. 하나 이상의 엔드 트랜치들 사이의 메사 영역 및/또는 하나 이상의 전이 영역 트렌치들 사이의 메사 영역은 소오스 전위에 연결될 수 있다. 또한, 일부 실시 예들에서, 전이 영역 트렌치들(915) 및 엔드 트렌치들(913)사이에 배치된 메사 영역은 전기적으로 플로팅이거나 접지될 수 있다. 전이 영역 트렌치들(915) 및 엔드 트렌치들(913) 사이에 배치된 메사 영역은 소오스 전위에 연결될 수 있다.
본 실시 예에서, 엔드 트렌치들(913) 각각의 폭은 내부 트렌치들(917) 의 폭보다 크다. 예를 들어, 도 11b에 도시된 바와 같이, 메인 트렌치 부분의 엔드 트렌치(910L)는 트렌치(910E)의 메인 트렌치 부분의 폭(R8)보다 큰 폭(R26)을 가진다. 또한, 도 11b에 도시된 바와 같이, 엔드 트렌치(910C) 및 트렌치(910G) 조합의 폭(R27)은 엔드 트렌치(910L)의 폭(R26)보다 크다. 도시되진 않지만, 엔드 트렌치(910C) 및 트렌치(910G)는, 엔드 트렌치(910C) 및 트렌치(910G) 조합의 폭 (R27)이 엔드 트렌치(910L)의 폭(R26) 이하가 되도록 정의된 폭을 가질 수 있다. 다른 실시 예들에서, 트렌치(910G)의 폭은 트렌치(910K) 보다 크거나 작을 수 있다.
도 11c는 게이트 러너 도체(952)와 소오스 러너 도체(954) 사이의 복수의 트렌치들(910)과 수직인 메인 트렌치 부분(912)을 통과하는 (도 11a에 도시된) 선(Q9)을 따라 절단된 측 단면도이다. 복수의 트렌치들(910)로부터의 내부 트렌치들(917)의 다른 종류들이 본 도면에 포함되어 있다. 절단선(Q9)을 따라 복수의 트렌치들(910)의 나머지 각각은 적어도 쉴드 전극을 포함하는 한편, 엔드 트렌치들(913)은 쉴드 전극 없이 유전체를 포함한다. 구체적으로는, (내부 트렌치(917)에 포함되는) 전이 영역 트렌치들(915) 로 지칭 될 수 있는, 트렌치(910G 및 910K) 양자는 접지된 쉴드 전극을 포함하고, 각각은 게이트 전극을 포함하지 않는다. (엔드 트렌치(913) 및 전이 영역 트렌치(915)를 제외한) 나머지 트렌치들 각각은 게이트 전극뿐만 아니라 쉴드 전극을 포함한다. 절단선(Q9)에 대하여 상술된 많은 피쳐들 중 다수가 본 실시예에서 적용되기 때문에, 그것들은 여기서 다시 설명되지 않을 것이다.
도 11d는 종단 영역(904)을 통하고 활성 영역(902)으로 향하는 도 11a에 도시된 선(Q10)을 따라 절단된 복수의 트렌치들(910)의 메인 트렌치 부분들(912)의 측 단면도이다. 복수의 트렌치들(910)의 단면도의 일부는 종단 영역(904)에 포함되고, 복수의 트렌치들(910)의 단면도의 일부는 활성 영역(902)에 포함된다. 절단선(Q10)에 대하여 상술된 많은 피쳐들 중 다수가 이 실시 예에서 적용되기 때문에, 그것들은 여기서 다시 설명되지 않을 것이다.
도 11e는 트렌치(910G)에서 리세스된 쉴드 전극을 포함한 도11d의 변형의 측 단면도이다. 이러한 리세스된 쉴드 전극들은 트렌치들(예를 들면, 도 11b 내지 11d에 도시된 트렌치(910G, 910K, 910I, 및/또는 등)) 중 하나 이상에 포함될 수있다. 도 11e에 도시되지는 않았지만, 일부 실시 예들에서, 트랜치(910G 및 910K) 중 하나 이상은 (게이트 전극과 쉴드 전극을 포함하는) 활성 트렌치들일 수 있다.
도 12a 내지 12l은 상술한 반도체 소자(900)의 피쳐들 중 적어도 일부의 변형들을 도시하는 도면들이다. 따라서, 반도체 소자(900)와 관련하여 참조 번호들 및 피쳐들은 일반적으로 유지되고, 일부 피쳐들은 도 12a 내지 12l에 관련하여 다시 설명되지 않는다. (도 10a 내지 11e에 도시된) 페리미터 트렌치(910L) 는, 도 12a 내지 12l에서 제외되었지만, 선택적으로 포함될 수 있다.
도 12a 내지 12l에 도시된 바와 같이, 엔드 트렌치(910C)는 횡단 트렌치(983A)에 결합된다. 엔드 트렌치(910C) 및 횡단 트렌치(983A)는 횡 부분를 가지는 페리미터 트렌치로 총괄하여 지칭될 수 있다. 엔드 트렌치(910C) 및/또는 횡단 트렌치(983A)는 동일한 에칭 공정, 또는 다수의 분리된 에칭 공정들을 사용하여 생산될 수 있다.
도 12b는 선(Q1)을 따라 절단된 반도체 소자(900)의 측 단면도를 도시한 도면이다. 트렌치 (910A)는 그 내부에 배치된 유전체(970A)를 포함한다. 도 12b에 도시된 바와 같이, 게이트 전극(920A) 및 쉴드 전극(930A)은 트렌치(910A)에 배치되고, 전극간 유전체(940)의 적어도 일부분에 의해 분리(예를 들어, 절연)된다. 본 실시 예에서, 쉴드 전극(989A)은 횡단 트렌치(983A) 내에 배치된다. 도 12b에서, 쉴드 전극(930A)은 근사적으로 일정한 두께를 갖는다. 쉴드 전극(930A)은 가로축(D1)에 따라 변화되는 두께를 가질 수 있다.
횡단 트렌치(983A)내에 배치된 유전체 부분(976A)은 트렌치(910A)에 포함된 유전체(970A)의 두께(R2)와 근사적으로 같은 하부 두께(R31)을 가진다. 두께(R31)는 횡단 트렌치(983A)의 중심선을 따라 측정되고, 횡단 트렌치(983A) 내부에 배치된 쉴드 전극(989A)의 하부 표면 및 횡단 트랜치(983A)의 하부 표면 사이에서 측정된다. 두께(R31)은 두께(R2)와 상이(예를 들어, 크거나, 작거나) 할 수 있다.
횡단 트렌치(983A)의 유전체 부분(976A)는 트렌치(910A)에 포함되는 유전체(970A)에 연결된다. 유전체 부분(976A) 및 유전체(970A)는 하나 이상의 다른 유전체 형성 공정들(예, 열 유전체 형성 공정, 퇴적 공정)을 사용하여 형성 될 수 있다. 따라서, 유전체 부분(976A) 및 유전체(970A)는 서로 다른 유전체가 될 수 있다.
도 12c는 선(Q2)을 따라 절단된 메사 영역(960A)의 측 단면도이다. 본 단면도에서, 웰 도펀트 영역(962A)은 소오스 러너(954) 아래 및 게이트 러너 도체(952) 아래로 연장된다. 본 실시 예에서, 웰 도펀트 영역(962A)은 횡단 트렌치(983A)에 포함되는 유전체 부분(976A)과 접촉한다. 웰 도펀트 영역(962A)의 에지(964A)는, 예를 들어 도 10n에 도시된 것과 유사한 횡단 트렌치(983A)로부터 (갭에 의해(예를 들어, 반도체 영역)) 분리된다. 본 실시 예에서, 원하는 전하 밸런싱(balancing)을 위해, (수평 밸런스 길이로 지칭 될 수 있는) 분리는 (도 12b, 12d, 12e, 및 12g에 도시된) 깊이(R3) 이상이다.
유사한 구조들 및 피쳐들은 도 12f에 도시된 바와 같이 선(Q3)을 따라 절단된 메사 영역(960G)의 단면도에 도시되어있다. 도 12f에서, 메사 영역(960G)은 종단 영역(904)내에 전체적으로 배치된다. 웰 도펀트 영역(962G)의 에지(964G)는, 예를 들면 도 10n에 도시된 것과 유사한 횡단 트렌치(983A)로부터 (간극에 의해 (예를 들어, 반도체 영역)) 분리된다.
도 12d는 선(Q1)을 따라 절단된 반도체 소자(900)의 트렌치(910A)의 변형의 측 단면도이다. 본 실시 예에서, 쉴드 전극(930A)과 게이트 전극(920A)은 도 10b에 도시된 것과 유사한 구성을 갖는다. 도 10b와 관련하여 설명된 피쳐들에 더해서, 본 단면도는 게이트 전극(920A)이 리세스된 부분 없이 일정한 두께를 선택적으로 가질 수 있다는 것을 나타낸다. 쉴드 전극(930A)의 부분(933A)은, 트렌치(910A) 내에서 리세스된 쉴드 전극(930A)의 부분(931A)의 부분의 상부면 보다 높은 트렌치(910A) 내에서 수직 높이(또는 상부 표면)를 가진다. 쉴드 전극(930A)의 부분(933A)은 또한 쉴드 전극(930A)의 부분(931A)의 두께보다 큰 트렌치(910A) 내의 두께(예를 들어, 세로 두께)를 가진다. 부분(933A)은 (점선으로 도시된) 횡단 트렌치(983A)의 프로파일(예를 들면, 측벽 프로파일)을 따라 수직방향으로 연장된다. 쉴드 전극(930A)의 부분(933A)은 게이트 전극(920A)(및 게이트 유전체 부분(942))의 에지와 횡단 트렌치(983A)사이에 배치된 부분을 가진다.
도 12e는 선(Q1)을 따라 절단된 반도체 소자(900)의 트렌치(910A)의 다른 변형의 측 단면도이다. 본 실시 예에서, 쉴드 전극(930A)과 게이트 전극(920A)은 도 12b에 도시된 것과 유사한 구성을 갖는다. 예를 들어 도 10b 및 도 12b와 관련하여 설명된 피쳐들에 더해서, 본 단면도는 쉴드 전극(989A)은 리세스된 쉴드 전극(또는 리세스되지 않은 전극(미도시))이 선택적으로 될 수 있다는 것을 나타낸다. 도 12e에 도시된 바와 같이, 게이트 전극(920A)은 횡단 트렌치(983A)와 교차(예를 들어, 접촉, 중첩)하는 에지를 가진다. 또한, 쉴드 전극(930A)는 횡단 트렌치(983A)와 교차(예를 들어, 접촉, 중첩)하는 에지를 가진다. 게이트 전극(920A)의 에지는 쉴드 전극(930A)의 에지와 수직으로 정렬되고, 게이트 전극(920A)의 에지 및 쉴드 전극(930A)의 에지는 횡단 트렌치(983A)의 측벽(예를 들어, 점선으로 도시된 측벽 프로파일)과 수직으로 정렬된다.
도 12g는 선(Q4)을 따라 절단된 반도체 소자(900)의 트렌치(910G)의 다른 변형의 측 단면도이다. 본 실시 예에서, 쉴드 전극(930A)은 도 10h에 도시된 것과 유사한 구성을 갖는다. 예를 들어 도 10h 와 관련하여 설명된 피쳐들에 더해서, 본 단면도는 쉴드 전극(989A)은 리세스된 쉴드 전극(또는 리세스되지 않은 전극(미도시))이 선택적으로 될 수 있다는 것을 나타낸다.
도 12h는 선(Q4)을 따라 절단된 반도체 소자(900)의 트렌치(910G)의 다른 변형의 측 단면도이다. 본 실시 예에서, 쉴드 전극(930G)은 리세스된 부분(936G)과 리세스되지 않은 부분(937G)을 갖는다. 쉴드 전극(930G)의 리세스된 부분(936G)은 쉴드 전극(930G)의 리세스되지 않은 부분(937G)의 두께(R34)보다 작은 두께(R33)을 가진다. 도 12h에 도시된 바와 같이, 필드 유전체(974)는 쉴드 전극(930G) 의 리세스되지 않은 부분(937G) 위 필드 유전체(974)의 두께(예를 들어, 리세스되지 않은 부분(937G)과 ILD(992)사이)보다 두꺼운, 쉴드 전극(930G)의 리세스된 부분(936G) 위 두께(예를 들어, 리세스된 부분(936G)과 ILD(992) 사이)를 갖는 부분을 가진다.
도 12h에 도시된, 리세스 부분(936G)의 상부면은 (점선으로 도시된) 쉴드 전극(989A)의 상부면과 근사적으로 정렬(예를 들면, 가로로 정렬)될 수 있다. 그러나, 쉴드 전극(989A)의 하부 표면은 쉴드 전극(930G)의 부분(936G)의 하부 표면보다 깊을 수 있다. 쉴드 전극(989A)의 하부 표면은 쉴드 전극(930G)의 부분(936G)의 하부 표면과 근사적으로 같거나 작을 수 있다. 리세스 부분(936G)의 상부면은 쉴드 전극(989A)의 상부면과 정렬되지 않을 수 있다. 쉴드 전극(989A)은 선택적으로 리세스되지 않은 전극(미도시)일 수 있다.
일부 실시 예들에서, (돌출(protrusion) 유전체로 지칭 될 수 있는 유전체 부분(974G)의 아래 및 그에 대응하는) 쉴드 전극(930G)의 리세스된 부분(936G)의 길이(R35)는 종단 영역(904)내에 배치 될 수 있다. 본 실시 예에서, 쉴드 전극(930G)의 리세스된 부분(936G)의 길이(R35)는 적어도, 게이트 러너 도체(952) 아래에 배치된(예를 들어, 수직으로 아래에 배치된) 제 1 부분과 소오스 러너 도체(954) 아래에 배치된(예를 들어, 수직으로 아래에 배치된) 제 2 부분을 가진다. 일부 실시 예에서, 쉴드 전극(930G)의 리세스된 부분(936G)의 길이(R35)는 적어도, 게이트 러너 도체(952) 아래에 배치된(예를 들어, 수직으로 아래에 배치된) 제 1 부분을 가지고 소오스 러너 도체(954) 아래에 배치된(예를 들어, 수직으로 아래에 배치된) 제 2 부분을 가지지 않는다. 리세스된 부분(936G)은 게이트 러너 도체(952) 아래에서 종결될 수 있다. 쉴드 전극(930G)의 리세스된 부분 (936G)의 길이(R35)는 활성 영역(902)으로 연장 할 수 있다. 따라서, 일부 실시 예들에서, 쉴드 전극(930G)의 리세스된 부분(936G)의 적어도 일부는 종단 영역(904) 내에 배치 될 수 있고, 쉴드 전극(930G)의 리세스된 부분(936G)의 일부는 활성 영역(902) 내에 배치 될 수 있다. 쉴드 전극(930G)은 도 12l에 도시된 바와 같이 트렌치(910G)의 비교적 큰 부분(또는 거의 전부)을 따라 리세스 될 수 있다.
도 12i는 도 12a에 도시된 선(Q6)을 따라 절단된 엔드 트렌치(910C)의 측 단면도이다. 엔드 트렌치 (910C)는 쉴드 전극(930C) 및 그 내부에 배치 된 유전체(970C)를 가진다. 엔드 트렌치(910C)는, 예를 들면 트렌치(910C)의 길이와 (길이 방향(D1)을 따라) 근사적으로 같은 길이를 가질 수 있다. 본 실시 예에서, 유전체(910C)는 트렌치의 하부 표면을 따라 두께(R31)와 근사적으로 같은, 트렌치(970C)의 단부면(예를 들어, 수직 단부면)을 따르는 두께(R37)를 갖는다. 두께(R37) 및 두께(R31)는, 예를 들어, 도 12b에 도시된 두께(R2)와 근사적으로 동일 할 수 있다. 두께(R37) 및/또는 두께(R31)는, 예를 들어, 도 12b 에 도시된 두께(R2)와 다를(예를 들어, 보다 크거나 작을) 수 있다.
도 12i에 도시되지는 않았지만, 쉴드 전극(930C)(또는 그 일부분)은 트렌치(910C) 내에 리세스될 수 있다. 그러한 실시 예에서, 쉴드 전극(930C)의 두께는 도 12i에 도시된 것 보다 작을 수 있다. 쉴드 전극(930C)은 전기적으로 플로팅일 수 있거나, 소오스 러너 도체(954)를 통해 소오스 전위에 연결될 수 있다. 횡단 트렌치(983A)의 피쳐들(및 옵션들)은 엔드 트렌치(910C)의 것들과 거의 동일하므로, 선(Q7)을 따라 절단된 횡단 트렌치(983A)의 단면도는 도시되진 않는다.
도 12j는 게이트 러너 도체(952)와 소오스 러너 도체(954) 사이의 복수의 트렌치들(910)에 수직인 (도 12a에 도시된) 선(Q9)을 따라 절단된 측 단면도이다. 복수의 트렌치들(910)로부터 내부 트렌치들(917)의 다른 종류들이 본 도면에 포함되어 있다. 엔드 트렌치(910C)는 (수직 중심선을 따라) 쉴드 전극(930C) 을 포함하고, 절단선(Q9)을 따른 복수의 트렌치들(910) 나머지 각각은 적어도 쉴드 전극을 포함한다.
도 12k는 도 12e에 도시된 반도체 소자(900)의 일부분의 변형을 도시한 도면이다. 도 12k에 도시 된 바와 같이, 반도체 소자(900)는 (예를 들어, 도 9 및 10과 관련되어 설명된 부분(예를 들어, 돌출 유전체)과 유사한) 유전체 부분(974A)을 포함한다. 유전체 부분(974A)은 횡단 트렌치(983A)에 포함된 유전체 부분(976A)에 연결된다.
도 10n은 반도체 소자(900)의 다른 변형을 도시한다. 도 10n에 도시된 바와 같이, 웰 도펀트 영역(962A)의 에지(964G)는 길이(R24)를 갖는 갭에 의해 횡단 트렌치(983A)(예를 들면, 횡단 트렌치의 측벽(983A))로부터 분리된다. 길이(R24)는 (도 10m 또는 10o에 도시된) 길이(R25) 이하이거나, 길이(R25)보다 클 수 있다. 길이(R24)는 횡단 트렌치(983A)로부터 게이트 전극(920A)의 에지까지의 (도 10e에 도시된)길이(R29) 이하이거나 또한 길이(R29)보다 클 수 있다. 길이(R29)는 또한 도 10f와 같은 다른 도면들에 도시된다.
도 13a 내지 13l는 도 9a 내지 9n에 도시된 반도체 소자(900)의 피쳐들 중 적어도 일부에 변형을 도시하는 도면이다. 따라서, 도 9a 내지 9n에 포함된 참조 번호들 및 피쳐들은 일반적으로 유지되고 일부 피쳐들은 도 13a 내지 13l와 관련하여 다시 설명되지 않는다.
도 13a 내지 13l 에 도시된 바와 같이, (정전용량 저감 트렌들치(998A 내지 998E)를 포함하는) 정전용량 저감 트렌치들(998)은 게이트 러너 도체(952) 아래에 배치된다. 또한 적어도 도 13a에 도시된 바와 같이, 표면 게이트 컨택(953)은 정전용량 감소 트렌치들(998) 및 게이트 러너 도체(952) 사이에 배치된다. 본 실시 예에서, 표면 게이트 전극(922)은 반도체 소자(900)에 포함된다. (도핑 영역 (938A)에 의해 정의된) 웰 이온주입부는 표면 게이트 전극(992)에 의해 적어도 부분적으로 차단된다. 일부 실시 예들에서, 표면 전극(922)의 적어도 일부는 메사 영역에 낮게 리세스될 수 있다. 다른 실시 예들에서 산화물 충진 트렌치들은 소자 게이트 패드(미도시)에서 표면 게이트 폴리 아래에 배치된다.
도 13b는 선(Q1)을 따라 절단된 반도체 소자(900)의 측 단면도를 도시한 도면이다. 도 13Bb에 도시 된 바와 같이, 정전용량 저감 트렌치들(998) 각각은 페리미터 트렌치(910L) 및/또는 횡단 트렌치(983A)의 깊이 (R1)와 근사적으로 동일한 깊이를 가진다. 정전용량 저감 트렌치들(998) 각각은 또한 페리미터 트렌치(910L)(및 횡단 트렌치(983A))의 폭(R19)과 근사적으로 동일한 폭을 갖는다. 일부 실시 예들에서, 정전용량 저감 트렌치들(998) 중 하나 이상은 페리미터 트렌치(910L) 및/또는 횡단 트렌치(983A)를 형성하는데 사용되는 동일한 공정을 사용하여 형성 될 수 있다.
일부 실시 예들에서, 정전용량 저감 트렌치들(998) 중 하나 이상은 페리미터 트렌치(910L) 및/또는 횡단 트렌치(983A)와 다른 깊이 및/또는 폭을 가질 수있다. 예를 들어, 정전용량 저감 트렌치들(998) 중 하나 이상은 페리미터 트렌치(990A 및/또는 990B)와 유사한 깊이 및/또는 폭을 가질 수 있다. 일부 실시 예들에서, 정전용량 저감 트렌치들(998) 중 하나 이상은 쉴드 전극(미도시)을 포함 할 수 있다.
쉴드 전극들(997)을 포함하는 도 13b에 도시된 정전용량 저감 트렌치들(998)중 하나 이상의 예는 도 13k에 도시된다. 일부 실시 예들에서, 정전용량 저감 트렌치들(998) 중 일부는 쉴드 전극(997)을 포함 할 수 있다. 본 실시 예에서, 쉴드 전극들(997)은 정전용량 저감 트렌치들(998)내에 리세스된다. 쉴드 전극들(997)은 정전용량 감소 트렌치들(998) 내에서 리세스되지 않을 수 있다. 하나 이상의 쉴드 전극들(997)은 예를 들면, 도 13c, 13d, 13e, 및 / 또는 13f에 도시된 정전용량 저감 트렌치(998) 중 하나 이상에 포함될 수 있다. 정전용량 저감 트렌치(998E)(절단선 Q6)를 따르는 쉴드 전극(997)의 단면도는 도 13l에 도시된다
다시 도 13b를 참조하면, 표면 게이트 전극(922)은 전극간 유전체(992) 및 정전용량 감소 트렌치들(998) 사이에 배치된다. 에피택셜 층(908)의 적어도 일부분은 필드 유전체(974)에 의해 표면 게이트 전극(922)으로부터 절연된다. 필드 유전체(974)의 적어도 일부분은 표면 게이트 전극(922), 및 정전용량 저감 트렌치(998) 중 하나 이상 사이에 배치된다.
정전용량 저감 트렌치들(998)은 게이트 러너 도체(953) 및 드레인(미도시) 사이에 배치되어 있기 때문에, 정전용량 감소 트렌치들(998)는 게이트-드레인간 정전용량을 줄일 수 있다. 일부 실시 예들에서, 정전용량 저감 트렌치들(998)과 유사한 하나 이상의 정전용량 저감 트렌치들은 예를 들면, 게이트 패드(미도시)아래에 형성 될 수 있다,
도 13c는 선(Q2) 따라 절단된 메사 영역(960A)의 측 단면도이다. 본 단면도에서, 웰 도펀트 영역(962A)은 소오스 러너 도체(954) 아래로 연장된다. 본 실시 예에서, 웰 도펀트 영역(962A)은 횡단 트렌치 (983A)에 포함된 유전체 부분(976A)과 접촉한다. 이전의 예시들에 따라, 웰 도펀트 영역(962A)이 확장될 수 있는 면적은 선(961)으로 도시된다.
도 13c에 도시된 바와 같이, 웰 도펀트 영역(962A)은, 예를 들면 에피택셜 층(908)의 일부분에 의해 횡단 트렌치(983A)를 분리한다. 일부 실시 예들에서, 웰 도펀트 영역(962A)과 횡단 트렌치(983A) 사이의 거리는 도 13c에 도시된 것 보다 작을 수 있고, 또는 도 13c에 도시된 것 보다 클 수 있다.
(도 13c에 포함된 것과 같은) 유사한 구조들 및 피쳐들이 (도 13d에 도시된) 선(Q3)을 따라 절단된 메사 영역(960G)의 단면도에 도시되어있다. 도 13d에서, 메사 영역(960G)은 종단 영역(904) 내에 전체적으로 배치된다.
도 13e는 도 13a에 도시된 선(Q4)을 따라 절단된 트렌치(910G)의 측 단면도이다. 본 실시 예에서, 트렌치(910G)는 종단 영역(904) 내에 전체적으로 배치된다. 도 13e에 도시된 바와 같이, 쉴드 전극(930G)은 트렌치(910G)의 하부를 따라 유전체(970G)로부터 필드 산화물(974)까지 연장된 두께를 갖는다. 필드 산화물(974)은 평면(D4)를 따라 정렬될 수 있다. 트렌치(910G) 내에 배치된 쉴드 전극(930G)은 리세스될 수 있다.
도 13f는 도 13a에 도시된 선(Q5)을 따라 절단된 측 단면도이다. 본 단면도의 적어도 일부분은 정전용량 저감 트렌치들, 페리미터 트렌치(910L) 및 횡단 트렌치(983A)와 교차한다. 또한, 본 단면도의 적어도 일부분은 유전체 충진 트렌치인 긴 트렌치(910C)이다.
도 13g는 도 13a에 도시된 선(Q6)을 따라 절단된 측 단면도이다. 본 단면도는 정전용량 저감 트렌치(998E)를 따라 정렬된다. 도 13g에 도시된 바와 같이, 정전용량 저감 트렌치(998E)는 (단부(959)의 수직으로 위에 있는) 게이트 러너 도체(952)의 에지(958)까지 또는 그 부근까지 수평 방향으로 연장된 단부(959)를 갖는다. 따라서, 정전용량 저감 트렌치(998E)의 단부(959)는 게이트 러너 도체(952)의 적어도 일부 아래(예를 들어, 수직 아래)에 배치될 수 있다. 일부 실시 예들에서, 정전용량 저감 트렌치(998E)의 단부(959)는, 정전용량 저감 트렌치(998E)의 단부(959)가 위에서 볼 때 게이트 러너 도체(952)의 영역 아래에 수직으로 배치되지 않도록 게이트 러너 도체(952)의 에지(958)를 넘어서 연장 될 수 있다. 유사하게, 정전용량 저감 트렌치(998E)의 단부(959)는 아래에 배치 될 수도 있고, 위에서 볼 때 표면 게이트 전극(922)에 의해 정의된 영역을 넘어서 확장될 수 있다.
도 13h는 도 13a에 도시된 선(Q7)을 따라 절단된 측 단면도이다. 본 단면도는 페리미터 트렌치 (910L)에 교차되고, 횡단 트렌치(983A)를 따라 정렬된다. 도 13h에 도시된 바와 같이, 페리미터 트렌치(910L) 및 횡단 트렌치(983A) 양자는 표면 게이트 전극(922) 아래에 배치된다.
도 13i는 복수의 트렌치(910)에 수직인 (도 13a에 도시된)선(Q8)을 따라 절단된 측 단면도이다. 본 실시 예에서, 내부 트렌치들 사이의 메사 영역들은 웰 도펀트를 포함하지 않는다. 본 실시 예에서, 표면 게이트 전극(922)은 복수의 트렌치들(910) 위에 배치되고, 선(Q8)은 복수의 트렌치들(910)로부터 내부 트렌치들(917)의 상대적으로 얕은 부분을 따라 교차한다. 이 절단선(Q8)을 따라 (내부 트렌치들(917)을 포함하는) 복수의 트렌치들(910)의 나머지 각각이 쉴드 전극을 포함하는 한편, 엔드 트렌치(910L 및 910C)(즉, 엔드 트렌치들(913)) 양자는 쉴드 전극 없이 유전체를 포함한다. 또한, 엔드 트렌치들(910L, 910C)의 깊이(R12)는 쉴드 전극들을 포함한 트렌치들의 나머지들(예를 들면, 비-엔드 트렌치들, 내부 트렌치들(917))의 깊이보다 더 크다.
도 13j는 종단 영역(904)을 통하고 활성 영역(902)으로 향하는 도 13A에 도시된 선(G9)을 따라 절단된 복수의 트렌치들(910)의 측 단면도이다. 복수의 트렌치들(910)의 단면도의 일부는 종단 영역(904)에 포함되고, 복수의 트렌치들(910)의 단면도의 일부는 활성 영역(902)에 포함된다. 절단선(Q9)에 대하여 상술된 많은 피쳐들은 이 실시예에서 적용되기 때문에, 많은 요소들은 여기서 다시 설명되지 않을 것이다.
도 13j에 도시된 바와 같이, 웰 도펀트 영역(962G)은 소오스 컨택(957G)를 사용하여 소오스 러너 도체 (954)에 접촉된다. 따라서, 내부 트렌치(917)로부터 (페리미터 트렌치들(990A, 990B)에 가까운) 최외측 트렌치는 소오스 컨택(957G)을 통해 소오스 러너 도체(954)에 접촉된 웰 도펀트 영역(962G)과 접촉한다. 본 실시 예에서, 내부 트렌치들(917)로부터 최외측 트렌치는 엔드 트렌치(910C)에 결합되는 트렌치(910G)이다. 일부 실시 예에서, (전기적으로 소오스에 연결된 웰 도펀트 영역에 인접 할 수 있는) 내부 트렌치(917)로부터 최외측 트렌치는 엔드 트렌치에 결합되지 않은 독립형 트렌치 일 수 있다.
도 14a 내지 14k는 반도체 소자(1400)의 하나 이상의 피쳐들을 만들기 위한 방법을 도시한 측 단면도이다. 반도체 소자(1400)는 상술한 반도체 소자와 유사 할 수 있다. 상기 방법은 단일 하드 마스크 공정으로 지칭 될 수 있다. 트렌치는 가로축(예를 들면, 가로축(D1))을 따라 정렬 될 수 있고 (예를 들면, 도 3A에 도시된 복수의 트렌치들(310)) 병렬 트렌치들의 세트에 포함될 수 있다.
도 14a에 도시된 바와 같이, 제 1 마스크(1403)는 반도체 기판(미도시)의 에피택셜 층(1408)에 형성된다. 제 2 마스크(1404)는 제 1 마스크(1403)의 적어도 일부분 위에 형성된다. 일부 실시 예들에서, 제 1 마스크(1403)는 (소프트 마스크가 될 수 있는 중합체 또는 다른 유기 물질 보다는) 하드 마스크(예를 들면, 산화물계 마스크)일 수 있다. 도 14a는 에피택셜 층(1408)에 형성된 (도 14b에 도시된) 트렌치(1410)의 부분(1411)을 도시한다. 트렌치(1410)의 부분(1411)은 횡단 트렌치, 페리미터 트렌치, 트렌치 연장부 및/또는 등과 연관될 수 있다.
트렌치(1410)의 부분(1411)이 형성 된 후, 제 2 마스크(1404)는 제 1 마스크(1403)를 남기고 제거된다. 부분(1411)의 에칭 및 노출 영역(1407)이 도 14b에 도시된 트렌치(1410)를 형성하기 위해 착수된다.
본 명세서에 기재된 공정 단계들은 횡단 트렌치가 트렌치(1410)의 적어도 일부분에 수직 방향으로 그리고 내부에 형성 될 수 있도록 수정될 수 있다.
도 14c는 트렌치(1410)내에서의 유전체(1471)의 형성을 도시한다. 제 1 마스크(1403)는 유전체(1471)가 트렌치(1410)내에 형성되기 전에 제거된다.
본 실시 예에서, 제 1 부분(1414)은 제 2 부분(1412)보다 좁기 때문에, 트렌치(1410)의 제 2 부분(1412)의 측벽과 하부 표면을 라이닝하는 동안, 유전체(1471)는 트렌치(1410)의 제 1 부분(1414)을 채울 수 있다. 도 14c에 도시된 바와 같이, 유전체(1471)의 에지(1472)는 트렌치(1410)의 제 1 부분(1414)의 에지(1413)로부터 오프셋(offset)(예를 들어, 측방향으로 오프셋)된다.
도 14d는 트렌치(1410)에서 쉴드 전극(1430)의 형성을 보여준다. 쉴드 전극(1430)이 트렌치(1410) 내에 형성된 후, 쉴드 전극(1430)의 일부가 도 14e에 도시된 바와 같이 제거 될 수 있다. 쉴드 전극 (1430)의 일부는 트렌치(1410)내에서 쉴드 전극(1430)을 리세스하도록 에칭될 수 있다. 도시되지는 않았지만, 일부 실시 예들에서, 표면 쉴드 전극도 형성 될 수 있다.
도 14f에 도시된 바와 같이, 쉴드 전극(1430)은 트렌치(1410)내에서 더욱 리세스된다. 유전체(1476)가 도 14g에 도시된 바와 같이, 쉴드 전극(1430)의 프로파일이 형성된 후에 형성된다. 도시되지 않았지만, 게이트 유전체는 전극간 유전체(1440)가 형성된 후에 형성 될 수도 있다.
도 14h에 도시된 바와 같이, 전극간 유전체(1440)는 CMP 공정이나 에칭 공정의 임의의 조합을 사용하여 정의되고 리세스될 수 있다. 도 14h에 도시된 바와 같이, 전극간 유전체(1440)는 트렌치(1410)의 제 2 부분(1412)내에서 리세스된다.
전극간 유전체(1440)의 프로파일이 도 14h에 도시된 바와 같이 형성된 후, 게이트 전극(1420)은 도 14i에 도시된 바와 같이 형성될 수 있다. 게이트 전극(1420)은 도 14j에 도시된 게이트 전극(1420) 프로파일을 형성하도록 리세스된다. 본 실시 예에서, 표면 게이트 전극(1422)과 채널 스토퍼(1494)가 형성된다.
도 14k에 도시된 바와 같이, 층간 절연막(1492)이 형성된다. 게이트 러너 도체(1452)와 소오스 러너 도체(1454)가 도 14k에 도시된다. 게이트 러너 도체(1452)와 소오스 러너 도체(1454)에 대한 비아들이 형성될 수 있다.
도 15A 내지 15O은 반도체 소자(1500)의 하나 이상의 형상들을 제조하기 위한 다른 방법을 보여주는 측 단면도들이다. 반도체 소자(1500)는 상술한 반도체 소자들과 유사할 수 있다. 일부 실시 예에서, 도 15A 내지 15O에 도시된 방법은 제1 트렌치가 형성되고, 제1 트렌치로 자기-정렬된 제2 트렌치는 나중에 형성되기 때문에 이중 트렌치 종료 공정으로 지칭될 수 있다. 측 단면도들에 도시된 트렌치들은 가로축(예를 들면, 가로축(D1))을 따라 정렬될 수 있고 한 세트의 병렬 트렌치들(예를 들면, 도 3A에 도시된 복수의 트렌치들(310))에 포함될 수 있다.
도 15A에 도시된 바와 같이, 마스크(1503)는 반도체 기판(미도시)의 에피택셜 층(1508)에 형성된다. 에피택셜 층(1508)은 반도체 기판의 상부 또는 내부에 형성될 수 있다. 일부 실시 예들에서, 마스크(1503)는 하드 마스크 일 수 있다. 도 15A는 마스크(1503)를 통해 에칭 공정을 이용하는 에피택셜 층(1508)에 형성된 종단 트렌치(1511)(트렌치(1511A 내지 1511C)를 포함하는)를 도시한다. 일부 실시 예들에서, 종단 트렌치들(1511) 중 하나 이상은 횡단 트렌치(예를 들면, 도 3A에 도시된 횡단 트렌치(380A), 도 7A에 도시된 횡단 트렌치(383A)), 페리미터 트렌치(예를 들면, 도 3A에 도시된 페리미터 트렌치(390A), 도 9A에 도시된 페리미터 트렌치(910L)), 트렌치 연장 부분(예를 들면, 도 3A에 도시된 트렌치 연장 부분), 및/또는 등일 수 있다.
이 실시 예에서, 종단 트렌치들(1511)은 세 개의 다른 종단 트렌치들을 포함한다. 일부 실시 예들에서, 세 개 미만의 종단 트렌치(예를 들어, 단일 종단 트렌치, 한 쌍의 종단 트렌치들) 또는 종단 트렌치의 시리즈(도 13에 도시된 것과 같이)를 형성할 수 있다. 일부 실시 예들에서, 종단 트렌치(1511C)는 횡단 트렌치로 지칭 될 수 있다.
종단 트렌치들(1511)을 형성한 후, 마스크(1503)는 제거되고, 유전체(1579)는 종단 트렌치들(1511) 내에 그리고 도 15B에 도시된 에피택셜 층(1508)의 표면(1507)에 형성된다. 이 실시 예에서, 유전체(1579)의 부분(1578)(부분(1578A 내지 1578D)을 포함하는)은 종단 트렌치(1511)내에 형성되고, 유전체(1579)의 부분(1577)은 에피택셜 층(1508)의 표면(1507)에 형성된다. 유전체(1579)의 부분(1578)은 유전체 부분으로 지칭 될 수 있다.
일부 실시 예에서, 유전체(1579)는 하나 이상의 상이한 유전체 형성 공정을 사용하여 형성될 수 있다. 예를 들어, 산화물일 수 있는 유전체(1571)의 제 1 부분은 열적 성장 공정을 이용하여 형성될 수 있고, 유전체(1571)의 제 2 부분은 퇴적 공정(예, 부기압 화학 기상 증착(a sub-atmospheric chemical vapor deposition, SACVD) 공정)을 사용하여 형성될 수 있거나, 또는 그 반대가 될 수 있다. 유전체(1579)는 붕규산 유리(borosilicate glass, BSG)를 포함할 수 있다.
종단 트렌치들(1511)이 유전체(1579)의 유전체 부분들(1578)로 채워진 후, 평면(D4)을 따라 정렬되는 에피택셜 층(1508)의 표면(1507)(예를 들면, 상부면)에 배치되는 유전체(1579)의 부분(1577)은 제거된다. 종단 트렌치(1511)내에 배치되고 실질적으로 평면(D4)을 따라 정렬되는 유전체 부분(1578)은 종단 트렌치들(1511) 내부에 남아있고, 유전체 부분들(1578)의 상부면은 노출된다. 예를 들면, 종단 트렌치(1511A) 내에 배치된 유전체 부분(1578A) 중 하나는 부분(1577)이 제거 될 때 노출된 상부면을 가질 수 있다. 일부 실시 예들에서, 부분(1577)은 습식 에칭, 건식 에칭, 및/또는 CMP 공정의 임의의 조합을 사용하여 제거할 수 있다.
도 15C에 도시된 바와 같이, 마스크(1504)(및 그 일부)는 에피택셜 층(1508)의 표면의 적어도 일부에 형성된다. 도 15C에 도시된, 마스크(1504)는 유전체 부분들(1578)의 노출된 상부면들 위에 배치된 부분을 적어도 갖는다. 페리미터 트렌치들(1590)이 에피택셜 층(1508)으로 에칭될 수 있도록 마스크(1504)의 개구부들(1509)이 형성(예를 들어, 한정)된다. 또한, 트렌치(1510)(또는 트렌치(1510)의 주요부(1512))의 에칭을 형성(예, 에칭) 할 수 있도록, 에피택셜 층(1508)의 영역(1506)이 노출된다.
도 15D에 도시된 바와 같이, 페리미터 트렌치들(1590) 및 트렌치(1510)는 마스크(1504)를 사용하여 에피택셜 층(1508)에 형성된다. 일부 실시 예들에서, 트렌치(1510)는 활성 트렌치로 지칭 될 수도 있고, 반도체 소자(1500)의 활성 영역 내에 배치되는 적어도 일 부분을 가질 수 있다. 도 15D에 도시된 바와 같이, 페리미터 트렌치들(1590) 중 하나 이상은 트렌치(1510)의 깊이(N2)와 거의 같은 깊이(N1)를 가진다.
이 실시 예에서, 트렌치(1510)는 자기-정렬 종단 트렌치(1511C)로 되거나 인접할 수 있도록 트렌치(1510)의 에칭을 수행한다. 도 15D에 도시된 바와 같이, 오버 에칭은 심지어 일부 오정렬되더라도 트렌치(1510)가 종단 트렌치(1511C)와 인접하는 것을 보장할 수 있도록 마스크(1504)의 에지(1501)는 종단 트렌치(1511C)에 배치된 유전체 부분(1578C)의 에지(1518)로부터 상쇄된다. 달리 말하면, 유전체 부분(1578C)의 상부면의 부분이 에칭에 노출되도록 종단 트렌치(1511C)에 배치된 유전체 부분(1578C)의 상부면의 일부가 마스크(1504)에 의해 커버 될 수 있다. 일부 실시 예들에서, 에칭에 노출되는 유전체(1578C)의 상부면은 트렌치(1510)에 접촉되는 에지(1518)를 따라(또는 연속으로) 정렬될 수 있다.
도시되지 않았지만, 본 명세서에 기재된 공정 단계들은 횡단 트렌치가 트렌치(1510)의 적어도 일부에 또는 내부에 수직 방향으로 에칭될 수 있도록 변형될 수 있다. 횡단 트렌치는 종단 트렌치(1511)를 형성하기 위해 사용된 것과 동일한 공정을 사용하여 형성될 수 있다.
도 15E에 도시된 바와 같이, 습식 에칭, 건식 에칭, 및/또는 CMP 공정의 조합을 사용하여 마스크(1504)(도 15D에 도시된)가 제거된다. 마스크(1504)가 제거된 후, 유전체(1571)는 트렌치(1510) 내에, 종단 트렌치(1511) 위에 및 페리미터 트렌치(1590) 내에 형성된다. 일부 실시 예들에서, 유전체(1571)는 하나 이상의 상이한 유전체 형성 공정을 사용하여 형성될 수 있다. 예를 들어, 산화물일 수 있는, 유전체(1571)의 제1 부분은 열적 성장 공정을 이용하여 형성될 수 있고, 유전체(1571)의 제2 부분은 퇴적 공정(예, 부기압 화학 기상 증착(SACVD) 공정)을 사용하여 형성될 수 있다.
도 15F에 도시된 바와 같이, 페리미터 트렌치(1590) 중 하나 이상의 하부 표면을 따라 배치된 유전체(1571)의 부분의 두께는 트렌치(1510)의 하부 표면을 따라 배치된 유전체(1571)의 부분의 두께와 동일하거나, 거의 동일할 수 있다.
유전체(1571)의 형성 후, 종단 트렌치(1511C)에 포함된 유전체 부분(1578C)의 결합 폭(N3)과 유전체(1571)의 부분의 폭은 도 15F에 도시된 것보다 크게 할 수 있고, 단독의 유전체 부분(1578C)의 폭보다 클 수 있다.
도 15G는 트렌치(1510)의 쉴드 전극(1530)의 형성을 보여준다. 일부 실시 예들에서, 쉴드 전극(1530)은 퇴적 공정(예를 들어, 폴리실리콘 퇴적 공정, 인-시튜 도핑(ISD) 비정질 폴리실리콘 퇴적 공정)을 사용하여 트렌치(1510) 및 페리미터 트렌치들(1590)의 유전체(1571) 상에 형성(예를 들면, 배치)될 수 있다. 일부 실시 예들에서, 종단 트렌치(1511) 중 하나 이상이 유전체 부분(1578)에 전부 채워지지 않는 경우에는, 쉴드 전극들(1530)의 적어도 일부는 종단 트렌치(1511) 중 하나 이상에 포함될 수 있다.
쉴드 전극(1530)이 트렌치(1510) 내 및 페리미터 트렌치(1590)에 형성된 후, 쉴드 전극(1530)의 하나 이상의 부분은 (쉴드 전극(1530)의 두께를 줄이기 위해) 도 15H에 도시된 바와 같이 제거될 수 있다. 구체적으로는, 화학적 기계적 연마(CMP) 공정은 쉴드 전극(1530)의 부분들을 제거하기 위해 쉴드 전극(1530)에 적용될 수 있다. CMP 공정이 수행된 후, 쉴드 전극(1530)의 부분은 트렌치(1510) 내의 쉴드 전극(1530)을 리세스하기 위해 에칭 될 수 있다. 도시되지는 않았지만, 일부 실시 예에서, 표면 쉴드 전극의 적어도 일부가 형성될 수 있다.
도 15I에 도시된 바와 같이, 쉴드 전극(1530)은 트렌치(1510)에서 더욱 리세스 된다. 페리미터 트렌치(1590) 내 쉴드 전극(1530)도 더욱 리세스 할 수 있다. 쉴드 전극(1530)은 예를 들어, 에칭 공정을 사용하여 리세스될 수 있다. 쉴드 전극(1530)은 예를 들어, 도 9B 또는 도 10B에 도시된 것과 유사한 프로파일을 갖도록 리세스 될 수 있다. 쉴드 전극(1530)은 예를 들어, 도 10O, 도 9L, 도 9M 및/또는 도 12H에 도시된 것과 유사한 프로파일을 갖도록 리세스 될 수 있다.
쉴드 전극(1530)의 프로파일이 형성된 후에 유전체(1576)는 도 15J에 도시된 바와 같이 형성된다. 유전체(1576)는 적어도 유전체(1571)의 일 부분 상에 형성된다. 일부 실시 예에서, 유전체(1576)는 도 15K에 도시된 전극간 유전체(1540)를 형성하는데 사용될 수 있다. 일부 실시 예에서, 유전체(1576)는 퇴적 공정(예를 들면, SACVD 공정), 열 형성 공정, 및/또는 등을 사용하여 형성 될 수 있다. 일부 실시 예들에서, 유전체는(1576)는 붕규산염 유리(BSG)을 포함 할 수 있다. 일부 실시 예들에서, 유전체(1571) 및 유전체(1576)의 하나 이상의 필드 유전체(예를 들어, 도 3B에 도시된 필드 유전체(374))를 정의 할 수 있다. 도시되지 않았지만, 게이트 유전체는 전극간 유전체(1540)가 형성된 후에 또한 형성 될 수있다.
도 15K에 도시된 바와 같이, 전극간 유전체(1540)는 CMP 공정이나 에칭 공정의 임의의 조합을 사용하여 리세스 되거나 정의될 수 있다. 도 15K에 도시된 바와 같이, 전극간 유전체(1540)는 트렌치(1510)의 제 2 부분(1512) 내에서 리세스된다.
전극간 유전체(1540)의 프로파일이 도 15K에 도시된 바와 같이 형성된 후, 도 15L에 도시된 바와 같이 게이트 전극(1520)을 형성 할 수 있다. 일부 실시 예들에서, 게이트 전극(1520)은 퇴적 공정(예를 들어, 폴리실리콘 퇴적 공정, 인-시튜 도핑(ISD) 비정질 폴리실리콘 퇴적 공정)을 사용하여 트렌치(1510)에 전극간 유전체(1540)상에 형성(예를 들면, 배치) 될 수 있다.
게이트 전극(1520)은 도 15M에 도시된 게이트 전극(1520) 프로파일을 형성하도록 리세스 된다. 이 실시 예에서, 표면 게이트 전극(1522)과 채널 스토퍼(1594)가 형성된다. 게이트 전극(1520)과 연관된 공정, 전극간 유전체(1540), 및/또는 쉴드 전극(1530)은 프로파일의 다른 세트(예를 들면, 도 12B, 도 10O, 도 10F, 도 10E)를 정의하기 위해 수정될 수 있다.
도 15N에 도시된 바와 같이, 층간 유전체(1592)가 형성된다. 일부 실시 예들에서, 층간 유전체(1592)는, 예를 들어, 보로포스포실리케이트 유리(BPSG) 층일 수 있다. 게이트 러너 도체(1552)와 소오스 러너 도체(1554)는 도 15N에 나타낸다. 게이트 러너 도체(1552)와 소오스 러너 도체(1554)에 비아들도 형성 할 수 있다.
도 15O은 도 15A 내지 15N에 도시된 공정을 사용하여 제조할 수 반도체 소자(1500)의 변형을 나타낸다. 이 변형에서, 단일 종단 트렌치(1511D)(횡단 트렌치로서 기능할 수 있는)는 에피택셜 층(1508) 내에 형성된다. 더구나, 도 15O에 도시된, 표면 쉴드 전극(1532)은 반도체 소자(1500)내에 형성된다.
도 16A 내지 16F는 반도체 소자(1500)의 하나 이상의 형상을 제조하기 위한 방법의 변형을 도시한 측 단면도들이다. 따라서, 도 15A 내지 15O에 도시된 도면 부호들 및 형상들은 일반적으로 유지되고, 일부 형상들을 도 16A 내지 16F와 관련하여 다시 설명하지 않는다. 이 실시 예에서, 변형 제조 공정은 도 15J를 통해 동일한 셋업 공정을 사용한다. 따라서, 이 실시 예의 도 16A는 도 15J에 해당한다. 도 16A 내지 16F와 관련하여 설명된 공정 변형은 예를 들면, 표면 쉴드 전극 및/또는 도 9B 및 10B에 도시된 것과 같은 표면 게이트 전극을 제외한 반도체 소자의 형상들의 적어도 일부에 해당할 수 있다.
도 16B에 도시된 바와 같이, 유전체(1571)의 적어도 일부 및 유전체(1576)의 적어도 일부가 제거된다. 반도체 소자(1500)의 표면이 실질적으로 평평하고 에피택셜 층(1508)의 평면(D4) 내에 있을 때까지, 유전체(1576)의 일부 및 유전체(1571)의 일부가 제거된다. 반도체 소자(1500)는 평탄화되는 것으로 언급 될 수 있다.
도 16B에 도시된 바와 같이, 예를 들어, 유전체(1571)에 의해 사전에 커버되는 일부 요소들이 노출될 수 있다. 예를 들어, 페리미터 트렌치(1590)에 포함되는 유전체가 노출될 수 있고, 유전체 부분(1578)의 하나 이상은 노출된 상부면을 가질 수 있고, 페리미터 트렌치(1590) 내에 배치된 쉴드 전극들은 노출될 수 있고, 쉴드 전극(1530)의 상면은 노출될 수 있는 등이다.
도 16C에 도시된 바와 같이, 전극간 유전체(1540)는 유전체(1576)로부터 정의된다. 전극간 유전체(1540)는 CMP 공정 또는 에칭 공정의 임의의 조합을 사용하여 정의된 프로파일을 가질 수 있다. 도 16C에 도시된 바와 같이, 전극간 유전체(1540)는 트렌치(1510)의 제 2 부분(1512) 내에서 리세스 된다.
전극간 유전체(1540)의 프로파일이 도 16C에 도시된 바와 같이 형성된 후, 게이트 유전체(1575)는 형성될 수 있고, 도 16D에 도시된 바와 같이 게이트 유전체(1575) 상에 게이트 전극(1520)을 형성할 수 있다. 일부 실시 예들에서, 게이트 전극(1520)은 퇴적 공정(예를 들어, 폴리실리콘 퇴적 공정, 인-시튜 도핑(ISD) 비정질 폴리실리콘 퇴적 공정)을 사용하여 트렌치(1510) 내의 전극간 유전체(1540) 상에, 그리고, 게이트 유전체(1575) 상에 형성(예를 들면, 배치) 될 수 있다.
게이트 전극(1520)은 하나 이상의 마스킹 및/또는 도 16E에 도시된 게이트 전극(1520) 프로파일을 형성하는 리세스 단계(예를 들면, 에칭 단계)를 이용하여 리세스된다. 도 16E에 도시된 바와 같이, 게이트 전극(1520)은 두 개의 다른 리세스 부분 - 리세스 부분(1523)과 리세스 부분(1522)을 가진다. 따라서, 게이트 전극(1520)의 리세스 부분(1523)은 게이트 전극(1520)의 리세스 부분(1522)보다 작은 두께를 갖는다. 프로파일은 예를 들어, 도 10E와 10F에 도시된 게이트 전극의 프로파일과 유사할 수 있다. 게이트 전극(1520)은 도 10B 및/또는 도 10D에 나타낸 것과 같은 상이한 프로파일로 변형될 수 있다. 게이트 전극(1520)이 길이 방향을 따라 실질적으로 일정한 두께를 갖도록 게이트 전극(1520)을 리세스 할 수 있다.
도 16F에 도시된 바와 같이, 층간 절연막(1592)이 형성된다. 일부 실시 예들에서, 층간 유전체(1592)는, 예를 들어, 보로포스포실리케이트 유리(BPSG) 층 일 수 있다. 게이트 러너 도체(1552)와 소오스 러너 도체(1554)도 또한 형성되고, 도 16F 도시된다. 게이트 러너 도체(1552)에 비아(1551) 및 소오스 러너 도체(1554)에 비아(도시되지 않음)가 또한 형성될 수 있다.
또한, 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에, 그것은 다른 층 또는 기판 상에 직접 있을 수 있고, 또는 개입 층도 존재할 수 있다는 것은 이해될 것이다. 또한 층, 영역 또는 기판과 같은 요소가, 다른 요소와 접속되거나, 전기적으로 접속되거나, 결합되거나, 전기적으로 결합된다고 언급되는 경우에, 그것은 직접적으로 접속되거나 다른 요소에 결합되거나, 하나 이상의 개입 요소가 존재할 수 있다. 대조적으로, 요소가 직접 존재하거나, 직접 접속하거나, 직접 다른 요소 또는 층에 결합된다고 언급될 때, 개입 요소 또는 층이 존재하지 않는다. 비록 직접 상에, 직접 접속 또는 직접 결합과 같은 문구가 상세한 설명을 통하여 사용되지 않는다고 하더라도, 직접 존재하는, 직접 접속하는, 직접 결합하는으로 도시된 요소는 그렇게 언급된다. 명세서의 청구항들은 세부 사항이 설명되거나 도면에 도시된 예시적인 관계를 인용하기 위하여 수정될 수 있다.
본 명세서에서 사용되는 바와 같이, 단수 형태는, 확실히 문맥의 관점에서 특별한 경우를 표시하지 않는 한, 복수 형태를 포함할 수 있다. 공간적으로 상대적인 용어는(예를 들어, 위에, 상기, 상부, 아래, 밑에, 하기, 하부 등) 도면에 도시된 방향에 부가하여 사용 또는 작동 장치의 다른 방향을 포함하는 것으로 의도된다. 일부 실시 예들에서, 위와 아래의 상대적 문구가 각각 수직으로 위에, 수직으로 아래에 일 수 있다. 일부 실시 예들에서, 인접한 이라는 용어에 횡 방향으로 인접하거나 수평으로 인접을 포함할 수 있다.
본 명세서에 설명된 다양한 기술의 구현은 디지털 전자 회로 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 또는 그들의 조합으로 구현될 수 있다. 방법들의 일부는 또한 이에 의해 수행될 수 있고, 장치는 특정 목적의 로직 회로, 예를 들면, FPGA (field programmable gate array, 필드 프로그래머블 게이트 어레이) 또는 ASIC(application-specific integrated circuit, 주문형 집적 회로)으로 구현될 수 있다.
실시 예들은 예를 들어, 데이터 서버와 같은 백-엔드 컴포넌트를 포함하거나, 미들웨어 컴포넌트, 예를 들면, 애플리케이션 서버, 또는 프론트-엔드 컴포넌트, 예를 들어, 그래픽 사용자 인터페이스 또는 사용자가 구현, 또는 백-엔드, 미들웨어 또는 프론트-엔드의 임의의 조합과 상호 작용할 수 있는 웹 브라우저를 가지는 클라이언트 컴퓨터 시스템을 포함하는 컴퓨팅 시스템에서 구현될 수 있다. 컴포넌트들은 디지털 데이터 통신의 어떠한 형태 또는 매체, 예를 들면, 통신 네트워크에 의해 상호 접속 될 수있다. 통신 네트워크의 예로 로컬 영역 네트워크(LAN) 및 광역 네트워크(WAN), 예를 들면, 인터넷을 포함한다.
일부 실시 예들은 다양한 반도체 처리 및/또는 패키징 기술들을 사용하여 구현될 수 있다. 일부 실시 예는 반도체 기판과 연결된 반도체 처리 기술의 다양한 유형을 사용하여 실시되지만 이에 제한되지 않고, 예를 들면, 실리콘(Si), 갈륨 비소(GaAs), 실리콘 카바이드(SiC), 및/또는 등을 포함한다.
본 명세서에 설명된 바와 같이, 실시 예의 특정 특징이 예시되었지만, 많은 변형, 대체, 변경 및 등가물은 이제 당업자에게 발생할 것이다. 이는, 따라서, 첨부된 청구 범위는 실시의 범주 내에 속하는 그러한 모든 변형 및 변경을 포함하도록 의도되는 것으로 이해되어야 한다. 그것은 그들이 단지 제한되지 않는 예로서 제시되었으며, 형태 및 세부 사항에서 다양한 변화가 이루어질 수 있음을 이해하여야 한다. 장치 및/또는 본 명세서에 기재된 방법의 모든 부분이 상호 배타적인 조합을 제외하고, 임의의 조합으로 조합될 수 있다. 본 명세서에 기재된 실시 예는 기능, 요소 및/또는 설명된 다른 실시 예의 특징의 다양한 조합 및/또는 서브-조합을 포함할 수 있다.

Claims (43)

  1. 반도체 영역;
    상기 반도체 영역 내에 형성된 트렌치로서, 상기 트렌치는 수직축(vertical axis)을 따라 정렬된 깊이와 상기 수직축에 직교하는 종축(longitudinal axis)을 따라 정렬된 길이를 가지며, 상기 반도체 영역의 종단 영역(termination region)에 포함된 상기 길이의 제1 부분과 상기 반도체 영역의 활성 영역에 포함된 상기 길이의 제2 부분을 가지는, 트렌치;
    상기 트렌치 내에 배치된 쉴드 전극; 및
    상기 트렌치의 하부 부분을 라이닝하는 유전체로서, 상기 유전체는 상기 반도체 영역의 상기 종단 영역에 배치된 제1 부분과 상기 반도체 영역의 상기 활성 영역에 배치된 제2 부분을 가지며, 상기 종단 영역에 배치된 상기 유전체의 제1 부분은 상기 활성 영역에 배치된 상기 유전체의 제2 부분의 수직 두께보다 큰 수직 두께를 가지는, 유전체를 포함하고,
    상기 유전체의 제1 부분의 수직 두께는 상기 종단 영역에서 상기 쉴드 전극의 하부 표면과 상기 트렌치의 하부 표면 사이에 연장되고, 상기 유전체의 상기 제2 부분의 수직 두께는 상기 활성 영역에서 상기 쉴드 전극의 하부 표면과 상기 트렌치의 하부 표면 사이에 연장되는, 장치.
  2. 제1항에 있어서,
    상기 트렌치는 수직축에 직교 정렬하고 종축(longitudinal axis)에 직교 정렬하는 상기 종단 영역에서 제1 폭을 가지며, 상기 트렌치는 수직축에 직교 정렬하고 종축에 직교 정렬하는 상기 활성 영역에서 제2 폭을 가지며, 상기 트렌치의 제1 폭은 상기 트렌치의 제2 폭보다 작은, 장치.
  3. 제1항에 있어서,
    상기 깊이는 상기 활성 영역에서 제1 깊이이며, 상기 트렌치는 상기 종단 영역에서 상기 제1 깊이보다 얕은 제2 깊이를 가지는, 장치.
  4. 제1항에 있어서,
    상기 깊이는 상기 활성 영역에서 제1 깊이이며, 상기 트렌치는 상기 종단 영역에서 상기 제1 깊이보다 얕은 제2 깊이를 가지고, 상기 트렌치는 상기 제1 깊이와 다르고 상기 제2 깊이와 다른 제3 깊이를 가지는, 장치.
  5. 제1항에 있어서,
    상기 종축은 제1 종축이고, 상기 트렌치는 제1 트렌치이며, 상기 깊이는 상기 활성 영역에서 제1 깊이이며, 상기 트렌치는 상기 종단 영역에서 상기 제1 깊이보다 얕은 제2 깊이를 가지며,
    상기 장치는,
    상기 제1 종축에 직교하는 제2 종축을 따라 정렬된 제2 트렌치를 더 포함하고,
    상기 제2 트렌치는 상기 제1 트렌치와 교차하고, 제3 깊이를 가지며, 상기 제3 깊이는 상기 제1 깊이와 다르고 상기 제2 깊이와 다른, 장치.
  6. 제1항에 있어서,
    상기 트렌치는 제1 트렌치이며,
    상기 장치는,
    상기 제1 트렌치에 평행하게 정렬되는 제2 트렌치; 및
    상기 제1 트렌치에서의 유전체가 상기 제2 트렌치에 배치된 유전체와 접촉하고 제3 트렌치에 배치된 유전체와 접촉하도록 상기 제1 트렌치와 교차하며 상기 제2 트렌치와 교차하는, 상기 제3 트렌치를 더 포함하는, 장치.
  7. 제1항에 있어서,
    상기 트렌치는 제1 트렌치이며,
    상기 장치는,
    상기 제1 트렌치에 직교 정렬되고 상기 제1 트렌치와 교차하는 제2 트렌치를 더 포함하며,
    상기 제1 트렌치는 상기 제2 트렌치의 제1 측 상에 제1 폭을 가지고, 상기 제1 폭은 상기 제2 트렌치의 제2 측 상에서의 제2 폭보다 큰, 장치.
  8. 제1항에 있어서,
    상기 트렌치의 제1 부분은 내부에 배치된 전극을 포함하며, 상기 트렌치의 상기 제2 부분은 전극을 제외하는, 장치.
  9. 제1항에 있어서,
    상기 유전체의 제1 부분은 상기 유전체의 제2 부분의 하부 표면의 깊이보다 깊은 깊이에서 하부 표면을 갖는, 장치.
  10. 제1항에 있어서,
    상기 트렌치는 제1 트렌치이고, 상기 유전체는 제1 유전체이며,
    상기 장치는,
    상기 제1 트렌치에 평행한 방향으로 정렬된 제2 트렌치; 및
    상기 평행한 방향에 직교하는 방향으로, 상기 반도체 영역의 상기 활성 영역에 대하여 횡으로 상기 제2 트렌치의 하부 부분을 라이닝하는 제2 유전체를 더 포함하며,
    상기 제2 유전체는 상기 제1 트렌치 내의 상기 제1 유전체의 제1 부분의 수직 두께와 실질적으로 동일한 두께를 갖는, 장치.
  11. 반도체 영역;
    상기 반도체 영역 내에 형성된 제1 트렌치로서, 상기 반도체 영역의 종단 영역에 포함된 제1 부분을 가지며, 상기 반도체 영역의 활성 영역에 포함된 제2 부분을 갖는, 제1 트렌치;
    상기 트렌치의 하부 부분을 라이닝하는 유전체로서, 상기 유전체는 상기 반도체 영역의 상기 종단 영역에 배치된 제1 부분을 가지고 상기 반도체 영역의 상기 활성 영역에 배치된 제2 부분을 가지며, 상기 종단 영역에 배치된 상기 유전체의 제1 부분은 상기 활성 영역에 배치된 상기 유전체의 제2 부분의 두께와 다른 두께를 갖는, 유전체; 및
    상기 제1 트렌치에 평행하게 정렬되고, 상기 제1 트렌치의 프로파일과 교차하는 프로파일을 가지는, 제2 트렌치를 포함하고,
    상기 제1 트렌치는 상기 제2 트렌치의 깊이와 다른 깊이를 가지며, 상기 제1 트렌치 및 상기 제2 트렌치는 단일 트렌치를 형성하는, 장치.
  12. 제11항에 있어서,
    상기 제1 트렌치는 게이트 전극 및 쉴드 전극을 포함한 활성 트렌치인, 장치.
  13. 제11항에 있어서,
    상기 제1 트렌치는 쉴드 전극을 포함하고, 게이트 전극을 제외하는, 장치.
  14. 제11항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치에 평행하게 정렬된 제1 부분을 가지고, 상기 제2 트렌치는 상기 제1 트렌치에 수직으로 정렬된 제2 부분을 가지며,
    상기 장치는,
    상기 트렌치의 제2 부분으로부터 분리되는 에지를 가지는 도펀트 웰(dopant well) 영역을 더 포함하는, 장치.
  15. 제11항에 있어서,
    상기 제1 트렌치는 게이트 전극 및 쉴드 전극을 포함하고,
    상기 쉴드 전극은, 상기 활성 영역에서 리세스 부분 및 상기 종단 영역에서 수직으로 연장된 부분을 갖는, 장치.
  16. 제11항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치에 평행하게 정렬된 제1 부분을 가지고, 상기 제2 트렌치는 상기 제1 트렌치에 수직으로 정렬된 제2 부분을 가지며,
    상기 장치는,
    상기 제2 트렌치의 제2 부분에 배치된 유전체와 접촉하는 돌출 유전체 부분을 더 포함하는, 장치.
  17. 제11항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치에 평행하게 정렬된 제1 부분을 가지고, 상기 제2 트렌치는 상기 제1 트렌치에 수직으로 정렬된 제2 부분을 가지며,
    상기 장치는,
    상기 제2 트렌치의 제2 부분의 프로파일과 교차하는 에지를 가지는 게이트 전극; 및
    상기 제2 트렌치의 제2 부분의 프로파일과 교차하는 에지를 가지는 소오스 전극을 더 포함하는, 장치.
  18. 반도체 기판의 에피택셜 층 상에 마스크를 형성하는 단계;
    제1 마스크를 이용하여 종단 트렌치를 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 종단 트렌치 내에 제1 유전체의 제1 부분, 및 상기 에피택셜 층의 표면 상에 상기 제1 유전체의 제2 부분을 형성하는 단계;
    상기 제1 유전체의 제1 부분의 표면이 노출되도록 상기 에피택셜 층의 표면으로부터 상기 제1 유전체의 제2 부분을 제거하는 단계;
    적어도 상기 에피택셜 층의 표면 상, 및 상기 제1 유전체의 제1 부분의 노출된 상기 표면 상에 제2 마스크를 형성하는 단계;
    상기 제2 마스크에 제1 개구 및 제2 개구를 형성하는 단계;
    상기 제2 마스크에 상기 제1 개구를 통해 페리미터 트렌치(perimeter trench)를 형성하는 단계;
    상기 제2 마스크에 상기 제2 개구를 통해 활성 트렌치의 적어도 부분을 형성하는 단계;
    상기 페리미터 트렌치 및 상기 활성 트렌치의 상기 부분에 제2 유전체를 형성하는 단계; 및
    상기 활성 트렌치에 쉴드 전극을 형성하는 단계를 포함하고,
    상기 제1 유전체의 깊이와 상기 제2 유전체의 깊이는 다른,
    를 포함하는 방법.
  19. 삭제
  20. 제18항에 있어서,
    상기 종단 트렌치는 횡단 트렌치인 방법.
  21. 제18항에 있어서,
    상기 쉴드 전극은 리세스된 쉴드 전극인 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
KR1020140031284A 2013-03-15 2014-03-17 반도체 소자의 종단 영역들에 관련된 방법들 및 장치 KR102160563B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201361801253P 2013-03-15 2013-03-15
US201361801272P 2013-03-15 2013-03-15
US61/801,253 2013-03-15
US61/801,272 2013-03-15
US14/204,765 2014-03-11
US14/204,765 US9496391B2 (en) 2013-03-15 2014-03-11 Termination region of a semiconductor device

Publications (2)

Publication Number Publication Date
KR20140113603A KR20140113603A (ko) 2014-09-24
KR102160563B1 true KR102160563B1 (ko) 2020-09-28

Family

ID=50439100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140031284A KR102160563B1 (ko) 2013-03-15 2014-03-17 반도체 소자의 종단 영역들에 관련된 방법들 및 장치

Country Status (5)

Country Link
US (3) US9496391B2 (ko)
EP (1) EP2779248B1 (ko)
KR (1) KR102160563B1 (ko)
CN (2) CN104051503B (ko)
TW (1) TWI659535B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101893615B1 (ko) * 2012-06-15 2018-08-31 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US9496391B2 (en) * 2013-03-15 2016-11-15 Fairchild Semiconductor Corporation Termination region of a semiconductor device
KR101919626B1 (ko) * 2013-10-28 2018-11-19 매그나칩 반도체 유한회사 반도체 소자
US10103140B2 (en) * 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing
JP6589845B2 (ja) * 2016-12-21 2019-10-16 株式会社デンソー 半導体装置
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
WO2019139610A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Shield structure for a group iii-nitride device and method of fabrication
US11362209B2 (en) * 2019-04-16 2022-06-14 Semiconductor Components Industries, Llc Gate polysilicon feed structures for trench devices
DE102019206148A1 (de) * 2019-04-30 2020-11-05 Robert Bosch Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
US11362184B2 (en) * 2020-06-25 2022-06-14 Infineon Technologies Austria Ag Contact structure for power semiconductor devices
JP2022093130A (ja) * 2020-12-11 2022-06-23 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11538934B2 (en) * 2021-01-12 2022-12-27 Sanken Electric Co., Ltd. Semiconductor device having a group of trenches in an active region and a mesa portion
US20230116123A1 (en) * 2021-10-08 2023-04-13 Infineon Technologies Austria Ag Edge termination structure for power transistor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322949A (ja) * 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
US20100140695A1 (en) * 2008-12-08 2010-06-10 Yedinak Joseph A Trench-Based Power Semiconductor Devices With Increased Breakdown Voltage Characteristics

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6492154B2 (en) * 2001-01-31 2002-12-10 Applera Corporation Isolated human kinase proteins, nucleic acid molecules encoding human kinase proteins, and uses thereof
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
DE10212144B4 (de) 2002-03-19 2005-10-06 Infineon Technologies Ag Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle
DE10324754B4 (de) * 2003-05-30 2018-11-08 Infineon Technologies Ag Halbleiterbauelement
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
JP4404709B2 (ja) 2004-07-12 2010-01-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
DE102006030225B4 (de) 2006-06-30 2012-04-05 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Trench-Transistors und Trench-Transistor
US8760615B2 (en) * 2007-05-24 2014-06-24 Asml Netherlands B.V. Lithographic apparatus having encoder type position sensor system
JP5210564B2 (ja) * 2007-07-27 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
US7687352B2 (en) * 2007-10-02 2010-03-30 Inpower Semiconductor Co., Ltd. Trench MOSFET and method of manufacture utilizing four masks
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US7989887B2 (en) * 2009-11-20 2011-08-02 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates as termination
US8558305B2 (en) 2009-12-28 2013-10-15 Stmicroelectronics S.R.L. Method for manufacturing a power device being integrated on a semiconductor substrate, in particular having a field plate vertical structure and corresponding device
JP5531620B2 (ja) * 2010-01-05 2014-06-25 富士電機株式会社 半導体装置
US8367501B2 (en) * 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
US20130006910A1 (en) * 2011-06-30 2013-01-03 Christie Iv Samuel H Clinical decision support systems, apparatus, and methods
US8809942B2 (en) 2011-09-21 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor device having trench structure
US9614043B2 (en) * 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9496391B2 (en) * 2013-03-15 2016-11-15 Fairchild Semiconductor Corporation Termination region of a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322949A (ja) * 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
US20100140695A1 (en) * 2008-12-08 2010-06-10 Yedinak Joseph A Trench-Based Power Semiconductor Devices With Increased Breakdown Voltage Characteristics

Also Published As

Publication number Publication date
TW201445741A (zh) 2014-12-01
US20140264569A1 (en) 2014-09-18
CN111106011A (zh) 2020-05-05
US20170012099A1 (en) 2017-01-12
TWI659535B (zh) 2019-05-11
EP2779248A2 (en) 2014-09-17
US10749027B2 (en) 2020-08-18
CN104051503A (zh) 2014-09-17
US20190245078A1 (en) 2019-08-08
EP2779248B1 (en) 2024-06-05
US9496391B2 (en) 2016-11-15
CN104051503B (zh) 2020-01-14
KR20140113603A (ko) 2014-09-24
EP2779248A3 (en) 2015-01-14

Similar Documents

Publication Publication Date Title
KR102160563B1 (ko) 반도체 소자의 종단 영역들에 관련된 방법들 및 장치
US11610884B2 (en) Semiconductor device
JP6477885B2 (ja) 半導体装置および半導体装置の製造方法
JP6022082B2 (ja) 半導体装置及び半導体装置の製造方法
US9412733B2 (en) MOSFET with integrated schottky diode
US9087894B2 (en) Semiconductor device and method of manufacturing the device
JP6666671B2 (ja) 半導体装置
JP6533613B2 (ja) 半導体装置
JP6561611B2 (ja) 半導体装置
TWI512886B (zh) 有溝渠電晶體
JP6701789B2 (ja) Ｒｂ‐ｉｇｂｔ
WO2015141212A1 (ja) 半導体装置
CN106611784A (zh) 半导体器件及其制造方法
KR101873850B1 (ko) 보디 영역과 드리프트 영역 사이의 수직 ｐｎ 접합을 포함하는 반도체 디바이스
TW202218164A (zh) 半導體裝置及半導體裝置之製造方法
JP2019161167A (ja) 半導体装置および半導体装置の製造方法
JP5223041B1 (ja) 半導体装置及びその製造方法
JP2017199880A (ja) 半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant