KR101873850B1 - 보디 영역과 드리프트 영역 사이의 수직 ｐｎ 접합을 포함하는 반도체 디바이스 - Google Patents

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미하엘 훈츠러
마티아스 쿠엔레
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

반도체 디바이스는 제1 표면(101)으로부터 반도체 부분(100) 내로 연장되는 드리프트 영역(121)을 포함한다. 드리프트 영역(121)의 2 개의 부분(121a, 121b) 사이의 보디 영역(115)은 드리프트 영역(121)과 제1 pn 접합(pn1)을 형성한다. 소스 영역(110)은 보디 영역(115)과 제2 pn 접합(pn2)을 형성한다. pn 접합들(pn1, pn2)은 제1 표면(101)에 수직인 섹션들을 포함한다. 게이트 구조물들(150)은 보디 영역들(115) 내로 연장되고, 게이트 전극(155)을 포함한다. 필드 플레이트 구조물들(160)은 드리프트 영역(121) 내로 연장되고, 게이트 전극(155)으로부터 분리된 필드 전극(165)을 포함한다. 게이트 차폐 구조물(400)은 제2 표면(102)에 바로 인접해 있는 백플레이트 전극(320)과 게이트 구조물들(150) 사이의 용량성 결합을 감소시키도록 되어 있다.

Description

보디 영역과 드리프트 영역 사이의 수직 ＰＮ 접합을 포함하는 반도체 디바이스{SEMICONDUCTOR DEVICE INCLUDING A VERTICAL PN JUNCTION BETWEEN A BODY REGION AND A DRIFT REGION}
전력 반도체 디바이스, 예를 들어, IGFET(insulated gate field effect transistor)에서, 부하 전류는 전형적으로 약하게 도핑된 드리프트 층을 포함하는 반도체 다이의 대향 측면들에 형성된 2 개의 부하 전극 사이에서 수직 방향으로 흐른다. 드리프트 층에서의 도펀트 농도는 반도체 디바이스의 차단 능력(blocking capability)과 온 상태 저항 사이의 트레이드오프로부터 기인한다. 전면(front side)으로부터 반도체 다이 내로 연장되는 필드 플레이트 구조물(field plate structure)은, 차단 능력에 대한 악영향 없이 드리프트 층에서의 도펀트 농도가 증가될 수 있도록, 차단 모드(blocking mode)에서 드리프트 층의 일부분을 공핍시킨다. 스트라이프 형상의 필드 플레이트 구조물을 바늘 형상의 필드 플레이트 구조물로 축소시키는 것은 활성 트랜지스터 영역을 증가시키고, 스트라이프 형상의 게이트 구조물과 비교하여 보다 큰 채널 폭을 갖는 격자를 게이트 구조물이 형성할 수 있게 한다.
전력 반도체 디바이스의 성능을 추가로 개선시키는 것이 바람직하다.
본 목적은 독립 청구항의 발명 대상에 의해 달성된다. 종속 청구항은 추가 실시예에 관한 것이다.
일 실시예에 따르면, 반도체 디바이스는 제1 표면으로부터 반도체 부분 내로 연장되는 드리프트 영역을 포함한다. 드리프트 영역의 2 개의 부분 사이의 보디 영역은 드리프트 영역과 제1 pn 접합을 형성한다. 보디 영역의 2 개의 부분 사이의 소스 영역은 보디 영역과 제2 pn 접합을 형성한다. 제1 및 제2 pn 접합은 제1 표면에 수직인 섹션을 포함한다. 게이트 전극들을 포함하는 게이트 구조물들은 제1 표면으로부터 보디 영역들 내로 연장된다. 게이트 전극들로부터 분리된 필드 전극(field electrode)들을 포함하는 필드 플레이트 구조물들은 제1 표면으로부터 드리프트 영역 내로 연장된다. 게이트 구조물들의 수직 돌출부에 있는 게이트 차폐 구조물(gate shielding structure)은 게이트 구조물들과 제1 표면에 대향하는 반도체 부분의 제2 표면에 바로 인접해 있는 백플레이트 전극(backplate electrode) 사이의 용량성 결합을 감소시키도록 되어 있다.
다른 실시예에 따르면, 반도체 디바이스를 형성하는 방법은 주 표면으로부터 베이스 기판 내로 연장되는 드리프트 영역을 형성하는 단계를 포함한다. 보디 영역은 드리프트 영역의 2 개의 부분 사이에 형성되고, 여기서 보디 영역은 드리프트 영역과 제1 pn 접합을 형성한다. 소스 영역은 보디 영역의 2 개의 부분 사이에 형성되고, 여기서 소스 영역은 보디 영역과 제2 pn 접합을 형성한다. 제1 및 제2 pn 접합은 주 표면에 수직인 섹션들을 포함한다. 주 표면으로부터 보디 영역들 내로 연장되고 게이트 전극을 포함하는 게이트 구조물들이 형성된다. 주 표면으로부터 드리프트 영역 내로 연장되고 게이트 전극으로부터 분리된 필드 전극을 포함하는 필드 플레이트 구조물들이 형성된다. 게이트 차폐 구조물이 게이트 구조물들의 수직 돌출부에 형성된다. 게이트 차폐 구조물은 게이트 구조물들과 주 표면에 대향하는 지지 표면에 바로 인접해 있는 백플레이트 전극 사이의 용량성 결합을 감소시키도록 되어 있다.
이하의 상세한 설명을 읽어보고 첨부 도면을 살펴보면 본 기술 분야의 통상의 기술자는 부가의 특징 및 장점을 잘 알 것이다.
첨부 도면들이 본 발명에 대한 추가적인 이해를 제공하기 위해 포함되어 있고, 본 명세서에 포함되어 본 명세서의 일부를 구성한다. 도면들은 본 발명의 실시예를 예시하고, 본 설명과 함께, 본 발명의 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예 및 의도된 장점이, 이하의 상세한 설명을 참조하면 더 잘 이해되기 때문에, 손쉽게 인식될 것이다.
도 1a는 보디 영역과 드리프트 영역 사이의 수직 pn 접합에 관한 것이고 게이트 구조물들과 백플레이트 전극 사이에 게이트 차폐 구조물을 갖는 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 1b는 콘택 구조물(contact structure)을 관통하는 라인 B-B를 따른 도 1a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 1c는 게이트 구조물 및 필드 플레이트 구조물을 관통하는 라인 C-C를 따른 도 1a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 2a는 드리프트 영역과 백플레이트 전극 사이에 유전체 분리 층(dielectric separation layer)을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 단면도이다.
도 2b는 콘택 구조물을 관통하는 라인 B-B를 따른 도 2a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 2c는 게이트 구조물 및 필드 플레이트 구조물을 관통하는 라인 C-C를 따른 도 2a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 3a는 수직 금속 드레인 도체(vertical metal drain conductor)들을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 3b는 콘택 구조물을 관통하는 라인 B-B를 따른 도 3a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 3c는 게이트 구조물 및 필드 플레이트 구조물을 관통하는 라인 C-C를 따른 도 3a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 4a는 드리프트 영역과 드레인 구조물의 베이스 부분 사이에 수평 호모접합(horizontal homojunction)을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 4b는 콘택 구조물을 관통하는 라인 B-B를 따른 도 4a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 4c는 게이트 구조물 및 필드 플레이트 구조물을 관통하는 라인 C-C를 따른 도 4a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 5a는 U자 형상의 필드 플레이트 구조물 및 U자 형상의 필드 플레이트 구조물의 레그(leg)들 사이에 형성되는 게이트 구조물을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 5b는 콘택 구조물을 관통하는 라인 B-B를 따른 도 5a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 5c는 게이트 구조물 및 필드 플레이트 구조물을 관통하는 라인 C-C를 따른 도 5a의 반도체 디바이스 부분의 개략적인 수직 단면도이다.
도 6a는 게이트 차폐 유전체를 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수직 단면도이다.
도 6b는 게이트 차폐 구역(gate shielding zone)을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수직 단면도이다.
도 7은 종단 필드 플레이트 구조물(termination field plate structure)을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 8은 필드 스톱 영역(field stop region)을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수직 단면도이다.
도 9a는 소스 영역들 및 보디 콘택 구역(body contact zone)들 둘 다에 바로 인접하는 십자 형상의 콘택 구조물들을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 9b는 소스 영역들 및 보디 콘택 구역들 둘 다에 바로 인접하는 직사각형 콘택 구조물들을 포함하는 다른 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 9c는 드레인 도체들의 행들을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수평 단면도이다.
도 9d는 표면 근접 보디 콘택 구역들을 포함하는 다른 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수직 단면도이다.
도 10은 콘택 구조물들의 수직 돌출부에서의 보디 콘택 구역을 포함하는 일 실시예에 따른 반도체 디바이스의 일부분의 개략적인 수직 단면도이다.
도 11a는 반도체 기판에 에피택시 트렌치들을 형성한 후에, 에피택시 트렌치들에 드리프트 영역을 에피택시에 의해 성장시키는 것을 포함하는 일 실시예에 따른 반도체 디바이스를 제조하는 방법을 예시하기 위한 반도체 기판의 일부분의 개략적인 수평 단면도이다.
도 11b는 라인 B-B를 따른 도 11a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 12a는 유전체 분리 구조물의 위쪽에 전구체 드리프트 영역(precursor drift region)들을 형성한 후의, 도 11a의 반도체 기판 부분의 개략적인 평면도이다.
도 12b는 라인 B-B를 따른 도 12a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 13a는 전구체 드리프트 영역들의 측벽들 상에 그리고 유전체 분리 구조물의 위쪽에 전구체 보디 영역(precursor body region)들을 형성한 후의, 도 12a의 반도체 기판 부분의 개략적인 평면도이다.
도 13b는 라인 B-B를 따른 도 13a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 14a는 전구체 드리프트 영역들, 전구체 보디 영역들, 및 전구체 보디 영역들의 측벽들을 따라 형성된 전구체 소스 영역(precursor source region)들을 평탄화시킨 후의, 도 13a의 반도체 기판 부분의 개략적인 평면도이다.
도 14b는 라인 B-B를 따른 도 14a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 15a는 필드 플레이트 구조물들을 형성한 후의, 도 14a의 반도체 기판 부분의 개략적인 평면도이다.
도 15b는 한 쌍의 대칭 필드 플레이트 구조물들의 수평 길이 방향 중심 축을 따라 있는 라인 B-B를 따른 도 15a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 16a는 게이트 구조물들을 형성한 후의, 도 15a의 반도체 기판 부분의 개략적인 평면도이다.
도 16b는 한 쌍의 대칭 필드 플레이트 구조물들의 수평 길이 방향 중심 축을 따라 있는 라인 B-B를 따른 도 16a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 17a는 소스 영역 및 보디 영역 내로 연장되는 콘택 구조물들을 형성한 후의, 도 16a의 반도체 기판 부분의 개략적인 평면도이다.
도 17b는 콘택 구조물을 관통하는 라인 B-B를 따른 도 17a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 18a는 소스 트렌치를 형성한 후에, 소스 트렌치를 따라 소스 영역을 형성하는 것 및 보디 콘택 구역들을 형성하는 것을 포함하는 일 실시예에 따른 반도체 디바이스를 제조하는 방법을 예시하기 위한 반도체 기판의 일부분의 개략적인 평면도이다.
도 18b는 소스 트렌치의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 18a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 19a는 소스 트렌치를 따라 배향된 보디 영역을 형성한 후의, 도 18a의 반도체 기판 부분의 개략적인 평면도이다.
도 19b는 소스 트렌치의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 19a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 20a는 소스 영역을 형성한 후의, 도 19a의 반도체 기판 부분의 개략적인 평면도이다.
도 20b는 소스 트렌치의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 20a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 21a는 소스 트렌치의 남아 있는 개구부를 제1 희생 재료로 채운 후의, 도 20a의 반도체 기판 부분의 개략적인 평면도이다.
도 21b는 소스 트렌치의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 21a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 22a는 게이트 트렌치들, 필드 플레이트 트렌치들 및 드레인 콘택 트렌치들을 형성한 후의, 도 21a의 반도체 기판 부분의 개략적인 평면도이다.
도 22b는 게이트 트렌치 및 필드 플레이트 트렌치의 수평 길이 방향 축을 따라 있는 라인 B-B를 따른 도 22a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 22c는 이웃하는 게이트 트렌치 라인과 필드 플레이트 트렌치 라인 사이의 드리프트 영역의 메사 부분들을 관통하는 그리고 소스 영역의 수평 길이 방향 축에 직교인 라인 C-C를 따른 도 22a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 23a는 게이트 트렌치들, 필드 플레이트 트렌치들 및 드레인 콘택 트렌치들을 제2 희생 재료로 채운 후의, 도 22a의 반도체 기판 부분의 개략적인 평면도이다.
도 23b는 제2 희생 재료로 채워진 게이트 트렌치 및 필드 플레이트 트렌치의 수평 길이 방향 축을 따라 있는 라인 B-B를 따른 도 23a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 23c는 드리프트 영역의 메사 부분들을 관통하는 라인 C-C를 따른 도 23a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 24a는 필드 플레이트 트렌치들로부터 제2 희생 재료를 제거한 후의, 도 23a의 반도체 기판 부분의 개략적인 평면도이다.
도 24b는 필드 플레이트 트렌치들의 수평 길이 방향 축을 따라 있는 라인 B-B를 따른 도 24a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 25a는 필드 플레이트 트렌치들에 필드 플레이트 구조물들을 형성한 후의, 도 24a의 반도체 기판 부분의 개략적인 평면도이다.
도 25b는 필드 플레이트 구조물들의 수평 길이 방향 축을 따라 있는 라인 B-B를 따른 도 25a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 26a는 게이트 트렌치들로부터 제2 희생 재료를 제거한 후의 그리고 게이트 차폐 유전체를 형성한 후의, 도 25a의 반도체 기판 부분의 개략적인 평면도이다.
도 26b는 필드 플레이트 구조물들의 수평 길이 방향 축을 따라 있는 라인 B-B를 따른 도 26a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 27a는 게이트 트렌치들에 게이트 구조물들을 형성한 후의, 도 26a의 반도체 기판 부분의 개략적인 평면도이다.
도 27b는 필드 플레이트 구조물들의 수평 길이 방향 축을 따라 있는 라인 B-B를 따른 도 27a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 28a는 소스 콘택 트렌치들을 형성한 후의, 도 27a의 반도체 기판 부분의 개략적인 평면도이다.
도 28b는 소스 콘택 트렌치를 관통하는 그리고 소스 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 28a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 29a는 소스 콘택 트렌치들을 제3 희생 재료로 채운 후의, 도 28a의 반도체 기판 부분의 개략적인 평면도이다.
도 29b는 소스 콘택 트렌치를 관통하는 그리고 소스 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 29a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 30a는 드레인 콘택 트렌치들에 있는 제2 희생 재료 및 소스 콘택 트렌치들에 있는 제3 희생 재료를 노출시키는 개구부들을 갖는 보조 마스크를 형성한 후의 도 29a의 반도체 기판 부분의 개략적인 평면도이다.
도 30b는 소스 콘택 트렌치를 관통하는 그리고 소스 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 30a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 31a는 소스 콘택 트렌치들에 콘택 구조물들을 그리고 드레인 콘택 트렌치들에 금속 드레인 도체들을 형성한 후의, 도 30a의 반도체 기판 부분의 개략적인 평면도이다.
도 31b는 소스 콘택 트렌치를 관통하는 그리고 소스 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 31a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 32a는 반도체 기판의 대향 측면들에 부하 전극들을 형성한 후의, 도 31a의 반도체 기판 부분의 개략적인 평면도이다.
도 32b는 소스 콘택 트렌치를 관통하는 그리고 소스 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 32a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 32c는 필드 플레이트 구조물들의 수평 길이 방향 축을 따라 있는 라인 C-C를 따른 도 32a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 33a는 깊은 보디 콘택 트렌치들을 형성한 후에, 깊은 보디 콘택 트렌치들의 측벽들을 관통하여 보디 콘택 구역들을 형성하는 것을 포함하는 일 실시예에 따른 반도체 디바이스를 제조하는 방법을 예시하기 위한 반도체 기판의 일부분의 개략적인 평면도이다.
도 33b는 보디 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 33a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 34a는 보디 콘택 구역들을 형성한 후의, 도 33a의 반도체 기판 부분의 개략적인 평면도이다.
도 34b는 보디 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 34a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 35a는 깊은 보디 콘택 트렌치들을 형성한 후에, 깊은 보디 콘택 트렌치들의 측벽들을 관통하여 보디 콘택 구역들 및 소스 구역(source zone)들을 형성하는 것을 포함하는 일 실시예에 따른 반도체 디바이스를 제조하는 방법을 예시하기 위한 반도체 기판의 일부분의 개략적인 평면도이다.
도 35b는 보디 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 35a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 36a는 보디 콘택 구역 및 소스 구역을 형성한 후의, 도 35a의 반도체 기판 부분의 개략적인 평면도이다.
도 36b는 보디 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 36a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 37a는 콘택 구조물들을 형성한 후에, 표면 근접 보디 콘택 구역들을 형성하는 것을 포함하는 일 실시예에 따른 반도체 디바이스를 제조하는 방법을 예시하기 위한 반도체 기판의 일부분의 개략적인 평면도이다.
도 37b는 보디 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 37a의 반도체 기판 부분의 개략적인 수직 단면도이다.
도 38a는 표면 근접 보디 콘택 구역들을 형성한 후의, 도 37a의 반도체 기판 부분의 개략적인 평면도이다.
도 38b는 보디 영역의 수평 길이 방향 축에 직교인 라인 B-B를 따른 도 38a의 반도체 기판 부분의 개략적인 수직 단면도이다.
이하의 상세한 설명에서, 본원의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예가 예시로서 도시되어 있는 첨부 도면을 참조한다. 본 발명의 범주를 벗어남이 없이, 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 행해질 수 있다는 것을 잘 알 것이다. 예를 들어, 다른 추가의 실시예를 얻기 위해, 일 실시예에 대해 예시되거나 기술된 특징이 다른 실시예에서 또는 그와 함께 사용될 수 있다. 본 발명이 이러한 수정 및 변형을 포함하도록 의도되어 있다. 예가 특정 표현을 사용하여 기술되어 있고, 이것이 첨부된 청구항의 범주를 제한하는 것으로 해석되어서는 안 된다. 도면이 축척대로 되어 있지 않으며, 예시를 위한 것에 불과하다. 명확함을 위해, 달리 언급되지 않는 한, 동일한 요소가 상이한 도면에서 대응하는 참조 번호로 표시되어 있다.
"갖는(having)", "함유하는(containing)", "포함하는(including)", "포함하는(comprising)" 등의 용어는 개방형(open)이고, 이 용어들은 언급된 구조, 요소 또는 특징의 존재를 나타내지만, 부가 요소 또는 특징을 배제하지 않는다. 관형사 "어떤", "한" 및 "그"는, 문맥이 명확하게 달리 나타내지 않는 한, 단수뿐만 아니라 복수도 포함하도록 의도되어 있다.
"전기적으로 연결된(electrically connected)"이라는 용어는 전기적으로 연결된 요소들 사이의 영구적 저저항 연결(permanent low-ohmic connection)(예를 들어, 관련 요소들 사이의 직접 접촉 또는 금속 및/또는 고농도로 도핑된 반도체(highly doped semiconductor)를 통한 저저항 연결)을 나타낸다. "전기적으로 결합된(electrically coupled)"이라는 용어는 신호 전송하도록 되어 있는 하나 이상의 중간 요소(들)가 전기적으로 결합된 요소들(예를 들어, 제1 상태에서 저저항 연결을 그리고 제2 상태에서 고저항 전기적 분리(high-ohmic electric decoupling)를 일시적으로 제공하도록 제어가능한 요소들) 사이에 제공될 수 있는 것을 포함한다.
도면은 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시함으로써 상대 도핑 농도를 예시하고 있다. 예를 들어, "n-"는 "n" 도핑 영역의 도핑 농도보다 더 낮은 도핑 농도를 의미하는 반면, "n+" 도핑 영역은 "n" 도핑 영역보다 더 높은 도핑 농도를 갖는다. 동일한 상대 도핑 농도의 도핑 영역들이 꼭 동일한 절대 도핑 농도를 갖는 것은 아니다. 예를 들어, 2 개의 상이한 "n" 도핑 영역이 동일하거나 상이한 절대 도핑 농도를 가질 수 있다.
도 1a 내지 도 1c는 복수의 똑같은 트랜지스터 셀(TC)을 포함하는 반도체 디바이스(500)에 관한 것이다. 반도체 디바이스(500)는 IGFET(예를 들어, 보통의 의미에서 금속 게이트를 갖는 FET는 물론 비금속 게이트를 갖는 FET를 포함하는 MOSFET(metal oxide semiconductor FET))일 수 있거나 그를 포함할 수 있다. 다른 실시예에 따르면, 반도체 디바이스(500)는 IGBT(insulated gate bipolar transistor) 또는 MCD(MOS controlled diode)일 수 있다.
반도체 디바이스(500)는 규소(Si), 탄화 규소(SiC), 게르마늄(Ge), 규소 게르마늄 결정(SiGe), 질화 갈륨(GaN), 비화 갈륨(GaAs) 또는 임의의 다른 AIIIBV 반도체와 같은 단결정질 반도체 재료로 된 반도체 부분(100)을 포함한다.
도 1a는 반도체 부분(100)의 전면에 있는 제1 표면(101)의 평면도이고, 여기서 제1 표면(101)은 대략 평면일 수 있거나 동일 평면에 있는 표면 섹션들이 걸쳐 있는 평면에 의해 정의될 수 있다. 반도체 부분(100)의 배면에 있는, 평면인 제2 표면(102)은 제1 표면(101)에 평행하다. 제1 표면(101)과 제2 표면(102) 사이의 거리는 적어도 40　μm(예컨대, 175　μm 초과)일 수 있다. 다른 실시예에 따르면, 그 거리가 수백　μm의 범위에 있을 수 있다. 제1 및 제2 표면(101, 102) 쪽으로 경사진 측방향 외측 표면이 제1 표면(101)과 제2 표면(102)을 연결시킨다.
단면 평면(cross-sectional plane)에 수직인 평면에서, 반도체 부분(100)은 몇 밀리미터의 모서리 길이를 갖는 직사각형 형상을 가질 수 있다. 제1 표면(101)에 대한 법선은 수직 방향을 정의하고, 수직 방향에 직교인 방향은 수평 방향이다.
제1 전도성 유형의 드리프트 영역(121)은 제1 표면(101)으로부터 반도체 부분(100) 내로 연장된다. 드리프트 영역(121)의 수직 연장부는 적어도 100 V의 차단 전압 능력을 위해 20　μm부터 2　mm까지의 범위에(예를 들어, 20　μm부터 200　μm까지의 범위에) 있을 수 있다. 드리프트 영역(121)의 수평 단면 영역은 수평 길이 방향 축 및 수평 단축(horizontal short axis)을 갖는 직사각형일 수 있다. 수평 길이 방향 축을 따른 드리프트 영역(121)의 길이는 20　μm부터 1　mm까지(예를 들어, 300　μm부터 800　μm까지)의 범위에 있을 수 있다. 수평 단축을 따른 드리프트 영역(121)의 폭은 100　nm부터 200　μm까지(예를 들어, 2　μm부터 50　μm까지)의 범위에 있을 수 있다.
드리프트 영역(121)에서, 순 도펀트 농도(net dopant concentration)가 수직 축을 따라 그리고 수평 길이 방향 축을 따라 대략 균일할 수 있다. 수평 단축을 따라서는, 순 도펀트 농도가 균일할 수 있거나, 길이 방향 중심 평면(longitudinal center plane)까지의 거리가 증가함에 따라 점진적으로 또는 단계적으로 증가하거나 감소할 수 있다. 드리프트 영역(121)에서의 평균 순 도펀트 농도(mean net dopant concentration)는 1E13　cm-3부터 1E17　cm-3까지(예컨대, 5E15　cm-3부터 5E16　cm-3까지)의 범위에 있을 수 있다.
제1 전도성 유형과 상보적인 제2 전도성 유형의 보디 영역(115)은 제1 표면(101)으로부터 드리프트 영역(121) 내로 연장될 수 있다. 보디 영역(115)의 폭은 드리프트 영역(121)의 폭보다 더 작고, 보디 영역(115)이 드리프트 영역(121)의 2 개의 대칭 부분(121a, 121b) 사이에 형성되도록, 보디 영역(115)의 수평 길이 방향 중심 축이 드리프트 영역(121)의 수평 길이 방향 중심 축과 일치할 수 있다. 보디 영역(115)은 드리프트 영역(121)과 제1 pn 접합(pn1)을 형성한다. 제1 pn 접합(pn1)은 제1 표면(101)에 대해 수직으로 또는 대략 수직으로 뻗어 있는 섹션들을 포함한다. 드리프트 영역(121)이 수평 평면에서 보디 영역(115)을 둘러싸도록, 수평 평면에서의 보디 영역(115)의 길이 방향 연장부는 드리프트 영역(121)의 길이 방향 연장부보다 더 작을 수 있다.
보디 영역(115)의 2 개의 이웃하는 수직 제1 pn 접합(pn1) 사이의 전체 폭은 1　μm부터 15　μm까지의 범위에 있을 수 있다. 보디 영역(115)의 수직 연장부는 드리프트 영역(121)의 수직 연장부 이하일 수 있다. 보디 영역(115)에서의 순 도펀트 농도는 대략 균일할 수 있거나, 1E16　cm-3부터 1E18　cm-3까지의 범위에 있을 수 있다. 보디 영역(115)은, 예컨대, 적어도 5E17　cm-3의 도펀트 농도를 갖는, 보다 높은 농도로 도핑된(higher doped) 보디 콘택 영역을 포함할 수 있다.
제1 전도성 유형의 소스 영역(110)은 제1 표면(101)으로부터 보디 영역(115) 내로 연장된다. 소스 영역(110)의 수직 연장부는 보디 영역(115)의 수직 연장부 이하일 수 있다. 소스 영역(110)의 폭은 보디 영역(115)의 폭보다 더 작다. 소스 영역(110)이 보디 영역(115)의 2 개의 대칭 부분(115a, 115b)을 분리시키도록, 소스 영역(110)의 수평 길이 방향 중심 축이 보디 영역(115)의 수평 길이 방향 중심 축과 일치할 수 있다. 보디 영역(115)이 수평 평면에서 소스 영역(110)을 둘러쌀 수 있도록, 수평 평면에서의 소스 영역(110)의 길이 방향 연장부는 보디 영역(115)의 길이 방향 연장부보다 더 작을 수 있다. 소스 영역(110)에서의 순 도펀트 농도는 1E19　cm-3부터 1E20　cm-3까지의 범위에 있을 수 있고, 균일할 수 있거나 길이 방향 중심 축에 가우스 분포(Gaussian distribution)의 중심을 갖는 가우스 분포를 가질 수 있다.
소스 영역(110)은 보디 영역(115)과 제2 pn 접합(pn2)을 형성한다. 제2 pn 접합(pn2)은 수직이거나 대략 수직인 섹션들을 포함한다.
드레인 구조물(129)은 드리프트 영역(121)의 대향 측면들에 형성된 수집 부분(collection portion)(129a, 129b)을 포함한다. 드레인 구조물(129)은 중간 드리프트 영역(121)의 대향 측면들에 있는 수집 부분(129a, 129b)만을 포함할 수 있거나, 수집 부분(129a, 129b)에 부가하여, 드리프트 영역(121)과 제2 표면(102) 사이에 있는 드리프트 영역(121)의 수직 돌출부에 수평 베이스 부분을 포함할 수 있다. IGFET 및 MCD에 있어서, 드레인 구조물(129)은 제1 전도성 유형을 가질 수 있고, 드리프트 영역(121)과 유니폴라 호모접합(hj)(수직 섹션들을 포함함)을 형성할 수 있다. IGBT에 있어서, 드레인 구조물(129)은 제2 전도성 유형을 가질 수 있고, 드리프트 영역(121)과 제3 pn 접합(수직 섹션들을 포함함)을 형성할 수 있다.
게이트 구조물(150)은 제1 표면(101)으로부터 적어도 보디 영역(115) 내로 연장된다. 게이트 구조물(150)의 수평 폭 방향 중심 축(horizontal transverse center axis)은 소스 및 보디 영역(110, 115)의 수평 길이 방향 중심 축과 일치할 수 있다. 예를 들어, 분리된 게이트 구조물들(150)의 쌍들이 소스 영역(110)의 수평 길이 방향 중심 축에 대해 대칭으로 형성될 수 있고, 여기서 2 개의 게이트 구조물(150)은 소스 영역(110)과 소정의 정도 중첩할 수 있다. 예시된 실시예에 따르면, 단일의 단일 게이트 구조물(150)이 보디 영역(115)의 양 대칭 부분(115a, 115b) 내로 그리고 소스 영역(110)의 중간 부분 내로 연장된다.
게이트 구조물(150)의 수직 연장부는 100　nm부터 1　mm까지의 범위에(예를 들어, 1　μm부터 500　μm까지의 범위에) 있을 수 있다. 소스 영역(110)의 수평 길이 방향 축을 따른 게이트 구조물(150)의 폭은 적어도 100　nm(예를 들어, 적어도 300　nm) 최대 5　μm(예컨대, 최대 3　μm)일 수 있다. 게이트 구조물(150)의 수직 연장부는 보디 영역(115)의 수직 연장부와 동일하거나 그보다 더 작거나 그보다 더 클 수 있다. 소스 영역(110)의 수평 길이 방향 중심 축을 따른 이웃하는 게이트 구조물들(150) 간의 중심간 거리는 0.2　μm부터 10　μm까지(예컨대, 0.5　μm부터 5　μm까지)의 범위에 있을 수 있다. 일 실시예에 따르면, 이웃하는 게이트 구조물들(150) 사이에 개재된 보디 영역(115)의 부분이 반도체 디바이스(500)에 대해 지정되어 있는 동작 조건 하에서 완전히 공핍되지는 않는다.
게이트 구조물들(150)은 강하게 도핑된(heavily doped) 다결정질 규소 층(polycrystalline silicon layer) 및/또는 금속 함유 층을 포함하거나 그로 이루어져 있는 전도성 게이트 전극(155)을 포함한다. 게이트 전극(155)은 반도체 부분(100)에 대해 절연되어 있고, 여기서 게이트 유전체(151)는 게이트 전극(155)을 적어도 보디 영역(115)으로부터 분리시킨다. 게이트 전극(155)은 반도체 디바이스(500)의 게이트 단자(G)에 또는 반도체 디바이스(500)에 집적된 내부 게이트 구동기 회로의 출력에 전기적으로 연결 또는 결합될 수 있다.
게이트 유전체(151)는, 반도체 산화물(예를 들어, 예를 들어, 열적으로 성장되거나 퇴적된 규소 산화물), 반도체 질화물(예를 들어, 퇴적되거나 열적으로 성장된 규소 질화물), 반도체 산질화물(예를 들어, 규소 산질화물), 또는 이들의 임의의 조합을 포함하거나 그로 이루어져 있을 수 있다.
필드 플레이트 구조물들(160)은 제1 표면(101)으로부터 드리프트 영역(121) 내로 연장된다. 필드 플레이트 구조물들(160)의 수직 연장부는 게이트 구조물들(150)의 수직 연장부 이상일 수 있다.
소스 영역(110)의 수평 길이 방향 축에 수직인 필드 플레이트 구조물들(160)의 수평 길이 방향 연장부는 500　nm부터 25　μm까지의 범위에(예를 들어, 1　μm부터 12　μm까지의 범위에) 있을 수 있다. 소스 영역(110)의 수평 길이 방향 축에 평행한 필드 플레이트 구조물들(160)의 폭 방향 연장부는 100　nm부터 5　μm까지의 범위에(예를 들어, 300　nm부터 3　μm까지의 범위에) 있을 수 있다. 소스 영역(110)의 수평 길이 방향 중심 축을 따른 이웃하는 필드 플레이트 구조물들(160) 사이의 중심간 거리는 0.2　μm부터 10　μm까지(예컨대, 0.5　μm부터 5　μm까지)의 범위에 있을 수 있다. 이웃하는 필드 플레이트 구조물들(160) 사이의 중심간 거리는 이웃하는 게이트 구조물들(150) 사이의 중심간 거리 이상일 수 있다.
필드 플레이트 구조물들(160)은 소스 영역(110)의 수평 길이 방향 중심 축에 대해 대칭으로 배열될 수 있다. 필드 플레이트 구조물(160)의 개수 및 배치는 게이트 구조물들(150)의 개수 및 배치에 대응할 수 있다. 예를 들어, 게이트 구조물들(150)의 개수는 필드 플레이트 구조물들(160)의 개수의 2배 또는 4배일 수 있다. 대칭 필드 플레이트 구조물들(160)의 쌍들의 수평 길이 방향 축은 중간 게이트 구조물(150)의 길이 방향 축과 일치할 수 있거나, 게이트 구조물들(150)의 길이 방향 축에 대해 이동되어 있을 수 있다. 다른 실시예에 따르면, 필드 플레이트 구조물들(160)이 게이트 구조물들(150)에 맞춰 정렬되어 있지 않다.
필드 플레이트 구조물들(160)이 게이트 구조물들(150)로부터 분리되어 있을 수 있고, 드리프트 영역(121)의 부분이, 각각, 게이트 구조물들(150)을 필드 플레이트 구조물들(160)로부터 분리시킬 수 있다. 다른 실시예에 따르면, 필드 플레이트 구조물들(160)이 게이트 구조물들(150)에 바로 인접해 있을 수 있다.
필드 플레이트 구조물들(160)은 대략 수직인 측벽들을 가질 수 있거나, 제1 표면(101)에 대해, 예컨대, 89°의 각도로 약간 테이퍼링(taper)될 수 있다. 필드 플레이트 구조물들(160)의 측벽들은 직선이거나 약간 불룩할 수 있다. 필드 플레이트 구조물들(160)은, 각각, 전도성 필드 전극(165) 및 필드 전극(165)을 둘러싸고 있는 필드 유전체(161)를 포함한다.
필드 전극(165)은 강하게 도핑된 다결정질 규소 층 및/또는 금속 함유 층을 포함하거나 그로 이루어져 있고, 게이트 전극(155)으로부터 전기적으로 분리되어 있다. 그 대신에, 필드 전극(165)은 필드 전극 단자(F)에, 부하 단자 - 이를 통해 부하 전류가 흐름 - 에, 또는 반도체 디바이스(500)의 내부 회로망 노드(internal network node)에(예컨대, 분압기 회로의 회로망 노드에 또는 내부 구동기 회로의 출력에) 전기적으로 연결될 수 있다.
필드 유전체(161)는 필드 전극(165)을 반도체 부분(100)의 주변 반도체 재료로부터 분리시키고, 열적으로 성장된 규소 산화물 층, 퇴적된 규소 산화물 층(예컨대, TEOS(tetraethylorthosilicate)를 전구체 재료로서 사용하여 형성된 규소 산화물), 가스 또는 진공으로 채워진 갭(gap), 또는 이들의 임의의 조합을 포함하거나 그로 이루어져 있을 수 있다.
콘택 구조물들(315)은 소스 및 보디 영역(110, 115) 둘 다에 바로 인접해 있다. 콘택 구조물들(315)은 제1 표면(101)에 바로 인접해 있을 수 있거나, 반도체 부분(100) 내로 연장될 수 있다. 콘택 구조물들(315)은 2 개 이상의 전도성 재료 라이너(liner)를 포함할 수 있고, 충전 층(fill layer)을 더 포함하며, 여기서 라이너들 중 적어도 하나는 금속을 함유한다. 예를 들어, 콘택 구조물들(315)은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 티타늄 텅스텐(TiW) 및 금속 질화물(예를 들어, 탄탈룸 질화물(TaN) 또는 티타늄 질화물(TiN)) 중 적어도 하나를 함유하는 장벽 라이너(barrier liner)를 포함한다. 충전 층은 스퍼터링에 의해 또는 CVD(chemical vapor deposition)에 의해 퇴적될 수 있는 텅스텐(W)을 함유할 수 있다.
콘택 구조물들(315)은 소스 영역(110)의 수평 길이 방향 중심 축을 따라 게이트 구조물(150)과 교대로 있을 수 있고, 제1 부하 단자(L1)에 전기적으로 연결 또는 결합된다. 소스 영역(110)과 제1 부하 단자(L1) 사이의 전기 연결부(electric connection)는 반도체 디바이스(500)의 전면에 형성된 전면 전극(310)을 포함할 수 있다.
드레인 구조물(129)은 드리프트 영역(121)의 대향 측면들에 있는 수집 부분(129a, 129b)은 물론, 수집 부분들(129a, 129b)을 연결시키고 제2 표면(102)에 바로 인접해 있는 베이스 부분(129z)을 포함한다. 드레인 구조물(129)은 제2 부하 단자(L2)에 전기적으로 연결된다. 드레인 구조물(129)과 제2 부하 단자(L2) 사이의 전기 연결부는 제2 표면(102) 바로 위에 형성된 백플레이트 전극(320)을 포함할 수 있다. 제1 부하 단자(L1)와 제2 부하 단자(L2) 사이의 부하 전류는 기본적으로 제1 표면(101)으로부터 반도체 부분(100)을 통해 제2 표면(102)으로 또는 그 반대로 수직 방향으로 흐르고, 여기서 드리프트 구역(121)에서, 부하 전류는 수평 방향을 따라 흐른다.
이하의 설명은 증가형(enhancement type)의 트랜지스터 셀(TC) 그리고 n-채널 IGFET 셀을 형성하는 것에 관한 것이고, 여기서 소스 영역(110) 및 드리프트 영역(121)은 n-전도성이고 보디 영역(115)은 p-전도성이다. 유사한 고려사항이 p-전도성 소스 및 드리프트 영역(110, 121)과 n-전도성 보디 영역(115)을 갖는 p-채널 IGFET 셀을 갖는 실시예에 적용된다.
게이트 전압이 없어서 제1 pn 접합(pn1)이 역방향 바이어스될 때, 트랜지스터 셀(TC)이 차단된다. 충분히 높은 게이트 전압이 게이트 전극(155)에 인가될 때, 보디 영역(115)의 소수 전하 캐리어의 반전 층은 게이트 유전체(151)를 따라 전도성 채널을 형성한다. 유니폴라 부하 전류가 소스 영역(110)과 드레인 구조물(129) 사이에서 수평 평면에 평행한 수평(측방향) 방향으로 흐를 수 있도록, 전도성 채널이 소수 전하 캐리어에 대한 제1 pn 접합(pn1)을 바이패스한다.
게이트 구조물(150)의 수직 연장부가 채널 폭을 정의하기 때문에, 동일한 정도로 수평 칩 면적을 증가시키는 일 없이 채널 폭이 증가될 수 있다. 드리프트 영역(121), 필드 플레이트 구조물들160), 및 게이트 구조물들(150)의 수직 연장부들을 연장시키는 것에 의해, 동일한 정도로 수평 칩 면적을 증가시키는 일 없이 총 드리프트 체적이 증가될 수 있다. 총 채널 폭 및 총 드리프트 구역 체적 둘 다를 증가시키는 것에 의해, 수평 칩 면적이 증가되는 일 없이 반도체 디바이스(500)의 온 상태 저항이 상당히 감소될 수 있다.
차단 모드에서 필드 플레이트 구조물들(160)이 드리프트 영역(121)의 중간 부분을 공핍시키기 때문에, 차단 능력에 대한 악영향 없이 드리프트 영역(121)에서의 도펀트 농도가 증가될 수 있다. 드리프트 영역(121)에서의 증가된 도펀트 농도는 트랜지스터 셀(TC)의 온 상태 저항(RDSon)을 감소시킨다. 필드 플레이트 구조물들(160)의 수직 연장부가 공핍가능 반도체 체적을 정의하기 때문에, 필드 플레이트 구조물들(160)의 수직 연장부 전체에 걸쳐 도핑 레벨이 높게 유지될 수 있고, 온 상태 저항이 종래의 수직 셀 개념과 비교하여 추가로 감소된다. 게이트 구조물들(150)과 제2 표면(102) 사이의 게이트 구조물들(150)의 수직 돌출부에 있는 게이트 차폐 구조물(400)은 백플레이트 전극(320)과 게이트 전극(155) 사이의 용량성 결합을 감소시키고, 게이트-드레인 용량을 줄이며, 보다 높은 스위칭 주파수를 용이하게 하고, 스위칭 손실을 감소시킨다.
게이트 차폐 구조물(400)은 게이트 구조물(150)의 수평 폭 방향 중심 축의 양 측면에서 필드 플레이트 구조물들(160)의 아래쪽에 또는 그 위쪽에 연장되는 유전체 구조물(예를 들어, 유전체 분리 층)일 수 있다. 다른 실시예에 따르면, 게이트 차폐 구조물(400)은 게이트 전극(155)의 수직 돌출부에만 형성되는 게이트 차폐 유전체일 수 있다. 대안적으로 또는 그에 부가하여, 2 개의 대칭으로 배열된 필드 플레이트 구조물들(160) 및 2 개의 대칭으로 배열된 필드 플레이트 구조물들(160) 사이에 연장되는 드리프트 영역(121)의 일부분이 게이트 차폐 구조물(400)을 형성할 수 있고, 여기서 필드 플레이트 구조물들(160)로부터 연장되는 전계는 백플레이트 전극(320)과 게이트 전극(155) 사이의 유효 전계 강도를 감소시킨다. 대안적으로 또는 그에 부가하여, 게이트 차폐 구조물(400)은 게이트 구조물들(150)의 수직 돌출부에 있는 반대로 도핑된 구역 또는 감소된 순 도펀트 농도의 구역을 포함할 수 있다.
도 2a 내지 도 2c는 도 1c의 게이트 차폐 구조물(400)을 형성하는 유전체 분리 층(410)을 갖는 반도체 디바이스(500)의 일 실시예에 관한 것이다.
유전체 분리 층(410)은, 예를 들어, 반도체 산화물 층(예를 들어, 규소 산화물 층)일 수 있다. 유전체 분리 층(410)의 수직 연장부는, 예로서, 100　nm부터　2　μm까지의 범위에 있을 수 있다. 유전체 분리 층(410)은 드리프트 영역(121)의 길이 방향 및 폭 방향 연장부 전체에 걸쳐 연장될 수 있다. 필드 플레이트 구조물들(160), 게이트 구조물들(150), 보디 영역(115) 및 소스 영역(110)은 제1 표면(101)으로부터 유전체 분리 층(410)까지 연장될 수 있다. 종래의 수직 트랜지스터 셀에 대한 설계가 제1 표면(101)에 대해 90°만큼 회전시키는 것에 의해 용이하게 되어 있을 수 있도록, 유전체 분리 층(410)은 드리프트 영역(121)으로부터 제2 표면(102)으로의 임의의 수직 전류 흐름을 억제시킨다.
제1 표면(101) 상의 층간 유전체(210)는 전면 전극(310)을 게이트 전극(155)으로부터 분리시킬 수 있다. 층간 유전체(210)를 관통하여 연장되는 관통 비아들(313)은 전면 전극(310)을 필드 전극들(165) 및 콘택 구조물들(315)과 전기적으로 연결시키는 것은 물론, 게이트 배선 라인(331)을 게이트 전극들(155)과 전기적으로 연결시킬 수 있다. 보조 유전체 층(220)은 전면 전극(310)을 게이트 배선 라인(331)으로부터 전기적으로 분리시킬 수 있다.
도 3a 내지 도 3c는 제1 표면(101)으로부터 반도체 부분(100) 내로 연장되고 드레인 구조물(129)의 수집 부분들(129a, 129b)과 수직 계면을 형성하는 금속 드레인 도체들(325)을 도시한다. 금속 드레인 도체들(325)의 수직 연장부는 소스 영역(110)의 수직 연장부 이상일 수 있다. 일 실시예에 따르면, 금속 드레인 도체들(325)의 수직 연장부는 드리프트 영역(121)의 수직 연장부 이상일 수 있다.
금속 드레인 도체들(325)은 2 개 이상의 전도성 라이너(예를 들어, TiN, TaN, Ti, Ta, 또는 WTi에 기초한 장벽 라이너)는 물론, 스퍼터링된 W 또는 CVD에 의해 퇴적된 W에 기초할 수 있는 충전 층을 포함할 수 있다. 단일의 금속 드레인 도체(325) 쌍이 드리프트 영역(121)의 대향 측면들을 따라 소스 영역(110)의 수평 길이 방향 중심 축에 평행하게 연장될 수 있다. 다른 실시예에 따르면, 2 행의 분리된 금속 드레인 도체가 드리프트 영역(121)의 대향 측면들을 따라 소스 영역(110)의 수평 길이 방향 중심 축에 평행하게 연장될 수 있다.
콘택 구조물들(315)의 수직 연장부는 금속 드레인 도체(325)의 수직 연장부에 대응할 수 있다. 콘택 구조물들(315)은, 금속 드레인 도체들(325)과 결합하여, 전면 전극(310)과 소스 영역(110) 사이의 연결 저항은 물론, 드레인 구조물(129)의 수집 부분들(129a, 129b)과 백플레이트 전극(320) 사이의 연결 저항을 감소시킨다.
도 4a 내지 도 4c에서, 수직 수집 부분들(129a, 129b)과 수평 베이스 부분(129z) 둘 다가 드리프트 영역(121)에 바로 인접하도록, 드리프트 영역(121)과 드레인 구조물(129) 사이의 유니폴라 호모접합(hj)은 수집 부분들(129a, 129b)을 따라 2 개의 수직 섹션을 그리고 드레인 구조물(129)의 베이스 부분(129z)을 따라 제2 표면(102)에 평행한 수평 섹션을 포함한다.
필드 플레이트 구조물들(160)의 수직 연장부는 게이트 구조물(150)의 수직 연장부보다 상당히 더 클 수 있다. 예를 들어, 필드 플레이트 구조물들(160)의 수직 연장부는 게이트 구조물들(150)의 수직 연장부보다 적어도 50% 또는 적어도 100% 더 크다. 게이트 구조물(150)과 드레인 구조물(129)의 수평 베이스 부분(129z) 사이의 드리프트 영역(121)의 일부분은 게이트 구조물들(150)보다 더 깊게 반도체 부분(100) 내로 연장되는 필드 플레이트 구조물(160)의 부분들에 의해 적어도 부분적으로 보상된다. 게이트 구조물들(150)의 하부 가장자리로부터 돌출하는 필드 플레이트 구조물들(160)의 부분 및 필드 플레이트 구조물들(160)의 돌출 부분들 사이의 드리프트 영역(121)의 부분을 포함하는 필드 차폐 구조물(field shielding structure)(420)이 도 1c의 게이트 차폐 구조물(400)만큼 효과적이도록, 필드 플레이트 구조물들(160)로부터 연장되는 전계는, 게이트 구조물(150)이 백플레이트 전극(320)에 인가되는 전위로부터 차폐되는 방식으로, 게이트 구조물(150)과 드레인 구조물(129)의 베이스 부분(129z) 사이의 드리프트 영역(121)의 중간 부분에 전계를 형성한다.
도 4c에 예시된 바와 같이, 반도체 부분(100)을 통과하는 부하 전류가, 드리프트 영역(121)을 통과하는 2 개의 대칭 수평 컴포넌트 이외에, 게이트 구조물(150)과 드레인 구조물(129)의 수평 베이스 부분(129z) 사이의 드리프트 영역(121)의 부분을 통과하는 수직 컴포넌트를 포함하도록, 보디 영역(115) 및 소스 영역(110)의 수직 연장부는 게이트 구조물(150)의 수직 연장부보다 더 작을 수 있다.
도 5a 내지 도 5c는 결합된 필드 플레이트 구조물/게이트 구조물에 관한 것이고, 필드 플레이트 구조물(160)은 수평 길이 방향 축을 따라 U자 형상의 수직 단면 영역을 갖는다. 게이트 구조물들(150)은 U자 형상의 필드 플레이트 구조물들(160)의 레그들 사이의 공간을 채울 수 있다. 게이트 유전체(151)가 이웃하는 결합된 필드 플레이트 구조물/게이트 구조물 쌍들 사이의 반도체 부분(100)의 메사 부분들(170)과 게이트 전극(155) 사이의 수직 계면들을 따라 형성된다. 분리 유전체(156)는 결합된 필드 플레이트 구조물/게이트 구조물의 수평 길이 방향 축을 따라 그리고 수직 방향을 따라 게이트 전극(155)을 필드 전극(165)으로부터 분리시킨다.
도 5c에 따르면, 드리프트 영역(121)을 통과하는 부하 전류가 2 개의 대칭 수평 부분 및 수직 부분을 포함하도록, 보디 영역(115)의 수직 연장부가 게이트 전극(155)의 수직 연장부보다 더 작고 소스 영역(110)의 수직 연장부가 보디 영역(115)의 수직 연장부보다 더 작다. 필드 차폐 구조물(420)은 게이트 구조물(150)과 드레인 구조물(129)의 수평 베이스 부분(129z) 사이의 게이트 구조물(150)의 수직 돌출부에 있는 필드 플레이트 구조물(160)의 부분을 포함하고, 게이트 구조물(150)의 대향 측면들에 있는 필드 플레이트 구조물(160)의 부분들이 게이트 전극(155)을 드레인 구조물(129)의 수직 수집 부분들(129a, 129b)로부터 차폐시키는 것과 유사한 방식으로, 게이트 구조물(150)을 수평 베이스 부분(129z)으로부터 차폐시키며, 도 1c의 게이트 차폐 구조물(400)만큼 효과적이다.
도 6a는 게이트 전극(155)과 드레인 구조물(129)의 수평 베이스 부분(129z) 사이의 게이트 전극(155)의 수직 돌출부에 형성된 게이트 차폐 유전체(412)를 갖는 일 실시예에 따른 대칭으로 배열된 필드 플레이트 구조물들(160)의 수평 길이 방향 중심 라인을 따른 수직 단면을 도시한다. 게이트 차폐 유전체(412)는 게이트 전극(155)에 바로 인접해 있을 수 있고, 게이트 유전체(151)보다 상당히 더 두꺼울 수 있다. 예를 들어, 게이트 차폐 유전체(412)의 두께는 100　nm부터 1　μm까지의 범위에 있을 수 있다.
게이트 차폐 유전체(412)는 열적으로 성장된 층, 하나 이상의 퇴적된 층 또는 이들의 임의의 조합을 포함할 수 있다. 예를 들어, 게이트 차폐 유전체(412)는 규소 산화물 층(예컨대, TEOS 산화물), 규소 질화물 층, 규소 산질화물 층, 규산염 유리 또는 이들의 임의의 조합을 포함한다. 게이트 차폐 유전체(412)는 게이트 전극(155)을 백플레이트 전극(320)에 인가되는 전위로부터 차폐시키고, 도 1c의 게이트 차폐 구조물(400)만큼 효과적이다.
게이트 구조물(150)의 수직 연장부는 30% 미만만큼(예를 들어, 10% 미만만큼) 필드 플레이트 구조물들(160)의 수직 연장부와 상이할 수 있다. 다른 실시예에 따르면, 게이트 차폐 유전체(412)는 도 4a 내지 도 4c에 기초한 실시예와 결합될 수 있다.
도 6b에서, 게이트 구조물들(150)과 드레인 구조물(129)의 베이스 부분(129z) 사이의 게이트 구조물(150)의 수직 돌출부에 있는 게이트 차폐 구역(414)은 백플레이트 전극(320)과 게이트 구조물(150) 사이의 전계를 적어도 부분적으로 감소시킨다. 게이트 차폐 구역(414)은 드리프트 영역(121)의 반대 전도성 유형을 가질 수 있다. 다른 실시예에 따르면, 반대 주입(counter implant)은 드리프트 영역(121)의 전도성 유형을 변경함이 없이 게이트 차폐 구역(414)에서의 순 도펀트 농도를 국소적으로 감소시킬 수 있다. 게이트 차폐 구역(414)은 게이트 구조물(150)에 바로 인접해 있을 수 있거나, 수직 방향으로 게이트 구조물(150)로부터 분리되어 있을 수 있다. 도 6a에 예시된 바와 같이, 게이트 차폐 구역(414)이 게이트 차폐 유전체(412)와 결합될 수 있다.
도 7은 복수의 똑같은 트랜지스터 셀(TC)을 포함하는 스트라이프 셀(stripe cell)(SC)의 단부 부분에 있는 반도체 부분(100)의 제1 표면(101)에 대한 상면도이다. 수평 평면에서, 드리프트 영역(121)은 수평 길이 방향 축 및 수평 폭 방향 축을 갖는 직사각형일 수 있다. 드리프트 영역(121)이 수평 평면에서 보디 영역(115)을 완전히 둘러싸도록, 보디 영역(115)이 드리프트 영역(121)보다 더 좁고 그보다 더 작은 길이 방향 연장부를 갖는다. 드리프트 영역(121)과 보디 영역(115)의 길이 방향 중심 축이 일치할 수 있다. 보디 영역(115)이 수평 평면에서 소스 영역(110)을 완전히 둘러쌀 수 있도록, 소스 영역(110)이 보디 영역(115)보다 더 좁고, 소스 영역(110)의 수평 길이 방향 연장부가 보디 영역(115)의 수평 길이 방향 연장부보다 더 작다. 보디 영역(115)과 드리프트 영역(121)의 수평 길이 방향 중심 축이 소스 영역(110)의 수평 길이 방향 중심 축과 일치할 수 있다. 반도체 디바이스(500)는 서로 평행하게 배열된 복수의 스트라이프 셀(SC) 포함할 수 있고, 여기서 드레인 구조물들(129)의 수집 부분들(129a, 129b)은 이웃하는 스트라이프 셀들(SC)의 드리프트 영역들(121)을 분리시킬 수 있다.
종단 필드 플레이트 구조물(190)이 스트라이프 셀(SC)의 단부 부분에 형성될 수 있다. 종단 필드 플레이트 구조물(190)의 수평 길이 방향 축이 필드 플레이트 구조물들(160)의 수평 길이 방향 축과 평행할 수 있다. 종단 필드 플레이트 구조물(190)이 보디 영역(115)의 단부면(end face)에 바로 인접해 있을 수 있다. 콘택 구조물들(315) 중 하나 이상이 스트라이프 셀(SC)의 게이트 구조물들(150) 중 이웃하는 게이트 구조물과 종단 필드 플레이트 구조물(190) 사이에 배열될 수 있다. 단부면을 따라 보디 영역(115)의 매립된 가장자리를 따른 필드 집중(field crowding)이 감쇠되도록, 종단 필드 플레이트 구조물(190)이 스트라이프 셀(SC)의 단부 부분에 전계를 형성한다.
도 8의 반도체 디바이스는 드리프트 영역(121) 및 드레인 구조물(129) 둘 다와 수직 호모접합을 형성하는 필드 스톱 영역(128)을 포함한다. 필드 스톱 영역(128)에서의 평균 도펀트 농도는 드리프트 영역(121)에서보다 적어도 2배(예컨대, 적어도 5배 또는 적어도 10배) 더 높은 반면, 드레인 구조물(129)에서의 평균 도펀트 농도는 필드 스톱 영역(128)에서보다 적어도 2배(예컨대, 적어도 5배 또는 적어도 10배) 더 높다.
도 9a 내지 도 9d는 래치업 강인성(latch-up ruggedness)을 개선시키기 위해 소스 영역(110)에 인가되는 전위에의 보디 영역(115)의 저저항 연결을 위한 강하게 도핑된 p+-형 보디 콘택 구역들(117)을 포함하는 실시예의 상세를 도시한다.
도 9a에서, 콘택 구조물들(315)은 수평 평면에서 십자 형상을 갖는다. 십자의 제1 막대는 보디 영역(115)의 수평 길이 방향 중심 축을 따라 형성되고 이웃하는 게이트 구조물들(150)의 쌍들 사이에 연장되는 트렌치 절연체(230)를 리세싱(recess)시키는 것에 의해 형성된다. 십자의 제2 막대는 제1 막대와 직교로 교차하고, 보디 영역(115) 내로 측방향으로 연장될 수 있다. 보디 콘택 구역들(117)은 제2 막대의 2 개의 대향 단부면을 따라 형성되고, 소스 영역(110)의 제1 부분들을 국소적으로 반대로 도핑(counterdope)할 수 있다. 제1 막대는 이웃하는 게이트 구조물들(150)에 바로 인접해 있는 소스 영역(110)의 반대로 도핑되지 않은 제2 부분들에 바로 인접해 있다.
도 9b에서, 콘택 구조물들(315)은 직사각형 형상을 갖고, 소스 영역들(110)은 콘택 구조물들(315)을 게이트 구조물들(150)로부터 분리시킨다. 보디 영역(115)의 수평 길이 방향 축을 따라, 보디 콘택 구역들(117)은 콘택 구조물들(315)의 중심 부분들을 따라서만 형성된다. 중심 부분의 외부에서 그리고 게이트 구조물들(150) 쪽으로 배향된 콘택 구조물들(315)의 단부면들 주위에서, 콘택 구조물들(315)은 소스 영역들(110)에 바로 인접해 있다.
도 9c에 예시된 실시예에 따르면, 콘택 구조물들(315)은 직사각형 형상을 갖고, 콘택 구조물들(315)의 측면으로부터 형성되는 소스 영역들(110)은 콘택 구조물들(315)을 게이트 구조물들(150)로부터 분리시킨다. 보디 콘택 구역들(117)이 콘택 구조물들(315)의 대향 측면들을 따라 형성되고 보디 영역(115)의 수평 길이 방향 축과 교차한다.
금속 드레인 도체들(325)의 행들이 보디 영역(115)에 대향하는 필드 플레이트 구조물들(160)의 측면 상에 형성된다. 드레인 구조물(129)의 강하게 도핑된 n+-형 수집 부분들(129a, 129b)이 보디 영역(115)의 수평 길이 방향 축을 따라 금속 드레인 도체들(325)의 대향 측면들에 형성될 수 있다. 강하게 도핑된 p+-형 구역들(327)이 보디 영역(115)의 수평 폭 방향 축을 따라 금속 드레인 도체들(325)의 대향 측면들에 형성될 수 있다.
도 9d는 콘택 구조물(315)의 대향 측면들에 형성된 표면 근접 보디 콘택 구역들(117)을 도시한다. 표면 근접 보디 콘택 구역들(117)은 제1 표면(101)에 그리고 층간 유전체(210)를 통해 연장되고 제1 표면(101)이 걸쳐 있는 평면과 콘택 구조물(315) 사이의 콘택 트렌치를 채우는 관통 비아(313)에 바로 인접해 있다. 보디 콘택 구역들(117)은 수평 평면에서 관통 비아들(313)을 둘러쌀 수 있다.
금속 드레인 도체들(325)이 반도체 부분(100)으로부터 나오는 열 에너지를 백플레이트 전극(320) - 히트 싱크 구조물의 일부일 수 있음 - 으로 효과적으로 전달하도록, 금속 드레인 도체들(325)은 아래로 제2 표면(102)까지 연장될 수 있고 백플레이트 전극(320)에 바로 인접해 있을 수 있다. 대안적으로 또는 그에 부가하여, 콘택 구조물들(315)이 반도체 부분(100)으로부터 나오는 열 에너지를 전면 전극(310) - 히트 싱크 구조물의 일부일 수 있음 - 으로 효과적으로 전달하도록, 콘택 구조물들(315)이, 도 8에 예시된 바와 같이, 전면 전극(310)에, 예컨대, 직접 또는 관통 비아들(313)과 같은 금속 구조물들을 통해 연결될 수 있다. 히트 싱크 구조물의 일부로서, 전면 전극(310) 및/또는 백플레이트 전극(320)은 수십 마이크로미터(예컨대, 수백 마이크로미터)의 두께를 가질 수 있다. 반도체 부분(100)을 냉각시키기 위한 금속 드레인 도체들(325) 및/또는 콘택 구조물들(315)은 이전의 실시예 및 이후의 실시예 중 임의의 것과 결합될 수 있다.
도 10의 반도체 디바이스(500)는 전면 전극(310)을 소스 영역들과 전기적으로 연결시키는 콘택 구조물들(315)의 수직 돌출부에 있는 매립된 보디 콘택 구역들(117) - 단면 평면에 그리고 제1 표면(101)에 수직인 평면에서, 콘택 구조물들(315)에 바로 인접해 있음 - 을 포함한다. 매립된 보디 콘택 구역들(117)은 트렌치의 하부를 통한 주입에 의해 형성될 수 있고, 주입이 매립된 보디 콘택 구역들(117)을 형성한 후에 이 트렌치에 콘택 구조물들(315)이 형성된다.
도 11a 내지 도 17b는 반도체 디바이스를 제조하는 방법을 예시하고, 여기서 본 방법은 측방향 에피택셜 성장을 사용하고, 깊은 필드 플레이트 구조물들, 깊은 게이트 구조물들, 드리프트 영역을 통한 주로 측방향인 전류 흐름, 및 유전체 분리 층을 포함하는 게이트 차폐 구조물을 제공한다.
도 11a는 결정질 반도체 재료의 베이스 기판(100a)을 포함하는 반도체 기판(500a)을 도시한다. 베이스 기판(100a)은 반도체 웨이퍼 - 이로부터 복수의 똑같은 반도체 다이가 얻어짐 - 일 수 있다. 반도체 재료는, 예로서, 결정질 규소(Si), 탄화 규소(SiC), 게르마늄(Ge), 규소 게르마늄 결정(SiGe), 질화 갈륨(GaN), 비화 갈륨(GaAs) 또는 임의의 다른 AIIIBV 반도체일 수 있다. 베이스 기판(100a)은 기판 부분 상에 성장된 에피택시 층을 포함할 수 있거나 그렇지 않을 수 있다.
베이스 기판(100a)의 평면인 주 표면(101a)에 대한 수직선은 수직 방향을 정의한다. 수직 방향에 직교인 방향은 수평 방향이다. 베이스 기판(100a)은 강하게 도핑될 수 있다. n-FET에 관한 실시예에 따르면, 베이스 기판(100a)이 비소 또는 인 원자로 강하게 n-도핑된다. 도펀트 농도는 대략 균일할 수 있고, 1E18　cm-3부터 1E21　cm-3까지의 범위에(예를 들어, 1E19　cm-3부터 1E20　cm-3까지의 범위에) 있을 수 있다. 주 표면(101a)과 베이스 기판(100a)의 대향 측면 상의 지지 표면(102a) 사이의 베이스 기판(100a)의 두께는 적어도 175　μm(예를 들어, 적어도 600　μm)일 수 있고, 나중의 처리 스테이지에서 박형화될 수 있다.
TEOS를 전구체 재료로서 사용하여 CVD에 의해 형성된 마스크 층(예컨대, 규소 질화물 층 또는 규소 산화물 층)이 주 표면(101a) 상에 퇴적되고, 제1 마스크 개구부들(711)을 갖는 제1 마스크(710)를 형성하기 위해 포토리소그래피에 의해 패터닝된다. 제1 마스크 개구부들(711)은 수평 평면에서 직사각형 형상을 가질 수 있고, 여기서, 예로서, 수평 길이 방향 연장부는 10　μm부터 5　mm까지의 범위에 있을 수 있고 수평 폭 방향 연장부는 100　μm부터 500　μm까지의 범위에 있을 수 있다.
제1 마스크(710)를 에칭 마스크(etch mask)로서 사용하여, 에피택시 트렌치들(121x)이 주 표면(101a)으로부터 베이스 기판(100a) 내로 에칭된다.
도 11a 및 도 11b는 주 표면(101a)으로부터 베이스 기판(100a) 내로 연장되는 에피택시 트렌치(121x)를 도시한다. 에피택시 트렌치(121x)의 수직 연장부는 5　μm 초과(예컨대, 10　μm 초과)일 수 있다. 이웃하는 에피택시 트렌치들(121x) 사이의 베이스 기판(100a)의 나머지 부분은 드레인 구조물(129)의 수집 부분들(129a, 129b)을 포함하는 핀 섹션(fin section)들(107)을 형성한다. 에피택시 트렌치들(121x)과 지지 표면(102a) 사이의 베이스 기판(100a)의 연속적인 섹션(108)은 드레인 구조물(129)의 베이스 부분(129z)을 포함할 수 있다.
베이스 기판(100a)의 전도성 유형과 반대인 전도성 유형의 도펀트 원자가 핀 섹션들(107)의 측벽들을 통해 그리고 연속적인 섹션(108)의 노출된 표면을 통해, 예를 들어, 도펀트 원자를 함유하는 기체 또는 고체 보조 재료로부터의 외부 확산(out-diffusion)에 의해 또는 적당한 도펀트 원자의 경사 주입(tilted implant)에 의해 유입될 수 있다.
유전체 재료 층이 에피택시 트렌치(121x)의 하부에, 예를 들어, 연속적인 섹션(108)의 노출된 표면과 같은 수평 표면 상에서 보다 높은 속도로 유전체 재료를 퇴적시키는 비등각 퇴적 방법(non-conformal deposition method)에 의해, 선택적으로 형성될 수 있다. 예를 들어, 규소 산화물이 HDP(high density plasma) 퇴적 공정에서 퇴적될 수 있다. 주로 등방성인 에칭 공정은, 연속적인 섹션(108)의 노출된 표면 상에 퇴적된 유전체 재료의 부분을 완전히 제거하는 일 없이, 핀 섹션들(107)의 측벽들 상에 퇴적된 유전체 재료의 부분을 제거할 수 있다. 이어서, 반도체 재료가 핀 섹션들(107)의 노출된 수직 측벽들 상에 에피택시에 의해 선택적으로 성장된다.
제1 마스크(710) 또는 제1 마스크(710)를 대체하는 추가의 마스크가 주 표면(101a)을 핀 섹션들(107)의 측벽들 내로의 도펀트의 유입으로부터 차폐시킬 수 있고, 주 표면(101a)의 에피택셜 성장을 억제시킬 수 있다.
도 12a 및 도 12b는 핀 섹션들(107)의 측벽들을 통해 그리고 연속적인 섹션(108)의 노출된 표면을 통해 유입된 도펀트 원자에 의해 정의되는 필드 스톱 영역(128)을 도시한다. 필드 스톱 영역(128)에서, 유입된 도펀트는 순 도펀트 농도를 베이스 기판(100a)에서의 도펀트 농도의 최대 1/2로(예를 들어, 최대 1/10로) 국소적으로 감소시킨다.
퇴적된 유전체 재료는 연속적인 섹션(108) 상에 유전체 분리 층(410)을 형성한다. 유전체 분리 층(410)의 재료는 규소 산화물일 수 있다. 유전체 분리 층(410)의 수직 연장부는 적어도 100　nm(예를 들어,　적어도 1　μm)일 수 있다. 에피택시 공정은 핀 섹션들(107)의 수직 측벽들을 따라 전구체 드리프트 영역들(121z)을 형성한다. 2 개의 대향하는 전구체 드리프트 영역(121z)은 그들 사이에 중앙 보디 트렌치(115x)를 남긴다.
전구체 보디 영역들(115z)은 중앙 보디 트렌치(115x)에 또는 중앙 보디 트렌치(115x)에 바로 인접해 있는 전구체 드리프트 영역들(121z)의 부분들에 형성된다. 예를 들어, 인시츄 p-도핑된 층(in-situ p-doped layer)들이 에피택시에 의해 중앙 보디 트렌치(115x)의 수직 측벽들 상에 성장될 수 있다. 다른 실시예에 따르면, 중앙 보디 트렌치(115x)의 측벽들을 라이닝(line)하고 붕소와 같은 p-형 도펀트를 함유하는 추가의 보조 층이 퇴적될 수 있다. 추가의 보조 층은 BSG(boron silicate glass) 층일 수 있다. 추가의 실시예에 따르면, p-형 도펀트가, 예컨대, p-형 도펀트를 함유하는 기체 전구체 재료를 사용하여 기체상(gas phase)으로부터 또는 플라즈마상(plasma phase)으로부터 퇴적된다.
도 13a 및 도 13b는 전구체 드리프트 영역들(121z)과 수직 제1 pn 접합들(pn1)을 형성하는 전구체 보디 영역들(115z)을 도시한다. 중앙 소스 개구부(110x)가 2 개의 전구체 보디 영역(115z) 사이에 남겨질 수 있다.
전구체 소스 영역(110z)은 중앙 소스 개구부(110x)에 그리고/또는 중앙 소스 개구부(110x)에 바로 인접해 있는 전구체 보디 영역들(115z)의 부분들에 형성된다. 예를 들어, 전구체 소스 영역(110z)은 에피택시에 의해 형성되고, 여기서 성장된 에피택시 층은 인시츄 강하게 n-도핑된다. 다른 실시예에 따르면, n-형 도펀트는, 소스 개구부(110x)를 라이닝하고 n-형 도펀트를 함유하는 추가의 보조 층으로부터 또는 n-형 도펀트를 함유하는 전구체 재료의 기체상으로부터의 외부 확산에 의해, 외부 확산될 수 있다. 평탄화 공정(예컨대, CMP(chemical mechanical polishing))은 주 표면(101a) 위쪽에 또는 제1 마스크(710) 위쪽에 성장된 에피택셜 부분들을 제거할 수 있고, 여기서 제1 마스크(710)는 평탄화 공정을 위한 스톱 층(stop layer)으로서 사용될 수 있다.
도 14a 및 도 14b는 평탄화된 주 표면(101a)을 도시한다. 전구체 드리프트 영역들(121z)로부터, 전구체 보디 영역(115z)으로부터 형성되는 중간 보디 영역(115)의 대향 측면들에 있는, 수직 중심 축 및 수평 길이 방향 중심 축 둘 다에 대해 대칭인 2 개의 부분(121a, 121b)을 갖는 드리프트 영역(121)이 형성된다. 소스 영역(110)은 보디 영역(115)의 2 개의 대칭 부분(115a, 115b)을 분리시킨다. 드리프트 영역(121), 보디 영역(115)은 물론 소스 영역(110)이 주 표면(101a)으로부터 아래로 유전체 분리 층(410)까지 연장될 수 있다. 소스 및 보디 영역(110, 115)은 수직 제2 pn 접합들(pn2)을 형성한다.
제2 마스크 층이 퇴적되고, 도 7에 예시된 바와 같은 필드 플레이트 구조물들(160) 및 종단 필드 플레이트 구조물(190)의 위치 및 치수를 정의하는 제2 마스크 개구부들을 갖는 제2 마스크를 형성하기 위해, 포토리소그래피에 의해 패터닝될 수 있다. 제2 마스크를 에칭 마스크로서 사용하여, 필드 플레이트 트렌치들이 드리프트 영역(121) 내로 에칭되고, 여기서 유전체 분리 층(410)이 에칭 스톱 구조물(etch stop structure)만큼 효과적일 수 있다. 필드 플레이트 트렌치들을 라이닝하는 필드 유전체(161)가 형성된다. 드리프트 영역(121)의 반도체 재료의 산화 공정에 의해, 유전체 재료를 퇴적시키는 것에 의해(예를 들어, TEOS를 전구체 재료로서 사용하여 CVD 공정에서 형성되는 규소 산화물을 퇴적시키는 것에 의해), 또는 이들의 임의의 조합에 의해 필드 유전체(161)가 형성될 수 있다. 이어서, 필드 플레이트 트렌치들의 나머지 개구부들을 채우기 위해 하나 이상의 전도성 재료가 퇴적될 수 있다. 전도성 재료는 강하게 도핑된 다결정질 규소 및 금속을 포함할 수 있다. 평탄화 공정(예를 들어, CMP)은 제2 마스크는 물론 필드 유전체(161) 및 퇴적된 전도성 재료의 부분을 주 표면(101a) 위쪽으로부터 제거할 수 있다.
도 15a 및 도 15b는 퇴적된 전도성 재료로부터 형성되는 전도성 필드 전극들(165) 및 필드 전극(165)을 드리프트 영역(121)으로부터 분리시키는 필드 유전체(161)를 포함하는 결과적인 필드 플레이트 구조물(160)을 도시한다. 필드 플레이트 구조물들(160)은 아래로 유전체 분리 층(410)까지 연장될 수 있다.
제3 마스크 층이 퇴적되고 게이트 구조물들(150)의 위치 및 치수를 정의하는 제3 마스크 개구부들을 갖는 제3 마스크를 형성하기 위해 포토리소그래피에 의해 패터닝될 수 있다. 개구부들이 필드 플레이트 구조물들(160)의 수평 길이 방향 축을 따라 형성될 수 있거나, 필드 플레이트 구조물들(160)의 수평 길이 방향 축에 대해 이동될 수 있다. 제3 마스크를 에칭 마스크로서 사용하여, 게이트 트렌치들이 보디 영역(115) 내로 또는 소스 및 보디 영역(110, 115) 둘 다 내로 에칭될 수 있고, 여기서 유전체 분리 층(410)이 에칭 스톱 층(etch stop layer)만큼 효과적일 수 있다.
게이트 트렌치들의 측벽들을 라이닝하는 게이트 유전체(151)가 형성될 수 있다. 게이트 유전체(151)가 반도체 재료의 열 산화에 의해, 하나 이상의 유전체 재료를 퇴적시키는 것에 의해 또는 이 둘의 조합에 의해 형성될 수 있다. 게이트 트렌치들에서의 나머지 개구부들이 다결정질 규소 및 금속과 같은 하나 또는 2 개의 전도성 재료로 채워질 수 있다. CMP와 같은 연마 공정은 제3 마스크는 물론 게이트 유전체 및 전도성 충전 재료(conductive fill material)의 부분들을 주 표면(101a) 위쪽으로부터 제거한다.
도 16a 및 도 16b는 주 표면(101a)으로부터 유전체 분리 층(410)까지 연장되는 전도성 게이트 전극들(155)을 갖는 결과적인 게이트 구조물들(150)을 도시한다. 게이트 유전체(151)는 게이트 전극(155)을 보디 영역(115), 소스 영역(110) 및 드리프트 영역(121)으로부터 분리시킨다. 게이트 구조물들(150)이 필드 플레이트 구조물들(160)보다 먼저 형성되도록, 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)의 형성이 변경될 수 있다.
층간 유전체(210)가 주 표면(101a) 상에 퇴적될 수 있다. 제4 마스크 층이 층간 유전체(210) 상에 퇴적되고 이웃하는 게이트 구조물들(150) 사이에 제4 마스크 개구부들을 형성하기 위해 포토리소그래피에 의해 패터닝될 수 있다. 제4 마스크를 에칭 마스크로서 사용하여, 콘택 개구부들이 층간 유전체(210)를 관통하게 에칭된다. 강하게 도핑된 보디 콘택 구역들(117)을, 예컨대, 주 표면(101a)에 가깝게, 형성하기 위해 p-형 도펀트가 콘택 개구부들을 통해 주입될 수 있다. 콘택 트렌치들이 베이스 기판(100a)에서의 콘택 개구부들의 수직 돌출부에 형성될 수 있고, 여기서 콘택 트렌치들이 주입된 보디 콘택 구역들(117)을 관통하게 연장되고 소스 영역(110)의 부분들을 노출시킨다. 층간 유전체(210)에서의 콘택 개구부들 및 베이스 기판(100a)에서의 콘택 트렌치를 라이닝하는 하나 이상의 전도성 라이너가 퇴적될 수 있다. 충전 층은 콘택 개구부들 및 콘택 트렌치들에서의 나머지 개구부들을 채울 수 있다.
도 17a 및 도 17b는 주 표면(101a) 상의 층간 유전체(210)를 도시한다. 층간 유전체(210)는 균질 층(homogeneous layer)일 수 있거나 규소 산화물, 규소 산질화물, 규소 질화물, BSG, PSG (phosphorus silicate glass), BPSG (boron phosphorus silicate glass), FSG (fluorosilicate glass) 또는 폴리이미드로부터의 2 개 이상의 서브층(sublayer)을 포함할 수 있다. 층간 유전체(210)의 개구부들에 그리고 베이스 기판(100a)에서의 콘택 트렌치들에 형성된 콘택 구조물들(315)은 탄탈룸, 티타늄, 탄탈룸 질화물, 티타늄 질화물, 티타늄 텅스텐에 기초한 적어도 하나의 장벽 라이너는 물론 스퍼터링된 텅스텐에 기초한 충전 층을 포함할 수 있다. 강하게 도핑된 보디 콘택 구역들(117)은 보디 영역(115)과 콘택 구조물들(315) 사이에 저저항 연결부들을 형성한다.
도 18a 내지 도 32c는 반도체 디바이스를 제조하는 방법에 관한 것이고, 여기서 본 방법은 에피택시 층에 깊은 보디 트렌치(115x)를 사용하고, 깊은 필드 플레이트 구조물들(160), 덜 깊은 게이트 구조물들(150), 드리프트 영역(121)을 통과하는 측방향 및 수직 전류 흐름, 및 필드 플레이트 효과에 기초한 게이트 차폐 구조물을 제공한다.
반도체 기판(500a)은 결정질 규소(Si), 게르마늄(Ge), 규소 게르마늄 결정(SiGe), 탄화 규소(SiC), 질화 갈륨(GaN), 비화 갈륨(GaAs) 또는 임의의 다른 AIIIBV 반도체의 강하게 도핑된 기판 부분(100s) 상에 성장된 약하게 도핑된 에피택시 층(100e)을 포함하는 베이스 기판(100a)을 포함한다. 기판 부분(100s)은, 예로서, 100　μm의 두께 및 적어도 1E19 cm-3의 대략 균일한 도펀트 농도를 가질 수 있다.
에피택시 층(100e)은 에피택시에 의해 기판 부분(100s)의 공정 표면 상에 성장된다. 에피택시 층(100e)의 수직 연장부는 10　μm부터 1　mm까지의 범위에(예를 들어, 20　μm부터 200　μm까지의 범위에) 있을 수 있다. 에피택시 층(100e)은 에피택시 동안 인시츄 도핑된다. 예를 들어, 에피택시 층(100e)은 1E13　cm-3부터 1E17　cm-3까지의 범위에 있는 도펀트 농도로 균일하게 n-도핑된다. 에피택시 층(100e)의 노출된 표면은 주 표면(101a)을 형성하고, 에피택시 층(100e)에 대향하는 기판 부분(100s)의 표면은 베이스 기판(100a)의 지지 표면(102a)을 형성한다.
제1 마스크 층이 퇴적되고, 제1 마스크 개구부들(711)을 갖는 제1 마스크(710)를 형성하기 위해, 포토리소그래피에 의해 패터닝된다. 제1 마스크 개구부들(711)은 스트라이프 형상(stripe-shaped)일 수 있다. 예시된 실시예에 따르면, 분리된 제1 마스크 개구부들(711)은, 제1 수평 방향을 따라 연장되고 서로 평행하게 배열된 라인들을 따라, 형성된다. 제1 마스크(710)를 에칭 마스크로서 사용하여, 보디 트렌치들(115x)이 주 표면(101a)으로부터 베이스 기판(100a) 내로 에칭된다. 제1 마스크(710)의 재료는 임의의 재료(예를 들어, 규소 질화물 또는 규소 산화물) - 이에 대비하여 에피택셜 층(100e)의 재료가 높은 선택도로 에칭될 수 있음 - 일 수 있다.
도 18a 및 도 18b는 일직선으로 배열되고 주 표면(101a)으로부터 약하게 n-도핑된 에피택시 층(100e) 내로 연장되는 보디 트렌치들(115x)을 도시한다. 보디 트렌치들(115x)의 측벽들은 주 표면(101a)에 수직일 수 있거나 주 표면(101a)까지의 거리가 증가함에 따라 약간 테이퍼링될 수 있다. 에피택시 층(100e)은 연속적인 기판 부분(100s)과 유니폴라 호모접합을 형성하고, 여기서 유니폴라 호모접합은 주 표면(101a)에 평행하고 지지 표면(102a)에 평행하다.
보디 영역(115)이 동일한 라인에 할당된 보디 트렌치들(115x)에 또는 그들을 따라 형성된다. 예를 들어, n-채널 트랜지스터 셀에 기초한 반도체 디바이스의 경우, 붕소 원자와 같은 p-형 도펀트, 또는 p-채널 트랜지스터 셀에 기초한 반도체 디바이스의 경우, 인 또는 비소 원자와 같은 n-형 도펀트가 노출된 측벽을 통해 그리고 보디 트렌치들(115x)의 하부를 통해 에피택시 층(100e)의 인접하는 부분들 내로 유입될 수 있다. 예를 들어, 도펀트가 도펀트 원자를 함유하는 기체 전구체 재료에 의해 기체상으로부터 또는 플라즈마상으로부터 유입될 수 있다. 다른 실시예에 따르면, 인시츄 p-도핑된 또는 n-도핑된 층이 에피택시에 의해 보디 트렌치들(115x)에서의 에피택시 층(100e)의 노출된 표면 상에 성장될 수 있고, 여기서 보디 트렌치들(115x)이 완전히 채워지지는 않고 에피택시가 중앙 소스 개구부들(110x)을 남겨둔다. 제1 마스크(710)는 도펀트가 주 표면(101a)을 통해 유입되지 못하게 차단하는 도핑 마스크로서 또는 주 표면(101a) 상에서의 에피택셜 성장을 국소적으로 억제하는 에피택시 마스크로서 효과적일 수 있다.
도 19a 및 도 19b는, 보디 트렌치들(115x) 주위의 에피택시 층(100e)의 부분을 반대로 도핑하는 것에 의해 또는 에피택시에 의해, 남아 있는 중앙 소스 개구부들(110x) 주위에 형성되는 보디 영역(115)을 도시한다. 이 처리 스테이지에서, 보디 영역(115)은 분리된 부분들 - 그 각각은 소스 개구부들(110a) 중 하나의 소스 개구부의 주위에 형성됨 - 을 포함할 수 있거나, 라인마다 단일의 보디 영역(115)을 형성할 수 있다. 보디 영역(115)은 에피택시 층(100e)의 남아 있는 부분들과 제1 pn 접합(pn1)을 형성한다. 제1 pn 접합(pn1)은 수직 섹션들 및 비교적 작은 수평 섹션을 포함한다.
소스 영역(110)은 남아 있는 중앙 소스 개구부들(110x)에 그리고/또는 중앙 소스 개구부들(110x)을 따라 있는 보디 영역(115)의 부분들에 형성된다. 예를 들어, 인시츄 강하게 n-도핑되는 에피택시 층이 에피택시에 의해 중앙 소스 개구부들(110x)의 측벽들 상에 그리고 그의 하부 상에 성장되고, 여기서 중앙 소스 개구부들(110x)이 완전히 채워질 수 있거나, 여기서 성장된 에피택시 층이 중앙 소스 개구부들(110x)에 중앙 개구부들(110y)을 남겨둘 수 있다. 다른 실시예에 따르면, n-채널 트랜지스터 셀에 대한 n-형 도펀트 또는 p-채널 트랜지스터 셀에 대한 p-형 도펀트를 함유하는 기체 전구체에 기초한 플라즈마상 도핑(plasma phase doping) 또는 기체상 도핑(gas phase doping)은 중앙 소스 개구부들(110x)에 바로 인접해 있는 보디 영역(115)의 일부분을 반대로 도핑한다. 추가의 실시예에 따르면, 도펀트의 경사 주입이 보디 영역(115)의 노출된 부분들을 반대로 도핑할 수 있거나 보조 산화물이 소스 개구부(110x)의 하부에 형성될 수 있고, 추가의 에피택셜 공정이 중앙 소스 개구부들(110x)의 수직 측벽들을 따라 인시츄 n+-도핑된 소스 영역(110)을 형성할 수 있다. 소스 영역(110)이 중앙 소스 개구부들(110x)을 완전히 채울 수 있거나 소스 영역(110)을 형성하는 것이 제1 희생 재료(예컨대, 유전체 재료(예를 들어, 규소 산화물))로 채워질 수 있는 중앙 개구부들(110y)을 남겨둘 수 있다.
도 20a 및 도 20b는 소스 개구부들(110x)에 바로 인접하는 보디 영역(115)의 부분들을 반대로 도핑하는 것에 의해 또는 보디 영역(115) 상에 인시츄 n+-도핑된 층을 에피택셜 성장시키는 것에 의해 형성되는 소스 영역(110)을 도시한다. 소스 및 보디 영역(110, 115)은 하부에 수직 섹션들 및 작은 수평 섹션을 포함하는 제2 pn 접합(pn2)을 형성한다. 소스 영역(110)은 보디 영역(115)의 대향하는 부분들 사이의 공간을 완전히 채울 수 있다. 예시된 실시예에서, 소스 영역(110)의 형성은 중앙 개구부들(110y)을 남겨둔다. 이 처리 스테이지에서, 소스 영역(110)은 분리된 부분들 - 그 각각은 소스 개구부들(110a) 중 하나의 소스 개구부에 그리고/또는 그 주위에 형성됨 - 을 포함할 수 있거나, 라인마다 단일의 소스 영역(110)을 형성할 수 있다. 중앙 개구부들(110y)을 채우는 제1 희생 재료가 퇴적될 수 있다. 중앙 개구부들(110y)의 외부에 퇴적된 제1 희생 재료의 부분들은 물론, 제1 마스크(710)와 보디 및 소스 영역(115, 110)의 형성 동안 주 표면(101a) 위쪽에 퇴적된 다른 재료들이, 예컨대, CMP에 의해 제거될 수 있다.
도 21a 및 도 21b는 제1 마스크(710)의 제거 후에 그리고 보디 영역(115)의 부분들, 소스 영역(110) 및 중앙 개구부들(110y)의 외부에 퇴적된 제1 희생 재료의 제거 후에 중앙 개구부들(110y)을 채우는 제1 희생 재료(791)를 도시한다.
보호 마스크 층이 퇴적되고, 게이트 트렌치들(150x), 필드 플레이트 트렌치들(160x) 및 드레인 콘택 트렌치들(325x)의 위치 및 치수를 정의하는 개구부들을 갖는 보호 마스크(754)를 형성하기 위해, 포토리소그래피에 의해 패터닝될 수 있다. 보호 마스크(754)를 에칭 마스크로서 사용하여, 게이트 트렌치들(150x), 필드 플레이트 트렌치들(160x) 및 드레인 콘택 트렌치들(325x)이 베이스 기판(100a) 내로 에칭된다. 게이트 트렌치들(150x), 필드 플레이트 트렌치들(160x) 및 드레인 콘택 트렌치들(325x)을 정의하기 위한 단일의 포토리소그래피 마스크를 사용하는 것에 의해, 예컨대, 게이트 구조물들 및 필드 플레이트 구조물들에 대한 포토리소그래피 마스크 사이의 오정렬이 디바이스 파라미터의 변동에 기여하지 않을 수 있다.
도 22a 내지 도 22c에 예시된 바와 같이, 보호 마스크(754)는 필드 플레이트 트렌치들(160x)에 대한 이웃하는 개구부들과 게이트 트렌치들(150x)에 대한 이웃하는 개구부들 사이의 에피택시 층(100e)의 메사 부분들(170)은 물론 제1 희생 재료(791)의 부분들을 덮는다. 드레인 콘택 트렌치들(325x)의 수직 연장부는 필드 플레이트 트렌치들(160x)의 수직 연장부보다 더 클 수 있다. 필드 플레이트 트렌치들(160x)의 수직 연장부는 게이트 트렌치들(150x)의 수직 연장부보다, 예컨대, 적어도 10%만큼 또는 적어도 50%만큼, 더 클 수 있다.
드레인 콘택 트렌치들(325x), 필드 플레이트 트렌치들(160x) 및 게이트 트렌치들(150x)은, 제1 희생 재료(791)와 동일한 재료일 수 있는, 제2 희생 재료(792)로 채워질 수 있다. 게이트 트렌치들(150x), 필드 플레이트 트렌치들(160x) 및 드레인 콘택 트렌치들(325x)의 외부에 퇴적되는 제2 희생 재료(792)의 부분이, 예컨대, 보호 마스크(754)에서 중단되는 CMP에 의해, 제거될 수 있다.
도 23a 내지 도 23c는 드레인 콘택 트렌치들(325x), 필드 플레이트 트렌치들(160x) 및 게이트 트렌치들(150x)을 채우는 제2 희생 재료(792)를 도시한다.
제1 보조 마스크 층이 퇴적되고, 필드 플레이트 트렌치들(160x)에서의 제2 희생 재료(792)를 노출시키고 게이트 트렌치들(150x)에서의 그리고 드레인 콘택 트렌치들(325x)에서의 제2 희생 재료(792)를 덮는 제1 보조 마스크(762)를 형성하기 위해, 포토리소그래피에 의해 패터닝된다. 제1 보조 마스크(762)는 또한 중앙 개구부들(110y)에서의 제1 희생 재료(791)를 덮을 수 있다.
제2 희생 재료(792)가 필드 플레이트 트렌치들(160x)로부터 제거된다. 필드 플레이트 트렌치들(160x)을 게이트 트렌치들(150x)에 대해 추가로 리세싱시키기 위해 제1 보조 마스크가 추가로 사용될 수 있다.
도 24a 및 도 24b는 필드 플레이트 트렌치들(160x) 주위의 영역을 노출시키는 스트라이프 형상의 제1 보조 마스크 개구부들(763)을 갖는 제1 보조 마스크(762)를 도시한다. 제1 보조 마스크(762)의 재료는, 예로서, 포토레지스트일 수 있다. 필드 플레이트 트렌치들(160x)은 비어 있다.
제1 보조 마스크(762)가 제거될 수 있고, 필드 유전체(161)가 베이스 기판(100a)의 반도체 재료의 열 산화에 의해, 유전체 재료의 퇴적에 의해 또는 이 둘의 조합에 의해 형성될 수 있다. 필드 플레이트 트렌치들(160x)에서의 남아 있는 개구부들을 채우기 위해 하나 이상의 전도성 재료가 퇴적된다. 필드 유전체 재료 및 필드 플레이트 트렌치들(160x)의 외부에 있는 퇴적된 전도성 재료의 부분들이, 예를 들어, 보호 마스크(754)를 에칭 스톱으로서 사용하여 CMP에 의해 제거된다.
도 25a 및 도 25b는 퇴적된 전도성 재료로부터 형성되는 필드 전극(165)을 에피택시 층(100e)으로부터 분리시키는 필드 유전체(161)를 갖는 결과적인 필드 플레이트 구조물들(160)을 도시한다.
제2 보조 마스크 층이 퇴적되고, 게이트 트렌치들(150x)에서의 제2 희생 재료(792)를 노출시키고 필드 플레이트 구조물들(160), 드레인 콘택 트렌치들(325x)에서의 제2 희생 재료(792) 및 중앙 개구부들(110y)에서의 제1 희생 재료(791)를 덮는 제2 보조 마스크(764)를 형성하기 위해, 포토리소그래피에 의해 패터닝된다. 제2 보조 마스크(764)를 에칭 마스크로서 사용하여, 제2 희생 재료(792)가 게이트 트렌치들(150x)로부터 제거될 수 있다. 게이트 차폐 유전체(412)가, 예를 들어, 제2 희생 재료(792)의 나머지로부터 또는 추가의 유전체 재료의 고도로 비등각인 퇴적에 의해 - 이 추가의 유전체 재료는 고도로 등방성인 에칭에 의해 게이트 트렌치들(150x)의 측벽들로부터 제거될 수 있음 - 게이트 트렌치들(150x)의 하부에 형성될 수 있다. 대안적으로 또는 그에 부가하여, 게이트 차폐 구역(414)이 게이트 트렌치(150x)의 수직 돌출부에 형성될 수 있다.
도 26a 및 도 26b는 게이트 트렌치들(150x) 위쪽에 스트라이프 형상의 제2 보조 마스크 개구부(765)를 갖고 필드 플레이트 구조물들(160)은 물론 드레인 콘택 트렌치들(325x)에서의 제2 희생 재료(792) 및 중앙 개구부들(110y)에서의 제1 희생 재료(791)를 덮는 제2 보조 마스크(764)를 도시한다.
제2 보조 마스크(764)가 제거될 수 있고, 게이트 유전체(151)가 베이스 기판(100a)의 재료의 열 산화에 의해 그리고/또는 유전체 재료를 등각(conformal) 방식으로 퇴적시키는 것에 의해 형성될 수 있다. 다결정질 규소와 같은 하나 이상의 전도성 재료 및 금속 함유 재료가 게이트 트렌치(150x)를 채우기 위해 퇴적된다. 게이트 유전체(151)의 부분 및 게이트 트렌치들(150x)의 외부에 퇴적된 전도성 재료의 부분이 연마 공정 동안 보호 마스크(754)를 스톱 층으로서 사용하여 CMP에 의해 제거될 수 있다.
도 27a 및 도 27b는 게이트 트렌치들(150x)에 형성되는 그리고 퇴적된 전도성 재료로부터 형성된 게이트 전극들(155)을 포함하는 게이트 구조물들(150)을 도시한다.
제3 보조 마스크 층(예를 들어, 포토레지스트 층)이 퇴적되고, 소스 영역(110)의 부분의 수직 돌출부에 있는 제3 보조 마스크 개구부들(773) 및 제1 희생 재료(791)를 갖는 제3 보조 마스크(772)를 형성하기 위해, 포토리소그래피에 의해 패터닝될 수 있다. 제3 보조 마스크 개구부들(773)이 소스 영역(110)의 수평 길이 방향 중심 축을 따라 게이트 구조물들(150)과 교대로 있을 수 있다. 제3 보조 마스크 개구부들(773)은 소스 영역(110)의 수평 길이 방향 중심 축에 대해 대칭일 수 있고, 소스 영역(110), 제1 희생 재료(791)의 중간 부분들과 교차할 수 있으며 보디 영역(115) 내로 연장될 수 있다. 제3 보조 마스크(772)를 에칭 마스크로서 사용하여, 깊은 보디 콘택 트렌치들(117x)이 적어도 제3 보조 마스크 개구부들(773)에 의해 노출되는 소스 영역(110) 및 보디 영역(115)의 부분 내로 에칭될 수 있다. 각각의 제3 보조 마스크 개구부(773)에 대해, 2 개의 깊은 보디 콘택 트렌치(117x)가 제1 희생 재료(791)의 중간 부분의 대향 측면들에서 에칭되도록, 에칭이 제1 희생 재료에 대해 고도로 선택적일 수 있다. 다른 실시예에 따르면, 에칭이 선택적이지 않고, 제3 보조 마스크 개구부들(773)에 의해 노출되는 한, 제1 희생 재료(791)가 또한 제거된다. 이어서, 보디 영역(115)의 저저항 연결을 위한 강하게 도핑된 보디 콘택 구역들(117)을, 예를 들어, 경사 주입(angled implant)에 의해, 플라즈마상으로부터의 확산에 의해, 또는 적당한 도펀트를 함유하는 기체 또는 고체 보조 재료로부터의 확산에 의해, 형성하기 위해, p-형 불순물이 보디 영역(115) 및 소스 영역(110)의 노출된 부분들 내로 유입된다.
도 28a 및 도 28b는 깊은 보디 콘택 트렌치들(117x)은 물론, 에피택시 층(100e)에서의 깊은 보디 콘택 트렌치들(117x)을 따라 형성된 강하게 p+-도핑된 보디 콘택 구역들(117)을 도시한다.
제3 희생 재료(793)가 깊은 보디 콘택 트렌치들(117x)을 채우기 위해 퇴적될 수 있고, 제3 보조 마스크(772)가 제거될 수 있다.
도 29a 및 도 29b는 제1 및/또는 제2 희생 재료(791, 792)와 동일할 수 있는 제3 희생 재료(793)를 도시한다.
제4 보조 마스크 층이 퇴적되고, 드레인 콘택 트렌치들(325x)에서의 제2 희생 재료(792)는 물론 소스 콘택 트렌치들(315x)에서의 제1 및 제2 희생 재료를 노출시키는 제4 보조 마스크 개구부들(775)을 갖는 제4 보조 마스크(774)를 형성하기 위해, 포토리소그래피에 의해 패터닝되고, 여기서 제4 보조 마스크(774)는 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)을 덮는다. 소스 콘택 트렌치들(315x) 주위에서, 제4 보조 마스크 개구부들(775)은 소스 콘택 트렌치들(315x)의 개구부들보다 더 크다. 제4 보조 마스크(774)를 에칭 마스크로서 사용하여, 제2 희생 재료(792)가 드레인 콘택 트렌치들(325x)로부터 제거되고, 제1 및 제3 희생 재료(791, 793)가 소스 콘택 트렌치들(315x)의 부분들로부터 제거될 수 있다.
도 30a 및 도 30b는 재개방된 드레인 콘택 트렌치들(325x)은 물론, 소스 영역(110)의 수평 길이 방향 중심 축을 따라 게이트 구조물들(150)과 교대로 있는 개방된 소스 콘택 트렌치들(315x)을 도시한다. 강하게 p+-도핑된 보디 콘택 구역들(117)은 보디 영역들(115)에의 저저항 연결을 제공한다. 소스 영역(110)의 수평 길이 방향 축을 따라, 제4 보조 마스크 개구부들(775)의 연장부가 소스 콘택 트렌치들(315x)의 연장부보다 더 클 수 있기 때문에, 결과적인 소스 콘택 트렌치들(315x)의 수평 단면 영역은 십자 형상일 수 있고, 보디 콘택 구역들(117)이 소스 영역(110)의 수평 길이 방향 축에 직교인 제1 막대를 따라 형성될 수 있는 반면, 소스 콘택은 소스 영역(110)의 수평 길이 방향 축에 평행한 제2 막대를 따라 형성된다.
드레인 구조물(129)의 강하게 p+-도핑된 수집 부분들(129a, 129b)은, 예컨대, 부가의 주입 마스크를 사용하여, 드레인 콘택 트렌치들(325x)의 측벽들을 통해 선택적으로 도펀트를 유입시킴으로써 형성될 수 있다.
제4 보조 마스크(774)는 소스 콘택 트렌치들(315x)은 물론 드레인 콘택 트렌치들(325x)을 추가로 리세싱시키기 위해 추가의 에칭 마스크로서 사용될 수 있다. 소스 콘택 트렌치들(315x)이 소스 영역(110)의 수평 부분을 뚫고 들어가(cut through) 소스 콘택 트렌치(315x)의 하부에서 보디 영역(115)과 소스 영역(110)을 바로 단락시키도록, 소스 콘택 트렌치들(315x)이 리세싱될 수 있다. 드레인 콘택 트렌치(325x)의 리세싱의 결과, 드레인 콘택 트렌치들(325x)이 곧바로 강하게 도핑된 기판 부분(100s) 내로 연장될 수 있다.
소스 콘택 트렌치들(315x) 및 드레인 콘택 트렌치들(325x)을 라이닝하는 하나 또는 2 개의 등각 금속 라이너가 퇴적될 수 있다. 소스 콘택 트렌치들(315x) 및 드레인 콘택 트렌치들(325x)에서의 남아 있는 보이드(void)들을 채우는 충전 층이 퇴적될 수 있다.
도 31a 및 도 31b는 텅스텐을 함유할 수 있는 충전 층(312)과 베이스 기판(100a)의 반도체 재료 사이의 상호 확산(interdiffusion)을 방지하기 위해, 탄탈룸, 티타늄, 탄탈룸 질화물, 티타늄 질화물, 티타늄 텅스텐을 포함하거나 그로 이루어져 있을 수 있는 장벽 라이너(311)를 도시한다. 장벽 라이너(311) 및 충전 층(312)은 소스 콘택 트렌치들(315x)에서의 콘택 구조물들(315)은 물론 드레인 콘택 트렌치들(325x)에서의 금속 드레인 도체들(325)을 형성한다.
이어서, 도 17a 및 도 17b를 참조하여 기술된 바와 같이, 층간 유전체(210)가 퇴적될 수 있고 반도체 기판(500a)의 대향 측면들에 전면 및 백플레이트 전극(310, 320)이 형성될 수 있다.
도 33a 내지 도 34b를 참조하여 예시되는 방법은, 이웃하는 게이트 구조물들(150) 사이에서, 소스 영역(110)에 매립되는 제1 희생 재료(791)의 구조물이 보디 콘택 구역들(117)의 형성을 위해 부분적으로 개방되어 있다는 점에서, 도 18a 내지 도 32b에 예시된 방법과 상이하다.
도 18a 내지 도 27b와 관련하여 기술된 바와 같이, 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)이 에피택시 층(100e)에 형성될 수 있다. 제1 및 제2 보조 마스크를 사용하여 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)을 형성한 후에, 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)을 덮는 제3 보조 마스크(772)가 형성된다. 제3 보조 마스크(772)에서의 제3 보조 마스크 개구부들(773)은 제1 희생 재료(791)의 구조물의 길이 방향 중심 영역에 보디 콘택 트렌치들(117x)을 정의한다. 제3 보조 마스크(772)를 에칭 마스크로서 사용하여, 보디 콘택 트렌치들(117x)이 제1 희생 재료(791)의 구조물 내로 에칭된다.
도 33a 및 도 33b에 도시된 바와 같이, 보디 콘택 트렌치들(117x)은 이웃하는 게이트 구조물들(150) 사이의 소스 영역(110)의 중앙 섹션들을 노출시킨다. p-형 도펀트를 함유하는 보조 재료(예컨대, BSG)가 보디 콘택 트렌치들(117x)에 퇴적될 수 있고, 가열 처리 동안 도펀트가 에피택시 층(100e)의 인접한 부분들 내로 확산될 수 있다. 고도로 전도성인 콘택 구조물을 형성하기 위해 보조 재료 및 제1 희생 재료(791)가 전도성 재료로 대체될 수 있다. 대안적으로, 경사 주입이 보디 영역(115)의 수평 폭 방향 축에 평행한 평면에 p-형 도펀트를 주입시킬 수 있다.
도 34a 및 도 34b는 주입으로부터 기인하는 강하게 도핑된 p+-형 보디 콘택 구역들(117)을 도시한다. 보디 콘택 구역들(117)은 p-형 보디 영역(115)에 대한 저저항 연결부들을 형성할 수 있다. 주입 후에, 제1 희생 재료의 나머지가 제거될 수 있다. 결과적인 콘택 트렌치들에서, 금속 콘택 구조물들이 형성될 수 있다.
도 35a 및 도 35b는 보디 콘택 구역들(117), 소스 영역들(110) 및 드레인 구조물(129)의 수집 부분들(129a, 129b)의 형성을 결합시키는 일 실시예에 관한 것이다.
도 18a 내지 도 19b와 관련하여 기술된 바와 같이, 보디 영역(115)이 에피택시 층(100e)에서 소스 개구부들(110x) 주위에 형성될 수 있다. 소스 영역들(110)이 제1 희생 재료(791)의 퇴적 이전에 형성되지 않고, 도 21a 및 도 21b에 예시된 바와 같이 소스 개구부들(110x)이 제1 희생 재료(791)로 채워진다. 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)과 함께, 도 22a 내지 도 27b와 관련하여 기술된 바와 같이, 보디 영역(115)에 대향하는 필드 플레이트 구조물들(160)의 측면 상의 드레인 콘택 트렌치들(325x)의 행들이 에피택시 층(100e)에 형성될 수 있다.
제1 및 제2 보조 마스크를 사용하여 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)을 형성한 후에, 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)을 덮는 제3 보조 마스크(772)가 형성된다. 제3 보조 마스크(772)에서의 제3 보조 마스크 개구부들(773)은 보디 영역(115)에 대향하는 필드 플레이트 구조물들(160)의 측면들 상의 제2 희생 재료(792)로 채워진 드레인 콘택 트렌치들의 행들은 물론, 보디 영역(115)의 수평 길이 방향 중심 축을 따라 제1 희생 재료(791)로 채워진 소스 개구부들을 노출시킨다.
도 35a 및 도 35b는 제2 희생 재료(792)로 채워진 드레인 콘택 트렌치들의 행들의 수직 돌출부 및 제1 희생 재료(791)로 채워진 소스 개구부들에 있는 제3 마스크 개구부들(773)을 도시한다.
제3 보조 마스크(772)를 에칭 마스크로서 사용하여, 보디 콘택 트렌치들(117x)이 제1 희생 재료(791)를 리세싱시키는 것에 의해 형성되고, 드레인 콘택 트렌치들(325x)의 행들이 제1 희생 재료와 동일할 수 있는 제2 희생 재료를 리세싱시키는 것에 의해 형성된다. 드레인 콘택 트렌치들(325x)이 보디 콘택 트렌치들(117x)보다 더 넓을 수 있고 더 큰 수직 연장부를 가질 수 있다.
제1 경사 주입이 보디 영역(115)의 수평 길이 방향 축에 평행한 평면에 n-형 도펀트를 주입시킬 수 있고, 제2 경사 주입이 보디 영역(115)의 수평 폭 방향 축에 평행한 평면에 p-형 도펀트를 주입시킬 수 있다.
도 36a 및 도 36b는 게이트 구조물들(150)과 보디 콘택 트렌치들(117x) 사이에 형성된 강하게 도핑된 n+-형 소스 영역들(110)은 물론, 보디 영역(115)의 수평 길이 방향 축을 따라 드레인 콘택 트렌치들(325x)의 대향 측면들에 형성된 드레인 구조물(129)의 n+-형 수집 부분들(129a, 129b)을 도시한다. 강하게 도핑된 p+-형 보디 콘택 구역들(117)은 p-형 보디 영역(115)의 저저항 연결부들을 형성한다. 그에 부가하여, 강하게 도핑된 p+-형 구역들(327)이 보디 영역(115)의 수평 폭 방향 축을 따라서 드레인 콘택 트렌치들(325x)을 따라 형성될 수 있다.
도 31a 내지 도 32b에 예시된 것과 유사하게, 금속 콘택 구조물들(315)이 보디 콘택 트렌치들(117x)에 형성될 수 있고 금속 드레인 도체들(325)이 드레인 콘택 트렌치들(325x)에 형성될 수 있다.
도 37a 내지 도 38b에서, 층간 유전체(210)의 형성 후에 표면 근접 보디 콘택 구역들(117)이 형성된다.
보디 영역들(115) 및 소스 영역들(110)이 도 18a 내지 도 21b를 참조하여 기술된 바와 같이 형성될 수 있고, 여기서 소스 영역(110)은 도 20b의 소스 개구부(110x)를 완전히 채울 수 있다. 도 21a 내지 도 27b와 관련하여 기술된 바와 같이, 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)이 에피택시 층(100e)에 형성될 수 있다. 제1 및 제2 보조 마스크를 사용하여 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)을 형성한 후에, 필드 플레이트 구조물들(160) 및 게이트 구조물들(150)을 덮는 제3 보조 마스크가 형성될 수 있다. 제3 보조 마스크에서의 제3 보조 마스크 개구부들은 소스 콘택 트렌치들을 정의할 수 있다. 제3 보조 마스크를 에칭 마스크로서 사용하여, 소스 콘택 트렌치들이 소스 영역(110) 내로 그리고 보디 영역(115) 내로 에칭될 수 있다. 콘택 구조물들(315)이 소스 콘택 트렌치들에 형성될 수 있다.
도 37a 및 도 37b에 도시된 바와 같이, 콘택 구조물들(315)이 보디 영역(115)의 수평 길이 방향 축을 따라 게이트 구조물들(150)과 교대로 있을 수 있다.
보호 마스크(754)가 제거될 수 있다. 층간 유전체(210)가 퇴적될 수 있고, 콘택 개구부들(211)이 포토리소그래피에 의해 게이트 전극들(155), 필드 전극들(165), 및 콘택 구조물들(315)의 수직 돌출부에서의 층간 유전체(210)에 형성될 수 있다. p-형 도펀트가, 예컨대, 주입에 의해, 개구부들(211)을 통해 유입될 수 있다. 주입 이전에 또는 그 이후에, 콘택 구조물들(315)이 약간 리세싱될 수 있다. 개구부들(211)을 채우기 위해 전도성 재료가 퇴적될 수 있다.
도 38a 및 도 38b는 개구부들(211)을 통한 주입에 의해 콘택 구조물들(315)의 수직 돌출부에서의 층간 유전체(210)에 형성된 강하게 도핑된 p+-형 표면 근접 보디 콘택 구역들(117)을 도시한다. p-형 도펀트의 주입은 콘택 구조물들(315)의 수직 돌출부에서의 개구부(211)에 대해서만 또는 추가의 개구부들에 대해서도 효과적일 수 있다.
특정 실시예가 본원에 예시되고 기술되어 있지만, 본 기술 분야의 통상의 기술자라면 본 발명의 범주를 벗어남이 없이 다양한 대안의 및/또는 등가의 구현이 도시되고 기술된 특정 실시예를 대체할 수 있다는 것을 인식할 것이다. 본 출원은 본원에서 논의된 특정 실시예의 임의의 개조 또는 변형을 포함하는 것으로 의도되어 있다. 따라서, 본 발명이 청구항 및 그의 등가물에 의해서만 제한되는 것으로 의도되어 있다.

Claims (24)

  1. 반도체 디바이스로서,
    제1 표면(101)으로부터 반도체 부분(100) 내로 연장되는 드리프트 영역(121);
    상기 드리프트 영역(121)의 2개의 부분(121a, 121b) 사이에 있는 보디 영역(115) - 상기 보디 영역(115)은 상기 드리프트 영역(121)과 제1 pn 접합(pn1)을 형성함 -;
    상기 보디 영역(115)의 2개의 부분(115a, 115b) 사이에 있는 소스 영역(110) - 상기 소스 영역(110)은 상기 보디 영역(115)과 제2 pn 접합(pn2)을 형성하고, 상기 제1 및 제2 pn 접합(pn1, pn2)은 상기 제1 표면(101)에 수직인 섹션들을 포함함 -;
    상기 보디 영역(115) 내로 연장되고, 게이트 전극(155)을 포함하는 게이트 구조물들(150);
    상기 드리프트 영역(121) 내로 연장되고, 상기 게이트 전극(155)으로부터 분리된 필드 전극(165)을 포함하는 필드 플레이트 구조물들(field plate structures)(160); 및
    상기 제1 표면(101)에 대향하는 제2 표면(102)에 바로 인접해 있는 백플레이트 전극(backplate electrode)(320)과 상기 게이트 구조물들(150) 사이의 용량성 결합을 감소시키도록 되어 있는 게이트 차폐 구조물(400) - 상기 게이트 차폐 구조물(400)은 상기 게이트 구조물들(150)의 수직 돌출부에 있음 -
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 소스 영역(110)에 바로 인접해 있는 콘택 구조물들(315)을 더 포함하고, 상기 콘택 구조물들(315)과 상기 게이트 구조물들(150)은 상기 소스 영역(110)의 수평 길이 방향 축(horizontal longitudinal axis)을 따라 교대하는 반도체 디바이스.
  3. 제1항에 있어서,
    드레인 구조물(129)과 상기 드리프트 영역(121) 사이에 개재된 필드 스톱 영역(128)과 또는 상기 드리프트 영역(121)과 호모접합(homojunction)을 형성하는 상기 드레인 구조물(129)을 더 포함하고, 상기 드레인 구조물(129)은 상기 제1 표면(101)으로부터 상기 드리프트 영역(121)의 대향 측면들에 있는 상기 반도체 부분(100) 내로 연장되는 수집 부분들(129a, 129b)을 포함하는 반도체 디바이스.
  4. 제3항에 있어서,
    상기 드레인 구조물(129)은 상기 제1 표면에 평행한 수평 평면에서 상기 드리프트 영역(121)을 둘러싸는 반도체 디바이스.
  5. 제3항에 있어서,
    상기 드레인 구조물(129)은 상기 드리프트 영역(121)의 제1 측면에서 제1 행으로 배열된 복수의 제1 수집 부분(129a), 및 상기 드리프트 영역(121)의 대향하는 제2 측면에서 제2 행으로 배열된 복수의 제2 수집 부분(129b)을 포함하는 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 드리프트 영역(121)은 상기 제1 표면(101)에 평행한 수평 평면에서 상기 보디 영역(115)을 둘러싸는 반도체 디바이스.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 평행한 상기 필드 플레이트 구조물들(160)의 수평 길이 방향 축들이 상기 소스 영역(110)의 수평 길이 방향 축에 수직으로 뻗어 있는 반도체 디바이스.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 필드 플레이트 구조물들(160)은 상기 제1 표면(101)에 평행한 상기 소스 영역(110)의 수평 길이 방향 축들에 평행하게 행들로 배열되는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 필드 플레이트 구조물들(160)은 상기 제1 표면(101)에 평행한 상기 소스 영역(110)의 길이 방향 축에 평행하게 그리고 상기 길이 방향 축의 대향 측면들에 2개의 행으로 배열되는 반도체 디바이스.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 보디 영역(115)의 수평 길이 방향 축은 상기 제1 표면(101)에 평행한 상기 소스 영역(110)의 수평 길이 방향 축과 일치하는 반도체 디바이스.
  11. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 평행한 수평 방향에서 상기 보디 영역(115)의 단부면에 바로 인접해 있는 종단 필드 플레이트 구조물(termination field plate structure)(190)을 더 포함하는 반도체 디바이스.
  12. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 대향하는 상기 반도체 부분(100)의 제2 표면(102)과 상기 드리프트 영역(121) 사이에 있는 유전체 분리 층(410)을 더 포함하고, 상기 유전체 분리 층(410)은 상기 드리프트 영역(121)의 수평 연장부 이상의 수평 연장부를 갖는 반도체 디바이스.
  13. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 의해 정의되는 상기 반도체 부분(100)의 측면에 형성되고, 상기 소스 및 보디 영역(110, 115)에 전기적으로 연결된 전면 전극(310)을 더 포함하는 반도체 디바이스.
  14. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 대향하는 상기 반도체 부분(100)의 제2 표면(102)과 상기 게이트 전극(155) 사이에 있는 게이트 차폐 유전체(412)를 더 포함하고, 상기 게이트 차폐 유전체(412)의 두께는 상기 게이트 전극(155)을 상기 보디 영역(115)으로부터 분리시키는 게이트 유전체(151)의 두께를 초과하는 반도체 디바이스.
  15. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 대향하는 상기 반도체 부분(100)의 제2 표면(102)과 상기 게이트 전극(155) 사이에 있는 게이트 차폐 구역(414)을 더 포함하고, 상기 게이트 차폐 구역(414)은 상기 드리프트 영역(121)과 pn 접합을 형성하거나, 또는 상기 게이트 차폐 구역(414)의 순 도펀트 농도는 상기 드리프트 영역(121)에서의 평균 도펀트 농도보다 더 낮은 반도체 디바이스.
  16. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 대향하는 상기 반도체 부분(100)의 제2 표면(102)과 상기 게이트 구조물들(150) 사이에 있는 필드 차폐 구조물(420)을 더 포함하고, 상기 필드 차폐 구조물(420)은 상기 게이트 구조물들(150)의 수평 돌출부의 외부에 있는 상기 필드 플레이트 구조물들(160)의 부분들, 및 상기 게이트 구조물들(150)의 상기 수직 돌출부에서 상기 제2 표면(102)과 상기 게이트 구조물들(150) 사이에 있는 상기 드리프트 영역(121)의 부분들을 포함하는 반도체 디바이스.
  17. 제16항에 있어서,
    상기 제1 표면(101)에 수직인 상기 필드 플레이트 구조물들(160)의 수직 연장부는 상기 게이트 구조물들(150)의 수직 연장부를 적어도 20%만큼 초과하는 반도체 디바이스.
  18. 제16항에 있어서,
    상기 제1 표면(101)에 수직으로, 상기 필드 플레이트 구조물들(160)은 U자 형상이고, 상기 게이트 구조물들(150)은 상기 필드 플레이트 구조물들(160)의 레그들 사이에 형성되고, 분리 유전체(156)가 상기 게이트 전극(155)을 상기 필드 전극(165)으로부터 분리시키는 반도체 디바이스.
  19. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 드리프트 영역(121)의 섹션들이 상기 게이트 구조물들(150)을 상기 필드 플레이트 구조물들(160)로부터 분리시키는 반도체 디바이스.
  20. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면(101)에 수직인 상기 필드 플레이트 구조물들(160)의 수직 연장부는 상기 게이트 구조물들(150)의 수직 연장부와 동일한 반도체 디바이스.
  21. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 소스 영역(110)에 바로 인접해 있는 콘택 구조물들(315) 및 상기 보디 영역(115) 둘 다에 바로 인접해 있으며, 적어도 1E19 cm-3의 순 도펀트 농도를 갖는 보디 콘택 구역들(117)을 더 포함하는 반도체 디바이스.
  22. 반도체 디바이스를 형성하는 방법으로서,
    주 표면(101a)으로부터 베이스 기판(100a) 내로 연장되는 드리프트 영역(121)을 형성하는 단계;
    상기 드리프트 영역(121)의 2개의 부분(121a, 121b) 사이에 보디 영역(115)을 형성하는 단계 - 상기 보디 영역(115)은 상기 드리프트 영역(121)과 제1 pn 접합(pn1)을 형성함 -;
    상기 보디 영역(115)의 2개의 부분(115a, 115b) 사이에 소스 영역(110)을 형성하는 단계 - 상기 소스 영역(110)은 상기 보디 영역(115)과 제2 pn 접합(pn2)을 형성하고, 상기 제1 및 제2 pn 접합(pn1, pn2)은 상기 주 표면(101a)에 수직인 섹션들을 포함함 -;
    상기 보디 영역(115) 내로 연장되며 게이트 전극(155)을 포함하는 게이트 구조물들(150)을 형성하는 단계;
    상기 드리프트 영역(121) 내로 연장되며 상기 게이트 전극(155)으로부터 분리된 필드 전극(165)을 포함하는 필드 플레이트 구조물들(160)을 형성하는 단계; 및
    상기 주 표면(101a)에 대향하는 지지 표면(102a)에 바로 인접해 있는 백플레이트 전극(320)과 상기 게이트 구조물들(150) 사이의 용량성 결합을 감소시키도록 되어 있는 게이트 차폐 구조물(400)을 형성하는 단계 - 상기 게이트 차폐 구조물(400)은 상기 게이트 구조물들(150)의 수직 돌출부에 있음 -
    를 포함하는 방법.
  23. 제22항에 있어서,
    상기 드리프트 영역(121)을 형성하는 단계는 상기 베이스 기판(100a)에 에피택시 트렌치(121x)를 형성하는 단계; 상기 에피택시 트렌치(121x)의 하부를 덮는 유전체 분리 층(410)을 형성하는 단계; 및 상기 에피택시 트렌치(121x)의 측벽들로부터 시작하여, 전구체 드리프트 영역(121z)의 부분들을 형성하기 위해 상기 유전체 분리 층(410)을 에피택시에 의해 측방향으로 과성장시키는 단계를 포함하고, 상기 유전체 분리 층(410)은 상기 게이트 차폐 구조물(400)을 형성하는 방법.
  24. 제22항에 있어서,
    상기 보디 영역(115)을 형성하는 단계는 상기 베이스 기판(100a)의 에피택시 층(100e)에 보디 트렌치(115x)를 형성하는 단계; 및 상기 보디 트렌치(115x)의 측벽들을 따라 상기 보디 영역(115)을 형성하는 단계를 포함하는 방법.
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