JP6720262B2 - ボディ領域とドリフト構造体との間にトレンチゲート構造体および垂直ｐｎ接合部を有する炭化ケイ素半導体デバイス - Google Patents

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Description

炭化ケイ素（ＳｉＣ）は、シリコンよりも著しく高い絶縁破壊電界強度を示し、そのため、表側での第１の表面とＳｉＣ半導体ダイの裏側での第２の表面との間を負荷電流が流れる縦型パワー半導体デバイスは、絶縁破壊電圧能力が同じであるシリコンデバイスよりも著しく薄いことができる。その結果、ＳｉＣ半導体デバイスは、６００Ｖを超える高い絶縁破壊電圧と、そのシリコン対応物よりも著しく低いオン抵抗とを組み合わせることができる。トレンチゲートおよび垂直チャネルを有するＳｉＣ半導体スイッチでは、このトレンチゲートの底部におけるゲート誘電体が曝される電界は、シリコンデバイスにおけるよりも著しく高く、そのため、ドリフト領域の特性の代わりに、ゲート誘電体の絶縁耐力が電圧阻止能力を決定し得る。トレンチゲートおよび横方向チャネルを有するＳｉＣ半導体スイッチでは、ボディ領域は、トレンチゲートの下部を完全に埋め込むことができる。
明確なゲート閾値および高いアバランシェ耐量を有するＳｉＣ半導体デバイスが必要とされている。
本開示は、第１の表面から炭化ケイ素の半導体ボディ内に延在し、かつ第１の水平方向に沿って互いに離間されたトレンチゲート構造体を含む半導体デバイスに関する。このトレンチゲート構造体は、ゲート電極を含み、第１の水平方向に平行な縦軸を有するボディ領域内に延在する。ボディ領域とドリフト構造体との間の第１のｐｎ接合部の第１のセクションは、第１の表面に対して傾斜されており、かつ第１の水平方向に平行である。ソース領域は、ボディ領域との第２のｐｎ接合部を形成する。第１の水平方向に直交する第２の水平方向に沿ったゲート電極のゲート長は、第１のｐｎ接合部および第２のｐｎ接合部の第１のセクション間のチャネル長よりも大きい。
本開示は、第１の表面から炭化ケイ素の半導体ボディ内に延在し、かつ第１の水平方向に沿って互いに離間されたトレンチゲート構造体を含む半導体デバイスにさらに関する。このトレンチゲート構造体は、第１の水平方向に平行な縦軸を有するボディ領域内に延在する。ボディ領域とドリフト構造体との間の第１のｐｎ接合部の第１のセクションは、第１の表面に対して傾斜されており、かつ第１の水平方向に平行であり、ボディ領域の垂直延在部は、トレンチゲート構造体の垂直延在部よりも大きい。トレンチゲート構造体の底部におけるチャネル遮断構造体は、半導体デバイスのゲート電圧の最大動作範囲内において、トレンチゲート構造体の底面に沿ったボディ領域の部分での反転チャネルの形成を抑制する。
本開示は、ドリフト層および電流拡散領域を含むドリフト構造体を含む半導体デバイスにも関する。このドリフト層は、炭化ケイ素を含む半導体ボディの第１の表面から距離を置いている。電流拡散領域は、第１の表面とドリフト層との間にある。第１の水平方向に平行な縦軸を有するボディ領域は、第１の水平方向に直交する第２の水平方向に沿って電流拡散領域とソース領域との間にある。トレンチゲート構造体は、ボディ領域内に延在する。ソースコンタクト構造体は、半導体ボディ内に延在し、かつソース領域に隣接する。
本開示は、半導体デバイスを製造する方法にさらに関する。ドーパントは、第１のドーパントマスクにおける第１のマスク開口部の第１のセグメントを通して選択的に導入されて、炭化ケイ素を含む半導体基板に第１の導電型のソース領域を形成し、第１のマスク開口部の縦軸は、第１の水平方向に延在する。ドーパントは、第１のマスク開口部の第２のセグメントを通して選択的に導入されて、相補的な第２の導電型のピニング領域を形成し、第１のセグメントおよび第２のセグメントは、第１の水平方向に沿って交互に並ぶ。ドーパントは、第２のドーパントマスクにおける第２のマスク開口部を通して選択的に導入されて、第２の導電型のボディ領域を形成し、第１の水平方向に直交する第２の水平方向に沿った第２のマスク開口部の幅は、第１のマスク開口部の幅よりも大きい。第１のドーパントマスクを形成することは、第２のドーパントマスクを修正することを含み、または第２のドーパントマスクを形成することは、第１のドーパントマスクを修正することを含む。
さらなる実施形態は、従属請求項に記載されている。当業者は、以下の詳細な説明を読みかつ添付の図面を見れば追加の特徴および利点を理解するであろう。
添付図面は、本発明の実施形態のさらなる理解を提供するために添付されており、本明細書に組み込まれかつその一部をなす。図面は、本発明の実施形態を示し、その記述とともに実施形態の原理を説明するのに役立つ。さらなる実施形態および意図された利点は、以下の詳細な説明を参照することにより、より良好に理解されるにつれて容易に認識されるであろう。
一実施形態による、トレンチゲート構造体、横方向チャネル、およびチャネル方向に平行なトレンチゲート構造体の縦方向の延在部よりも短いチャネル長を有するＳｉＣ半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図１ＡのＳｉＣ半導体デバイス部分の垂直断面図である。 トレンチゲート構造体に平行な線Ｃ−Ｃに沿った図１ＡのＳｉＣ半導体デバイス部分の垂直断面図である。 ピニング領域に関連する一実施形態による、トレンチゲート構造体および横方向チャネルを有する半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図２Ａの半導体デバイス部分の垂直断面図である。 トレンチゲート構造体に平行な線Ｃ−Ｃに沿った図２Ａの半導体デバイス部分の垂直断面図である。 トレンチゲート構造体の水平方向の縦軸に直交する線Ｄ−Ｄに沿った図２Ａの半導体デバイス部分の垂直断面図である。 浅いソース領域と平面のソースコンタクト構造体とを組み合わせる一実施形態による、トレンチゲート構造体および横方向チャネルを有する半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図３Ａの半導体デバイス部分の概略垂直断面図である。 線Ｃ−Ｃに沿い、かつトレンチゲート構造体に平行である図３Ａの半導体デバイス部分の概略垂直断面図である。 深いソース領域と平面のソースコンタクト構造体とを組み合わせる一実施形態による、トレンチゲート構造体および横方向チャネルを有するＳｉＣ半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図４Ａの半導体デバイス部分の概略垂直断面図である。 線Ｃ−Ｃに沿い、かつトレンチゲート構造体に平行である図４Ａの半導体デバイス部分の概略垂直断面図である。 深いピニング領域と半導体ボディ内に延在するソースコンタクト構造体とを組み合わせる一実施形態による、トレンチゲート構造体および横方向チャネルを有する半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図５Ａの半導体デバイス部分の概略垂直断面図である。 線Ｃ−Ｃに沿い、かつトレンチゲート構造体に平行である図５Ａの半導体デバイス部分の概略垂直断面図である。 ボディ領域の底部でドーパント濃度が増加している一実施形態による、トレンチゲート構造体、横方向チャネルおよび使用不能な底部チャネルを有する半導体デバイスの一部の概略垂直断面図である。 底部の誘電体が厚い一実施形態による、トレンチゲート構造体、横方向チャネルおよび使用不能な底部チャネルを有する半導体デバイスの一部の概略垂直断面図である。 トレンチゲート構造体および金属部分を含むゲート接続線の概略垂直断面図である。 トレンチゲート構造体および金属部分を含むゲート接続線の概略垂直断面図である。 トレンチゲート構造体および金属部分を含むゲート接続線の概略垂直断面図である。 誘電体カラーを含むトレンチゲート構造体を備える一実施形態による、トレンチゲート構造体、横方向チャネルおよび使用不能な頂部チャネルを有する半導体デバイスの一部の概略垂直断面図である。 深いソースコンタクト構造体と深いピニング領域および横方向ボディコンタクトゾーンとを組み合わせる一実施形態による、トレンチゲート構造体および横方向チャネルを有する半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図８Ａの半導体デバイス部分の概略垂直断面図である。 トレンチゲート構造体に平行な線Ｃ−Ｃに沿った図８Ａの半導体デバイス部分の概略垂直断面図である。 深いソースコンタクト構造体と横方向ボディコンタクトゾーンとを組み合わせるさらなる実施形態による、トレンチゲート構造体および横方向チャネルを有する半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図９Ａの半導体デバイス部分の概略垂直断面図である。 線Ｃ−Ｃに沿い、かつトレンチゲート構造体に平行である図９Ａの半導体デバイス部分の概略垂直断面図である。 トランジスタセルのペアが共有電流拡散領域の水平中心軸に対してミラー反転して配置されたレイアウトに関連する一実施形態による、半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体のペアの水平方向の縦軸に沿った図１０Ａの半導体デバイス部分の概略垂直断面図である。 隣接するトレンチゲート構造体間の線Ｃ−Ｃに沿った図１０Ａの半導体デバイス部分の概略垂直断面図である。 トレンチゲート構造体の水平方向の縦軸に直交する線Ｄ−Ｄに沿った図１０Ａの半導体デバイス部分の概略垂直断面図である。 ミラー反転トランジスタセルの対のための単一のトレンチゲート構造体を有するレイアウトに関連する一実施形態による、半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂおよびトレンチゲート構造体の水平方向の縦軸に沿った図１１Ａの半導体デバイス部分の概略垂直断面図である。 片側ゲート誘電体を有するトレンチゲート構造体に関連する一実施形態による、半導体デバイスの一部の概略水平断面図である。 トレンチゲート構造体の水平方向の縦軸に直交する線Ｂ−Ｂに沿った図１２Ａの半導体デバイス部分の概略垂直断面図である。 半導体ボディの第１の表面に対して傾斜された平行なトレンチ側壁を有するトレンチゲート構造体に関連する実施形態による、半導体デバイスの一部の概略垂直断面図である。 半導体ボディの第１の表面に直交する平行なトレンチ側壁を有するトレンチゲート構造体に関連する実施形態による、半導体デバイスの一部の概略垂直断面図である。 半導体ボディの第１の表面に直交する平行なトレンチ側壁を有するトレンチゲート構造体に関連する別の実施形態による、半導体デバイスの一部の概略垂直断面図である。 片側チャネルを有するさらなる実施形態による、半導体デバイスの一部の概略水平断面図である。 両側誘電体カラーを有するトレンチゲート構造体に関連する一実施形態による、半導体デバイスの一部の概略垂直断面図である。 電流拡散領域内の補助構造体に関連する一実施形態による、半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂに沿った図１４Ａの半導体デバイス部分の概略垂直断面図である。 電流拡散領域内の補助構造体と、ボディ領域への高濃度ドープ接続部とを組み合わせる一実施形態による、半導体デバイスの一部の概略水平断面図である。 線Ｂ−Ｂに沿った図１５Ａの半導体デバイス部分の概略垂直断面図である。 スーパージャンクション構造体を示す概略水平断面図である。 スーパージャンクション構造体を示す概略垂直断面図である。 スーパージャンクション構造体を示す概略垂直断面図である。 ショットキー接触部を示す概略水平断面図である。 ショットキー接触部を示す概略垂直断面図である。 ショットキー接触部を示す概略水平断面図である。 ショットキー接触部を示す概略垂直断面図である。 一実施形態による、ボディ領域に自己整合的に形成されたソース領域およびピニング領域を有する半導体デバイスを製造する方法の簡略化されたフローチャートである。 ソース領域を画定する第１のマスク開口部の第１のセグメントの下方に選択的にソース注入ゾーンを形成した後、横方向マスク凹部を使用する一実施形態により、ボディ領域に自己整合的に形成されたソース領域およびピニング領域を有する半導体デバイスを製造する方法を説明するための半導体基板の一部の概略平面図である。 線Ｂ−Ｂに沿った図１７Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図１７Ａの半導体基板部分の概略垂直断面図である。 第１のマスク開口部の第２のセグメントの下方にピニング注入ゾーンを形成した後の図１７Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図１８Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図１８Ａの半導体基板部分の概略垂直断面図である。 マスクベース層を横方向にくぼませた後の図１８Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図１９Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図１９Ａの半導体基板部分の概略垂直断面図である。 ボディ領域を画定する第２のマスク開口部を形成した後の図１９Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図２０Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２０Ａの半導体基板部分の概略垂直断面図である。 第２のマスク開口部の下方にボディ注入ゾーンを形成した後の図２０Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図２１Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２１Ａの半導体基板部分の概略垂直断面図である。 ゲートトレンチを形成した後の図２１Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図２２Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２２Ａの半導体基板部分の概略垂直断面図である。 ゲートトレンチ内でゲート電極を形成した後の図２２Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図２３Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２３Ａの半導体基板部分の概略垂直断面図である。 層間絶縁膜に開口部を形成した後の図２３Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図２４Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２４Ａの半導体基板部分の概略垂直断面図である。 第１の負荷電極および平面ソースコンタクト構造体を形成した後の、主表面に平行な平面に沿った図２４Ａの半導体基板部分の概略水平断面図である。 線Ｂ−Ｂに沿った図２５Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２５Ａの半導体基板部分の概略垂直断面図である。 デバイス領域の終端区域における図２５Ａの半導体基板の別の部分の概略水平断面図である。 線Ｂ−Ｂに沿った図２６Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２６Ａの半導体基板部分の概略垂直断面図である。 ソースコンタクトトレンチを形成した後、深いソースコンタクト構造体に関する一実施形態により、ボディ領域に自己整合的に形成されたソース領域およびピニング領域を有する半導体デバイスを製造する方法を説明するための半導体基板の一部の概略水平断面図である。 線Ｂ−Ｂに沿った図２７Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２７Ａの半導体基板部分の概略垂直断面図である。 半導体基板内に延在する第１の負荷電極構造体およびソースコンタクト構造体を形成した後の図２７Ａの半導体基板部分の概略水平断面図である。 線Ｂ−Ｂに沿った図２８Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２８Ａの半導体基板部分の概略垂直断面図である。 深いピニング領域を形成した後、この深いピニング領域に関連する別の実施形態により、ボディ領域に自己整合的に形成されたソース領域およびピニング領域を有する半導体デバイスを製造する方法を説明するための半導体基板の一部の概略平面図である。 線Ｂ−Ｂに沿った図２９Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図２９Ａの半導体基板部分の概略垂直断面図である。 ボディ領域を画定する第２のマスク開口部の下方にボディ注入ゾーンを形成した後、スペーサプロセスを含む一実施形態により、ボディ領域に自己整合的に形成されたソース領域およびピニング領域を有する半導体デバイスを製造する方法を説明するための半導体基板の一部の概略平面図である。 線Ｂ−Ｂに沿った図３０Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図３０Ａの半導体基板部分の概略垂直断面図である。 第１のマスク開口部を形成するために第２のマスク開口部の側壁に沿ってスペーサ構造体を形成した後の図３０Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図３１Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図３１Ａの半導体基板部分の概略垂直断面図である。 ボディ注入ゾーンの第１のセグメントにおいてソース注入ゾーンを形成した後の図３１Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図３２Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図３２Ａの半導体基板部分の概略垂直断面図である。 ボディ注入ゾーンの第２のセグメントにおいてピニング注入ゾーンを形成した後の図３２Ａの半導体基板部分の概略平面図である。 線Ｂ−Ｂに沿った図３３Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図３３Ａの半導体基板部分の概略垂直断面図である。 多段階エピタキシープロセスおよび深いボディ注入ゾーンに関する一実施形態により、ボディ領域に自己整合的に形成されたソース領域およびピニング領域を有する半導体デバイスを製造する方法を説明するための半導体基板の一部の概略平面図である。 線Ｂ−Ｂに沿った図３４Ａの半導体基板部分の概略垂直断面図である。 線Ｃ−Ｃに沿った図３４Ａの半導体基板部分の概略垂直断面図である。
以下の詳細な説明では、その一部を形成する添付図面を参照し、実施形態を実施し得る具体的な実施形態を例として示す。本開示の範囲から逸脱することなく、他の実施形態が利用され得、また構造的または論理的な変更形態がなされ得ることを理解されたい。例えば、一実施形態について図示または説明されている特徴を他の実施形態上でまたは他の実施形態とともに使用して、さらなる実施形態をもたらすことができる。本開示は、このような修正形態および変更形態を含むことが意図される。例は、具体的な文言を使用して説明されており、添付の特許請求の範囲に記載の範囲を限定するものと解釈すべきではない。図面は、縮尺通りではなく、例示的な目的のものであるにすぎない。別段の記載がなければ、対応する要素は、様々な図面において同じ参照符号によって示される。
「有する」、「含有する」、「包含する」、「含む」などの用語は、排他的ではなく、所定の構造、要素または特徴の存在を示すが、追加の要素または特徴を排除するものではない。冠詞「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈から明らかにそうでない場合を除き、単数のみならず複数も含む。
「電気的に接続された」という用語は、電気的に接続された要素間の永続的な低オーミック接続、例えば関連する要素間の直接接触または金属および／もしくは高濃度ドープの半導体材料を介した低オーミック接続を表す。「電気的に結合された」という用語は、信号伝送に適合した１つまたは複数の介在要素が、電気的に結合された要素間、例えば第１の状態での低抵抗接続および第２の状態での高抵抗電気デカップリングを一時的に実現するように制御可能である要素間に存在し得ることを含む。
図は、ドーピングタイプ「ｎ」または「ｐ」の次に「−」または「＋」を示すことにより、相対的なドーピング濃度を図示する。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度よりも低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりもドーピング濃度が高い。相対ドーピング濃度が同じであるドーピング領域は、必ずしも絶対ドーピング濃度が同である必要はない。例えば、２つの異なる「ｎ」ドーピング領域は、絶対ドーピング濃度が同じであるかまたは異なり得る。
図１Ａ〜１Ｃは、トランジスタセルＴＣを含む半導体デバイス５００を示す。半導体デバイス５００は、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）、例えば、例として金属ゲートを有するＦＥＴおよび半導体材料からなるゲートを有するＦＥＴを含む通常の意味でのＭＯＳＦＥＴ（金属酸化膜半導体ＦＥＴ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）またはＭＣＤ（ＭＯＳ制御ダイオード）であり得るかまたはそれらを含み得る。
トランジスタセルＴＣは、炭化ケイ素（ＳｉＣ）に基づいた半導体ボディ１００の表側での第１の表面１０１に沿って形成される。この第１の表面１０１に直交する方向が垂直方向を画定する。第１の表面１０１に平行な方向が水平方向であり、以下では横方向とも呼ばれる。
半導体ボディ１００は、トランジスタセルＴＣと、半導体ボディ１００の後側の第２の表面との間に形成されるドリフト構造体１３０を含み、この第２の表面は、第１の表面１０１に平行である。ドリフト構造体１３０は、第２の表面に直接隣接する高濃度ドープのベース部分およびトランジスタセルＴＣと高濃度ドープのベース部分との間の低濃度ドープのドリフトゾーン１３５を含み得る。
ドリフト構造体１３０は、ドリフトゾーン１３５と同じ導電型の電流拡散領域１３１をさらに含み得、この電流拡散領域１３１は、第１の表面１０１とドリフトゾーン１３５との間に存在する。電流拡散領域１３１は、第１の表面１０１に直接隣接し得、ドリフトゾーン１３５に直接隣接し得る。電流拡散領域１３１における平均正味ドーパント濃度は、ドリフトゾーン１３５における平均正味ドーパント濃度よりも高いことができる。一実施形態によれば、ドリフトゾーン１３５および電流拡散領域１３１の少なくとも一部は、エピタキシープロセスの結果として生じる。
第１の表面１０１とドリフトゾーン１３５との間において、第１の水平方向１９１に平行な縦軸を有するボディ領域１２０が形成される。ボディ領域１２０の導電型は、ドリフトゾーン１３５の導電型と逆であり、このボディ領域１２０は、ドリフトゾーン１３５との第１のｐｎ接合部ｐｎ１を形成し、ボディ領域１２０と電流拡散領域１３１との間の第１のｐｎ接合部ｐｎ１の第１のセクションｐｎ１１は、第１の表面１０１に対して傾斜されており、例えば第１の表面１０１に対して垂直であり、第１のｐｎ接合部の第２のセクションｐｎ１２は、第１の水平方向１９１に平行である。
同じ寸法および同じ材料構成を有し得る複数のトレンチゲート構造体１５０が第１の表面１０１から半導体ボディ１００内に延在し、トレンチゲート構造体１５０がボディ領域１２０と交差する。トレンチゲート構造体１５０は、ゲート横列４５１に配置され得、各ゲート横列は、第１の水平方向１９１に沿って延在する直線に配置された複数の分離トレンチゲート構造体１５０を含む。トレンチゲート構造体１５０の水平方向の縦軸は、第１の水平方向１９１に直交する第２の水平方向１９２と平行に延びる。
ボディ領域１２０のチャネル部分１２１は、同じゲート横列４５１の隣接するトレンチゲート構造体１５０間に延在する。各チャネル部分１２１は、隣接するトレンチゲート構造体１５０の１つの少なくとも第１の側壁に直接隣接しており、隣接するトレンチゲート構造体１５０の第２の構造体の第２の側壁に直接隣接し得、少なくともこの第１の側壁は、主結晶面に平行であり得る。
第１の水平方向１９１に沿ったトレンチゲート構造体１５０のゲート構造幅ｗｇは、第２の水平方向１９２に沿ったゲート構造体１５０のゲート構造長ｌｓに最大で等しいことができ、例えば、最大でｌｓ／２であり得る。同じゲート横列４５１の隣接するトレンチゲート構造体１５０間の中心間距離ｐｇは、５００ｎｍ〜５μｍの範囲、例えば１μｍ〜５μｍの範囲であり得る。ゲート構造長ｌｓは、５００ｎｍ〜１０μｍの範囲、例えば１μｍ〜５μｍの範囲であり得る。
トレンチゲート構造体１５０は、ゲート電極１５５およびこのゲート電極１５５をボディ領域１２０の少なくとも活性部分から誘電的に絶縁するゲート誘電体１５１を含む。一実施形態によれば、ゲート誘電体１５１は、ゲート電極１５５を半導体ボディ１００から完全に絶縁し得る。他の実施形態によれば、トレンチゲート構造体１５０は、ゲート誘電体１５１と異なる層構成および／または層厚を有する１つまたは複数の分離誘電体を含み得、この１つまたは複数の分離誘電体は、例えば、トレンチゲート構造体１５０の底部においてまたは不活性側壁に沿って、ゲート電極１５５をソース領域１１０、電流拡散領域１３１およびボディ領域１２０の非活性部分の少なくとも１つから絶縁し得る。ゲート電極１５５は、ゲート端子Ｇに電気的に接続され得る。
ゲート電極１５５は、例えば、金属、金属化合物および／またはドープされた多結晶シリコンなど、少なくとも１つの導体材料を含む。ゲート誘電体１５１は、例えば、酸化ケイ素、窒化ケイ素、シリコン窒化酸化物および／または比誘電率が３．９よりも高いｈｉｇｈ−ｋ材料など、少なくとも１つの誘電体材料を含み得る。ｈｉｇｈ−ｋ材料は、電界ストレス低減を示し、ゲート誘電体１５１全体にわたる電界を局所的に低減することを目的とする構造体への要求条件を緩和することができる。
ボディ領域１２０の垂直延在部ｖ２は、トレンチゲート構造体１５０の垂直延在部ｖ１よりも大きく、したがって、ボディ領域１２０の底部１２２がトレンチゲート構造体１５０と第２の表面１０２との間に形成される。トレンチゲート構造体１５０の垂直延在部ｖ１は、水平フットプリントを増大させることなく広げることができるチャネル幅を画定する。
ボディ領域１２０は、電流拡散領域１３１をソース領域１１０から横方向に分離し、ここで、このソース領域１１０は、電流拡散領域１３１の導電型を有する。ソース領域１１０は、第１の表面１０１から半導体ボディ１００内に延在し得る。ソース領域１１０は、ボディ領域１２０および第１の負荷端子Ｌ１に電気的に接続されたソースコンタクト構造体３１５に低抵抗で接触している。
第１の負荷端子Ｌ１は、ＭＣＤのアノード端子、ＩＧＦＥＴのソース端子またはＩＧＢＴのエミッタ端子であり得る。ドリフト構造体１３０は、ＭＣＤのカソード端子、ＩＧＦＥＴのドレイン端子またはＩＧＢＴのコレクタ端子であり得る第２の負荷端子Ｌ２に電気的に接続または結合されている。
ボディ領域１２０は、ドリフト構造体１３０と第１のｐｎ接合部ｐｎ１を形成し、ソース領域１１０と第２のｐｎ接合部ｐｎ２を形成する。第１のｐｎ接合部ｐｎ１は、第１の表面１０１に対して約９０°の傾斜角で傾斜されており、かつ第１の水平方向１９１に平行な第１のセクションｐｎ１１を含む。例えば、第１のｐｎ接合部ｐｎ１の第１のセクションｐｎ１１は、電流拡散領域１３１に隣接しており、第１の表面１０１に対して垂直またはほとんど垂直に延びる。第１のｐｎ接合部ｐｎ１は、ボディ領域１２０とドリフトゾーン１３５との間に水平な第２のセクションｐｎ１２を含み得、ここで、この第２のセクションｐｎ１２は、第１の表面１０１と平行に延び得る。第１のｐｎ接合部ｐｎ１の第１のセクションｐｎ１１と第２のｐｎ接合部ｐｎ２との間の距離は、トランジスタセルＴＣのチャネル長ｌｃを画定し、ゲート構造体の長さｌｓよりも小さく、ここで、トレンチゲート構造体１５０は、電流拡散領域１３１およびソース領域１１０の少なくとも１つに横方向に突出する。例えば、チャネル長ｌｃは、第２の水平方向１９２に沿ったゲート電極１５５のゲート長ｌｇよりも小さく、ここで、ゲート電極１５５は、電流拡散領域１３１およびソース領域１１０の少なくとも１つと横方向にオーバラップする。
トレンチゲート構造体１５０とドリフト構造体１３０との間の第１の横方向オーバラップｄ１３は、少なくとも１０ｎｍ、例えば少なくとも５０ｎｍであり得る。トレンチゲート構造体１５０とソース領域１１０との間の第２の横方向オーバラップｄ１２は、少なくとも１０ｎｍ、例えば少なくとも５０ｎｍであり得る。
一実施形態によれば、ゲート電極１５５がドリフト構造体１３０およびソース領域１１０の少なくとも１つと横方向にオーバラップするように、第１の横方向オーバラップｄ１３および第２の横方向オーバラップｄ１２の少なくとも１つは、ゲート誘電体１５１の厚さよりも大きい。
十分な第１のオーバラップｄ１３および十分な第２のオーバラップｄ１２は、トレンチゲート構造体１５０に沿ってボディ領域１２０の横方向の側壁領域に形成された反転チャネルである側壁チャネルの高信頼で頑強な低オーミック接続を確実にする。
高い面積効率、すなわち水平面積当たりの大きいチャネル幅を実現するために、トレンチゲート構造体１５０の垂直延在部ｖ１と、第１の水平方向１９１に沿ったトレンチゲート構造体１５０のゲート幅ｗｇとの間のアスペクト比は、１よりも大きく、例えば２よりも大きいかまたは５よりも大きい。
図２Ａ〜２Ｄの実施形態は、第１のｐｎ接合部ｐｎ１の第１のセクションｐｎ１１と第２のｐｎ接合部ｐｎ２との間のチャネル長ｌｃが第２の水平方向１９２に沿ったゲート構造長ｌｓよりも小さくなるように、ソース領域１１０および電流拡散領域１３１の少なくとも一方とオーバラップするトレンチゲート構造体１５０のソース側でのアバランシェ降伏のピニングに関する。図示した実施形態によれば、チャネル長ｌｃは、第２の水平方向１９２に沿ったゲート電極１５５のゲート長ｌｇよりも小さい。
例えば、ボディ領域１２０の導電型のピニング領域１４０は、ドリフトゾーン１３５との補助ｐｎ接合部ｐｎｘを形成し得る。ピニング領域１４０は、直接の低抵抗経路を介してソースコンタクト構造体３１５に電気的に接続され、補助ｐｎ接合部ｐｎｘにおいて、かつソース領域１１０に配向されたトランジスタセルＴＣの側部において、ドリフト構造体１３０とソースコンタクト構造体３１５との間で電圧破壊をピニングする。補助ｐｎ接合部ｐｎｘは、ソースコンタクト構造体３１５の直接下方にあり得、すなわちソースコンタクト構造体３１５の垂直投影部と部分的または完全に横方向にオーバラップし得る。
一実施形態によれば、ピニング領域１４０は、ボディ領域１２０よりも高い平均正味ドーパント濃度を含み得る。例えば、ピニング領域１４０における平均正味ドーパント濃度は、ボディ領域１２０における平均正味ドーパント濃度の少なくとも１２０％または少なくとも２００％であり得る。一実施形態によれば、ピニング領域１４０における平均正味ドーパント濃度は、ボディ領域１２０における平均正味ドーパント濃度の少なくとも２倍、１０倍または５０倍である。
代わりにまたは加えて、ピニング領域１４０と半導体ボディ１００の裏側の第２の表面との間の距離は、ボディ領域１２０と第２の表面との間の距離よりも小さいことができる。加えてまたは代替として、補助ｐｎ接合部ｐｎｘを形成するドリフトゾーン１３５の部分におけるドーパント濃度を補助ｐｎ接合部ｐｎｘに沿って局所的に増加させ得る。
ピニング領域１４０は、ソースコンタクト構造体３１５に低抵抗で接触している。例えば、ソースコンタクト構造体３１５は、金属部分を含み得、ピニング領域１４０は、この金属部分に直接隣接し、金属部分とのオーム接触を形成する。
ピニング領域１４０は、ソース領域１１０をドリフトゾーン１３５から垂直に分離する構造体の一部であり得、ここで、このピニング領域１４０は、隣接するボディ領域１２０とｎ／ｎ＋またはｐ／ｐ＋接合部ｊ１を形成し得る。
ピニング領域１４０は、ソースコンタクト構造体３１５に補助ｐｎ接合部ｐｎｘを接続する最も短いラインに沿ってソースコンタクト構造体３１５に直接接続され得、この最も短いラインは、第１の表面１０１に対して主にまたは専ら垂直であり得る。アバランシェの場合、補助ｐｎ接合部ｐｎｘとソースコンタクト構造体３１５との間の電圧降下は、ソース領域１１０、ボディ領域１２０およびドリフトゾーン１３５によって形成される寄生バイポーラ接合トランジスタ構造体がオンしないように十分に低いままであり、ここで、寄生バイポーラ接合トランジスタ構造体の起こり得るターンオンが漏洩電流を増加させ、かつ／またはアバランシェ耐量に悪影響を及ぼす可能性がある。
トランジスタセルＴＣは、ｐドープボディ領域１２０、ｎドープソース領域１１０およびｎドープドリフトゾーン１３５を有するエンハンスメント型のｎチャネルトランジスタセルであり得、またはｎドープボディ領域１２０、ｐドープソース領域１１０およびｐドープドリフトゾーン１３５を有するエンハンスメント型のｐチャネルトランジスタセルであり得る。以下の説明は、ｎチャネルトランジスタセルＴＣを有する半導体デバイス５００を指す。同様の考察は、ｐチャネルトランジスタセルＴＣを有する半導体デバイスに当てはまる。
閾値電圧を超えるゲート端子Ｇでの電圧は、トランジスタセルＴＣをオンにする。電界効果で蓄積された少数電荷キャリアは、ゲート誘電体１５１に沿ってボディ領域１２０に反転チャネルを形成する。この反転チャネルは、ソース領域１１０をドリフト構造体１３０に接続し、その結果、ボディ領域１２０を通って第１の負荷端子Ｌ１と第２の負荷端子Ｌ２との間に負荷電流が流れる。
ゲート端子Ｇでの電圧が閾値電圧を下回ると、トランジスタセルＴＣはオフになる。オフ状態では、第１のｐｎ接合部ｐｎ１は、逆バイアスされたままであり、ドリフトゾーン１３５の垂直延在部および第１のｐｎ接合部ｐｎ１と高濃度ドープのベース部分との間のドリフトゾーン１３５のドーパント濃度が半導体デバイス５００の電圧阻止能力を決定する。
トレンチゲート構造体１５０の下縁部とドリフトゾーン１３５との間のボディ領域１２０の底部は、第２の負荷電極Ｌ２に印加される電位からゲート誘電体１５１を遮蔽する。一方、ボディ領域１２０の底部で発生するアバランシェ降伏は、結果として寄生バイポーラトランジスタ構造をオンにする場合がある。
ピニング領域１４０は、ソースコンタクト構造体３１５への直接の低抵抗接続を有する補助ｐｎ接合部ｐｎｘにおいてアバランシェ降伏を一定に制限し、その結果、このピニング領域１４０は、低抵抗経路に沿ってソースコンタクト構造体３１５および第１の負荷端子Ｌ１へアバランシェ電流を排出する。
ピニング領域１４０のない比較のためのデバイスでは、アバランシェ電流は、比較的長い経路に沿って比較的低ドープのボディ領域１２０を部分的に通って流れ得、ソース領域１１０、ボディ領域１２０および電流拡散領域１３１によって形成される真性寄生ポーラｎｐｎトランジスタをオンするのに十分高い電圧降下を生成し得る。寄生バイポーラｎｐｎトランジスタをオンにすると、漏洩電流が増加し、破壊的な状態になる場合がある。
対照的に、図２Ａ〜２Ｄの半導体デバイス５００は、ソースコンタクト構造体３１５への短い低抵抗経路に沿ってアバランシェ電流を直接排出する。アバランシェ電流が高い場合でも、生じる電圧降下が低いため、ピニング領域１４０は、半導体デバイス５００のアバランシェ耐量を大幅に改善する。
図３Ａ〜３Ｃの半導体デバイス５００は、半導体ボディ１００の第１の表面１０１上に形成された平面ソースコンタクト構造体３１５を含む。
図３Ａは、複数のトレンチゲート構造体１５０を示し、これは、同じ寸法および同じ材料構成を有し得る。トレンチゲート構造体１５０は、互いに規則的に離間され得、またゲート横列４５１に配置され得、ここで、ゲート横列４５１は、第１の水平方向１９１に沿って延在する。トレンチゲート構造体１５０の水平方向の縦軸は、第１の水平方向１９１に直交する第２の水平方向１９２と平行に延びる。
同じゲート横列４５１のトランジスタセルＴＣは、第１の水平方向１９１に平行な縦軸を有する共通のストライプ形状の電流拡散領域１３１を共用し得る。同様に、同じゲート横列４５１に割り当てられたトランジスタセルＴＣは、第１の水平方向１９１に平行な縦方向の水平軸を有する共通のストライプ形状のソースコンタクト構造体３１５を共用し得る。
ソース領域１１０は、第１の表面１０１と隣接するボディ領域１２０との間の浅いドープ領域であり得、ここで、ソース領域１１０の垂直延在部ｖ３は、トレンチゲート構造体１５０の垂直延在部ｖ１の最大で１０％または最大で２０％である。
隣接するトランジスタセルＴＣのソース領域１１０は、互いに直接隣接していて、各ゲート横列４５１に沿って連続的なソースストライプを形成し得る。他の実施形態によれば、トレンチゲート構造体１５０の１つのみにそれぞれ割り当てられる複数の分離されたソース領域１１０を第１の水平方向１９１に沿って形成し得る。
ボディ領域１２０の垂直延在部ｖ２は、トレンチゲート構造体１５０の垂直延在部ｖ１よりも大きく、したがって、ボディ領域１２０の底部は、ドリフト構造体１３０の電位からゲート誘電体１５１を遮蔽する。
ピニング領域１４０は、ドリフトゾーン１３５との補助ｐｎ接合部ｐｎｘを形成する。平面のソースコンタクト構造体３１５は、補助ｐｎ接合部ｐｎｘの垂直投影内に形成される。
ピニング領域１４０は、ボディ領域１２０に横方向に直接隣接する垂直列を形成し得、ここで、ボディ領域１２０およびピニング領域１４０は、垂直ｐ／ｐ＋接合部ｊ１を形成する。ピニング領域１４０は、トレンチゲート構造体１５０から横方向に離間され得る。
ピニング領域１４０は、アバランシェ降伏が補助ｐｎ接合部ｐｎｘで確実にピニングされるように、ボディ領域１２０よりも高い正味ドーパント濃度を含み得る。第１の表面１０１と補助ｐｎ接合部ｊ１との間の距離ｄ１は、ボディ領域１２０の垂直延在部ｖ２に等しいかまたはそれよりも大きいことができる。ソースコンタクト構造体３１５と補助ｐｎ接合部ｐｎｘとの間の直接接続ラインは垂直である。ピニング領域１４０は、補助ｐｎ接合部ｐｎｘの垂直投影において、隣接するボディ領域１２０とソースコンタクト構造体３１５との間の低抵抗接続も形成する。
図４Ａ〜４Ｃは、平面のソースコンタクト構造体３１５と深いソース領域１１０とを組み合わせ、ここで、ソース領域１１０の垂直延在部ｖ３は、トレンチゲート構造体１５０の垂直延在部ｖ１とほぼ同じかまたはそれよりも小さいことができる。深いソース領域１１０は、反転チャネルとソース領域１１０の接続面積を拡大する。深いソース領域１１０は、トレンチゲート構造体１５０の底面に沿った底部チャネルでの電流の流れを阻止するチャネル遮断構造体と組み合わされ得、ここで、このチャネル遮断構造体は、例えば、トレンチゲート構造体１５０の下方のボディ領域１２０の厚い底部誘電体または高濃度ドープ部分を含み得る。
図５Ａ〜５Ｃでは、ピニング領域１４０およびソース領域１１０の少なくとも一方の形成は、ドーピング、例えば半導体ボディ１００内に一時的に延在し、半導体ボディ１００内に延在するソースコンタクト構造体３１５を形成するための導電材料で後に充填されるソースコンタクトトレンチを通した注入を含み得る。ソースコンタクト構造体３１５の垂直延在部ｖ０およびソース領域１１０の垂直延在部ｖ３は、トレンチゲート構造体１５０の垂直延在部ｖ１の少なくとも５０％、ただし９０％未満として底部チャネルの形成を抑制し得る。第１の表面１０１と補助ｐｎ接合部ｐｎｘとの間の距離ｄ１は、ボディ領域１２０の垂直延在部ｖ２よりも大きいことができる。
ソースコンタクト構造体３１５は、深いソース領域１１０とともに実効チャネル幅を増大させ得る。
ソース領域１１０の垂直延在部ｖ３がトレンチゲート構造体１５０の垂直延在部ｖ１の９０％未満である場合、トレンチゲート構造体１５０の下方のボディ領域１２０の高濃度ドープの底部が存在せず、厚い底部誘電体が存在しない場合でも、トレンチゲート構造体１５０の底面に沿って底部チャネルが形成されない。
図６Ａ〜６Ｂは、深いソースコンタクト構造体３１５、トレンチゲート構造体１５０の垂直延在部ｖ１の範囲内の垂直延在部ｖ３を有する深いソース領域１１０および使用不能な底部チャネルを有する半導体デバイス５００に関する。
図６Ａでは、ボディ領域１２０は、トレンチゲート構造体１５０の底部に沿って延在する高濃度ドープの底部１２２を含む。底部１２２におけるドーパント濃度は、少なくとも半導体デバイス５００の公称動作範囲内のゲート電圧において、トレンチゲート構造体１５０の底面に沿って反転チャネルが形成されないように選択される。例えば、ボディ領域１２０の底部１２２における平均ドーパント濃度は、隣接するトレンチゲート構造体１５０間のボディ領域１２０のチャネル部分におけるよりも少なくとも２倍高い。底部チャネルは、側壁チャネルではなく別の結晶面において形成されるため、この底部チャネルおよび側壁チャネルが異なる特性、例えば異なるゲート閾値電圧を有するように他の電荷キャリア移動度および／または界面準位密度を示す。底部チャネルを抑制する結果として、より均一なデバイス特性およびより急峻な出力／入力特性が得られる。
図６Ｂでは、トレンチゲート構造体１５０は、ゲート誘電体１５１よりも厚い底部誘電体１５７を含む。底部誘電体１５７の厚さｔｈ２は、半導体デバイス５００の公称最大定格内のゲート電圧において、トレンチゲート構造体１５０の底面に沿って反転チャネルが形成されないように選択される。例えば、底部誘電体１５７の厚さｔｈ２は、ゲート誘電体１５１の厚さｔｈ１の少なくとも２倍である。
図６Ｃ〜６Ｅは、導電性ゲート電極１５５およびゲート接続ライン３５１を有する半導体デバイス５００に関する。ゲート接続ライン３５１は、第１の表面１０１にまたがる平面上に形成され得る。ゲート接続ライン３５１は、図１Ａに示すように、第１の水平方向１９１に沿って形成されるトレンチゲート構造体１５０でのゲート電極１５５の部分を接続し得る。
ゲート接続ライン３５１は、同じ材料から形成され得、トレンチゲート構造体１５０でのゲート電極１５５と同じ材料構成を有し得る。代わりに、ゲート接続ライン３５１は、ゲート電極１５５として他の材料を含み得る。例えば、ゲート接続ライン３５１は、ドープされた多結晶シリコン、金属、金属化合物および／または金属合金を含み得る。
図６Ｃは、金属構造体１５４を含むゲート電極１５５を有するトレンチゲート構造体１５０を示す。金属構造体１５４は、単一の金属、金属化合物もしくは金属合金からなる構造体であり得、または様々な材料からの少なくとも２つの部分を含み得る。例えば、金属構造体１５４は、第１の金属部分１５４１および第２の金属部分１５４２を含み得、この第１の金属部分１５４１は、ゲート誘電体１５１と第２の金属部分１５４２との間に存在し得、第１の金属部分１５４１は、ゲート誘電体１５１と接触し得る。例えば、第１の金属部分１５４１は、第２の金属部分１５４２をゲート誘電体１５１から分離し得る。ゲート接続ライン３５１および第２の金属部分１５４２は、同じ材料を含み得る。
金属部分１５４の熱膨張係数は、金属部分１５４によって誘起される熱機械応力が、半導体ボディ１００または第１の表面１０１の上方に形成される層の完全性に悪影響を及ぼさないよう、半導体ボディ１００の熱膨張係数から最大で２０％だけずれ得る。
第１の金属部分１５４１は、第１の遷移金属、すなわち原子番号が２１〜３０、３９〜４８、５７〜８０または８９〜１１２の化学元素を含み得る。例えば、第１の金属部分１５４１は、モリブデン、チタニウムおよび／またはタンタルを含み得る。第１の遷移金属に加えて、第１の金属部分１５４１は、窒素を含み得る。
第２の金属部分１５４２は、第２の遷移金属を含み得る。第２の金属部分１５４２は、少なくとも１つの主要成分において第１の金属部分１５４１と異なり得る。例えば、第２の遷移金属は、タングステンであり得る。
金属は、ゲート接続ライン３５１のライン抵抗を減少させることができる。金属は、ゲート接続ライン３５１に沿った半導体デバイス５００のスイッチング動作の均一性を改善することもでき、半導体デバイス５００の横方向の延在部にわたってオン状態の電流のより均一な分布に寄与することができる。
図６Ｄでは、ゲート電極１５５は、金属構造体１５４および半導体層１５６を含み、ここで、半導体層１５６は、金属構造体１５４とゲート誘電体１５１との間に存在する。半導体層１５６は、ドープ、例えば、例としてｎドープされた多結晶シリコンを含み得る。
金属構造体１５４は、図６Ｃを参照して説明する構成のいずれも有し得る。例えば、第１の金属部分１５４１は、半導体層１５６との接合部を形成できる遷移金属を含み得、ここで、この接合部は、金属構造体１５４を半導体層１５６と接続する。一実施形態によれば、第１の金属部分１５４１は、Ｔｉ、ＴｉＮ、Ｍｏ、ＭｏＮおよびＴａＮの少なくとも１つまたは金属シリサイドを含む。
半導体層１５６は、半導体デバイス５００の閾値電圧を金属構造体１５４の仕事関数から切り離すことができるように金属構造体１５４をゲート誘電体１５１から分離し得る。半導体層１５６は、金属構造体１５４を形成している間にゲート誘電体１５１をさらに覆って保護し得、その結果、金属構造体１５４を形成することには、積極的な、例えば塩素ベースの前駆物質の適用が含まれ得る。
図６Ｅでは、ゲート接続ライン３５１は、第１の層部分３５１１および第２の層部分３５１２を含み得、ここで、第１の層部分３５１１は、第１の遷移金属を含み得、第２の層部分３５１２は、同じまたは別の遷移金属を含み得る。第２の層部分３５１２の材料は、少なくとも１つの主要成分において第１の層部分３５１１の材料と異なり得る。例えば、第１の層部分３５１１は、Ｔｉ、ＴｉＮ、Ｍｏ、ＭｏＮ、ＴａＮの少なくとも１つまたは金属シリサイドを含み得、第２の層部分３５１２は、タングステンを含み得る。
図７は、第２の水平方向１９２に平行なゲート接続ライン３５１の幅がゲート長とほぼ同じである場合、ゲート接続ライン３５１の下方の隣接するトレンチゲート構造体１５０間の第１の表面１０１に沿って形成され得る使用不能な上部チャネルを有する実施形態に関する。
図７のトレンチゲート構造体１５０は、ソース側での誘電体カラー１５３を示す。誘電体カラー１５３は、第１の表面１０１と同一平面上にある平面からトレンチゲート構造体１５０内に延在する。誘電体カラー１５３の垂直延在部ｖ７は、ゲート誘電体１５１の厚さｔｈ１の少なくとも２倍または少なくとも５倍であり得る。絶対最大定格内の動作条件下において、ボディ領域１２０の上面に沿って反転チャネルが形成されないように、ゲート誘電体１５１よりも厚い中間誘電体をボディ領域１２０の上の第１の表面１０１の部分に形成し得る。
図８Ａ〜８Ｃの半導体デバイス５００は、第１の水平方向１９１に沿って互いに離間された複数の分離されたソース領域１１０を含み、ここで、各ソース領域１１０は、トレンチゲート構造体１５０の１つに隣接する。高濃度ドープのボディコンタクトゾーン１４５は、第２の水平方向１９２に沿ってソースコンタクト構造体３１５からボディ領域１２０まで横方向に延在し、第１の水平方向１９１に沿って、隣接するソース領域１１０を横方向に分離する。
ソースコンタクト構造体３１５の底部に直接隣接する主ピニング部分１４１は、同じ平均正味ドーパント濃度を有し得、ボディコンタクトゾーン１４５と同じドーピングプロセスまたはエピタキシープロセスの結果として生じ得る。主ピニング部分１４１およびボディコンタクトゾーン１４５は、垂直ピニング領域１４０の様々な部分を形成する。
主ピニング部分１４１は、補助ｐｎ接合部ｐｎｘを形成し得る。図示した実施形態によれば、ピニング領域１４０は、ボディ領域１２０と同じ平均正味ドーパント濃度をさらに有し得、ボディ領域１２０と同じドーピングプロセスまたはエピタキシープロセスの結果として生じ得る低ドープ部分１４２を含み、ここで、この低ドープ部分１４２は、主ピニング部分１４１と補助ｐｎ接合部ｐｎｘとの間に直接存在する。低ドープ部分１４２の垂直延在部ならびに低ドープ部分１４２および主ピニング部分１４１におけるドーパント濃度は、アバランシェが主ピニング部分１４１の直接下方でピニングされるように選択される。
ピニング領域１４０は、ソースコンタクト構造体３１５の縦方向の延在部に沿って延在する連続構造体を形成し得る。図示の実施形態によれば、複数の分離されたピニング領域１４０は、各ソースコンタクト構造体３１５に接続され、ここで、第１の水平方向１９１に沿ったピニング領域１４０の延在部は、同じ方向に沿ったボディコンタクトゾーン１４５の延在部に対応する。
図９Ａ〜９Ｃでは、ソースコンタクト構造体３１５の垂直延在部ｖ０およびソース領域１１０の垂直延在部ｖ３は、実効チャネル幅の側壁チャネルの全高を活用するために、トレンチゲート構造体１５０の垂直延在部ｖ１よりも大きい。ピニング領域１４０は、第１の水平方向１９１に沿ってソース領域１１０と交互に現れるドープされたスライスであり得、ここで、ソースコンタクト構造体３１５からボディ領域１２０まで横方向に延在するピニング領域１４０の部分は、ボディコンタクトゾーン１４５を形成する。ピニング領域１４０の垂直延在部ｖ４は、ソース領域１１０の垂直延在部ｖ３と等しいかまたはそれよりも大きいことができる。
他の実施形態によれば、主ピニング領域１４１が第１の水平方向１９１に沿ってソースコンタクト構造体３１５の完全な縦方向の延在部に沿って延在するように主ピニング領域１４１およびボディコンタクトゾーン１４５を互いに独立して形成し得る。
図１０Ａ〜１０Ｄは、六方晶格子、例えば２Ｈ−ＳｉＣ（２ＨポリタイプのＳｉＣ）、６Ｈ−ＳｉＣまたは１５Ｒ−ＳｉＣを有する広バンドギャップ半導体材料からなる半導体ボディ１００を含む半導体デバイス５００を示す。一実施形態によれば、半導体材料は、４Ｈポリタイプ（４Ｈ−ＳｉＣ）の炭化ケイ素である。
半導体ボディ１００の表側での第１の表面１０１は、主結晶面に対して軸外し角度αで傾斜され得、この絶対値は、少なくとも２°および最大で１２°、例えば約４°であり得、ここで、第１の表面１０１は、平面であり得、または互いにシフトされ、水平の平均平面に対して軸外し角度αで傾斜されている平行な第１の表面セクションおよび第１の表面セクションに対して傾斜されており、第１の表面１０１の断面ラインが鋸歯状ラインを近似するように第１の表面セクションを接続する、第２の表面セクションを含み得る。平面第１の表面１０１または鋸歯状の第１の表面１０１の平均平面への法線１０４は、垂直方向を画定する。
半導体デバイス５００は、トランジスタ横列４０１に沿って配置されたトランジスタセルＴＣを含み、ここで、中間の共有電流拡散領域１３１の両側に形成された２つのトランジスタ横列４０１は、このトランジスタ横列４０１の横列のペア４１１を形成し、トランジスタ横列４０１の隣接する横列のペア４１１は、隣接する２つのトランジスタ横列４０１によって共有される中間ソースコンタクト構造体３１５の両側に形成される。
図１０Ａは、４つのトランジスタ横列４０１を示し、ここで、共有電流拡散領域１３１の両側にある２つのトランジスタ横列４０１は、横列のペア４１１を形成する。各列のペア４１１のトランジスタ横列４０１は、第１の水平方向１９１に沿って共有電流拡散領域１３１の水平縦軸に対してミラー反転させて形成され得る。他の実施形態によれば、横列のペア４１１のトランジスタ横列４０１は、第１の水平方向１９１に沿って互いにシフトされ得、かつ／または横列のペア４１１は、第１の水平方向１９１に沿って互いにシフトされ得る。
ソースコンタクト構造体３１５、ソース領域１１０およびピニング領域１４０は、これまでの図に関して述べた構成のいずれも有し得る。
図１０Ｂに示すように、補助ｐｎ接合部ｐｎｘと第１の表面１０１との間の距離ｄ１は、ボディ領域１２０の垂直延在部ｖ２よりも大きいことができる。隣接する横列のペア４１１の２つのトランジスタ横列４０１は、共通の連続ピニング領域１４０を共有し、ここで、縦軸は、第１の水平方向１９１に沿って延在する。
ピニング領域１４０の垂直投影では、スライス形状のボディコンタクトゾーン１４５は、第１の水平方向１９１に沿ってスライス形状のソース領域１１０と交互に並んでいる。半導体ボディ１００内に延在するソースコンタクト構造体３１５の一部の垂直延在部ｖ０およびソース領域１１０の垂直延在部ｖ３は、トレンチゲート構造体１５０の垂直延在部ｖ１にほぼ等しいことができる。
第１の表面１０１の上方に形成されたゲート接続ライン３５１は、同じトランジスタ横列４０１に割り当てられたトレンチゲート構造体１５０でのゲート電極１５５の部分を接続し得る。ゲート接続ライン３５１は、同じ材料から形成され得、トレンチゲート構造体１５０でのゲート電極１５５と同じ材料構成を有し得る。
層間絶縁膜２００は、第１の負荷電極３１０を第１の表面１０１およびゲート接続ライン３５１から分離する。ソースコンタクト構造体３１５は、第１の負荷電極３１０から層間絶縁膜２００の開口部を通って半導体ボディ１００内に延在する。第１の負荷電極３１０は、半導体デバイス５００の第１の負荷電極Ｌ１を形成するかまたはそれに電気的に接続され得る。
高濃度ドープのベース部分１３９は、半導体ボディ１００の第２の表面１０２に沿って第１の表面１０１と反対側に形成される。ベース部分１３９は、ドリフトゾーン１３５と同じ導電型、その逆の導電型を有し得、または両方の導電型のドープゾーンを含み得、ここで、各ドープゾーンは、第２の表面１０２とドリフトゾーン１３５との間に延在し得る。ベース部分１３９は、第２の表面１０２に直接形成された第２の負荷電極３２０に低抵抗接続され、第２の負荷端子Ｌ２に電気的に接続または結合される。
トレンチゲート構造体１５０は、第１の水平方向１９１に沿って等間隔に配置され、等しい幅および規則正しい中心間距離を有し得る。トランジスタ横列４０１に沿ったトレンチゲート構造体１５０の中心間距離は、０．５μｍ〜１０μｍの範囲、例えば１μｍ〜５μｍであり得る。トレンチゲート構造体１５０の垂直延在部ｖ１は、０．３μｍ〜５μｍの範囲内、例えば０．５μｍ〜２μｍの範囲内であり得る。
トレンチゲート構造体１５０の長手側部での側壁は、第１の表面１０１に対して垂直であり得、第１の表面１０１上への法線１０４に対して傾斜され得、または第１の表面１０１に対して距離が増すとともに先細であり得る。
図１０Ｃは、半導体デバイス５００を通る負荷電流ＩＬを示す。トレンチゲート構造体１５０のゲート電極１５５に印加される電位は、図１０Ａに示すソース領域１１０からボディ領域１２０を通って電流拡散領域１３１までの横方向の電荷キャリアの流れを制御する。電流拡散領域１３１では、電荷キャリアは、方向転換され、主に垂直方向にドリフトゾーン１３５を通過する。
図１０Ｄによれば、＜０００１＞の結晶軸は、軸外し角度α＞０だけ法線１０４に対して傾斜されており、＜１１−２０＞の結晶軸は、軸外角αだけ水平面に対して傾斜されており、＜１−１００＞の結晶軸は、図１０Ｄの断面に対して直交して延びる。
トレンチゲート構造体１５０の長手側部に沿った側壁は、第１の表面１０１までの距離が増加するにつれて先細になる。法線１０４に対するトレンチゲート構造体１５０のテーパ角βは、オフ角αに等しいことができ、またはトレンチゲート構造体１５０の第１の側壁は、電荷担体の移動度の高い｛１１−２０｝の主結晶面に平行になるように軸外し角αから±１°以下だけずれ得る。
第１の側壁に対向する第２の側壁は、オフ角αの２倍、例えば４°以上、例えば約８°だけ主結晶面に対して傾斜され得る。図１０Ｄに示すような結晶方位を有する４Ｈ−ＳｉＣ半導体ボディ１００では、左側での第１の側壁は、右側での第２の側壁よりも著しく高い電荷キャリア移動度を示すことがある。
公称動作条件では、少なくともトレンチゲート構造体１５０の縦軸が第１の表面１０１のオフ方位の方向に垂直である場合、均一な閾値電圧を実現するように、第２の側壁に沿ったボディ領域１２０の部分での反転チャネルの形成が抑制され得る。例えば、ソース領域１１０が第２の側壁から離間され得、またはゲート誘電体１５１よりも厚い分離誘電体が第２の側壁に沿って形成され得る。
図示した実施形態によれば、ボディ領域１２０は、第２の側壁の少なくとも一部に沿って形成されたパッシベーションゾーン１２７を含む。パッシベーションゾーン１２７におけるドーパント濃度は、半導体デバイス５００の公称動作範囲内のゲート電圧において反転チャネルの形成を抑制するのに十分高い。例えば、パッシベーションゾーン１２７の平均ドーパント濃度は、このパッシベーションゾーン１２７の外側のボディ領域１２０の部分におけるよりも少なくとも２倍、少なくとも１０倍または少なくとも５０倍高いことができる。
図１１Ａ〜１１Ｂでは、同じ横列のペア４１１の２つのトランジスタ横列４０１の２つの隣接するトランジスタセルＴＣのトレンチゲート構造体１５０は、２つのトランジスタ横列４０１のトランジスタセルＴＣによって共有される中間電流拡散領域１３１を通って、第２の水平方向１９２に沿って延在する複合トレンチゲート構造体１５０を形成する。
図１２Ａおよび１２Ｂは、第２の側壁に沿って選択的に形成された分離誘電体１５９を示す。さらに、底部誘電体１５７をトレンチゲート構造体１５０の底部に形成し得る。分離誘電体１５９および／または底部誘電体１５７は、少なくとも公称動作条件下において、第２の側壁に沿ってかつ／または底部に沿って反転チャネルが形成されないように、ゲート電極１５５とボディ領域１２０の隣接する部分との間の容量結合を低減することができる。例えば、分離誘電体１５９および底部誘電体１５７は、ゲート誘電体１５１と同じ材料からのものであり得、底部誘電体１５７および分離誘電体１５９の厚さは、ゲート誘電体１５１の厚さの少なくとも１２０％、例えば少なくとも２倍または５倍であり得る。
図１３Ａでは、＜０００１＞の結晶軸は、軸外し角度α＞０だけ法線１０４に対して傾斜されており、＜１１−２０＞の結晶軸は、軸外角αだけ水平面に対して傾斜されており、＜１−１００＞の結晶軸は、図１３Ａの断面に対して直交して延びる。トレンチゲート構造体１５０の第１および第２の側壁は、互いに平行であり、電荷キャリア移動度が両方の側壁チャネルでほぼ等しくなるように、両方の側壁は、軸外し角度αに等しいか、ほぼ等しい側壁角βだけ法線１０４に対して傾斜されている。トレンチゲート構造体１５０は、指向性イオンビームエッチングを使用することによって形成され得、ここで、この指向性イオンビームは、法線１０４に対して軸外し角度αだけ傾斜された角度で衝突する。
図１３Ｂでは、＜０００１＞の主結晶軸は、断面に対して軸外し角度だけ傾斜されている。＜１−１００＞の結晶軸は、第１の表面１０１に平行であり、トレンチゲート構造体１５０の垂直側壁は、（−１１００）および（１−１００）の結晶面に平行である。第１の側壁と第２の側壁との両方の使用が（１１−２０）の結晶面に対してより低い電荷キャリア移動度を過補償するように、両方の結晶面での電荷キャリア移動度がほぼ等しい。
図１３Ｃでは、＜０００１＞の主結晶軸は、断面に対して軸外し角度だけ傾斜されている。＜１１−２０＞の結晶軸は、第１の表面１０１に平行であり、トレンチゲート構造体１５０の垂直側壁は、ほぼ同じ電荷キャリア移動度を有する（１１−２０）の結晶面および（−１−１２０）の結晶面である。
図１３Ｄの半導体デバイス５００では、横方向のボディコンタクト１４５は、トレンチゲート構造体１５０の第２の側部に直接隣接しており、例えば、図１２Ａおよび１２Ｂに示すような結晶方位を有する半導体デバイス５００において、より低いキャリア移動度を有する側部での側壁チャネルを使用不能にする。
図１３Ｅでは、トレンチゲート構造体１５０は、第１の表面１０１と同一平面上にある平面に沿った上部において、両側を有する誘電体カラー１５３を含む。誘電体カラー１５３の第１の部分の外縁部は、ソース領域１１０に隣接している。誘電体カラー１５３の第２の部分の外縁部は、電流拡散領域１３１に隣接している。第１および第２の部分の内縁部は、ゲート接続ライン３５１の縁部と同一平面であり得る。誘電体カラー１５３の垂直延在部は、数ナノメートルの範囲内であり得る。誘電体カラー１５３は、ボディ領域１２０の上端に沿った反転チャネルの形成を防止することができる。
図１４Ａおよび１４Ｂの半導体デバイス５００は、ｐドープボディ領域１２０を有するｎチャネル電界効果トランジスタであり得る。結晶方位は、図１３Ｂおよび１３Ｃを参照して説明したものの１つであり得る。例えば、＜０００１＞の主結晶軸は、（１１−２０）の主結晶面の方向への軸外し角度αだけ法線１０４に対して傾斜されている。トレンチゲート構造体１５０の水平縦軸は、＜１１−２０＞の結晶軸の平面内にあり、トレンチゲート構造体１５０の垂直の第１の側壁および第２の側壁は、（−１１００）の結晶面および（１−１００）の結晶面である。第１の側壁と第２の側壁との両方の使用が（１１−２０）の結晶面と比較してより低い電荷キャリア移動度を過補償するように、両方の結晶面での電荷キャリア移動度がほぼ等しい。
図１４Ａおよび１４Ｂは、電流拡散領域１３１内に埋め込まれた高導電性補助構造体３９５を示す。この補助構造体３９５は、ドリフトゾーン１３５への低抵抗インターフェースを形成し、ボディ領域１２０および電流拡散領域１３１の中間部分によって補助構造体３９５の下方に形成されたＪＦＥＴ（接合型電界効果トランジスタ）構造体を介して、トランジスタセルＴＣを通る横方向の電流を垂直電流へ方向転換する。高導電性補助構造体３９５は、１つまたは複数の金属含有層を含み得、第１の表面１０１から電流拡散領域１３１内に延在し得る。補助構造体３９５の垂直延在部は、ソースコンタクト構造体３１５の垂直延在部またはトレンチゲート構造体１５０の垂直延在部とほぼ同じであり得る。
電流拡散領域１３１は、補助構造体３９５に直接隣接する高濃度ドープ部分１３１２を含み得る。電流拡散領域１３１のより低濃度のドープ部分１３１１は、ボディ領域１２０と高濃度ドープ部分１３１２との間に形成され得る。例えば、低濃度ドープ部分１３１１は、高濃度ドープ部分１３１２とボディ領域１２０とを分離し得る。
図１５Ａ〜１５Ｂでは、電流拡散領域１３１の高濃度ドープ部分１３１２は、ボディ領域１２０に直接隣接しており、第１のｐｎ接合部ｐｎ１の垂直な第１の部分を形成する。
トレンチゲート構造体１５０の下方では、補助構造体３９５とドリフトゾーン１３５との間の電流拡散領域１３１の下部によって形成されるＪＦＥＴ構造体の特性をさらに改善するために、ボディ領域１２０は、横方向のボディ延在部１２９を含み得る。横方向のボディ延在部１２９は、一時的に空のゲートトレンチを通した注入によって形成され得る。
本発明の一実施形態によれば、半導体デバイスは、少なくとも（ｉ）ＳｉＣ半導体ボディの第１の表面から距離を置いたドリフトゾーンと、（ｉｉ）第１の表面とドリフトゾーンとの間の電流拡散領域とを含むドリフト構造体を含む。第１の表面に平行な水平方向に沿って電流拡散領域とソース領域との間にボディ領域が形成される。トレンチゲート構造体は、半導体ボディ内に延在する。ソースコンタクト構造体とドリフトゾーンとの間のピニング領域は、ソースコンタクト構造体に電気的に接続される。ピニング領域は、このピニング領域とドリフトゾーンとの間に形成される補助ｐｎ接合部において、ドリフト構造体とソースコンタクト構造体との間のアバランシェをピニングするように構成される。
ピニング領域におけるドーパント濃度は、ボディ領域におけるよりも高いことができる。ピニング領域は、ボディ領域とのｐ／ｐ＋接合部またはｎ／ｎ＋接合部を形成し得る。補助ｐｎ接合部と第１の表面との間の距離は、ボディ領域の垂直延在部よりも大きいことができる。ピニング領域は、ソースコンタクト構造体から補助ｐｎ接合部まで、第１の表面に直交する垂直方向に沿って延在し得る。ソースコンタクト構造体は、第１の表面から半導体ボディ内に延在し得る。
図１５Ｃ〜１５Ｅは、スーパージャンクション構造体１８０を含むドリフト構造体１３０を有する半導体デバイス５００を示す。スーパージャンクション構造体１８０は、ソース領域１１０の導電型の第１の縦列１８１およびボディ領域１２０の導電型の第２の縦列１８２を含む。第１の縦列１８１および第２の縦列１８２は、少なくとも１つの水平方向に沿って交互に並んでおり、ここで、第１の縦列１８１は、隣接する第２の縦列１８２を互いに横方向に分離し得、第２の縦列１８２は、隣接する第１の縦列１８１を互いに横方向に分離し得る。ブロッキング電圧が上昇する場合、半導体ボディ１００の固有の絶縁破壊電圧に達する前に第１の縦列１８１および第２の縦列１８２が完全になくなるように、第１の縦列１８１の水平幅ｗｃ１、第１の縦列１８１における正味ドーパント濃度Ｎｃ１、第２の縦列１８２の水平幅ｗｃ２および第２の縦列１８２における正味ドーパント濃度Ｎｃ２を選択し得る。
第１の縦列１８１および第２の縦列１８２は、ストライプ形状であり得、ここで、水平方向の長さは、水平方向の幅よりも大きい。第２の縦列１８２とベース部分１３９との間の垂直距離は、ベース部分１３９とトレンチゲート構造体１５０との間の垂直距離ｄ２の最大で５０％、例えば最大で２０％であり得る。
第１の縦列１８１および第２の縦列１８２の水平縦軸は、ボディ領域１２０の水平縦軸に対して平行にまたは傾斜されて延び得る。例えば、第１の縦列１８１および第２の縦列１８２の水平縦軸は、ボディ領域１２０の水平縦軸に対して直交し得、ここで、隣接する第１の縦列１８１間の中心間距離は、隣接するボディ領域１２０間の中心間距離から分離し得る。
図１５Ｄおよび１５Ｅでは、第１の縦列１８１および第２の縦列１８２の水平縦軸は、ボディ領域１２０の水平縦軸に平行に延在する。隣接する第２の縦列１８２間の中心間距離は、隣接するボディ領域１２０間の中心間距離から分離され得るかまたはそれに関連付けられ得る。
図１５Ｄに示す例では、第２の縦列１８２の形成は、ボディコンタクトゾーン１４５の形成と組み合わされ得、ここで、第２の水平方向１９２に沿って、隣接する第２の縦列１８２間の中心間距離は、隣接するボディコンタクトゾーン１４５間の中心間距離に対応し得る。第２の縦列１８２の横方向の延在部ｗｃ２は、第２の水平方向１９２に沿ったボディコンタクトゾーン１４５の横方向の延在部に対応し得る。第２の縦列１８２は、ベース部分１３９と接触し得る。第２の縦列１８２は、図１５Ａ〜１５Ｂのピニング領域１４０と置換され得るかまたはそれと組み合わされ得る。
図１５Ｅでは、第２の縦列１８２の形成は、ボディ領域１２０の形成と組み合わされ得、ここで、第２の水平方向１９２に沿って、隣接する第２の縦列１８２間の中心間距離は、隣接するボディ領域１２０間の中心間距離に対応し得る。第２の縦列１８２の水平幅ｗｃ２は、第２の水平方向１９２に沿ったボディ領域１２０の横方向の延長部に対応し得る。第２の縦列１８２とベース部分１３９との間の垂直距離ｄ３は、このベース部分１３９とトレンチゲート構造体１５０との間の垂直距離ｄ２の最大で５０％、例えば最大で２０％であり得る。第２の縦列１８２は、図１５Ａ〜１５Ｂのピニング領域１４０と置換され得るかまたはそれと組み合わされ得る。
前述の半導体デバイス５００は、集積化されたショットキーダイオードを含み得、ここで、第１の負荷電極３１０は、ショットキーダイオードアノードとして有効であり得、ドリフト構造体１３０は、ショットキーダイオードカソードとして有効であり得る。ショットキーダイオードは、トレンチゲート構造体１５０を含むトランジスタセル領域へ横方向に隣接する半導体ボディ１００の部分に形成され得る。
図１５Ｆ〜１５Ｉは、空間的に互いに分離され、電気的に並列に構成され、トランジスタセル領域に集積化された複数のショットキーコンタクトＳＣを含むショットキーダイオードを有する半導体デバイス５００に関し、ここで、このショットキー接触部ＳＣは、トレンチゲート構造体１５０間に形成される。
図１５Ｆ〜１５Ｇによれば、ショットキー接触部ＳＣは、第１の水平方向１９１に沿ってトレンチゲート構造体１５０と交互に並び得る。ドリフト構造体１３０は、第１の表面１０１からドリフトゾーン１３５に延在し得、第１の水平方向１９１に沿ってボディ領域１２０の部分と交互に並び得る低濃度ドープのショットキー領域１３７を含み得る。ショットキー領域１３７におけるドーパント濃度は十分に低いため、オーミック接触を形成しない。第１の水平方向１９１に沿って、ショットキー領域１３７の幅は、ボディコンタクトゾーン１４５の幅よりも小さいことができ、その結果、各ボディコンタクトゾーン１４５は、ボディ領域１２０の少なくとも１つの部分と接触している。
ショットキー接触構造体３１７は、第１の負荷電極３１０から層間絶縁膜２００を通り、ゲート接続ライン３５１の開口部または横方向のくぼみを通って延在し得る。ショットキー接触構造体３１７は、半導体ボディ１００（図１５Ｇの左のショットキー接触構造体３１７）および／または半導体ボディ１００（図１５Ｇの右のショットキー接触構造体３１７）に延在し得る。各ショットキー接触構造体３１７は、ショットキー領域１３７と直接接触している。
図１５Ｈ〜１５Ｉによれば、ドリフト構造体１３０は、第１の水平方向１９１に沿って、より高濃度にドープされた電流拡散領域１３１と交互に並んでいる低濃度ドープのショットキー領域１３７を含み得る。ショットキー接触構造体３１７は、半導体ボディ１００に延在し得、かつ／または半導体ボディ１００内に延在し得る。別の実施形態によれば、連続ショットキー領域１３７は、第１の水平方向１９１に沿って延在し得、より高濃度にドープされた２つの電流拡散領域１３１は、隣接する２つのボディ領域１２０から連続ショットキー領域１３７を分離し得る。
図１６は、ボディ領域に自己整合したピニング領域およびソース領域を含む半導体デバイスを製造する方法を示す。用語「自己整合」は、ボディ領域およびソース領域が同じ単一のフォトリソグラフィプロセスによって画定され、ソース領域に対するボディ領域の位置が２つのフォトリソグラフィ露光間のいかなるミスアライメントにも曝されないことを示す。
炭化ケイ素（９１２）の半導体基板内にソース注入ゾーンを形成するために、ドーパントは、第１のドーパントマスクにおける第１のマスク開口部の第１のセグメントを通して第１の導電型の選択的に導入される。第１のマスク開口部の縦軸は、第１の水平方向に延在する。第１の選択マスクは、第１のマスク開口部の第２のセグメントを選択的に覆い得、ここで、第１のセグメントおよび第２のセグメントは、第１の水平方向に沿って交互に並ぶ。
第２の導電型のドーパントは、第１のマスク開口部の第２のセグメントを通して半導体基板内に導入され、半導体基板（９１４）内にピニング注入領域を形成し、ここで、第２の選択マスクは、第１のセグメントを選択的に覆い得る。
第２の導電型のさらなるドーパントは、第２のドーパントマスクにおける第２のマスク開口部を通して選択的に導入されて、半導体基板（９１６）にボディ注入ゾーンを形成し、ここで、第１の水平方向に直交する第２の水平方向に沿った第２のマスク開口部の幅は、第１のマスク開口部の幅よりも大きい。ソース注入ゾーンおよびピンニング注入ゾーンは、ボディ注入ゾーンの前または後に形成され得る。第２のドーパントマスクは、第１のドーパントマスクを修正することによって得られる。代わりに、第１のドーパントマスクは、第２のドーパントマスクを修正することによって得られる。
図１７Ａ〜２６Ｃは、炭化ケイ素の半導体基板７００に基づいて炭化ケイ素パワー半導体デバイスを製造する方法に関する。半導体基板７００は、４Ｈ−ＳｉＣまたは６Ｈ＝ＳｉＣであり得、また高濃度ドープのベース基板７０５を含み得、これは、例として、ソーイングによって炭化ケイ素インゴットから得られる炭化ケイ素スライスであり得る。ベース基板７０５は、高濃度ドープされ得かつｎドープされ得る。
ベース基板７０５と同じ導電型を有し得るドリフト層７３０を、例えばエピタキシーにより、ベース基板７０５のプロセス表面上に形成し得る。ドリフト層７３０の露出した主表面７０１上には、ピニング領域およびソース領域を画定するための第１のドーパントマスク８１０が形成される。第１の水平方向１９１に沿って延在するストライプ形状の第１のマスク開口部８１５は、デバイス領域と、隣接するデバイス領域を分離するグリッド状の切口領域との両方において、第１のドーパントマスク８１０内に形成される。例えば、フォトレジスト材料から得ることができる補助マスクは、フォトリソグラフィによって形成され得る。補助マスクは、デバイス領域を覆い、切口領域内に補助マスク開口部を含む。エッチングプロセスは、切口領域内のストライプ形状の補助マスク開口部によって露出されたドリフト層７３０の部分をくぼませて、位置合せトレンチを形成し得る。この補助マスクは除去される。
レジスト層は、フォトリソグラフィによって堆積およびパターン形成されて、第１のマスク開口部８１５の第２のセグメント８１５２を覆い、デバイス領域内の第１のマスク開口部８１５の第１のセグメント８１５１を露出させる第１の選択開口部８３５を含む第１の選択マスク８３１を形成し得、ここで、第１のセグメント８１５１および第２のセグメント８１５２は、例えば、第１の水平方向１９１に沿って直接交互に並ぶ。
第１のドーパントマスク８１０および第１の選択マスク８３１を複合注入マスクとして使用して、例えば垂直方向に沿ってドーパントを均一に分配するためのエネルギーフィルタを使用する高エネルギー注入により、第１のマスク開口部８１５の第１のセグメント８１５１を通して第１の導電型のドーパントが注入される。
図１７Ａは、第１のドーパントマスク８１０のストライプ形状の第１のマスク開口部８１５を示す。第１のマスク開口部８１５の縦軸は、第１の水平方向１９１と平行に延在する。第１の選択マスク８３１は、第１のマスク開口部８１５の第２のセグメント８１５２を覆う。第１の選択マスク８３１の第１の選択開口部８３５は、第２の水平方向１９２に沿って延在し、第１のマスク開口部８１５の第１のセグメント８１５１を選択的に露出する。
図１７Ｂおよび１７Ｃによれば、第１のドーパントマスク８１０は、マスクベース層８１２およびマスク上部層８１４を有する多層構造を有し得、ここで、マスクベース層８１２およびマスク上部層８１４向けの材料は、異なるエッチング特性を示す。一実施形態によれば、マスクベース層８１２は、酸化ケイ素またはケイ酸塩ガラス、例えばＴＥＯＳ（テトラエチルオルトシラン）の堆積に基づく酸化ケイ素からのものであり得る。マスク上部層８１４は、例として、多結晶シリコン、アモルファスシリコンまたはカーボンからのものであり得る。直接下方に、すなわち第１のマスク開口部８１５の第１のセグメント８１５１の垂直投影において、主表面７０１から半導体基板７００内に延在するｎ型ソース注入ゾーン７１０が形成される。第１の選択マスク８３１が除去される。
フォトリソグラフィにより、さらなるレジスト層が堆積およびパターン形成されて、第２の選択開口部８３６を有する第２の選択マスク８３２を形成する。第２の選択マスク８３２は、第１のマスク開口部８１５の第１のセグメント８１５１を覆い、第２の選択開口部８３６は、第１のマスク開口部８１５の第２のセグメント８１５２を露出させる。第２の選択マスク８３２および第１のドーパントマスク８１０を複合注入マスクとして使用して、例えば垂直方向に沿ってドーパントを均一に分配するためのエネルギーフィルタを使用する高エネルギー注入により、第１のマスク開口部８１５の第２のセグメント８１５２を通して第２の導電型のドーパントが導入される。
図１８Ａは、第１のマスク開口部８１５の第１のセグメント８１５１を覆い、ストライプ形状の第２の選択開口部８３６を含む第２の選択マスク８３２を示し、この選択開口部８３６は、第１のマスク開口部８１５の第２のセグメント８１５２を選択的に露出する。
図１８Ｂによれば、第２の選択マスク８３２は、第１のマスク開口部８１５の第１のセグメント８１５１の垂直投影において形成されたソース注入ゾーン７１０を覆う。
図１８Ｃは、第１のマスク開口部８１５の第２のセグメント８１５２の垂直投影内に選択的に形成されたピニング注入ゾーン７４０を示す。第２の水平方向１９２に沿って、ピニング注入領域７４０は、同じストライプ形状の第１のマスク開口部８１５によって画定されるため、ソース注入ゾーン７１０と横寸法が同じであり得る。ピニング注入ゾーン７４０の垂直延在部は、ソース注入ゾーン７１０の垂直延在部に等しいかまたはそれよりも大きいことができる。第２の選択マスク８３２が除去され得る。ピニング注入ゾーン７４０は、ソース注入ゾーン７１０の後または前に形成され得る。
第１のドーパントマスク８１０を修正して第２のドーパントマスクを形成し得る。この修正には、第２の水平方向１９２に沿って第１のマスク開口部８１５を広げることが含まれる。この拡幅には、第１のドーパントマスク８１０の層の少なくとも１つの等方性凹部が含まれ得る。
図１９Ａ〜１９Ｃに示す実施形態によれば、第１の等方性エッチングは、マスクベース層８１２を選択的に横方向にくぼませる。第１の等方性エッチングは、マスク上部層８１４に対して選択性の高いウェットエッチングであり得る。
図１９Ａ〜１９Ｃは、横方向にくぼんだマスクベース層８１２を示し、ここで、この凹部は、半導体基板７００全体にわたって高い均一性で得ることができる良好な性質の凹部幅ＲＣにより、マスク上部層８１４をアンダーカットする。
図１９Ａは、第１の水平方向１９１に沿って直接交互に並ぶソース注入ゾーン７１０およびピニング注入ゾーン７４０を示す。
図１９Ｂおよび１９Ｃには、横方向にくぼんだマスクベース層８１２およびアンダーカット済みのマスク上部層８１４が示されている。等方性ウェットエッチングは、凹部幅ＲＣを画定する。くぼんだマスクベース層８１２に対してマスク上部層８１４を選択的に除去し得る。
図２０Ａ〜２０Ｃには、図１９Ｂおよび１９Ｃの上部マスク層８１４を除去することによって得られる第２のドーパントマスク８２０が示されている。第２のドーパントマスク８２０は、図１９Ａ〜１９Ｃの第１のドーパントマスク８１０のマスクベース層８１２の凹部を含む。
第２のドーパントマスク８２０の第２のマスク開口部８２５は、図１８Ａ〜１８Ｃに示す第１のドーパントマスク８１０の第１のマスク開口部８１５よりも横方向の凹部幅ＲＣの２倍だけ広い。第２のマスク開口部８２５の縦方向の中心軸は、図１４Ａに示すように、対応する第１のマスク開口部８１５の縦方向の中心軸と一致している。
第２の導電型のドーパントは、第２のマスク開口部８２５を通して半導体基板７００内に注入されて、ボディ注入ゾーン７２０を形成する。この注入は、先に形成されたソース注入ゾーン７１０およびピニング注入ゾーン７４０とオーバラップしており、ここで、この注入は、ピニング注入ゾーン７４０における正味ドーパント濃度を増加させ、ソース注入ゾーン７１０における正味ドーパント濃度をある程度まで減少させる。
図２１Ｂおよび２１Ｃには、第１の水平方向１９１に沿って交互に並ぶ複数のソース注入ゾーン７１０およびピニング注入ゾーン７４０を埋め込むボディ注入ゾーン７２０が示されている。ボディ注入ゾーン７２０の垂直延在部は、ソース注入ゾーン７１０の垂直延在部よりも大きく、ピニング注入ゾーン７４０の垂直延在部に等しいか、それよりも大きいか、またはそれよりも小さいことができる。
第２のドーパントマスク８２０が除去される。熱処理により、注入されたドーパントを活性化することができる。エッチングマスク層またはその層スタックは、フォトリソグラフィによって堆積され、パターン形成されて、主表面７０１上にゲートトレンチエッチングマスク８５０を形成し得る。
図２２Ａ〜２２Ｃには、図２１Ａ〜２１Ｃの、熱処理によってソース注入ゾーン７１０から得られるソース領域１１０、ボディ注入ゾーン７２０から得られるボディ領域１２０、ピニング注入ゾーン７４０から得られるピニング領域１４０が示されている。炭化ケイ素中のドーパントにおける有効拡散係数は低いため、熱処理の結果、ソース領域１１０とボディ領域１２０との間のｐｎ接合部に沿って著しい相互拡散が生じることはない。
図２２Ａには、トレンチマスク開口部８５５が第２の水平方向１９２に沿ってライン状に配置され、第１の水平方向１９１に沿って縦列に配置されたゲートトレンチエッチングマスク８５０が示されている。
図２２Ｂには、ゲートトレンチエッチングマスク８５０でのトレンチマスク開口部８５５の、半導体基板７００内への垂直投影において延在するゲートトレンチ７５０が示されている。ゲートトレンチ７５０は、隣接するボディ領域１２０間のドリフト層７３０の縦列部分７３１から、隣接するソース領域１１０に横方向に延在する。
ボディ領域１２０の垂直延在部ｖ２は、ソース領域１１０の垂直延在部ｖ３よりも大きく、ピニング領域１４０の垂直延在部ｖ４に等しいか、それよりも大きいか、またはそれよりも小さいことができる。
ゲートトレンチエッチングマスク８５０が除去され得る。ゲート誘電体ライナ７５１は、例えば、ＴＥＯＳの低圧化学気相成長ならびに窒素および酸素の少なくとも一方を含む雰囲気中での熱処理によって形成され得る。ゲート電極材料、例えば多結晶シリコンを堆積させてゲートトレンチ７５０を充填し得る。ゲートトレンチ７５０の外側に堆積されたゲート電極材料の部分が除去され得る。このゲート電極材料の除去は、ドライエッチングプロセス、化学的機械的研磨または両方の組合せを含み得る。
別の実施形態によると、半導体基板７００の外側に堆積されるゲート電極材料の部分をフォトリソグラフィによってパターン形成して、第１の水平方向１９１に沿って配置されたトレンチゲート構造体１５０でのゲート電極１５５の部分を接続するゲート接続ラインを形成し得る。
電流拡散領域１３１におけるドーパント濃度は、ドリフト層ゾーン１３５におけるドーパント濃度と等しいかまたはそれよりも高いことができる。例えば、電流拡散領域１３１およびドリフトゾーン１３５は、様々なエピタキシープロセスの結果として得ることができ、またはドーパント活性化のための加熱処理前のさらなる高エネルギー注入は、電流拡散領域１３１におけるドーパント濃度を増加させることができる。
図２３Ａ〜２３Ｃには、主表面７０１を覆い、ゲートトレンチ７５０の側壁をライニングするゲート誘電体ライナ７５１が示されている。ゲートトレンチ７５０をライニングするゲート誘電体ライナ７５１の部分は、ゲート誘電体１５１を形成する。ゲートトレンチ７５０でのゲート電極材料は、ゲート電極１５５を形成する。隣接するボディ領域１２０間のドリフト層７３０の縦列部分は、電流拡散領域１３１を形成する。図１８Ａ〜１８Ｃのドリフト層７３０の残存部分は、ボディ領域１２０の下方にドリフトゾーン１３５を形成する。
上述したように、電流拡散領域１３１とソース領域１１０との間の距離は、チャネル長を画定する。このチャネル長は、単一のフォトリソグラフィプロセスによって画定されるため、この方法により、複数の半導体基板７００にわたってチャネル長の非常に一様な分布および均一なトランジスタ特性が得られる。
１つまたは複数の誘電体電材料および補助材料をゲート誘電体ライナ７５１上に堆積させて層スタックを形成し得る。フォトレジスト層は、層スタック上に堆積され、フォトリソグラフィによってパターン形成されてソースコンタクトマスク８６０を形成し得る。
図２４Ａには、ソースコンタクトマスク８６０でのストライプ形状のコンタクトマスク開口部８６５が示されており、ここで、コンタクトマスク開口部８６５の縦軸は、第１の水平方向１９１に沿って延在する。主表面７０１の上方の層スタックでのコンタクト開口部２１５は、ソースコンタクトマスク８６０でのコンタクトマスク開口部８６５の垂直投影内に形成される。層スタックでのコンタクト開口部２１５は、第１の水平方向１９１に沿ってソース領域１１０およびピニング領域１４０の部分を交互に露出させる。
図２４Ｂおよび２４Ｃには、ゲート誘電体ライナ７５１、誘電体層構造体２１０および保護層２９５を含む層スタックが示されている。誘電体層構造体２１０は、ＴＥＯＳの堆積に基づく酸化ケイ素およびケイ酸塩ガラス、例えばＰＳＧ（リンケイ酸塩ガラス）の少なくとも一方を含み得る。保護層２９５は、例として、窒化ケイ素、窒化チタンおよび炭素からなる少なくとも１つの層を含み得る。
金属層、例えばニッケル（Ｎｉ）およびアルミニウム（Ａｌ）の少なくとも一方を含む層を堆積させ得る。事前のケイ素化熱処理は、堆積された金属の相を金属シリサイドの遷移相に局所的に変換することができ、ここで、保護層２９５は、誘電体層構造体２１０を劣化から保護することができる。未反応の金属および保護層２９５が除去され得る。さらなる熱処理は、金属シリサイドの遷移相を、専ら主表面７０１の露出部分に形成される薄いコンタクト層３１１に変換することができる。
金属などの導電性材料、例えばアルミニウム、銅、タングステン、チタニウムおよび窒化チタンの少なくとも１つを含むさらなる層または層スタックを堆積し、フォトリソグラフィによってパターン形成して第１の負荷電極３１０を形成し得る。
図２５Ａ〜２５Ｃには、図２４Ｂ〜２４Ｃの誘電体層構造体２１０の残り部分およびゲート誘電体ライナ７５１の部分を含み得る層間絶縁膜２００における開口部を通して延在する第１の負荷電極３１０およびソースコンタクト構造体３１５が示されている。ソースコンタクト構造体３１５は、第１の負荷電極３１０と、ソース領域１１０およびピニング領域１４０の両方とを電気的に接続する。ソースコンタクト構造体３１５は、ソース領域１１０およびピニング領域１４０と低抵抗コンタクトを形成するコンタクト層３１１を含む。このコンタクト層３１１は、ケイ化物、例えばニッケルケイ化物を含み得る。
図２６Ａ〜２６Ｃは、トレンチゲート構造体１５０に沿って配向された複数のトランジスタセルを含むセル領域６１０と、半導体基板７００内に画定された半導体ダイの側縁部７０３との間の終端領域６９０での終端構造体に関する。最も外側のボディ領域１２０は、主表面７０１に直接隣接し、セル領域６１０内のボディ領域１２０よりも著しく幅が広いことができる接合終端部分１２８を含み得る。最も外側のソースコンタクト構造体３１５は、最も外側のトレンチゲート構造体１５０と側縁部７０３との間に形成され得る。ｎ型の縦列１３８は、接合終端部分１２８を側縁部７０３から分離し得る。
図２７Ａ〜２７Ｃは、半導体基板７００内に延在する部分を含む深いソースコンタクト構造体３１５の形成に関する。図２４Ａ〜２４Ｃに示すソースコンタクトマスク８６０に基づいて、コンタクト開口部２１５が層間絶縁膜２００内に形成され、このコンタクト開口部２１５の垂直投影において、半導体基板７００内にソースコンタクトトレンチ７１５がエッチングされ得る。ソースコンタクトトレンチ７１５を形成した後または形成する前にソースコンタクトマスク８６０が除去される。
図２７Ｂおよび２７Ｃに示すように、ソースコンタクトトレンチ７１５は、第１の水平方向１９１に平行な水平の縦方向の延在部を有するストライプ形状であり得る。ソースコンタクトトレンチ７１５の垂直延在部は、トレンチゲート構造体１５０の垂直延在部の少なくとも５０％であり得る。このプロセスは、図２５Ａ〜２５Ｃに関して説明したように進められ得る。
図２８Ａ〜２８Ｃによれば、金属シリサイドを含むコンタクト層３１１は、ソースコンタクト構造体３１５の底部においてかつソースコンタクト構造体３１５の側壁に沿って形成される。
図２９Ａ〜２９Ｃは、図１８Ａ〜１８Ｃを参照して説明したプロセスの選択肢に関し、ここで、ピニング注入ゾーン７４０の垂直延在部ｖ４１は、ソース注入ゾーン７１０の垂直延在部ｖ３１よりも著しく大きい。例えば、ピニング注入ゾーン７４０の垂直延在部ｖ４１は、図２１Ｂ〜２１Ｃに示すように、ボディ注入ゾーン７２０の垂直延在部よりも大きいことができる。
図３０Ａ〜３０Ｃは、ボディ注入ゾーン７２０およびソース注入ゾーン７１０の注入間の自己整合がスペーサプロセスによって実現されるプロセスに関する。
ドリフト層７３０のエピタキシー後、ボディ領域を画定するための第２のドーパントマスク８２０は、フォトリソグラフィによって形成され、ボディ注入ゾーン７２０は、第２のドーパントマスク８２０での第２のマスク開口部８２５の垂直投影内に形成される。
図３０Ａ〜３０Ｃには、ストライプ形状の第２のマスク開口部８２５を有する第２のドーパントマスク８２０が示されており、ここで、第２のマスク開口部８２５の縦軸は、第１の水平方向１９１に沿って延在する。ボディ注入ゾーン７２０は、第２のマスク開口部８２５の直接下方に形成される。
第２のマスク開口部８２５の垂直側壁に沿ってスペーサ構造体８２７が形成される。例えば、均一な厚さの形状適合した層を堆積させ、例えばイオンビームエッチングによって異方性エッチングし得る。スペーサ構造体８２７の材料は、第２のドーパントマスク８２０の材料に対して高いエッチング選択性を示し得る。例えば、スペーサ構造体８２７は、炭素、多結晶シリコン、窒化ケイ素または第２のドーパントマスク８２０の酸化ケイ素と異なる酸化ケイ素を含み得る。
図３１Ａ〜３１Ｃに示すように、形状適合した層の物理エッチングにより、第２のドーパントマスク８２０の垂直側壁に沿って延在するスペーサ構造体８２７が得られる。スペーサ構造体８２７と第２のドーパントマスク８２０との組合せは、ソース領域およびピニング領域を画定する第１のマスク開口部８１５を含む第１のドーパントマスク８１０を形成する。
第１のマスク開口部８１５の第２のセグメント８１５２を覆う第１の選択マスク８３１を形成し得る。第１の選択マスク８３１は、第２の水平方向１９２に沿って延在し、第１のマスク開口部８１５の第１のセグメント８１５１を露出させる第１の選択開口部８３５を含む。第１の選択マスク８３１および第１のドーパントマスク８１０は、ソース注入ゾーン７１０を形成するための複合注入マスクとして使用される。
図３２Ａ〜３２Ｃには、第１のマスク開口部８１５の第２のセグメント８１５２を覆う第１のドーパントマスク８１０および第１の選択マスク８３１が示されている。ソース注入ゾーン７１０は、第１のマスク開口部８１５の第１のセグメント８１５１の直接下方にあるボディ注入ゾーン７２０の部分に形成される。
第１の選択マスク８３１は、第１のマスク開口部８１５の第１のセグメント８１５１を覆い、第２のセグメント８１５２を露出させる第２の選択開口部８３６を含む相補的な第２の選択マスク８３２に置き換えられる。第２の選択マスク８３２および第１のドーパントマスク８１０は、ピニング注入ゾーン７４０を形成するための複合注入マスクとして使用される。
図３３Ａ〜３３Ｃに示すように、第２の選択マスク８３２は、第１のマスク開口部８１５の第１のセグメント８１５１およびソース注入ゾーン７１０を覆う。ピニング注入ゾーン７４０は、第１のマスク開口部８１５の露出した第２のセグメント８１５２の直接下方にある。ピニング注入ゾーン７４０の垂直延在部は、ボディ注入ゾーン７２０の垂直延在部よりも大きいことができる。
図３４Ａ〜３４Ｃは、多段階エピタキシープロセスに関するさらなる実施形態に関する。ベース基板のプロセス表面上に第１のエピタキシャル副層７０２が形成される。第１のエピタキシャル副層７０２には、深いボディ注入ゾーン７２１が形成される。第１のエピタキシャル副層７０２上に第２のエピタキシャル副層７０４が形成される。次いで、前述の実施形態に従って、ボディ注入ゾーン７２０、ピニング注入ゾーン７４０およびソース注入ゾーン７１０は、第２のエピタキシャル副層７０４内に形成され、ここで、ボディ注入ゾーン７２０は、深いボディ注入ゾーン７２１の直接上方に形成される。ドーパントを活性化する熱処理は、ボディ注入ゾーン７２０と深いボディ注入ゾーン７２１とを結合するボディ領域を形成する。
多段階エピタキシープロセスは、より深いソース領域およびより深いゲートトレンチ構造体を容易にし、したがってトランジスタセルの有効チャネル幅をさらに増大させることができる。第１の水平方向１９１に沿った深いボディ注入ゾーン７２１およびボディ注入ゾーン７２０の幅は、独立して選択され得るため、シールド機能向けの設計パラメータをセルピッチから切り離すことができる。
本明細書において特定の実施形態を図示し説明してきたが、様々な代替の実装形態および／または均等な実装形態が、本発明の範囲から逸脱することなく、図示し説明されたこの特定の実施形態の代替となり得ることが当業者によって理解されるであろう。本出願は、本明細書において議論した特定の実施形態の任意の改変形態または変形形態を包含することが意図される。したがって、本発明は、特許請求の範囲およびその均等物によってのみ限定されることが意図される。
１００ 半導体ボディ
１０１ 第１の表面
１０２ 第２の表面
１０４ 法線
１１０ ソース領域
１２０ ボディ領域
１２１ チャネル部分
１２２ 底部
１２７ パッシベーションゾーン
１２８ 接合終端部分
１２９ ボディ延在部
１３０ ドリフト構造体
１３１ 電流拡散領域
１３５ ドリフトゾーン
１３７ ショットキー領域
１３８ ｎ型の縦列
１３９ ベース部分
１４０ ピニング領域
１４１ 主ピニング部分
１４２ 低ドープ部分
１４５ ボディコンタクトゾーン
１５０ トレンチゲート構造体
１５１ ゲート誘電体
１５３ 誘電体カラー
１５４ 金属部分
１５５ ゲート電極
１５６ 半導体層
１５７ 底部誘電体
１５９ 分離誘電体
１８０ スーパージャンクション構造体
１８１ 第１の縦列
１８２ 第２の縦列
１９１ 第１の水平方向
１９２ 第２の水平方向
２００ 層間絶縁膜
２１０ 誘電体層構造体
２１５ コンタクト開口部
２９５ 保護層
３１０ 第１の負荷電極
３１１ コンタクト層
３１５ ソースコンタクト構造体
３１７ ショットキー接触構造体
３２０ 第２の負荷電極
３５１ ゲート接続ライン
３９５ 補助構造体
４０１ トランジスタ横列
４１１ 横列のペア
４５１ ゲート横列
５００ 半導体デバイス
６１０ セル領域
６９０ 終端領域
７００ 半導体基板
７０１ 主表面
７０２ 第１のエピタキシャル副層
７０３ 側縁部
７０４ 第２のエピタキシャル副層
７０５ ベース基板
７１０ ソース注入ゾーン
７１５ ソースコンタクトトレンチ
７２０ ボディ注入ゾーン
７２１ 深いボディ注入ゾーン
７３０ ドリフト層
７３１ 縦列部分
７４０ ピニング注入ゾーン
７５０ ゲートトレンチ
７５１ ゲート誘電体ライナ
８１０ 第１のドーパントマスク
８１２ マスクベース層
８１４ マスク上部層
８１５ 第１のマスク開口部
８２０ 第２のドーパントマスク
８２５ 第２のマスク開口部
８２７ スペーサ構造体
８３１ 第１の選択マスク
８３２ 第２の選択マスク
８３５ 第１の選択開口部
８３６ 第２の選択開口部
８５０ ゲートトレンチエッチングマスク
８５５ トレンチマスク開口部
８６０ ソースコンタクトマスク
８６５ コンタクトマスク開口部
１３１１ 低濃度ドープ部分
１３１２ 高濃度ドープ部分
１５４１ 第１の金属部分
１５４２ 第２の金属部分
３５１１ 第１の層部分
３５１２ 第２の層部分
８１５１ 第１のセグメント
８１５２ 第２のセグメント

Claims (21)

  1. 半導体デバイスであって、
    ゲート電極を含み、および第１の表面から炭化ケイ素の半導体ボディ内に延在し、かつ第１の水平方向に沿って互いに離間されたトレンチゲート構造体と、
    前記第１の水平方向に平行な縦軸を有するボディ領域であって、前記トレンチゲート構造体は、前記ボディ領域内に延在し、前記ボディ領域とドリフト構造体との間の第１のｐｎ接合部の第１のセクションは、前記第１の表面に対して傾斜されており、かつ前記第１の水平方向に平行である、ボディ領域と、
    前記ボディ領域との第２のｐｎ接合部を形成するソース領域と
    を含み、
    前記第１の水平方向に直交する第２の水平方向に沿った前記ゲート電極のゲート長は、前記第１のｐｎ接合部の前記第１のセクションと前記第２のｐｎ接合部の間のチャネル長よりも大きく、
    前記ドリフト構造体は、前記第１の表面から距離を置いたドリフトゾーンと、前記第１の表面と前記ドリフトゾーンとの間の電流拡散領域とを含み、前記電流拡散領域は、前記第１のｐｎ接合部の前記第１のセクションを形成し、
    ソースコンタクト構造体と前記ドリフトゾーンとの間のピニング領域をさらに含み、前記ピニング領域は、前記ソースコンタクト構造体に電気的に接続され、かつ前記ピニング領域と前記ドリフトゾーンとの間の補助ｐｎ接合部において、前記ドリフト構造体と前記ソースコンタクト構造体との間のアバランシェ降伏をピニングするように構成され、
    前記ソースコンタクト構造体は、前記第１の表面上に形成され、
    前記ボディ領域を前記ソースコンタクト構造体に横方向に直接接続するボディコンタクトゾーンをさらに含む、半導体デバイス。
  2. 前記トレンチゲート構造体の垂直延在部と、前記第１の水平方向に沿った前記トレンチゲート構造体のゲート幅との間のアスペクト比は、１よりも大きい、請求項１に記載の半導体デバイス。
  3. 前記ボディ領域の垂直延在部は、前記トレンチゲート構造体の垂直延在部よりも大きい、請求項１または２に記載の半導体デバイス。
  4. 前記ピニング領域におけるドーパント濃度は、前記ボディ領域におけるよりも高い、請求項１に記載の半導体デバイス。
  5. 前記ピニング領域は、前記ボディ領域とのｎ／ｎ＋接合部またはｐ／ｐ＋接合部を形成する、請求項１〜４のいずれか一項に記載の半導体デバイス。
  6. 前記補助ｐｎ接合部と前記第１の表面との間の距離は、前記ボディ領域の垂直延在部よりも大きい、請求項１〜５のいずれか一項に記載の半導体デバイス。
  7. 前記ピニング領域は、前記ソースコンタクト構造体から前記補助ｐｎ接合部まで、前記第１の表面に直交する垂直方向に沿って延在する、請求項１〜６のいずれか一項に記載の半導体デバイス。
  8. 前記ソースコンタクト構造体は、前記第１の表面から前記半導体ボディ内に延在する、請求項１〜７のいずれか一項に記載の半導体デバイス。
  9. 前記ソースコンタクト構造体の垂直延在部は、前記トレンチゲート構造体の垂直延在部の少なくとも９０％である、請求項８に記載の半導体デバイス。
  10. 前記ソース領域の垂直延在部は、前記トレンチゲート構造体の垂直延在部の最大で２０％である、請求項１〜９のいずれか一項に記載の半導体デバイス。
  11. 前記ソース領域の垂直延在部は、前記トレンチゲート構造体の垂直延在部の少なくとも５０％、ただし９０％未満である、請求項１〜１０のいずれか一項に記載の半導体デバイス。
  12. 前記トレンチゲート構造体は、前記ゲート電極と、前記トレンチゲート構造体の第１の側部において前記ゲート電極をボディ領域から分離するゲート誘電体と、前記トレンチゲート構造体の第２の側部において前記ゲート電極を前記ボディ領域から分離する分離誘電体とを含み、前記分離誘電体は、前記ゲート誘電体よりも厚い、請求項１〜１１のいずれか一項に記載の半導体デバイス。
  13. 前記ボディ領域は、前記トレンチゲート構造体の第２の側部に隣接し、かつ前記トレンチゲート構造体の第１の側部から離間されたパッシベーションゾーンを含み、前記パッシベーションゾーンにおける正味ドーパント濃度は、前記パッシベーションゾーンの外側の前記ボディ領域の部分におけるよりも少なくとも２倍高い、請求項１〜１２のいずれか一項に記載の半導体デバイス。
  14. 前記第１の表面から、前記第１のｐｎ接合部の前記第１のセクションを形成する前記ドリフト構造体の部分内に延在する高導電性補助構造体をさらに含む、請求項１〜１３のいずれか一項に記載の半導体デバイス。
  15. 前記電流拡散領域の高濃度ドープ部分は、前記補助構造体に直接隣接する、請求項１４に記載の半導体デバイス。
  16. 前記電流拡散領域は、前記ボディ領域と前記高濃度ドープ部分との間に低濃度ドープ部分を含む、請求項１５に記載の半導体デバイス。
  17. 半導体デバイスであって、
    炭化ケイ素を含む半導体ボディの第１の表面から距離を置いたドリフトゾーンと、前記第１の表面と前記ドリフトゾーンとの間の電流拡散領域とを含むドリフト構造体と、
    第１の水平方向に平行な縦軸を有するボディ領域であって、前記第１の水平方向に直交する第２の水平方向に沿って前記電流拡散領域とソース領域との間に形成される、ボディ領域と、
    前記ボディ領域内に延在するトレンチゲート構造体と、
    前記半導体ボディ内に延在し、かつ前記ソース領域に隣接するソースコンタクト構造体と、
    前記ソースコンタクト構造体に低抵抗で接触し、かつ前記ソースコンタクト構造体の真下で前記ドリフトゾーンとの補助ｐｎ接合部を形成するピニング領域とを含む、半導体デバイス。
  18. 半導体デバイスを製造する方法であって、
    炭化ケイ素を含む半導体基板に第１の導電型のソース領域を形成することであって、ドーパントは、第１のドーパントマスクにおける第１のマスク開口部の第１のセグメントを通して選択的に導入され、前記第１のマスク開口部の縦軸は、第１の水平方向に延在する、形成すること、
    相補的な第２の導電型のピニング領域を形成することであって、ドーパントは、前記第１のマスク開口部の第２のセグメントを通して選択的に導入され、前記第１のセグメントおよび前記第２のセグメントは、前記第１の水平方向に沿って交互に並ぶ、形成すること、
    前記第２の導電型のボディ領域を形成することであって、ドーパントは、第２のドーパントマスクにおける第２のマスク開口部を通して選択的に導入され、前記第１の水平方向に直交する第２の水平方向に沿った第２のマスク開口部の幅は、前記第１のマスク開口部の幅よりも大きい、形成すること
    を含み、
    前記第１のドーパントマスクを形成することは、前記第２のドーパントマスクを修正することを含み、または前記第２のドーパントマスクを形成することは、前記第１のドーパントマスクを修正することを含む、方法。
  19. 前記第２のドーパントマスクを形成することは、前記ソース領域および前記ピニング領域のための注入後、前記第１のマスク開口部を広げることを含む、請求項１８に記載の方法。
  20. 前記第１のドーパントマスクを形成することは、前記ボディ領域のための注入後、前記第１のマスク開口部の側壁に沿ってスペーサ構造体を形成することを含む、請求項１８に記載の方法。
  21. 前記ピニング領域の垂直延在部は、前記ボディ領域の垂直延在部に等しいかまたはそれよりも大きい、請求項１８〜２０のいずれか一項に記載の方法。

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