CN104051503A - 与半导体器件的端接区相关的装置 - Google Patents

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Abstract

在一个总的方面，本发明提供了一种装置，该装置可包括半导体区以及限定在所述半导体区内的槽。所述槽可具有沿着竖向轴线对齐的深度并具有沿着与所述竖向轴线正交的纵向轴线对齐的长度。所述槽可具有包括在所述半导体区的端接区中的长度的第一部分，并可具有包括在所述半导体区的有源区中的长度的第二部分。

Description

与半导体器件的端接区相关的装置
技术领域
本说明书涉及半导体器件的端接区。
背景技术
槽栅型器件（例如，平栅极金属氧化物半导体场效应晶体管(MOSFET)型晶体管、垂直栅极MOSFET型晶体管、绝缘栅双极型晶体管(IGBT)、整流器及同步整流器）的具体实施可包括形成在半导体晶粒的顶部表面中的槽（例如，平行槽）的阵列，其中取决于功率器件的类型，每个槽填充有电介质、屏蔽电极和/或栅电极。槽可限定限定对应的台面阵列（或台面区），其中每个台面均设置在相邻槽之间。取决于实现在晶粒上的器件，在台面的顶部设置各种电极和/或掺杂区。台面和相邻槽中的一者或多者可实现器件的小实例，这些小实例可并行地耦合在一起从而得到整个功率半导体器件。该器件可具有“导通”状态、“关断”状态和“击穿”状态，在“导通”状态下，所需电流流经器件，在“关断”状态下，电流大体上阻断在器件中，在“击穿”状态下，由于施加在器件的电流传导电极之间的过量断态电压，因此不期望的电流会流动。引发击穿时的电压称为击穿电压。每个台面和相邻槽被配置为提供所需集合的“导通”状态特性和击穿电压。台面和槽的配置可导致在实现所需“导通”状态特性、相对高的击穿电压以及所需切换特特性之间的各种取舍。
功率半导体晶粒可具有有源区、有源区周围的场端接区以及闲置区（inactive area，无效区），在有源区中安置实现该器件的台面和槽的阵列，在闲置区中可提供互连和互连件和通道止挡。场端接区可用来使有源区周围的电场最小化，且不可被配置为传导电流。可由与有源区相关的击穿过程来确定器件的击穿电压。但是，场端接区和闲置区中在明显更低的电压下的各种击穿过程可能会以不期望的方式出现。这些击穿过程可称为被动击穿过程或寄生击穿过程。
现已配置出具有比有源区更高的击穿电压的已知场端接区，但是此类已知配置通常在总晶粒面积、加工成本、性能特征等方面造成损失。因此，需要用以解决目前技术的不足并提供其他新颖和创新特征的系统、方法和设备。
发明内容
在一个总的方面，一种装置可包括半导体区以及限定在所述半导体区内的槽。所述槽可具有沿着竖向轴线对齐的深度并具有沿着与所述竖向轴线正交的纵向轴线对齐的长度。所述槽可具有包括在所述半导体区的端接区中的第一部分长度，并可具有包括在所述半导体区的有源区中的第二部分长度。所述装置可包括为槽的底部部分形成内衬的电介质，在该底部部分中电介质具有设置在所述半导体区的端接区中的第一部分以及设置在所述半导体区的有源区中的第二部分。电介质的设置在端接区中的第一部分可具有大于电介质的设置在有源区中的第二部分的竖直厚度的竖直厚度。
在附图和以下说明中阐述了一个或多个具体实施的细节。其他特征从说明和附图中以及从权利要求中将显而易见。
附图说明
图1A为示意图，示出了与半导体器件的一部分相关的有源区和端接区的侧剖视图。
图1B为沿着图1A所示的线切割的半导体器件的俯视图。
图2为根据具体实施的示出了金属氧化物半导体场效应晶体管(MOSFET)器件的剖视图。
图3A至图3I为根据一些具体实施的示出了端接区的配置的示意图。
图4A至图4D为示意图，示出了图3A至图3I所示的半导体器件的至少一些特征的变型形式。
图5A至图5I为根据一些具体实施的示出了另一端接区的配置的示意图。
图6A至图6G为示意图，示出了图5A至图5I所示的半导体器件的至少一些特征的变型形式。
图7A至图7J为示意图，示出了图3A至图3I所示的半导体器件的至少一些特征的变型形式。
图8为根据具体实施的示出了另一半导体器件的示意图。
图9A至图9N为根据一些具体实施的示出了端接区的配置的示意图。
图10A至图10O为示意图，示出了图9A至图9N所示的半导体器件的至少一些特征的变型形式。
图11A至图11E为示意图，示出了图9A至图9N以及图10A至图10O所示的半导体器件的至少一些特征的变型形式。
图12A至图12L为示意图，示出了半导体器件的至少一些特征的变型形式。
图13A至图13L为示意图，示出了图9A至图9N所示的半导体器件的至少一些特征的变型形式。
图14A至图14K为侧剖视图，示出了用于构建半导体器件的一个或多个特征的方法。
图15A至图15O为侧剖视图，示出了用于构建半导体器件的一个或多个特征的另一方法。
图16A至图16F为侧剖视图，示出了用于构建半导体器件的一个或多个特征的方法的变型形式。
具体实施方式
图1A为示意图，示出了与半导体器件100的一部分相关的有源区102和端接区104的侧剖视图。图1B为沿着图1A所示的线B1切割的半导体器件100的俯视图。半导体器件100的该部分的侧剖视图是沿着图1B所示的半导体器件100的俯视图的线B2切割的。
如图1A所示，包括在半导体器件100中的槽110A具有在端接区104中的部分113并具有在有源区102中的部分111。电介质112（例如，氧化物）设置在槽110A中。另外，在槽110A中设置屏蔽电极120（例如，屏蔽多晶硅电极）以及通过极间电介质(IED)140与屏蔽电极120绝缘的栅电极130（例如，栅极多晶硅电极）。在半导体器件100中还包括周边槽190。电介质112的至少一部分以及屏蔽电极120的至少一部分也设置在周边槽190中。电介质112可为可使用一种或多种电介质形成工艺（例如，沉积工艺、生长工艺）形成的超过一种的电介质的组合。
如图1A所示，槽110A具有沿着纵向轴线（longitudial axis）A1（还可称为水平方向）对齐的长度。屏蔽电极120、极间电介质140和栅电极130沿着与纵向轴线A1大体上正交的竖向轴线（vertical axis）A2（还可称为竖向方向）竖直地堆叠在槽110A内。在该具体实施中，周边槽190沿着纵向轴线A3（图1B中示出）对齐使得纵向轴线A3与纵向轴线A1和竖向轴线A2大体上正交。
槽110A与额外的槽（例如，图1B所示的槽110B）平行对齐。台面区160设置在槽110A与槽110B之间。换句话讲，台面区160至少部分地由槽110A的侧壁和槽110B的侧壁限定。
尽管图1未示出，但半导体器件100的有源区可包括或可限定一个或多个垂直金属氧化物半导体场效应晶体管(MOSFET)器件。垂直MOSFET器件可经由例如栅电极130启动。可将半导体器件100的许多元件形成在外延层108内，外延层108可形成在衬底107（例如，N型衬底、P型衬底）内或上。如图1A所示，半导体器件100具有漏极触点106（例如，背侧漏极触点）。
端接区104内的元件，且具体地，端接区104的与例如槽110A相关的部分150内的元件，可被配置为避免不期望的事件，诸如在例如半导体器件100的有源区102的边缘处的击穿电压。另外，端接区104可被配置使得半导体器件100的尺寸可优化以实现半导体器件100的所需性能特征，诸如相对低的导通电阻、相对高的关断电阻、击穿电压或反向阻断电压、所需电场分布形式、更快的切换速度等。具体地，端接区104可具有这样的特征，其被配置为使得半导体器件100在有源区102中的其他尺寸可针对所需性能特征而配置。例如，端接区104可被配置使得有源区102中的槽深、槽间的间距、掺杂水平等可优化以实现加工效率、低成本、相对小的晶粒面积等。
如一具体实例，在栅电极的电位（例如，大约零伏的电位）被限定使得半导体器件在关断状态下时，大量电流可在击穿状况期间流动，在该击穿状况中，漏极电位相对于源极电位是高的。在击穿状况中，在槽之间的台面区中可形成相对高的电场，这个高电场可在击穿电压下产生雪崩载流子（空穴和电子两者）。可通过配置端接区的元件来以所需的方式增加台面区的击穿电压，所述配置端接区的元件使得，能够减小有源区内槽的电介质厚度、能够减小台面区的宽度、能够配置漂移区中的掺杂浓度以使得漂移区处在正常电子耗尽状态以支持电荷平衡状况，等等。端接区的元件可被配置使得关断状态状况期间的电场可以所需的方式沿着台面区的中心线均匀分布（例如，正方形形状或矩形形状的电场分布形式），从而降低峰电场（并从而增加可产生雪崩载流子的电压）。
虽然本文所描述的许多具体实施是关于MOSFET器件的，但本文所描述的具体实施还可应用于其他器件类型，诸如IGBT器件、整流器以及尤其地存在上述电荷平衡状况的器件。此外，在本说明书中，出于图示的目的，将各种具体实施描述为实现N型通道器件。但是，在其他具体实施中，所示出的器件可实现为P型通道器件（例如，通过使用相反导电性类型和/或偏压电位）。
图2为根据具体实施的示出了MOSFET器件200的剖视图。MOSFET器件200包括MOSFET器件MOS1和MOSFET器件MOS2。由于MOSFET器件MOS1、MOS2具有类似特征，因此将在单个MOSFET器件MOS2（该单个MOSFET器件MOS2在其他MOSFET器件MOS1中反映和/或在MOSFET器件MOS2内反映）的方面总体上讨论MOSFET器件MOS1、MOS2。MOSFET器件200可为例如相对高电压的器件（例如，大于30V、60V的器件、100V器件、300V器件）。
如图2所示，MOSFET器件200形成在外延层236（例如，N型）内。源极区233（例如，N+源极区）设置在形成在外延层236中的主体区234（例如，P型）的上方。外延层可形成在衬底（例如，N+衬底）（未示出）上或中。槽205延伸穿过主体区236并止于外延层236（还可称为外延区）内的漂移区237中。槽205包括设置在槽205内的电介质210（其可包括诸如栅极电介质218的一个或多个电介质层）。栅电极220和屏蔽电极221设置在槽205内。MOSFET器件200可被配置为通过将电压（例如，栅极电压）施加至MOSFET器件200的栅电极220来工作，栅电极220可通过形成与栅极氧化物218相邻的通道使得电流可在源极区233和漏极触点（未示出）之间流动，来接通MOSFET器件200。
根据本文所描述的端接具体实施，可改善MOSFET器件200的性能特征和尺寸。例如，MOSFET器件200的导通电阻可改善大约50%（或更多），且MOSFET器件MOS1与MOSFET器件MOS2之间的间距PH（及台面区250宽度）可减小大约20%（或更多），而击穿电压（在MOSFET器件200为关断的同时）不增加（或大体上不增加）且Qg-总增加大约10%（或更少）。通过外延层236内的掺杂物浓度的增加（例如，30%的增量）—其通过本文所描述的端接具体实施而成为可能，可补偿MOSFET器件200的导通电阻的增加。此外，可将槽掩膜临界尺寸(CD)（例如，距离、尺寸）减小大约10%或更多，可将屏蔽电极221宽度减小超过10%，可将触点252宽度减小超过50%，等等。
图3A至图3I为根据一些具体实施的示出了端接区的配置的示意图。图3A为示意图，示出了包括有源区302和端接区304的半导体器件300的至少一部分的平面图（或沿着水平面的俯视图）。图3B至图3I为沿着图3A的平面图内的不同切割线（例如，切割线F1至F8）的侧剖视图。为简化图3A所示的平面图，未示出图3B至图3I的侧剖视图中所示的一些元件。图3B至图3I中包括的沿着不同切割线的侧剖视图不一定按照与图3A所示的平面图相同的比例（例如，槽的数量等）绘制。
如图3A所示，多个槽310，包括例如槽310A至310J，沿着纵向轴线D1在半导体器件300内对齐。所述多个槽310可称为平行槽。所述多个槽310的至少一些部分可包括在有源区304中，且所述多个槽310的至少一些部分可包括在端接区302中。例如，槽310B的一部分包括在有源区304中，且槽310B的一部分包括在端接区304中。如图3A所示，槽310G整体地设置在端接区304内。
在该具体实施中，槽310D整体地设置在端接区304内且为所述多个槽310中的最外侧槽。因此，槽310D可称为端槽。半导体器件300中的所述多个槽310中在端槽310D侧向（或内侧）的槽可称为内侧槽317（或非端槽）。
如图3A所示，有源区304由半导体器件300的与源极触点区336（例如，源极触点区336）或屏蔽电介质边缘区334中的至少一者一致（对应）的区域限定。源极触点区336限定半导体器件300内的形成源极触点（诸如图3I所示的源极触点357）的区域。源极触点区336还可与例如源极导体区（例如，源极金属区）一致。源极触点可与一个或多个有源器件的源极注入（诸如在图3I所示的槽310E与310F之间的台面区360E内的源极注入363E）接触。图3A中的源极形成区356（其可称为源极排除边缘）限定一区域，在该区域内，将所述多个槽310之间的台面区掺杂成有源器件的掺杂源极区。
图3A所示的屏蔽电介质边缘区334与例如图3B（其为沿着线F1切割的侧剖视图）所示的极间电介质340的边缘341一致（例如，大约一致）。极间电介质340的至少一部分可包括诸如图3B所示栅极电介质部分342的栅极电介质。
如图3A所示，端接区304包括半导体器件300在有源区302外部的（例如，有源区302不包括的）区域。因此，端接区304，类似于有源区302，由源极触点区336或屏蔽电介质边缘区334中的至少一者限定。
如图3A所示，横向槽380A沿着与纵向轴线D1正交（例如，大体上正交）的纵向轴线D2对齐。换句话讲，横向槽380A在正交方向上与所述多个槽310相交。因此，横向槽380A可视为与例如槽310A流体连通。横向槽380A可仅与所述多个槽310的一部分相交。横向槽380A可称为槽端槽(EOTT)，或者由于横向槽380A相对于平行槽（即，所述多个槽310）垂直取向，因此横向槽380A可称为垂直槽。沿着纵向轴线D2的方向可称为侧向方向。例如，槽310A可称为在槽310G的侧向。
在该具体实施中，横向槽380A整体地设置在端接区304内。尽管图3A未示出，但横向槽380A可具有设置在有源区302内的至少一部分。
在该具体实施中，所述多个槽310的（为内侧槽317且）设置在横向槽380A的左方的部分可称为槽延长部分314。所述多个槽310的（为内侧槽317且）设置在横向槽380A的右方并延伸到有源区302中（或朝着有源区302延伸）的部分可称为主槽部分312。例如，槽310A包括位于横向槽380A的左侧的槽延长部分314A（朝着周边且在远离有源区902的远端方向上），并且槽310A包括位于横向槽380A的右侧的主槽部分312A（远离周边且在朝着有源区302的近端方向上）。在该具体实施中，主槽部分312A的至少一部分包括在（例如，设置在）端接区304中，且主槽部分312A的一部分包括在（例如，设置在）有源区302中。横向槽380A可视为包括在槽延长部分314A中。在该具体实施中，槽延长部分314可限定台面的至少一部分（当在侧剖视图中观察时）。
尽管在半导体器件300中仅包括一个横向槽，但在半导体器件300中可包括超过一个类似于横向槽380A的横向槽。例如，可将与横向槽380A平行对齐的额外的横向槽设置在槽延长部分314A中。
图3B为示意图，示出了沿着线F1切割的半导体器件300的侧剖视图。切割线F1大约沿着槽310A的中心线使得半导体器件300的侧剖视图沿着大约与槽310A的中心相交的平面。横向槽380A与槽310A相交的部分在图3B中示出。在槽310A与槽310B之间的台面区360A内的沿着线F2切割的横向槽380A的侧剖视图在图3C中示出。如图3C所示，阱区362A形成（例如，以自对齐的方式形成）在外延层308的没有被表面栅电极322和表面屏蔽电极332阻挡的区域中。图3B中所示的特征设置在半导体器件300的外延层308中。图3A至图3I未示出衬底的其他部分、漏极触点等。与其他图相关的许多视图设置在外延层中，且类似地不示出衬底、漏极触点等。
如图3B所示，槽310A包括设置在其中的电介质370A。具体地，电介质370A的一部分耦合至侧壁（例如，为侧壁形成衬底、设置在侧壁上），且电介质370A的一部分在槽310A的主槽部分312A内耦合至槽310A的底部表面。在该剖视图中，示出了电介质370A的耦合至槽310A的底部表面的部分，未示出电介质370A的耦合至槽310A的侧壁的部分。图3B所示的电介质370A的沿着槽312A的主槽部分310A的底部表面的部分可称为底部电介质。电介质370A可耦合至或可包括场电介质374（其可称为场电介质部分）。
如图3B所示，栅电极320A以及屏蔽电极330A的一部分331A被设置在主槽部分312A的包括在半导体器件300的有源区302中的部分中。栅电极320A和屏蔽电极330A由极间电介质340的至少一部分分隔。主槽部分312A的包括在端接区304中的部分具有设置在其中且通过电介质570A与外延层508绝缘的屏蔽电极330A的部分333A。屏蔽电极330A的部分333A可称为屏蔽电极的端接区部分，且屏蔽电极330A的部分331A可称为屏蔽电极的有源区部分。
在该具体实施中，表面屏蔽电极332耦合至屏蔽电极330A，且表面栅电极322耦合至栅电极320A。表面电极332通过极间电介质340的至少一部分与表面栅电极322绝缘。使用过孔351将栅极滑槽导体352耦合至表面栅电极322。类似地，使用过孔353穿过表面栅电极322中的开口将源极滑槽导体354（其还耦合至源极）耦合至表面屏蔽电极332。
如图3A所示，表面屏蔽电极332的边缘设置在周边槽390A、390B与表面栅电极322的边缘之间。表面栅电极322具有设置在栅极滑槽导体352的至少一部分与表面电极332之间的至少一部分。表面栅电极322还具有设置在源极滑槽导体354的至少一部分与表面电极332之间的至少一部分。如图3B所示，表面电极332和表面栅电极322设置在场电介质374的至少一部分与层间电介质(ILD)392之间。
尽管图3A至图3I未示出，但半导体器件300可不包括表面屏蔽电极332和/或表面栅电极322。换句话讲，半导体器件300（或其部分）可配置为不具有表面电极332和/或表面栅电极322。与此类具体实施有关的更多细节在下文中描述。
如图3B所示，电介质370A的部分372A（还称为电介质的延长部分或延长电介质）包括在槽延长部分314A中。电介质370A的部分372A沿着竖直方向D3从槽310A的槽延长部分314A的底部至槽310A的至少顶部对齐（例如，在该竖直方向上延伸）。槽310A（其包括槽部分314A和主槽部分312A）的顶部沿着平面D4对齐，平面D4沿着半导体器件300的半导体区的顶部表面对齐。半导体器件300的半导体区可大约与外延层308的顶部表面一致。电介质370A可包括一个或多个电介质层和/或利用一种或多种不同形成工艺形成的一种或多种电介质类型。
如图3B所示，电介质370A的部分371A包括在横向槽380A中。电介质370A的部分371A沿着竖直方向D3从横向槽380A的底部至横向槽380A的至少顶部对齐（例如，在该竖直方向上延伸）。横向槽380A的顶部沿着平面D4对齐。横向槽380A（以及其他具体实施中的此类类似横向槽）可帮助消除沿着屏蔽电极330A的转角（底部，图3B左方）的相对高的电场。
包括在槽310A中的电介质370A的厚度沿着槽310A的纵向轴线D1变化。电介质370A的包括在槽延长部分314A中的部分372A在槽延长部分314A中具有至少厚度E1（还可称为高度，因为其沿着竖向轴线D3对齐），厚度E1大于电介质370A的包括在槽310A的主部分312A中（端接区部分和有源区部分两者中）的部分的厚度E2。电介质370A的部分372A的厚度一直延伸超出厚度E1至表面屏蔽电极332的底部表面。厚度E1大约与槽延长部分314A的深度（沿着竖直方向D3）一致。
另外，电介质370A的包括在横向槽380A中的部分371A具有至少厚度E4（还可称为高度），厚度E4大于电介质370A的包括在槽310A的主部分312A中的部分的厚度E2和/或电介质370A的包括在槽延长部分314A中的部分372A的厚度E1。图3B所示的电介质370A的部分371A的厚度一直延伸超出厚度E4至表面屏蔽电极332的底部表面。厚度E4大约与横向槽380A的深度（沿着竖直方向D3）一致。横向槽380A的深度（或高度）还示出在图3C所示的台面区360A内。因此，槽310A的深度沿着纵向轴线D1从深度E3经横向槽380A的深度E4变化至深度E1。
重新参考图3B，在该具体实施中，槽延长部分314A包括电介质370A的部分372A且不包括屏蔽电介质。类似地，在该具体实施中，横向槽380A包括电介质370A的部分371A且不包括屏蔽电介质330A。尽管未示出，但诸如槽延长部分314A的槽延长部分可包括屏蔽电介质的一部分（例如，屏蔽电介质的一部分、凹陷屏蔽电介质）。类似地，尽管未示出，但诸如横向槽380A的横向槽可包括屏蔽电介质的一部分（例如，屏蔽电介质的一部分、凹陷屏蔽电介质）。
尽管图3B未示出，但电介质370A的在槽310A的主部分312A中的部分的厚度E2可沿着纵向轴线D1变化。例如，电介质370A的包括在主槽部分312A的端接区304中的部分的厚度可大于电介质370A的包括在主槽部分312A的有源区302中的部分的厚度，或反之亦然。如图3B所示，在半导体器件300中可包括等位环或通道止挡395。
在该具体实施中，横向槽380A具有与主槽部分312A的深度（其与E3一致）相同或大约相等且大于槽延长部分314A的深度（其与E1一致）的深度（其与E4一致）。尽管图3A至图3I未示出，但横向槽380A可具有大于主槽部分312A的深度的深度。尽管图3A至图3I未示出，但横向槽380A可具有小于主槽部分312A的深度和/或小于槽延长部分314A的深度的深度。主槽部分312A的深度（其与E3一致）可与槽延长部分314A的深度（其与E1一致）相同。
如图3B所示，槽310A的槽延长部分314A的长度E16长于槽310A的主槽部分312A的包括在端接区304中（直达IED340的栅极电介质部分342的边缘341）的部分的长度E17。尽管未示出，但槽310A的槽延长部分314A的长度E16可等于或短于槽310A的主槽部分312A的包括在端接区304中的部分的长度E17。
槽延长部314A（以及其他具体实施所示的槽延长部）可消除槽310A的末端附近的高电场，从而增加半导体器件300（及相关端接区304）的稳定性、可靠性及击穿电压。槽延长部314A还可朝着槽310A的末端（沿着方向D1朝着左方）并沿着与槽310A相邻的台面360A（图3C中示出）的表面减低高侧向电场。通过将击穿保持在有源区302中，可使有源区302的导通电阻最小化。可使用槽延长部314A来在有源区302中保持半导体器件300的击穿电压、测试（例如，非钳制感应切换(UIS)）期间的稳定性、器件性能等。
电介质370A的包括在槽延长部分314A中的部分372A的厚度E2被配置为具有诸如上文所述那些的端接区优点。具体地，在半导体器件300内包括横向槽380A和/或槽延长部分314A的情况下，可防止或大体上防止在包括在主槽部分312A中的电介质370A上的不期望的电场或击穿。换句话讲，在不具有诸如横向槽380A和/或槽延长部分314A的特征的情况下，可能发生槽（即，不具有横向槽380A和/或槽延长部分314A的主槽部分312A）的末端处的不期望的电场或槽的末端处的电介质上的击穿。上文所描述的优点可应用于本文所描述的其他横向槽。
重新参见图3A，周边槽390A、390B设置在所述多个槽310的周边周围。如图3B所示，周边槽390A、390B具有大约等于横向槽380A的深度（例如，距离E4）和主槽部分312A的深度（例如，距离E3）的深度E5。周边槽390A、390B的深度E5大于槽延长部分314A的深度（例如，距离E1）。周边槽390A、390B的一者或多者的深度可小于或大于横向槽380A的深度和/或主槽部分312A的深度。周边槽390A、390B的一者或多者的深度可小于或等于槽延长部分314A的深度。周边槽390A、390B的一者或多者的宽度可与所述多个槽310的主槽部分312的宽度大约相同或不同（例如，比其更窄、比其更宽）。上文对周边槽的关于尺寸、电极和/或数量的此描述适用于本文所描述的所有具体实施。
在该具体实施中，周边槽390A、390B的每一者均包括屏蔽电极的至少一部分。例如，周边槽390A包括屏蔽电极335（或屏蔽电极部分）。周边槽390A、390B中的一者或多者可包括凹陷电极，或可不包括屏蔽电极（例如，可不包括屏蔽电极且可大体上填充有电介质）。半导体器件300可包括比图3A至图3I所示更多或更少的周边槽。
重新参见图3A，槽延长部分314具有小于（例如，窄于）主槽部分312的宽度的宽度。本文所描述的槽的宽度可在槽的横截面上测得，同时沿着通过槽的水平面做参考。宽度可称为横截面宽度。如一具体实例，槽310A的槽延长部分310A具有小于槽310A的主槽部分312A的宽度E11的宽度E10。宽度上的这种差异还在例如各种视图的槽310E中示出。具体地，图3G（其沿着穿过槽延长部分314的与所述多个槽310正交的线F6切割）所示的槽310E具有小于图3I（其沿着穿过主槽部分312的与所述多个槽310正交的线F8切割）所示的槽310E的宽度E9的宽度E8。尽管图3A未示出，但槽延长部分314的一者或多者可具有等于或大于主槽部分312的一者或多者的宽度的宽度。
由于槽延长部分314窄于主槽部分312，因此电介质370A，当在半导体加工期间（使用一种或多种工艺）形成在槽延长部分314和主槽部分312两者中时，可在不完全地填充主槽部分312的情况下完全地填充（沿着槽的中心线从槽的底部至槽的顶部）槽延长部分314。因此，屏蔽电极330A可在不形成在槽延长部分314A中的同时形成在主槽部分312A中。另外，得益于具有相对窄的槽延长部分314的图3A至图3I所示的配置的优点，平行槽310可使用单种半导体工艺来蚀刻，而不是使用多种半导体工艺（以形成与主槽部分312A分隔的槽延长部分314）来蚀刻。与半导体加工有关的更多细节在下文中描述。
尽管图3A至图3I未示出，但半导体器件300可不包括横向槽380A。在此类具体实施中，在半导体器件300中仍可包括具有槽延长部分314的所述多个槽310的渐窄槽宽。在此类具体实施中，图3C和图3D所示的侧剖视图将不包括横向槽380A。因此，台面区360A将沿着在周边槽390A与有源区302内的阱区362之间的外延层308的顶部表面是连续的。
图3D为沿着线F3切割的与槽310G相邻的台面区360G的侧剖视图。在该具体实施中，台面区360G整体地设置在端接区304内。如图3D所示，源极滑槽导体354不与表面屏蔽电极332接触（例如，与表面屏蔽电极332绝缘、不电耦合至表面屏蔽电极332）。
图3E为沿着图3A所示的线F4切割的槽310G的侧剖视图。在该具体实施中，槽310G整体地设置在端接区304内。槽310G，以及整体地设置在端接区304内的其他槽，可称为端接槽318。槽310G的尺寸类似于图3B所示的槽310A的尺寸（例如，直接在该槽310A侧向的尺寸）。在一些具体实施中，槽310G（其包括延长电介质372G）的尺寸可不同于图3B所示的槽310A的对应部分。例如，槽310G可具有恒定深度，该恒定深度可与槽延长部分314A的深度E1（图3B中示出）相同或不同（例如，比其更深、比其更浅），或者与主槽部分312A的深度E3相同或不同（例如，比其更深、比其更浅）。
如图3E所示，源极滑槽导体354不与表面屏蔽电极332或屏蔽电极330G接触（例如，与表面屏蔽电极332或屏蔽电极330G绝缘、不电耦合至表面屏蔽电极332或屏蔽电极330G）。设置在槽310G内的屏蔽电极330G可以是电气浮动的。设置在槽310G内的屏蔽电极330G可电耦合至源极电位。因此，可将屏蔽电极330G连接至与图3B所示的屏蔽电极330A相同的源极电位。设置在槽310G内的屏蔽电极330G可以是凹陷的。
图3F为沿着图3A所示的线F5切割的端槽310D的侧剖视图。端槽310D具有设置在其中（例如，并且填充端槽310D）的电介质370D。尽管未示出，但在一些具体实施中，端槽310D的至少一部分可包括屏蔽电极。端槽310D可具有与例如槽310A的长度大约相同的长度（沿着纵向方向D1）。
如图3A所示，横向槽380A止于端槽310D。横向槽380A可止于除端槽310D外的槽，诸如所述多个槽310中的内侧槽317的一者。
重新参见图3F，端槽310D具有小于周边槽390A、390B的深度E5的深度E12。端槽310D可具有等于或大于周边槽390A、390B的一者或多者的深度的深度E12。在该具体实施中，端槽310D的深度E12大约等于槽延长部分314A的深度（例如，距离E1）（图3B中示出）。端槽310D可具有小于或大于槽延长部分314A的深度（例如，距离E1）（图3B中示出）的深度E12。类似于槽310A的深度的变化，端槽310D可具有变化的深度。
在图3F中，横向槽380A的底部表面从端槽310D的底部表面延伸（或突出）。换句话讲，由于端槽310D的深度E12浅于横向槽380A的深度E4，因此端槽310D具有与横向槽380A一致的凹部。
尽管未示出，但在一些具体实施中，在半导体器件300中可包括填充有（例如，沿着端槽310D的中心线E25从端槽310D的底部至端槽310D的顶部，大体上填充有）电介质的类似于端槽310D的多个槽（例如，多个端槽）。结合图4A至图4E描述此类具体实施的实例。尽管未示出，但在一些具体实施中，随着宽度变化且具有包括屏蔽电极的部分的槽（诸如槽310C）可为端槽。在此类具体实施中，端槽310D可省略。
如上文所提及，图3G是沿着穿过槽延长部分314的与所述多个槽310正交的线F6（图3A中示出）切割的。如图3G所示，端槽310D具有大约等于槽310E的槽延长部分的宽度E8的宽度E13。端槽310D可具有大于或小于槽310E的槽延长部分的宽度E8的宽度。
端槽310D与槽310C（它们为相邻槽）之间的间距E14小于槽310E与槽310F（它们为相邻槽）之间的间距E15。端槽310D与槽310C之间的间距E14可与槽310E与槽310F之间的间距E15相同，或可大于所述间距E15。
图3H为沿着图3A所示的线F7切割的横向槽380A的侧剖视图。线F7大约沿着横向槽380A的中心线。横向槽380A填充有（例如，大体上填充有）电介质385A。尽管未示出，但在一些具体实施中，横向槽380A的至少一部分可包括屏蔽电极。在该具体实施中，横向槽380A具有恒定深度E4。横向槽380A可具有沿着纵向轴线D2变化的深度。
图3I为沿着图3A所示的线F8切割的所述多个槽310的主槽部分312的侧剖视图。所述多个槽310的剖视图的一部分包括在端接区304中，所述多个槽310的剖视图的一部分包括在有源区302中。
由于在该具体实施中，端槽310D的宽度沿着纵向轴线D1大体上恒定，因此端槽310D沿着切割线F8的宽度E13（图3I中示出）与沿着切割线F6（图3G中示出）一样。相比之下，至少一些诸如例如槽310C和槽310E的槽的宽度沿着纵向轴线D1变化。具体地，槽310E的宽度E9（图3I中示出）大于槽310E的宽度E8（图3G中示出）。尽管槽310C的宽度变化，但端槽310D与槽310C之间的间距E14大体上恒定。
如图3I所示，所述多个槽310中的于其间包括源极注入的槽可称为有源器件槽319。如图3I所示，最左侧有源器件槽310H包括栅电极，该栅电极具有小于包括在其余有源器件槽319中的栅电极的宽度。由于源极注入仅与槽310H的一侧接触，因此槽310H可称为部分有源栅极槽。
如上文所指出，整体地设置在端接区304内的槽（诸如图3I所示的一些槽）可称为端接槽318。槽310I是包括屏蔽电极的端接槽。
如图3I所示，所述多个槽310中的端接槽的至少一部分包括屏蔽电极。在一些具体实施中，端接槽318的至少一部分可具有延伸高出槽的顶部部分的屏蔽电极。例如，槽310J包括屏蔽电极330J（或屏蔽电极部分），该屏蔽电极330J延伸至一高出槽310J的在平面D4内对齐的顶部部分的距离。屏蔽电极330J可延伸至与例如端槽310D的深度E12相同或不同（例如，比其更深、比其更浅）的深度。
包括屏蔽电极的端接槽318（或其部分）可称为屏蔽的端接槽。在一些具体实施中，包括在端接槽318的一者或多者中的屏蔽电极的一者或多者可以是电气浮动的（例如，可不耦合至电位源极）或可耦合至栅极（例如，栅极电位）。
简便起见，以下各视图中全部使用方向D1、D2和D3以及平面D4。另外，简便起见，不是所有元件均标记在每个图或视图中。
图4A至图4D为示意图，示出了图3A至图3I所示的半导体器件300上的至少一些特征的变型形式。因此，总体上保留了图3A至图3I中包括的参考符号和特征，并且不再结合图4A至图4D描述一些特征。在半导体器件300中包括类似于端槽310D的额外的端槽（槽310X、310Y、310Z），且在图4A至图4D中示出这些额外的端槽。端槽310X、310Y、310Z进一步将槽310C与漏极电位屏蔽并降低表面屏蔽电极332与漏极（例如，背侧漏极、外延层308）之间的电容。具体地，端槽313的每一者均可具有类似于图4B所示的端槽310D（其为沿着线H5切割的侧剖视图）的结构和尺寸。
如图4A所示，横向槽380A与全部的端槽313相交且止于最外侧端槽310Z内。横向槽380A可与少于全部的端槽313相交。横向槽380A可止于设置在两个其他端槽313之间的端槽313的一者内。横向槽380A可止于最内侧端槽310D内。
图4C为示出了沿着线H6切割的端槽313的示意图。如图4C所示，端槽313的每一者均具有示出为与E12相同的深度。另外，端槽313的每一者均具有与E13相等的横截面宽度。在一些具体实施中，端槽313的一者或多者可具有与所述其他端槽313的一者或多者不同的深度（例如，更深的深度、更浅的深度）和/或不同的宽度（例如，更大的宽度、更窄的宽度）。另外，如图4C所示，端槽313每者均以相同的间距E14分隔，间距E14小于（所述多个槽310的其余者的或内侧槽317的）间距E15。端槽之间的间距可大于图4C中所示（例如，等于或大于间距E15），或小于图4C中所示。
图4D为沿着图4A所示的线H8切割的所述多个槽310的主槽部分312的侧剖视图。所述多个槽310的剖视图的一部分包括在端接区304中，所述多个槽310的剖视图的一部分包括在有源区302中。
由于在该具体实施中，端槽313（即，端槽310X、310Y、310Z、310D）的宽度沿着纵向轴线D1大体上恒定，因此端槽313沿着切割线H8的宽度与沿着切割线H6（图4C中示出）一样。
在一些具体实施中，端槽313的一者或多者可包括屏蔽电极的至少一部分（例如，浮动屏蔽电极）。例如，端槽310X可包括耦合至例如表面屏蔽电极332的屏蔽电极的至少一部分。
图5A至图5I为根据一些具体实施的示出了另一端接区的配置的示意图。图5A为示意图，示出了包括有源区502和端接区504的半导体器件500的至少一部分的平面图（或沿着水平面的俯视图）。图5B至图5I为沿着图5A的平面图内的不同切割线（例如，切割线G1至G8）的侧剖视图。为简化图5A所示的平面图，未示出图5B至图5I的侧剖视图中所示的一些元件。图5B至图5I中包括的沿着不同切割线的侧剖视图不一定按照与图5A所示的平面图相同的比例（例如，槽的数量等）绘制。
如图5A所示，多个槽510（或平行槽），包括例如槽510A至510J，沿着纵向轴线D1在半导体器件500内对齐。所述多个槽510的至少一些部分可包括在有源区502中，且所述多个槽510的至少一些部分可包括在端接区504中。
在该具体实施中，槽510D整体地设置在端接区504内且为所述多个槽510中的最外侧槽。因此，槽510D可称为端槽。半导体器件500中的所述多个槽510中在端槽510D侧向（或内侧）的槽可称为内侧槽517。
如图5A所示，有源区502由半导体器件500的与源极触点区536（例如，源极触点区536）或屏蔽电介质边缘区534中的至少一者一致的区域限定。源极触点区536限定半导体器件500内的形成源极触点（诸如图5I所示的源极触点557）的区域。源极触点区536还可与例如源极导体区（例如，源极金属区）一致。源极触点可与一个或多个有源器件的源极注入（诸如在图5I所示的槽510E与510F之间的台面区560E内的源极注入562E）接触。源极形成区556（其可称为源极排除边缘）限定一区域，在该区域内，将所述多个槽510之间的台面区掺杂成有源器件的掺杂源极区。
图5A所示的屏蔽电介质边缘区534与例如图5B（其为沿着线G1切割的侧剖视图）所示的极间电介质540的边缘541一致（例如，大约一致）。在一些具体实施中，极间电介质540的至少一部分可包括诸如图5B所示栅极电介质部分542的栅极电介质。
如图5A所示，端接区504包括半导体器件500的在有源区502外部的（例如，有源区502不包括的）区域。因此，端接区504，类似于有源区502，由源极触点区536或屏蔽电介质边缘区534中的至少一者限定。
尽管图5A未示出，但可将一个或多个横向槽，类似于图3A至图3I所示的横向槽380A，包括在半导体器件500中。在此类具体实施中，横向槽可在正交方向上与所述多个槽510相交且可设置在端接区504内。在此类具体实施中，例如图5C和图5D所示的侧剖视图将包括横向槽。
在该具体实施中，所述多个槽510的是内侧槽517且设置在线G9的左方的部分可称为槽延长部分514。所述多个槽510的是内侧槽517且设置在线的右方并延伸到有源区502中（或朝着有源区502延伸）的部分可称为主槽部分512。例如，槽510A包括位于线G9的左侧的槽延长部分514A（朝着周边且在远离有源区502的远端方向上），并且槽510A包括位于线G9的右侧的主槽部分512A（远离周边且在朝着有源区502的近端方向上）。在该具体实施中，主槽部分512A的至少一部分包括在（例如，设置在）端接区504中，且主槽部分512A的一部分包括在（例如，设置在）有源区502中。在该具体实施中，槽延长部分514可限定凹部（当在侧剖视图中观察时）。
图5B为示意图，示出了沿着线G1切割的半导体器件500的侧剖视图。切割线G1大约沿着槽510A的中心线使得半导体器件500的侧剖视图沿着大约与槽510A的中心相交的平面。槽510A与槽510B之间的台面区560A的侧剖视图在图5C中示出。如图5C所示，阱区562A形成在外延层508的由表面栅电极522和表面屏蔽电极532阻挡的区域中。图5B中所示的特征设置在半导体器件500的外延层508中。
如图5B所示，槽510A包括设置在其中的电介质570A。具体地，电介质570A的一部分耦合至侧壁（例如，为侧壁形成衬底、设置在侧壁上），且电介质570A的一部分在槽510A的主槽部分512A内耦合至槽510A的底部表面。在该剖视图中，示出了电介质570A的耦合至槽510A的底部表面的部分，未示出电介质570A的耦合至槽510A的侧壁的部分。图5B所示的电介质570A的沿着槽510A的主槽部分512A的底部表面的部分可称为底部电介质。电介质570A可耦合至或可包括场电介质574（其可称为场电介质部分）。
如图5B所示，栅电极520A以及屏蔽电极530A的一部分531A设置在主槽部分512A的包括在半导体器件500的有源区502中的部分中。栅电极520A和屏蔽电极530A由极间电介质540的至少一部分分隔。主槽部分512A的包括在端接区504中的部分具有设置在其中且通过电介质570A与外延层508绝缘的屏蔽电极533A的部分530A。屏蔽电极530A的部分533A可称为屏蔽电极的端接区部分，且屏蔽电极530A的部分531A可称为屏蔽电极的有源区部分。
在该具体实施中，表面屏蔽电极532耦合至屏蔽电极530A，且表面栅电极522耦合至栅电极520A。表面电极532通过极间电介质540的至少一部分与表面栅电极522绝缘。使用过孔551将栅极滑槽导体552耦合至表面栅电极522。类似地，使用过孔553穿过表面栅电极522中的开口将源极滑槽导体554（其还耦合至源极）耦合至表面屏蔽电极532。
尽管图5A至图5I未示出，但半导体器件500可不包括表面屏蔽电极532和/或表面栅电极522。换句话讲，半导体器件500（或其部分）可配置为不具有表面电极532和/或表面栅电极522。与此类具体实施有关的更多细节在下文中描述。
如图5B所示，电介质570A的部分572A（还称为电介质的延长部分或延长电介质）包括在槽延长部分514A中。电介质570A的部分572A沿着竖直方向D3从槽510A的槽延长部分514A的底部至槽510A的至少顶部对齐（例如，在该竖直方向上延伸）。槽510A（其包括槽部分514A和主槽部分512A）的顶部沿着平面D4对齐，平面D4沿着半导体器件500的半导体区的顶部表面对齐。电介质570A可包括一个或多个电介质层和/或利用一种或多种不同形成工艺形成的一种或多种电介质类型。
包括在槽510A中的电介质570A的厚度沿着槽510A的纵向轴线D1变化。电介质570A的包括在槽延长部分514A中的部分572A在槽延长部分514A中具有至少厚度I1（还可称为高度，因为其沿着竖向轴线D3对齐），厚度I1大于电介质570A的包括在槽510A的主部分512A中（端接区部分和有源区部分两者中）的部分的厚度I2。电介质570A的部分572A的厚度一直延伸超出厚度I1至表面屏蔽电极532的底部表面。厚度I1大约与槽延长部分514A的深度（沿着竖直方向D3）一致。部分572A的厚度可帮助消除槽510A的末端（朝着左端）处的相对高的侧向和/或竖直电场。
重新参考图5B，在该具体实施中，槽延长部分514A包括电介质570A的部分572A且不包括屏蔽电极。尽管未示出，但在一些具体实施中，诸如槽延长部分514A的槽延长部分可包括屏蔽电极的一部分（例如，屏蔽电极的一部分、凹陷屏蔽电极）。
尽管图5B未示出，但电介质570A的在槽510A的主部分512A中的部分的厚度I2可沿着纵向轴线D1变化。例如，电介质570A的包括在主槽部分512A的端接区504中的部分的厚度可大于电介质570A的包括在主槽部分512A的有源区502中的部分的厚度，或反之亦然。
如果包括横向槽，则横向槽可具有与主槽部分512A的深度（其与I3一致）和/或槽延长部分514A的深度（其与I1一致）相同或不同（例如，比起更大、比起更小）的深度。在一些具体实施中，主槽部分512A的深度（其与I3一致）可与槽延长部分514A的深度（其与I1一致）相同。
如图5B所示，槽510A的槽延长部分514A的长度I16长于槽510A的主槽部分512A的包括在端接区504中的部分的长度I17。尽管未示出，但槽510A的槽延长部分514A的长度I16可等于或短于槽510A的主槽部分512A的包括在端接区504中的部分的长度I17。如图5B所示，主槽部分512A可包括电介质570A的与电介质570A的部分572A接触且具有厚度I7的部分575A。厚度I7可大约等于或不同于（例如，大于、小于）厚度I2。
电介质570A的包括在槽延长部分514A中的部分572A的厚度I2被配置为具有诸如上文所述那些的端接区优点。具体地，在半导体器件500内包括槽延长部分514A（和/或横向槽（未示出））的情况下，可防止或大体上防止在包括在主槽部分512A中的电介质570A上的不期望的电场或击穿。
重新参见图5A，周边槽590A、590B设置在所述多个槽510的周边周围。如图5B所示，周边槽590A、590B具有大约等于主槽部分512A的深度（例如，距离I3）的深度I5。周边槽590A、590B的深度I5小于槽延长部分514A的深度（例如，距离I1）。周边槽590A、590B的一者或多者的深度可小于或大于主槽部分512A的深度。周边槽590A、590B的一者或多者的宽度可与所述多个槽510的主槽部分512和/或延长部分514的宽度大约相同或不同（例如，比其更窄、比其更宽）。
重新参见图5A，槽延长部分514具有与主槽部分512的宽度相同的宽度。如一具体实例，槽510A的槽延长部分510A具有等于（大约等于）槽510A的主槽部分512A的宽度I11的宽度I10。宽度上的这种相等还在例如各种视图的槽510E中示出。具体地，图5G（其沿着穿过槽延长部分514的与所述多个槽510正交的线G6切割）所示的槽510E具有等于（或大约等于）图5I（其沿着穿过主槽部分512的与所述多个槽510正交的线G8切割）所示的槽510E的宽度I9的宽度I8。尽管图5A未示出，但槽延长部分514的一者或多者可具有小于或大于主槽部分512的一者或多者的宽度的宽度。
尽管槽延长部分514具有与主槽部分512相同的宽度，但电介质570A，当在半导体加工期间（使用一种或多种工艺）形成在槽延长部分514和主槽部分512两者中时，可在不完全地填充主槽部分512的情况下完全地填充槽延长部分514。因此，屏蔽电极530A可在不形成在槽延长部分514A中的同时形成在主槽部分512A中。
图5D为沿着线G3切割的与槽510G相邻的台面区560G的侧剖视图。在该具体实施中，台面区560G整体地设置在端接区504内。如图5D所示，源极滑槽导体554不与表面屏蔽电极532接触（例如，与表面屏蔽电极532绝缘、不电耦合至表面屏蔽电极532）。
图5E为沿着图5A所示的线G4切割的槽510G的侧剖视图。在该具体实施中，槽510G整体地设置在端接区504内。槽510G，以及整体地设置在端接区504内的其他槽，可称为端接槽518（其可为内侧槽517的子集合）。槽510G的尺寸类似于图5B所示的槽510A的尺寸（例如，直接在该槽510G侧向的尺寸）。槽510G的尺寸可不同于图5B所示的槽510A的对应部分。例如，槽510G可具有恒定深度，该恒定深度可与槽延长部分514A的深度I1（图5B中示出）相同或不同（例如，比其更深、比其更浅），或者与主槽部分512A的深度I3相同或不同（例如，比其更深、比其更浅）。
如图5E所示，源极滑槽导体554不与表面屏蔽电极532或屏蔽电极530C接触（例如，与表面屏蔽电极532或屏蔽电极530C绝缘、不电耦合至表面屏蔽电极532或屏蔽电极530C）。设置在槽510G内的屏蔽电极530C可以是电气浮动的。设置在槽510G内的屏蔽电极530C可电耦合至源极电位。因此，可将屏蔽电极530C连接至与图5B所示的屏蔽电极530A相同的源极电位。
图5F为沿着图5A所示的线G5切割的端槽510D的侧剖视图。端槽510D填充有（例如，沿着端槽510D的中心线从端槽510D的底部至端槽510D的顶部，大体上填充有）电介质570D。尽管未示出，但在一些具体实施中，端槽510D的至少一部分可包括屏蔽电极。端槽510D可具有与例如槽510A的长度大约相同的长度（沿着纵向方向D1）。
重新参见图5F，端槽510D具有大于周边槽590A、590B的深度I5的深度I12。端槽510D可具有等于或小于周边槽590A、590B的一者或多者的深度的深度I12。在该具体实施中，端槽510D的深度I12大约等于槽延长部分514A的深度（例如，距离I1）（图5B中示出）。端槽510D可具有小于或大于槽延长部分514A的深度（例如，距离I1）（图5B中示出）的深度I12。类似于槽510A的深度的变化，端槽510D可具有变化的深度。
尽管未示出，但在一些具体实施中，在半导体器件500中可包括填充有（例如，大体上填充有）电介质的类似于端槽510D的多个槽。此类电介质填充槽可称为端槽。尽管未示出，但在一些具体实施中，随着宽度变化且具有包括屏蔽电极的部分的槽（诸如槽510C）可为端槽。在此类具体实施中，端槽510D可省略。
如上文所提及，图5G是沿着穿过槽延长部分514的与所述多个槽510正交的线G6（图5A中示出）切割的。如图5G所示，端槽510D具有大约等于槽510E的槽延长部分的宽度E8的宽度I13。端槽510D可具有大于或小于槽510E的槽延长部分的宽度I8的宽度。在该具体实施中，宽度I13大约等于周边槽590A、590B的宽度的每一者。
端槽510D与槽510C（它们为相邻槽）之间的间距I14和槽510E与槽510F（它们为相邻槽）之间的间距E15大约相同。端槽510D与槽510C之间的间距I14可小于或大于槽510E与槽510F之间的间距I15。
图5H为端接区504内的沿着图5A所示的线G7切割的所述多个槽510的主槽部分512的侧剖视图。在该侧剖视图中，主槽部分512的每一者均包括耦合至表面屏蔽电极532的屏蔽电极，端槽510D除外。
图5I为沿着穿过端接区504并进入有源区502的图5A所示的线G8切割的所述多个槽510的主槽部分512的侧剖视图。所述多个槽510的剖视图的一部分包括在端接区504中，所述多个槽510的剖视图的一部分包括在有源区502中。
由于在该具体实施中，端槽510D的宽度沿着纵向轴线D1大体上恒定，因此端槽510D沿着切割线G8的宽度I13（图5I中示出）与沿着切割线G6（图5G中示出）一样。类似地，至少一些诸如例如槽510C和槽510E的槽的宽度沿着纵向轴线D1恒定（大体上恒定）。具体地，槽510E的宽度I9（图5I中示出）等于槽510E的宽度I8（图5G中示出）。
如图5I所示，所述多个槽510中的于其间包括源极注入的槽可称为有源器件槽519。由于有源器件槽519、部分有源栅极槽、端接槽518、源极注入等的总体结构与图3I所示的那些类似，因此除非另有指出，否则这里不再结合图5I描述这些特征。尽管图5I未示出，但端槽510D可包括屏蔽电极（例如，凹陷屏蔽电极、具有设置在下方的厚底部氧化物的屏蔽电极、电气浮动的屏蔽电极、耦合至源极电位（例如，经由表面屏蔽电极532）或栅极电位（例如，经由表面栅电极522）的屏蔽电极）的至少一部分。
如图5I所示，所述多个槽510中的端接槽518的至少一部分包括屏蔽电极。在一些具体实施中，端接槽518的至少一部分可具有延伸高出槽的顶部部分的屏蔽电极。例如，槽510J包括屏蔽电极530J（或屏蔽电极部分），该屏蔽电极530J延伸至一高出槽510J的在平面D4内对齐的顶部部分的距离。屏蔽电极530J可延伸至与例如端槽510D的深度E12相同或不同（例如，比其更深、比其更浅）的深度。
包括屏蔽电极的端接槽518（或其部分）可称为屏蔽的端接槽。在一些具体实施中，包括在端接槽518的一者或多者中的屏蔽电极的一者或多者可以是电气浮动的（例如，可不耦合至电位源极）或可耦合至栅极（例如，栅极电位）。
图6A至图6G为示意图，示出了图5A至图5I所示的半导体器件500上的至少一些特征的变型形式。因此，总体上保留了图5A至图5I中包括的参考符号和特征。在图5A至图5I中，槽延长部分514填充有电介质材料，但是，图6A至图6G示出了变型形式，在这些变型形式中，槽延长部分514包括屏蔽电极材料。
图6B为示意图，示出了沿着线G1切割的半导体器件500的侧剖视图。切割线G1大约沿着槽510A的中心线使得半导体器件500的侧剖视图沿着大约与槽510A的中心相交的平面。如图6B所示，屏蔽电极530A（以续接的方式）设置在槽510A的槽延长部分514A以及主槽部分512A内。
如图6B所示，电介质570A的沿着纵向轴线D1的厚度在槽510A内变化。具体地，电介质570A的部分572A的厚度I6大于电介质570A的厚度I2。但是，电介质570A的部分572A的厚度I6小于槽延长部分514A的深度I1。电介质570A的部分572A的厚度I6可大约等于厚度I2。厚度I6可大约等于电介质570A的在端接区504内的槽510A的末端处沿着槽510A的竖直侧壁515A的厚度I18。厚度I6可小于或大于电介质570A的沿着槽510A的竖直侧壁515A的厚度I18。
在该具体实施中，电介质570A的沿着槽510A的底部表面的顶部表面573A（在电介质570A与屏蔽电极530A的底部表面之间的界面处）大体上沿着纵向方向D1对齐且是恒定或平坦的。电介质570A的顶部表面573A可沿着纵向方向D1变化。例如，如果电介质570A的部分572A的厚度I6薄于图6B所示的厚度，则顶部表面573A可在主槽部分512A与槽延长部分514A之间具有拐折。图6C示出了槽510G，其具有与在槽510A的槽延长部分514A中的屏蔽电极530A的尺寸（图6B中示出）大约相同的在槽延长部分514G（槽延长部分的轮廓以虚线示出）中的屏蔽电极530G尺寸。
图6D为沿着图6A所示的线G5切割的端槽510D的侧剖视图。在该具体实施中，端槽510D，不是完全地填充有如图5F所示的电介质材料，而是包括设置在电介质570D的至少一部分内的屏蔽电极530D。在该具体实施中，端槽510D的深度I12大约等于槽延长部分514A的深度（例如，距离I1）（图5B中示出）。端槽510D可具有小于或大于槽延长部分514A的深度（例如，距离I1）（图5B中示出）的深度I12。类似于槽510A的深度的变化，端槽510D可具有变化的深度。
图6E是沿着穿过槽延长部分514的与所述多个槽510正交的线G6（图6A中示出）切割的。如图6E所示，全部的槽延长部分514均包括屏蔽电极。另外，端槽510D具有大约等于例如槽510E的槽延长部分的宽度I8的宽度I13。端槽510D可具有大于或小于槽510E的槽延长部分的宽度I8的宽度。在该具体实施中，宽度I13大约等于周边槽590A、590B的宽度的每一者。
端槽510D与槽510C（它们为相邻槽）之间的间距I14和槽510E与槽510F（它们为相邻槽）之间的间距E15大约相同。端槽510D与槽510C之间的间距I14可小于或大于槽510E与槽510F之间的间距I15。
图6F为端接区504内的沿着图6A所示的线G7切割的所述多个槽510的主槽部分512的侧剖视图。在该侧剖视图中，主槽部分512的每一者，包括端槽510D在内，均包括耦合至表面屏蔽电极532的屏蔽电极。包括在端槽510D中的屏蔽电极530D可以是电气浮动的。
图6G为沿着穿过端接区504并进入有源区502的图6A所示的线G8切割的所述多个槽510的主槽部分512的侧剖视图。所述多个槽510的剖视图的一部分包括在端接区504中，所述多个槽510的剖视图的一部分包括在有源区502中。
由于在该具体实施中，端槽510D的宽度沿着纵向轴线D1大体上恒定，因此端槽510D沿着切割线G8的宽度I13（图6G中示出）与沿着切割线G7（图6F中示出）以及与沿着切割线G6（图6E中示出）一样。
相比之下，至少一些诸如例如槽510C和槽510E的槽的宽度沿着纵向轴线D1而不同。例如，槽510E的宽度I9（图6G和图6F中示出）小于槽510E的宽度I8（图6E中示出）。
如图6G所示，所述多个槽510中的于其间包括源极注入的槽可称为有源器件槽519。由于有源器件槽519、部分有源栅极槽、端接槽518、源极注入等的总体结构与图3I所示的那些类似，因此除非另有指出，否则这里不再结合图6G描述这些特征。尽管图6G未示出，但端槽510D可包括各种屏蔽电极（例如，凹陷屏蔽电极、电气浮动的屏蔽电极、具有设置在下方的厚底部氧化物的屏蔽电极、耦合至源极电位（例如，经由表面屏蔽电极532）或栅极电位（例如，经由表面栅电极522）的屏蔽电极）。
图7A至图7J为示意图，示出了图3A至图3I所示的半导体器件300的至少一些特征的变型形式。因此，总体上保留了图7A至图7J中包括的参考符号和特征，并且不再结合图7A至图7J描述一些特征。在图3A至图3I中，横向槽380A平分所述多个槽310（或平行槽），但是，在图7A至图7J中，横向槽383A设置在所述多个槽310（或平行槽）的末端处。因此，所述多个槽310的每一者均不平分成如结合图3A至图3I所讨论的槽延长部分和主槽部分。具体地，如图7A所示的横向槽383A与周边槽390A、390B平行对齐（沿着纵向轴线D2），但设置在周边槽390A、390B与所述多个槽310的跟横向槽383A正交地对齐的末端之间。图7B至图7J中包括的沿着不同切割线的侧剖视图不一定按照与图7A所示的平面图相同的比例（例如，槽的数量等）绘制。
在该具体实施中，槽310D整体地设置在端接区304内且为所述多个槽310中的最外侧槽。因此，槽310D可称为端槽。半导体器件300中的所述多个槽310中在端槽310D侧向（或内侧）的槽可称为内侧槽317。
如图7A所示，横向槽383A沿着与纵向轴线D1正交（例如，大体上正交）的纵向轴线D2对齐。如上文所指出，横向槽383A与周边槽390A、390B平行对齐，但设置在周边槽390A、390B与所述多个槽310的跟横向槽383A正交地对齐的末端之间。横向槽383A可视为与例如槽310A流体连通。横向槽383A可仅与所述多个槽310的一部分（例如，少于全部的所述多个槽310）相交。横向槽383A可称为槽端槽(EOTT)，或者由于横向槽383A相对于平行槽（即，所述多个槽310）垂直取向，因此横向槽383A可称为垂直槽。在该具体实施中，横向槽383A整体地设置在端接区302内。
尽管在半导体器件300中仅包括一个横向槽，但在一些具体实施中，在半导体器件300中可包括不止一个类似于横向槽383A的横向槽。例如，可包括与横向槽383A平行对齐且与所述多个槽310相交的额外的横向槽（类似于结合图3A至图3I描述的具体实施）。
图7B为示意图，示出了沿着线F1切割的半导体器件300的侧剖视图。切割线F1大约沿着槽310A的中心线使得半导体器件300的侧剖视图沿着大约与槽310A的中心相交的平面。横向槽383A的与槽310A相交的部分在图7B中示出。在槽310A与槽310B之间的台面区360A内的沿着线F2切割的横向槽383A的侧剖视图在图7C中示出。
如图7B所示，槽310A包括设置在其中的电介质370A。具体地，电介质370A的一部分耦合至侧壁（例如，为侧壁形成衬底、设置在侧壁上），且电介质370A的一部分在槽310A的主槽部分312A内耦合至槽310A的底部表面。在该剖视图中，示出了电介质370A的耦合至槽310A的底部表面的部分，未示出电介质370A的耦合至槽310A的侧壁的部分。
如图7B所示，电介质370A的部分372A包括在槽310A中，且电介质370A的部分371A包括在横向槽383A中。电介质370A的部分372A沿着竖直方向D3从槽310A的底部至槽310A的至少顶部对齐（例如，在该竖直方向上延伸）。类似地，电介质370A的部分371A沿着竖直方向D3从槽310A的底部至横向槽383A的至少顶部对齐（例如，在该竖直方向上延伸）。槽310A（其包括槽部分314A和主槽部分312A）的顶部沿着平面D4对齐，平面D4沿着半导体器件300的半导体区的顶部表面对齐。电介质370A可包括一个或多个电介质层和/或利用一种或多种不同形成工艺形成的一种或多种电介质类型。例如，包括在槽310A中的部分372A可为接触（例如，可邻接）的第一电介质，部分371A可为包括在横向槽383A中的第二电介质。可使用相同的电介质形成工艺来形成部分371A和部分372A。
包括在槽310A中的电介质370A的厚度E1沿着槽310A的纵向轴线D1恒定（例如，大体上恒定）。电介质370A的部分371A和372A具有至少一组合厚度E1，该组合厚度E1大于电介质370A的沿着槽310A的底部的部分的厚度E2。在一些具体实施中，电介质的部分372A可具有大约等于厚度E2的厚度，和/或电介质的部分371A可具有小于厚度E2的厚度。在一些具体实施中，电介质的部分372A可具有大约不同于（例如，大于、小于）厚度E2的厚度，和/或电介质的部分371A可具有等于或大于厚度E2的厚度。
另外，电介质370A的包括在横向槽383A中的部分371A具有至少厚度E4（还可称为高度），厚度E4大于电介质370A的包括在槽310A的主部分312A中的部分的厚度E2和/或电介质370A的包括在槽延长部分314A中的部分372A的厚度E1。图7B所示的电介质370A的部分371A的厚度一直延伸超出厚度E4至表面屏蔽电极332的底部表面。厚度E4大约与横向槽383A的深度（沿着竖直方向D3）一致。横向槽383A的深度（或高度）还示出在图7C所示的台面区360A内。
尽管未示出，但在一些具体实施中，诸如横向槽383A的横向槽可包括屏蔽电极的一部分（例如，屏蔽电极330A的一部分、凹陷屏蔽电极）。
尽管图7B未示出，但电介质370A的在槽310A的主部分312A中的部分的厚度E2可沿着纵向轴线D1变化。例如，电介质370A的包括在主槽部分312A的端接区304中的部分的厚度可大于电介质370A的包括在主槽部分312A的有源区302中的部分的厚度，或反之亦然。
图3B所示的槽310A的轮廓可包括有图7B所示的横向槽383A（不具有或具有横向槽380A）。不具有横向槽380A的此类具体实施在图7J中示出。
在该具体实施中，横向槽383A具有与槽部分310A的深度（其与E3一致）相同或大约相等的深度（其与E4一致）。尽管图7A至图7J未示出，但横向槽383A可具有大于槽310A的深度的深度。尽管图7A至图7J未示出，但横向槽383A可具有小于槽310A的深度的深度。
重新参见图7A，周边槽390A、390B设置在所述多个槽310的周边周围。如图7B所示，周边槽390A、390B具有大约等于横向槽383A的深度（例如，距离E4）和槽310A的深度（例如，距离E3）的深度E5。周边槽390A、390B的一者或多者的深度可小于或大于横向槽383A的深度和/或槽310A的深度。
图7D为沿着线F3切割的与槽310G相邻的台面区360G的侧剖视图。在该具体实施中，台面区360G整体地设置在端接区304内。如图7D所示，源极滑槽导体354不与表面屏蔽电极332接触（例如，与表面屏蔽电极332绝缘、不电耦合至表面屏蔽电极332）。
图7E为沿着图7A所示的线F4切割的槽310G的侧剖视图。在该具体实施中，槽310G整体地设置在端接区304内。槽310G，以及整体地设置在端接区304内的其他槽，可称为端接槽318。槽310G的尺寸类似于图7B所示的槽310A的尺寸（例如，直接在该槽310A侧向的尺寸）。槽310G的尺寸可不同于图7B所示的槽310A的对应部分。
如图7E所示，源极滑槽导体354不与表面屏蔽电极332或屏蔽电极330G接触（例如，与表面屏蔽电极332或屏蔽电极330G绝缘、不电耦合至表面屏蔽电极332或屏蔽电极330G）。设置在槽310G内的屏蔽电极330G可以是电气浮动的。设置在槽310G内的屏蔽电极330G可电耦合至源极电位。因此，可将屏蔽电极330G连接至与图7B所示的屏蔽电极330A相同的源极电位。设置在槽310G内的屏蔽电极330G可以是凹陷的。
图7F为沿着图7A所示的线F5切割的端槽310D的侧剖视图。端槽310D填充有电介质370D。尽管未示出，但在一些具体实施中，端槽310D的至少一部分可包括屏蔽电极。端槽310D可具有与例如槽310A的长度大约相同的长度（沿着纵向方向D1）。
如图7A所示，横向槽383A止于端槽310D。横向槽383A可止于除端槽310D外的槽，诸如所述多个槽310中的内侧槽317的一者。
重新参见图7F，端槽310D具有小于周边槽390A、390B的深度E5以及横向槽E4的深度E12。端槽310D可具有等于或大于周边槽390A、390B的一者或多者和/或横向槽E4的深度的深度E12。
如上文所提及，图7G是沿着与所述多个槽310正交的穿过整体地在端接区304内的一区域的线F6（图7A中示出）切割的。如图7G所示，所述多个槽310中的每个内侧槽317（不包括端槽310D）包括屏蔽电极。这与图3G所示的槽延长部分314A形成对比。因此，端槽310D具有小于槽310E的在端接区304内的部分的宽度E8的宽度E13。
端槽310D可具有大于或等于槽310E的宽度E8的宽度。另外，端槽310D可具有大于或等于周边槽380A、390A的一者或多者和/或所述多个槽310中的内侧槽317的深度的深度。
端槽310D与槽310C（它们为相邻槽）之间的间距E14小于槽310E与槽310F（它们为相邻槽）之间的间距E15。端槽310D与槽310C之间的间距E14可与槽310E与槽310F之间的间距E15相同，或可大于所述间距E15。
图7H为沿着图7A所示的线F7切割的横向槽383A的侧剖视图。线F7大约沿着横向槽383A的中心线。横向槽383A填充有电介质385A。尽管未示出，但在一些具体实施中，横向槽383A的至少一部分可包括屏蔽电极。在该具体实施中，横向槽383A具有恒定深度E4。横向槽383A可具有沿着纵向轴线D2变化的深度。
图7I为沿着图7A所示的线F8切割的所述多个槽310的主槽部分312的侧剖视图。所述多个槽310的剖视图的一部分包括在端接区304中，所述多个槽310的剖视图的一部分包括在有源区302中。
由于在该具体实施中，端槽310D的宽度沿着纵向轴线D1大体上恒定，因此端槽310D沿着切割线F8的宽度E13（图7I中示出）与沿着切割线F6（图7G中示出）一样。类似地，至少一些诸如例如槽310C和槽310E的槽的宽度沿着纵向轴线D1大体上恒定。这与图3A所示的沿着纵向轴线变化的所述多个槽310形成对比。具体地，槽310E的宽度E9（图7I中示出）大约等于槽310E的宽度E8（图7G中示出）。
端槽310D可具有大于或等于槽310E的宽度E9的宽度。另外，端槽310D可具有大于或等于周边槽380A、390A的一者或多者和/或所述多个槽310中的内侧槽317（例如，有源槽）的深度的深度。
图8为根据具体实施的示出了半导体器件800的示意图。在该具体实施中，包括在该具体实施中的许多特征类似于上文所描述的那些。因此，使用与相同或类似特征结合使用的参考符号来描述该具体实施。
如图8所示，半导体器件800可任选地包括与平行槽310（例如，平行槽的末端）相交的横向槽380A（由虚线示出）。另外，如图8所示，半导体器件800包括端槽870、880和890的多个集合。端槽870、880和890的所述集合的每一者具有半圆形状且包括多个同心端槽。例如，端槽870的集合具有端槽870A，所述端槽870A在经由横向槽380A与所述多个槽310的一者对齐（或耦合）的第一端处耦合，且具有在经由横向槽380A与所述多个槽310的另一者对齐（或耦合）的第二端。
尽管图8未示出，但端槽870、880和/或890的集合中的端槽的一者或多者可具有不同于（例如，宽于、窄于）所述多个槽310的一者或多者的宽度的槽宽。例如，端槽870A可具有小于与槽870A一致的所述多个槽310的一者的槽宽的槽宽。
在一些具体实施中，半导体器件800可不包括横向槽。在一些具体实施中，类似于横向槽380A的多个横向槽可包括在半导体器件800中且与所述多个槽310的一者或多者和/或端槽870、880和/或890的集合的一者或多者相交。
尽管示出为具有半圆形状，但在一些具体实施中，端槽870、880和/或890的集合的一者或多者可限定不同图样或不同形状。例如，尽管未示出，端槽的集合可限定可同心的矩形形状端槽的集合。端槽的集合中的每个端槽之间的间距（或台面宽度）可大约相等或可变化（例如，在宽度上可从最内侧端槽向最外侧端槽增加，在宽度上可从最内侧端槽向最外侧端槽减小）。
图9A至图9N为根据一些具体实施的示出了端接区的配置的示意图。图9A为示意图，示出了包括有源区902和端接区904的半导体器件900的至少一部分的平面图（或沿着水平面的俯视图）。图9B至图9N为沿着图9A的平面图内的不同切割线（例如，切割线Q1至Q10）的侧剖视图。为简化图9A所示的平面图，未示出图9B至图9N的侧剖视图中所示的一些元件。图9B至图9N中包括的沿着不同切割线的侧剖视图不一定按照与图9A所示的平面图相同的比例（例如，槽的数量等）绘制。可以任何组合进行组合的半导体器件900的变型形式在至少图10A至图13L中示出（且以相同或类似参考符号进行编号）。
如图9A所示，多个槽910，包括例如槽910A至910J，在半导体器件900内沿着纵向轴线D1对齐。所述多个槽910的至少一些部分可包括在有源区902中，且所述多个槽910的至少一些部分可包括在端接区904中。例如，槽910B的一部分包括在有源区902中，且槽910B的一部分包括在端接区904中。如图9A所示，槽910G整体地设置在端接区904内。
在该具体实施中，槽910C和910D（其可称为端槽913）整体地设置在端接区904内且为所述多个槽910中的最外侧槽。因此，槽910C和910D可称为端槽。半导体器件900中的所述多个槽910中在端槽910C和910D侧向（或内侧）的槽可称为内侧槽917。
如图9A所示，源极触点区936限定半导体器件900内的形成源极触点（未示出）（诸如图9K所示的源极触点957）的区域。源极触点区936还可与例如源极导体区（例如，源极金属区）一致。源极触点可与一个或多个有源器件的源极注入（诸如在图9K所示的槽910E与910F之间的台面区960E内的源极注入963E）接触。源极形成区956（其可称为源极排除边缘）限定一区域，在该区域内，将所述多个槽910之间的台面区掺杂成有源器件的掺杂源极区。
图9A所示的屏蔽电介质边缘区934与例如图9B（其为沿着线Q1切割的侧剖视图）所示的极间电介质940的边缘941一致（例如，大约一致）。在一些具体实施中，极间电介质940的至少一部分可包括诸如图9B所示栅极电介质部分942的栅极电介质。
在该具体实施中，有源区902由半导体器件900的与屏蔽电介质边缘区934对应的区域限定。端接区904包括半导体器件900的在有源区902外部的（例如，有源区902不包括的）区域。因此，端接区904，类似于有源区902，由屏蔽电介质边缘区934限定。屏蔽电介质边缘区934大约与屏蔽电极、栅电极及极间电介质有源区凹部的掩膜区一致。屏蔽电极，在该具体实施中，凹陷至低于栅电极。例如，如图9B所示，屏蔽电极930A的至少一部分凹陷至低于栅电极920A且通过槽910A中的极间电介质940与栅电极920A绝缘。
在该具体实施中，所述多个槽910的（为内侧槽917且）始于所述多个槽910中的线916（沿着纵向轴线916）的部分可称为槽延长部分914。所述多个槽910的（为内侧槽917且）设置在线916的右方并延伸到有源区902中（或朝着有源区902延伸）的部分可称为主槽部分912。线916可指示所述多个槽910的一者或多者的深度的变化所开始的点。
例如，槽910A包括位于线916的左侧的槽延长部分914A（朝着周边且在远离有源区902的远端方向上），并且槽910A包括位于线916的右侧的主槽部分912A（远离周边且在朝着有源区902的近端方向上）。在该具体实施中，主槽部分912A的至少一部分包括在（例如，设置在）端接区904中，且主槽部分912A的一部分包括在（例如，设置在）有源区902中。
图9B为示意图，示出了沿着线Q1切割的半导体器件900的侧剖视图。切割线Q1大约沿着槽910A的中心线使得半导体器件900的侧剖视图沿着大约与槽910A的中心相交的平面。图9B中所示的特征设置在半导体器件900的外延层908中。图9A至图9N未示出衬底的其他部分、漏极触点等。与其他图相关的许多视图设置在外延层中，且类似地不示出衬底、漏极触点等。
如图9B所示，槽910A包括设置在其中的电介质970A。具体地，电介质970A的一部分耦合至侧壁（例如，为侧壁形成衬底、设置在侧壁上），且电介质970A的一部分在槽910A的主槽部分912A内耦合至槽910A的底部表面。在该剖视图中，示出了电介质970A的耦合至槽910A的底部表面的部分，未示出电介质970A的耦合至槽910A的侧壁的部分。图9B所示的电介质970A的沿着槽910A的主槽部分912A的底部表面的部分可称为底部电介质。电介质970A可耦合至或可包括场电介质974（其可称为场电介质部分）。
如图9B所示，栅电极920A以及屏蔽电极930A的一部分931A设置在主槽部分912A的包括在半导体器件900的有源区902中的部分中。栅电极920A和屏蔽电极930A由极间电介质940的至少一部分分隔（例如，绝缘）。主槽部分912A的包括在端接区904中的部分具有设置在其中且通过电介质970A与外延层908绝缘的屏蔽电极930A的部分933A。屏蔽电极930A的部分933A可称为屏蔽电极的端接区部分，且屏蔽电极930A的部分931A可称为屏蔽电极的有源区部分。如图9B所示，屏蔽电极930A的部分933A沿着厚度R28一直延伸至并接触层间电介质(ILD)992（其可能包括诸如场电介质974的另一电介质（和/或栅极氧化物））的底部部分。屏蔽电极930A的部分933A在槽910A内具有一竖直高度（或顶部表面），该竖直高度（或顶部表面）高于屏蔽电极930A的凹陷在槽910A内的部分931A的顶部表面。屏蔽电极930A的部分933A在槽910A内还具有一厚度（或竖直厚度），该厚度（或竖直厚度）大于屏蔽电极930A的部分931A的厚度。部分933A沿着槽延长部分914A的轮廓（例如，侧壁轮廓）（未示出）竖直延伸。屏蔽电极930A的部分933A具有一设置在栅电极920A的边缘（以及极间电介质940的边缘941和/或栅极电介质部分942）与横向槽983A之间的部分。
在该具体实施中，半导体器件900不包括表面屏蔽电极和表面栅电极。这与图3A至图3I所示的包括表面屏蔽电极和表面栅电极的半导体器件300形成对比。如图9A所示，栅极滑槽导体952经由过孔951直接耦合至包括在所述多个槽910的至少一些中的栅电极。例如，所述多个槽910中的多个（例如，超过三个）相邻槽中的栅电极经由过孔951耦合至栅极滑槽。具体地，包括有源器件的所述多个槽910的栅电极的每一者经由过孔951耦合至栅极滑槽导体952。类似于栅极滑槽导体952，源极滑槽导体954（其类似于部分933A）被引到有源区902中的外延层的至少一个表面（与平面D4对齐）且（其被配置为耦合至源极电位）使用一个或多个过孔（未示出）来耦合至所述多个槽910内的每个源极。
如图9A所示，掺杂区938是于其中执行阱注入（例如，P型阱注入、N型阱注入）的区域。在该具体实施中，掺杂区938与P阱掺杂物区（例如，图9C所示的阱掺杂物区962A）相关联。在该具体实施中，由于半导体器件900不包括表面屏蔽电极和表面栅电极，因此，可在半导体器件900的更大区域上执行阱注入。例如，由表面屏蔽电极332的表面区域和/或表面栅电极322的表面区域来限制在半导体器件300内可执行阱注入的区域，其中表面屏蔽电极332的表面区域和/或表面栅电极322的表面区域阻挡用以形成阱注入的注入。如一具体实例，在图3B和3C中，外延层308的在栅极滑槽导体352和/或源极滑槽导体354下的区域（诸如台面区360A）可能不注入有阱注入，因为表面屏蔽电极332和表面栅电极322设置在栅极滑槽导体352下方及源极滑槽导体354下方。
相比之下，由于半导体器件900不包括表面屏蔽电极或表面栅电极，因此用以形成阱注入的注入不受阻挡。因此，可在半导体器件900的几乎整个表面区域上执行阱注入。
如图9C所示，阱掺杂物区962A在源极滑槽954下方以及在栅极滑槽导体952下方延伸。尽管未示出，但阱掺杂物区962A可仅在源极滑槽954下方或仅在栅极滑槽导体952下方延伸（如果在不同位置中）。尽管未示出，但阱掺杂物区962A可朝着周边延伸（例如，在远离有源区920的远端方向上）。
于其中可任选地扩展阱掺杂物区962A的区域以线961示出。换句话讲，可将阱掺杂物区962A一直扩展至（例如，可延伸至、可一直设置至并邻接或接触）周边槽990A、990B的一者或多者。在此类具体实施中，可结合例如横向槽的添加来实现沿着线961的阱掺杂物区962A的扩展，所述横向槽的一些实例诸如图3A所示的横向槽383A或图10A所示的横向槽983A。横向槽可为具有与例如屏蔽电极930A的设置在槽910A内的边缘（例如，端接边缘）大体上对齐的边缘的横向槽。
可将阱掺杂物区扩展超出（例如，可延伸超出、可设置超出）周边槽990A、990B的一者或多者。在与图9A至图9N相关的额外的图中，示出了线961。通过掺杂例如半导体器件900的整个表面，可不必使用与例如掺杂区938相关联的掺杂掩膜。
在该具体实施中，为了所需的电荷平衡处理，长度R18（其可称为侧向平衡长度）等于或大于深度R3（图9B中示出）。长度R18从主槽部分912A的末端（始于图9B所示的线916）延伸至阱掺杂物区962A的边缘964A（图9C中示出）。在一些具体实施中，长度R18可小于或等于长度R17，或者大于长度R17。在阱掺杂物区962A的边缘964A侧向间隔（例如，使得R18大约大于R3）时，击穿可保持在有源区902中，而不是出现在端接区904中。在侧向地来自阱掺杂物区962A的边缘964A的耗尽边缘大于与距离R3相关的竖直耗尽时，可在有源区902中保持半导体器件900的击穿电压、测试（例如，非钳制感应切换(UIS)）期间的稳定性、器件性能等。通过此举，竖直方向上的电场可大于侧向方向上的电场。
重新参考图9B，电介质970A的部分972A（还称为电介质的延长部分或延长电介质）包括在槽延长部分914A中。电介质970A的部分972A沿着竖直方向D3从槽910A的槽延长部分914A的底部至槽910A的至少顶部对齐（例如，在该竖直方向上延伸）。槽910A（其包括槽部分914A和主槽部分912A）的顶部沿着平面D4对齐，平面D4沿着半导体器件900的半导体区的顶部表面对齐。半导体器件900的半导体区可大约与外延层908的顶部表面一致。电介质970A可包括一个或多个电介质层和/或利用一种或多种不同形成工艺形成的一种或多种电介质类型。
如图9B所示，电介质970A的部分971A包括在主槽部分912A的末端中。电介质970A的部分971A沿着竖直方向D3从横向主槽部分912A的底部至主槽部分912A的至少顶部对齐（例如，在该竖直方向上延伸）。主槽部分912A的顶部沿着平面D4对齐。
包括在槽910A中的电介质970A的厚度沿着槽910A的纵向轴线D1变化。电介质970A的包括在槽延长部分914A中的部分972A在槽延长部分914A中具有至少厚度R1（还可称为高度，因为其沿着竖向轴线D3对齐），厚度R1大于电介质970A的包括在槽910A的主部分912A中（端接区部分和有源区部分两者中）的部分的厚度R2。电介质970A的部分972A的厚度一直延伸超出厚度R1至层间电介质(IED)992的底部表面。厚度R1大约与槽延长部分914A的深度（沿着竖直方向D3）一致。
另外，电介质970A的包括在主槽部分912A中的部分971A具有至少厚度R3（还可称为高度），厚度R3大于电介质970A的包括在槽910A的主部分912A中的部分的厚度R2并且小于电介质970A的包括在槽延长部分914A中的部分972A的厚度R1。图9B所示的电介质970A的部分971A的厚度一直延伸超出厚度R3至层间电介质992的底部表面。厚度R3大约与主槽部分912A的深度（沿着竖直方向D3）一致。因此，槽910A的深度沿着纵向轴线D1从深度R3变化至深度R1。
重新参考图9B，在该具体实施中，槽延长部分914A包括电介质970A的部分972A且不包括屏蔽电极。尽管未示出，但在一些具体实施中，诸如槽延长部分914A的槽延长部分可包括屏蔽电极的一部分（例如，屏蔽电极的一部分、凹陷屏蔽电极）。
尽管图9B未示出，但电介质970A的在槽910A的主部分912A中的部分的厚度R2可沿着纵向轴线D1变化。例如，电介质970A的包括在主槽部分912A的端接区904中的部分的厚度可大于电介质970A的包括在主槽部分912A的有源区902中的部分的厚度，或反之亦然。
如图9B所示，槽910A的槽延长部分914A的长度R16长于槽910A的主槽部分912A的包括在端接区904中的部分（直达IED940的栅极电介质部分942的边缘941）的长度R17。尽管未示出，但槽910A的槽延长部分914A的长度R16可等于或短于槽910A的主槽部分912A的包括在端接区904中的部分的长度R17。
电介质970A的包括在槽延长部分914A中的部分972A的厚度R2被配置为具有诸如上文所述那些的端接区优点。具体地，在半导体器件900内包括槽延长部分914A的情况下，可防止或大体上防止在包括在主槽部分912A中的电介质970A上的不期望的电场或击穿。换句话讲，在不具有诸如槽延长部分914A的特征的情况下，可能发生槽（即，不具有槽延长部分914A的主槽部分912A）的末端处的不期望的电场或在槽的末端处电介质上的击穿。
重新参见图9A，周边槽990A、990B设置在所述多个槽910的周边周围。如图9B所示，周边槽990A、990B具有大约等于主槽部分912A的深度（例如，距离R3）的深度R5。周边槽990A、990B的深度R5小于槽延长部分914A的深度（例如，距离R1）。周边槽990A、990B的一者或多者的深度可小于或大于主槽部分912A的深度。周边槽990A、990B的一者或多者的深度可大于或等于槽延长部分914A的深度。周边槽990A、990B的一者或多者的宽度可与所述多个槽910的主槽部分912的宽度大约相同或不同（例如，比其更窄、比其更宽）。
在该具体实施中，周边槽990A、990B的每一者均包括屏蔽电极的至少一部分。例如，周边槽990A包括屏蔽电极935（或屏蔽电极部分）。在一些具体实施中，周边槽990A、990B中的一者或多者可包括凹陷电极，或可不包括屏蔽电极（例如，可不包括屏蔽电极且可大体上填充有电介质）。半导体器件900可包括比图9A至图9N所示更多或更少的周边槽。
如图9A所示，栅电极920A的一部分凹陷至低于ILD992。栅电极920A的凹陷限定与图9A所示的掩膜层999一致的边缘979（图9B中示出）。可执行该凹陷以用于栅电极920A的自对齐浅凹触点（dimple contact）（使用触点951）有源区。对于对齐的触点而言，可在栅电极920A上形成相对浅的凹部。此类实施例的实例在图10E中示出。栅电极920A的穿过过孔951与栅极滑槽导体952电接触的部分不凹陷。与栅电极的凹陷有关的更多细节在下文中结合例如图10B描述。
重新参见图9A，槽延长部分914具有大约等于主槽部分912的宽度的宽度。本文所描述的槽的宽度可在槽的横截面上测得，同时沿着通过槽的水平面做参考。宽度可称为横截面宽度。如一具体实例，槽910A的槽延长部分910A具有大约等于槽910A的主槽部分912A的宽度R11的宽度R10。宽度上的这种一致性还在例如各种视图的槽910E中示出。具体地，图9H（其沿着穿过槽延长部分914的与所述多个槽910正交的线Q7切割）所示的槽910E具有大约等于（例如）图9I（其沿着穿过主槽部分912的与所述多个槽910正交的线G8切割）所示的槽910E的宽度R8的宽度I8。尽管图9A未示出，但槽延长部分914的一者或多者可具有小于或大于主槽部分912的一者或多者的宽度的宽度。
尽管未示出，但横向槽可包括在半导体器件900中且可沿着与纵向轴线D1正交（例如，大体上正交）的纵向轴线D2对齐。所述横向槽可类似于上文所描述的横向槽（例如，横向槽380A、横向槽383A）。
图9D为沿着线Q3切割的与槽910G相邻的台面区960G的侧剖视图。在该具体实施中，台面区960G整体地设置在端接区904内。如图9D所示，在台面区960G中包括阱掺杂物区962G。如上文所提及，于其中可能扩展阱掺杂物区962G的区域以线961示出。
图9E为沿着图9A所示的线Q4切割的槽910G的侧剖视图。在该具体实施中，槽910G整体地设置在端接区904内。槽910G，以及整体地设置在端接区904内的其他槽，可称为端接槽918。槽910G（其包括延长电介质972G）的尺寸类似于图9B所示的槽910A的尺寸（例如，直接在该槽910A侧向的尺寸）。槽910G的尺寸可不同于图9B所示的槽910A的对应部分。例如，槽910G可具有恒定深度，该恒定深度可与槽延长部分914A的深度R1（图9B中示出）相同或不同（例如，比其更深、比其更浅），或者与主槽部分912A的深度R3相同或不同（例如，比其更深、比其更浅）。
设置在槽910G内的屏蔽电极930G可以是电气浮动的。设置在槽910G内的屏蔽电极930G可电耦合至源极电位。因此，可将屏蔽电极930G连接至与图9B所示的屏蔽电极930A相同的源极电位。设置在槽910G内的屏蔽电极930G可凹陷。如上文所提及，于其中可能扩展阱掺杂物区962G的区域以线961示出。
图9F为沿着图9A所示的线Q5切割的与端槽910D相邻的台面区960C的侧剖视图。在该具体实施中，台面区960C设置在掺杂区938的外部。因此，台面区960C不包括阱掺杂物区。如上文所提及，于其中可将阱掺杂物区包括在横截面区域的一个或多个部分中的区域以线961示出。
图9G为沿着图9A所示的线Q6切割的端槽910D的侧剖视图。端槽910D填充有电介质970D。尽管未示出，但在一些具体实施中，端槽910D的至少一部分可包括屏蔽电极。端槽910D可具有与例如槽910A的长度大约相同的长度（沿着纵向方向D1）。
端槽910D具有大于周边槽990A、990B的深度R5的深度R12。端槽910D可具有等于或小于周边槽990A、990B的一者或多者的深度的深度E12。在该具体实施中，端槽910D的深度R12大约等于槽延长部分914A的深度（例如，距离R1）（图9B中示出）。端槽910D可具有小于或大于槽延长部分914A的深度（例如，距离R1）（图9B中示出）的深度R12。类似于槽910A的深度的变化，端槽910D可具有变化的深度。
尽管未示出，但在一些具体实施中，在半导体器件900中可包括填充有电介质的类似于端槽910D的多个槽。结合图4A至图4E在上文中描述了此类具体实施的实例。尽管未示出，但在一些具体实施中，随着宽度变化且具有包括屏蔽电极的部分的槽（诸如槽910C）可为端槽。在此类具体实施中，端槽910D可省略。
如上文所提及，图9H是沿着穿过槽延长部分914的与所述多个槽910正交的线Q7（图9A中示出）切割的。在该具体实施中，所述多个槽910的在槽延长部分中的宽度与所述多个槽910的在主槽部分中的宽度相同。另外，所述多个槽910的宽度的每一者在槽延长部分内的所述多个槽910上是相同的。例如，如图9H所示，端槽910D具有大约等于槽910E的槽延长部分的宽度R8的宽度R13。端槽910D可具有大于或小于槽910E的槽延长部分的宽度R8的宽度。
端槽910D与端槽910C（它们为相邻槽）之间的间距R14大约等于槽910E与槽910F（它们为相邻槽）之间的间距R15。端槽910D与端槽910C之间的间距R14可小于或大于槽910E与槽910F之间的间距R15。
图9I为沿着穿过主槽部分912的与所述多个槽910正交的线Q8（图9A中示出）切割的侧剖视图。在该具体实施中，栅极滑槽导体952设置在所述多个槽910上方，且线Q8沿着所述多个槽910中的内侧槽917的相对浅的部分相交。端槽910D和910C（即，端槽913）两者均包括电介质而不具有屏蔽电极，而所述多个槽910的沿着该切割线Q9的其余者（其包括内侧槽917）每者均包括屏蔽电极。另外，端槽910D、910C的深度R12大于槽的包括屏蔽电极的其余者（例如，非端槽、内侧槽917）的深度。
如上文所提及，在该具体实施中，所述多个槽910的在槽延长部分中的宽度与所述多个槽910的在主槽部分中的宽度相同。另外，所述多个槽910的宽度的每一者在主槽部分内的所述多个槽910上是相同的。例如，如图9I所示，主槽部分中的端槽910D具有大约等于槽910E的主槽部分的宽度R8的宽度R13。端槽910D在主槽部分中可具有大于或小于槽910E的主槽部分的宽度R8的宽度。
图9J为沿着穿过主槽部分912的与栅极滑槽导体952和源极滑槽导体954之间的所述多个槽910正交的线Q9（图9A中示出）切割的侧剖视图。在该视图中包括所述多个槽910中的不同类型的内侧槽917。端槽913包括电介质而不具有屏蔽电极，而所述多个槽910的沿着该切割线Q9的其余者每者均包括至少一个屏蔽电极。具体地，可称为过渡区槽915（其包括在内侧槽917中）的槽910G和910K两者均包括接地的屏蔽电极且每者均不包括栅电极。其余槽（不包括端槽913和过渡区槽915）每者均包括栅电极和屏蔽电极。
端槽913可包括少于两个槽或超过两个槽，且过渡区槽915可包括少于两个槽或超过两个槽。例如，可不包括过渡区槽915，或可将其转变为有源槽。在此类具体实施中，端槽910C可与有源槽接触。此类具体实施在例如图9E中示出（且结合下文的半导体器件900的额外的变型形式进行描述）。
如图9E所示，端槽910C与有源槽910G接触或平行重叠。换句话讲，端槽910C的轮廓（以虚线示出）与有源槽910G的轮廓（以虚线示出）相交（例如，重叠、接触）。因此，有源槽910G与端槽910C自对齐。其他变型形式中描述并显示了类似的结构，但是全部的图中均未示出槽轮廓。在图9E中，不包括表面屏蔽导体和表面栅极导体。
包括在过渡区槽915中的屏蔽电极可以是电气浮动的。槽910C、910D、910G和910K（其为（沿着纵向轴线D1）整体地设置在端接区904内的槽）可称为端接槽918。
在该具体实施中，台面区960G（以及阱掺杂物区962G）可为接地的或电气浮动的台面区。台面区960G（以及阱掺杂物区962G）可耦合至源极电位。在此类具体实施中，可将诸如源极触点957的源极触点耦合至台面区960G。在一些具体实施中，一个或多个诸如端槽913的端槽之间的台面区和/或诸如过渡区槽915的过渡区槽之间的台面区可以是电气浮动的或接地的。所述一个或多个过渡区槽之间的台面区可耦合至源极电位。另外，在一些具体实施中，设置在过渡区槽915与端槽913之间的台面区可以是电气浮动的。
图9K为沿着穿过端接区904并进入有源区902的图9A所示的线Q10切割的所述多个槽910的主槽部分912的侧剖视图。所述多个槽910的剖视图的一部分包括在端接区904中，所述多个槽910的剖视图的一部分包括在有源区902中。
由于在该具体实施中，端槽910D的宽度沿着纵向轴线D1大体上恒定，因此端槽910D沿着切割线Q10的宽度R13（图9K中示出）与沿着例如切割线Q7（图9H中示出）一样。类似地，至少一些诸如例如槽910C和槽910E的槽的宽度沿着纵向轴线D1恒定（大体上恒定）。
如图9K所示，所述多个槽910中的于其间包括源极注入的槽可称为有源器件槽919。由于有源器件槽919、部分有源栅极槽、端接槽918、源极注入等的总体结构与图3I所示的那些类似，因此除非另有指出，否则这里不再结合图9K描述这些特征。尽管图9K未示出，但端槽910D和/或910C可包括屏蔽电极（例如，凹陷屏蔽电极、具有设置在下方的厚底部氧化物的屏蔽电极、电气浮动的屏蔽电极、耦合至源极电位（例如，经由源极滑槽导体954）或栅极电位（例如，经由栅极滑槽导体952）的屏蔽电极）的至少一部分。
图9L为图9B的变型形式。如图9B所示，长度R17在电介质970A的边缘（未标记）与边缘941之间延伸使得部分971A（图9B中示出）被排除。在一些具体实施中，可包括部分971A。如图9L所示，半导体器件900包括凹陷（与设置在图12H所示屏蔽电极930G的凹陷部分936G上方的电介质类似或相同）的电介质部分974A（其可称为突出电介质且在图9L中以虚线示出）。因此，屏蔽电极930A的一部分凹陷至低于电介质部分974A。电介质部分974A与电介质970A的包括在槽延长部分914A中的部分972A相交（例如，接触、重叠），或者为所述部分972A的一部分（或者与槽延长部分914A的轮廓（在该图中未以虚线示出）相交）。屏蔽电极930A的低于电介质部分974A的凹部的深度大约为与极间电介质940的底部表面相同的深度。如图9L所示，屏蔽电极930G（从左至右）凹陷（例如，第一凹部）至低于电介质部分974A，在电介质部分974A的边缘943与极间电介质940的边缘941之间不凹陷（例如，竖直地突出、一直延伸至槽910A的顶部），且然后还凹陷（例如，第二凹部）至低于极间电介质940。图9M为示出了包括电介质974G（其可称为突出电介质）的槽970G的示意图，电介质974G与图9L所示的电介质974A一致。半导体器件900的许多其他特征，诸如图9C所示的阱掺杂物区962A的边缘964A，可与图9L和9M所示的特征集成在一起。
电介质974A（以及其他具体实施所示的突出电介质）可消除槽910A的末端附近的高电场，从而增加半导体器件900（及相关端接区904）的稳定性、可靠性及击穿电压。电介质974A还可减低朝着槽910A的末端（沿着方向D1朝着左方且在电介质970A的部分972A附近）的高侧向电场，所述高侧向电场可能归因于槽910A的末端附近的相对轻的表面掺杂浓度。
图10A至图10O为示意图，示出了图9A至图9N所示的半导体器件900的至少一些特征的变型形式。因此，总体上保留了图9A至图9N中包括的参考符号和特征，并且不再结合图10A至图10O描述一些特征。
在图10A至图10O中，在半导体器件900内设置类似于端槽910C的周边槽910L。周边槽910L包括沿着纵向轴线D1对齐的包括在所述多个槽910内的部分。周边槽910L不同于周边槽990A、990B，因为周边槽910L填充有电介质（且不包括屏蔽电极），而周边槽990A、990B每者均包括屏蔽电极。
另外，如图10A至图10O所示，端槽910C耦合至横向槽983A。端槽910C和横向槽983A可共同称为具有横向部分的周边槽。可使用相同的蚀刻工艺或多种单独的蚀刻工艺来制作端槽910C、横向槽983A和/或周边槽910L。
横向槽983A类似于结合图7A至图7J所示出和描述的横向槽383A。由于横向槽983A设置在所述多个槽910（或平行槽）的末端，因此，所述多个槽910的每一者均不平分成如结合图9A至图9N所讨论的槽延长部分和主槽部分。具体地，如图9A所示的横向槽983A与周边槽990A、990B、910L平行对齐（沿着纵向轴线D2），但设置在周边槽990A、990B、910L与所述多个槽910的跟横向槽983A正交地对齐的末端之间。图10B至图10O中包括的沿着不同切割线的侧剖视图不一定按照与图10A所示的平面图相同的比例（例如，槽的数量等）绘制。
图10B为示意图，示出了沿着线Q1切割的半导体器件900的侧剖视图。切割线Q1大约沿着槽910A的中心线使得半导体器件900的侧剖视图沿着大约与槽910A的中心相交的平面。如图10B所示，槽910A包括设置在其中的电介质970A。具体地，电介质970A的一部分耦合至侧壁（例如，为侧壁形成衬底、设置在侧壁上），且电介质970A的一部分在槽910A的主槽部分912A内耦合至槽910A的底部表面。
如图10B所示，栅电极920A以及屏蔽电极930A的一部分931A设置在包括在半导体器件900的有源区902中的槽910A中。栅电极920A和屏蔽电极930A由极间电介质940的至少一部分分隔（例如，绝缘）。屏蔽电极930A的部分933A也设置在槽910A中且通过电介质970A与外延层908绝缘。屏蔽电极930A的部分933A可称为屏蔽电极的端接区部分，且屏蔽电极930A的部分931A可称为屏蔽电极的有源区部分。
电介质部分976A设置在横向槽983A内。横向槽983A的电介质部分976A耦合至包括在槽910A中的电介质970A。可使用一种或多种不同的电介质形成工艺（例如，热电介质形成工艺、沉积工艺）来形成电介质部分976A和电介质970A。因此，电介质部分976A和电介质970A可为不同的电介质。
周边槽910L和横向槽983A具有大于电介质970A的包括在槽910A中的部分的厚度R2的深度R1。周边槽990A、990B具有大约等于槽910A的深度R3的深度R5。周边槽990A、990B的深度R5小于周边槽910L和横向槽983A的深度R1。周边槽990A、990B的一者或多者的深度可小于或大于横向槽983A的深度和/或周边槽910L的深度。周边槽990A、990B的一者或多者的深度可大于或等于槽910A的深度。尽管未示出，但横向槽983A可具有大约等于槽910A的深度R3的深度。
周边槽990A、990B的一者或多者的宽度可与所述多个槽910的宽度、横向槽983A的宽度和/或周边槽910L的宽度大约相同或不同（例如，比其更窄、比其更宽）。周边槽910L可具有大于周边槽990A的宽度R20的宽度R19。类似地，横向槽983A可具有大于周边槽990A的宽度R20的宽度R21。尽管横向槽983A的横截面尺寸和周边槽910L的横截面尺寸大约相同，但横截面尺寸可不同。
在该具体实施中，屏蔽电极930A的部分933A与设置在横向槽983A内的电介质部分976A接触。另外，屏蔽电极930A的部分933A通过电介质部分977A与层间电介质992绝缘。电介质部分977A设置在栅极滑槽导体952下方，且具有小于场电介质974的厚度的厚度。栅电极920A可称为具有这样的第一部分和第二部分，与第二部分相比，第一部分相对于ILD992的底部表面凹陷至低于场电介质974，第二部分相对于ILD992的底部表面凹陷较小程度（或根本不凹陷）且设置在电介质部分977A以下。换句话讲，栅电极920A可包括第一凹陷部分（其可设置在电介质部分977A以下以及栅极滑槽导体952以下）和第二凹陷部分（其可具有设置在场电介质974以下以及源极滑槽导体954以下的至少一部分）。
电介质部分977A可为场电介质974的一部分。电介质部分977A可设置在过孔951周围（例如，可限定过孔951周围的周边）。电介质部分977A可与栅极电介质部分942接触或可设置在栅极电介质部分942上。
在该具体实施中，横向槽983A可用于所述多个槽910的一者或多者的自对齐蚀刻。具体地，用于形成横向槽983A的第一掩膜可与用于形成所述多个槽910的第二掩膜重叠。因此，由于重叠，因此第一掩膜和第二掩膜的不对齐可能不是问题，这种重叠将导致横向槽983A仍然与所述多个槽910的一者或多者（或其末端）相交。重叠（从掩膜的角度）的图示在图10L中示出。如图10L所示，所述多个槽910的末端929与横向槽983A相交。
重新参考图10B，在该具体实施中，周边槽910L和横向槽983A每者均不包括屏蔽电介质。尽管未示出，但周边槽910L的至少一部分和/或横向槽983A的至少一部分可包括屏蔽电极的一部分（例如，电气浮动的屏蔽电极、凹陷屏蔽电极）。
图10C为沿着线Q2切割的台面区960A的侧剖视图。在该侧剖视图中，阱掺杂物区962A在源极滑槽导体954下方且在栅极滑槽导体952下方延伸。在该具体实施中，阱掺杂物区962A接触包括在横向槽983A中的电介质部分976A。根据先前的实例，于其中可能扩展阱掺杂物区962A的区域以线961示出。
如上文所提及，于其中可能扩展阱掺杂物区962A的区域以线961示出。换句话讲，可将阱掺杂物区962A一直扩展至（例如，可延伸至、可一直设置至并邻接或接触）周边槽990A、990B的一者或多者。可将阱掺杂物区扩展超出（例如，可延伸超出、可设置超出）周边槽990A、990B的一者或多者。在与图10A至图10K相关的额外的图中，示出了线961。
可将阱掺杂物区962A截顶至（例如，可延伸至、可一直设置至并邻接或接触）栅电极920A的左边缘与屏蔽电极933A的右边缘之间的末端。
类似的结构和特征在如图10G所示的沿着线Q3切割的台面区960G的剖视图中示出。在图10G中，台面区960G整体地设置在端接区904内。因此，源极滑槽导体954具有可与台面区960G绝缘（例如，不接触）的大体上平坦的底部表面。源极滑槽导体954可被配置为使用例如一个或多个过孔来与台面区960G的至少一部分接触。
图10D为沿着线Q1切割的半导体器件900的槽910A的变型形式的侧剖视图。在该具体实施中，屏蔽电极930A与包括在横向槽983A中的电介质部分976A接触。但是，屏蔽电极930A沿着槽910A的纵向轴线D1具有恒定厚度R22。在该具体实施中，端接区904沿着横向槽983A的侧壁大约对齐。另外，屏蔽电极930A整体地设置在有源区902内，而不是具有设置在端接区904中的第一部分和设置在有源区902中第二部分。另外，IED940的栅极电介质部分942与包括在横向槽983A中的电介质部分976A接触。在此类具体实施中，IED的栅极电介质部分942可称为且可用作突出电介质（类似于，例如图9L所示的突出电介质974A）。
图10E和10F示出了侧剖视图，这些侧剖视图为图10A所示的槽910A的槽结构的变型形式。如图10E所示，栅电极920A比图10F所示的栅电极920A凹陷更小程度。因此，设置在栅电极920A与层间电介质992之间的场电介质974在图10E中比在图10F中更薄。
在图10E内，场电介质974的在有源区902内的第一部分具有小于场电介质974的包括在端接区904中的第二部分的厚度的厚度。同样如图10E所示，场电介质974沿着栅电极920A的顶部表面具有相对恒定的厚度。
在图10F内，场电介质974的在有源区902内的第一部分具有与场电介质974的包括在端接区904中的第二部分的厚度大约相同的厚度。在图10F中，场电介质974具有设置在屏蔽电极930A的部分933A上方（以及ILD992下方）的第三部分，该第三部分具有小于场电介质974的第一部分和/或场电介质974的第二部分的厚度的厚度。同样如图10E所示，场电介质974沿着栅电极920A的顶部表面具有相对恒定的厚度。可以除互相排斥的组合外的任何组合来组合图10B、10D、10E和10F中所示的特征。
图10H为沿着图10A所示的线Q4切割的槽910G的侧剖视图。在该具体实施中，槽910G整体地设置在端接区904内。如图10H所示，屏蔽电极930G具有沿着槽910G的底部从电介质970G延伸至场氧化物974的厚度。氧化物974可沿着平面D4对齐。设置在槽910G内的屏蔽电极930G可凹陷。
图10I为沿着图10A所示的线Q5切割的与端槽910C相邻的台面区960G的侧剖视图。在该具体实施中，台面区960G设置在掺杂区938的外部。因此，台面区960G不包括阱掺杂物区。
图10J为沿着图9A所示的线Q6切割的端槽910C的侧剖视图。端槽910C具有设置在其中的电介质970C。尽管未示出，但在一些具体实施中，端槽910C的至少一部分可包括屏蔽电极。端槽910C可具有与例如槽910A的长度大约相同的长度（沿着纵向方向D1）。
图10J为沿着图9A所示的线Q7（沿着纵向轴线D2）切割的横向槽983A的侧剖视图。横向槽983A具有设置在其中（例如，从横向槽983A的底部向横向槽983A的顶部设置）的电介质973A。尽管未示出，但在一些具体实施中，横向槽983A的至少一部分可包括屏蔽电极。横向槽983A可具有与例如槽910A的长度大约相同的长度（沿着纵向方向D1）。
图10M为图10H的变型形式。如图10M所示，半导体器件900包括经凹陷的电介质部分974G（与设置在图9M所示的屏蔽电极930G上方的电介质类似或相同）。因此，屏蔽电极930G的一部分凹陷至低于电介质部分974G（例如，突出电介质），且电介质部分974G耦合至包括在横向槽983A内的电介质部分976A。包括电介质部分974A（其与图10M所示的电介质部分974G一致）的半导体器件900的又另一变型形式在图10O中示出。图10O为图10B的变型形式，且屏蔽电极930A的部分933A被排除。
图10N示出了半导体器件900的另一变型形式。如图10N所示，阱掺杂物区962A的边缘964G通过具有长度R24的间隙（例如，半导体区）与横向槽983A（例如，横向槽983A的侧壁）分隔。长度R24可小于或等于长度R25（图10M或10O中示出），或者大于长度R25。长度R24可小于或等于长度R29（图10E中示出，从横向槽983A至栅电极920A的边缘），或者大于长度R29。在诸如图10F的其他图中也示出了长度R29。在该具体实施中，为了所需的电荷平衡处理，长度R24（其可称为侧向平衡长度）等于或大于深度R3（图10B、10D、10E、10F和10O中示出）。&
在该具体实施中沿着与图10A相关的线Q8至Q10的横截面的一般特征类似于图9I至图9K以及图9N所示的沿着切割线Q8至Q10的特征。因此，不结合图10A示出沿着线Q8至Q10的剖视图。
图11A至图11E为示意图，示出了图9A至图9N以及图10A至图10O所示的半导体器件900的至少一些特征的变型形式。因此，总体上保留了图9A至图9N以及图10A至图10O中包括的参考符号和特征，并且不再结合图11A至图11E描述一些特征。具体地，图11B至图11E分别示出了沿着切割线Q8至Q10的变型形式。
如图11A所示，周边槽910L包括沿着纵向轴线D1对齐的包括在所述多个槽910内的部分。周边槽910L不同于周边槽990A、990B，因为周边槽910L填充有电介质（且不包括屏蔽电极），而周边槽990A、990B每者均包括屏蔽电极。
另外，如图11A至图11M所示，端槽910C耦合至横向槽983A。端槽910C和横向槽983A可共同称为具有横向部分的周边槽。
在该具体实施中，端槽910C的至少一部分耦合至槽910G（例如，与槽910G重叠），所述槽910G为内侧槽917的最外侧槽。端槽910C和槽910G沿着纵向轴线D1耦合。因此，半导体器件900不包括端槽910C与槽910G之间的台面区。换句话讲，端槽910C和槽910G组合以形成单个槽结构。
图11B为沿着穿过主槽部分912的与所述多个槽910正交的线Q8（图11A中示出）切割的侧剖视图。在该具体实施中，栅极滑槽导体952设置在所述多个槽910上方，且线Q8沿着所述多个槽910中的内侧槽917的相对浅的部分相交。端槽910L和910C（即，端槽913）两者均包括电介质而不具有屏蔽电极，而所述多个槽910的沿着该切割线Q8的其余者（其包括内侧槽917）每者均包括屏蔽电极。另外，端槽910L、910C的深度R12大于槽的包括屏蔽电极的其余者（例如，非端槽、内侧槽917）的深度。
如图11B所示，端槽910C耦合至槽910G。换句话讲，端槽910C的轮廓与有源槽910G的轮廓相交或重叠。槽910G具有浅于端槽910C的深度R12的深度R23。另外，槽910G包括屏蔽电极（沿着槽910G的横截面中心线），而端槽910C不包括屏蔽电极（例如，排除屏蔽电极、沿着槽910G的横截面中心线包括电介质）。端槽910C可包括屏蔽电极（例如，凹陷电极、电气浮动的屏蔽电极等）。槽910G可填充有电介质（沿着槽910G的横截面中心线）使得槽910G的至少该剖视图不包括屏蔽电极。
由端槽910C和槽910G限定的单个槽结构可具有两个凹部或槽底部（或浅凹），其中单个槽结构中的槽的一者的深度大于单个槽结构中的另一个槽（或相邻槽或耦合槽）的深度。在图11B所示的该具体实施中，槽910C的深度大于槽910G和910K。尽管未示出，但槽910G的深度可大于槽910C，槽910G的深度可大于槽910K，或者槽910G的深度可大于槽910K和910C两者。由于这两个槽结构重叠，因此组合槽（例如，槽910G和端槽910C）可限定点911（或顶点）。诸如槽910G和910C的槽的重叠可包括在本文所描述的实施例（诸如与图3A至图7J、图9A至图10O和/或图12A至图17J相关的那些）的任一者中。
如图11B所示，内侧槽917之间的台面区包括阱掺杂物区。在该具体实施中，台面区960G（以及阱掺杂物区962G）可为接地的或电气浮动的台面区。台面区960G（以及阱掺杂物区962G）可耦合至源极电位。在一些具体实施中，一个或多个诸如端槽913的端槽之间的台面区和/或诸如过渡区槽915的过渡区槽之间的台面区可以是电气浮动的或接地的。所述一个或多个端槽之间的台面区和/或过渡区槽之间的台面区可耦合至源极电位。另外，在一些具体实施中，设置在过渡区槽915与端槽913之间的台面区可以是电气浮动的或接地的。设置在过渡区槽915与端槽913之间的台面区可耦合至源极电位。
在该具体实施中，端槽913的每一者的宽度大于内侧槽917的宽度。例如，如图11B所示，主槽部分中的端槽910L具有大于槽910E的主槽部分的宽度R8的宽度R26。另外，如图11B所示，端槽910C和槽910G的组合的宽度R27大于端槽910L的宽度R26。尽管未示出，但端槽910C和/或槽910G可具有一宽度，该宽度经限定使得端槽910C和槽910G的组合的宽度R27等于或小于端槽910L的宽度R26。在其他具体实施中，槽910G的宽度可大于或小于槽910K。
图11C为沿着穿过主槽部分912的和栅极滑槽导体952与源极滑槽导体954之间的所述多个槽910正交的线Q9（图11A中示出）切割的侧剖视图。在该视图中包括所述多个槽910中的不同类型的内侧槽917。端槽913包括电介质而不具有屏蔽电极，而所述多个槽910的沿着该切割线Q9的其余者每者均包括至少一个屏蔽电极。具体地，可称为过渡区槽915（其包括在内侧槽917中）的槽910G和910K两者均包括接地的屏蔽电极且每者均不包括栅电极。其余槽（不包括端槽913和过渡区槽915）每者均包括栅电极和屏蔽电极。由于上文关于切割线Q9描述的许多特征在该具体实施中均适用，因此这里不再对它们进行描述。
图11D为沿着穿过端接区904并进入有源区902的图11A所示的线G10切割的所述多个槽910的主槽部分912的侧剖视图。所述多个槽910的剖视图的一部分包括在端接区904中，所述多个槽910的剖视图的一部分包括在有源区902中。由于上文关于切割线Q10描述的许多特征在该具体实施中均适用，因此这里不再对它们进行描述。
图11E为在槽910G中包括凹陷屏蔽电极的图11D的变型形式的侧剖视图。此类凹陷屏蔽电极可包括在槽（例如，在例如图11B至图11D中示出的槽910G、910K、910I等）的一者或多者中。尽管图11E未示出，但在一些具体实施中，槽910G和910K的一者或多者可为有源槽（其包括栅电极和屏蔽电极）。
图12A至图12L为示意图，示出了上文所描述的半导体器件900的至少一些特征的变型形式。因此，总体上保留了上文结合半导体器件900描述的参考符号和特征，并且不再结合图12A至图12L描述一些特征。周边槽910L（在图10A至图11E中示出），尽管不包括在图12A至图12L所示的具体实施中，但可任选地包括。
如图12A至图12L所示，端槽910C耦合至横向槽983A。端槽910C和横向槽983A可共同称为具有横向部分的周边槽。端槽910C和/或横向槽983A可使用同一蚀刻工艺或多个单独的蚀刻工艺来制造。
图12B为示意图，示出了沿着线Q1切割的半导体器件900的侧剖视图。槽910A包括设置在其中的电介质970A。如图12B所示，栅电极920A和屏蔽电极930A设置在槽910A中，由极间电介质940的至少一部分分隔（例如，绝缘）。在该具体实施中，屏蔽电极989A设置在横向槽983A内。在图12B中，屏蔽电极930A具有大约恒定的厚度。屏蔽电极930A可具有沿着纵向轴线D1变化的厚度。
设置在横向槽983A中的电介质部分976A具有大约等于包括在槽910A中的电介质970A的厚度R2的底部厚度R31。厚度R31沿着横向槽983A的中心线测得且在设置在横向槽983A内的屏蔽电极989A的底部表面与横向槽983A的底部表面之间测得。厚度R31可不同于（例如，大于、小于）厚度R2。
横向槽983A的电介质部分976A耦合至包括在槽910A中的电介质970A。可使用一种或多种不同的电介质形成工艺（例如，热电介质形成工艺、沉积工艺）来形成电介质部分976A和电介质970A。因此，电介质部分976A和电介质970A可为不同的电介质。
图12C为沿着线Q2切割的台面区960A的侧剖视图。在该侧剖视图中，阱掺杂物区962A在源极滑槽954下方且在栅极滑槽导体952下方延伸。在该具体实施中，阱掺杂物区962A接触包括在横向槽983A中的电介质部分976A。类似于例如图10N所示，阱掺杂物区962A的边缘964A（通过间隙（例如，半导体区））与横向槽983A分隔。在该具体实施中，为了所需的电荷平衡处理，分隔距离（其可称为侧向平衡长度）等于或大于深度R3（图12B、12D、12E和12G中示出）。
类似的结构和特征在如图12F所示的沿着线Q3切割的台面区960G的剖视图中示出。在图12F中，台面区960G整体地设置在端接区904内。类似于例如图10N所示，阱掺杂物区962G的边缘964G（通过间隙（例如，半导体区））与横向槽983A分隔。
图12D为沿着线Q1切割的半导体器件900的槽910A的变型形式的侧剖视图。在该具体实施中，屏蔽电极930A和栅电极920A具有类似于图10B所示配置的配置。除结合图10B所描述的特征外，该剖视图还示出栅电极920A可任选地具有恒定厚度而不具有凹陷部分。屏蔽电极930A的部分933A在槽910A内具有一竖直高度（或顶部表面），该竖直高度（或顶部表面）高于屏蔽电极930A的凹陷在槽910A内的部分931A的顶部表面。屏蔽电极930A的部分933A在槽910A内还具有一厚度（或竖直厚度），该厚度（或竖直厚度）大于屏蔽电极930A的部分931A的厚度。部分933A沿着横向槽983A的轮廓（例如，侧壁轮廓）（以虚线示出）竖直延伸。屏蔽电极930A的部分933A具有一设置在栅电极920A的边缘（以及栅极电介质部分942）与横向槽983A之间的部分。
图12E为沿着线Q1切割的半导体器件900的槽910A的另一变型形式的侧剖视图。在该具体实施中，屏蔽电极930A和栅电极920A具有类似于图12B所示配置的配置。除结合例如图10B和图12B所描述的特征外，该剖视图还示出屏蔽电极989A可任选地具有凹陷屏蔽电极（或非凹陷电极（未示出））。如图12E所示，栅电极920A具有与横向槽983A相交（例如，接触、重叠）的边缘。另外，屏蔽电极930A具有与横向槽983A相交（例如，接触、重叠）的边缘。栅电极920A的边缘与屏蔽电极930A的边缘竖直地对齐，且栅电极920A的边缘和屏蔽电极930A的边缘与横向槽983A的侧壁（例如，以虚线示出的侧壁轮廓）竖直地对齐。
图12G为沿着线Q4切割的半导体器件900的槽910G的另一变型形式的侧剖视图。在该具体实施中，屏蔽电极930A具有类似于图10H所示配置的配置。除结合例如图10H所描述的特征外，该剖视图还示出屏蔽电极989A可任选地具有凹陷屏蔽电极（或非凹陷电极（未示出））。
图12H为沿着线Q4切割的半导体器件900的槽910G的另一变型形式的侧剖视图。在该具体实施中，屏蔽电极930G具有凹陷部分936G和非凹陷部分937G。屏蔽电极930G的凹陷部分936G具有小于屏蔽电极930G的非凹陷部分937G的厚度R34的厚度R33。如图12H所示，场电介质974具有一部分，该部分在屏蔽电极930G的凹陷部分936G上方（例如，在凹陷部分936G与ILD992之间）具有一厚度，该厚度大于场电介质974在屏蔽电极930G的非凹陷部分937G上方（例如，在非凹陷部分937G与ILD992之间）的厚度。
如图12H所示，凹陷部分936G的顶部表面可大约与屏蔽电极989A的顶部表面（其由虚线示出）对齐（例如，水平地对齐）。但是，屏蔽电极989A的底部表面可深于屏蔽电极930G的部分936G的底部表面。屏蔽电极989A的底部表面可与屏蔽电极930G的部分936G的底部表面大约相同，或小于屏蔽电极930G的部分936G的底部表面。凹陷部分936G的顶部表面可不与屏蔽电极989A的顶部表面对齐。屏蔽电极989A可任选地为非凹陷电极（未示出）。
在一些具体实施中，屏蔽电极930G的凹陷部分936G的长度R35（在可称为突出电介质的电介质部分974G下方且与该电介质部分974G一致）可设置在端接区904内。在该具体实施中，屏蔽电极930G的凹陷部分936G的长度R35具有设置在（例如，竖直地设置在）栅极滑槽导体952下方的至少第一部分以及设置在（例如，竖直地设置在）源极滑槽导体954下方的第二部分。在一些具体实施中，屏蔽电极930G的凹陷部分936G的长度R35具有设置在（例如，竖直地设置在）栅极滑槽导体952下方的至少第一部分并且不具有设置在（例如，竖直地设置在）源极滑槽导体954下方的第二部分。凹陷部分936G可止于栅极滑槽导体952下方。屏蔽电极930G的凹陷部分936G的长度R35可延伸到有源区902中。因此，在一些具体实施中，屏蔽电极930G的凹陷部分936G的至少一部分可设置在端接区904内，且屏蔽电极930G的凹陷部分936G的一部分可设置在有源区902内。如图12L所示，屏蔽电极930G可沿着槽910G的相对大的部分（或几乎整体）凹陷。
图12I为沿着图9A所示的线Q6切割的端槽910C的侧剖视图。端槽910C具有设置在其中的屏蔽电极930C和电介质970C。端槽910C可具有与例如槽910C的长度大约相同的长度（沿着纵向方向D1）。在该具体实施中，电介质970C沿着槽910C的末端表面（例如，竖直末端表面）具有一厚度R37，该厚度R37大约等于沿着槽的底部表面的厚度R31。厚度R37和厚度R31可与例如图12B所示的厚度R2大约相同。厚度R37和/或厚度R31可不同于（例如，大于、小于）例如图12B所示的厚度R2。
尽管图12I未示出，但屏蔽电极930C（或其部分）可凹陷在槽910C内。在此类具体实施中，屏蔽电极930C的厚度可小于图12I所示的厚度。屏蔽电极930C可以是电气浮动的，或可经由源极滑槽导体954耦合至源极电位。由于横向槽983A的特征（及选项）几乎与端槽910C的那些相同，因此不示出沿着线Q7切割的横向槽983A的剖视图。
图12J为沿着与栅极滑槽导体952与源极滑槽导体954之间的所述多个槽910正交的线Q9（图12A中示出）切割的侧剖视图。在该视图中包括所述多个槽910中的不同类型的内侧槽917。端槽910C包括屏蔽电极930C（沿着竖直中心线），且所述多个槽910的沿着该切割线Q9的其余者每者均包括至少一个屏蔽电极。
图12K为示出了图12E所示的半导体器件900的部分的变型形式的示意图。如图12K所示，半导体器件900包括电介质部分974A（类似于结合例如图9和10描述的部分（例如，突出电介质））。电介质部分974A耦合至包括在横向槽983A中的电介质976A。
图10N示出了半导体器件900的另一变型形式。如图10N所示，阱掺杂物区962A的边缘964G通过具有长度R24的间隙与横向槽983A（例如，横向槽983A的侧壁）分隔。长度R24可小于或等于长度R25（图10M或10O中示出），或者大于长度R25。长度R24可小于或等于长度R29（图10E中示出，从横向槽983A至栅电极920A的边缘），或者大于长度R29。在诸如图10F的其他图中也示出了长度R29。
图13A至图13L为示意图，示出了图9A至图9N所示的半导体器件900的至少一些特征的变型形式。因此，总体上保留了图9A至图9N中包括的参考符号和特征，并且不再结合图13A至图13L描述一些特征。
如图13A至图13L所示，降容槽998（其包括降容槽998A至998E）设置在栅极滑槽导体952下方。同样如至少图13A所示，表面栅极触点953设置在降容槽998与栅极滑槽导体952之间。在该具体实施中，在半导体器件900中包括表面栅电极922。阱注入（其由掺杂区938A限定）至少部分地由表面栅电极992阻挡。在一些具体实施中，表面栅电极922的至少一部分可凹陷至低于台面区。在其他具体实施中，氧化物填充槽设置在器件栅极焊盘（未示出）中的表面栅极多晶硅下。
图13B为示意图，示出了沿着线Q1切割的半导体器件900的侧剖视图。如图13B所示，降容槽998每者均具有大约等于周边槽910L和/或横向槽983A的深度R1的深度。降容槽998的每一者还具有大约等于周边槽910L（和横向槽983A）的宽度R19的宽度。在一些具体实施中，可使用与用于形成周边槽910L和/或横向槽983A的相同工艺来形成降容槽998的一者或多者。
在一些具体实施中，降容槽998的一者或多者可具有不同于周边槽910L和/或横向槽983A的深度和/或宽度。例如，降容槽998的一者或多者可具有类似于周边槽990A和/或990B的深度和/或宽度。在一些具体实施中，降容槽998的一者或多者可包括屏蔽电极（未示出）。
图13B示出的包括屏蔽电极997的降容槽998的一者或多者的实例在图13K中示出。在一些具体实施中，少于全部的降容槽998可包括屏蔽电极997。在该具体实施中，屏蔽电极997凹陷在降容槽998内。屏蔽电极997可不凹陷在降容槽998内。在例如图13C、13D、13E和/或13F所示的降容槽998的一者或多者中可包括一个或多个屏蔽电极997。沿着降容槽998E（切割线Q6）的屏蔽电极997的剖视图在图13L中示出。
重新参考图13B，表面栅电极922设置在极间电介质992与降容槽998之间。外延层908的至少一部分通过场电介质974与表面栅电极922绝缘。场电介质974的至少一部分设置在表面栅电极922与降容槽998的一者或多者之间。
由于降容槽998设置在栅极滑槽导体953与漏极（未示出）之间，因此降容槽998可降低栅极对漏极的电容。在一些具体实施中，类似于降容槽998的一个或多个降容槽可形成在例如栅极焊盘（未示出）下方。
图13C为沿着线Q2切割的台面区960A的侧剖视图。在该侧剖视图中，阱掺杂物区962A在源极滑槽导体954下方延伸。在该具体实施中，阱掺杂物区962A接触包括在横向槽983A中的电介质部分976A。根据先前的实例，于其中可能扩展阱掺杂物区962A的区域以线961示出。
如图13C所示，阱掺杂物区962A通过外延层908的至少一部分与例如横向槽983A分隔。在一些具体实施中，阱掺杂物区962A与横向槽983A之间的距离可小于图13C所示，或大于图13C所示。
类似的结构和特征（如图13C所包括）在沿着线Q3（图13D中示出）切割的台面区960G的剖视图中示出。在图13D中，台面区960G整体地设置在端接区904内。
图13E为沿着图13A所示的线Q4切割的槽910G的侧剖视图。在该具体实施中，槽910G整体地设置在端接区904内。如图13E所示，屏蔽电极930G具有沿着槽910G的底部从电介质970G延伸至场氧化物974的厚度。氧化物974可沿着平面D4对齐。设置在槽910G内的屏蔽电极930G可凹陷。
图13E为沿着图13A所示的线Q5切割的侧剖视图。该剖视图的至少一部分与降容槽、周边槽910L和横向槽983A相交。另外，该剖视图的至少一部分还是长槽910C，该槽910C是电介质填充槽。
图13G为沿着图13A所示的线Q6切割的侧剖视图。该剖视图沿着降容槽998E对齐。如图13G所示，降容槽998E具有在水平方向上一直延伸至或几乎至栅极滑槽导体952（其在末端959的竖直上方）的边缘958的末端959。因此，降容槽998E的末端959可设置在栅极滑槽导体952的至少一部分下方（例如，竖直下方）。在一些实施例中，降容槽998E的末端959可延伸超出栅极滑槽导体952的边缘958，使得在从上方观察时，降容槽998E的末端959不竖直地设置在栅极滑槽导体952的一区域下方。类似地，当从上方观察时，降容槽998E的末端959可设置在由表面栅电极922限定的区域下方或可延伸超出该区域。
图13G为沿着图13A所示的线Q7切割的侧剖视图。该剖视图与周边槽910L相交且沿着横向槽983A对齐。如图13G所示，周边槽910L和横向槽983A两者均设置在表面栅电极922下方。
图13I为沿着与所述多个槽910正交的线Q8（图13A中示出）切割的侧剖视图。在该具体实施中，内侧槽之间的台面区不包括阱掺杂物。在该具体实施中，表面栅电极922设置在所述多个槽910上方，且线Q8沿着所述多个槽910中的内侧槽917的相对浅的部分相交。端槽910L和910C（即，端槽913）两者均包括电介质而不具有屏蔽电极，而所述多个槽910的沿着该切割线Q8的其余者（其包括内侧槽917）每者均包括屏蔽电极。另外，端槽910L、910C的深度R12大于槽的包括屏蔽电极的其余者（例如，非端槽、内侧槽917）的深度。
图13J为沿着穿过端接区904并进入有源区902的图13A所示的线Q9切割的所述多个槽910的侧剖视图。所述多个槽910的剖视图的一部分包括在端接区904中，所述多个槽910的剖视图的一部分包括在有源区902中。由于上文关于切割线Q9描述的许多特征在该具体实施中均适用，因此这里不再对许多元件进行描述。
如图13J所示，阱掺杂物区962G使用源极触点957G来与源极滑槽导体954接触。因此，内侧槽917中的最外侧槽（最接近周边槽990A、990B）与通过源极触点957G与源极滑槽导体954接触的阱掺杂物区962G接触。在该具体实施中，内侧槽917中的最外侧槽为耦合至端槽910C的槽910G。在一些实施例中，内侧槽917中的最外侧槽（其可与电耦合至源极的阱掺杂物区相邻）可为不耦合至端槽的独立槽。
图14A至图14K为侧剖视图，示出了用于构建半导体器件1400的一个或多个特征的方法。半导体器件1400可类似于上文所描述的半导体器件。该方法可称为单硬掩膜工艺。槽可沿着纵向轴线（例如，纵向轴线D1）对齐，且可包括在平行槽（例如，图3A所示的所述多个槽310）的集合中。
如图14A所示，第一掩膜1403形成在半导体衬底（未示出）的外延层1408上。第二掩膜1404形成在第一掩膜1403的至少一部分上面。在一些实施例中，第一掩膜1403可为硬掩膜（例如，基于氧化物的掩膜）（而不是可为软掩膜的聚合或其他有机材料）。图14A示出了形成在外延层1408中的槽1410（图14B中示出）的一部分1411。槽1410的部分1411可与横向槽、周边槽、槽延长部分等相关联。
在槽1410的部分1411已形成之后，移除第二掩膜1404，从而留下第一掩膜1403。开始部分1411和暴露区域1407的蚀刻以形成图14B所示的槽1410。
可修改本文所描述的加工步骤使得横向槽可形成在槽1410的至少一部分内且在与槽1410的所述至少一部分垂直的方向上形成。
图14C示出了电介质1471的在槽1410内的形成。在将电介质1471形成在槽1410内之前，移除第一掩膜1403。
在该实施例中，由于第一部分1414窄于第二部分1410，因此电介质1471可在为槽1410的第二部分1412的侧壁和底部表面形成衬底的同时填充槽1410的第一部分1414。如图14C所示，电介质1471的边缘1472从槽1410的第一部分1414的边缘1413处偏移（例如，侧向地偏移）。
图14D示出了屏蔽电极1430在槽1410中的形成。在已将屏蔽电极1430形成在槽1410内之后，可如图14E所示移除屏蔽电极1430的一部分。可蚀刻屏蔽电极1430的一部分以将屏蔽电极1430凹陷到槽1410内。尽管未示出，但在一些具体实施中，还可形成表面屏蔽电极。
如图14F所示，屏蔽电极1430进一步凹陷到槽1410内。在已形成屏蔽电极1430的轮廓之后，如图14G所示形成电介质1476。尽管未示出，但在已形成极间电介质1440之后，还可形成栅极电介质。
如图14H所示，可使用CMP工艺或蚀刻工艺的任意组合来限定并凹陷极间电介质1440。如图14H所示，极间电介质1440还凹陷到槽1410的第二部分1412内。
在已如图14H所示形成极间电介质1440的轮廓之后，可如图14I所示形成栅电极1420。栅电极1420凹陷以形成图14J所示的栅电极1420轮廓。在该具体实施中，形成表面栅电极1422和通道止挡1494。
如图14K所示，形成层间电介质1492。栅极滑槽导体1452和源极滑槽导体1454在图14K中示出。可形成通向栅极滑槽导体1452和源极滑槽导体1454的过孔。
图15A至图15O为侧剖视图，示出了用于构建半导体器件1500的一个或多个特征的另一方法。半导体器件1500可类似于上文所描述的半导体器件。在一些具体实施中，图15A至图15O所示的方法可称为双槽端接工艺，因为形成第一槽且在随后形成与第一槽自对齐的第二槽。侧剖视图中示出的槽可沿着纵向轴线（例如，纵向轴线D1）对齐，且可包括在平行槽（例如，图3A所示的所述多个槽310）的集合中。
如图15A所示，掩膜1503形成在半导体衬底（未示出）的外延层1508上。外延层1508可形成在半导体衬底内或半导体衬底的顶部上。在一些实施例中，掩膜1503可为硬掩膜。图15A示出了使用蚀刻工艺穿过掩膜1503形成在外延层1508中的端接槽1511（其包括槽1511A至1511C）。在一些实施例中，端接槽1511的一者或多者可为横向槽（例如，图3A所示的横向槽380A、图7A所示的横向槽383A）、周边槽（例如，图3A所示的周边槽390A、图9A所示的周边槽910L）、槽延长部分（例如，图3A所示的槽延长部分314A）等。
在该具体实施中，端接槽1511包括三个单独的端接槽。在一些具体实施中，可形成少于三个端接槽（例如，单个端接槽、一对端接槽）或端接槽（诸如图13所示的那些）的系列。在一些实施例中，端接槽1511C可称为横向槽。
在已形成端接槽1511之后，移除掩膜1503，且如图15B所示将电介质1579形成在端接槽1511内及外延层1508的表面1507上。在该具体实施中，将电介质1579的部分1578（包括部分1578A至1578C）形成在端接槽1511内，并将电介质1579的部分1577形成在外延层1508的表面1507上。电介质1579的部分1578可称为电介质部分。
在一些实施例中，可使用一种或多种不同的电介质形成工艺来形成电介质1579。例如，可使用热生长工艺来形成电介质1571的可为氧化物的第一部分，且可使用沉积工艺（例如，次常压化学汽相沉积(SACVD)工艺）来形成电介质1571的第二部分，或反之亦然。电介质1579可包括硼硅酸盐玻璃(BSG)。
在端接槽1511已填充有电介质1579的电介质部分1578之后，移除设置在外延层1508的表面1507（例如，顶部表面）上的沿着平面D4对齐的电介质1579的部分1577。设置在端接槽1511内且基本上沿着平面D4对齐的电介质部分1578保留在端接槽1511内，且电介质部分1578的顶部表面暴露。例如，设置在端接槽1511A内的电介质部分1578A的一者可具有在部分1577移除后暴露的顶部表面。在一些具体实施中，可使用湿法蚀刻、干法蚀刻和/或CMP工艺的任意组合来移除部分1577。
如图15C所示，掩膜1504（或其部分）形成在外延层1508的表面的至少一部分上。如图15C所示，掩膜1504具有设置在外延层1578的暴露顶部表面上面的至少一部分。形成（例如，限定）掩膜1504中的开口1509使得周边槽1590可蚀刻到外延层1508中。另外，暴露外延层1508的区域1506使得槽1510（或槽1510的主部分1512）的蚀刻可以发生（例如，蚀刻）。
如图15D所示，使用掩膜1504来将周边槽1590和槽1510形成在外延层1508中。在一些实施例中，槽1510可称为有源槽，或可具有设置在半导体器件1500的有源区内的至少一部分。如图15D所示，周边槽1590的一者或多者具有大约等于槽1510的深度N2的深度N1。
在该实施例中，执行槽1510的蚀刻使得槽1510可邻接端接槽1511C并与端接槽1511C自对齐。如图15D所示，掩膜1504的边缘1501从设置在端接槽1511C中的电介质部分1578C的边缘1518偏移，使得过度蚀刻可保证槽1510即使在具有一些对齐不准的情况下亦邻接端接槽1511C。换句话讲，设置在端接槽1511C中的电介质部分1578C的少于全部的顶部表面可由掩膜1504覆盖，使得电介质部分1578C的顶部表面的至少一部分暴露于蚀刻。在一些实施例中，电介质部分1578C的顶部表面的暴露于蚀刻的部分可沿着边缘1518对齐（或与边缘1518续接）以与槽1510接触。
尽管未示出，但可修改本文所描述的加工步骤使得横向槽可蚀刻在槽1510的至少一部分内且在与槽1510的所述至少一部分垂直的方向上蚀刻。可使用用于形成端接槽1511的相同工艺来形成横向槽。
可使用湿法蚀刻、干法蚀刻和/或CMP工艺的任意组合来如图15E所示移除掩膜1504（图15D中示出）。在掩膜1504已移除之后，将电介质1571形成在槽1510内、端接槽1511上面以及周边槽1590内。在一些实施例中，可使用一种或多种不同的电介质形成工艺来形成电介质1571。例如，可使用热生长工艺来形成电介质1571的可为氧化物的第一部分，且可使用沉积工艺（例如，次常压化学汽相沉积(SACVD)工艺）来形成电介质1571的第二部分。
如图15F所示，电介质1571的沿着周边槽1590的一者或多者的底部表面设置的部分的厚度可与电介质1571的沿着槽1510的底部表面设置的部分的厚度相同或大约相同。
在电介质1571形成之后，包括在端接槽1511C中的电介质部分1578C与电介质1571的一部分的宽度的组合宽度N3可大于图15F中所示的宽度且可大于电介质部分1578C独自的宽度。
图15G示出了屏蔽电极1530在槽1510中的形成。在一些实施例中，可使用沉积工艺（例如，多晶硅沉积工艺、原位掺杂(ISD)的无定形多晶硅沉积工艺）来将屏蔽电极1530形成在（例如，设置在）槽1510中的以及周边槽1590中的电介质1571上。在一些实施例中，如果端接槽1511的一者或多者未完全地填充有电介质部分1578，则可在端接槽1511的一者或多者中包括屏蔽电极1530的至少一部分。
在已将屏蔽电极1530形成在槽1510内和周边槽1590中之后，可如图15H所示移除屏蔽电极1530的一个或多个部分（以降低屏蔽电极1530的厚度）。具体地，可对屏蔽电极1530应用化学机械抛光(CMP)工艺以移除屏蔽电极1530的部分。在已执行CMP工艺之后，可蚀刻屏蔽电极1530的部分以将屏蔽电极1530凹陷到槽1510内。尽管未示出，但在一些具体实施中，还可形成表面屏蔽电极的至少一部分。
如图15I所示，屏蔽电极1530进一步凹陷到槽1510内。还可进一步凹陷周边槽1590内的屏蔽电极1530。可使用例如蚀刻工艺来凹陷屏蔽电极1530。屏蔽电极1530可经凹陷以具有类似于例如图9B或图10B所示的轮廓的轮廓。屏蔽电极1530可经凹陷以具有类似于例如图10O、图9L、图9M和/或图12H所示的轮廓的轮廓。
在已形成屏蔽电极1530的轮廓之后，如图15J所示形成电介质1576。将电介质1576形成在电介质1571的至少一部分上。在一些实施例中，可如图15K所示，可利用电介质1576形成极间电介质1540。在一些实施例中，可使用沉积工艺（例如，SACVD工艺）、热形成工艺等来形成电介质1576。在一些实施例中，电介质1576可包括硼硅酸盐玻璃(BSG)。在一些具体实施中，电介质1571和电介质1576中的一者或多者可限定场电介质（例如，图3B所示的场电介质374）。尽管未示出，但在已形成极间电介质1540之后，还可形成栅极电介质。
如图15K所示，可使用CMP工艺或蚀刻工艺的任意组合来限定并凹陷极间电介质1540。如图15K所示，极间电介质1540还凹陷到槽1510的第二部分1512内。
在已如图15K所示形成极间电介质1540的轮廓之后，可如图15L所示形成栅电极1520。在一些实施例中，可使用沉积工艺（例如，多晶硅沉积工艺、原位掺杂(ISD)的无定形多晶硅沉积工艺）来将栅电极1520形成在（例如，设置在）槽1510中的极间电介质1540上。
如图15M所示，栅电极1520凹陷以形成栅电极1520轮廓。在该具体实施中，形成表面栅电极1522和通道止挡1594。可修改与栅电极1520、极间电介质1540和/或屏蔽电极1530相关的加工，以限定轮廓（例如，图12B、图10O、图10F、图10E所示的轮廓）的不同集合。
如图15N所示，形成层间电介质1592。在一些实施例中，层间电介质1592可为例如硼磷硅酸盐玻璃(BPSG)层。栅极滑槽导体1552和源极滑槽导体1554在图15N中示出。还可形成通向栅极滑槽导体1552和源极滑槽导体1554的过孔。
图15O示出了可使用图15A至图15N所示的工艺制作的半导体器件1500的变型形式。在该变型形式中，单个端接槽1511D（其可用作横向槽）形成在外延层1508内。另外，如图15O所示，表面屏蔽电极1532形成在半导体器件1500内。
图16A至图16F为侧剖视图，示出了用于构建半导体器件1500的一个或多个特征的方法的变型形式。因此，总体上保留了图15A至图15O中包括的参考符号和特征，并且不再结合图16A至图16F描述一些特征。在该具体实施中，用于产生变型形式的工艺采用了与直至图15J相同的加工步骤。因此，该具体实施中的图16A与图15J一致。结合图16A至图16F所描述的工艺变型形式可与不包括表面屏蔽电极和/或表面栅电极的半导体器件（诸如，例如，图9B和10B所示的半导体器件）的至少一些特征一致。
如图16B所示，将电介质1571的至少一部分以及电介质1576的至少一部分移除。移除电介质1571的部分和电介质1576的部分，直至半导体器件1500的表面大体上平坦且在外延层1508的平面D4内。半导体器件1500可称为是经平坦处理的。
如图16B所示，可暴露先前由例如电介质1571所覆盖的元件的多者。例如，可暴露包括在周边槽1590中的电介质，电介质部分1578的一者或多者可具有暴露的顶部表面，可暴露设置在周边槽1590内的屏蔽电极，可暴露屏蔽电极1530的顶部表面，等等。
如图16C所示，从电介质1576中限定极间电介质1540。极间电介质1540可具有使用CMP工艺或蚀刻工艺的任意组合来限定的轮廓。如图16C所示，极间电介质1540还凹陷到槽1510的第二部分1512内。
在已如图16C所示形成极间电介质1540的轮廓后，可形成栅极电介质1575并且可如图16D所示将栅电极1520形成在栅极电介质1575上。在一些实施例中，可使用沉积工艺（例如，多晶硅沉积工艺、现场掺杂原位掺杂(ISD)的无定形多晶硅沉积工艺）来将栅电极1520形成在（例如，设置在）槽1510中的极间电介质1540上以及形成在栅极电介质1575上。
使用一个或多个掩膜和/或凹陷步骤（例如，蚀刻步骤）来凹陷栅电极1520，以形成图16E所示的栅电极1520的轮廓。如图16E所示，栅电极1520具有两个不同的凹陷部分——凹陷部分1523和凹陷部分1522。因此，栅电极1520的凹陷部分1523具有小于栅电极1520的凹陷部分1522的厚度。轮廓可类似于例如图10E和10F所示的栅电极的轮廓。栅电极1520可经修改具有不同的轮廓，诸如图12B、图10B和/或图10D所示的轮廓。栅电极1520可凹陷使得栅电极1520在横向长度上具有大体上恒定的厚度。
如图16F所示，形成层间电介质1592。在一些实施例中，层间电介质1592可为例如硼磷硅酸盐玻璃(BPSG)层。栅极滑槽导体1552和源极滑槽导体1554也形成并在图16F中示出。还可形成通向栅极滑槽导体1552的过孔1551以及通向源极滑槽导体1554的过孔（未示出）。
在一个总的方面，一种方法可包括在半导体衬底的外延层上形成掩膜以及使用第一掩膜来形成端接槽。该方法可包括移除掩膜，以及在端接槽内形成第一电介质的第一部分且在外延层的表面上形成第一电介质的第二部分。
该掩膜可为第一掩膜，且该方法可包括从外延层的表面上移除第一电介质的第二部分使得第一电介质的第一部分的表面暴露出，以及在外延层的至少该表面上以及在第一电介质的第一部分的暴露表面上形成第二掩膜。该方法可包括在第二掩膜中形成第一开口和第二开口，以及经由第二掩膜中的第一开口形成周边槽。该方法可包括经由第二掩膜中的第二开口形成有源槽的至少一部分，以及在周边槽中以及在有源槽的该部分中形成第二电介质。该方法可包括在有源槽中形成屏蔽电极。在一些具体实施中，端接槽为横向槽。在一些具体实施中，屏蔽电极为凹陷屏蔽电极。
在另一总的方面，一种装置可包括半导体区以及限定在半导体区内的第一槽。第一槽可具有沿着第一竖向轴线对齐的深度并且可具有沿着与第一竖向轴线正交的第一纵向轴线对齐的长度。该装置可包括设置在第一槽中的第一电介质以及限定在半导体区内的第二槽。第二槽可具有沿着第二竖向轴线对齐的深度并且可具有沿着与第二竖向轴线正交并且与第一纵向轴线正交的第二纵向轴线对齐的长度。第二槽的深度可浅于第一槽的深度，且交叉的第二槽可耦合至第一槽。在一些具体实施中，第二电介质可设置在第二槽中，且第二电介质可具有沿着第二槽的底部表面的部分，该部分具有一沿着第二竖向轴线的厚度，该厚度小于第一电介质的沿着第一槽的底部表面的部分的沿着第一竖向轴线的厚度。
在一些具体实施中，第一槽与端接区相关联且第二槽与有源区相关联。该装置可包括设置在第二槽中的屏蔽电极，以及设置在屏蔽电极上方的第二槽中的栅电极。在一些具体实施中，第一电介质具有U形横截面轮廓，且第二电介质具有U形横截面轮廓。
该装置可包括设置在第一槽中的第一屏蔽电极，以及设置在第二槽中的第二屏蔽电极。第一屏蔽电极可通过第一电介质与第二槽绝缘。在一些具体实施中，第二槽止于第一槽使得第一槽与第二槽续接。该装置可包括第三槽，第三槽可具有与第一槽的一部分平行对齐的至少一部分，第三槽可通过台面区与第一槽隔离。
该装置可包括设置在第一槽中的第一屏蔽电极，以及设置在第二槽中的第二屏蔽电极。第一屏蔽电极可具有底部表面，该底部表面具有深于设置在第二槽中的第二屏蔽电极的底部表面的竖直深度的竖直深度。
在一些具体实施中，第一电介质具有U形横截面轮廓。该装置可包括设置在第一槽中的第一电介质内的第一屏蔽电极，以及设置在第二槽中的第二屏蔽电极。该装置可包括设置在第二屏蔽电极上方的第二槽中的栅电极。栅电极可具有沿着一平面对齐的顶部表面。第二屏蔽电极可具有与该平面相交且设置在栅电极与第一电介质的侧壁之间的部分。
该装置可包括设置在第一槽中的第一屏蔽电极，以及设置在第二槽中的第二屏蔽电极。第一屏蔽电极可具有凹陷顶部表面，该凹陷顶部表面具有与设置在第二槽中的第二屏蔽电极的顶部表面大约相等的竖直深度。
该装置可包括设置在第二槽中的屏蔽电极。屏蔽电极可具有沿着第二纵向轴线的第一部分的具有竖直高度的第一部分，所述竖直高度不同于沿着第二纵向轴线的第二部分的屏蔽电极的第二部分的竖直高度。该装置可包括设置在第二槽中的屏蔽电极。屏蔽电极可沿着第二纵向轴线的第一部分具有凹陷部分并且可沿着第二纵向轴线的第二部分具有非凹陷部分。
在又另一总的方面，一种装置可包括具有沿着第一平面对齐的顶部表面的半导体区以及限定在半导体区内的槽。槽可具有在与第一平面正交的竖直方向上沿着第二平面对齐的深度并且可具有沿着与第二平面正交的纵向轴线对齐的长度。槽可具有主部分并且可具有延长部分，并且延长部分可具有深度不同于槽的主部分的底部表面的深度的底部表面。该装置可包括设置在主部分中且沿着第二平面对齐的屏蔽电介质，以及设置在槽的主部分中并且设置在屏蔽电介质与槽的主部分的底部表面之间的主电介质。该装置可包括与主电介质接触且设置在槽的延长部分中的延长电介质。延长电介质可具有与第二平面相交且在至少第一平面与延长部分的底部表面之间延伸的竖直厚度。
在一些具体实施中，槽的延长部分不包括电极。在一些具体实施中，槽为第一槽，且纵向轴线为第一纵向轴线。装置可包括沿着与第一纵向轴线正交的第二纵向轴线相交且跟槽的延长部分与槽的主部分的接合点相交的第二槽。
在一些具体实施中，槽的延长部分沿着纵向轴线具有一长度，该长度大于栅极滑槽的在可具有设置在槽的延长部分上方的至少一部分时的宽度。在一些具体实施中，槽为第一槽，且该装置可包括与第一槽平行对齐的多个电介质填充槽。所述多个电介质填充槽中的至少一个电介质填充槽可沿着一长度填充有电介质，该长度大于延长部分的沿着纵向轴线的长度。
在一些具体实施中，槽延长部分的深度浅于槽的主部分的深度。在一些具体实施中，槽延长部分的深度深于槽的主部分的深度。在一些具体实施中，槽的主部分沿着第一平面具有一宽度，该宽度不同于槽的延长部分的沿着第一平面的宽度。
在一些具体实施中，槽的主部分沿着第一平面具有一宽度，该宽度等于槽的延长部分的沿着第一平面的宽度。在一些具体实施中，槽的主部分沿着第一平面具有一宽度，该宽度大于槽的延长部分的沿着第一平面的宽度，并且槽延长部分的深度浅于槽的主部分的深度。在一些具体实施中，槽的主部分沿着第一平面具有一宽度，该宽度等于槽的延长部分的沿着第一平面的宽度，并且槽延长部分的深度深于槽的主部分的深度。
还将理解，在层被称为位于另一层或衬底上时，层可直接位于另一层或衬底上，或者中间层也可存在。还将理解，在元件（例如层、区域或衬底）被称为位于另一个元件上或连接至、电连接至、耦合至或电耦合至另一个元件时，元件可直接位于另一个元件上或连接或耦合至另一个元件，或者可存在一个或多个居间元件。相比之下，在元件被称为直接位于另一个元件或层上或直接连接至或直接耦合至另一个元件或层时，不存在居间元件或居间层。尽管在整个具体实施方式部分中可能未使用“直接位于……上”、“直接连接至”或“直接耦合至”等词，但示出为直接位于……上、直接连接或之间耦合的元件可被称为是这样的情况。可修正本专利申请的权利要求，以列举说明书中所述或图中所示的示例性关系。
如本说明书所用，除非以上下文的形式明确指示单数，否则单数形式包括复数形式。空间相关术语（例如，上面、上方、上、下面、以下、下方、下等）意在除图中所示的方位外涵盖所使用或操作的器件的不同取向。在一些具体实施中，上文及下文中的相关术语可分别包括竖直上方和竖直下方。在一些具体实施中，术语“相邻”可包括侧向地相邻或水平地相邻。
本文所述的各种技术的具体实施可在数字电子电路中或在计算机硬件、固件、软件中或在它们的组合中实现。方法的部分也可以通过专用逻辑电路（例如，FPGA（现场可编程门阵列）或ASIC（专用集成电路））执行，并且装置可实现为专用逻辑电路（例如，FPGA（现场可编程门阵列）或ASIC（专用集成电路））。
具体实施可在计算系统中实现，该计算系统包括后端组件（例如，数据服务器），或者包括中间件组件（例如，应用服务器），或者包括前端组件（例如，具有图形用户界面或网页浏览器的客户端计算机（用户可通过该客户端计算机与具体实施互动）），或者这样的后端组件、中间件组件或前端组件的任意组合。组件可通过数字数据通信的任何形式或介质（例如，通信网络）进行互连。通信网络的例子包括局域网(LAN)和广域网(WAN)，如互联网。
一些具体实施可使用各种半导体加工和/或封装技术来实现。一些具体实施可使用与半导体衬底相关的各种类型的半导体处理技术来实现，这些半导体衬底包括但不限于（例如）硅(Si)、砷化镓(GaAs)、碳化硅(SiC)和/或诸如此类。
虽然所述具体实施的某些特征已被示出为如本文所述，但本领域的技术人员现将可以想到许多修改、替代、变更和等效方案。因此，应当理解，所附权利要求旨在涵盖落入具体实施的范围内的所有此类修改形式和变更形式。应当理解，所述实施例仅以举例的方式而不是以限制的方式呈现，并且可在形式和细节方面进行各种变更。本文所述的装置和/或方法的任一部分可以以任何组合加以组合，但相互排斥的组合除外。本文所述的具体实施可包括所述不同具体实施的功能、部件和/或特征的各种组合和/或子组合。

Claims (17)

1.一种装置，包括：
半导体区；
槽，其限定在所述半导体区内，所述槽具有沿着竖向轴线对齐的深度并且具有沿着与所述竖向轴线正交的纵向轴线对齐的长度，所述槽具有包括在所述半导体区的端接区中的所述长度的第一部分并且具有包括在所述半导体区的有源区中的所述长度的第二部分；以及
电介质，其为所述槽的底部部分形成内衬，所述电介质具有设置在所述半导体区的所述端接区中的第一部分以及设置在所述半导体区的所述有源区中的第二部分，所述电介质的设置在所述端接区中的所述第一部分具有大于所述电介质的设置在所述有源区中的所述第二部分的竖直厚度的竖直厚度。
2.根据权利要求1所述的装置，其中所述槽具有在所述端接区中的与所述竖向轴线正交对齐且与所述水平轴正交对齐的第一宽度，所述槽具有在所述有源区中的与所述竖向轴线正交对齐且与所述水平轴正交对齐的第二宽度，所述槽的第一宽度小于所述槽的第二宽度。
3.根据权利要求1所述的装置，其中所述深度为在所述有源区中的第一深度，所述槽具有在所述端接区中的浅于所述第一深度的第二深度。
4.根据权利要求1所述的装置，其中所述深度为在所述有源区中的第一深度，所述槽具有在所述端接区中的浅于所述第一深度的第二深度，所述槽具有不同于所述第一深度且不同于所述第二深度的第三深度。
5.根据权利要求1所述的装置，其中所述纵向轴线为第一纵向轴线，所述槽为第一槽，所述深度为在所述有源区中的第一深度，所述槽具有在所述端接区中的浅于所述第一深度的第二深度，
所述装置还包括：
第二槽，其沿着与所述第一纵向轴线正交的第二纵向轴线对齐，所述第二槽与所述第一槽相交，所述第二槽具有第三深度，所述第三深度不同于所述第一深度且不同于所述第二深度。
6.根据权利要求1所述的装置，其中所述槽为第一槽，
所述装置还包括：
第二槽，其与所述第一槽平行对齐；以及
第三槽，其与所述第一槽相交且与所述第二槽相交使得所述第一槽中的所述电介质与设置在所述第二槽中的电介质接触并且与设置在所述第三槽中的电介质接触。
7.根据权利要求1所述的装置，其中所述槽为第一槽，
所述装置还包括：
第二槽，其与所述第一槽正交对齐且与所述第一槽相交，所述第一槽具有在所述第二槽的第一侧上的第一宽度，所述第一宽度大于在所述第二槽的第二侧上的第二宽度。
8.根据权利要求1所述的装置，其中所述槽的所述第一部分包括设置在所述第一部分中的电极并且所述槽的所述第二部分不包括电极。
9.根据权利要求1所述的装置，其中所述电介质的所述第一部分具有的底部表面的深度深于所述电介质的所述第二部分的底部表面的深度。
10.根据权利要求1所述的装置，其中所述槽为第一槽且所述电介质为第一电介质，
所述装置还包括：
第二槽，其在与所述第一槽平行的方向上对齐；以及
第二电介质，其在垂直于所述平行方向的方向上为所述第二槽的在所述半导体区的所述有源区的侧向的底部部分形成内衬，
所述第二电介质具有的厚度大体上等于所述第一电介质的在所述第一槽中的第一部分的竖直厚度。
11.一种装置，包括：
半导体区；
第一槽，其限定在所述半导体区内，所述槽具有包括在所述半导体区的端接区中的第一部分并且具有包括在所述半导体区的有源区中的第二部分；
电介质，其为所述槽的底部部分形成内衬，所述电介质具有设置在所述半导体区的所述端接区中的第一部分以及设置在所述半导体区的所述有源区中的第二部分，所述电介质的设置在所述端接区中的所述第一部分具有的厚度不同于所述电介质的设置在所述有源区中的所述第二部分的厚度；以及
第二槽，其与所述第一槽平行对齐且具有与所述第一槽的轮廓相交的轮廓。
12.根据权利要求11所述的装置，其中所述第一槽为包括栅电极和屏蔽电极的有源槽。
13.根据权利要求11所述的装置，其中所述第一槽包括屏蔽电极并且不包括栅电极。
14.根据权利要求11所述的装置，其中所述第二槽具有与所述第一槽平行对齐的第一部分并且所述第二槽具有与所述第一槽垂直对齐的第二部分，
所述装置还包括：
阱掺杂物区，其具有与所述第二槽的所述第二部分分隔的边缘。
15.根据权利要求11所述的装置，其中所述第一槽包括栅电极和屏蔽电极，所述屏蔽电极具有在所述有源区中的凹陷部分以及在所述端接区中的竖直延伸部分。
16.根据权利要求11所述的装置，其中所述第二槽具有与所述第一槽平行对齐的第一部分并且所述第二槽具有与所述第一槽垂直对齐的第二部分，
所述装置还包括：
突出电介质部分，其与设置在所述第二槽的所述第二部分中的电介质接触。
17.根据权利要求11所述的装置，其中所述第二槽具有与所述第一槽平行对齐的第一部分并且所述第二槽具有与所述第一槽垂直对齐的第二部分，
所述装置还包括：
栅电极，其具有与所述第二槽的所述第二部分的轮廓相交的边缘；以及
源电极，其具有与所述第二槽的所述第二部分的轮廓相交的边缘。
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C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
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Address after: Arizona, USA

Applicant after: Ficho Semiconductor Co.

Address before: American California

Applicant before: Ficho Semiconductor Co.

GR01 Patent grant
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