KR102135410B1 - 광전기 장치 및 이를 제조하는 방법 - Google Patents

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Abstract

반도체 기판 (14), 상기 기판의 표면(18) 상의 패드(20)들, 각각은 패드와 접촉하고 있는 반도체 소자(24)들, 및 상기 기판에서 상기 표면으로부터 연장되고, 및 각 패드 쌍에 대해, 한 패드는 다른 패드와 연결하는 유전체 부위 (22)를 포함하는 광전기 장치(10)을 제조하는 방법으로서; 상기 방법은: 상기 기판 상에 층(50)을 적층하는 단계; 상기 층 상에 분할물(52)들을 형성하는 단계; 상기 분할물로 덮여지지 않은 층의 부분들을 에칭하여 상기 패드들을 형성하는 단계; 상기 분할물들을 제거하는 단계; 및 상기 패드들과 상기 패드들로 덮여지지 않은 기판의 부분들을 질화시키는 단계을 연속적으로 포함하며, 상기 질화시키는 단계는: 상기 패드들을 제1 온도에서 질화시키는 제1 단계; 및 상기 패드들로 덮히지 않은 기판의 부분들을 제2의 상이한 온도에서 질화시키는 제2 단계를 연속적으로 포함하는 방법.

Description

광전기 장치 및 이를 제조하는 방법{Optoelectric device and method for manufacturing the same}
본 특허 출원은 프랑스 특허 출원 제FR12/60208호, 제FR12/60209호 및 제FR12/60232호, 그리고 미국 가특허 출원 제 US61/726246호의 우선권을 주장한다.
본 개시는 반도체 물질, 반도체 물질에 기반한 장치, 및 이들의 제조 방법에 관한 것이다. 더 상세하게는, 본 개시는 삼차원 소자, 특히 반도체 마이크로와이어 또는 나노와이어를 포함하는 장치에 관한 것이다.
주된 요소로서 III 족 원소와 V 족 원소를 포함하는, 이하에서 III-V 화합물로 지칭하게 되는, 성분 (예를 들어, 질화 갈륨 GaN)에, 또는 주된 요소로서 II 족 원소와 VI 족 원소를 포함하는, 이하에서 II-VI 화합물로 지칭하게 되는, 성분 (예를 들어, 산화 아연 ZnO)에 기반한 마이크로와이어들이나 나노와이어들은 반도체 물질을 포함하는 마이크로와이어들이나 나노와이어들의 예이다. 그러한 마이크로와이어들이나 나노와이어들은 광전기 장치들과 같은 반도체 장치들을 제조할 수 있게 한다. 용어 "광전기 장치"는 전기 신호를 전자기 복사로 또는 그 반대로 전환할 수 있는 장치, 특히 전자기 복사의 검출, 측정 또는 방출에 전용된 장치나 광전지 적용에 전용된 장치를 일컫는 데 사용된다.
반도체 물질 마이크로와이어 또는 나노와이어들을 제조하는 방법은 각 마이크로와이어 또는 나노와이어의 기하적 구조, 위치 및 결정성 특성을 정확하고 균일하게 제어하면서 마이크로와이어 또는 나노와이어들을 제조할 수 있어야 한다.
미국 특허 제7829443호는 나노와이어를 제조하는 방법으로서, 기판의 평탄 표면 상에 유전체 물질 층을 적층하고, 상기 유전체 물질 층에 개구부를 에칭하여 상기 기판의 일부를 노출시키고, 상기 개구부에 나노와이어들의 성장을 촉진하는 물질 일부를 충전하고, 및 상기 개구부에 나노와이어들을 형성하는 것을 포함하는 방법을 개시하고 있다. 상기 유전체 물질은 상기 나노와이어들이 그 위에서 직접적으로 성장하는 경향이 없는 것으로 선택된다.
마이크로와이어들 또는 나노와이어들에서, 전기적 신호를 전자기 복사로 또는 전자기 복사를 전기적 신호로 전환하는 최선의 가능한 특성을 발휘하기 위해서는, 각 마이크로와이어 또는 나노와이어가 실질적으로 단일-결정 구조를 가지는 것이 바람직하다. 특히, 상기 마이크로와이어들이나 나노와이어들이 제1원소 및 제2원소에 기반한 물질, 예를 들어, III-V 또는 II-VI 화합물로 주로 형성될 때, 각 마이크로와이어 또는 나노와이어가 그 마이크로와이어 또는 나노와이어 전체를 통틀어 일정한 극성을 실질적으로 가지는 것이 바람직하다.
그러나, 미국 특허 제7829443호에 설명된 방법으로는, 상기 나노와이어 성장이 방해될 수 있어서, 각 나노와이어가 단일-결정 구조를 가지지 못할 수 있다. 특히, 상기 나노와이어들이 제1원소 및 제2원소에 기반한 물질, 예를 들어, III-V 또는 II-VI 화합물로 주로 형성될 때, 나노와이어 중심부에서의 극성에 대하여 반대 극성을 가지는 주변 층이 상기 나노와이어 측면에 나타날 수 있다.
이것은 특히 결정립계에서 결함 형성을 야기할 수 있고, 전기적 신호를 전자기 복사로 또는 그 반대로 전환하는 효율을 변하게 할 수 있다.
따라서, 일 구체예는 특히, 마이크로와이어 또는 나노와이어를 포함하는 광전기 장치와 전술한 방법의 전술한 단점을 적어도 부분적으로 극복하는 것이다.
다른 구체예는 유전체 물질 층에서 형성된 개구부를 통해, 삼차원 소자, 특히 반도체 물질 마이크로와이어 또는 나노와이어 층을 형성하지 않는 것을 제공한다.
다른 구체예는 각 반도체 물질로 만든, 삼차원 소자, 특히, 각 마이크로와이어 또는 나노와이어는 실질적으로 단일-결정 구조를 가지는 것을 제공한다.
다른 구체예는 반도체 물질로 만든 각 삼차원 소자, 특히 각 마이크로와이어 또는 나노와이어의 위치, 기하학적 구조, 및 결정성 특성을 정확하고 균일하게 제어하는 가능성을 제공한다.
다른 구체예는 반도체 물질로 만든 삼차원 소자, 특히 마이크로와이어 또는 나노와이어를 산업적 규모 및 낮은 가격에서 형성하는 가능성을 제공한다.
따라서, 일 구체예는 반도체 기판; 상기 기판의 표면 상에 있는 패드들; 각각 패드와 접해 있는, 반도체 소자들; 및 상기 기판에서 전술한 표면으로부터 연장되며 및, 각 쌍의 패드들에 대하여, 상기 패드 쌍 중 하나의 패드를 상기 패드 쌍 중 나머지 패드와 연결하는 유전제 부위를 포함하는 광전기 장치를 제조하는 방법으로서, 상기 패드들을 형성하고 및 상기 부위를 형성하는 것을 연속적으로 포함하고, 상기 부위는 기판을 질화시킴으로써 형성되는 바, 상기 방법은:
상기 기판 상에 층을 적층하는 단계;
상기 층 상에 분할물들을 형성하는 단계;
상기 분할물들로 덮히지 않은 층의 부분들을 에칭하여 상기 패드들을 형성하는 단계;
상기 분할물들을 제거하는 단계; 및
상기 패드들, 및 상기 패드들로 덮이지 않은 기판의 부분들을 질화시키는 단계를 연속적을 포함하며, 상기 질화시키는 단계는:
상기 패드들을 제1 온도에서 질화시키는 제1 단계; 및
상기 패드들로 덮히지 않은 기판의 부분들을 제1 온도와는 다른 제2 온도에서 질화시키는 제2 단계를 연속적으로 포함하는 방법을 제공한다.
일 구체예에 따라서, 상기 기판은 실리콘, 게르마늄, 탄화 실리콘, III-V 화합물, II-VI 화합물, 및 이들 화합물들의 조합물을 포함하는 군으로부터 선택된 제1 반도체 물질을 포함한다.
일 구체예에 따라서, 상기 제1 반도체 물질은 실리콘이다.
일 구체예에 따라서, 각 소자는 상기 패드들 중 하나와 접촉하고 있는 제2 반도체 물질로서, 실리콘, 게르마늄, 탄화 실리콘, III-V 화합물, II-VI 화합물, 및 이들 화합물들의 조합물을 포함하는 군으로부터 선택되는 제2 반도체 물질을 주되게 포함하는 적어도 일 분할물을 포함한다.
일 구체예에 따라서, 상기제2 반도체 화합물은 III-V 화합물, 및 특히 III-N 화합물이다.
일 구체예에 따라서, 상기 제2 반도체 물질은 제1 V 족 원소 및 제2 III 족 원소에 기반한 III-V 화합물이고, 및 각 패드는 질화 알루미늄 (AlN), 붕소 (B), 질화 붕소 (BN), 티타늄 (Ti), 질화 티타늄 (TiN), 탄탈륨 (Ta), 질화 탄탈륨 (TaN), 하프늄 (Hf), 질화 하프늄 (HfN), 니오븀 (Nb), 질화 니오븀 (NbN), 지르코늄 (Zr), 지르코늄 붕산염 (ZrB2), 질화 지르코늄 (ZrN), 탄화 실리콘 (SiC), 탄탈륨 카보나이트라이드 (TaCN), 질화 마그네슘 (MgxNy), 질화 마그네슘 갈륨 (MgGaN), 텅스텐 (W), 질화 텅스텐 (WN), 백금 (Pt), 질화 백금 (PtN), 및 이의 조합물을 포함하는 군으로부터 선택된 제2 원소의 극성에 따라 상기 화합물의 성장을 촉진하는 물질을 포함한다.
일 구체예에 따라서, 전술한 부위는 상기 기판을 형성하는 반도체 물질의 산화물로 만들어 진다.
일 구체예에 따라서, 전술한 부위는 상기 기판을 형성하는 반도체 물질의 질화물로 만들어 진다.
일 구체예에 따라서, 각 패드의 두께는 1　nm 내지 100　nm 범위이다.
일 구체예에 따라서, 상기 부위의 깊이는 5　nm 내지 100　nm 범위이다.
일 구체예에 따라서, 상기 기판은 기본적으로 유리 또는 금속으로 만들어진, 지지체를 덮는 반도체 층에 상응한다.
일 구체예에 따라서, 상기 반도체 기판은 각 패드와 접촉되어 있다.
일 구체예에 따라서, 상기 소자들 중 적어도 하나는 마이크로와이어 또는 나노와이어이다.
일 구체예에 따라서, 상기 소자들 중 적어도 하나는 피라미드 형태이다.
다른 구체예는 상기 정의된 바와 같은 광전자 장치를 제조하는 방법으로서, 상기 패드들을 형성하고 및 상기 부위를 형성하는 단계를 연속적으로 포함한다.
일 구체예에 따라서, 상기 부위는 상기 기판을 산화시킴으로써 형성된다.
일 구체예에 따라서, 상기 방법은:
상기 기판 상에 층을 적층하는 단계;
상기 층 상에 절연 부위를 형성하는 단계;
상기 절연 부위로 덮히지 않은 층의 부분을 에칭하여 상기 패드를 형성하는 단계;
상기 패드들에 덮히지 않은 기판의 부위들을 산화시키는 단계; 및
상기 절연 부위들을 제거하는 단계를 연속적으로 포함한다.
일 구체예에 따라서, 상기 부위는 상기 기판을 질화시킴으로써 형성된다.
일 구체예에 따라서, 상기 방법은:
상기 기판 상에 층을 적층하는 단계;
상기 층 상에 분할물들을 형성하는 단계;
상기 분할물들로 덮히지 않은 층의 부분들을 에칭하여 패드들을 형성하는 단계; 및
상기 패드들로 덮히지 않은 기판의 부분들 및 가능하게는 상기 패드들을 질화시키는 단계를 연속적으로 포함한다.
일 구체예에 따라서, 상기 분할물들을 제거하는 것은 상기 에칭 단계 및 상기 질화 단계 사이에 실시한다.
일 구체예에 따라서, 상기 질화 단계는:
상기 패드들을 제1 온도에서 질화시키는 제1 단계; 및
상기 패드들로 덮히지 않은 기판의 부분들을 제1 온도보다 명백히 큰 제2 온도에서 질화시키는 제2 단계를 연속적으로 포함한다.
선행 및 다른 특징과 장점들은 첨부 도면과 연계하여 특정 구체예들의 비제한적 설명에서 더 상세히 논의될 것이다.
도 1a 내지 1c는 마이크로와이어 또는 나노와이어를 포함하는 광전자 장치를 제조하는 공지 방법의 연속적 단계들에서 수득한 구조체들의 부분적 개략적 단면도이다;
도 2는 도 1a 내지 1c와 연계하여 설명된 방법으로 수득한 마이크로와이어 또는 나노와이어의 부분적, 개략적 단면도이다;
도 3은 마이크로와이어 또는 나노와이어를 포함하는 광전기 장치의 구체예의 부분적, 개략적 단면도이다;
도 4a 내지 4i는 도 3의 광전기 장치를 제조하는 방법의 일 구체예의 연속적 단계들에서 수득한 구조체들의 부분적, 개략적 단면도이다;
도 5a 및 5b는 도 3의 광전기 장치를 제조하는 방법의 다른 구체예의 연속적 단계들에서 수득한 구조체의 부분적, 개략적 단면도이다;
도 6은 질화 전 후 Nb에 기반한 전이금속층에 존재하는 결정학상의 구조의 유형을 확인하게 하는 X-선 회절도를 나타낸다;
도 7은 질화 전 후 Hf에 기반한 전이금속층에 존재하는 결정학상의 구조의 유형을 확인하게 하는 X-선 회절도를 나타낸다;
도 8 및 9는 질화 단계의 구체예들을 상세히 나타낸다; 및
도 10은 마이크로와이어 또는 나노와이어를 포함하는 광전기 장치의 다른 구체예의 부분적, 개략적 단면도이다.
명확하게 하기 위해, 동일한 요소들은 상이한 도면에서 동일한 참조 부호가 부여되었고, 또한, 전자 회로의 표식에서 통상적으로 사용되는 바와 같이, 다양한 도면들은 동일 축적화되어 있지 않다. 또한, 본 발명을 이해하는 데 유용한 요소들만이 나타나고 설명될 것이다. 특히, 후술되는 광전기 장치를 제어하는 수단은 당해 분야의 숙련자의 능력에 속하여 있고, 설명되지 않는다.
하기 설명에서, 별 달리 언급되지 않는 한, 용어 "실질적으로", "대략", 및 "약"은 "10% 내"를 의미한다. 또한, "물질로 주로 형성된 화합물" 또는 "물질에 기반한 화합물"은 화합물이 상기 물질의 95% 이상, 바람직하게는 99% 이상의 비율을 포함한다는 것을 의미한다.
본 개시는, 삼차원 소자들, 예를 들어, 마이크로와이어들, 나노와이어들, 또는 피라미드 형상의 소자들의 제조에 관한 것이다. 하기 설명에서, 구체예들은 마이크로와이어들 또는 나노와이어들의 제조에 대하여 설명된다. 하지만, 그러한 구체예들은 마이크로와이어들 또는 나노와이어들보다는 삼차원 소자들의 제조, 예를 들어, 삼차원 피라미드 형상의 소자들의 제조를 위해 이행될 수 있다.
용어 "마이크로와이어" 또는 "나노와이어"는 가늘고 긴 형상의 삼차원 구조체를 나타내는 것으로, 부차 차원으로 지칭되는 적어도 두 개 차원은 5　nm 내지 2.5　μm 범위의 규모이고, 주 차원으로 지칭되는 제3 차원은 적어도 상기 부차 차원 중 가장 큰 것의 1 배와 동일하고, 바람직하게는 5 배와 동일하거나, 더 바람직하게는 10배 이상이다. 특정 구체예에서, 상기 부차 차원들은 약 1,000　nm 이하일 수 있고 및 바람직하게는 100　nm 내지 300　nm 범위일 수 있다. 특정 구체예에서, 각 마이크로와이어 또는 나노와이어의 높이는 500　nm 이상일 수 있고, 바람직하게는 1　μm 내지 50　μm 범위이다.
상기 마이크로와이어 또는 나노와이어의 단면은 예를 들어, 타원형, 원형 또는 다각형, 특히, 삼각형, 사각형, 정사각형, 또는 육각형과 같은 다양한 형상을 가질 수 있다. 유사하게, 상기 마이크로와이어 또는 나노와이어는 원통, 원뿔 및/또는 테이퍼된 삼차원 형상을 가질 수 있다.
상기 마이크로와이어 또는 나노와이어는 적어도 하나의 반도체 물질로부터 적어도 부분적으로 형성될 수 있다. 상기 반도체 물질은 실리콘, 게르마늄, 탄화 실리콘, III-V 화합물, II-VI 화합물, 또는 이들 화합물들의 조합물일 수 있다.
상기 마이크로와이어 또는 나노와이어는 III-V 화합물, 예를 들어, III-N 화합물을 주로 함유하는 반도체 물질로 적어도 부분적으로 형성될 수 있다. III 족 원소들의 예는 갈륨 (Ga), 인듐 (In), 또는 알루미늄 (Al)을 포함한다. III-N 화합물의 예는 GaN, AlN, InN, InGaN, AlGaN, 또는 AlInGaN이다. 다른 V족 원소들, 예를 들어, 인 또는 비소들을 또한 사용할 수 있다. 일반적으로, 상기 III-V 화합물 내의 원소들은 상이한 몰 분율로 조합될 수 있다.
상기 마이크로와이어 또는 나노와이어는 II-VI 화합물을 주로 포함하는 반도체 물질로부터 적어도 부분적으로 형성될 수 있다. II 족 원소들의 예는 IIA 족 원소들, 특히 베릴륨 (Be)과 마그네슘 (Mg), 및 IIB 족 원소들, 특히 아연 (Zn)과 카드뮴 (Cd)을 포함한다. VI 족 원소들의 예는 VIA 족 원소들, 특히 산소 (O)와 텔루라이드 (Te)를 포함한다. II-VI 화합물들의 예는 ZnO, ZnMgO, CdZnO, 또는 CdZnMgO이다. 일반적으로, 상기 II-VI 화합물에서의 원소들은 상이한 몰분율로 조합될 수 있다.
특정 구체예에서, 상기 마이크로와이어 또는 나노와이어는 도판트를 포함할 수 있다. 예를 들어, III-V 화합물들의 경우, 상기 도판트는 II 족 P-형 도판트, 예를 들어, 마그네슘 (Mg), 아연 (Zn), 카드뮴 (Cd), 또는 수은 (Hg), IV 족 P-형 도판트, 예를 들어, 탄소 (C), 또는 실리콘 (Si), 게르마늄 (Ge), 셀레늄 (Se), 황 (S), 테르븀 (Tb), 및 주석 (Sn)을 포함하는 IV 족 N-형 도판트를 포함하는 군으로부터 선택될 수 있다.
상기 마이크로와이어 또는 나노와이어는 반도체 물질 기판의 표면 상에 형성된다. 상기 기판은 단일 조각 구조체에 상응하거나 또는 다른 물질, 예를 들어, 유리 또는 금속으로 만든 지지체를 덮는 층에 상응할 수 있다. 상기 기판은, 예를 들어, 실리콘, 게르마늄, 탄화 실리콘으로 만들어진 기판, 또는 GaN 또는 GaAs와 같이 III-V 화합물로 만든 기판, 또는 ZnO와 같은 II-VI 화합물고 만든 기판과 같은 반도체 기판이다. 바람직하게는 상기 기판은 실리콘, 특히 단일 결정 실리콘 또는 폴리실리콘으로 만들어진다.
본 개시의 구체예들의 요점은 기판 표면 상에, 마이크로와이어들 또는 나노와이어들의 성장을 촉진하는 물질들의 패드들 또는, 이하에서 종자 섬 또는 핵생성 섬으로 지칭되는 섬들을 형성하고, 및 그 다음 상기 종자 섬에 의해 덮히지 않는 기판 부분들의 표면을 보호하는 공정을 실시하여 상기 기판에서 기판 표면으로부터 연장되며 및 각 쌍의 패드들에 대하여, 상기 패드 쌍 중 하나의 패드를 상기 패드 쌍 중 나머지 패드와 연결하는 유전제 부위를 형성하는 것으로서, 상기 마이크로와이어들 또는 나노와이어들은 상기 유전체 부위 상에서 성장하지 않는다. 상기 유전체 부위는 상기 기판을 열 산화시킴으로써 또는 상기 기판을 질화시킴으로써 수득될 수 있다.
적어도 제1 원소 및 제2 원소에 기반한 화합물이 제1 원소의 극성 또는 제2 원소의 극성을 가진다고 하는 것은 상기 물질이 특정적 방향을 따라 성장하며 및 상기 물질이 상기 특정적 성장 방향에 수직인 면에서 절단될 때, 노출된 표면은 제1 원소의 극성의 경우, 제1 원소의 원자 또는 제2 원소의 극성의 경우 제2 원소의 원자를 기본적으로 포함하는 것을 의미한다.
상기 종자 섬들을 형성하는 물질은 동일 극성에 따라 상기 마이크로와이어 또는 나노와이어의 성장을 촉진하도록 선택된다. 예를 들어, 상기 마이크로와이어들 또는 나노와이어들이 III-V 화합물을 주로 포함할 때, 상기 종자 섬들을 형성하는 물질은 바람직하게는 V 족 원소 극성에 따라 III-V 화합물의 성장을 촉진하도록 선택된다. 다음, 상기 III-V 화합물은 상기 종자 섬들 상에서, 극성에 따라서, 각 종자 섬의 정부로부터 성장하고, 상기 기판의 나머지 부분에서는 성장하지 않는다. 또한, 본 발명자들은 각 마이크로와이어 또는 나노와이어가 전체 마이크로와이어 또는 나노와이어에서 실질적으로 일정한 극성에 따라 성장한다는 것을 밝혔다. 상기 마이크로와이어들 또는 나노와이어들이 II-VI 화합물을 주로 포함할 때, 상기 종자 섬을 형성하는 물질은 바람직하게는 VI 족 원소 극성에 따라 II-VI 화합물의 성장을 촉진하도록 선택한다. 다름, 상기 II-VI 화합물은 상기 종자 섬 상에서 VI 족 원소 극성에 따라서 각 종자 섬의 정부로부터 성장하고, 상기 기판의 나머지 부분상에서는 성장하지 않는다.
V 족 원소가 질소인 III-V 화합물의 경우, 상기 섬들을 형성하는 물질은 N 극성에 따라서 마이크로와이어 또는 나노와이어의 성장을 촉진하는 물질일 수 있다. 예를 들어, 상기 섬들은 질화 알루미늄 (AlN), 붕소 (B), 질화 붕소 (BN), 티타늄 (Ti), 질화 티타늄 (TiN), 탄탈륨 (Ta), 질화 탄탈륨 (TaN), 하프늄 (Hf), 질화 하프늄 (HfN), 니오븀 (Nb), 질화 니오븀 (NbN), 지르코늄 (Zr), 지르코늄 붕산염 (ZrB2), 질화 지르코늄 (ZrN), 탄화 실리콘 (SiC), 탄탈륨 카보나이트라이드 (TaCN), MgxNy 형태의 질화 마그네슘으로서 x는 약 3과 동일하고 y는 약 2와 동일한, 예를 들어 Mg3N2 질화 마그네슘, 또는 질화 마그네슘 갈륨 (MgGaN), 텅스텐 (W), 질화 텅스텐 (WN), 백금 (Pt), 질화 백금 (PtN), 또는 이의 조합물, 및 이들의 질화된 화합물로 만들 수 있다. 바람직하게는, 상기 종자섬들을 형성하는 물질은 질화 알루미늄이다.
마이크로와이어 또는 나노와이어들을 성장시키는 방법은 금속-유기 화학 증착 (MOCVD) 유형의 방법으로서, 또한 유기-금속 증기상 에피택시 (OMVPE)로 알려진 방법일 수 있다. 그러나, 분자-빔 에피택시 (MBE), 가스 원 MBE (GSMBE), 금속-유기 MBE (MOMBE), 원자층 에피택시 (ALE), 또는 하이브리드 증기 상 에피택시 (HVPE)와 같은 방법들이 사용될 수 있다.
일례로서, 상기 방법은 상기 III 족 원소의 전구체 및 상기 V 족 원소의 전구체를 반응기에 주입하는 것을 포함할 수 있다. III 족 원소 전구체들의 예는 트리메틸갈륨 (TMG), 트리에틸갈륨 (TEGa), 트리메틸인듐 (TMIn), 또는 트리메틸알루미늄 (TMAl)이다. V족 원소 전구체의 예는 암모니아 (NH3), 삼차 부틸포스핀 (TBT) 또는 아르신 (AsH3)이다.
일 구체예에 따라서, 상기 III-V 화합물 마이크로와이어 또는 나노와이어의 성장의 제1상에서, 추가 원소의 전구체가 상기 III-V 화합물의 전구체에 과량으로 첨가된다. 상기 추가 원소는 실리콘(Si)일 수 있다. 실리콘 전구체의 예는 실란(SiH4)이다.
도 1a 내지 1c는 마이크로와이어 또는 나노와이어를 포함하는 광전자 장치를 제조하는 공지 방법의 연속적 단계들에서 수득한 구조체들을 나타낸다.
(i) 유전체 물질의 층(1)을 기판(2)에 적층하고 및 개구부(4)들을 층(1)에서 에칭하여, 개구부(4)들이 기판(2)의 특정 부분(5)들을 노출한다 (도 1a).
(ii) 마이크로와이어 또는 나노와이어의 성장을 촉진하는 물질의 분할물(6)들이 개구부(4)에서 성장한다 (도 1b).
(iii) 마이크로와이어 또는 나노와이어(7)은 각 분할물(6) 상에서 성장한다 (도 1c).
도 2는 도 1c에 나타난 마이크로와이어 또는 나노와이어들 중 하나의 상세 도면이다.
본 발명자들은 도 1a내지 1c와 연계하여 먼저 설명된 방법이 제1 원소 및 제2 원소의 화합물에 기반한 반도체 물질의 마이크로와이어들 또는 나노와이어들을 형성하는 데 수행될 때, 이것은 제2 원소의 극성을 가지는 단일 결정 주변 층(9)에 의해 둘러싸인, 제1 원소의 극성을 가지는 단일 결정 중심부(8)을 포함하는 마이크로와이어 또는 나노와이어(7)를 형성하는 결과를 가져온다는 것을 밝혔다. 이것은 층(9)와 중심부(8) 사이의 계면에서 결함이 나타나는 것을 야기할 수 있다.
이에 대한 설명은, 유전체 층(1)이 존재함으로써 분할물(6)의 형성을 및/또는 마이크로와이어 또는 나노와이어(7)의 성장의 개시를 방해하고, 이는 마이크로와이어 또는 나노와이어(7)가 아래에 있는 분할물(6)으로부터 성장할 때 층(9)의 형성을 야기한다는 것이다.
도 3은 전자기 복사를 방출할 수 있고, 및 그 에 대하여 각 마이크로와이어 또는 나노와이어가 주로 II-N 화합물을 포함하는 광전기 장치(10)의 구체예의 부분적, 개략적 단면도이다.
장치(10)는 도 3에서 아래에서부터 위로:
제1 분극 전극(12);
전극(12)와 접촉하고 있는 표면(16)과 이에 대향되는 표면(18)을 포함하는 반도체 기판(14);
나노와이어들 또는 마이크로와이어들의 성장을 촉진하고 및 표면(18) 상에 배치된 종자 섬(20)들로서, 각 섬(20)은 기판(14)의 표면(18)과 접촉하는 하부 표면(21) 및 표면(21)에 대향되고 이와 일정 이격되어 있는 상부 표면(23)을 포함하는, 종자 섬(20)들;
기판(14) 내에서, 각 쌍의 섬(20) 사이에서 표면(18)로부터 기판(14)의 깊이의 일부까지 연장되어 있는 부위(22)로서, 상기 기판의 변형으로부터 유래된, 유전체로 형성되어 있고, 하부 기판을 보호하고 마이크로와이어 또는 나노와이어들의 성장을 방지하는 부위(22);
높이 H1의 마이크로와이어 또는 나노와이어(24)들 (세 개 마이크로와이어들 또는 나노와이어들이 표시)로서, 각 마이크로와이어 또는 나노와이어(24)는 섬(20)들 중 하나의 표면(23)과 접촉하고 있고, 각 마이크로와이어 또는 나노와이어(24)는 섬(20)과 접촉하고 있는 접촉부(26), 접촉부(26)와 접촉하고 있는 활성부(28), 및 활성부(28)와 접촉하고 있는 분극부(30)를 포함하는 마이크로와이어 또는 나노와이어(24)들;
연관된 섬(20)과 접촉하고 있는 마이크로와이어 또는 나노와이어(24)의 기초부터 나오는 각 마이크로와이어 또는 나노와이어(24)의 접촉부(26)의 주변부의 부분을 덮는 유전체 층(36);
각 마이크로와이어 또는 나노와이어(24)에 대하여, 섬(20)과 접촉하고 있는 마이크로와이어 또는 나노와이어(24)의 기초부터 나오는 마이크로와이어 또는 나노와이어(24)의 부분을 덮어서, 분극부(30)의 모서리를 덮는 절연층(37);
마이크로와이어 또는 나노와이어(24)들 사이에 있는 절연층(37)을 덮는 반사부(38); 및
분극부(30)의 수준에서 각 마이크로와이어 또는 나노와이어(24)와 접촉하는 제2 분극 전극(39)을 포함한다.
기판(14)은 예를 들어 실리콘 기판과 같은 반도체 기판이다. 기판(14)은 제1 전도성 유형으로 도핑, 예를 들어, N-형 도핑될 수 있다. 표면(16, 18)은 평탄하고 평행일 수 있다. 기판(14)의 표면(18)은 <100> 표면일 수 있다.
전극(12)은 기판(14)의 표면(16) 상에서 연장된 도전층에 상응할 수 있다. 상기 전극(12)을 형성하는 물질은, 예를 들어 규화 니켈 (NiSi), 알루미늄 (Al), 규화 알루미늄 (AlSi), 티타늄 (Ti), 또는 규화 티타늄 (TiSi)일 수 있다.
섬(20)들은 예를 들어 1 내지 100 나노미터, 및 바람직하게는 10 내지 30 나노미터 범위의 두께를 가진다. 섬(20)들은 표면(18) 상에 위치하여 이들이 표면(18)으로부터 돌출된다. 각 섬(20)의 정부(23)는 따라서 표면(18)과 상이한 면이다. 각 섬(20)은 우선적 텍스처링을 가지며, 및 각 섬을 형성하는 물질이 적어도 두 개 원소의 합금을 포함할 때, 우선적 극성을 가진다. "우선적 텍스처링"은 섬(20)들을 형성하는 결정들이 특정적 성장 방향을 가지며, 이는 모든 섬(20)들에 대하여 동일한 것을 의미한다. 용어 "우선적 극성"은 섬(20)들 모두 동일한 극성을 실질적으로 가지는 것을 의미한다. 이것은 각 섬을 형성하는 물질이 적어도 두 개 원소의 합금을 포함할 때, 상기 물질이 물질의 특정적 성장 방향에 직각인 면으로 절단될 때, 그 노출된 표면은 각 섬(20)의 동일한 원소의 원자들을 기본적으로 포함한다는 것을 의미한다. 각 섬(20)은 기판(14)과 동일한 전도성 유형을 가질 수 있어 섬(20)들과 기판(14) 사이의 계면 저항을 제한한다. 각 섬(20)은 연관 마이크로와이어 또는 나노와이어(24)에 대해 소망하는 단면에 상응하는 형상을 지닌다. 각 섬에 형성된 삼차원 소자가 피라미드 형상인 경우, 각 섬(20)은 피라미드 형상의 소자에 대해 소망하는 기초에 상응하는 형상을 가진다. 예를 들어, 각 섬(20)은 연관 마이크로와이어 또는 나노와이어(24)의 소망의 평균 직경에 따라 선택된 평균 직경을 가지는 실질적으로 육각형상을 가질 수 있다. 변형예로서, 각 섬(20)은 사각형, 다각형, 원형, 정사각형, 또는 타원형을 가질 수 있다.
부위(22)들은 부분적으로 섬(20)들 아래로 연장될 수 있다. 그러나, 반도체 기판(14)은 계속 각 섬(20)과 전기적 접촉되어 있어야 한다. 부위(22)들의 형성 조건들은 따라서 기껏해야 부위(22)들이 상기 마이크로와이어와 나노와이어 단면의 최대 길이의 반보다 작은 길이를 따라 연장되도록 선택된다.
두 개 인접 섬(20)들의 중심부들은 0.5　μm 내지 5　μm 및 바람직하게는 1.5 내지 3　μm 만큼 떨어져 있을 수 있다. 예를 들어, 섬(20)들은 기판(14) 상에 규칙적으로 분포될 수 있어, 부위(22)가 각 섬(20)을 감싸는 격자를 형성한다. 예를 들어, 섬(20)들은 육각형 망으로 분포될 수 있다. 부위(22)는 특정 섬(20)들 또는 각 섬(20) 아래로 부분적으로 연장될 수 있다.
각 마이크로와이어 또는 나노와이어(24)는 표면(18)에 실질적으로 직각인 방향으로 연장된 반도체 구조체이다. 각 마이크로와이어 또는 나노와이어(24)는 육각 바탕을 가진 연장된 대략적인 원통 형상일 수 있다. 각 마이크로와이어 또는 나노와이어(24)의 평균 직경은 50　nm 내지 2.5　μm 범위이고, 각 마이크로와이어 또는 나노와이어(24)의 높이 H1는 1　μm 내지 50　μm 범위이다.
각 마이크로와이어 또는 나노와이어(24)의 접촉부(26)는 상기 III-N 화합물로 주로 형성되며, 이는 기판(14)과 동일한 전도성 유형을 가질 수 있다. 접촉부(26)의 주변부는 관계된 섬(20)과 접촉되어 있는 접촉부(26)의 말단부터 높이 H2까지 유전체층(36)으로 덮혀 있다. 높이 H2는 500　nm 내지 25　μm 범위일 수 있다. 유전체층(36)은, 예를 들어, 하나의 원자 단층 내지 5　nm 범위의 두께를 가진다.
각 마이크로와이어 또는 나노와이어(24)의 경우, 활성부(28)는 접촉부(26)의 말단을 덮고 있고, 및 종자 섬(20) 맞은 편 상의 층(36)으로 덮혀 있지 않은 접촉부(26)의 일부 상에서 연장된 층에 상응한다
활성부(28)는 적어도 부분적으로 III-N 화합물, 예를 들어, 질화 갈륨인듐으로 만들어진다. 이는 III-N 화합물들로 만들어진 연속적인 층들을 포함할 수 있다. 활성부(28)는 제1 전도성 유형으로 도핑될 수 있고, 도핑 안될 수 있고, 또는 상기 제1 전도성 유형에 반대인 제2 전도성 유형으로 도핑될 수도 있다. 각 활성부(28)는 상기 상응하는 접촉부(26)와 반도체 접점을 형성한다. 활성부(28)는 다중 양자 웰과 같은 한정 수단을 포함할 수 있다.
각 마이크로와이어 또는 나노와이어(24)의 경우, 분극부(30)는 III-N 물질을 포함할 수 있다. 분극부(30)는 상기 제2 유형의 전도성을 가질 수 있다. 분극부(30)는 제2 전도성 유형으로 도핑된, 질화 알루미늄 갈륨 (AlGaN)으로 만들어지고, 활성부(28)와 접촉되어 있는 전자 차단층(40), 및 제2 전극(38)과 활성부(28) 사이에 좋은 전기적 접촉을 제공하며, 예를 들어, 질화 갈륨 (GaN)으로 만들어지고 전자 차단층(40)과 및 전극(39)과 접촉하는 추가 층(42)을 포함한다. 층(36), 활성부(28) 및 분극부(30)로 덮히지 않은 접촉부(26)의 분획을 포함하는 마이크로와이어 또는 나노와이어(24)의 부분은 500 nm 내지 25　μm 범위일 수 있는 높이 H3까지 연장된다.
절연층(37)은 각 마이크로와이어 또는 나노와이어(24)의 접촉부(26) 및 전극(39) 사이의 직접적 전기적 접촉 형성을 막을 수 있다. 절연층(37)은 유전체 물질, 예를 들어 산화 실리콘 (SiO2), 질화 실리콘 (SixNy, 여기서 x는 대략 3과 동일하고 및 y는 대략 4와 동일한, 예를 들어, Si3N4), 산화 알루미늄 (Al2O3), 산화 하프늄 (HfO2), 또는 다이몬드로 만들어 질 수 있다.
반사부(38)는 예를 들어 알루미늄, 은, 또는 루테늄으로 만들어지고, 및 예를 들어, 100　nm보다 더 큰 두께를 가진다.
제2 전극(39)은 각 마이크로와이어 또는 나노와이어(24)의 분극부(3)를 분극할 수 있고 및 마이크로와이어 또는 나노와이어(24)들에 의해 방출되는 전자기 복사선을 통과시킬 수 있다. 전극(39)을 형성하는 물질은 인듐-주석 산화물 (ITO) 또는 알루미늄-도핑된 아연 산화물과 같은 반투명 물질일 수 있다.
현 구체예에서, 마이크로와이어 또는 나노와이어(24)들은 기판(14) 상에 분포된 분리된 소자인, 섬(20)들 상에 형성된다. 상기 마이크로와이어 또는 나노와이어들이 기판(14)을 덮는 층 상에 형성된다면, 상기 층과 기판(14)이 상이한 열팽창 계수를 가진 상이한 물질로 만들어졌다는 사실은 광전자 장치가 제조되는 동안 그 광전자 장치에 기계적 스트레스를 발행시킬 것이다. 본 구체예는, 유리하게도, 섬(20)들을 형성하는 물질들과 기판(14) 사이의 열팽창 계수의 차이로 인하여 섬(20)들과 기판(14)에서의 기계적 스트레스가 생겨나는 것을 피할 수 있다.
도 4a 내지 4i는 도 3의 광전기 장치(10)를 제조하는 방법의 구체예의 연속적 단계들에서 수득한 구조체들을 예시한다.
상기 제조 방법의 구체예는 하기 단계를 포함한다:
(1) 예를 들어, N 극성에 따라, III-N 화합물의 성장을 촉진하는 물질의 균일 층(50)을 기판(14) 상에 적층하는 단계 (도 4a). 상기 화합물은 예를 들어 질화 알루미늄이다. 층(50)은 예를 들어 1　nm 내지 100 nm 범위, 바람직하게는 1 내지 50　nm 범위의 두께를 가진다. 층(50)은 MOCVD-유형 방법에 의해 얻어질 수 있다. 그러나, 텍스처드 층을 얻을 수 있는 임의의 유형의 증착 방법은 물론 CVD, MBE, GSMBE, MOMBE, ALE, HVPE, ALD (원자층 적층) 또는 반응성 양극 스퍼터링과 같은 방법을 사용할 수 있다. 층(50)이 질화 알루미늄으로 만들어지면, 층(50)은 실질적으로 텍스처드 되고 우선적 극성을 가져야 한다.
(2) 유전체 물질층을 층(50) 상에 적층하고 및 상기 유전체 층 내의 개구부(54)들을 에칭하여 층(50)의 부분 영역을 노출시키고 상기 유전체 층의 분할물(52)을 형성하는 단계 (도 4b). 분할물(52)들은 부위(22)들을 형성하는 유전체 물질 상에서 선택적으로 에칭될 수 있는 유전체 물질로 만들어 진다. 상기 유전체 물질은 예를 들어 질화 실리콘 (예를 들어, Si3N4)이다. 유전체 층(52)은, 예를 들어 50 내지 200　nm 범위, 예를 들어, 대략 100　nm의 두께를 가진다.
(3) 층(50) 내에서 개구부(56)들을 에칭하여 섬(20)들을 형성하는 단계 (도 4c). 이는 건식 또는 습식 에칭일 수 있고, 기판(14)에서 정지된다. 예를 들어, 개구부(56)들은 RIE (반응성 이온 에칭), ICP (유도 결합 플라즈마), 또는 습식 에칭으로 에칭될 수 있다.
(4) 기판(14)의 노출 영역을 열적 산화하는 방법으로 부위(22)를 형성하는 단계 (도 4d. 부위(22)는 본질적으로 이산화 실리콘 (SiO2)으로 만들어 진다. 수득된 산화 실리콘 깊이는 기판(14)을 형성하는 물질에 대하여 III 족 원소, 예를 들어, 갈륨의 임의의 에칭을 예방할 수 있을 정도로 충분해야 한다. 부위(22)의 깊이는 5　nm 내지 100　nm 범위일 수 있고, 바람직하게는 10　nm 이상일 수 있다. 부위(22)는 고온로에서 형성될 수 있다. 상기 산화 단계는 산소 또는 수증기를 사용하여 수행될 수 있다. 예를 들어, 산화 온도는 수 분 내지 한 시간 사이의 산화 시간 동안 750 내지 1,100℃로 가변된다. 부위(22)를 형성하는 단계 동안, 분할물(52)들은 산화 공정에 대하여 각 섬(20)의 정부(23)를 보호한다. 부위(22)는 섬(20)들 아래로 부분적으로 연장될 수 있다. 산화 조건은 그러나, 기판(14)이 각 섬(20)과 전기적 접촉을 유지하도록 선택된다. 또한, 부위(22)의 수준에서 과다 두께가 생겨날 수 있다.
(5) 상기 유전체 층의 분할물(52)들을 제거하는 단계 (도 4E). 이것은 패드(20)들 및 부위(22)들의 어떠한 에칭도 야기하지 않는 선택적 에칭 단계에 의해 수행될 수 있다. 이는 육불화황 (SF6) 플라즈마를 사용하는 에칭일 수 있다.
(6) 각 마이크로와이어 또는 나노와이어(24)의 접촉부(26)의 일부를 높이 H2까지 성장시키는 단계(도 4f). 각 마이크로와이어 또는 나노와이어(24)는 종자섬(20)의 정부에서 표면(23)으로부터 성장한다. 각 마이크로와이어 또는 나노와이어(24)의 접촉부(26)의 상기 일부는 MOCVD-유형 방법에 의해 수득될 수 있다. 그러나 MBE, GSMBE, MOMBE, ALE, 또는 HVPE 같은 방법을 사용할 수 있다.
예를 들어, 접촉부(26)가 GaN으로 만들어 지는 경우, MOCVD-유형 방법은 갈륨 전구체 가스, 예를 들어, 트리메틸갈륨 (TMG), 및 질소 전구체 가스, 예를 들어, 암모니아 (NH3)를 MOCVD 반응기로 주입함으로써 이행될 수 있다. 실례로서, AIXTRON에서 판매하는 3x2", 샤워 꼭지 유형, MOCVD 반응기를 사용할 수 있다. 5-100 범위 내, 바람직하게는 10-50 범위 내의 트리메틸갈륨과 암모니아 간의 분자 유동비는 마이크로와이어 또는 나노와이어들의 성장을 촉진한다. 실례로서, 상기 가스 유동은 TMG가 대략 60　sccm (분당 표준 체적 센티미터) 및 NH3 가 50 sccm일 수 있고, 약 800　mbar (800　hPa)의 압력을 사용한다. 상기 가스 혼합물은 실리콘 전구체 물질인 실란을 MOCVD 반응기로 주입하는 것을 더 포함한다. 실란을 수소에서 100　ppm으로 희석하고 분당 약 400　ml의 몰 유동율로 도입할 수 있다. 반응기의 온도는 예를 들어 950℃ 내지 1,100℃, 바람직하게는 990℃ 내지 1,100℃, 더 바람직하게는 1,015℃ 내지 1,060℃ 범위이다. 반응기에서의 압력은 예를 들어 약 800　mbar (800　hPa)이다. 운반 가스, 예를 들어, 질소를, 예를 들어, TMG에 대하여 1,000　sccm 유동 속도로 및 NH3에 대하여 1,000　sccm 유동속도로 사용할 수 있다.
상기 전구체 가스 중 실란의 존재는 상기 III-N 화합물 내에 실리콘의 혼입을 야기한다. 또한, 이것은 질화 실리콘 층(36)을 형성하게 하여, 접촉부(26)의 성장을 따라서, 정상부를 제외하고는 각 나노와이어(24)의 높이 H2의 접촉부(26) 둘레를 덮는 결과를 낳는다.
(7) 각 마이크로와이어 또는 나노와이어(24)의 접촉부(26)의 나머지 부분을 성장시키는 단계 (도 4g). 예를 들어, 반응기의 실란 유동이, 예를 들어, 10 배수만큼 감소되거나 중단되는 사실을 제외하고는, 상기 MOCVD의 전술한 실행 조건이 유지된다.
(8) 각 마이크로와이어 또는 나노와이어(24)에 대하여, 활성부(28) 및 분극부(30)을 에티택시적으로 형성하는 단계 (도 4h).
(9) 절연부(37)들 및 반사부(38)들을 형성하는 단계 (도 4i). 절연부(37)들은 도 4H에서 나타난 전체 구조체 상으로 절연층을 균일 증착하고, 반사부(38)들을 균일 증착하고, 레진층을 마이크로와이어 또는 나노와이어(24)들 사이 및 마이크로와이어 또는 나노와이어(24)들의 주변부 상에 높이 H2까지 증착하고, 상기 레진으로 덮혀있지 않은 절연층을 에칭하여 층(42)을 노출 시키고, 및 상기 레진을 제거함으로써 형성될 수 있다.
상기 방법은 각 마이크로와이어 또는 나노와이어(24)에 대하여, 전극들(12, 39)을 형성하는 추가 단계를 포함한다.
도 5a 및 5b는 도 4a 내지 4i와 연관하여 이전 설명된 상기 방법의 구체예에서 도 4D와 4E에서 설명된 단계(4)와 (5)를 대체하는, 마이크로와이어 또는 나노와이어들을 제조하는 방법의 다른 구체예의 단계 (4)'와 (5)'를 설명하는 바, 나머지 단계 (1) 내지 (3) 및 (6) 내지 (9)는, 부위(22)들을 형성하는 유전체 물질 상에서 선택적으로 에칭될 수 있는 유전체 물질이 필수적으로 아니란 점을 제외하고는, 이전 방법과 동일하다. 층(50)은 이산화 실리콘, 질화 알루미늄, 알루미늄 (가능하게는 실리콘으로 도핑된)으로 만들 수 있다. 단계 (4)' 및 (5)'는 하기와 같다:
(4)' 절연부(52)들을 제거하는 단계. 그러한 제거는 습식 또는 건식 에칭에 의해 수행될 수 있다 (도 5a).
(5)' 섬(20)들에 의해서 덮혀지지 않는 기판(14)의 노출 영역들을 질화시키는 방법에 의해 부위(22)를 형성하는 단계 (도 5b). 부위(22)는 기본적으로 질화 실리콘으로 만들어 진다. 수득된 산화 실리콘 깊이는 기판(14)을 형성하는 물질에 대하여 III 족 원소, 예를 들어, 갈륨의 임의의 에칭을 예방할 수 있을 정도로 충분해야 한다. 부위(22)의 깊이는 5　nm 내지 100　nm 범위일 수 있고, 바람직하게는 10　nm 이상일 수 있다. 부위(22)는 부분적으로 섬(20)들 아래로 연장될 수 있다. 상기 질화 조건은 기판(14)이 각 섬(20)과 전기적 접촉을 유지하도록 선택된다. 또한, 부위(22)의 수준에서 과다 두께가 생겨날 수 있다. 상기 질화 단계는 전용로 또는 에피택시 반응로에서 암모니아를 사용하여 수행될 수 있다. 질화 온도는 900 내지 1,100℃로 가변될 수 있고, 질화 시간은 수 분 내에서 한 시간가지 범위일 수 있다. 상기 질화 단계는 절연부(52)들을 제거한 후 수행하는 것이 유리하다. 실제, 마이크로와이어 또는 나노와이어(24)들의 접촉부(26)들의 후속적 성장을 촉진하는 섬(20)들을 질화할 수 있게 된다. 상기 질화 단계는 몇 개 단계로 수행될 수 있다. 예를 들어, 상기 질화 단계는 제1 온도에서 수행된 제1 질화 상을 포함한 후, 상기 제1 온도와는 상이한 제2 온도에서 수행된 제2 질화 상을 포함한다. 상기 제1상은 섬(20)들을 질화시키고 상기 제2상은 섬(20)들에 의해 덮혀지지 않는 기판(14)의 부분들을 질화시키는 것에 지향된다.
일례로, 상기 섬들은 Ti (티타늄), V (바나듐), Cr (크롬), Zr (지르코늄), Nb (니오븀), Mo (몰리브데늄), Hf (하프늄), Ta (탄탈륨) 중에서 선택되는 전이 금속들로 만들어지고, 전이 금속 섬들의 적어도 부분을 질화시키는 단계를 수행하여 질화된 전이 금속 층 (초기 증착된 전이 금속층에 따라 각각, 질화 티타늄, 질화 바나듐, 질화 크롬, 질화 지르코늄, 질화 니오븀, 질화 몰리브데늄, 질화 하프늄, 질화 탄탈륨)을 나노와이어(24)(들)의 성장의 의도하는 표면을 가진 각 섬(20) 상에 형성한다. 상기 성장을 최적화하기 위해, 상기 질화된 전이 금속층은 2　nm의 최소 두께, 및 바람직하게는 2　nm 내지 50　nm 범위의 두께를 가질 수 있다.
상이한 전이 금속들, 특히 Hf, Nb, Ta에 적용할 수 있는 일 구체예에 따라서, 상기 증착된 전이 금속 층(50)은 20　nm 내지 수 백 나노미터 (예를 들어, 200　nm) 범위의 두께를 가질 수 있다. 다른 전이 금속의 경우, 20-nm 두께가 선호될 것이다. 상기 증착은 금속 타겟으로부터 PVD (물리적 증착), 예를 들어, 타겟에 D.C. 전류를 흘리면서 스퍼터링함으로써 수행될 수 있다. 그러한 전이 금속 증착 단계 중에, 기판(14)을 주위 온도에서 유지할 수 있다. 일반적으로, 전체 설명을 통틀어, "주위 온도"는 바람직하게는 20℃ 내지 50℃ 범위의 온도를 지칭한다. 전이 금속을 증착하는 동안 PVD 내부 압력은 3.10-3 내지 6.10-3 mbar 범위일 수 있다.
상이한 시험 후에, 두 개 단계로 형성된 그러한 핵 생성 섬(20)들에 의해 촉진될 수 있다는 것이 관찰되었다.
실제, 상기 질화된 전이 금속 섬들은 마이크로와이어 또는 나노와이어들의 성장을 촉진하는 결정 방위를 가지는 성장 부위를 가지는 것으로 나타난다. 그러한 성장 부위들은, 특히 본 발명의 방법에 따라 형성된 질화 티타늄 핵 생성 섬들을 선행 기술의 단일 단계에서 형성된 질화 티타늄 섬들과 비교할 때, 선행 기술보다 더 많은 수로 더 양호한 분포를 가진다.
또한, 하기 전이 금속들: Ti, V, Cr, Zr, Nb, Mo, Hf, Ta 중 하나를 선택하여, 상기 전이 금속 들의 질화 후에, 핵 생성 섬(20)들을 형성하는 것은, 금속-유형 전기 전도 특성과 세라믹의 내화 특성을 결합할 수 있게 한다. 그러한 명백한 길항적 특성들은 전술한 전이 금속들에 의해 성취될 수 있다. 사실, 상기 내화 특성은 대략 1,800℃보다 더 큰 온도와 결부된 융점을 가진 물질에 의해 수득될 수 있는 데, 이는 상기 타겟된 전이 금속들의 질화물에 대한 경우이다. 비록 크롬과 몰리브데늄과 동일한 칸에 존재하지만, 텅스텐은 그 목록에서 폐기되는 데, 이는 질화 텅스텐이 높은 온도에서 불충분한 안정성을 보이고, 이는 충분한 나노와이어 성장을 허용하지 않기 때문이다.
전술한 것의 결과로서, 특히 나노와이어 성장을 의도하는 표면 수준에서, 핵 생성 섬(20)들의 결정 방위는, 나노와이어 성장이 촉진되는 것이 바람직한 맥락에서는 중요하다. 따라서, 상기 전이 금속 층(50)을 증착하는 단계는 바람직하게는 상기 전이 금속 층(50)이 상기 질화 단계 전에, 적어도 부분적으로 면심입방 결정 구조 (CC) 또는 육방 결정 구조 (이러한 두 개 결정 구조들은 전술한 금속류의 것들이다)를 가지도록 수행된다.
본 명세서에서, 결정 구조의 우세를 언급할 때는, 이는 후자가 독립적으로 취하여진 다른 결정 구조들 각각 보다 비율적으로 더 크다는 것을 의미한다.
일반적으로, 상기 타겟된 전이 금속들의 경우, 면심 입방 구조(CC)는 Cr, Mo, V, Nb, Ta 중에서 선택된 전이금속의 층을 증착함으로써 자연스럽게 수득될 수 있고, 육방정 구조는 Ti, Zr, Hf 중에서 선택된 전이금속 층의 증착에 의해 자연스럽게 수득될 수 있다.
상기 타겟된 특정 결정 구조들은 상기 전이 금속 섬들 또는 상기 전이 금속 섬들의 적어도 부분을 질화하는 단계를 이행시킬 수 있어, 상기 전이 금속 섬들의 결정 구조를 특히 [111] 방향으로 방위된, 면심 입방 구조로, 또는 특히, [0001] 방향으로 방위된 육방 구조로, 또는 질화된 전이 금속 섬들과 연관된, 축 'C'의 방위를 따라 적어도 부분적으로 개질할 수 있다.
도 6 및 7 각각은 존재하는 결정 상들 또는 구조들을 확인할 수 있게 하는 X-선 회절 스펙트럼을 나타낸다. 도 6은 질화 전 유형 Nb의 전이금속 층의 결정구조를 대표하는 곡선 C1의 경우, Nb의 면심 입방 구조 (CC)의 [110] 방위가 효과적으로 우세하다는 것과, 질화된 전이 금속 층 NbN의 육방 결정구조를 대표하는 곡선 C2의 경우, 육방 구조의 [0004] 방위 및 이의 하모닉 방위 [0008], 즉, [0001]과 유사한 방위가 효과적으로 우세하다는 것을 나타낸다. 도 7은 질화 전 유형 Hf의 전이금속 층의 육방 결정구조를 대표하는 곡선 C3의 경우, 상기 육방 구조의 [0002] 방위가 효과적으로 우세하다는 것과, 질화된 전이 금속 층 HfN의 면심 입방 구조를 대표하는 곡선 C4의 경우, 면심 입방 구조의 [111] 방위가 효과적으로 우세하다는 것을 나타낸다. 도 6과 7에서, 피크들만이 우세를 가시화하는 데 중요하고, 곡선의 나머지는 실험 장비 및 샘플로 인한 연속적 배경을 나타낸다. 유사한 곡선들이 다른 전이금속들에 대하여 당해 분야의 기술자들에 의해 작성될 수 있고, 이들은, 예를 들어, 질화 탄탈륨의 경우, 질화 탄탈륨의 면심 입방 구조에서 [111] 방위가 우세하다는 실질적으로 동일한 결론에 도달할 것이다.
특정 구체예, 특히 도 8에서 나타난 구체예에 따라서, 상기 질화 단계는 질화 가스의 주입에 제1 유동 속도를 부여함으로써 제1 온도에서 적어도 부분적으로 수행되는 제1 질화 부차 단계 En1, 및 질화 가스의 주입에, 상기 제1 유동 속도와는 상이할 수 있는, 선호적으로 상기 제1 유동 속도와 다른 제2 유동 속도를 부여함으로써, 제1 온도 이하의 제2 온도에서 적어도 부분적으로 수행되는 제2 질화 부차 단계 En2를 포함할 수 있다. 이것은 핵 생성 섬들의 결정 방위를 최적화할 수 있게 한다. 두 개 질화/어닐링 부차 단계들은 서로 앞 뒤로 수행된다는 것이 이해될 것이다. 특히, 제1 부차 단계 En1은 신속한 질화를 수행하는 것 (그래서 바람직하게는 질화된 화합물을 형성)을 가능하게 하고 및 제2 부차 단계 En2는 섬(20)들의 전이 금속의 질화물 상을 안정화시키는 어닐링을 수행하면서 상기 실리콘 기판(14)의 질화를 조정하는 것 (두께, 조성 등등..)을 가능하게 한다. 상기 두 부차 단계 En1 및 En2에 연속해서, 상기 섬(20)들(핵 생성 층 섬들)의 상이한 표면 및 상기 섬(20)들 간의 표면이 각각 화학적 및 열적으로 안정하여 나노- 또는 마이크로와이어들의 성장을 허용하고 및 상기 나노와이어 성장 동안 상기 기판(14) (특히 기판(14)이 실리콘으로 만들어 진 경우)을 보호한다.
도 9의 구체예는 바람직하게는 상기 전이 금속이 Ta일 때 이행된다.
주입된 가스는 암모니아 NH3 또는 질소 N2일 수 있다. NH3가 선호되는 데 이는 상기 전이 금속 섬들을 더 빨리 질화시킬 수 있기 때문이다. 실제, 질화 용량은 N2보다는, NH3 형태일 때 더 높다. 그러한 신속한 질화는, 나중에 논의될 것이지만, 특히, 상기 전이 금속이 규화물로 변형될 수 있다면, 중요할 수 있다.
특정 실시예에 따라서, 상기 주입된 질화 가스는 암모니아이고, 상기 제1 온도는 1,000℃ 내지 1,050℃ 범위, 특히 1,050℃와 동일하고, 상기 제1 유동 속도 500 sccm 내지 2,500 sccm 범위이고 (sccm은 유동 속도 단위로서, "분당 표준 체적 센티미터"이다), 특히 1,600 sccm와 동일하고, 상기 제2 온도는 950℃ 내지 1,050℃ 범위이고, 특히 1,000℃와 동일하고, 상기 제2 유동 속도는 500 sccm 내지 2,500 sccm의 범위이고, 특히 500 sccm와 동일하다.
전술한 유동 속도들은 사용하는 질화 챔버의 부피 용량, 즉 전술란 실시예에서 8 리터의 총 가스 부피 (예를 들어, N2 + NH3)에 해당한다. 상이한 부피를 가지는 챔버의 경우, 상기 유동 속도들은 조절되어야 한다 (예를 들어: 18-리터 챔버의 경우, 상기 제1 유동 속도는 특히 4,000 sccm와 동일하여야 하고 및 상기 제2 유동 속도는 특히 1,200 sccm과 동일하여야 한다). 환언하면, 상기 제1 유동 속도는 500*V/8 sccm 내지 2,500*V/8 sccm 범위이고, 특히 1,600*V/8 sccm과 동일하고, 및 제2 유동 속도는 500*V/8 sccm 내지 2,500*V/8 sccm 범위이고, 특히, 500*V/8 sccm과 동일하다. V는 상응하는 질화 챔버의 리터 단위 총 용량이다. 여기서 "상응하는 질화 챔버" 상기 전이 금속 섬들이 질화되는 챔버를 의미한다.
일반적으로, 상기 질화 단계는 50　mbar 내지 800　mbar 범위의 압력, 특히 100　mbar 압력에 처해있는 질화 챔버에서 수행될 수 있다.
도 8은 질화 챔버에서 시간에 따라 온도 변동을 나타내는 질화 단계를 상세히 설명한 도면이다. 제1 기간 T1에서, 상기 질화 챔버내의 온도는, 1,050℃ 단계에 도달할 때까지, 예를 들어, 2℃/s씩 점진적으로 증가한다. NH3 하에서의 상기 제1 타겟된 질화 단계 En1는 온도가 200℃에 도달할 때 시작한다. 이러한 제1 부차 단계 동안, 상기 NH3 유동 속도는 1,600 sccm에서 일정하게 유지된다. 제1 부차 단계와 적어도 부분적으로 동시적으로 발생하는 제2 기간 T2 동안, 상기 온도는 1,050℃에서 5 분 내지 15 분의 기간동안 유지된다. 제3 기간 T3 동안, 제1 부차 단계 En1이 계속되고 이 와중에 온도는 60 초 내에 1,050℃에서 1,000℃로 변한다. 제4 단계 T4에서, 상기 질화 챔버내의 온도는 5 분 내지 15 분 범위의 시간동안 유지되고, 제2 부차 단계 En2가 시작된다. 제5 기간 T5 동안, 상기 질화 챔버내의 가열을 중단하여 상기 질화 챔버의 온도를 주위 온도로 낮춘다. T5의 기간은 상기 질화 챔버의 무력화와 상응되는 것일 수 있다. 제2 질화 부차 단계 En2는 제5 기간 T5 동안의 일정 시간 계속될 수 있다. 제5 기간 T5은 상기 챔버의 가열 중단 및 이후 이의 온도를 감소시키는 것과 상응하는 것일 수 있고, 또는 질화에 사용된 챔버가 또한 나노와이어 합성 전용 MOCVD 챔버라면 나노와이어 성장 단계에 또한 상응할 수 있는 것이다.
특정 구체예에 따라서, 나노와이어(24)의 성장 단계를, 제2 질화 부차 단계 En2 후에 수행하거나 제2 질화 부차 단계 En2 동안 개시한다.
특정 구체예, 특히 도 9에서 설명된 구체예에 따라서, 상기 질화 단계는 질화 가스의 주입에 제1 유동 속도를 부여함으로써 제1 온도에서 적어도 부분적으로 수행되는 제1 질화 부차 단계 En1, 및 질화 가스의 주입에, 상기 제1 유동 속도와는 상이할 수 있는 제2 유동 속도를 부여함으로써, 제1 온도 이상의 제2 온도에서 적어도 부분적으로 수행되는 제2 질화 부차 단계 En2를 포함할 수 있다. 이것은 핵 생성 섬들의 결정 방위를 최적화할 수 있게 한다. 두 개 질화/어닐링 부차 단계들은 서로 앞 뒤로 수행된다는 것으로 이해하여야 한다. 특히, 제1 부차 단계 En1은 신속한 질화를 수행하는 것 (그래서 바람직하게는 질화된 화합물을 형성)을 가능하게 하고 및 제2 부차 단계 En2는 섬(20)들의 전이 금속의 질화물 상을 안정화시키는 어닐링을 수행하면서 상기 실리콘 기판(14)의 질화를 조정하는 것 (두께, 조성 등등..)을 가능하게 한다. 상기 두 부차 단계 En1 및 En2에 연속해서, 상기 섬(20)들(핵 생성 층 섬들)의 상이한 표면 및 상기 섬(20)들 간의 표면이 화학적 및 열적으로 안정하여 각각 나노- 또는 마이크로와이어들의 성장을 허용하고 및 상기 나노와이어 성장 동안 상기 기판(14) (특히 기판(14)이 실리콘으로 만들어 진 경우)을 보호한다.
도 8의 구체예는 바람직하게는 상기 전이 금속이 Ti, Zr, Hf 또는 Nb일 때 이행된다.
주입된 가스는 암모니아 NH3 또는 질소 N2일 수 있다. NH3가 선호되는 데 이는 상기 전이 금속 섬들을 더 빨리 질화시킬 수 있기 때문이다. 실제, 질화 용량은 N2보다는, NH3 형태일 때 더 높다. 그러한 신속한 질화는, 나중에 논의될 것이지만, 특히, 상기 전이 금속이 규화물로 변형될 수 있다면, 중요할 수 있다.
특정 실시예에 따라서, 상기 주입된 질화 가스는 암모니아이고, 상기 제1 온도는 400℃ 내지 1,400℃ 범위, 바람직하게는 500℃ 내지 800℃ 범위이고, 특히 600℃와 동일하다. 상기 제2 온도는 400℃ 내지 1,400℃, 바람직하게는 500℃ 내지 1,000℃ 범위이고, 특히 800℃와 동일하다.
일반적으로, 상기 질화 단계는 50　mbar 내지 800　mbar 범위의 압력, 특히 100　mbar 압력에 처해있는 질화 챔버에서 수행될 수 있다.
도 9는 질화 챔버에서 시간에 따라 온도 변동을 나타내는 질화 단계를 상세히 설명한 도면이다. 제1 기간 T1에서, 상기 질화 챔버내의 온도는, 580℃ 단계에 도달할 때까지, 예를 들어, 1℃/s씩 점진적으로 증가한다. NH3 하에서의 상기 제1 타겟된 질화 단계 En1는 온도가 200℃에 도달할 때 시작한다. 이러한 제1 부차 단계 동안, 상기 NH3 유동 속도는 1,200 sccm에서 일정하게 유지된다. 제1 부차 단계와 적어도 부분적으로 동시적으로 발생하는 제2 기간 T2 동안, 상기 온도는 580℃에서 5 분 내지 30 분의 기간동안 유지된다. 제3 기간 T3 동안, 상기 질화 챔버 내의 온도는 800℃ 단계에 도달할 때까지, 예를 들어, 1℃/s씩 점진적으로 증가한다. 제4 단계 T4에서, 상기 질화 챔버내의 온도는 800℃에서 5 분 내지 30 분 범위의 시간동안 유지되고, 제2 부차 단계 En2가 시작된다. 이러한 제2 부차 단계 동안, 상기 NH3 유동 속도는 1,200 sccm에서 일정하게 유지된다. 제5 기간 T5 동안, 상기 질화 챔버내의 가열을 중단하여 상기 질화 챔버의 온도를 주위 온도로 낮춘다. T5의 기간은 상기 질화 챔버의 무력화와 상응되는 것일 수 있다. 제2 질화 부차 단계 En2는 제5 기간 T5 동안의 일정 시간 계속될 수 있다. 제5 기간 T5은 상기 챔버의 가열 중단 및 이후 이의 온도를 감소시키는 것과 상응하는 것일 수 있고, 또는 질화에 사용된 챔버가 또한 나노와이어 합성 전용 MOCVD 챔버라면 나노와이어 성장 단계에 또한 상응할 수 있는 것이다
특정 구체예에 따라서, 나노와이어(24)의 성장 단계를, 제2 질화 부차 단계 En2 후에 수행하거나 제2 질화 부차 단계 En2 동안 개시한다.
최적화된 나노와이어 성장을 수행하기 위해, 상기 전이 금속 층이 오직 약간 규화되는 것이 바람직하다. 기판(14)이 실리콘에 기반한다면, 상기 전이금속 섬(20)들의 규화는 두 가지 경우에 따라서 발생할 수 있다: 전이 금속 층(50)의 증착 단계 중, 및/또는 상기 형성된 전이금속 섬들이 질화되어 핵 생성 섬(20)들의 범위를 한정하는 것이 바람직할 때.
전자의 경우는 하기와 같이 설명될 수 있다. 고온(대략 1,000℃)에서, 규화된 화합물 MSi2 의 형성은 촉진된다 (M은 사용된 전이 금속). 그러한 규화물 중에서, 오직 V 칸의 전이금속의 규화물(VSi2, NbSi2, TaSi2) 더하기 Cr 규화물 (CrSi2)이 육방정 구조를 가지는 결정상을 형성하며, 이는 GaN 나노와이어들의 성장에 잠재적으로 유리하다 (이들이 축 c를 따라 텍스처드 된다면). 그러나, 상기 육방정 상과 GaN 사이의 메쉬 매개변수 "a"(3.19올스트롬Å)의 불일치가 VSi2, NbSi2, TaSi2, CrSi2에 대하여 각각 -30%, -36%, -33%, 및 -25%로 매우 강력하여 GaN의 에피택시는 매우 가망이 없다. 전형적으로, 육방정 화합물 VSi2, NbSi2, TaSi2, CrSi2에 대한 메쉬 매개변수 "a"는 각각: 4.57올스트롬Å, 4.97올스트롬Å, 4.78올스트롬Å, 및 4.28올스트롬Å이다. 따라서, 하기 물질들로 부차적 일군을 형성할 있다: Ti, V, Cr, Nb, Ta, Mo, 즉 Si와 높은 상호확산 계수를 가지는 금속으로, 이는 새로운 상 MSi2의 신속한 성장 동적 상태를 내포한다. 예를 들어, Cr은 Si와 850℃에서 1.5*10-7 cm2/s의 상호 확산 계수, 즉, 15분 내에 약 11.6 μm의 확산 길이를 가지는 반면, 약 100℃에서는, 그러한 확산 길이는 15분 내에 약 80 nm로 감소한다. 전술한 이유로 인하여, 증착된 전이 금속이 Cr, V, 또는 Ti 중에서 선택된다면, 100℃ 미만의 온도에서 증착하여 기판으로부터 실리콘의 확산을 제한하는 것이 바람직하다. Nb의 경우, 15 분간의 상호확산 길이 Nb-Si는 800℃ 및 700℃에서 각각 12 nm 및 2 nm이다. 따라서, Nb는 규화 현상 없이 또는 매우 느린 규화 현상을 보이면서 최대 700-750℃의 온도에서 증착될 수 있다. Si와의 상호확산 계수에서 Nb보다 더 낮은 다른 물질들: Zr, Hf, 및 Ta은 따라서 주위 온도 내지 기껏해야 최대 750℃-800℃까지에서 용이하게 증착될 수 있다. 너무 많이 규화되면 후속적으로 충분한 두께의 질화된 전이금속 층을 얻는 것을 방지하는 결과를 낳게 될 수 있다. 환언하여, 일반화하자면, 기판(14)은 실리콘으로 만들어지고, 전이금속 층(50)을 증착하는 단계는 증착된 전이금속 층(50)에서 실리콘의 상호확산이 10 nm보다 더 짧도록 및/또는 적어도 2 nm의 전이 금속 층의 비실릴화된 두께를 유지하도록 한다. 사실, 그러한 비실릴화된 두께는 상기 기판의 맞은 편에 위치하고, 상기 전이 금속 섬들의 질화된 층을 형성하도록 의도된 것이다. 도 4A에서, 참조번호(50)은 상기 전이금속 층이 기판(14) 상에 처음으로 증착된 것을 나타낸다. 층(50)을 증착하는 동안, 기판(14)으로부터 연장되는 두께는 실릴화되어 층(50)의 일부분 만이, 질화함으로써, 상기 핵 생성 섬들을 형성하는 데 사용될 수 있는 순수 전이금속으로 만들어진다.
두번째 경우에서, 상기 질화 단계는 1,050℃에서 수 분간 작동할 것이 요구될 수 있다. 이를 성취하기 위해, NH3를 질화 가스로서 사용하는 것이 바람직할 수 있는 데, 이는 높은 질화 용량으로 인하여, 질화 반응이 실릴화보다 더 빠르기 때문이다. 실제로, 이상적으는, 적어도 하나의 질화된 전이금속 층 (즉, 상기 핵 생성 층)은 상기 질화 단계 중에 상기 전이 금속 섬(20)들 상에서 형성되는 것이 바람직하고, 상기 질화된 전이 금속 층의 두께는 2 nm 내지 50 nm 범위인 것이 유리하다. 새롭게 새로운 상당한 규화된 화합물을 이러한 질화된 전이 금속 층의 수준에서 얻는 것을 피하도록, 상기 질화 단계를 최적화 할 것이다. 사실, 상기 질화 단계 후에, 전이금속을 증착함으로써 형성되는 것이 바람직한 각 섬(20)이 실제적으로는 상기 전이 금속을 증착하는 동안 얻어지는, 기판(14)과 접촉되어 있는 제1 실릴화 전이금속층, 상기 질화 단계 중에 얻어지는 제1 실릴화 전이금속 층의 연속선 상에 정렬된 제2 실릴화 전이금속층, 및 전이금속 섬(20)을 질화함으로써 유래되는 핵 생성 층을 포함한다는 것이 이해될 것이다. 조건적으로, 질화된 층과 제2 실릴화된 층 사이에 개제된 순수 전이 금속의 잔류 층이 남아 있을 수 있고, 이는 처음 증착된 전이금속 두께에 부분적으로 의존한다.
다른 경우, 예를 들어, 상기 섬들이 알루미늄 (가능하게는 실리콘으로 도핑된)로 만들어 질때, 상기 질화 단계는 제2 온도보다 낮은 제1 온도, 예를 들어, 400 내지 750℃ 범위에서 수행될 수 있는 제1 질화 단계와, 이 후 제1 온도보다 명백히 더 큰 제1 온도에서, 예를 들어, 800 및 1,100℃에서 수행되는 제2 질화 상을 포함할 수 있다. 전술한 바와 같이, 상기 제1 상은 섬(20)들의 질화를 촉진하는 반면 상기 제2 상은 섬(20)들로 덮히지 않은 기판(14)의 부분을 질화시키는 것을 촉진한다.
선행의 다양한 경우의 논의에서 나타나는 바와 같이, 상기 기판이 실리콘으로 만들어 진다면, 필요시, 상이한 질화 단계들을 상이한 온도에서 조직하여 상이한 질화 작동들 각각을 최적화하는 것은 당해 분야의 숙련자는 가능하다: 상기 핵 생성 섬들을 질화시키고 및 상기 기판을 질화시켜 이를 부동태하는 것. 한편으로 증착될 금속의 유형(전이 금속 또는 비전이금속)에, 이의 증착 온도에, 이의 증착 시간에는 물론, 소정 두께의 질화된 금속 (전이 금속, Al 등등..) 층을 얻는 것과 상기 기판에 형성된 질화물 두께를 제어하는 것을 가능케하는 상이한 질화 단계 기간에 따라서, 증착하고자 하는 상기 전이 금속 층(50)의 두께를 결정하는 것은 당해 분야의 숙련자의 능력 안에 있을 것이다. 환언하면, 실리콘-기반 기판의 경우, 상기 전이금속 층(50)을 증착하는 단계는 증착될 전이금속 층의 두께를 결정하는 이전 단계를 포함할 수 있고, 상기 두께 결정 단계는: 사용된 전이금속 및 증착 온도 온도에 따라 상기 전이금속 층의 후속 증착 동안, 상기 전이금속 층에서의 제1 실리콘 확산 길이를 정하는 단계; 상기 전이금속 섬들을 질화하는 후속 단계 중에 상기 전이 금속 섬들에서 제2 실리콘 확산 길이를 정하는 단계, 및 이러한 상이한 질화 단계들에 따라 질화된 기판의 두께를 결정하는 단계를 포함한다. 증착될 상기 전이금속 층의 두께는 상기 질화된 전이금속 섬들의 바람직한 두께 및 향 후의 전이 금속 섬들에서 상기 첫번째 및 두번째로 결정된 확산 길이들로부터 얻어진 실릴화된 전이금속 두께의 함수이다.
도 10은 전자기 복사선을 방출할 수 있는 광전기 장치(70)의 다른 구체예의 부분적, 개략적 단면도이다. 장치(70)는 활성부의 형상 및 각 마이크로와이어 또는 나노와이어(24)의 분극부의 형사에서 장치(10)와 상이하다. 실제, 각 마이크로와이어 또는 나노와이어(24)의 경우, 활성부(72)는 마이크로와이어 또는 나노와이어(24)의 정부만을 덮는다. 활성부(72)는 전술한 활성부(28)와 동일한 조성을 가질 수 있다. 또한, 분극부(74)는 활성부(72)를 덮는다. 분극부(74)는 전술한 분극부(30)와 동일한 조성을 가질 수 있다.
특정 구체예들이 설명되었다. 다양한 변경과 개질이 당해 분야 숙련자에게 일어날 것이다. 특히, 비록 광전기 장치들(10, 70)의 전술한 상이한 구체예들이 전자기 복사선을 방출할 수 있지만, 그러한 장치들은 전자기 복사선을 수납하고 이를 전기적 신호로 전환하는 것으로 당해 분야 숙련자들에게 용이하게 적용될 수 있다. 그러한, 적용은 마이크로와이어 또는 나노와이어(24)들 각각의 활성부(28, 72)를 채용하고 및 적절한 분극을 반고체 구조물에 적용함으로써 이뤄진다.
장치 (10, 70)의 그러한 적용을 수행함으로 전자기 복사를 측정하거나 검출 전용의 광전기 장치, 또는 광전압 적용 전용의 광전기 장치를 형성할 수 있다.
그러한 변경, 개질, 및 개선은 본 개시의 부분으로 의도되고 및 본 발명의 사상과 범위 내에 있는 것으로 의도된다. 따라서, 전술한 설명은 오직 예증적 방식이며, 제한적으로 의도된 것이 아니다. 본 발명은 하기 청구범위 및 이와 등가물에서 정의한 것으로만 제한된다.

Claims (17)

  1. 반도체 기판(14);
    상기 기판의 표면(18) 상에 있는 패드(20)들;
    각각 패드와 접해 있는, 반도체 소자(24)들; 및
    상기 기판에서 상기 표면으로부터 연장되며, 상기 패드들 중 인접하는 패드 쌍의 각각에 대하여, 상기 패드 쌍 중 하나의 패드를 상기 패드 쌍 중 나머지 패드와 연결하는 유전체 부위(22)를 포함하는 광전기 장치(10; 70)를 제조하는 방법으로서, 상기 패드(20)들을 형성하고 및 상기 부위(22)를 형성하는 것을 연속적으로 포함하고, 상기 부위(22)는 기판(14)을 질화시킴으로써 형성되는 바, 상기 방법은:
    상기 기판(14) 상에 층(50)을 적층하는 단계;
    상기 층(50) 상에 분할물(52)들을 형성하는 단계;
    상기 분할물들로 덮히지 않은 층의 부분들을 에칭하여 상기 패드(20)들을 형성하는 단계;
    상기 분할물들을 제거하는 단계; 및
    상기 패드들, 및 상기 패드들로 덮이지 않은 기판의 부분들을 질화시키는 단계를 연속적으로 포함하며, 상기 질화시키는 단계는:
    상기 패드(20)들을 제1 온도에서 질화시키는 제1 단계; 및
    상기 패드들로 덮히지 않은 기판(14)의 부분들을 제1 온도와는 다른 제2 온도에서 질화시키는 제2 단계를 연속적으로 포함하는 방법.
  2. 제1항에 있어서, 상기 제2 온도는 상기 제1 온도보다 더 큰, 방법.
  3. 제1항에 있어서, 상기 제2 온도는 상기 제1 온도보다 더 낮은, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판(14)은 실리콘, 게르마늄, 탄화 실리콘, III-V 화합물, II-VI 화합물, 및 이들 화합물들의 조합물을 포함하는 군으로부터 선택된 제1 반도체 물질을 포함하는, 방법.
  5. 제4항에 있어서, 상기 제1 반도체 물질은 실리콘인, 방법.
  6. 제4항에 있어서, 상기 소자(24) 각각은 상기 패드들 중 하나와 접촉하고 있는 제2 반도체 물질로서, 실리콘, 게르마늄, 탄화 실리콘, III-V 화합물, II-VI 화합물, 및 이들 화합물들의 조합물을 포함하는 군으로부터 선택되는 제2 반도체 물질을 포함하는 적어도 일 분할물(26)을 포함하는, 방법.
  7. 제6항에 있어서, 상기 제2 반도체 물질은 III-V 화합물인, 방법.
  8. 제6항에 있어서, 상기 제2 반도체 물질은 제1 V 족 원소 및 제2 III 족 원소에 기반한 III-V 화합물이고, 및 각 패드(20)는 질화 알루미늄 (AlN), 붕소 (B), 질화 붕소 (BN), 티타늄 (Ti), 질화 티타늄 (TiN), 탄탈륨 (Ta), 질화 탄탈륨 (TaN), 하프늄 (Hf), 질화 하프늄 (HfN), 니오븀 (Nb), 질화 니오븀 (NbN), 지르코늄 (Zr), 지르코늄 붕산염 (ZrB2), 질화 지르코늄 (ZrN), 탄화 실리콘 (SiC), 탄탈륨 카보나이트라이드 (TaCN), 질화 마그네슘 (MgxNy), 질화 마그네슘 갈륨 (MgGaN), 텅스텐 (W), 질화 텅스텐 (WN), 백금 (Pt), 질화 백금 (PtN), 및 이의 조합물을 포함하는 군으로부터 선택된 제2 원소의 극성에 따라 상기 화합물의 성장을 촉진하는 물질을 포함하는, 방법.
  9. 제1항에 있어서, 상기 부위(22)는 상기 기판(14)을 형성하는 반도체 물질의 질화물로 만들어 지는, 방법.
  10. 제1항에 있어서, 상기 각 패드(20)의 두께는 1 nm 내지 100 nm 범위인, 방법.
  11. 제1항에 있어서, 상기 부위(22)의 깊이는 5 nm 내지 100 nm 범위인 방법.
  12. 제1항에 있어서, 상기 기판(14)은 지지체를 덮는 반도체 층에 해당하는, 방법.
  13. 제1항에 있어서, 상기 반도체 기판(14)은 각 패드(20)와 접촉되어 있는, 방법.
  14. 제1항에 있어서, 상기 소자(24)들 중 적어도 하나는 마이크로와이어 또는 나노와이어인, 방법.
  15. 제1항에 있어서, 상기 소자(24)들 중 적어도 하나는 피라미드 형상인, 방법.
  16. 제6항에 있어서, 상기 제2 반도체 물질은 III-N 화합물인, 방법.
  17. 제12항에 있어서, 상기 지지체는 유리 또는 금속으로 만들어진, 방법.
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