KR102126205B1 - 적층 전자부품의 제조 방법 - Google Patents

적층 전자부품의 제조 방법 Download PDF

Info

Publication number
KR102126205B1
KR102126205B1 KR1020180002236A KR20180002236A KR102126205B1 KR 102126205 B1 KR102126205 B1 KR 102126205B1 KR 1020180002236 A KR1020180002236 A KR 1020180002236A KR 20180002236 A KR20180002236 A KR 20180002236A KR 102126205 B1 KR102126205 B1 KR 102126205B1
Authority
KR
South Korea
Prior art keywords
electronic component
electrode layer
thickness
inner electrode
manufacturing
Prior art date
Application number
KR1020180002236A
Other languages
English (en)
Other versions
KR20180082342A (ko
Inventor
요시히로 후쿠다
히로타카 나카자와
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20180082342A publication Critical patent/KR20180082342A/ko
Application granted granted Critical
Publication of KR102126205B1 publication Critical patent/KR102126205B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

압착 공정에 있어서 적층체에 균열이 생기는 것을 방지할 수 있는, 적층 전자부품의 제조 방법을 제공하는 것.
내부전극층이 형성된 그린 시트를 복수매 적층해서 적층체를 제작하는 적층 공정과, 상기 적층체의 적층 방향 상면에 제1의 탄성체 시트를 배치하고, 상기 적층체의 적층 방향 하면에 제2의 탄성체 시트를 배치하며, 상기 적층체를 적층 방향으로 압착하는 압착 공정을 포함하는 적층 전자부품의 제조 방법으로서, 하기 관계식(1) 및 (2)를 만족시키는 것을 특징으로 하는 적층 전자부품의 제조 방법.
(내부전극층의 두께×내부전극층의 적층매수)/2＞제1의 탄성체 시트의 두께 (1)
(내부전극층의 두께×내부전극층의 적층매수)/2＞제2의 탄성체 시트의 두께 (2)

Description

적층 전자부품의 제조 방법{METHOD OF MANUFACTURING MULTILAYER ELECTRONIC COMPONENT}
본 발명은 적층 전자부품의 제조 방법에 관한 것이다.
적층 세라믹 콘덴서에서는 소형 대용량화의 요구가 크고, 그린 시트의 박층화, 내부전극의 다층화가 진행되고 있다.
적층 세라믹 콘덴서의 제조 공정에 있어서는, 내부전극층을 형성한 그린 시트를 다수매 적층해서 적층체로 하고, 적층체를 압착하는 압착 공정이 있다.
적층체에 있어서 내부전극층이 형성된 부분과, 내부전극층이 형성되어 있지 않은 부분에서는 적층두께에 단차가 생긴다. 그리고, 내부전극층이 형성되어 있지 않은 부분에서 밀착이 불충분해진다.
또한, 적층체의 다층화가 진행되면, 단차의 영향이 보다 커지게 된다.
그리고, 내부전극층이 형성되어 있지 않은 부분에서의 밀착성을 확보하기 위해, 압착 공정에 있어서 적층체의 상하에 탄성체 시트를 배치하는 경우가 있다.
특허문헌 1에는, 면 방향에 비교해서 두께 방향의 쪽이 보다 큰 신축성을 나타내는 탄성체 시트를 사용해서 적층체의 프레스를 실시하는 공정을 포함한, 적층 세라믹 전자부품의 제조 방법이 기재되어 있다.
일본 공개특허공보 평9-190948호
특허문헌 1에는, 적층 세라믹 콘덴서 제조 시의 그린 시트를 압착하는 공정에 있어서, 내부전극층의 단차량(=내부전극층 두께×그린 시트 적층매수)이 150㎛(3㎛×50장)이며, 탄성체 시트로서의 폴리에틸렌테레프탈레이트의 두께가 200㎛인 것이 기재되어 있다.
특허문헌 1에 기재되어 있는 것과 같은 조건에서의 압착 공정을 실시하면, 적층체의 표면의 일부, 특히, 적층체의 표면의 주변부에 균열이 생기는 경우가 있었다.
특히, 적층체의 측면에 내부전극 인출부를 가지는 적층 전자부품에서 균열이 생기기 쉬운 경향이 있었다.
본 발명은 상기의 과제를 해결하기 위해 행하여진 것으로, 압착 공정에 있어서 적층체에 균열이 생기는 것을 방지할 수 있는 적층 전자부품의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은, 압착 공정에 있어서의 균열의 발생을 해소할 수 있는 수단에 대해 검토한 바, 적층체의 상하에 배치하는 탄성체 시트의 두께와, 내부전극층의 단차량의 관계를 적절한 범위로 함으로써, 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분의 경계에 있어서 가해지는 힘을 저감하여, 균열의 발생을 방지할 수 있는 것을 발견하여, 본 발명에 이르렀다.
즉, 본 발명의 적층 전자부품의 제조 방법은, 내부전극층이 형성된 그린 시트를 복수매 적층해서 적층체를 제작하는 적층 공정과, 상기 적층체의 적층 방향 상면에 제1의 탄성체 시트를 배치하고, 상기 적층체의 적층 방향 하면에 제2의 탄성체 시트를 배치하며, 상기 적층체를 적층 방향으로 압착하는 압착 공정을 포함하는 적층 전자부품의 제조 방법으로서, 하기 관계식(1) 및 (2)를 만족시키는 것을 특징으로 한다.
(내부전극층의 두께×내부전극층의 적층매수)/2＞제1의 탄성체 시트의 두께 (1)
(내부전극층의 두께×내부전극층의 적층매수)/2＞제2의 탄성체 시트의 두께 (2)
압착 공정에서 사용하는 제1의 탄성체 시트 및 제2의 탄성체 시트의 두께가 상기 관계식(1) 및 (2)를 만족시키는 것이면, 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분의 경계에 있어서 가해지는 힘을 저감하여, 균열의 발생을 방지할 수 있다.
본 발명의 적층 전자부품의 제조 방법에서는, 상기 제1의 탄성체 시트 및 상기 제2의 탄성체 시트의 두께가, 각각 (내부전극층의 두께×내부전극층의 적층매수)로 구해지는 단차량의 20%의 두께 이상인 것이 바람직하다.
탄성체 시트의 두께를 얇게 하면, 내부전극층이 형성된 부분에 가해지는 압력이 상대적으로 높아져, 유전체 두께가 얇아지는 경향이 된다. 이로써, 절연저항 불량률(쇼트 불량률)이 증가하지만, 탄성체 시트의 두께를 상기 범위로 함으로써, 절연 저항 불량률을 낮게 할 수 있다.
본 발명의 적층 전자부품의 제조 방법에서는, 상기 제1의 탄성체 시트 및 상기 제2의 탄성체 시트의 듀로미터 A 경도가 각각 40 이상, 80 이하인 것이 바람직하다.
탄성체 시트의 경도가 40 이상이면, 압착 후의 적층체에서의 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분과의 단차가 지나치게 커지지 않기 때문에 바람직하다. 또한, 탄성체 시트의 경도가 80 이하이면, 내부전극층이 형성되어 있지 않은 부분에서의 밀착성을 개선하는 효과를 충분히 발휘시킬 수 있기 때문에 바람직하다.
본 발명의 적층 전자부품의 제조 방법에서는, (내부전극층의 두께×내부전극층의 적층매수)로 구해지는 단차량이 50㎛ 이상, 200㎛ 이하인 것이 바람직하다.
단차량이 50㎛ 이상인 경우에, 본 발명의 효과가 보다 현저하게 발휘되기 때문에 바람직하다. 또한, 단차량이 200㎛를 넘으면, 그린 시트 간의 밀착성을 확보하는 것이 어려워지는 경우가 있다.
본 발명의 적층 전자부품의 제조 방법에서는, 상기 압착 공정 후에 강체 프레스 공정을 더 실시하는 것이 바람직하다.
압착 공정 후에 강체 프레스를 더 실시함으로써, 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분과의 단차를 경감할 수 있다. 단차가 크면 기판에 대한 적층 전자부품의 실장 시에 안정성이 부족하여, 솔더링 불량이 발생할 우려가 있으므로 단차를 경감하는 것이 바람직하다.
본 발명의 적층 전자부품의 제조 방법에서는, 상기 적층 전자부품이 적층 세라믹 콘덴서인 것이 바람직하다.
적층 세라믹 콘덴서는 적층매수가 많아지는 경향에 있어, 단차가 생기기 쉬우므로 본 발명의 적층 전자부품의 제조 방법이 특히 유효하다.
본 발명의 적층 전자부품의 제조 방법에서는, 상기 적층 전자부품이 1개의 측면에 2개 이상의 내부전극 인출부를 가지는 적층 전자부품인 것이 바람직하다.
적층 전자부품이 1개의 측면에 2개 이상의 내부전극 인출부를 가지는 적층 전자부품이면, 종래 기술에 의한 압착 공정을 실시했을 때에 균열이 특히 생기기 쉽다. 그리고, 본 발명의 적층 전자부품의 제조 방법에서의 압착 공정을 적용하면, 균열의 발생을 방지할 수 있다.
즉, 본 발명의 효과는 1개의 측면에 2개 이상의 내부전극 인출부를 가지는 적층 전자부품에 대하여 특히 현저하게 발휘된다.
본 발명의 적층 전자부품의 제조 방법에 있어서, 압착 공정에 있어서의 압착 온도는 60℃ 이상, 85℃ 이하인 것이 바람직하다.
압착 온도를 60℃ 이상으로 하면, 내부전극층이 형성되어 있지 않은 부분에서의 밀착성을 개선하는 효과가 보다 충분히 발휘되어, 델라미네이션 등의 구조결함을 발생할 가능성이 감소한다. 또한, 압착 온도가 85℃ 이하이면, 압착 공정을 거친 적층체의 온도변형에 의한 변형량이 커지기 어렵다. 그 때문에, 나중에 적층체를 칩 개편(個片)으로 절단하는 공정에 있어서, 절단 위치 정밀도의 저하에 의한 내부전극 노출 불량률이 낮아진다.
본 발명의 적층 전자부품의 제조 방법에 의하면, 압착 공정에 있어서 적층체에 균열이 생기는 것을 방지하여 적층 전자부품을 제조할 수 있다.
도 1은 본 발명의 적층 전자부품의 제조 방법에 의해 제조할 수 있는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 2(a) 및 도 2(b)는 1개의 측면에 3개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴을 가지는, 내부전극층이 형성된 그린 시트를 모식적으로 나타내는 상면도이다. 도 2(c)는 도 2(a) 및 도 2(b)에 나타내는 내부전극 패턴을 중첩하여 나타내는 평면도이다.
도 3(a) 및 도 3(b)는 1개의 측면에 2개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴을 가지는, 내부전극층이 형성된 그린 시트를 모식적으로 나타내는 상면도이다. 도 3(c)는 도 3(a) 및 도 3(b)에 나타내는 내부전극 패턴을 중첩하여 나타내는 평면도이다.
도 4(a) 및 도 4(b)는 1개의 측면에 1개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴을 가지는, 내부전극층이 형성된 그린 시트를 모식적으로 나타내는 상면도이다. 도 4(c)는 도 4(a) 및 도 4(b)에 나타내는 내부전극 패턴을 중첩하여 나타내는 평면도이다.
도 5는 도 2(a)에 나타내는 그린 시트와 도 2(b)에 나타내는 그린 시트가 적층된 적층체의 다면취(多面取)의 패턴을 나타내는 모식도이다.
도 6은 압착 공정에 있어서 적층체의 상하에 탄성체 시트를 배치한 모양을 모식적으로 나타내는 단면도이다.
이하, 도면을 참조하여 본 발명의 적층 전자부품의 제조 방법에 대해 설명한다. 그러나, 본 발명은, 이하의 구성에 한정되는 것이 아니고, 본 발명의 요지를 변경하지 않는 범위에서 적절히 변경해서 적용할 수 있다. 또한, 이하에서 기재하는 본 발명의 각각의 바람직한 구성을 2개 이상 조합한 것도 또한 본 발명이다.
이하, 적층 세라믹 콘덴서를 제조하는 경우를 예로 하여 본 발명의 적층 전자부품의 제조 방법을 설명한다.
도 1은 본 발명의 적층 전자부품의 제조 방법에 의해 제조할 수 있는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 1에 나타내는 적층 세라믹 콘덴서(1)는, 적층체(10)의 제1의 측면(11)에 외부전극(21a), 외부전극(22a), 외부전극(23a)이 마련되고, 적층체(10)의 제2의 측면(12)에 외부전극(21b), 외부전극(22b), 외부전극(23b)이 마련되어 이루어진다. 각 외부전극이 마련되어 있는 부분은, 적층체의 측면으로부터 내부전극이 인출되어 있는 부분이다. 도 1에는 외부전극의 안에 있는 내부전극을 모식적으로 점선으로 나타내고 있다. 도 1에 나타내는 적층 세라믹 콘덴서(1)는, 1개의 측면에 3개의 내부전극 인출부를 가지는 적층 전자부품이라고 할 수 있다.
이하, 이러한 적층 세라믹 콘덴서를 제조할 수 있는 적층 전자부품의 제조 방법에 대해 설명한다.
처음에, 내부전극층이 형성된 그린 시트를 준비한다.
유전체층이 되는 세라믹과 유기물 및 용매 등이 혼합된 세라믹 슬러리를, PET필름 등의 캐리어 필름 상에 스프레이 코팅, 다이 코팅, 스크린 인쇄 등의 방법에 의해 시트 형상으로 도포함으로써 세라믹 그린 시트를 얻는다.
계속해서, Ni가루 등의 금속재료, 용제, 분산제 및 바인더 등으로 이루어지는 내부전극층 형성용의 도전성 페이스트를 조제한다. 내부전극층 형성용의 도전성 페이스트를 세라믹 그린 시트 상에 스크린 인쇄, 그라비어 인쇄 등의 방법으로 인쇄하여, 내부전극 패턴을 형성한다.
이와 같이 하여, 내부전극층이 형성된 그린 시트가 준비된다.
유전체층이 되는 세라믹으로는, 예를 들면 티탄산바륨(BaTiO3), 티탄산칼슘(CaTiO3), 티탄산스트론튬(SrTiO3), 또는 지르콘산칼슘(CaZrO3) 등을 주성분으로 하는 세라믹 재료를 포함한다. 또한, 세라믹 재료는 주성분보다도 함유량이 적은 부성분으로서, Mn, Mg, Si, Co, Ni, 또는 희토류 등을 포함하고 있어도 된다.
세라믹 슬러리에 포함되는 유기물로는, 바인더로서의 폴리비닐부티랄계 바인더, 프탈산에스테르계 바인더 등을 들 수 있다.
세라믹 그린 시트의 두께는 0.6㎛ 이상, 1.2㎛ 이하가 바람직하다.
내부전극층 형성용의 도전성 페이스트는, Ni, Cu, Ag, Pd, Ag-Pd합금 또는 Au 등의 금속재료를 포함하고 있는 것이 바람직하다. 또한, 세라믹 그린 시트에 포함되는 세라믹 재료와 동일 조성계의 유전체 재료를 포함하고 있는 것도 바람직하다.
그린 시트 상에 형성된 내부전극층의 두께는, 0.2㎛ 이상, 1.5㎛ 이하인 것이 바람직하다. 내부전극층의 두께를 0.2㎛ 이상으로 하면, 내부전극의 연속성이 향상되므로, 취득 용량이 저하되는 일이 없다. 또한, 내부전극층의 두께를 1.5㎛ 이하로 하면, 그린 시트 간의 밀착성이 저하되는 일이 없어, 델라미네이션 등의 구조 결함의 발생을 방지할 수 있다.
세라믹 그린 시트 상에 그려지는 내부전극 패턴은, 제조하는 적층 전자부품의 사양에 따라 다르지만, 그 예를 몇가지 설명한다.
본 발명의 적층 전자부품의 제조 방법으로 제조하는 적층 전자부품이 1개의 측면에 2개 이상의 내부전극 인출부를 가지는 적층 전자부품인 것이 바람직하다.
이러한 적층 전자부품을 제조하기 위한 내부전극 패턴을 도 2(a), 도 2(b) 및 도 2(c), 그리고 도 3(a), 도 3(b) 및 도 3(c)에 나타낸다.
도 2(a) 및 도 2(b)는 1개의 측면에 3개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴을 가지는, 내부전극층이 형성된 그린 시트를 모식적으로 나타내는 상면도이다. 도 2(c)는 도 2(a) 및 도 2(b)에 나타내는 내부전극 패턴을 중첩하여 나타내는 평면도이다.
도 2(a)에 나타내는 그린 시트(110a)에서는, 적층체로 했을 때에 제1의 측면이 되는 제1의 장변(長邊)(111a)에, 내부전극 인출부(121a), 내부전극 인출부(123a)가 도달하고 있고, 적층체로 했을 때에 제2의 측면이 되는 제2의 장변(112a)에 내부전극 인출부(122b)가 도달하고 있다. 한편, 도 2(b)에 나타내는 그린 시트(110b)에서는, 적층체로 했을 때에 제1의 측면이 되는 제1의 장변(111b)에 내부전극 인출부(122a)가 도달하고 있고, 적층체로 했을 때에 제2의 측면이 되는 제2의 장변(112b)에 내부전극 인출부(121b), 내부전극 인출부(123b)가 도달하고 있다.
도 2(c)에는 이 2장의 그린 시트(110a) 및 그린 시트(110b)를 중첩했을 때의 내부전극 패턴을 중첩하여 나타내고 있다. 2장의 그린 시트를 중첩하여 얻어지는 형상으로부터, 적층체로 했을 때에 제1의 장변(111)에 의해 얻어지는 적층체의 제1의 측면에는 내부전극 인출부(121a), 내부전극 인출부(122a) 및 내부전극 인출부(123a)가 위치하는 것을 알 수 있다. 또한, 적층체로 했을 때에 제2의 장변(112)에 의해 얻어지는 적층체의 제2의 측면에는 내부전극 인출부(121b), 내부전극 인출부(122b) 및 내부전극 인출부(123b)가 위치하는 것을 알 수 있다.
또한, 도 2(c)에는 이 내부전극 패턴을 가지는 적층체를 종래 기술의 방법으로 압착했을 때에 균열이 생기기 쉬운 부위를 모식적으로 파선(波線)(130)으로 나타내고 있다. 본 발명의 적층 전자부품의 제조 방법에 의하면, 이 부위에 균열이 생기는 것을 방지할 수 있다.
도 3(a) 및 도 3(b)는 1개의 측면에 2개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴을 가지는, 내부전극층이 형성된 그린 시트를 모식적으로 나타내는 상면도이다. 도 3(c)는 도 3(a) 및 도 3(b)에 나타내는 내부전극 패턴을 중첩하여 나타내는 평면도이다.
도 3(a)에 나타내는 그린 시트(210a)에서는, 적층체로 했을 때에 제1의 측면이 되는 제1의 장변(211a)에 내부전극 인출부(221a)가 도달하고 있고, 적층체로 했을 때에 제2의 측면이 되는 제2의 장변(212a)에 내부전극 인출부(222b)가 도달하고 있다. 한편, 도 3(b)에 나타내는 그린 시트(210b)에서는, 적층체로 했을 때에 제1의 측면이 되는 제1의 장변(211b)에 내부전극 인출부(222a)가 도달하고 있고, 적층체로 했을 때에 제2의 측면이 되는 제2의 장변(212b)에 내부전극 인출부(221b)가 도달하고 있다.
도 3(c)에는 이 2장의 그린 시트(210a) 및 그린 시트(210b)를 중첩했을 때의 내부전극 패턴을 중첩하여 나타내고 있다. 2장의 그린 시트를 중첩하여 얻어지는 형상으로부터, 적층체로 했을 때에 제1의 장변(211)에 의해 얻어지는 적층체의 제1의 측면에는 내부전극 인출부(221a) 및 내부전극 인출부(222a)가 위치하는 것을 알 수 있다. 또한, 적층체로 했을 때에 제2의 장변(212)에 의해 얻어지는 적층체의 제2의 측면에는 내부전극 인출부(221b) 및 내부전극 인출부(222b)가 위치하는 것을 알 수 있다.
또한, 도 3(c)에는 이 내부전극 패턴을 가지는 적층체를 종래 기술의 방법으로 압착했을 때에 균열이 생기기 쉬운 부위를 모식적으로 파선(230)으로 나타내고 있다. 본 발명의 적층 전자부품의 제조 방법에 의하면, 이 부위에 균열이 생기는 것을 방지할 수 있다.
또한, 본 발명의 적층 전자부품의 제조 방법으로 제조하는 적층 전자부품이, 1개의 측면에 1개의 내부전극 인출부를 가지는 적층 전자부품이어도 된다.
이러한 적층 전자부품을 제조하기 위한 내부전극 패턴을 도 4(a), 도 4(b) 및 도 4(c)에 나타낸다.
도 4(a) 및 도 4(b)는 1개의 측면에 1개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴을 가지는, 내부전극층이 형성된 그린 시트를 모식적으로 나타내는 상면도이다. 도 4(c)는 도 4(a) 및 도 4(b)에 나타내는 내부전극 패턴을 중첩하여 나타내는 평면도이다.
도 4(a)에 나타내는 그린 시트(310a)에서는, 적층체로 했을 때에 제1의 측면이 되는 제1의 장변(311a)에 내부전극 인출부(321a)가 도달하고 있고, 적층체로 했을 때에 제2의 측면이 되는 제2의 장변(312a)에 내부전극 인출부(322a)가 도달하고 있다. 한편, 도 4(b)에 나타내는 그린 시트(310b)에서는, 적층체로 했을 때에 제1의 측면이 되는 제1의 장변(311b) 및 제2의 측면이 되는 제2의 장변(312b)의 어느 것에도 내부전극 인출부는 도달하지 않고 있다. 도 4(b)에 나타내는 그린 시트(310b)에서는, 적층체로 했을 때에 제1의 단면(端面)이 되는 제1의 단변(短邊)(313b)에 단면 내부전극 인출부(323b)가 도달하고 있고, 적층체로 했을 때에 제2의 단면이 되는 제2의 단변(314b)에 단면 내부전극 인출부(324b)가 도달하고 있다.
도 4(c)에는 이 2장의 그린 시트(310a) 및 그린 시트(310b)를 중첩했을 때의 내부전극 패턴을 중첩하여 나타내고 있다. 2장의 그린 시트를 중첩하여 얻어지는 형상으로부터, 적층체로 했을 때에 제1의 장변(311)에 의해 얻어지는 적층체의 제1의 측면에는 내부전극 인출부(321a)가 위치하는 것을 알 수 있다. 또한, 적층체로 했을 때에 제2의 장변(312)에 의해 얻어지는 적층체의 제2의 측면에는 내부전극 인출부(322a)가 위치하는 것을 알 수 있다.
또한, 적층체로 했을 때에 제1의 단변(313)에 의해 얻어지는 적층체의 제1의 단면에는 단면 내부전극 인출부(323b)가 위치하는 것을 알 수 있다. 또한, 적층체로 했을 때에 제2의 단변(314)에 의해 얻어지는 적층체의 제2의 단면에는 단면 내부전극 인출부(324b)가 위치하는 것을 알 수 있다.
또한, 도 4(c)에는 이 내부전극 패턴을 가지는 적층체를 종래 기술의 방법으로 압착했을 때에 균열이 생기기 쉬운 부위를 모식적으로 파선(330)으로 나타내고 있다. 본 발명의 적층 전자부품의 제조 방법에 의하면, 이 부위에 균열이 생기는 것을 방지할 수 있다.
적층체를 구성하는 그린 시트의 장변의 길이는, 0.7㎜ 이상 1.3㎜ 이하인 것이 바람직하다. 또한, 단변의 길이는, 0.4㎜ 이상 0.8㎜ 이하인 것이 바람직하다.
여기까지 설명한 것과 같은 내부전극층이 형성된 그린 시트를 적층해서 적층체를 제작한다. 적층매수는 100장 이상, 300장 이하인 것이 바람직하다.
그리고, (내부전극층의 두께×내부전극층의 적층매수)로 구해지는 두께를 단차량이라고 부른다. 이 단차량은, 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분의 두께의 차이이다.
본 발명의 적층 전자부품의 제조 방법에서는, 압착 공정에 있어서 이 단차량을 고려해서 탄성체 시트의 두께를 정한다.
단차량은, 50㎛ 이상, 200㎛ 이하인 것이 바람직하다.
적층체를 제작할 때는, 2종류의 그린 시트가 교대로 중첩되도록 적층하고, 적층체의 내부전극 패턴이 도 2(c), 도 3(c) 또는 도 4(c)에 나타내는 것과 같은 내부전극 패턴이 되도록 한다.
실제로는, 내부전극 패턴이 반복해 그려진 다면취의 그린 시트를 제작하고, 그것을 내부전극 패턴의 위치를 옮겨서 적층하는, 이 다면취의 모식도를 도 5에 나타낸다.
도 5에는, 도 2(a)에 나타내는 그린 시트(110a)와 도 2(b)에 나타내는 그린 시트(110b)가 적층된 적층체(100)의 다면취의 패턴을 모식적으로 나타낸다. 도 5에서는 적층 세라믹 콘덴서 4개분의 패턴을 나타내고 있고, 도 5에서 1점 쇄선으로 구분된 각각의 영역이 적층 세라믹 콘덴서 1개분의 패턴에 상당한다.
또한, 적층체의 제작 시에는, 내부전극층이 형성된 그린 시트의 외측에 외층을 형성하기 위한 외층 그린 시트를 더 적층하는 것이 바람직하다.
외층 그린 시트는 전극층을 가지지 않는 세라믹 그린 시트이다. 외층 그린 시트의 두께는 1㎛ 이상, 10㎛ 이하인 것이 바람직하다.
계속해서, 적층체의 적층 방향 상면에 제1의 탄성체 시트를 배치하고, 적층체의 적층 방향 하면에 제2의 탄성체 시트를 배치하며, 적층체를 적층 방향으로 압착하는 압착 공정을 실시한다.
도 6은 압착 공정에 있어서 적층체의 상하에 탄성체 시트를 배치한 모양을 모식적으로 나타내는 단면도이다. 도 5에 나타내는 적층체의 다면취의 패턴에 있어서 A-A'선에 해당하는 위치에서 절단한 절단면의 상하에 탄성체 시트를 배치한 모양을 모식적으로 나타내고 있다.
도 6에서는, 적층체(100)의 상면에 제1의 탄성체 시트(101)가 배치되고, 적층체(100)의 하면에 제2의 탄성체 시트(102)가 배치되어 있다.
적층체(100)에는 좌우 방향을 향하여 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분이 교대로 존재하고 있고, 내부전극층이 형성되어 있지 않은 부분은 (내부전극층의 두께×내부전극층의 적층매수)로 구해지는 단차량의 분만큼 두께가 얇아진다. 탄성체 시트는 탄성(유연성)을 가지므로 단차에 추종하여 내부전극층이 형성되어 있지 않은 부분에도 접촉할 수 있다.
제1의 탄성체 시트 및 제2의 탄성체 시트의 재질은, 내부전극층이 형성되어 있지 않은 부분에 압력이 가해지는 것과 같은 탄성을 가지는 재질이면 특별히 한정되는 것이 아니다. 구체적으로는, 스티렌부타디엔고무, 이소프렌고무, 부타디엔고무, 클로로프렌고무, 아크릴로니트릴부타디엔고무, 부틸고무, 에틸렌프로필렌고무, 에틸렌프로필렌디엔고무, 우레탄고무, 실리콘고무, 불소고무, 아크릴고무, 에피크롤히드린고무, 다황화고무, 클로로술폰화 폴리에틸렌고무 등의 고무재료를 들 수 있다.
또한, 폴리에틸렌, 폴리스티렌, 폴리우레탄 등의 수지재료를 들 수 있다.
이들의 재료 중에서는, 실리콘 고무가 바람직하다.
제1의 탄성체 시트 및 제2의 탄성체 시트의 듀로미터 A 경도는 각각 40 이상, 80 이하인 것이 바람직하다. 듀로미터 A 경도는 타입 A 압자(壓子)(원주 형상)로 측정되는 단단한 정도이다.
제1의 탄성체 시트 및 제2의 탄성체 시트의 두께는, 하기 관계식(1) 및 (2)를 만족시킨다.
(내부전극층의 두께×내부전극층의 적층매수)/2＞제1의 탄성체 시트의 두께 (1)
(내부전극층의 두께×내부전극층의 적층매수)/2＞제2의 탄성체 시트의 두께 (2)
(내부전극층의 두께×내부전극층의 적층매수)는 상술한 단차량이며, 단차량의 절반의 두께보다도 제1의 탄성체 시트 및 제2의 탄성체 시트의 두께가 얇은 것을 이 식(1) 및 (2)는 의미하고 있다.
제1의 탄성체 시트 및 제2의 탄성체 시트의 두께가 상기 관계식(1) 및 (2)를 만족시키면, 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분의 경계에 있어서 가해지는 힘을 저감하여, 균열의 발생을 방지할 수 있다.
또한, 제1의 탄성체 시트 및 제2의 탄성체 시트의 두께는, 각각 (내부전극층의 두께×내부전극층의 적층매수)로 구해지는 단차량의 20%의 두께 이상인 것이 바람직하다.
또한, 제1의 탄성체 시트 및 제2의 탄성체 시트의 두께는, 각각 20㎛ 이상인 것이 바람직하다.
제1의 탄성체 시트 및 제2의 탄성체 시트는, 각각 1장 사용해도 되고, 복수매를 중첩하여 사용해도 된다. 탄성체 시트를 복수매 중첩하여 사용할 때의 탄성체 시트의 두께는, 그 합계 두께로서 정한다.
또한, 제1의 탄성체 시트의 재질과 제2의 탄성체 시트의 재질은 각각 같아도 달라도 된다. 또한, 제1의 탄성체 시트의 두께와 제2의 탄성체 시트의 두께는, 각각이 관계식(1) 및 (2)를 만족시키는 한 달라도 된다.
압착 공정에 있어서의 압착 조건은 특별히 한정되는 것이 아니지만, 압착 온도(금형온도)를 60℃ 이상, 85℃ 이하로 하는 것이 바람직하다. 또한, 프레스 압력을 20㎫ 이상, 60㎫ 이하로 하는 것이 바람직하다. 또한, 프레스 시간을 30초 이상, 180초 이하로 하는 것이 바람직하다. 압착은 임의의 프레스 장치를 사용해서 실시할 수 있다.
탄성체 시트를 사용한 압착에 의해, 내부전극층이 형성되어 있지 않은 부분에 있어서의 밀착성을 확보할 수 있다.
압착 공정 후에, 강체 프레스 공정을 더 실시하는 것이 바람직하다.
강체 프레스 공정에서는, 탄성체 시트를 사용하지 않고 프레스를 실시하여, 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분과의 단차를 경감한다.
금형(강체)과 적층체의 사이에는, PET필름을 배치하는 것이 바람직하다. 또한, 금형의 표면에 이형제를 부여하고, PET필름을 배치하지 않고 강체 프레스 공정을 실시해도 된다.
강체 프레스 공정에 있어서의 프레스 조건은 특별히 한정되는 것이 아니지만, 압착 온도(금형온도)를 60℃ 이상, 85℃ 이하로 하는 것이 바람직하다. 또한, 프레스 압력을 70㎫ 이상, 150㎫ 이하로 하는 것이 바람직하다. 또한, 프레스 시간을 30초 이상, 300초 이하로 하는 것이 바람직하다. 강체 프레스 공정은 임의의 프레스 장치를 사용해서 실시할 수 있다.
또한, 압착 공정을 거친 적층체에 있어서 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분과의 단차가 작은 경우는, 강체 프레스 공정을 실시하지 않아도 된다.
이 후, 적층체의 소성 및 외부전극의 형성을 실시함으로써 적층 세라믹 콘덴서로 할 수 있다. 이들의 공정에 대해서는 공지의 수법에 의해 실시할 수 있다.
여기까지, 적층 세라믹 콘덴서를 제조하는 경우를 예로 해서 본 발명의 적층 전자부품의 제조 방법에 대해 설명했지만, 본 발명의 적층 전자부품의 제조 방법에 의해 제조되는 적층 전자부품은 적층 세라믹 콘덴서에 한정되는 것이 아니다.
적층 세라믹 콘덴서 이외의 전자부품의 경우, 유전체층을 구성하는 세라믹으로서, PZT계 세라믹 등의 압전체 세라믹, 스피넬계 세라믹 등의 반도체 세라믹, 페라이트 등의 자성체 세라믹을 이용할 수 있다.
압전체 세라믹을 이용한 경우는 압전부품으로서 기능하고, 반도체 세라믹을 이용한 경우는 서미스터로서 기능하며, 자성체 세라믹을 이용한 경우는 인덕터로서 기능한다.
실시예
이하, 본 발명의 전자부품을 보다 구체적으로 개시한 실시예를 나타낸다. 또한, 본 발명은 이들의 실시예에만 한정되는 것이 아니다.
(실시예 1)
1) 내부전극층이 형성된 그린 시트의 제작
세라믹 원료로서의 BaTiO3에, 폴리비닐부티랄계 바인더, 가소제 및 유기용제로서의 에탄올을 가하고, 이들을 볼 밀에 의해 습식혼합하여 세라믹 슬러리를 제작했다. 이어서, 이 세라믹 슬러리를 립 방식에 의해 시트 형성하여, 직사각형의 세라믹 그린 시트를 얻었다.
세라믹 그린 시트의 두께는 평균 1.0㎛였다.
다음에, 상기 세라믹 그린 시트 상에 Ni를 함유하는 도전성 페이스트를 스크린 인쇄하고, Ni를 주성분으로 하는 내부전극 패턴을 형성했다.
내부전극 패턴은, 도 2(a) 및 도 2(b)에 나타낸 것과 같은 1개의 측면에 3개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴이다.
2) 내부전극층 두께의 측정
인쇄한 내부전극층 두께는, 형광 X선 막두께계에 의해 측정했다. 측정은, 5장의 그린 시트에 대해 1장당 25점(내부전극 패턴 중앙부의 5열×5행) 실시하였다(5장에서의 합계125점).
평균 두께는 0.5㎛였다.
3) 적층 공정
내부전극층이 형성된 2종류의 그린 시트를 100장씩 교대로 적층해서 적층체로 했다. 적층매수는 200장이다.
또한, 적층체의 상하에는 세라믹 그린 시트와 조성이 같고 두께가 평균 50㎛인 외층 그린 시트를 적층했다.
적층체에서의 단차량은, 내부전극층 두께 0.5㎛×적층매수 200장=100㎛이다.
4) 압착 공정
제1의 탄성체 시트 및 제2의 탄성체 시트로서, 듀로미터 A 경도 60의 실리콘 고무를 사용했다. 실시예 1에서는 두께 40㎛의 탄성체 시트를 사용했다.
적층체의 상면에 제1의 탄성체 시트를, 하면에 제2의 탄성체 시트를 배치하고, 금형온도 70℃, 프레스 압력 40㎫, 프레스 시간 60초에서 압착을 실시했다.
5) 강체 프레스 공정
계속해서, 탄성체 시트를 대신해서 두께 50㎛의 PET필름을 적층체의 상면 및 하면에 배치하고, 금형온도 70℃, 프레스 압력 100㎫, 프레스 시간 60초에서 압착(강체 프레스 공정)을 실시했다.
6) 절단 및 소성 공정
압착한 적층체를 다이싱에 의해 분할해서 칩을 얻었다. 얻어진 칩을 N2 분위기중에서 가열하고, 바인더를 연소시킨 후, H2, N2 및 H2O가스를 포함하는 환원성 분위기중에서 1250℃에서 소성하고, 소결한 적층체를 얻었다.
제작한 적층체의 사이즈는 L×W×T=1.0㎜×0.5㎜×0.4㎜였다.
(소성 후 균열수의 관찰)
소성 공정을 거친 적층체의 표면을 관찰해서 균열의 유무를 확인했다.
균열의 유무는, 소성 후의 적층체의 적층 방향과 수직인 면(상면 또는 하면)을 현미경으로 관찰함으로써 판정한다. 특히, 내부전극층이 형성된 부분과 내부전극층이 형성되어 있지 않은 부분의 경계에 닿는 부위에서 균열이 발생하기 쉽다.
길이 10㎛ 이상의 균열을 균열 있음으로 카운트했다.
(절연저항 불량률의 측정)
적층체에 40V, 30ms의 전압을 인가하여, 저항값이 50MΩ를 밑도는 것을 절연 불량으로 했다. 측정 수는 3000개로 하고, 불량률을 %로 나타냈다.
절연 저항 불량률의 측정용의 샘플로는, 압착 공정 후에 강체 프레스 공정을 거치지 않고 소성 공정을 실시한 것(표 1에 “압착 공정 후”라고 나타내는 것)과, 압착 공정 및 강체 프레스 공정을 거쳐 소성 공정을 실시한 것(표 1에 “강체 프레스 후”라고 나타내는 것)의 2종류를 준비했다.
(단차량의 측정)
압착 공정을 거쳐 소성 공정 전에 다이싱하기 전의 적층체를 수지를 메우고 단면 연마하여 절단면 관찰용 샘플을 제작했다.
그리고, 내부전극층이 형성되어 있지 않은 부분에서 가장 낮은 부분과, 내부전극층이 형성된 부분에서 가장 높은 부분의 높이의 차이를 측정해서 단차량으로 했다.
높이의 측정은, 하나의 칩에 대한 4군데(도 6에 B, C, D, E에서 나타내는 위치)에 대해 실시하고, 적층체 중에서 무작위로 5군데의 칩을 추출해서 실시했다.
단차량의 측정용의 샘플로는, 압착 공정 후에 강체 프레스 공정을 거치지 않고 소성 공정을 실시한 것(표 1에 "압착 공정 후"라고 나타내는 것)과, 압착 공정 및 강체 프레스 공정을 거쳐 소성 공정을 실시한 것(표 1에 "강체 프레스 후"라고 나타내는 것)의 2종류를 준비했다.
(실시예 2∼4)
탄성체 시트의 두께를 각각 표 1에 나타내는 것과 같이 변경한 외에는 실시예 1과 마찬가지로 해서 적층체의 제작 및 평가를 실시했다.
(비교예 1)
탄성체 시트를 사용하지 않고 압착 공정을 실시한 것에는 실시예 1과 마찬가지로 해서 적층체의 제작 및 평가를 실시했다.
(비교예 2, 3)
탄성체 시트의 두께를 각각 표 1에 나타내는 것과 같이 변경한 것 외에는 실시예 1과 마찬가지로 해서 적층체의 제작 및 평가를 실시했다.
표 1에는, 각 실시예 및 각 비교예의 평가 결과를 정리해서 나타냈다.
Figure 112018002065815-pat00001
표 1에 나타내는 각 실시예에서는, [(내부전극층의 두께×내부전극층의 적층매수)/2]=50㎛이기 때문에, 탄성체 시트의 두께가 50㎛ 미만이면 관계식(1) 및 (2)를 만족시키게 된다.
실시예 1~4는 모두 탄성체 시트를 사용하고 있고, 그 두께가 관계식(1) 및 (2)를 만족시키고 있기 때문에, 균열의 발생을 방지할 수 있게 되어 있었다.
또한, 절연저항 불량률도 낮아져 있고, 탄성체 시트의 두께가 20㎛ 이상인 실시예 3, 4 및 1에서는 절연저항 불량률이 특히 낮아져 있었다.
비교예 1에서는 탄성체 시트를 사용하고 있지 않기 때문에, 절연저항 불량률이 높았다.
비교예 2 및 3에서는, 탄성체 시트를 사용하고 있지만, 그 두께가 두껍고 관계식(1) 및 (2)를 만족시키고 있지 않기 때문에 균열이 생기고 있었다.
단차량에 대해서는 모두 강체 프레스 후에 작아져 있고, 강체 프레스에 의해 단차량을 작게 할 수 있는 것을 알 수 있었다.
(실시예 5, 비교예 4)
내부전극 패턴을, 도 3(a) 및 도 3(b)에 나타낸 것과 같은, 1개의 측면에 2개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴으로서, 내부전극층이 형성된 그린 시트를 2종류 제작했다.
그리고, 탄성체 시트의 두께를 40㎛로 한 것을 실시예 5, 100㎛로 한 것을 비교예 4로 해서 적층체의 제작 및 평가를 실시했다. 평가로서는 소성 후 균열수의 관찰만 실시했다.
(실시예 6, 비교예 5)
내부전극 패턴을 도 4(a) 및 도 4(b)에 나타낸 것과 같은, 1개의 측면에 1개의 내부전극 인출부를 가지는 적층 전자부품을 제조하기 위한 내부전극 패턴으로 해서, 내부전극층이 형성된 그린 시트를 2종류 제작했다.
그리고, 탄성체 시트의 두께를 40㎛로 한 것을 실시예 6, 100㎛로 한 것을 비교예 5로 해서 적층체의 제작 및 평가를 실시했다. 평가로서는 소성 후 균열 수의 관찰만 실시했다.
표 2에는, 실시예 1 및 비교예 3의 결과를 합쳐 나타내고, 측면 내부전극 인출부의 수와 균열 수의 관계를 나타냈다.
모두 제작한 적층체의 사이즈는 L×W×T=1.0㎜×0.5㎜×0.4㎜였다.
Figure 112018002065815-pat00002
표 2에 나타내는 바와 같이, 탄성체 시트의 두께가 관계식(1) 및 (2)를 만족시키고 있는 각 실시예에서는 모두 균열이 발생하지 않고 있었지만, 탄성체 시트의 두께가 관계식(1) 및 (2)를 만족시키고 있지 않은 각 비교예에서는 균열이 발생하고 있다. 균열의 발생 수는 측면 내부전극 인출부의 수가 많을 만큼 많기 때문에, 측면 내부전극 인출부의 수가 많은 경우에 특히 본원발명의 방법이 유효한 것을 알 수 있다.
1: 적층 세라믹 콘덴서
10, 100: 적층체
11: 제1의 측면
12: 제2의 측면
21a, 21b, 22a, 22b, 23a, 23b: 외부전극
101: 제1의 탄성체 시트
102: 제2의 탄성체 시트
110a, 110b, 210a, 210b, 310a, 310b: 그린 시트
111, 111a, 111b, 211, 211a, 211b, 311, 311a, 311b: 제1의 장변
112, 112a, 112b, 212, 212a, 212b, 312, 312a, 312b: 제2의 장변
121a, 121b, 122a, 122b, 123a, 123b, 221a, 221b, 222a, 222b, 321a, 322a: 내부전극 인출부
130, 230, 330: 파선(균열이 생기기 쉬운 부위)
313, 313b: 제1의 단변
314, 314b: 제2의 단변
323b, 324b: 단면 내부전극 인출부

Claims (8)

  1. 내부전극층이 형성된 그린 시트를 복수매 적층해서 적층체를 제작하는 적층 공정과, 상기 적층체의 적층 방향 상면에 제1의 탄성체 시트를 배치하고, 상기 적층체의 적층 방향 하면에 제2의 탄성체 시트를 배치하며, 상기 적층체를 적층 방향으로 압착하는 압착 공정을 포함하는 적층 전자부품의 제조 방법으로서,
    하기 관계식(1) 및 (2)를 만족시키는 것을 특징으로 하는 적층 전자부품의 제조 방법.
    (상기 적층 공정 및 상기 압착 공정에서의 내부전극층의 두께×내부전극층의 적층매수)/2＞제1의 탄성체 시트의 두께 (1)
    (상기 적층 공정 및 상기 압착 공정에서의 내부전극층의 두께×내부전극층의 적층매수)/2＞제2의 탄성체 시트의 두께 (2)
  2. 제1항에 있어서,
    상기 제1의 탄성체 시트 및 상기 제2의 탄성체 시트의 두께가 각각 상기 적층 공정 및 상기 압착 공정에서의 내부전극층의 두께×내부전극층의 적층매수로 구해지는 단차량의 20%의 두께 이상인 것을 특징으로 하는 적층 전자부품의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1의 탄성체 시트 및 상기 제2의 탄성체 시트의 듀로미터 A 경도가 각각 40 이상, 80 이하인 것을 특징으로 하는 적층 전자부품의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 적층 공정 및 상기 압착 공정에서의 내부전극층의 두께×내부전극층의 적층매수로 구해지는 단차량이 50㎛ 이상, 200㎛ 이하인 것을 특징으로 하는 적층 전자부품의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 압착 공정 후에, 강체 프레스 공정을 더 실시하는 것을 특징으로 하는 적층 전자부품의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 적층 전자부품이 적층 세라믹 콘덴서인 것을 특징으로 하는 적층 전자부품의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 적층 전자부품이 1개의 측면에 2개 이상의 내부전극 인출부를 가지는 적층 전자부품인 것을 특징으로 하는 적층 전자부품의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    압착 공정에 있어서의 압착 온도는 60℃ 이상, 85℃ 이하인 것을 특징으로 하는 적층 전자부품의 제조 방법.
KR1020180002236A 2017-01-10 2018-01-08 적층 전자부품의 제조 방법 KR102126205B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2017-001904 2017-01-10
JP2017001904A JP2018113300A (ja) 2017-01-10 2017-01-10 積層電子部品の製造方法

Publications (2)

Publication Number Publication Date
KR20180082342A KR20180082342A (ko) 2018-07-18
KR102126205B1 true KR102126205B1 (ko) 2020-06-24

Family

ID=62835023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180002236A KR102126205B1 (ko) 2017-01-10 2018-01-08 적층 전자부품의 제조 방법

Country Status (3)

Country Link
JP (1) JP2018113300A (ko)
KR (1) KR102126205B1 (ko)
CN (1) CN108288542A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7006879B2 (ja) * 2018-09-13 2022-02-10 太陽誘電株式会社 積層セラミックコンデンサ及び回路基板
KR102145310B1 (ko) * 2018-11-19 2020-08-18 삼성전기주식회사 커패시터 부품 및 그 제조 방법
JP7188345B2 (ja) * 2019-09-30 2022-12-13 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2022034315A (ja) 2020-08-18 2022-03-03 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014029954A (ja) * 2012-07-31 2014-02-13 Murata Mfg Co Ltd 電子部品の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07186119A (ja) * 1993-12-27 1995-07-25 Kyocera Corp 積層セラミック部品の製造方法
JP3275683B2 (ja) 1996-01-11 2002-04-15 株式会社村田製作所 積層セラミック電子部品の製造方法
KR20050038440A (ko) * 2003-10-22 2005-04-27 삼성전기주식회사 적층형 세라믹 콘덴서 압착장치 및 그를 사용하는 압착방법
JP2015026841A (ja) * 2013-10-25 2015-02-05 株式会社村田製作所 積層セラミックコンデンサ
JP2015026837A (ja) * 2013-10-30 2015-02-05 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014029954A (ja) * 2012-07-31 2014-02-13 Murata Mfg Co Ltd 電子部品の製造方法

Also Published As

Publication number Publication date
CN108288542A (zh) 2018-07-17
KR20180082342A (ko) 2018-07-18
JP2018113300A (ja) 2018-07-19

Similar Documents

Publication Publication Date Title
JP6812477B2 (ja) 積層セラミックキャパシタ、積層セラミックキャパシタの製造方法、及び積層セラミックキャパシタの実装基板
KR101681358B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101843182B1 (ko) 적층 세라믹 전자부품
JP7226896B2 (ja) 積層セラミックキャパシタ及びその製造方法
KR102126205B1 (ko) 적층 전자부품의 제조 방법
KR20140121728A (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101912266B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20150125335A (ko) 적층 세라믹 전자부품
JP2021108363A (ja) 積層セラミックコンデンサ
KR20140016978A (ko) 적층 세라믹 콘덴서
US7799409B2 (en) Ceramic green sheet structure and method for manufacturing laminated ceramic electronic component
US20200051745A1 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR101952845B1 (ko) 적층 세라믹 전자부품 및 그 제조 방법
JP2004356333A (ja) 積層型電子部品およびその製法
JP7248363B2 (ja) 積層セラミックキャパシタ及びその製造方法
KR101153686B1 (ko) 적층 세라믹 전자부품 제조방법 및 그 제조방법에 의한 적층 세라믹 전자부품
US12080483B2 (en) Method of producing multilayer ceramic electronic component, and multilayer ceramic electronic component
KR101942739B1 (ko) 적층 세라믹 전자부품
JP2003347146A (ja) 積層セラミックコンデンサおよびその製造方法
JP2006128283A (ja) 積層セラミックコンデンサ
KR101933426B1 (ko) 적층 세라믹 전자부품
KR20140088804A (ko) 적층 세라믹 전자부품 제조방법 및 그 제조방법에 의한 적층 세라믹 전자부품
JP2003229324A (ja) 積層セラミックコンデンサおよびその製造方法
JP3523548B2 (ja) 積層型電子部品およびその製法
JPH08316093A (ja) 積層セラミック電子部品の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180108

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190320

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190927

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200427

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200618

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200619

End annual number: 3

Start annual number: 1

PG1601 Publication of registration