KR102124887B1 - 평면 및 비-평면 fet-기반 정전기 방전 보호 디바이스들 - Google Patents

평면 및 비-평면 fet-기반 정전기 방전 보호 디바이스들 Download PDF

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Abstract

정전기 방전(electrostatic discharge; ESD) 보호 디바이스는, 제 1 전기 노드에 커플링되는 소스 영역, 제 1 전기 노드와 상이한 제 2 전기 노드에 커플링되는 제 1 드레인 영역, 및 소스 영역과 제 1 드레인 영역 사이의 확장된 드레인 영역을 갖는다. 확장된 드레인 영역들은 N개의 전기적 플로팅 도핑 영역 및 제 2 전기 노드에 커플링되는 M개의 게이트 영역들을 포함하며, 여기서 N 및 M은 1보다 큰 정수이고 N은 M과 동일하다. N개의 플로팅 도핑 영역들의 각각의 전기적 플로팅 도핑 영역들은 M개의 게이트 영역들의 각각의 게이트 영역과 교번한다.

Description

평면 및 비-평면 FET-기반 정전기 방전 보호 디바이스들{PLANAR AND NON-PLANAR FET-BASED ELECTROSTATIC DISCHARGE PROTECTION DEVICES}
본 개시는 일반적으로 집적 회로들(IC)의 정전기 방전 보호 디바이스들에 관한 것이다.
정전기 방전(electrostatic discharge; ESD) 이벤트들은 IC들을 포함하는 전자 컴포넌트들에 대한 심각한 손상을 야기할 수 있다. ESD 이벤트 동안, 대량의 열이 작은 지역에서 생성되며, IC에 대한 임의의 피해(harm)를 방지하기 위해 이 열의 신속한 제거를 필요로 한다. ESD 이벤트는 일반적으로, 정전기 장(electrostatic field)과의 직접 또는 간접 접촉에 의해 야기되는 상당한 전위의 순간적인 축적(instantaneous build up)이다. IC에 해로운 ESD 이벤트는 테스트 장비 또는 적절히 접지되지 않은 다른 전기 컴포넌트들과 같은 기계 또는 사람과의 접촉을 포함하는 다양한 요인들에 의해 야기될 수 있다. ESD 보호 디바이스들은 IC들에 대한 손상을 방지하거나 감소시키기 위해 다양한 전자 디바이스들에 통합된다.
더 작고 더 빠른 회로들을 추구하는 경향은 ESD 이벤트들에 대한 집적 회로의 민감도 및 유효 ESD 보호 디바이스들의 설계 복잡성을 증가시켰다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 통상적인 관행에 따라, 다양한 피처(feature)들이 실척대로 그려지지 않는다는 것이 주의된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 도 2는 예시적인 ESD 보호 디바이스의 평면도 및 단면도이다.
도 3은 도 1 내지 도 2의 예시적인 ESD 보호 디바이스의 등가 회로도이다.
도 4는 예시적인 PMOS-기반 ESD 보호 디바이스의 회로도이다.
도 5 내지 도 6은 예시적인 finFET-기반 ESD 보호 디바이스들의 평면도들이다.
도 7 내지 8은 예시적인 드레인 확장된 NMOS 기반 ESD 보호 디바이스의 평면도 및 단면도이다.
도 9는 예시적인 드레인 확장된 PMOS-기반 ESD 보호 디바이스의 단면도이다.
도 10은 예시적인 드레인 확장된 FinFET-기반 ESD 보호 디바이스의 평면도이다.
도 11 내지 도 12는 예시적인 드레인-확장된 적층식 NMOS-기반 ESD 보호 디바이스의 평면도 및 단면도이다.
도 13은 도 11 내지 도 12의 예시적인 ESD 보호 디바이스의 등가 회로도이다.
도 14는 예시적인 드레인 확장된 적층식 FinFET-기반 ESD 보호 디바이스의 평면도이다.
도 15 내지 16은 예시적인 드레인 확장된 NMOS ESD 보호 디바이스의 평면도 및 단면도이다.
도 17 내지 도 18은 예시적인 드레인 확장된 적층식 NMOS ESD 보호 디바이스의 평면도 및 단면도이다.
도 19는 예시적인 드레인 확장된 FinFET-기반 ESD 보호 디바이스의 평면도이다.
도 20은 예시적인 드레인 확장된 PMOS-기반 ESD 보호 디바이스의 단면도이다.
도 21은 예시적인 NMOS-기반 ESD 보호 디바이스의 회로도이다.
도 22는 밸러스트 레지스터들을 갖는 예시적인 NMOS-기반 ESD 보호 디바이스의 회로도이다.
도 23은 도 22의 예시적인 NMOS-기반 ESD 보호 디바이스의 평면도이다.
예시적인 실시예들은 이제 첨부 도면들을 참조하여 설명될 것이다. 도면들에서, 유사한 참조 번호들은 일반적으로 동일하고, 기능적으로 유사하고, 그리고/또는 구조적으로 유사한 엘리먼트들을 표시한다.
이하의 개시는 제공된 청구 대상의 상이한 피처(feature)들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트들 및 어레인지먼트들의 특정 예들이 아래에 설명된다. 이들은 물론, 단지 예들일 뿐이며 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 제 1 피처의 형성은, 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 본원에서 사용된 바와 같이, 제 2 피처 상의 제 1 피처의 형성은 제 1 피처가 제 2 피처와 직접 접촉하여 형성됨을 의미한다. 또한, 본 개시는 다양한 예들에서 참조번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 그 자체로, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 기술하지 않는다.
"밑에", "아래", "하위", "위에", "상위"와 같이 공간적으로 상대적인 용어들은, 설명의 용이함을 위해, 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도, 사용 또는 동작 중의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향들로) 배향될 수도 있고 본원에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 이에 따라 마찬가지로 해석될 수 있다.
명세서에서, "일 실시예", "실시예", "예시적인 실시예", "예시적인" 등에 대한 참조는, 설명된 실시예가 특정한 피처, 구조 또는 특성을 포함할 수 있다는 것을 표시하지만, 각각의 모든 실시예가 특정한 피처, 구조 또는 특성을 반드시 포함하진 않는다는 것이 주의된다. 또한, 이러한 구문들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 추가로, 특정한 피처, 구조, 또는 특성이 실시예과 함께 설명될 때, 명시적으로 설명되든지 안되든지 간에, 다른 실시예들과 함께 이러한 피처, 구조 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본원의 어법 또는 용어는 제한이 아니라 설명을 위한 것이어서, 본 명세서의 용어 또는 어법은 본원의 교시내용들에 비추어 당업자들에 의해 해석될 것이라는 점이 이해될 것이다.
본원에서 사용된 바와 같은 용어 "약"은 달리 언급하지 않는 한, 주어진 양(quantity)의 값이 값의 ± 10 % 만큼 변동된다는 것을 표시한다.
본원에 사용된 바와 같이, 용어 "기판"은 후속 물질 층들이 그 위에 부가되는 물질을 설명한다. 기판 그 자체는 패터닝될 수 있고, 그 위에 부가된 물질들이 또한 패터닝될 수 있거나 패터닝 없이 유지될 수 있다. 또한, "기판"은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 다수의 반도체 물질들 중 임의의 것일 수 있다. 대안적으로, 기판은 유리 또는 사파이어 웨이퍼와 같이 전기적으로 비-전도성일 수 있다.
본원에서 사용된 바와 같이, 용어 "수직"은 명목상(nominally) 기판의 표면에 대해 수직한 것을 의미한다
본원에서 개시되는 P-웰들은 달리 언급되지 않는 한, 기판을 p-형 도펀트들로 도핑함으로써 형성될 수 있다.
본원에서 개시되는 N-웰들은 달리 언급되지 않는 한, 기판을 N-형 도펀트들로 도핑함으로써 형성될 수 있다.
개요
본 개시는 현재의 FET-기반 ESD 보호 디바이스들과 비교하여 개선된 성능을 갖는 평면 및 비-평면 FET-기반 ESD 보호 디바이스들의 다양한 예시적인 구성들을 제공한다. 예를 들어, 본원에서 개시되는 ESD 보호 디바이스들은, 현재 ESD 디바이스들과 비교하면, ESD 이벤트 동안 더 빠른 열 소산을 위해 더 높은 턴-온 균일성(turn-on uniformity), 더 높은 구동 전류, 더 큰 볼륨, 및 ESD 보호 디바이스들의 오프-상태 동안 더 낮은 누설 전류를 제공한다. 또한, 본원에서 개시되는 finFET-기반 ESD 디바이스들은 반도체 제조 기술에서 제한적인 설계 규칙(restrictive design rule; RDR)들의 최소 폴리간 간격 요건(poly-to-poly spacing requirement)을 충족시키는 확장된 드레인 영역들을 포함한다.
예시적인 ESD 보호 디바이스들
도 1은 IC에서 예시적인 n-채널 금속 산화물 반도체(NMOS)-기반 ESD 보호 디바이스(100)의 평면도이다. 도 2는 도 1의 ESD 보호 디바이스(100)의 단면도이다.
ESD 보호 디바이스(100)는 p-형 기판(102) 상의 P-웰(104), 얕은 트랜치 격리(shallow trench isolation; STI) 영역들(106), 서로 병렬로 연결되는 NMOS 트랜지스터들(M1 및 M2), 기생 NPN 트랜지스터들(Q1 및 Q2), 및 기생 저항들(R1 및 R2)을 포함한다. 트랜지스터(M1)는 P-웰(104)에 형성되는 N+ 도핑 영역들(108 및 110) 및 P-웰(104) 상에 형성되는 게이트(112)를 포함한다. 일부 실시예들에서, P-웰(104)은 선택적이고, N+ 도핑 영역들(108 및 110)은 P-기판(102)에 형성된다. N+ 도핑 영역(108)은 소스 영역으로서 구성되고 전력 레일(VSS)에 커플링될 수 있고, N+ 도핑 영역(110)은 드레인 영역으로서 구성되고 IC의 패드에 커플링될 수 있다. 일부 실시예들에서, IC의 패드는 ESD 보호 회로의 하나 이상의 I/O 패드들 또는 핀들에 부착되는 본딩 패드이다. 게이트(112)는 전압 소스 또는 전력 레일(VSS)에 커플링될 수 있다. 일부 실시예들에서, 전력 레일(VSS)은 접지 전위에 있다.
기생 NPN 트랜지스터(Q1)는 컬렉터로서의 N+ 도핑 영역(110), 베이스로서의 P-웰(104) 및 이미터로서의 N+ 도핑 영역(108)을 포함한다. NPN 트랜지스터(Q1)의 베이스는, M1이 P-기판(102)에 형성될 때 P-웰(104) 또는 P-기판(102)의 고유 저항을 나타내는 기생 레지스터(R1)를 통해 P+ 도핑 영역(114)에 커플링된다. P+ 도핑 영역(114)은 전력 레일(VSS)에 커플링될 수 있다. ESD 보호 디바이스(100)는 전기적으로 격리되는 더미 게이트들(116)을 더 포함한다.
트랜지스터들(M2, Q2) 및 레지스터(R2)는 각각, 구조 및 기능 면에서 트랜지스터들(M1, Q1) 및 레지스터(R1)와 유사할 수 있고, 트랜지스터들(M1, Q1) 및 레지스터(R1)의 어레인지먼트의 미러 이미지를 형성할 수 있다. 트랜지스터(M2)는 P-웰(104)에 형성되는 N+ 도핑 영역들(118 및 120) 및 P-웰(104) 상에 형성되는 게이트(122)를 포함한다. N+ 도핑 영역(118)은 소스 영역으로서 구성되고 전력 레일(VSS)에 커플링될 수 있고, N+ 도핑 영역(120)은 드레인 영역으로서 구성되고 IC의 패드에 커플링될 수 있다. 게이트(122)는 전압 소스 또는 전력 레일(VSS)에 커플링될 수 있다. 기생 NPN 트랜지스터(Q2)는 컬렉터로서의 N+ 도핑 영역(120), 베이스로서의 P-웰(104) 및 이미터로서의 N+ 도핑 영역(118)을 포함한다. NPN 트랜지스터(Q2)의 베이스는, M2가 P-기판(102)에 형성될 때 P-웰(104) 또는 P-기판(102)의 고유 저항을 나타내는 기생 레지스터(R2)를 통해 P+ 도핑 영역(124)에 커플링된다. P+ 도핑 영역(124)은 전력 레일(VSS)에 커플링될 수 있다. 일부 실시예에서, 트랜지스터들(M1 및 M2)은 N+ 도핑 영역들(110 및 120)과 동일한 전위(예를 들어, 패드의 전위)에 커플링되는 게이트(125)에 의해 이격된다.
STI 영역들(106), P+ 도핑 영역들(114, 124) 및 더미 게이트(116)와 함께 트랜지스터들(M1, M2, Q1, Q2) 및 레지스터들(R1 및 R2)의 어레인지먼트는 ESD 보호 디바이스(100)에 대해 요구되는 전류 용량들(current capabilities)에 의존하여 필요에 따라 여러 번 반복될 수 있다. ESD 보호 디바이스(100)는 트랜지스터들(M1, Q1) 및 레지스터(R1)의 단일 어레인지먼트에 기초할 수 있다는 것이 주의된다..
P-기판(102) 및 P-웰(104)은, 실리콘, 게르마늄과 같은(그러나 이것으로 제한되지 않음) 반도체 물질, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물을 포함하는 화합물 반도체, 실리콘 게르마늄 탄화물, 실리콘 게르마늄, 갈륨 비소 인화물, 갈륨 인듐 인화물, 갈륨 인듐 비화물, 갈륨 인듐 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물을 포함하는 합금 또는 이들의 조합을 포함한다. 또한, P-기판(102) 및 P-웰(104)은 붕소, 인듐, 알루미늄 또는 갈륨과 같은 P-형 도펀트들로 도핑된다. 일부 실시예들에서, P-기판(102)은 P-웰(104)의 물질 및 도펀트 농도와 유사하거나 이와 상이한 물질 및 도펀트 농도를 포함할 수 있다. STI 영역들(106)은 유전체 물질로 제조된다. 일부 실시예들에서, STI 영역들(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k 유전체 물질 및/또는 다른 적합한 절연 물질을 포함한다. N+ 도핑 영역들(108, 110, 118 및 120)은 인, 비소 또는 이들의 조합과 같은 n-형 도펀트들로 도핑될 수 있고 1x1019 atoms/cm3보다 큰 도펀트 농도를 가질 수 있다. P+ 도핑 영역들(114, 124)은 붕소, 인듐, 알루미늄, 갈륨 또는 이들의 조합과 같은 p-형 도펀트로 도핑될 수 있고, 1x1019 atoms/cm3보다 큰 도펀트 농도를 가질 수 있다.
게이트들(112, 122) 각각은 게이트 전극 및 유전체층(도시되지 않음)을 포함한다. 일부 실시예들에서, 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체 물질들, 예컨대, 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 또는 이들의 조합 중 하나 이상의 층을 포함한다. 대안적으로, 하이-k 유전체 물질들은 금속 산화물을 포함할 수 있다. 하이-k 유전체들에 대해 사용되는 금속 산화물들의 예들은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물들을 포함한다. 유전체층은 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 물리 기상 증착(physical vapor deposition; PVD), e-빔 증착 또는 다른 적합한 프로세스에 의해 형성될 수 있다.
게이트 전극은 게이트 일함수 금속층 및 게이트 금속 충전 층을 포함할 수 있다. 일부 실시예들에서, 게이트 일함수 금속층은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈 규화물(NiSi), 코발트 규화물(CoSi), 은(Ag), 탄탈륨 탄화물(TaC), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 탄소 질화물(TaCN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 금속 합금들 및/또는 이들의 조합들과 같은 임의의 적합한 물질을 포함한다. 게이트 일함수 금속층은 ALD, CVD, PVD, 도금 또는 이들의 조합들과 같은 적합한 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 게이트 금속 충전 층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, 금속 합금들 및/또는 이들의 조합들과 같은 임의의 적합한 전도성 물질을 포함한다. 게이트 금속 충전 층(124)은 ALD, PVD, CVD 또는 다른 적합한 전도성 물질 증착 프로세스에 의해 형성될 수 있다.
일부 실시예들에서, 게이트(125) 및 더미 게이트들(116)은 게이트들(112 및 122)과 유사한 게이트 전극 및 유전체 층을 포함한다. 일부 실시예들에서, 게이트(125) 및/또는 더미 게이트(116)는 폴리실리콘 구조물을 포함한다.
도 3은 ESD 보호된 회로에 커플링되는 ESD 보호 디바이스(100)의 예시적인 등가 회로도를 도시한다. NMOS 트랜지스터들(M1 및 M2)은 병렬로 연결되며, 그의 드레인 영역들 및 소스 영역들은 패드 및 전력 레일(VSS)에 각각 커플링된다. NPN 트랜지스터들(Q1 및 Q2)은 병렬로 연결되고, 그의 컬렉터들 및 이미터들은 각각 패드 및 전력 레일(VSS)에 커플링되고 그의 베이스들은 각각 기생 레지스터들(R1 및 R2)을 통해 전력 레일(VSS)에 커플링된다.
ESD 보호 디바이스(100)는 2개의 모드들, 즉 온-상태 및 오프-상태에서 동작하며, 이는 도 1 내지 도 3을 참조하여 아래에서 논의된다. 온-상태는 일반적으로, 패드에서 상당한 전위의 순간적인 축적일 수 있는 ESD 이벤트 동안, 정전기 장과의 직접 또는 간접 접촉에 의해 야기된다. ESD 이벤트 동안, ESD 보호 디바이스(100)는 ESD 보호된 회로를 손상시킴 없이 방전되도록 ESD 충전 전류에 대한 저 임피던스 방전 경로들(326 및 328)(도 3)을 제공한다. 방전 경로(326)는 N+ 도핑 영역(110)으로부터 P-웰(104)까지의 경로(a) 및 P-웰(104)로부터 N+ 도핑 영역(108)까지의 경로(b)에 의해 도 1 및 도 2에 의해 표현된다. 유사하게, 방전 경로(328)는 N+ 도핑 영역(120)으로부터 P-웰(104)까지의 경로(c) 및 P-웰(104)로부터 N+ 도핑 영역(118)까지의 경로(d)에 의해 도 1 및 도 2에 의해 표현된다.
ESD 이벤트 동안, N+ 도핑 영역(110)/P-웰(104) 접합인 경로(a)는 역방향 바이어싱되고 누설 전류를 유도할 수 있고, P-웰(104)/N+ 도핑영역(108) 접합인 경로(b)는 순방향 바이어싱된다. 따라서, 기생 트랜지스터(Q1)는 턴 온되고, ESD 충전 전류 중 적어도 일부는 ESD 보호된 회로를 통과함 없이 경로(a)(도 1-2), 즉 그의 등가 방전 경로(326)(도 3)를 통해 패드로부터 전력 레일(VSS)로 흐른다. ESD 충전 전류의 다른 부분은, 기생 트랜지스터(Q2)가 기생 트랜지스터(Q1)와 유사한 방식으로 ESD 이벤트 동안 턴 온될 때 경로(b)(도 1 내지 도 2), 즉 그의 등가 방전 경로(328)(도 3)을 통해 흐른다.
오프-상태는 ESD 보호된 회로의 정상 동작 동안, 즉 ESD 이벤트가 없는 동안이다. 정상 동작 동안, ESD 보호 디바이스(100)는, ESD 보호된 회로로의 전류 흐름에 영향을 주지 않도록 ESD 보호된 회로에 비해 높은 임피던스를 제공한다.
도 4는 ESD 보호된 회로에 커플링되는 IC의 ESD 보호 디바이스(100*)의 예시적인 회로도를 도시한다. ESD 보호 디바이스(100*)는 어레인지먼트 면에서 ESD 보호 디바이스(100)와 유사하지만 그것은 P-형 트랜지스터들에 기초한다. ESD 보호 디바이스(100*)는 병렬로 연결되는 PMOS 트랜지스터들(M1* 및 M2*)을 포함하며 그의 소스 영역들 및 드레인 영역들은 IC의 전력 레일(VDD) 및 패드에 각각 커플링된다. PNP 트랜지스터들(Q1* 및 Q2*)은 병렬로 연결되고, 그의 컬렉터들 및 이미터들은 각각 전력 레일(VDD) 및 패드에 커플링되고 그의 베이스들은 각각 기생 레지스터들(R1* 및 R2*)을 통해 전력 레일(VDD)에 커플링된다. 기생 레지스터들(R1* 및 R2*)은 트랜지스터들(Q1* 및 Q2*)이 형성되는 N-웰의 고유 저항(도시되지 않음)을 나타낸다. 기생 PNP 트랜지스터들(Q1* 및 Q2*)은 콜렉터들로서의 트랜지스터들(M1* 및 M2*)의 드레인 영역들, 베이스로서의 P-기판 상에 형성된 N-웰 및 이미터들로서의 트랜지스터들(M1* 및 M2*)의 소스 영역들을 포함한다. ESD 보호 디바이스(100*)는 ESD 보호 디바이스(100)와 유사한 방식으로 동작할 수 있지만, 극성들은 반전된다. ESD 이벤트 동안 ESD 충전 전류는 방전 경로들(326* 및 328*)을 통해 전력 레일(VDD)로부터 패드로 방전된다.
도 5는 구조 및 기능 면에서 ESD 보호 디바이스(100)와 유사할 수 있는 예시적인 ESD 보호 디바이스(500)의 평면도이다. ESD 보호 디바이스들(100 및 500) 사이의 차이는 아래에서 논의된다. ESD 보호 디바이스(500)는 ESD 보호 디바이스(100)의 평면 NMOS 트랜지스터들(M1 및 M2) 대신 멀티-핀 n-형 finFET들(FF1 및 FF2)을 사용하여 구현된다. finFET들(FF1 및 FF2)은 하나 이상의 핀을 포함할 수 있고 도 5에 도시된 4개의 핀들로 제한되지 않는다. FinFET들(FF1 및 FF2)은 서로 병렬로 연결된다. FinFET들(FF1 및 FF2)은 각각, 게이트들(512 및 522), 소스 영역들로서 구성되는 N+ 도핑 영역들(508 및 518) 및 드레인 영역들로서 구성되는 N+ 도핑 영역들(510 및 520)을 포함한다. finFET들(FF1 및 FF2)은 ESD 보호 디바이스(100)의 트랜지스터들(M1 및 M2)과 유사한 방식으로 패드 및 전력 레일(VSS)에 커플링된다. ESD 보호 디바이스(500)는 또한, ESD 보호 디바이스(100)의 기생 NPN 트랜지스터들(Q1 및 Q2)로서 P-웰(104)과 finFET들(FF1 및 FF2)의 N+ 도핑 영역들 사이에 형성된 기생 NPN 트랜지스터들을 포함한다. 예를 들어, 기생 트랜지스터는, 컬렉터로서의 N+ 도핑 영역(510), 이미터로서의 N+ 도핑 영역(508) 및 finFET(FF1)가 P-기판(102)에 형성될 때, P-웰(104) 또는 P-기판(102)의 고유 저항을 나타내는 기생 레지스터를 통해 P+ 도핑 영역(514)에 커플링되는 베이스로서의 P-웰(104)로 형성된다. ESD 보호 디바이스(100)와 유사하게, ESD 보호 디바이스의 기생 NPN 트랜지스터들은 ESD 이벤트 동안 방전 경로들을 제공한다.
기능 및 물질 조성 면에서 더미 게이트들(116) 및 게이트(125)와 유사한 더미 게이트들(516) 및 게이트(525)는 또한 ESD 보호 디바이스(500)에 포함된다. N+ 도핑 영역들(508, 510, 518, 520), P+ 도핑 영역들(514, 524) 및 게이트들(512, 522)의 물질 조성은 각각, N+ 도핑 영역들(108, 110, 118, 120), P+ 도핑 영역들(114, 124) 및 게이트들(112, 122)의 물질 조성과 유사하다.
N+ 도핑 영역들(508, 510, 518, 520)은 P-기판(102) 또는 P-웰(104) 상에 에피택셜 방식으로 성장된 반도체 물질을 포함하는 finFET들(FF1 및 FF2)의 에피택셜 핀 영역(epitaxial fin region)들이다. 에피택셜 방식으로-성장된 반도체 물질은 게르마늄 또는 실리콘과 같은 반도체 물질; 또는 갈륨 비화물, 알루미늄 갈륨 비화물과 같은 화합물 반도체 물질; 또는 실리콘 게르마늄 또는 갈륨 비화물 인화물과 같은 반도체 합금을 포함할 수 있다. 일부 실시예들에서, finFET들(FF1 및 FF2)의 에피택셜 핀 영역들은, CVD, 예를 들어, 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 초고진공(ultrahigh vacuum) CVD(UHVCVD), 감압 CVD(RPCVD), 임의의 적합한 CVD; 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스들; 임의의 적합한 에피택셜 프로세스; 또는 이들의 임의의 조합들에 의해 성장된다. 일부 실시예들에서, 에피택셜 핀 영역들은 에피택셜 증착/부분 에칭 프로세스를 적어도 한번 반복하는 에피택셜 증착/부분 에칭 프로세스들에 의해 성장된다. 이러한 반복되는 증착/부분 에칭 프로세스는 또한 순환 증착-에칭(cyclic deposition-etch; CDE) 프로세스라 불린다. finFET들(FF1 및 FF2)의 에피택셜 핀 영역들은 에피택셜 성장 프로세스 동안 인-시추(in-situ) 도핑될 수 있다. 다양한 실시예들에서, 에피택셜 영역들은 인 또는 비소 및/또는 이들의 조합들과 같은 n-형 도펀트들로 도핑될 수 있고 포스핀(PH3), 아르신(AsH3) 및/또는 다른 N-형 도핑 전구체와 같은(그러나 이것으로 제한되지 않음) n-형 도핑 전구체들이 사용될 수 있다. 인-시추 도핑 프로세스를 사용함으로써, 에피택셜 방식으로-성장된 반도체 물질의 도펀트 농도가 바람직하게 제어되고 달성될 수 있다. 일부 실시예들에서, 에피택셜 핀 영역들은 인-시추 도핑되지 않고, 이온 주입 프로세스들이 수행되어 finFET들(FF1 및 FF2)의 에피택셜 핀 영역들을 도핑한다. N+ 도핑 영역들(508, 510, 518, 520)의 도핑 농도는 1 × 1019 atoms/cm3보다 클 수 있다.
도 6은 finFET들(FF1* 및 FF2*)의 확장된 N+ 드레인 영역들(510* 및 520*)을 제외하면, ESD 보호 디바이스(500)와 유사할 수 있는 예시적인 ESD 보호 디바이스(600)의 평면도이다. 확장된 N+ 드레인 영역들(510* 및 520*)은 정상 동작 동안 누설 전류들을 감소시키고, 결과적으로, 예를 들어, finFET 기술 또는 서브-미크론 기술 노드들에서 중요한 관심사인 전력 소비를 감소시키는데 도움을 줄 수 있다. 그러나 510(도 5)과 같은 비-확장된 드레인 영역들과 비교하면 더 긴 드레인 영역을 형성함으로써 510*과 같은 확장된 드레인 영역들을 형성하는 것은, 반도체 제조 기술에서 제한적인 설계 규칙(RDR)들의 폴리간 간격 요건을 초과하게 게이트들(512 및 525)과 같은 인접 게이트들 사이의 간격을 증가시킨다. 폴리간 간격은 RDR들에 의해 설정된 인접 게이트 구조물들 사이의 최소 간격으로서 정의될 수 있다. 예를 들어, 인접 게이트들(512 및 525) 사이의 간격은 폴리간 간격으로서 지칭될 수 있다.
반도체 제조 기술에서 RDR의 폴리간 간격 요건을 충족시키는 확장된 드레인 영역들을 갖는 ESD 보호 디바이스들의 다양한 실시예들이 아래에서 개시된다.
확장된 드레인 영역들을 갖는 예시적인 ESD 보호 디바이스
도 7은 IC에서의 예시적인 드레인 확장된 NMOS 기반 ESD 보호 디바이스(700)의 평면도이다. 도 8은 도 7의 ESD 보호 디바이스(700)의 예시적인 단면도이다. ESD 보호 디바이스(700)는 구조, 조성 및 기능 면에서 ESD 보호 디바이스(100)와 유사하다. ESD 보호 디바이스들(100 및 700) 사이의 차이는 아래에서 논의된다.
ESD 보호 디바이스(700)는 소스 영역들로서 구성된 N+ 도핑 영역들(108, 118), 드레인 영역들로서 구성된 N+ 도핑 영역들(110 및 120), 게이트들(112 및 122) 및 영역들(108 및 110) 사이 그리고 영역들(118 및 120) 사이의 확장된 드레인 영역들을 각각 갖는 드레인 확장된 NMOS 트랜지스터들(M3 및 M4)을 포함한다. 확장된 드레인 영역들은 N+ 도핑 영역들(110 및 120)과 동일한 전위(예를 들어, 패드의 전위)에 커플링된 3개의 게이트들(732 및 736) 및 플로팅 N+ 도핑 영역들(730 및 734)을 포함한다. 3개의 게이트들(732) 가운데서 그리고 3개의 게이트들(736) 가운데서 인접 게이트들 사이의 간격은 RDR들의 폴리간 간격 요건을 충족시킨다. 따라서, 드레인 영역들(110 및 120)과 유사한 도핑을 갖는 도핑 영역 및 드레인 영역들(110 및 120)과 동일한 전위에 커플링되는 게이트의 쌍들을 부가함으로써 트랜지스터들(M3 및 M4)의 드레인 영역들(110 및 120)을 확장하는 것은 RDR들의 폴리간 간격 요건을 충족시키면서 NMOS 트랜지스터들(M3 및 M4)의 드레인 저항을 증가시키는데 도움을 준다. 증가된 드레인 저항들은 ESD 보호 디바이스(700)의 턴 온 균일성을 개선하는데 도움을 주며, 이는 ESD 보호 디바이스(700)의 모든 방전 경로들을 동시에 턴 온하는데 도움을 줄 것이다. 트랜지스터들(M3 및 M4)의 확장된 드레인 영역들은 각각, 하나 이상의 플로팅 N+ 도핑 영역(730 및 734) 및 하나 이상의 게이트(732 및 736)를 포함할 수 있고, 도 7 내지 도 8의 플로팅 N+ 도핑 영역들(730 및 734) 및 게이트들(732 및 736)의 수로 제한되지 않는다. N+ 도핑 영역들(730 및 734)은 N+ 도핑 영역(110)과 유사한 방식으로 형성될 수 있고 게이트들(732 및 736)은 게이트(112) 또는 더미 게이트들(116)과 유사한 방식으로 형성될 수 있다.
ESD 보호 디바이스(700)는 선택적으로, 트랜지스터들(M3 및 M4)의 드레인 영역들로서 각각 구성되고 패드에 커플링되는 부가적인 N+ 도핑 영역들(740 및 742)을 포함할 수 있다. 이들 부가적인 드레인 영역들(740, 742)은 드레인 영역들(110 및 120)과 동일한 전위에 커플링되는 게이트들(744)에 의해 서로 그리고 인접 N+ 도핑 영역들로부터 이격된다. 게이트들(744)은 게이트(112) 또는 더미 게이트들(116)과 유사한 방식으로 형성될 수 있다. 이들 부가적인 드레인 영역들(740, 742)은 트랜지스터(M3)의 방전 경로들(a 및 b) 및 트랜지스터(M4)의 방전 경로들(c 및 d) 외에도, ESD 보호 디바이스(700)에 부가적인 방전 경로들을 제공한다. 경로들(a, b, c 및 d)을 통한 ESD 충전 전류의 방전은 도 2 내지 도 3을 참조하여 위에서 설명한 것과 유사하다. 트랜지스터(M3)의 부가적인 방전 경로는 N+ 도핑 영역(740)으로부터 P-웰(104)까지(경로 a*) 그리고 P-웰(104)로부터 N+ 도핑 영역(108)까지(경로 b) 형성될 수 있다. 그리고, 트랜지스터(M4)의 부가적인 방전 경로는 N+ 도핑 영역(742)으로부터 P-웰(104)까지(경로 c*) 그리고 P-웰(104)로부터 N+ 도핑 영역(118)까지(경로 d) 형성될 수 있다. 부가적인 방전 경로들은 ESD 이벤트 동안 열 소산에 대한 볼륨을 증가시키고 결과적으로, ESD 보호 디바이스의 방전 전류 처리 능력을 증가시키는데 도움을 준다. 예를 들어, 하나의 멀티-드레인 트랜지스터 즉, 하나의 부가적인 방전 경로를 갖는 ESD 보호 디바이스는 ESD 이벤트 동안, 어떠한 멀티-드레인 트랜지스터도 없는 ESD 보호 디바이스 보다 2배의 전류 레벨을 처리할 수 있다. 다른 예에서, 2개의 멀티-드레인 트랜지스터들 즉, 2개의 부가적인 방전 경로들을 갖는 ESD 보호 디바이스는 ESD 이벤트 동안, 어떠한 멀티-드레인 트랜지스터도 없는 ESD 보호 디바이스 보다 2.5배의 전류 레벨을 처리할 수 있다.
도 9는 드레인 확장된 PMOS-기반 ESD 보호 디바이스(900)의 예시적인 단면도이다. 도 9는 ESD 보호 디바이스(700)가 NMOS 트랜지스터들로 제한되지 않고 PMOS 트랜지스터들(M5 및 M6)에 기초하여 구현될 수 있음을 도시한다. ESD 보호 디바이스들(700 및 900) 사이의 차이는 아래에서 논의된다.
ESD 보호 디바이스(900)는 소스 영역들로서 구성되는 P+ 도핑 영역들(908, 918), 드레인 영역들로서 구성되는 P+ 도핑 영역들(910 및 920), 게이트들(912 및 922), 및 영역들(908 및 910) 사이 그리고 영역들(918 및 920) 사이의 확장된 드레인 영역들을 각각 갖는 드레인 확장된 PMOS 트랜지스터들(M5 및 M6)을 포함한다. 확장된 드레인 영역들은 P+ 도핑 영역들(910 및 920)과 동일한 전위(예를 들어, 패드의 전위)에 커플링된 3개의 게이트들(732 및 736) 및 플로팅 P+ 도핑 영역들(930 및 934)을 포함한다.
기생 PNP 트랜지스터들(Q5 및 Q6)은 또한 ESD 보호 디바이스(900)에 포함된다. 기생 PNP 트랜지스터들(Q5 및 Q6)은 콜렉터들로서의 트랜지스터들(M5 및 M6)의 드레인 영역들, 베이스들로서의 p-기판(102) 상에 형성된 N-웰(904) 및 이미터들로서의 트랜지스터들(M5 및 M6)의 소스 영역들을 포함한다. 트랜지스터들(Q5 및 Q6)의 베이스는 각각 N+ 도핑 영역들(914 및 924) 및 기생 레지스터들(R5 및 R6)을 통해 전력 레일(VDD)에 커플링된다. 기생 레지스터들(R5 및 R6)은 N-웰(904)의 고유 저항을 나타낸다. ESD 보호 디바이스(900*)는 ESD 보호 디바이스(700)와 유사한 방식으로 동작할 수 있지만, 반전된 극성들을 갖는다. 예를 들어, ESD 이벤트 동안, 트랜지스터(Q5)의 방전 경로들(e 및 f) 및 트랜지스터(Q6)의 방전 경로들(g 및 h)을 통한 충전 전류는 각각, 방전 경로들(a 및 b) 및 방전 경로들(c 및 d)을 통한 충전 전류에 대향하는 방향으로 흐른다. 트랜지스터(Q5)의 방전 경로들(e 및 f)은 P+ 도핑 영역(908)으로부터 N-웰(904)까지 그리고 N-웰(904)로부터 P+ 도핑 영역(910)까지 형성될 수 있다. 그리고, 트랜지스터(Q6)의 방전 경로들(g 및 h)은 P+ 도핑 영역(918)으로부터 N-웰(904)까지 그리고 N-웰(904)로부터 P+ 도핑 영역(920)까지 형성될 수 있다.
ESD 보호 디바이스(900)는 선택적으로, 트랜지스터들(M5 및 M6)의 드레인 영역들로서 각각 구성되고 패드에 커플링되는 부가적인 P+ 도핑 영역들(940 및 942)을 포함할 수 있다. ESD 보호 디바이스(700)와 유사하게, 이들 부가적인 드레인 영역들은 트랜지스터(M5)의 방전 경로들(e 및 f) 및 트랜지스터(M6)의 방전 경로들(g 및 h) 외에도, ESD 보호 디바이스(900)에 부가적인 방전 경로들을 제공한다. 트랜지스터(M5)의 부가적인 방전 경로는 P+ 도핑 영역(908)으로부터 N-웰(904)까지(경로 e) 그리고 N-웰(904)로부터 P+ 도핑 영역(940)(경로 f*)까지 형성될 수 있다. 그리고, 트랜지스터(M6)의 부가적인 방전 경로는 P+ 도핑 영역(918)으로부터 N-웰(904)까지(경로 g) 그리고 N-웰(904)로부터 P+ 도핑 영역(942)(경로 h*)까지 형성될 수 있다.
도 10은 IC에서의 예시적인 드레인 확장된 FinFET-기반 ESD 보호 디바이스(1000)의 평면도이다. ESD 보호 디바이스들(500, 700 및 1000) 사이의 차이는 아래에서 논의된다. ESD 보호 디바이스(1000)는 ESD 보호 디바이스(500)와 유사하지만, 영역들(508 및 510) 사이에 그리고 영역들(518 및 520) 사이에 FF3 및 FF4의 부가적인 확장된 드레인 영역들을 각각 갖는다. 확장된 드레인 영역들은 N+ 도핑 영역들(510 및 520)과 동일한 전위(예를 들어, 패드의 전위)에 커플링된 게이트들(1032 및 1036) 및 플로팅 N+ 도핑 에피택셜 핀 영역들(1030 및 1034)을 포함한다. 3개의 게이트들(1032) 가운데서 그리고 3개의 게이트들(1036) 가운데서 인접 게이트들 사이의 간격은 RDR들의 폴리간 간격 요건을 충족시킨다. 따라서, 드레인 영역들(510 및 520)과 유사한 도핑을 갖는 도핑 영역 및 드레인 영역들(510 및 520)과 동일한 전위에 커플링되는 게이트의 쌍들을 부가함으로써 트랜지스터들(FF3 및 FF4)의 드레인 영역들(510 및 520)을 확장하는 것은 RDR들의 폴리간 간격 요건을 충족시키면서 NMOS 트랜지스터들(M3 및 M4)의 드레인 저항을 증가시키는데 도움을 준다. 폴리간 간격 요건 내에서 드레인 확장된 FinFET-기반 ESD 보호 디바이스(1000)를 설계하는 것은 또한, finFET(FF3 및 FF4)의 확장된 드레인 영역들에서 고품질 에피택셜 핀 영역들을 달성하는데 도움을 준다. ESD 보호 디바이스(1000)는 물질 조성 및 기능면에서 ESD 보호 디바이스(700)와 유사하다. 당업자는 ESD 보호 디바이스(1000)가 본 개시의 범위로부터 벗어남 없이 P-형 finFET로 구현될 수 있다는 것을 이해할 것이다.
ESD 보호 디바이스(1000)는 선택적으로, finFET들(FF3 및 FF4)의 드레인 영역들로서 각각 구성되고 패드에 커플링되는 부가적인 N+ 도핑 영역들(1040 및 1042)을 포함할 수 있다. ESD 보호 디바이스(700)와 유사하게, 이들 부가적인 드레인 영역들은 finFET들(FF3(예를 들어, N+ 도핑 영역(510)으로부터 P-웰(104)를 거쳐 N+ 도핑 영역(508)까지) 및 FF4(예를 들어, N+ 도핑 영역(520)으로부터 P-웰(104)을 거쳐 N+ 도핑 영역(518)까지)을 통한 방전 경로들 외에도, ESD 보호 디바이스(1000)에 부가적인 방전 경로들을 제공한다. finFET(FF3)의 부가적인 방전 경로는 N+ 도핑 영역(1040)으로부터 P-웰(104)까지 그리고 P-웰(104)로부터 N+ 도핑 영역(508)까지 형성될 수 있다. 그리고, finFET(FF4)의 부가적인 방전 경로는 N+ 도핑 영역(1042)으로부터 P-웰(104)까지 그리고 P-웰(104)로부터 N+ 도핑 영역(518)까지 형성될 수 있다.
도 11은 IC에서의 예시적인 드레인 확장된 적층식 NMOS 트랜지스터들 기반 ESD 보호 디바이스(1100)의 평면도이다. 도 12는 도 11의 ESD 보호 디바이스(1100)의 단면도이다. 도 13은 ESD 보호 디바이스(1100)의 예시적인 등가 회로도이다. ESD 보호 디바이스들(700 및 1100) 사이의 차이는 아래에서 논의된다. ESD 보호 디바이스(1100)는 구조, 조성 및 기능 면에서 ESD 보호 디바이스(700)와 유사하지만, N+ 도핑 영역(1146) 및 게이트(1148) 및 N+ 도핑 영역(1150) 및 게이트(1152)의 부가적인 쌍들을 갖는다. N+ 도핑 영역(1146) 및 게이트(1148)의 쌍은 소스 및 드레인 영역들(108 및 110)과 함께, 도 13에 도시된 바와 같이 적층식 NMOS 트랜지스터들(M7 및 M8)을 형성한다. 유사하게, N+ 도핑 영역(1150) 및 게이트(1152) 쌍은 소스 및 드레인 영역들(118 및 120)과 함께, 도 13에 도시된 바와 같이 적층식 NMOS 트랜지스터들(M9 및 M10)을 형성한다. N+ 도핑 영역들(1146 및 1150) 및 게이트들(1148 및 1152)은 전위에 결합될 수 있다. ESD 보호 디바이스(1100)는 서로 상에 적층되는 2개 또는 그 초과의 트랜지스터들을 포함할 수 있다. 기생 NPN 트랜지스터들(Q1 및 Q2)은 또한, ESD 보호 디바이스(700)에서와 같이 소스 및 드레인 영역들(108 및 110) 사이에서 그리고 118 및 120 사이에서 ESD 보호 디바이스(1100)에 포함된다.
도 14는 IC에서의 예시적인 드레인 확장된 FinFET-기반 ESD 보호 디바이스(1100)의 평면도이다. ESD 보호 디바이스들(1000 및 1400) 사이의 차이는 아래에서 논의된다. ESD 보호 디바이스(1400)는 구조, 조성 및 기능 면에서 ESD 보호 디바이스(1000)와 유사하지만, N+ 도핑 에피택셜 핀 영역(1446) 및 게이트(1448) 및 N+ 도핑 에피택셜 핀 영역(1450) 및 게이트(1452)의 부가적인 쌍들을 갖는다. 영역(1446) 및 게이트(1448)의 쌍은 소스 및 드레인 영역들(508 및 510)과 함께, 도 13의 트랜지스터들(M7 및 M8)로서 적층식 finFET들을 형성한다. 유사하게, 영역(1150) 및 게이트(1152)의 쌍은 소스 및 드레인 영역들(518 및 520)과 함께, 도 13의 트랜지스터들(M9 및 M10)로서 적층식 finFET들을 형성한다.
도 15는 IC에서의 예시적인 드레인 확장된 NMOS 기반 ESD 보호 디바이스(1500)의 평면도이다. 도 16은 도 15의 ESD 보호 디바이스(1500)의 단면도이다. ESD 보호 디바이스들(700 및 1500) 사이의 차이는 아래에서 논의된다. ESD 보호 디바이스(1500)는 ESD 보호 디바이스(700)와 유사하지만, 부가적인 드레인 영역들(740 및 742)과 함께 드레인 영역들(110 및 120) 및 N-웰(1504)에 형성되는 트랜지스터들(M3 및 M4)의 N+ 도핑 영역들(730 및 732)을 갖는 확장된 드레인 영역들을 각각 갖는다. 일부 실시예들에서, N+ 도핑 영역들(730, 732)은 완전히 또는 부분적으로, N-웰(1504) 내에 형성된다. 즉, 영역들(730 및 732)의 N+ 도핑 영역 중 하나 이상은 P-웰(104)에 형성될 수 있다. 일부 실시예들에서, P-웰(104)은 P-기판(102)이다.
도 17은 IC에서의 예시적인 적층식 NMOS 트랜지스터들 기반 ESD 보호 디바이스(1700)의 평면도이다. 도 18은 도 17의 ESD 보호 디바이스(1700)의 단면도이다. ESD 보호 디바이스(1700)는 ESD 보호 디바이스(1100)과 유사하지만, 부가적인 드레인 영역들(740 및 742)과 함께 드레인 영역들(110 및 120) 및 N-웰(1504)에 형성되는 N+ 도핑 영역들(730 및 732)을 갖는 확장된 드레인 영역들을 갖는다. 일부 실시예들에서, N+ 도핑 영역들(730, 732)은 완전히 또는 부분적으로, N-웰(1504) 내에 형성된다. 즉, 영역들(730 및 732)의 N+ 도핑 영역 중 하나 이상은 P-웰(104)에 형성될 수 있다. 일부 실시예들에서, P-웰(104)은 P-기판(102)이다.
도 19는 IC에서의 예시적인 드레인 확장된 FinFET 기반 ESD 보호 디바이스(1900)의 평면도이다. ESD 보호 디바이스(1900)는 ESD 보호 디바이스(1000)와 유사하지만, 부가적인 드레인 영역들(1040 및 1042)과 함께 드레인 영역들(510 및 520) 및 N-웰(1504)에 형성되는 N+ 도핑 영역들(1030 및 1032)을 갖는 확장된 드레인 영역들을 갖는다. 일부 실시예들에서, N+ 도핑 영역들(1030, 1032)은 완전히 또는 부분적으로, N-웰(1504) 위에 형성된다. 즉, 영역들(730 및 732)의 N+ 도핑 영역 중 하나 이상은 P-웰(104) 위에 형성될 수 있다. 일부 실시예들에서, P-웰(104)은 P-기판(102)이다.
도 20은 IC에서의 예시적인 드레인 확장된 PMOS 기반 ESD 보호 디바이스(2000)의 평면도이다. ESD 보호 디바이스(2000)는 ESD 보호 디바이스(900)와 유사하지만, P-기판(102) 상에 형성된 깊은(deep) N-웰(2005)을 갖는다. 또한, 부가적인 드레인 영역들(940, 942)과 함께 드레인 영역들(910 및 920) 및 P+ 도핑 영역들(930, 934)을 갖는 확장된 드레인 영역이 깊은 N-웰(2005) 상에 형성된 P-웰(104)에 형성된다. 일부 실시예들에서, P+ 도핑 영역들(930, 934)은 완전히 또는 부분적으로, P-웰(104) 위에 형성된다. 즉, 영역들(930 및 934)의 P+ 도핑 영역 중 하나 이상은 깊은 N-웰(2005) 상에 형성된 N-웰(1504)에 형성될 수 있다. ESD 보호 디바이스(2000)는 또한 P-기판(102)과 웰들(104, 1504) 사이에 형성된 깊은 N-웰(2005)을 포함한다.
위에서 설명된 바와 같이 N-웰에의 ESD 보호 디바이스들(1500, 1700 및 1900)의 N+ 도핑 확장된 드레인 영역들의 형성 및 P-웰에의 ESD 보호 디바이스(2000)의 P+ 도핑 확장된 드레인 영역들의 형성은 드레인 저항들을 추가로 증가시키고, 결과적으로 이들 ESD 보호 디바이스들의 턴 온 균일성을 개선하는데 도움을 줄 수 있다.
도 21은 도 1 내지 도 2, 도 5, 도 7 내지 도 8, 도 10 내지 도 12 및 도 14 내지 도 19를 참조하여 설명된 것들 중 임의의 것과 유사한 구조를 가질 수 있는 NMOS 기반 ESD 보호 디바이스(2100)의 예시적인 회로도이다. 위에서 논의된 ESD 보호 디바이스들의 다양한 실시예들의 동작과 유사하게, ESD 이벤트 동안, ESD 충전 전류는 기생 NPN 트랜지스터들(Q11-Q14) 중 하나 이상을 통해 패드로부터 전력 레일(VSS)로 방전될 수 있다. ESD 보호 디바이스(2200)의 효율적인 성능을 위해, 모든 NPN 트랜지스터들(Q11-Q14)이 동시에 턴 온되는 것이 바람직하다. 그러나 기생 레지스터들(R11-R14)의 상이한 값들 및 트랜지스터들(M11-M14)로부터의 금속 라우팅(metal routing)에서의 기생 저항(RP)의 존재로 인해, 트랜지스터들(Q11-Q12)은 트랜지스터들(Q13-Q14)에 의해 경험될 수 있는 턴-온 전압(V2)과 상이한 턴-온 전압(V1)을 경험할 수 있다. 그리고, V1>V2이면, 트랜지스터들(Q13-Q14)은 ESD 이벤트 동안 트랜지스터들(Q11-Q12)보다 먼저 턴-온될 수 있고, ESD 충전 전류는 트랜지스터들(Q13-Q14)을 통해서만 방전될 수 있다. 이는 ESD 보호 디바이스(2200)의 비효율적인 성능을 초래한다.
도 22는 밸러스트(ballast) 레지스터들(R15-R16)을 갖는 예시적인 NMOS 기반 ESD 보호 디바이스(2200)의 회로도이다. 밸러스트 레지스터들(R15-R16)은 트랜지스터들(M11-M14)의 드레인 저항들을 증가시키고 턴 온 전압들(V1 및 V2) 상의 기생 저항(RP)의 영향을 감소시키고 결과적으로, 턴 온 균일성을 위해 전압들(V1 및 V2) 간의 차이를 감소시키는데 도움을 준다.
도 23은 도 22의 예시적인 ESD 보호 디바이스(2200)의 평면도이다. ESD 보호 디바이스(2200)는 도 22의 등가 회로도에 도시된 바와 같이 ESD 보호 디바이스(700)의 구조물을 반복하고 이들을 패드와 전력 레일(VSS) 사이에 병렬로 연결함으로써 구현될 수 있다. 트랜지스터들(M11-M12 및 M13-M14)의 각각의 쌍은 ESD 보호 디바이스(700)의 트랜지스터들(M3-M4)과 유사할 수 있다. 부가적인 드레인 영역들(740 및 742)은 명확성을 위해 ESD 보호 디바이스(2200)에 도시되지 않았지만, 이들 영역들이 디바이스(2200)에 포함될 수 있다. 밸러스트 레지스터들(R15-R16)은 드레인 영역들(110 및 120)과 패드 사이의 금속 라우팅 거리(예를 들어, 거리(2254, 2256))를 증가시킴으로써 ESD 보호 디바이스(2200)에서 구현될 수 있다.
ESD 보호 디바이스(2200)가 ESD 보호 디바이스(700)와 유사한 구조를 갖는 것으로 도시되지만, ESD 보호 디바이스(2200)는 도 7 내지 도 8, 도 10 내지 도 12 및 도 14 내지 도 19를 참조하여 설명된 것들 중 임의의 것과 유사한 구조를 가질 수 있다. ESD 보호 디바이스(2200)는 또한 본 발명의 범위로부터 벗어남 없이 PMOS 트랜지스터들에 기초하여 구현될 수 있다.
예시적인 실시예들 및 이점들
일 실시예에서, ESD 보호 디바이스는, 제 1 전위에 커플링되는 소스 영역, 제 1 전위와 상이한 제 2 전위에 커플링되는 제 1 드레인 영역, 및 소스 영역과 제 1 드레인 영역 사이의 확장된 드레인 영역을 포함한다. 확장된 드레인 영역들은 N개의 플로팅 도핑 영역 및 제 2 전위에 커플링되는 M개의 게이트 영역들을 포함하며, 여기서 N 및 M은 1보다 큰 정수이고 N은 M과 동일하다. N개의 플로팅 도핑 영역들의 각각의 플로팅 도핑 영역들은 M개의 게이트 영역들의 각각의 게이트 영역과 교번한다.
추가의 실시예에서, ESD 보호 디바이스는 제 1 전도형을 갖는 제 1 웰 영역 및 제 1 전도형과 상이한 제 2 전도형을 갖는 소스 영역을 포함한다. 소스 영역은 제 1 웰 영역 내에 위치된다. ESD 보호 디바이스는 제 2 전도형을 갖는 제 1 드레인 영역, 및 전기적 플로팅 도핑 영역들 및 게이트 영역들을 갖는 확장된 드레인 영역을 더 포함한다. 확장된 드레인 영역의 제 1 부분은 제 1 웰 영역 내에 위치된다.
또 다른 실시예에서, 집적 회로는 I/O 패드, 전력 레일, I/O 패드 및 전력 레일에 커플링되는 ESD 보호 디바이스, 및 ESD 보호 디바이스와 병렬로 연결된 ESD 보호된 회로를 포함한다. ESD 보호 디바이스는 전력 레일에 커플링되는 소스 영역, I/O 패드에 커플링되는 드레인 영역, 및 소스 영역과 드레인 영역 사이의 확장된 드레인 영역을 포함한다. 확장된 드레인 영역은 전기적 플로팅 도핑 영역들 및 I/O 패드에 커플링되는 게이트 영역들을 포함한다. 전기적 플로팅 도핑 영역들 각각은 게이트 영역들 각각과 교번한다.
부기:
1. 정전기 방전(electrostatic discharge; ESD) 보호 디바이스에 있어서,
제 1 전기 노드에 커플링되는 소스 영역;
상기 제 1 전기 노드와 상이한 제 2 전기 노드에 커플링되는 제 1 드레인 영역; 및
상기 소스 영역과 상기 제 1 드레인 영역 사이의 확장된 드레인 영역을 포함하고,
상기 확장된 드레인 영역은,
N개의 전기적 플로팅 도핑 영역들; 및
상기 제 2 전기 노드에 커플링되는 M개의 게이트 영역들을 포함하고, 여기서 N 및 M은 1보다 큰 정수들이고,
상기 N개의 전기적 플로팅 도핑 영역들 중 하나 이상의 플로팅 도핑 영역은 상기 M개의 게이트 영역들 중 하나 이상의 게이트 영역과 교번하는 정전기 방전(ESD) 보호 디바이스.
2. 부기 1에 있어서,
제 1 전도형을 갖는 웰(well) 영역을 더 포함하고,
상기 소스 영역, 상기 제 1 드레인 영역 및 상기 N개의 플로팅 도핑 영역들은 상기 웰 영역 내에 위치되고, 상기 제 1 전도형과 상이한 제 2 전도형을 가지는 정전기 방전(ESD) 보호 디바이스.
3. 부기 1에 있어서,
제 1 전도형을 갖는 제 1 웰 영역;
상기 제 1 전도형과 상이한 제 2 전도형을 갖는 제 2 웰 영역을 더 포함하고,
상기 소스 영역, 상기 제 1 드레인 영역 및 상기 N개의 플로팅 도핑 영역들은 상기 제 2 전도형을 갖고,
상기 소스 영역은 상기 제 1 웰 영역 내에 위치되고,
상기 제 1 드레인 영역 및 상기 N개의 플로팅 도핑 영역들의 플로팅 도핑 영역은 상기 제 2 웰 영역 내에 위치되는 것인 정전기 방전(ESD) 보호 디바이스.
4. 부기 1에 있어서,
제 1 전도형을 갖는 제 1 웰 영역; 및
상기 제 1 전도형과 상이한 제 2 전도형을 갖는 제 2 웰 영역을 더 포함하고,
상기 N개의 플로팅 도핑 영역들은 상기 제 2 전도형을 갖고,
상기 N개의 플로팅 도핑 영역들의 플로팅 도핑 영역은 상기 제 1 웰 영역 내에 부분적으로 그리고 상기 제 2 웰 영역 내에 부분적으로 위치되는 것인 정전기 방전(ESD) 보호 디바이스.
5. 부기 1에 있어서,
상기 소스 영역, 상기 제 1 드레인 영역 및 상기 N개의 플로팅 도핑 영역들은 에피택셜 핀 영역들(epitaxial fin regions)인 것인 정전기 방전(ESD) 보호 디바이스.
6. 부기 1에 있어서,
상기 소스 및 확장된 드레인 영역들 사이에서, 제 1 전위에 커플링되는 게이트 전극을 더 포함하는 정전기 방전(ESD) 보호 디바이스.
7. 부기 1에 있어서,
상기 M개의 게이트 영역들 중 인접 게이트 영역들 사이의 간격들은 명목상 동일한 것인 정전기 방전(ESD) 보호 디바이스.
8. 부기 1에 있어서,
상기 M개의 게이트 영역들 중 인접 게이트 영역들 사이의 간격들은 제한적인 설계 규칙(restrictive design rule; RDR) 요건들을 충족하는 것인 정전기 방전(ESD) 보호 디바이스.
9. 부기 1에 있어서,
제 2 전위에 커플링되는 제 2 드레인 영역을 더 포함하는 정전기 방전(ESD) 보호 디바이스.
10. 부기 1에 있어서,
상기 소스 영역 및 상기 제 1 드레인 영역에 커플링되는 기생 트랜지스터를 더 포함하는 정전기 방전(ESD) 보호 디바이스.
11. 부기 1에 있어서,
상기 제 1 전위에 커플링되며, 상기 소스 영역 및 상기 제 1 드레인 영역과 상이한 전도형을 갖는 도핑 영역; 및
상기 기생 트랜지스터 및 상기 도핑 영역에 커플링되는 기생 레지스터를 더 포함하는 정전기 방전(ESD) 보호 디바이스.
12. 부기 1에 있어서,
기판 상의 웰 영역; 및
방전 경로를 더 포함하고,
상기 방전 경로는,
상기 제 1 드레인 영역으로부터 상기 웰 영역까지의 제 1 경로; 및
상기 웰 영역으로부터 상기 소스 영역까지의 제 2 경로를 포함하는 것인 정전기 방전(ESD) 보호 디바이스.
13. 부기 1에 있어서,
기판 상의 웰 영역;
제 2 전위에 커플링되는 제 2 드레인 영역;
제 1 방전 경로; 및
제 2 방전 경로를 더 포함하고,
상기 제 1 방전 경로는,
상기 제 1 드레인 영역으로부터 상기 웰 영역까지의 제 1 경로; 및
상기 웰 영역으로부터 상기 소스 영역까지의 제 2 경로를 포함하고,
상기 제 2 방전 경로는,
상기 제 2 드레인 영역으로부터 상기 웰 영역까지의 제 3 경로; 및
상기 웰 영역으로부터 상기 소스 영역까지의 제 4 경로를 포함하는 것인 정전기 방전(ESD) 보호 디바이스.
14. 부기 1에 있어서,
전기적 플로팅 게이트 영역; 및
격리 영역을 더 포함하고,
상기 소스 영역은 상기 전기적 플로팅 게이트 영역에 의해 상기 격리 영역으로부터 이격되는 것인 정전기 방전(ESD) 보호 디바이스.
15. 정전기 방전(electrostatic discharge; ESD) 보호 디바이스에 있어서,
제 1 전도형을 갖는 제 1 웰 영역;
상기 제 1 전도형과 상이한 제 2 전도형을 갖고 상기 제 1 웰 영역 내에 위치되는 소스 영역;
상기 제 2 전도형을 갖는 제 1 드레인 영역; 및
전기적 플로팅 도핑 영역들 및 게이트 영역들을 갖는 확장된 드레인 영역을 포함하고,
상기 확장된 드레인 영역의 제 1 부분은 상기 제 1 웰 영역 내에 위치되는 것인 정전기 방전(ESD) 보호 디바이스.
16. 부기 15에 있어서,
상기 제 2 전도형을 갖는 제 2 웰 영역을 더 포함하고,
상기 드레인 영역은 상기 제 2 웰 영역 내에 위치되고,
상기 확장된 드레인 영역의 제 2 부분은 상기 제 2 웰 내에 위치되는 것인 정전기 방전(ESD) 보호 디바이스.
17. 부기 15에 있어서,
전기적 플로팅 도핑 영역들의 수는 게이트 영역들의 수와 동일하고,
상기 전기적 플로팅 도핑 영역들 각각은 게이트 영역들 각각과 교번하고,
상기 게이트 영역들 및 상기 제 1 드레인 영역은 동일한 전기 노드에 커플링되는 것인 정전기 방전(ESD) 보호 디바이스.
18. 부기 15에 있어서,
상기 제 1 드레인 영역과 동일한 전기 노드에 커플링되는 제 2 드레인 영역;
제 1 방전 경로; 및
제 2 방전 경로를 더 포함하고
상기 제 1 방전 경로는,
상기 제 1 드레인 영역으로부터 상기 제 1 웰 영역까지의 제 1 경로; 및
상기 제 1 웰 영역으로부터 상기 소스 영역까지의 제 2 경로를 포함하고,
상기 제 2 방전 경로는,
상기 제 2 드레인 영역으로부터 상기 제 1 웰 영역까지의 제 3 경로; 및
상기 제 1 웰 영역으로부터 상기 소스 영역까지의 제 4 경로를 포함하는 것인 정전기 방전(ESD) 보호 디바이스.
19. 집적 회로(IC)에 있어서,
I/O 패드와,
전력 레일(power rail)과,
상기 I/O 패드 및 상기 전력 레일에 커플링되는 정전기 방전(ESD) 보호 디바이스와,
상기 ESD 보호 디바이스와 병렬로 연결되는 ESD 보호된 회로를 포함하고,
상기 ESD 보호 디바이스는,
상기 전력 레일에 커플링되는 소스 영역과,
상기 I/O 패드에 커플링되는 드레인 영역과,
상기 소스 영역과 상기 드레인 영역 사이의 확장된 드레인 영역을 포함하고,
상기 확장된 드레인 영역은,
전기적 플로팅 도핑 영역들과,
상기 I/O 패드에 커플링되는 게이트 영역들을 포함하고,
상기 전기적 플로팅 도핑 영역들 각각은, 상기 게이트 영역들 각각과 교번하는 것인 집적 회로(IC).
20. 부기 19에 있어서,
상기 소스 영역, 상기 드레인 영역 및 상기 전기적 플로팅 도핑 영역들은 에피택셜 핀 영역들인 것인 집적 회로(IC).
위의 개시는 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술한다. 당업자들은, 본원에서 소개된 실시예들과 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 토대로서 본 개시를 쉽게 사용할 수 있다는 것을 인지해야 한다. 당업자들은 또한, 이러한 등가의 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 첨부된 청구항들의 사상 및 범위를 벗어남 없이 본원에서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 또한 알아야 한다.

Claims (10)

  1. 적어도 하나의 트랜지스터를 포함하는 정전기 방전(electrostatic discharge; ESD) 보호 디바이스에 있어서, 상기 트랜지스터는,
    제 1 전기 노드에 커플링되는 소스 영역과,
    상기 제 1 전기 노드와 상이한 제 2 전기 노드에 커플링되는 제 1 드레인 영역과,
    상기 소스 영역과 상기 제 1 드레인 영역 사이의 확장된 드레인 영역을 포함하고,
    상기 확장된 드레인 영역은,
    N개의 전기적 플로팅 도핑 영역들과,
    상기 제 2 전기 노드에 커플링되는 M개의 게이트 영역들을 포함하고, 여기서 N 및 M은 1보다 큰 정수들이고,
    상기 N개의 전기적 플로팅 도핑 영역들 중 하나 이상의 전기적 플로팅 도핑 영역은 상기 M개의 게이트 영역들 중 하나 이상의 게이트 영역과 교번하고,
    상기 확장된 드레인 영역 내의 상기 M개의 게이트 영역들 모두는 상기 제 1 드레인 영역과 동일한 전위에 커플링되는 것인 정전기 방전(ESD) 보호 디바이스.
  2. 제 1 항에 있어서,
    제 1 전도형을 갖는 웰(well) 영역을 더 포함하고,
    상기 소스 영역, 상기 제 1 드레인 영역, 및 상기 N개의 전기적 플로팅 도핑 영역들은 상기 웰 영역 내에 위치되고, 상기 제 1 전도형과 상이한 제 2 전도형을 가지는 것인 정전기 방전(ESD) 보호 디바이스.
  3. 제 1 항에 있어서,
    제 1 전도형을 갖는 제 1 웰 영역과,
    상기 제 1 전도형과 상이한 제 2 전도형을 갖는 제 2 웰 영역을 더 포함하고,
    상기 소스 영역, 상기 제 1 드레인 영역 및 상기 N개의 전기적 플로팅 도핑 영역들은 상기 제 2 전도형을 갖고,
    상기 소스 영역은 상기 제 1 웰 영역 내에 위치되고,
    상기 제 1 드레인 영역 및 상기 N개의 전기적 플로팅 도핑 영역들 중의 전기적 플로팅 도핑 영역은 상기 제 2 웰 영역 내에 위치되는 것인 정전기 방전(ESD) 보호 디바이스.
  4. 제 1 항에 있어서,
    제 1 전도형을 갖는 제 1 웰 영역과,
    상기 제 1 전도형과 상이한 제 2 전도형을 갖는 제 2 웰 영역을 더 포함하고,
    상기 N개의 전기적 플로팅 도핑 영역들은 상기 제 2 전도형을 갖고,
    상기 N개의 전기적 플로팅 도핑 영역들 중의 전기적 플로팅 도핑 영역은, 상기 제 1 웰 영역 내에 부분적으로 그리고 상기 제 2 웰 영역 내에 부분적으로 위치되는 것인 정전기 방전(ESD) 보호 디바이스.
  5. 제 1 항에 있어서,
    상기 소스 영역, 상기 제 1 드레인 영역 및 상기 N개의 전기적 플로팅 도핑 영역들은 에피택셜 핀 영역들(epitaxial fin regions)을 포함하는 것인 정전기 방전(ESD) 보호 디바이스.
  6. 제 1 항에 있어서,
    기판 상의 웰 영역과,
    방전 경로를 더 포함하고,
    상기 방전 경로는,
    상기 제 1 드레인 영역으로부터 상기 웰 영역까지의 제 1 경로와,
    상기 웰 영역으로부터 상기 소스 영역까지의 제 2 경로를 포함하는 것인 정전기 방전(ESD) 보호 디바이스.
  7. 제 1 항에 있어서,
    기판 상의 웰 영역과,
    제 2 전위에 커플링되는 제 2 드레인 영역과,
    제 1 방전 경로와,
    제 2 방전 경로를 더 포함하고,
    상기 제 1 방전 경로는,
    상기 제 1 드레인 영역으로부터 상기 웰 영역까지의 제 1 경로와,
    상기 웰 영역으로부터 상기 소스 영역까지의 제 2 경로를 포함하고,
    상기 제 2 방전 경로는,
    상기 제 2 드레인 영역으로부터 상기 웰 영역까지의 제 3 경로와,
    상기 웰 영역으로부터 상기 소스 영역까지의 제 4 경로를 포함하는 것인 정전기 방전(ESD) 보호 디바이스.
  8. 제 1 항에 있어서,
    전기적 플로팅 게이트 영역과,
    격리 영역을 더 포함하고,
    상기 소스 영역은 상기 전기적 플로팅 게이트 영역에 의해 상기 격리 영역으로부터 이격되는 것인 정전기 방전(ESD) 보호 디바이스.
  9. 적어도 하나의 트랜지스터를 포함하는 정전기 방전(electrostatic discharge; ESD) 보호 디바이스에 있어서, 상기 트랜지스터는,
    제 1 전도형을 갖는 제 1 웰 영역과,
    상기 제 1 전도형과 상이한 제 2 전도형을 갖고 상기 제 1 웰 영역 내에 위치되는 소스 영역과,
    상기 제 2 전도형을 갖는 제 1 드레인 영역과,
    전기적 플로팅 도핑 영역들 및 게이트 영역들을 갖는 확장된 드레인 영역을 포함하고,
    상기 확장된 드레인 영역의 제 1 부분은 상기 제 1 웰 영역 내에 위치되고,
    상기 확장된 드레인 영역 내의 상기 게이트 영역들 모두는 상기 제 1 드레인 영역과 동일한 전위에 커플링되는 것인 정전기 방전(ESD) 보호 디바이스.
  10. 집적 회로(IC)에 있어서,
    입력/출력(I/O) 패드와,
    전력 레일(power rail)과,
    상기 I/O 패드 및 상기 전력 레일에 커플링되고, 적어도 하나의 트랜지스터를 포함하는 정전기 방전(ESD) 보호 디바이스와,
    상기 ESD 보호 디바이스와 병렬로 연결되는 ESD 보호된 회로를 포함하고,
    상기 트랜지스터는,
    상기 전력 레일에 커플링되는 소스 영역과,
    상기 I/O 패드에 커플링되는 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 확장된 드레인 영역을 포함하고,
    상기 확장된 드레인 영역은,
    전기적 플로팅 도핑 영역들과,
    상기 I/O 패드에 커플링되는 게이트 영역들을 포함하고,
    상기 전기적 플로팅 도핑 영역들 각각은, 상기 게이트 영역들 각각과 교번하고,
    상기 확장된 드레인 영역 내의 상기 게이트 영역들 모두는 상기 드레인 영역과 동일한 전위에 커플링되는 것인 집적 회로(IC).
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