TWI655743B - 基於平面化與非平面化fet之靜電放電保護裝置 - Google Patents

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Abstract

本發明實施例係關於一種靜電放電(ESD)保護裝置，其具有：一源極區，其耦合至一第一電節點；一第一汲極區，其耦合至不同於該第一電節點之一第二電節點；及一延伸汲極區，其在該源極區與該第一汲極區之間。該延伸汲極區包含：N個電浮接摻雜區；及M個閘極區，其等耦合至該第二電節點，其中N及M係大於1之整數，且N等於M。該N個浮接摻雜區之各電浮接摻雜區與該M個閘極區之各閘極區交替。

Description

基於平面化與非平面化FET之靜電放電保護裝置
本發明實施例係關於基於平面化與非平面化FET的靜電放電保護裝置。
本揭露大體上係關於積體電路(IC)之靜電放電保護裝置。 靜電放電(ESD)事件可引起對電子組件(包含IC)之嚴重損害。在一ESD事件期間，在一小面積中產生大量熱而需要快速移除熱以防止對IC之任何傷害。一ESD事件係一般藉由與一靜電場直接或間接接觸而引起之一實質電位的一瞬間積聚。對一IC有害之一ESD事件可由各種因素引起，該等因素包含與一人類或機器(諸如測試設備或未適當接地之其他電組件)接觸。ESD保護裝置併入至各種電子裝置中以防止或減少對IC之損害。 趨向於更小的且更快速的電路已增加一積體電路對ESD事件之易感性且增加設計有效ESD保護裝置之複雜度。
本發明實施例係關於一種靜電放電(ESD)保護裝置，其包括：一源極區，其耦合至一第一電節點；一第一汲極區，其耦合至不同於該第一電節點之一第二電節點；及一延伸汲極區，其在該源極區與該第一汲極區之間，該延伸汲極區包括：N個電浮接摻雜區，及M個閘極區，其等耦合至該第二電節點，其中N及M係大於1之整數，且其中該N個電浮接摻雜區之一或多個浮接摻雜區與該M個閘極區之一或多個閘極區交替。 本發明實施例係關於一種靜電放電(ESD)保護裝置，其包括：一第一井區，其具有一第一導電類型；一源極區，其具有不同於該第一導電類型之一第二導電類型，其位於該第一井區內；一第一汲極區，其具有該第二導電類型；及一延伸汲極區，其具有電浮接摻雜區及閘極區，其中該延伸汲極區之一第一部分位於該第一井區內。 本發明實施例係關於一種積體電路(IC)，其包括：一I/O墊；一電源軌；一靜電放電(ESD)保護裝置，其耦合至該I/O墊及該電源軌，該ESD保護裝置包括：一源極區，其耦合至該電源軌；一汲極區，其耦合至該I/O墊；及一延伸汲極區，其在該源極區與該汲極區之間，該延伸汲極區包括：電浮接摻雜區，及閘極區，其等耦合至該I/O墊，其中該等電浮接摻雜區之各者與該等閘極區之各者交替；及一ESD保護的電路，其與該ESD保護裝置並聯連接。
以下揭露提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等實例僅為實例且並不意欲為限制性的。例如，在下文描述中，一第一構件形成於一第二構件上方可包含其中第一構件及第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可未直接接觸之實施例。如本文中使用，一第一構件形成於一第二構件上意謂第一構件經形成而與第二構件直接接觸。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複本身並不指定所論述之各種實施例及/或組態之間的一關係。 為了方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及類似者)來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向以外，空間相對術語亦意欲於涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)，且因此可同樣解釋本文中使用之空間相對描述符。 應注意，在本說明書中對「一項實施例」、「一實施例」、「一實例實施例」、「例示性」等之引用指示所描述之實施例可包含一特定特徵、結構或特性，但每一實施例可能不一定皆包含該特定特徵、結構或特性。此外，此等片語不一定指代相同實施例。此外，當結合一實施例描述一特定特徵、結構或特性時，無論是否明確描述，其將在熟習此項技術者之知識範圍內，以結合其他實施例實現此特徵、結構或特性。 應瞭解，本文中之片語或術語係用於描述且非限制之目的，使得本說明書之術語或片語應由熟習相關技術者根據本文中之教示予以解釋。 除非另有提及，否則如本文中使用之術語「約」指示一給定量之值變化達該值之±10%。 如本文中使用，術語「基板」描述後續材料層添加至其上之一材料。基板本身可經圖案化，且添加於其之頂部上之材料亦可經圖案化，或可保持未圖案化。此外，「基板」可為各種半導體材料之任一者，諸如矽、鍺、砷化鎵、磷化銦等。或者，基板可為非導電的，諸如一玻璃或藍寶石晶圓。 如本文中使用，術語「垂直」意謂標稱上垂直於一基板之表面。 除非另有提及，否則本文中揭示之P井可藉由用p型摻雜物摻雜一基板而形成。 除非另有提及，否則本文中揭示之N井可藉由用n型摻雜物摻雜一基板而形成。 概述 本揭露提供與當前基於FET之ESD保護裝置相比具有經改良效能之基於平面化與非平面化FET之ESD保護裝置之各種例示性組態。例如，與當前ESD裝置相比，本文中揭示之ESD保護裝置為在一ESD事件期間更快速散熱而提供較高導通一致性、較高驅動電流、較大散熱量，且在ESD保護裝置之關斷狀態期間提供較低洩漏電流。另外，本文中揭示之基於finFET之ESD裝置包含滿足半導體製造技術中的限制性設計規則(RDR)之最小多晶矽間間距要求之延伸汲極區。 例示性ESD保護裝置 圖1係一IC中之一例示性基於n通道金屬氧化物半導體(NMOS)之ESD保護裝置100之一平面圖。圖2係圖1之ESD保護裝置100之一剖面圖。 ESD保護裝置100包含一p型基板102上之一P井104、淺溝槽隔離(STI)區106、彼此並聯連接之NMOS電晶體M1及M2、寄生NPN電晶體Q1及Q2，以及寄生電阻R1及R2。電晶體M1包含形成於P井104中之N+摻雜區108及110以及形成於P井104上之一閘極112。在一些實施例中，P井104係選用的且N+摻雜區108及110形成於P基板102中。N+摻雜區108可組態為一源極區且耦合至電源軌VSS，且N+摻雜區110可組態為一汲極區且耦合至IC之一墊。在一些實施例中，IC之墊係附接至一ESD保護的電路之一或多個I/O墊或接針之一接合墊。閘極112可耦合至一電壓源或電源軌VSS。在一些實施例中，電源軌VSS處於一接地電位。 寄生NPN電晶體Q1包含作為集極之N+摻雜區110、作為基極之P井104及作為射極之N+摻雜區108。NPN電晶體Q1之基極透過寄生電阻器R1耦合至一P+摻雜區114，該寄生電阻器R1表示當M1形成於P基板102中時P井104或P基板102之本徵電阻。P+摻雜區114可耦合至電源軌VSS。ESD保護裝置100進一步包含電隔離之虛設閘極116。 電晶體M2、Q2及電阻器R2在結構及功能方面可分別類似於電晶體M1、Q1及電阻器R1，且可形成電晶體M1、Q1及電阻器R1的配置之一鏡像。電晶體M2包含形成於P井104中之N+摻雜區118及120以及形成於P井104上之一閘極122。N+摻雜區118可組態為一源極區且耦合至電源軌VSS，且N+摻雜區120可組態為一汲極區且耦合至IC之墊。閘極122可耦合至一電壓源或電源軌VSS。寄生NPN電晶體Q2包含作為集極之N+摻雜區120、作為基極之P井104及作為射極之N+摻雜區118。NPN電晶體Q2之基極透過寄生電阻器R2耦合至一P+摻雜區124，該寄生電阻器R2表示當M2形成於P基板102中時P井104或P基板102之本徵電阻。P+摻雜區124可耦合至電源軌VSS。在一些實施例中，電晶體M1及M2藉由一閘極125隔開，該閘極125耦合在與N+摻雜區110及120相同之電位(例如，墊之電位)。 取決於ESD保護裝置100期望之電流能力，電晶體M1、M2、Q1、Q2以及電阻器R1及R2連同STI區106、P+摻雜區114、124及虛設閘極116之配置可視需要重複多次。應注意，ESD保護裝置100可基於電晶體M1、Q1及電阻器R1之一單一配置。 P基板102及p井104包含：一半導體材料，諸如(但不限於)矽、鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦；一合金，包含碳化矽鍺、矽鍺、磷砷化鎵、磷化鎵銦、砷化鎵銦、磷砷化鎵銦、砷化鋁銦、砷化鋁鎵；或其等之一組合。此外，p基板102及p井104摻雜有p型摻雜物，諸如硼、銦、鋁或鎵。在一些實施例中，p基板102可包含類似於或不同於p井104的材料及摻雜物濃度之材料及摻雜物濃度。STI區106係由介電材料製成。在一些實施例中，STI區106包含二氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、一低介電係數材料及/或其他適合絕緣材料。N+摻雜區108、110、118及120可摻雜有n型摻雜物(諸如磷、砷或其等之一組合)，且可具有大於lxl019 個原子/cm3 之一摻雜物濃度。P+摻雜區114及124可摻雜有p型摻雜物(諸如硼、銦、鋁、鎵或其等之一組合)，且可具有大於lxl019 個原子/cm3 之一摻雜物濃度。 閘極112及122之各者包含一閘極電極及一介電層(未展示)。在一些實施例中，介電層包含二氧化矽、氮化矽、氮氧化矽或高介電係數材料(諸如氧化鉿(HfO2 )、TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 或其等之一組合)之一或多個層。或者，高介電係數材料可包括金屬氧化物。用於高介電係數介電質之金屬氧化物之實例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之氧化物或其等之混合物。介電層可藉由化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、電子束蒸鍍或其他適合製程形成。 閘極電極可包含一閘極功函數金屬層及一閘極金屬填充層。在一些實施例中，閘極功函數金屬層包含任何適合材料，諸如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、氮化鉭碳(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、金屬合金及/或其等之組合。閘極功函數金屬層可使用一適合製程形成，該製程諸如ALD、CVD、PVD、鍍覆或其等之組合。在一些實施例中，閘極金屬填充層包含任何適合導電材料，諸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金屬合金及/或其等之組合。閘極金屬填充層124可藉由ALD、CVD、PVD或其他適合導電材料沈積製程形成。 在一些實施例中，閘極125及虛設閘極116包含類似於閘極112及122之閘極電極及介電層。在一些實施例中，閘極125及/或虛設閘極116包含一多晶矽結構。 圖3展示耦合至一ESD保護的電路之ESD保護裝置100之一例示性等效電路圖。NMOS電晶體M1及M2並聯連接而使其等之汲極區及源極區分別耦合至墊及電源軌VSS。NPN電晶體Q1及Q2並聯連接而使其等之集極及射極分別耦合至墊及電源軌VSS，且其等之基極分別透過寄生電阻器R1及R2耦合至電源軌VSS。 ESD保護裝置100在兩種模式中操作-下文關於圖1至圖3論述之接通狀態及關斷狀態。接通狀態係在一ESD事件期間，該ESD事件可為一般藉由與一靜電場直接或間接接觸而引起之一實質電位在墊處的一瞬間積聚。在ESD事件期間，ESD保護裝置100將低阻抗放電路徑326及328 (圖3)提供至ESD充電電流以在不損害ESD保護的電路之情況下放電。放電路徑326在圖1及圖2中係由自N+摻雜區110至P井104之路徑a及自P井104至N+摻雜區108之路徑b表示。類似地，放電路徑328在圖1及圖2中係由自N+摻雜區120至P井104之路徑c及自P井104至N+摻雜區118之路徑d表示。 在ESD事件期間，路徑a (其係N+摻雜區110/P井104接面)經反向偏壓且可包含洩漏電流，且路徑b (其係P井104/N+摻雜區108接面)經正向偏壓。因此，寄生電晶體Q1導通，且ESD充電電流之至少部分自墊流動通過路徑a (圖1至圖2) (即，其之等效放電路徑326 (圖3))而至電源軌VSS，而未通過ESD保護的電路。當寄生電晶體Q2在ESD事件期間以類似於寄生電晶體Q1之一方式導通時，ESD充電電流之另一部分流動通過路徑b (圖1至圖2) (即，其之等效放電路徑328 (圖3))。 關斷狀態係在ESD保護的電路之正常操作期間，即，無ESD事件。在正常操作期間，ESD保護裝置100提供相對於ESD保護的電路之一高阻抗以免影響電流至ESD保護的電路之流動。 圖4展示耦合至一ESD保護的電路之一IC之一ESD保護裝置100*之一例示性電路圖。ESD保護裝置100*在配置方面類似於ESD保護裝置100，但其係基於p型電晶體。ESD保護裝置100*包含PMOS電晶體M1*及M2*，該等PMOS電晶體M1*及M2*並聯連接而使其等之源極區及汲極區分別耦合至電源軌VDD及IC之一墊。PNP電晶體Q1*及Q2*並聯連接而使其等之集極及射極分別耦合至電源軌VDD及墊，且其等之基極分別透過寄生電阻器R1*及R2*耦合至電源軌VDD。寄生電阻器R1*及R2*表示其中形成電晶體Q1*及Q2*之N井(未展示)的本徵電阻。寄生PNP電晶體Q1*及Q2*包含作為集極之電晶體M1*及M2*之汲極區、形成於一p基板上的作為基極之N井，以及作為射極之電晶體M1*及M2*之源極區。ESD保護裝置100*可以類似於ESD保護裝置100之一方式操作，但其具有相反極性。在一ESD事件期間，ESD充電電流透過放電路徑326*及328*自電源軌VDD放電至墊。 圖5係在結構及功能方面可類似於ESD保護裝置100之一例示性ESD保護裝置500之平面圖。下文論述ESD保護裝置100與500之間的差異。ESD保護裝置500係使用多鰭n型finFET FF1及FF2而非ESD保護裝置100之平面化NMOS電晶體M1及M2實施。FinFET FF1及FF2可包含一或多個鰭且不限於圖5中展示之四個鰭。FinFET FF1及FF2彼此並聯連接。FinFET FF1及FF2分別包含閘極512及522、組態為源極區之N+摻雜區508及518，以及組態為汲極區之N+摻雜區510及520。FinFET FF1及FF2以類似於ESD保護裝置100的電晶體M1及M2之一方式耦合至墊及電源軌VSS。ESD保護裝置500亦包含如ESD保護裝置100的寄生NPN電晶體Q1及Q2之形成於finFET FF1及FF2的N+摻雜區與P井104之間的寄生NPN電晶體。例如，一寄生電晶體經形成具有作為集極之N+摻雜區510、作為射極之N+摻雜區508及作為基極之P井104，該P井104透過一寄生電阻器耦合至一P+摻雜區514，該寄生電阻器表示當finFET FF1形成於P基板102中時P井104或P基板102之本徵電路。類似於ESD保護裝置100，ESD保護裝置之寄生NPN電晶體在一ESD事件期間提供放電路徑。 在功能及材料組成方面類似於虛設閘極116及閘極125之虛設閘極516及閘極525亦包含於ESD保護裝置500中。N+摻雜區508、510、518、520，P+摻雜區514、524及閘極512、522之材料組成分別類似於N+摻雜區108、110、118、120，P+摻雜區114、124及閘極112、122之材料組成。 N+摻雜區508、510、518、520係finFET FF1及FF2之磊晶鰭區，其等包含磊晶生長於P基板102或P井104上之半導體材料。磊晶生長半導體材料可包含：半導體材料，諸如鍺或矽；或化合物半導體材料，諸如砷化鎵、砷化鋁鎵；或半導體合金，諸如矽鍺或磷砷化鎵。在一些實施例中，finFET FF1及FF2之磊晶鰭區係藉由以下製程而生長：CVD，例如，低壓CVD (LPCVD)、原子層CVD (ALCVD)、超高真空CVD (UHVCVD)、減壓CVD (RPCVD)、任何適合CVD；分子束磊晶(MBE)製程；任何適合磊晶製程；或其等之任何組合。在一些實施例中，磊晶鰭區係藉由一磊晶沈積/部分蝕刻製程而生長，其重複磊晶沈積/部分蝕刻製程至少一次。此重複沈積/部分蝕刻製程亦稱為一循環沈積蝕刻(CDE)製程。FinFET FF1及FF2之磊晶鰭區可在磊晶生長製程期間原位摻雜。在各種實施例中，磊晶區可用n型摻雜物摻雜，諸如磷或砷及/或其等之組合；可使用n型摻雜前驅體摻雜，諸如(但不限於)膦(PH3 )、胂(AsH3 )及/或可使用其他n型摻雜前驅體。藉由使用原位摻雜製程，可期望控制且達成磊晶生長半導體材料之摻雜物濃度。在一些實施例中，磊晶鰭區未經原位摻雜，且一離子佈植製程經執行以摻雜finFET FF1及FF2之磊晶鰭區。N+摻雜區508、510、518、520之摻雜濃度可大於lxl019 個原子/cm3 。 圖6係一例示性ESD保護裝置600之平面圖，其可類似於ESD保護裝置500，惟finFET FF1*及FF2*之延伸N+汲極區510*及520*除外。延伸N+汲極區510*及520*可有助於減少正常操作期間之洩漏電流且因此降低功率消耗，此係例如finFET技術或次微米技術節點中所顯著關注的。然而，藉由形成與非延伸汲極區(諸如510 (圖5))相比較長之汲極區而形成延伸汲極區(諸如510*)使相鄰閘極(諸如閘極512與525)之間的間距增加而超過半導體製造技術中之限制性設計規則(RDR)之多晶矽間間距要求。多晶矽間間距可定義為由RDR設定之相鄰閘極結構之間的最小間距。例如，相鄰閘極512與525之間的間距可稱為多晶矽間間距。 下文揭示具有滿足半導體製造技術中之RDR之多晶矽間間距要求的延伸汲極區之ESD保護裝置之各種實施例。具有延伸汲極區之例示性 ESD 保護裝置 圖7係一IC中之一例示性基於汲極延伸的NMOS之ESD保護裝置700之一平面圖。圖8係圖7之ESD保護裝置700之一例示性剖面圖。ESD保護裝置700在結構、組成及功能方面類似於ESD保護裝置100。下文論述ESD保護裝置100與700之間的差異。 ESD保護裝置700包含汲極延伸的NMOS電晶體M3及M4，該等NMOS電晶體M3及M4分別具有組態為源極區之N+摻雜區108、118、組態為汲極區之N+摻雜區110及120、閘極112及122，以及區108與110之間及區118與120之間的延伸汲極區。延伸汲極區包含浮接N+摻雜區730及734、耦合至與N+摻雜區110及120相同之電位(例如，墊之電位)之三個閘極732及736。來自三個閘極732當中及來自三個閘極736當中之相鄰閘極之間的間距滿足RDR之多晶矽間間距要求。因此，藉由添加具有類似於電晶體M3及M4的汲極區110及120之摻雜之一摻雜區與耦合至與汲極區110及120相同的電位之一閘極之對而延伸汲極區110及120有助於增加NMOS電晶體M3及M4之汲極電阻，同時滿足RDR之多晶矽間間距要求。增加的汲極電阻可有助於改良ESD保護裝置700之導通一致性，此將有助於同時使ESD保護裝置700之全部放電路徑導通。電晶體M3及M4之延伸汲極區可分別包含一或多個浮接N+摻雜區730及734以及一或多個閘極732及736，且不限於圖7至圖8之浮接N+摻雜區730及734以及閘極732及736之數目。N+摻雜區730及734可以類似於N+摻雜區110之一方式形成，且閘極732及736可以類似於閘極112或虛設閘極116之一方式形成。 ESD保護裝置700可視情況包含分別組態為電晶體M3及M4之汲極區且耦合至墊之額外N+摻雜區740及742。此等額外汲極區740及742藉由耦合至與汲極區110及120相同之電位之閘極744而彼此隔開且與相鄰N+摻雜區隔開。閘極744可以類似於閘極112或虛設閘極116之一方式形成。此等額外汲極區740及742在ESD保護裝置700中提供除電晶體M3之放電路徑a及b以及電晶體M4之放電路徑c及d外之額外放電路徑。ESD充電電流通過路徑a、b、c及d之放電與上文關於圖2至圖3所描述類似。電晶體M3之額外放電路徑可自N+摻雜區740形成至P井104 (路徑a*)且自P井104形成至N+摻雜區108 (路徑b)。且，電晶體M4之額外放電路徑可自N+摻雜區742形成至P井104 (路徑c*)且自P井104形成至N+摻雜區118 (路徑d)。額外放電路徑有助於增加在一ESD事件期間之散熱量，且因此增加ESD保護裝置之放電電流處置能力。例如，具有一個多汲極電晶體(即，具有一個額外放電路徑)之一ESD保護裝置在一ESD事件期間可處置為不具有任何多汲極電晶體的一ESD保護裝置之2倍之電流位準。在另一實例中，具有兩個多汲極電晶體(即，具有兩個額外放電路徑)之一ESD保護裝置在一ESD事件期間可處置為不具有任何多汲極電晶體的一ESD保護裝置之2.5倍之電流位準。 圖9係一基於汲極延伸的PMOS之ESD保護裝置900之一例示性剖面圖。圖9展示ESD保護裝置900不限於NMOS電晶體且可基於PMOS電晶體M5及M6實施。下文論述ESD保護裝置700與900之間的差異。 ESD保護裝置900包含汲極延伸的PMOS電晶體M5及M6，該等PMOS電晶體M5及M6分別具有組態為源極區之P+摻雜區908、918、組態為汲極區之P+摻雜區910及920、閘極912及922，以及區908與910之間及區918與920之間的延伸汲極區。延伸汲極區包含浮接P+摻雜區930及934以及耦合至與P+摻雜區910及920相同之電位(例如，墊之電位)之三個閘極732及736。 寄生PNP電晶體Q5及Q6亦包含於ESD保護裝置900中。寄生PNP電晶體Q5及Q6包含作為集極之電晶體M5及M6之汲極區、形成於p基板102上的作為基極之N井904，以及作為射極之電晶體M5及M6之源極區。電晶體Q5及Q6之基極分別透過N+摻雜區914及924以及寄生電阻器R5及R6耦合至電源軌VDD。寄生電阻器R5及R6表示N井904之本徵電阻。ESD保護裝置900可以類似於ESD保護裝置700之一方式操作，但其具有相反極性。例如，在一ESD事件期間，通過電晶體Q5之放電路徑e及f以及電晶體Q6之放電路徑g及h的充電電流在與分別通過放電路徑a及b以及放電路徑c及d的充電電流相反之一方向上流動。電晶體Q5之放電路徑e及f可自P+摻雜區908形成至N井904且自N井904形成至P+摻雜區910。且，電晶體Q6之放電路徑g及h可自P+摻雜區918形成至N井904且自N井904形成至P+摻雜區920。 ESD保護裝置900可視情況包含分別組態為電晶體M5及M6的汲極區且耦合至墊之額外P+摻雜區940及942。類似於ESD保護裝置700，此等額外汲極區在ESD保護裝置900中提供除電晶體M5之放電路徑e及f以及電晶體M6之放電路徑g及h外之額外放電路徑。電晶體M5之額外放電路徑可自P+摻雜區908形成至N井904 (路徑e)且自N井904形成至P+摻雜區940 (路徑f*)。且，電晶體M6之額外放電路徑可自P+摻雜區918形成至N井904 (路徑g)且自N井904形成至P+摻雜區942 (路徑h*)。 圖10係一IC中之一例示性基於汲極延伸的finFET之ESD保護裝置1000之一平面圖。下文論述ESD保護裝置500、700與1000之間的差異。ESD保護裝置1000類似於ESD保護裝置500，但其分別在區508與510之間且在區518與520之間具有FF3及FF4之額外延伸汲極區。延伸汲極區包含浮接N+摻雜磊晶鰭區1030及1034，以及耦合至與N+摻雜區510及520相同之電位(例如，墊之電位)之閘極1032及1036。來自三個閘極1032當中及來自三個閘極1036當中之相鄰閘極之間的間距滿足RDR之多晶矽間間距要求。因此，藉由添加具有類似於電晶體FF3及FF4的汲極區510及520之摻雜之一摻雜區與耦合至與汲極區510及520相同的電位之一閘極之對而延伸汲極區510及520有助於增加NMOS電晶體M3及M4之汲極電阻，同時滿足RDR之多晶矽間間距要求。在多晶矽間間距要求內設計基於汲極延伸的finFET之ESD保護裝置1000亦有助於達成finFET FF3及FF4的延伸汲極區中之高品質磊晶鰭區。ESD保護裝置1000在材料組成及功能方面類似於ESD保護裝置700。熟習此項技術者將瞭解，在不脫離本揭露之範疇之情況下，可用p型finFET實施ESD保護裝置1000。 ESD保護裝置1000可視情況包含分別組態為finFET FF3及FF4的汲極區且耦合至墊之額外N+摻雜區1040及1042。類似於ESD保護裝置700，此等額外汲極區在ESD保護裝置1000中提供除通過finFET FF3的放電路徑(例如，N+摻雜區510至P井104至N+摻雜區508)及通過FF4的放電路徑(例如，N+摻雜區520至P井104至N+摻雜區518)外之額外放電路徑。FinFET FF3之額外放電路徑可自N+摻雜區1040形成至P井104且自P井104形成至N+摻雜區508。且，finFET FF4之額外放電路徑可自N+摻雜區1042形成至P井104且自P井104形成至N+摻雜區518。 圖11係一IC中之一例示性基於汲極延伸的堆疊式NMOS電晶體之ESD保護裝置1100之一平面圖。圖12係圖11之ESD保護裝置1100之一剖面圖。圖13係ESD保護裝置1100之一例示性等效電路圖。下文論述ESD保護裝置700與1100之間的差異。ESD保護裝置1100在結構、組成及功能方面類似於ESD保護裝置700，但其具有N+摻雜區1146與閘極1148及N+摻雜區1150與閘極1152之額外對。N+摻雜區1146與閘極1148之對連同源極區108及汲極區110一起形成如圖13中展示之堆疊式NMOS電晶體M7及M8。類似地，N+摻雜區1150與閘極1152之對連同源極區118及汲極區120一起形成如圖13中展示之堆疊式NMOS電晶體M9及M10。N+摻雜區1146及1150以及閘極1148及1152可繫結至一電位。ESD保護裝置1100可包含彼此堆疊之兩個或更多個電晶體。寄生NPN電晶體Q1及Q2亦如在ESD保護裝置700中般包含於ESD保護裝置1100中的源極區108與汲極區110之間及源極區118與汲極區120之間。 圖14係一IC中之一例示性基於汲極延伸的finFET之ESD保護裝置1400之一平面圖。下文論述ESD保護裝置1000與1400之間的差異。ESD保護裝置1400在結構、組成及功能方面類似於ESD保護裝置1000，但其具有N+摻雜磊晶鰭區1446與閘極1448及N+摻雜磊晶鰭區1450與閘極1452之額外對。區1446及閘極1448之對連同源極區508及汲極區510一起形成如圖13中的電晶體M7及M8之堆疊式finFET。類似地，區1450及閘極1452之對連同源極區518及汲極區520一起形成如圖13中的電晶體M9及M10之堆疊式finFET。 圖15係一IC中之一例示性基於汲極延伸的NMOS之ESD保護裝置1500之一平面圖。圖16係圖15之ESD保護裝置1500之一剖面圖。下文論述ESD保護裝置700與1500之間的差異。ESD保護裝置1500類似於ESD保護裝置700，但其具有汲極區110及120以及額外汲極區740及742，以及分別具有形成於一N井1504中之電晶體M3及M4的N+摻雜區730及734之延伸汲極區。在一些實施例中，N+摻雜區730及734完全或部分形成於N井1504內。即，區730及734之N+摻雜區之一或多者可形成於P井104中。在一些實施例中，P井104係P基板102。 圖17係一IC中之一例示性基於堆疊式NMOS電晶體之ESD保護裝置1700之一平面圖。圖18係圖17之ESD保護裝置1700之一剖面圖。ESD保護裝置1700類似於ESD保護裝置1100，但其具有汲極區110及120以及額外汲極區740及742，以及具有形成於一N井1504中的N+摻雜區730及734之延伸汲極區。在一些實施例中，N+摻雜區730及734完全或部分形成於N井1504內。即，區730及734之N+摻雜區之一或多者可形成於P井104中。在一些實施例中，P井104係P基板102。 圖19係一IC中之一例示性基於汲極延伸的finFET之ESD保護裝置1900之一平面圖。ESD保護裝置1900類似於ESD保護裝置1000，但其具有汲極區510及520以及額外汲極區1040及1042，以及具有形成於一N井1504中的N+摻雜區1030及1034之延伸汲極區。在一些實施例中，N+摻雜區1030及1034完全或部分形成於N井1504上方。即，區1030及1034之N+摻雜區之一或多者可形成於P井104上方。在一些實施例中，P井104係P基板102。 圖20係一IC中之一例示性基於汲極延伸的PMOS之ESD保護裝置2000之一平面圖。ESD保護裝置2000類似於ESD保護裝置900，但其具有形成於P基板102上之一深N井2005。再者，汲極區910及920以及額外汲極區940及942，以及具有P+摻雜區930及934的延伸汲極區形成於一P井104中，該P井104形成於深N井2005上。在一些實施例中，P+摻雜區930及934可完全或部分形成於P井104上方。即，區930及934之P+摻雜區之一或多者可形成於一N井1504中，該N井1504形成於深N井2005上。ESD保護裝置2000亦包含形成於P基板102與井104、1504之間的一深N井2005。 如上文描述之ESD保護裝置1500、1700及1900的N+摻雜延伸汲極區形成於N井中且ESD保護裝置2000之P+摻雜延伸汲極區形成於P井中可有助於進一步增加汲極電阻，且因此改良此等ESD保護裝置之導通一致性。 圖21係可具有類似於關於圖1至圖2、圖5、圖7至圖8、圖10至圖12及圖14至圖19描述的結構之任一者之一結構之一基於NMOS之ESD保護裝置2100之一例示性電路圖。類似於上文論述之ESD保護裝置之各種實施例之操作，在一ESD事件期間，ESD充電電流可透過寄生NPN電晶體Q11至Q14之一或多者自墊放電至電源軌VSS。針對ESD保護裝置2100之高效效能，期望同時使全部NPN電晶體Q11至Q14導通。然而，歸因於寄生電阻器R11至R14之不同值及自電晶體M11至M14之金屬佈線中之寄生電阻RP 之存在，電晶體Q11至Q12可經歷不同於電晶體Q13至Q14可能經歷之一導通電壓V2之一導通電壓V1。且若V1＞V2，則電晶體Q13至Q14可在一ESD事件期間早於電晶體Q11至Q12導通，且ESD充電電流可僅透過電晶體Q13至Q14放電。此將導致ESD保護裝置2100之一低效效能。 圖22係具有鎮流電阻器R15至R16之一例示性基於NMOS之ESD保護裝置2200之一電路圖。鎮流電阻器R15至R16有助於增加電晶體M11至M14之汲極電阻且減小寄生電阻RP 對導通電壓V1及V2之影響，且因此針對導通一致性減小電壓V1與V2之間的差異。 圖23係圖22之一例示性ESD保護裝置2200之一平面圖。ESD保護裝置2200可藉由重複ESD保護裝置700之結構且將其等並聯連接於墊與電源軌VSS之間(如圖22之等效電路圖中展示)而實施。電晶體M11至M12及M13至M14之各對可類似於ESD保護裝置700之電晶體M3至M4。為清楚起見，在ESD保護裝置2200中未展示額外汲極區740及742，但此等區可包含於裝置2200中。鎮流電阻器R15至R16可在ESD保護裝置2200中藉由增加汲極區110及120與墊之間的金屬佈線距離(例如，距離2254、2256)而實施。 即使將ESD保護裝置2200展示為具有類似於ESD保護裝置700之一結構，但ESD保護裝置2200可具有類似於關於圖7至圖8、圖10至圖12及圖14至圖19描述的結構之任一者之一結構。在不脫離本發明實施例之範疇之情況下，亦可基於PMOS電晶體實施ESD保護裝置2200。 實例實施例及優點 在一實施例中，一種ESD保護裝置包含：一源極區，其耦合至一第一電位；一第一汲極區，其耦合至不同於該第一電位之一第二電位；及一延伸汲極區，其在該源極區與該第一汲極區之間。該延伸汲極區包含：N個浮接摻雜區；及M個閘極區，其等耦合至該第二電位，其中N及M係大於1之整數，且N等於M。該N個浮接摻雜區之各浮接摻雜區與該M個閘極區之各閘極區交替。 在另一實施例中，一種ESD保護裝置包含：一第一井區，其具有一第一導電類型；及一源極區，其具有不同於該第一導電類型之一第二導電類型。該源極區位於該第一井區內。該ESD保護裝置進一步包含：一第一汲極區，其具有該第二導電類型；及一延伸汲極區，其具有電浮接摻雜區及閘極區。該延伸汲極區之一第一部分位於該第一井區內。 在又一實施例中，一種積體電路包含：一I/O墊；一電源軌；一ESD保護裝置，其耦合至該I/O墊及該電源軌；及一ESD保護的電路，其與該ESD保護裝置並聯連接。該ESD保護裝置包含：一源極區，其耦合至該電源軌；一汲極區，其耦合至該I/O墊；及一延伸汲極區，其在該源極區與該汲極區之間。該延伸汲極區包含：電浮接摻雜區；及閘極區，其等耦合至該I/O墊。該等電浮接摻雜區之各者與該等閘極區之各者交替。 前文揭露概述數種實施例之特徵使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作用於設計或修改其他製程及結構之一基礎，以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認知，此等等效構造並未脫離本揭露之精神及範疇，且其等可在未脫離隨附申請專利範圍之精神及範疇之情況下在本文中進行各種改變、置換及更改。
100‧‧‧靜電放電(ESD)保護裝置
100*‧‧‧靜電放電(ESD)保護裝置
102‧‧‧p型基板/P基板
104‧‧‧P井
106‧‧‧淺溝槽隔離(STI)區
108‧‧‧N+摻雜區/源極區
110‧‧‧N+摻雜區/汲極區
112‧‧‧閘極
114‧‧‧P+摻雜區
116‧‧‧虛設閘極
118‧‧‧N+摻雜區/源極區
120‧‧‧N+摻雜區/汲極區
122‧‧‧閘極
124‧‧‧P+摻雜區/閘極金屬填充層
125‧‧‧閘極
326‧‧‧放電路徑
326*‧‧‧放電路徑
328‧‧‧放電路徑
328*‧‧‧放電路徑
500‧‧‧靜電放電(ESD)保護裝置
508‧‧‧N+摻雜區/源極區
510‧‧‧N+摻雜區/汲極區
510*‧‧‧延伸N+汲極區
512‧‧‧閘極
514‧‧‧P+摻雜區
516‧‧‧虛設閘極
518‧‧‧N+摻雜區/源極區
520‧‧‧N+摻雜區/汲極區
520*‧‧‧延伸N+汲極區
522‧‧‧閘極
524‧‧‧P+摻雜區
525‧‧‧閘極
600‧‧‧靜電放電(ESD)保護裝置
700‧‧‧靜電放電(ESD)保護裝置
730‧‧‧浮接N+摻雜區
732‧‧‧閘極
734‧‧‧浮接N+摻雜區
736‧‧‧閘極
740‧‧‧N+摻雜區/汲極區
742‧‧‧N+摻雜區/汲極區
744‧‧‧閘極
900‧‧‧靜電放電(ESD)保護裝置
904‧‧‧N井
908‧‧‧P+摻雜區
910‧‧‧P+摻雜區/汲極區
912‧‧‧閘極
914‧‧‧N+摻雜區
918‧‧‧P+摻雜區
920‧‧‧P+摻雜區/汲極區
922‧‧‧閘極
924‧‧‧N+摻雜區
930‧‧‧浮接P+摻雜區
934‧‧‧浮接P+摻雜區
940‧‧‧P+摻雜區/汲極區
942‧‧‧P+摻雜區/汲極區
1000‧‧‧靜電放電(ESD)保護裝置
1030‧‧‧浮接N+摻雜磊晶鰭區
1032‧‧‧閘極
1034‧‧‧浮接N+摻雜磊晶鰭區
1036‧‧‧閘極
1040‧‧‧N+摻雜區/汲極區
1042‧‧‧N+摻雜區/汲極區
1100‧‧‧靜電放電(ESD)保護裝置
1146‧‧‧N+摻雜區
1148‧‧‧閘極
1150‧‧‧N+摻雜區
1152‧‧‧閘極
1400‧‧‧靜電放電(ESD)保護裝置
1446‧‧‧N+摻雜磊晶鰭區
1448‧‧‧閘極
1450‧‧‧N+摻雜磊晶鰭區
1452‧‧‧閘極
1500‧‧‧靜電放電(ESD)保護裝置
1504‧‧‧N井
1700‧‧‧靜電放電(ESD)保護裝置
1900‧‧‧靜電放電(ESD)保護裝置
2000‧‧‧靜電放電(ESD)保護裝置
2005‧‧‧深N井
2100‧‧‧靜電放電(ESD)保護裝置
2200‧‧‧靜電放電(ESD)保護裝置
2254‧‧‧距離
2256‧‧‧距離
a‧‧‧放電路徑
a*‧‧‧路徑
b‧‧‧放電路徑
c‧‧‧放電路徑
c*‧‧‧路徑
d‧‧‧放電路徑
e‧‧‧放電路徑
f‧‧‧放電路徑
f*‧‧‧路徑
g‧‧‧放電路徑
h‧‧‧放電路徑
h*‧‧‧路徑
FF1‧‧‧finFET
FF1*‧‧‧finFET
FF2‧‧‧finFET
FF2*‧‧‧finFET
FF3‧‧‧finFET
FF4‧‧‧finFET
M1‧‧‧NMOS電晶體
M1*‧‧‧PMOS電晶體
M2‧‧‧NMOS電晶體
M2*‧‧‧PMOS電晶體
M3‧‧‧NMOS電晶體
M4‧‧‧NMOS電晶體
M5‧‧‧PMOS電晶體
M6‧‧‧PMOS電晶體
M7‧‧‧NMOS電晶體
M8‧‧‧NMOS電晶體
M9‧‧‧NMOS電晶體
M10‧‧‧NMOS電晶體
M11‧‧‧電晶體
M12‧‧‧電晶體
M13‧‧‧電晶體
M14‧‧‧電晶體
Q1‧‧‧寄生NPN電晶體/寄生電晶體
Q1*‧‧‧寄生PNP電晶體
Q2‧‧‧寄生NPN電晶體/寄生電晶體
Q2*‧‧‧PNP電晶體
Q5‧‧‧寄生PNP電晶體
Q6‧‧‧寄生PNP電晶體
Q11‧‧‧寄生NPN電晶體
Q12‧‧‧寄生NPN電晶體
Q13‧‧‧寄生NPN電晶體
Q14‧‧‧寄生NPN電晶體
R1‧‧‧寄生電阻/寄生電阻器
R1*‧‧‧寄生電阻器
R2‧‧‧寄生電阻/寄生電阻器
R2*‧‧‧寄生電阻器
R5‧‧‧寄生電阻器
R6‧‧‧寄生電阻器
R11‧‧‧寄生電阻器
R12‧‧‧寄生電阻器
R13‧‧‧寄生電阻器
R14‧‧‧寄生電阻器
R15‧‧‧鎮流電阻器
R16‧‧‧鎮流電阻器
RP‧‧‧寄生電阻
V1‧‧‧導通電壓
V2‧‧‧導通電壓
VDD‧‧‧電源軌
VSS‧‧‧電源軌
當結合附圖閱讀時，自以下[實施方式]最佳理解本揭露之態樣。應注意，根據工業慣例，各種構件未按比例繪製。事實上，為清楚論述，各種構件之尺寸可經任意增大或減小。 圖1至圖2係一例示性ESD保護裝置之平面圖及剖面圖。 圖3係圖1至圖2之例示性ESD保護裝置之一等效電路圖。 圖4係一例示性基於PMOS之ESD保護裝置之一電路圖。 圖5至圖6係例示性基於finFET之ESD保護裝置之平面圖。 圖7至圖8係一例示性基於汲極延伸的NMOS之ESD保護裝置之平面圖及剖面圖。 圖9係一例示性基於汲極延伸的PMOS之ESD保護裝置之一剖面圖。 圖10係一例示性基於汲極延伸的finFET之ESD保護裝置之一平面圖。 圖11至圖12係一例示性基於汲極延伸的堆疊式NMOS之ESD保護裝置之平面圖及剖面圖。 圖13係圖11至圖12之例示性ESD保護裝置之一等效電路圖。 圖14係一例示性基於汲極延伸的堆疊式finFET之ESD保護裝置之一平面圖。 圖15至圖16係一例示性汲極延伸的NMOS ESD保護裝置之平面圖及剖面圖。 圖17至圖18係一例示性汲極延伸的堆疊式NMOS ESD保護裝置之平面圖及剖面圖。 圖19係一例示性基於汲極延伸的finFET之ESD保護裝置之一平面圖。 圖20係一例示性基於汲極延伸的PMOS之ESD保護裝置之一剖面圖。 圖21係一例示性基於NMOS之ESD保護裝置之一電路圖。 圖22係具有鎮流電阻器之一例示性基於NMOS之ESD保護裝置之一電路圖。 圖23係圖22之例示性基於NMOS之ESD保護裝置之一平面圖。 現將參考隨附圖式描述闡釋性實施例。在圖式中，相似元件符號通常指示相同、功能類似及/或結構類似元件。

Claims (10)

  1. 一種靜電放電(ESD)保護裝置，其包括：一源極區，其耦合至一第一電節點；一第一汲極區，其耦合至不同於該第一電節點之一第二電節點；及一延伸汲極區，其在該源極區與該第一汲極區之間，該延伸汲極區包括：N個電浮接摻雜區，及M個閘極區，其等耦合至該第二電節點，其中N及M係大於1之整數，且其中該N個電浮接摻雜區之一或多個浮接摻雜區與該M個閘極區之一或多個閘極區交替。
  2. 如請求項1之ESD保護裝置，其進一步包括具有一第一導電類型之一井區；且其中該源極區、該第一汲極區及該N個浮接摻雜區位於該井區內且具有不同於該第一導電類型之一第二導電類型。
  3. 如請求項1之ESD保護裝置，其進一步包括：一第一井區，其具有一第一導電類型；一第二井區，其具有不同於該第一導電類型之一第二導電類型；且其中該源極區、該第一汲極區及該N個浮接摻雜區具有該第二導電類型，其中該源極區位於該第一井區內，且其中該第一汲極區及該N個浮接摻雜區之一浮接摻雜區位於該第二井區內。
  4. 如請求項1之ESD保護裝置，其進一步包括一閘極電極，該閘極電極耦合至第一電位，其在該源極區與該延伸汲極區之間。
  5. 如請求項1之ESD保護裝置，其進一步包括耦合至第二電位之一第二汲極區。
  6. 如請求項1之ESD保護裝置，其進一步包括耦合至該源極區及該第一汲極區之一寄生電晶體。
  7. 如請求項1之ESD保護裝置，其進一步包括：一摻雜區，其耦合至該第一電位，其具有不同於該源極區及該第一汲極區之一導電類型；及一寄生電阻器，其耦合至該寄生電晶體及該摻雜區。
  8. 如請求項1之ESD保護裝置，其進一步包括：一井區，其在一基板上；及一放電路徑，其包括：一第一路徑，其自該第一汲極區至該井區；及一第二路徑，其自該井區至該源極區。
  9. 一種靜電放電(ESD)保護裝置，其包括：一第一井區，其具有一第一導電類型；一源極區，其具有不同於該第一導電類型之一第二導電類型，其位於該第一井區內；一第一汲極區，其具有該第二導電類型；及一延伸汲極區，其具有多個電浮接摻雜區及多個閘極區，該等電浮接摻雜區之各者與該等閘極區之各者交替，其中該延伸汲極區之一第一部分位於該第一井區內。
  10. 一種積體電路(IC)，其包括：一I/O墊；一電源軌；一靜電放電(ESD)保護裝置，其耦合至該I/O墊及該電源軌，該ESD保護裝置包括：一源極區，其耦合至該電源軌；一汲極區，其耦合至該I/O墊；及一延伸汲極區，其在該源極區與該汲極區之間，該延伸汲極區包括：多個電浮接摻雜區，及多個閘極區，其等耦合至該I/O墊，其中該等電浮接摻雜區之各者與該等閘極區之各者交替；及一ESD保護的電路，其與該ESD保護裝置並聯連接。
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