KR102107347B1 - 점착 테이프 세트 및 반도체 소자 이송용 점착 테이프 - Google Patents

점착 테이프 세트 및 반도체 소자 이송용 점착 테이프 Download PDF

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Abstract

본 발명(제1 발명)은, 수지 재료를 함유하는 시트상을 이루는 제1 기재와, 상기 제1 기재 상에 적층된 제1 점착층을 구비하는 제1 적층체에 의하여 구성된 반도체용 웨이퍼 가공용 점착 테이프와, 수지 재료를 함유하는 시트상을 이루는 제2 기재와, 상기 제2 기재 상에 적층된 제2 점착층을 구비하는 제2 적층체에 의하여 구성된 반도체 소자 이송용 점착 테이프를, 각각 적어도 1매씩 구비하는 점착 테이프 세트로서, 상기 제1 점착층에 대한 헥사데케인의 접촉각은, 10° 이상이고, 또한 상기 제2 점착층에 대한 헥사데케인의 접촉각은, 10° 미만인 것을 특징으로 하는 점착 테이프 세트이다.

Description

점착 테이프 세트 및 반도체 소자 이송용 점착 테이프
본 발명은, 반도체용 웨이퍼 가공용 점착 테이프와 반도체 소자 이송용 점착 테이프를 구비하는 점착 테이프 세트 및 반도체 소자 이송용 점착 테이프에 관한 것이다.
최근 전자기기의 고기능화와 모바일 용도로의 확대에 대응하여 반도체 장치의 고밀도화, 고집적화의 요구가 강해져, IC 패키지의 대용량 고밀도화가 진행되고 있다.
이들 반도체 장치의 제조 방법의 일례를 이하에 나타낸다. 예를 들면, 특허문헌 1에 기재된 반도체용 웨이퍼 가공용 점착 테이프(다이싱 테이프)를 반도체용 웨이퍼에 첩부한다. 반도체용 웨이퍼의 외주부 측을 웨이퍼 링으로 고정하면서, 다이싱 소를 이용하여 상기 반도체용 웨이퍼를 개개의 반도체 소자로 절단 분리(개편화)한다(다이싱 공정). 그 후, 익스팬딩 공정을 실시한 후, 개편화한 반도체 소자를 픽업하는 픽업 공정을 행한다.
이어서, 개편화에 의하여 얻어진 반도체 소자를 기판(예를 들면 테이프 기판, 유기 경질 기판 등)에 탑재하기 위한 탑재 공정으로 이행한다. 이 탑재 공정에서, 픽업된 반도체 소자는, 기판에 탑재되고, 그 후, 기판과 반도체 소자의 사이에 언더필재가 충전됨으로써, 기판에 접합된다. 그리고, 반도체 소자와 기판의 상면 측을 반도체 밀봉재에 의하여 밀봉함으로써, 반도체 장치가 제조된다.
여기에서, 이 반도체 장치의 제조 방법에 있어서의, 픽업 공정 이후의 공정을 반복하여 실시함으로써, 하나의 반도체용 웨이퍼로부터, 복수의 반도체 소자가 취출되고, 이로써 복수의 반도체 장치가 제조된다. 또, 개편화에 의하여 얻어진 반도체 소자를 이용한 탑재 공정 이후의 공정은 반복하여 실시되기 때문에, 복수의 기판을 준비할 필요가 있어, 공정이 번잡화될 수 있다. 이들 이유 등에 의하여, 얻어진 반도체 소자를 이송시킨 후에, 다른 라인, 즉 다른 장소에 있어서 탑재 공정 이후의 공정이 실시되는 경우가 있다.
따라서, 탑재 공정 이후의 공정을 보다 효율적으로 실시하는 것, 나아가서는 반도체 소자를 다른 장소에 이송하는 것을 원활히 실시하는 것을 목적으로, 다음의 제안이 이루어지고 있다. 즉, 픽업 공정에 있어서 픽업된 반도체 소자를, 반도체 소자 이송용 점착 테이프(시핑용 테이프)에 재배치하는 것을 반복하여 실시하고, 얻어진 복수의 반도체 소자가 재배치(첩부)된 반도체 소자 이송용 점착 테이프를, 다른 라인 즉 장소까지, 이송하는 것이 제안되어 있다.
그런데, 최근, 대형화된 반도체용 웨이퍼에 기인하여, 하나의 반도체용 웨이퍼로부터 취득되는 반도체 소자의 개수가 많아지는 경향을 나타낸다. 이로 인하여, 복수의 반도체 소자를, 반도체 소자 이송용 점착 테이프에 재배치하는 시간(배치 시간)이 증가하고 있다. 그 결과, 반도체 소자 이송용 점착 테이프가 구비하는 점착층에 반도체 소자가 첩부되어 있는 시간이, 먼저 탑재 공정으로 이행되는 반도체 소자와, 마지막으로 탑재 공정으로 이행되는 반도체 소자에서는, 크게 달라지게 된다. 특히, 이와 같은 경향은, 반도체 장치의 제조를 도중에 중지하고, 익일 이후로 이월한 경우에, 보다 현저하게 확인된다.
이로 인하여, 먼저 탑재 공정으로 이행되는 반도체 소자와, 마지막으로 탑재 공정으로 이행되는 반도체 소자에 있어서, 점착층에 의하여 반도체 소자가 반도체 소자 이송용 점착 테이프에 유지되는 점착력에 차가 발생한다. 이 점착력의 차에 기인하여, 반도체 소자 이송용 점착 테이프로부터의 반도체 소자의 픽업을 안정적으로 실시할 수 없다는 문제가 있었다.
일본 공개특허공보 2009-245989호
본 발명(제1 발명)은, 반도체용 웨이퍼 가공용 점착 테이프에 첩부된 반도체용 웨이퍼를 개편화함으로써 얻어진 복수의 반도체 소자를 반도체 소자 이송용 점착 테이프에 재배치한 후에, 반도체 소자 이송용 점착 테이프로부터, 이러한 반도체 소자를, 반도체 소자 이송용 점착 테이프로의 배치 시간에 관계 없이 안정적으로 픽업할 수 있는 점착 테이프 세트를 제공하는 것에 있다.
또, 본 발명(제2 발명)은, 반도체용 웨이퍼 가공용 점착 테이프에 고정된 반도체용 웨이퍼를 개편화함으로써 얻어진 복수의 반도체 소자를 반도체 소자 이송용 점착 테이프에 고정한 경우에, 반도체 소자 이송용 점착 테이프에 고정된 각 반도체 소자를, 반도체 소자 이송용 점착 테이프로의 배치 시간에 관계 없이 안정적으로 픽업할 수 있는 반도체 소자 이송용 점착 테이프를 제공하는 것에 있다.
이와 같은 목적은, 하기 (1)~(13)에 기재된 본 발명에 의하여 달성된다.
(1) 수지 재료를 함유하는 시트상을 이루는 제1 기재와, 상기 제1 기재 상에 적층된 제1 점착층을 구비하는 제1 적층체에 의하여 구성된 반도체용 웨이퍼 가공용 점착 테이프와,
수지 재료를 함유하는 시트상을 이루는 제2 기재와, 상기 제2 기재 상에 적층된 제2 점착층을 구비하는 제2 적층체에 의하여 구성된 반도체 소자 이송용 점착 테이프를, 각각 적어도 1매씩 구비하는 점착 테이프 세트로서,
상기 제1 점착층에 대한 헥사데케인의 접촉각은, 10° 이상이고, 또한 상기 제2 점착층에 대한 헥사데케인의 접촉각은, 10° 미만인 것을 특징으로 하는 점착 테이프 세트.
(2) 상기 제1 점착층에 대한 헥사데케인의 접촉각을 A[°]로 하고, 상기 제2 점착층에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤A-B인 관계를 만족하는 상기 (1)에 기재된 점착 테이프 세트.
(3) 상기 제1 점착층에 대한 순수의 접촉각은, 90° 이하이고, 또한 상기 제2 점착층에 대한 순수의 접촉각은, 90° 초과인 상기 (1) 또는 (2)에 기재된 점착 테이프 세트.
(4) 상기 제2 점착층은, 계면활성제를 함유하는 상기 (1) 내지 (3) 중 어느 하나에 기재된 점착 테이프 세트.
(5) 상기 반도체용 웨이퍼 가공용 점착 테이프는, 상기 반도체용 웨이퍼 가공용 점착 테이프에 첩부된 반도체용 웨이퍼를 개편화함으로써 형성되는 복수의 반도체 소자를 얻기 위하여 이용되며,
상기 반도체 소자 이송용 점착 테이프는, 상기 반도체용 웨이퍼 가공용 점착 테이프로부터 픽업된 상기 각 반도체 소자를 재배치하고, 이동·보관하기 위하여 이용되는 상기 (1) 내지 (4) 중 어느 하나에 기재된 점착 테이프 세트.
(6) 상기 반도체용 웨이퍼 가공용 점착 테이프로부터 픽업된 상기 각 반도체 소자는, 상기 제1 점착층에 접촉하고 있던 면측에, 상기 제1 점착층의 일부가 잔존한 상태에서, 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 제2 점착층에 첩부되는 상기 (5)에 기재된 점착 테이프 세트.
(7) 수지 재료를 함유하는 시트상을 이루는 기재와, 상기 기재 상에 적층된 점착층을 구비하는 적층체에 의하여 구성되고, 반도체 소자를 고정하기 위하여 이용되는 반도체 소자 이송용 점착 테이프로서,
상기 반도체 소자는, 회로가 형성되어 있지 않은 비형성면 측에서 상기 반도체 소자 이송용 점착 테이프에 고정되며, 상기 비형성면에는, 반도체용 웨이퍼를 개편화하여 상기 반도체 소자를 얻을 때에, 상기 반도체용 웨이퍼를 고정하기 위하여 이용된 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 점착성을 갖는 수지 재료가 부착되어 있고,
상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 헥사데케인의 접촉각을 H[°]로 하며, 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤H-B인 관계를 만족하는 것을 특징으로 하는, 반도체 소자 이송용 점착 테이프.
(8) 상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 헥사데케인의 상기 접촉각 H는, 10° 이상인 상기 (7)에 기재된 반도체 소자 이송용 점착 테이프.
(9) 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 헥사데케인의 상기 접촉각 B는, 10° 미만인 상기 (7) 또는 (8)에 기재된 반도체 소자 이송용 점착 테이프.
(10) 상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 순수의 접촉각을 I[°]로 하고, 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 순수의 접촉각을 D[°]로 했을 때, 55°≤D-I인 관계를 만족하는 상기 (7) 내지 (9) 중 어느 하나에 기재된 반도체 소자 이송용 점착 테이프.
(11) 상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 순수의 접촉각 I는, 50° 이하인 상기 (7) 내지 (10) 중 어느 하나에 기재된 반도체 소자 이송용 점착 테이프.
(12) 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 순수의 접촉각 D는, 90° 초과인 상기 (7) 내지 (11) 중 어느 하나에 기재된 반도체 소자 이송용 점착 테이프.
(13) 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층은, 계면활성제를 함유하는 상기 (7) 내지 (12) 중 어느 하나에 기재된 반도체 소자 이송용 점착 테이프.
반도체용 웨이퍼 가공용 점착 테이프와 반도체 소자 이송용 점착 테이프를 구비하는 본 발명의 점착 테이프 세트에 의하면, 반도체용 웨이퍼 가공용 점착 테이프로부터 픽업된 반도체 소자가, 반도체 소자 이송용 점착 테이프가 구비하는 제2 점착층에 재배치되어 첩부된다. 이 재배치 시에, 반도체 소자의 제1 점착층에 접촉하고 있던 면측에, 제1 점착층의 일부가 부착(잔존)하는 것이 생각된다.
여기에서, 본 발명에서는, 제1 점착층에 대한 헥사데케인의 접촉각이 10° 이상이고, 또한 제2 점착층에 대한 헥사데케인의 접촉각이 10° 미만으로 되어 있다. 이로 인하여, 반도체 소자를, 반도체용 웨이퍼 가공용 점착 테이프로부터 반도체 소자 이송용 점착 테이프로의 배치 시간에 관계 없이 안정적으로 픽업하는 것이 가능해진다.
또, 본 발명에서는, 반도체용 웨이퍼 가공용 점착 테이프로부터 픽업된 반도체 소자를, 반도체 소자 이송용 점착 테이프가 구비하는 점착층에 첩부하여 고정한다. 이 반도체 소자는, 회로가 형성되어 있지 않은 비형성면 측에서, 반도체용 웨이퍼 가공용 점착 테이프 및 반도체 소자 이송용 점착 테이프에 고정된다. 이로 인하여, 반도체 소자를 반도체 소자 이송용 점착 테이프에 고정하는 것은, 이 비형성면에, 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 점착성을 갖는 수지 재료가 부착된 상태로 실시된다.
여기에서, 본 발명에서는, 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 수지 재료가 부착된 비형성면에 대한 헥사데케인의 접촉각을 H[°]로 하고, 반도체 소자 이송용 점착 테이프가 구비하는 점착층에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤H-B인 관계를 만족한다. 이로 인하여, 반도체 소자 이송용 점착 테이프로의 배치 시간에 관계 없이 반도체 소자를 안정적으로 픽업하는 것이 가능해진다.
도 1은, 본 발명의 점착 테이프 세트(및 본 발명의 반도체 소자 이송용 점착 테이프)를 적용하여 제조된 반도체 장치의 일례를 나타내는 종단면도이다.
도 2는, 도 1에 나타내는 반도체 장치를, 본 발명의 점착 테이프 세트(및 본 발명의 반도체 소자 이송용 점착 테이프)를 이용하여 제조하는 방법을 설명하기 위한 종단면도이다.
도 3은, 도 1에 나타내는 반도체 장치를, 본 발명의 점착 테이프 세트(및 본 발명의 반도체 소자 이송용 점착 테이프)를 이용하여 제조하는 방법을 설명하기 위한 종단면도이다.
도 4는, 도 1에 나타내는 반도체 장치를, 본 발명의 점착 테이프 세트(및 본 발명의 반도체 소자 이송용 점착 테이프)를 이용하여 제조하는 방법을 설명하기 위한 종단면도이다.
도 5는, 본 발명의 점착 테이프 세트가 구비하는 반도체용 웨이퍼 가공용 점착 테이프의 실시형태, 및 도 1에 나타내는 반도체 장치를, 본 발명의 반도체 소자 이송용 점착 테이프를 이용하여 제조할 때에 사용되는 반도체용 웨이퍼 가공용 점착 테이프의 일례를 나타내는 종단면도이다.
도 6은, 본 발명의 점착 테이프 세트가 구비하는 이송용 점착 테이프(및 본 발명의 반도체 소자 이송용 점착 테이프)의 실시형태를 나타내는 종단면도이다.
이하, 본 발명(제1 발명)의 점착 테이프 세트에 대하여 상세하게 설명한다. 또한, 본 발명(제2 발명)의 반도체 소자 이송용 점착 테이프에 대해서는, 제1 발명을 설명한 후에 상세하게 설명한다.
먼저, 본 발명의 점착 테이프 세트를 설명하는 데에 앞서, 본 발명의 점착 테이프 세트를 이용하여 제조된 반도체 장치에 대하여 설명한다.
<반도체 장치>
도 1은, 본 발명의 점착 테이프 세트(및 본 발명의 반도체 소자 이송용 점착 테이프)를 적용하여 제조된 반도체 장치의 일례를 나타내는 종단면도이다. 또한, 이하의 설명에서는, 도 1 중의 상측을 "상", 하측을 "하"라고 한다.
도 1에 나타내는 반도체 장치(10)는, 반도체 칩(반도체 소자)(20)과, 반도체 칩(20)을 지지하는 인터포저(기판)(30)와, 복수의 도전성을 갖는 범프(단자)(70)와, 반도체 칩(20)을 밀봉하는 몰드부(밀봉부)(17)를 갖고 있다.
인터포저(30)는, 절연 기판이며, 예를 들면 폴리이미드 수지, 에폭시 수지, 사이아네이트 수지, 비스말레이미드트라이아진 수지(BT 레진) 등의 각종 수지 재료로 구성되어 있다. 이 인터포저(30)의 평면에서 보았을 때 형상은, 통상 정사각형, 직사각형 등의 사각형이 된다.
인터포저(30)의 상면(한쪽의 면)에는, 예를 들면 구리 등의 도전성 금속 재료로 구성되는 단자(41)가, 소정 형상으로 마련되어 있다.
또, 인터포저(30)에는, 그 두께 방향으로 관통하여, 도시하지 않는 복수의 비아(스루홀: 관통 구멍)가 형성되어 있다.
각 범프(70)는, 각각, 각 비아를 통하여, 일단(상단)이 단자(41)의 일부에 전기적으로 접속되고, 타단(하단)은, 인터포저(30)의 하면(다른 쪽의 면)으로부터 돌출되어 있다.
범프(70)의 인터포저(30)로부터 돌출되는 부분은, 대략 구 형상(볼상)을 이루고 있다.
이 범프(70)는, 예를 들면 땜납, 은납, 구리납, 인동납과 같은 납재를 주재료로 하여 구성되어 있다.
또, 인터포저(30) 상에는, 단자(41)가 형성되어 있다. 이 단자(41)에, 접속부(81)를 통하여, 반도체 칩(20)이 갖는 단자(21)가 전기적으로 접속되어 있다.
또한, 본 실시형태에서는, 도 1에 나타내는 바와 같이, 단자(21)는, 반도체 칩(20)의 하면(회로가 형성되어 있는 면) 측으로부터 돌출되는 구성을 이루고 있고, 단자(41)도, 인터포저(30)로부터 돌출되는 구성을 이루고 있다.
또, 반도체 칩(20)과, 인터포저(30)의 사이의 간극에는, 각종 수지 재료로 구성되는 언더필재가 충전되어 있다. 이 언더필재를 경화함으로써, 밀봉층(80)이 형성되어 있다. 즉, 언더필재의 경화물이, 밀봉층(80)이다. 이 밀봉층(80)은, 반도체 칩(20)과, 인터포저(30)와의 접합 강도를 향상시키는 기능이나, 상기 간극으로의 이물이나 수분 등의 침입을 방지하는 기능을 갖고 있다.
또한, 인터포저(30)의 상측에는, 반도체 칩(20)과, 인터포저(30)를 덮도록 몰드부(17)가 형성되어 있다. 몰드부(17)는, 반도체 밀봉 재료의 경화물로 구성되어 있다. 이로써, 반도체 장치(10) 내에 있어서 반도체 칩(20)이 밀봉되고, 반도체 칩(20)에 대한 이물이나 수분 등의 침입이 방지된다.
이러한 구성의 반도체 장치(10)는, 예를 들면 반도체용 웨이퍼 가공용 점착 테이프(다이싱 테이프)와 반도체 소자 이송용 점착 테이프(시핑용 테이프)를 구비하는 본 발명의 점착 테이프 세트를 이용한 반도체 장치의 제조 방법에 의하여, 이하와 같이 하여 제조된다.
<반도체 장치의 제조 방법>
도 2~도 4는, 도 1에 나타내는 반도체 장치를, 본 발명의 점착 테이프 세트(및 본 발명의 반도체 소자 이송용 점착 테이프)를 이용하여 제조하는 방법을 설명하기 위한 종단면도이다. 또한, 이하의 설명에서는, 도 2~도 4 중의 상측을 "상", 하측을 "하"라고 한다.
[1A] 먼저, 기재(4)(제1 기재)와, 기재(4)의 상면에 적층된 점착층(2)(제1 점착층)을 갖는 적층체(제1 적층체)에 의하여 구성된 반도체용 웨이퍼 가공용 점착 테이프(100)(이하, 간단하게 "가공용 점착 테이프(100)"라고 하는 경우도 있음)를 준비한다(도 2(a) 참조). 또한, 도 2(a)에서는, 점착층(2)이 외주부(121)와 중심부(122)를 구비하도록, 점착층(2)의 소정의 영역(예를 들면 평면에서 보았을 때 원환상의 영역)이 제거되어 있다.
이 가공용 점착 테이프(100)는, 본 발명의 점착 테이프 세트가 구비하여, 반도체 칩(20)을 얻기 위하여 이용된다. 즉, 반도체용 웨이퍼(7)를 가공용 점착 테이프(100)에 첩부(고정)한 상태에서, 이 반도체용 웨이퍼(7)를 개편화함으로써, 반도체 칩(20)을 얻을 수 있다. 그 상세한 설명에 대해서는, 이후에 행하는 것으로 한다.
[2A] 다음으로, 도 2(b)에 나타내는 바와 같이, 도시하지 않는 다이서 테이블 위에, 가공용 점착 테이프(100)를 설치한다. 또, 도 2(b)에 나타내는 바와 같이, 반도체용 웨이퍼(7)의 반도체 칩의 회로가 형성되어 있지 않은 측의 면(비형성면)과 점착층(2)의 중심부(122)가 접촉하도록 반도체용 웨이퍼(7)를, 점착층(2)의 위에 두고, 가볍게 압압하여, 반도체용 웨이퍼(7)를 점착 테이프(100)에 적층(첩부)한다(첩부 공정).
또한, 가공용 점착 테이프(100)에 반도체용 웨이퍼(7)를 미리 첩착한 후에, 다이서 테이블에 설치해도 된다.
통상, 반도체용 웨이퍼(7)의 직경은, 6인치 이상 12인치 이하 정도이며, 그 두께는, 100μm 이상 600μm 이하 정도이다.
[3A] 다음으로, 점착층(2)의 외주부(121)(가장자리부)를, 원통상을 이루는 웨이퍼 링(9)으로 고정한다. 그 후, 도시하지 않는, 다이싱 소(블레이드)를 이용하여 반도체용 웨이퍼(7)를 절단(다이싱)하고 반도체용 웨이퍼(7)를 개편화함으로써, 복수의 반도체 칩(20)을 얻는다(개편화 공정; 도 2(c) 참조).
이때, 가공용 점착 테이프(100)는, 완충 작용을 갖고 있으며, 반도체용 웨이퍼(7)를 절단할 때의 균열, 손상 등을 방지한다.
또, 다이싱 블레이드를 이용한 반도체용 웨이퍼(7)의 절단은, 도 2(c)에 나타내는 바와 같이, 다이싱 블레이드가 기재(4)의 두께 방향의 도중까지 도달하도록 실시된다. 이로써, 반도체용 웨이퍼의 개편화를 확실히 실시할 수 있다.
또한, 이때, 반도체용 웨이퍼(7)의 절단 시에 발생하는 분진이 비산하는 것을 방지하는 것, 나아가서는 반도체용 웨이퍼(7)가 불필요하게 가열되는 것을 억제하는 것을 목적으로, 통상 반도체용 웨이퍼(7)에는 절삭수를 공급하면서, 반도체용 웨이퍼(7)가 절단된다.
일반적으로, 웨이퍼 링(9)의 두께는, 1.0mm 이상 1.5mm 이하 정도이다.
[4A] 다음으로, 가공용 점착 테이프(100)가 구비하는 점착층(2)에 에너지를 부여함으로써, 점착층(2)의 반도체용 웨이퍼(7)에 대한 점착성을 저하시킨다(에너지 부여 공정).
이로써, 점착층(2)과 반도체용 웨이퍼(7)의 사이에서 박리가 발생하는 상태로 한다.
점착층(2)에 에너지를 부여하는 방법으로서는, 특별히 한정되지 않지만, 예를 들면 점착층(2)에 에너지선을 조사하는 방법, 점착층(2)을 가열하는 방법 등을 들 수 있다. 이들 중에서도, 점착층(2)에 에너지선을 조사하는 방법이 바람직하고, 점착층(2)에 에너지선을 가공용 점착 테이프(100)의 기재(4) 측으로부터 조사하는 방법이 보다 바람직하다.
이러한 방법은, 반도체 칩(20)이 불필요한 열이력(熱履歷)을 거칠 필요가 없고, 또 점착층(2)에 대하여 비교적 간단하게 효율적으로 에너지를 부여할 수 있으므로, 에너지를 부여하는 방법으로서 적합하게 이용된다.
또, 에너지선으로서는, 예를 들면 자외선, 전자선, 이온빔과 같은 입자선 등을 들 수 있고, 이들 에너지선 중 2종 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 특히 자외선이 바람직하다. 자외선을 이용함으로써, 점착층(2)의 반도체용 웨이퍼(7)에 대한 점착성을 효율적으로 저하시킬 수 있다.
[5A] 다음으로, 가공용 점착 테이프(100)를 도시하지 않는 익스팬드 장치로 방사상으로 신장하여, 개편화한 반도체용 웨이퍼(7)(반도체 칩(20))를 일정한 간격으로 벌린다(익스팬딩 공정; 도 2(d) 참조). 익스팬딩 공정에 의하여, 반도체 칩(20)의 각각이, 일정한 간격으로 떨어져 분리된다. 그 후, 이 반도체 칩(20)을, 니들 등을 이용하여 들어 올린 상태로 하고, 이 상태에서, 진공 콜릿 또는 에어 핀셋에 의한 흡착 등에 의하여 픽업한다(픽업 공정; 도 2(e) 참조).
[6A] 다음으로, 기재(204)(제2 기재)와, 기재(204)의 상면에 적층된 점착층(202)(제2 점착층)을 갖는 적층체(제2 적층체)에 의하여 구성된 반도체 소자 이송용 점착 테이프(200)(이하, 단지 "이송용 점착 테이프(200)"라고 하는 경우도 있음)를 준비한다. 이 이송용 점착 테이프(200)의 외주부에 웨이퍼 링(9)을 고정한 후에, 도 3(a)에 나타내는 바와 같이, 도시하지 않는 테이블 위에 설치한다. 그 후, 반도체 칩(20)의 회로가 형성되어 있지 않은 측의 면(비형성면)과 점착층(202)이 접촉하도록, 반도체 칩(20)을, 점착층(202) 상에 두고, 가볍게 압압함으로써, 이송용 점착 테이프(200)에 반도체 칩(20)을 적층(첩부)한다(첩부 공정).
이 이송용 점착 테이프(200)로의 반도체 칩(20)의 첩부를, 복수 회 반복하여 실시함으로써, 반도체용 웨이퍼(7)를 개편화함으로써 얻어진 복수의 반도체 칩(20)을, 이송용 점착 테이프(200)에 재배치한다.
이때, 점착층(202)에 의한 반도체 칩(20)의 유지력(점착력)은, 10cN/25mm 이상 200cN/25mm 이하인 것이 바람직하고, 35cN/25mm 이상 100cN/25mm 이하인 것이 보다 바람직하다. 이로써, 다음 공정 [7A]에 있어서의, 반도체 칩(20)의 이동·보관 시에, 밀폐 공간(255) 내에서, 반도체 칩(20)이 점착층(202)으로부터 이탈하는 것을 적확하게 억제 또는 방지할 수 있다.
이 이송용 점착 테이프(200)는, 본 발명의 점착 테이프 세트가 구비하여, 반도체 칩(20)을 재배치하고, 이동·보관하기 위하여 이용된다. 즉, 가공용 점착 테이프(100)로부터 픽업된 반도체 칩(20)을, 이송용 점착 테이프(200)에 재배치하고, 이동·보관한다. 그 상세한 설명에 대해서는, 이후에 행하는 것으로 한다.
[7A] 다음으로, 도 3(b)에 나타내는 바와 같이, 이송용 점착 테이프(200)에 고정된 웨이퍼 링(9)의 상면(웨이퍼 링(9)에 있어서의 이송용 점착 테이프(200)의 반대 측)에, 보호용 점착 테이프(300)를 첩부한다. 이로써, 재배치한 반도체 칩(20)을, 형성된 밀폐 공간(255) 내에 수납한다.
그리고, 이 상태를 유지한 채로, 반도체 칩(20)을, 다른 장소에 위치하는 다음 공정 [8A] 이후의 공정이 실시되는 다른 라인까지 이동시킨다. 또, 이동의 전후에는, 이 상태를 유지한 채로, 반도체 칩(20)을 보관하도록 해도 된다.
[8A] 다음으로, 웨이퍼 링(9)으로부터 보호용 점착 테이프(300)를 박리하고, 그 후 이송용 점착 테이프(200)가 구비하는 점착층(202)에 에너지를 부여함으로써, 점착층(202)의 반도체용 웨이퍼(7)에 대한 점착성을 저하시킨다(에너지 부여 공정).
이로써, 점착층(202)과 반도체 칩(20)의 사이에서 박리가 발생하는 상태로 한다.
또한, 점착층(202)에 에너지를 부여하는 방법으로서는, 상기 공정 [4A]에서 설명한, 점착층(2)에 에너지를 부여하는 방법과 동일하다.
이때, 점착층(202)에 의한 반도체 칩(20)의 유지력(점착력)은, 2cN/25mm 이상 25cN/25mm 이하인 것이 바람직하고, 5cN/25mm 이상 20cN/25mm 이하인 것이 보다 바람직하다. 이로써, 다음 공정 [9A]에 있어서의, 반도체 칩(20)의 픽업을, 양호한 정밀도로 원활히 실시할 수 있다.
또, 점착층(202)과 반도체 칩(20)의 사이에 있어서의 점착력이, 점착층(202)으로의 에너지의 부여 전에 있어서도, 점착층(202)과 반도체 칩(20)의 사이에서 박리를 발생시킬 수 있는 정도의 크기인 경우에 있어서는, 점착층(202)으로의 에너지의 부여를 생략할 수 있다.
[9A] 다음으로, 도 3(c)에 나타내는 바와 같이, 이송용 점착 테이프(200) 상의 반도체 칩(20)을, 니들 등을 이용하여 들어 올린 상태로 하고, 이 상태에서, 진공 콜릿 또는 에어 핀셋에 의한 흡착 등에 의하여 픽업한다(픽업 공정).
[10A] 다음으로, 픽업한 반도체 칩(20)을, 진공 콜릿 또는 에어 핀셋으로부터 실장용 프로브 등으로 전달하여 상하 반전시킨다. 그 후, 도 4(a)에 나타내는 바와 같이, 이 반도체 칩(20)이 구비하는 단자(21)와, 인터포저(30)가 구비하는 단자(41)를, 단자(41) 상에 마련된 땜납 범프(85)를 통하여 대향시키고, 인터포저(30)의 상방에 반도체 칩(20)을 마련한다. 즉, 반도체 칩(20)의 가공용 점착 테이프(100)와 접촉하고 있던 면을 상측으로 하고, 반도체 칩(반도체 소자)(20)을 인터포저(기판)(30)의 상방에 마련한다.
[11A] 다음으로, 도 4(b)에 나타내는 바와 같이, 단자(21)와 단자(41)의 사이에 개재한 땜납 범프(85)를 가열하면서, 인터포저(30)와 반도체 칩(20)을 접근시킨다.
이로써, 용융된 땜납 범프(85)가 단자(21) 및 단자(41)의 쌍방에 접촉하고, 이 상태에서 냉각함으로써, 접속부(81)가 형성되며, 그 결과, 접속부(81)를 통하여, 단자(21)와 단자(41)가 전기적으로 접속된다(탑재 공정; 도 4(c) 참조).
[12A] 다음으로, 반도체 칩(20)과, 인터포저(30)의 사이에 형성된 간극에, 각종 수지 재료로 구성되는 언더필재(밀봉재)를 충전하고, 그 후 이 언더필재를 경화시킴으로써, 언더필재의 경화물로 구성된 밀봉층(80)을 형성한다(밀봉층 형성 공정; 도 4(d) 참조).
[13A] 다음으로, 인터포저(30)의 상측에, 반도체 칩(20)과, 인터포저(30)를 덮도록, 몰드부(17)를 형성한다. 이로써, 반도체 칩(20)이, 인터포저(30)와 몰드부(17)로 밀봉된다. 또한, 인터포저(30)가 구비하는 비아를 통하여 단자(41)의 일부에 전기적으로 접속된, 범프(70)를 인터포저(30)의 하측으로부터 돌출하도록 형성한다(도 4(e) 참조).
여기에서, 몰드부(17)에 의한 밀봉은, 이하와 같이 하여 행해져도 된다. 예를 들면, 형성해야 할 몰드부(17)의 형상에 대응한 내부 공간을 구비하는 성형형(成形型)을 준비한다. 이 내부 공간 내에 반도체 칩(20)과 인터포저(30)를 배치하고, 이들을 덮도록, 분말상을 이루는 반도체 밀봉 재료를 내부 공간에 충전한다. 그리고, 이 상태에서, 반도체 밀봉 재료를 가열함으로써 경화시켜, 반도체 밀봉 재료의 경화물인 몰드부(17)를 형성한다. 이로써, 몰드부(17)에 의한 밀봉이 행해진다.
이상과 같은 공정을 갖는 반도체 장치의 제조 방법에 의하여, 반도체 장치(10)가 얻어진다. 보다 자세하게는, 상기 공정 [1A]~[13A]를 실시한 후에, 상기 공정 [9A]~[13A]를 반복하여 실시함으로써, 하나의 반도체용 웨이퍼(7)로부터 복수의 반도체 장치(10)를 일괄하여 제조할 수 있다.
이하, 이와 같은 반도체 장치(10)의 제조 방법에 이용되는 본 발명의 점착 테이프 세트가, 각각 적어도 1매씩 구비하는 반도체용 웨이퍼 가공용 점착 테이프(100) 및 이송용 점착 테이프(200)에 대하여 설명한다.
또한, 반도체용 웨이퍼 가공용 점착 테이프(100)는, 도 5에 나타내는 바와 같이, 기재(4)(제1 기재)와, 이 기재(4)의 상면(한쪽의 면)에 적층된 점착층(2)(제1 점착층)을 구비하는 적층체(제1 적층체)에 의하여 구성된다. 이송용 점착 테이프(200)는, 도 6에 나타내는 바와 같이, 기재(204)(제2 기재)와, 이 기재(204)(제2 기재)의 상면에 적층된 점착층(202)(제2 점착층)을 구비하는 적층체(제2 적층체)에 의하여 구성된다. 점착층(2)에 대한 헥사데케인의 접촉각이 10° 이상이 되고, 또한, 점착층(202)에 대한 헥사데케인의 접촉각이 10° 미만이 되도록, 점착층(2) 및 점착층(202)에 포함되는 구성 재료가 다르다. 이 다른 점 이외에는, 가공용 점착 테이프(100) 및 이송용 점착 테이프(200)는, 동일한 구성이다. 이로 인하여, 이하에서는, 이 다른 점을 제외하고, 가공용 점착 테이프(100)를 대표로 설명한다.
<반도체용 웨이퍼 가공용 점착 테이프>
도 5는, 반도체용 웨이퍼 가공용 점착 테이프의 실시형태, 및 도 1에 나타내는 반도체 장치를, 본 발명의 반도체 소자 이송용 점착 테이프를 이용하여 제조할 때에 사용되는 반도체용 웨이퍼 가공용 점착 테이프의 일례를 나타내는 종단면도이다. 또한, 이하의 설명에서는, 도 5 중의 상측을 "상", 하측을 "하"라고 한다.
가공용 점착 테이프(100)는, 수지 재료를 함유하는 시트상을 이루는 기재(4)와, 이 기재(4)의 상면(한쪽의 면)에 적층된 점착층(2)을 구비하는 적층체에 의하여 구성된다. 이하, 이들 기재(4) 및 점착층(2)에 대하여 설명한다.
또한, 가공용 점착 테이프(100)는, 점착층(2)에 에너지를 부여함으로써, 점착층(2)의 반도체용 웨이퍼(7)에 대한 점착성이 저하되는 기능을 갖는다. 또, 이송용 점착 테이프(200)는, 점착층(202)에 에너지를 부여함으로써, 점착층(202)의 반도체 칩(20)에 대한 점착성이 저하되는 기능을 갖는다. 이와 같은 점착층(2)에 에너지를 부여하는 방법으로서는, 점착층(2)에 에너지선을 조사하는 방법 및 점착층(2)을 가열하는 방법 등을 들 수 있다. 이들 중에서도, 반도체 칩(20)이 불필요한 열이력을 거칠 필요가 없는 점에서, 점착층(2)에 에너지선을 조사하는 방법이 적합하게 이용된다. 이로 인하여, 이하에서는 점착층(2)으로서, 에너지선의 조사에 의하여 상기 점착성이 저하되는 경우를 대표로 설명한다.
<기재(4)>
기재(4)는, 주로 수지 재료로 이루어지고, 시트상을 이루고 있으며, 이 기재(4) 상에 마련된 점착층(2)을 지지하는 기능을 갖고 있다. 또, 기재(4)는, 상기 공정 [5A]에 있어서의 익스팬드 장치를 이용한 가공용 점착 테이프(100)의 면방향에 대한 신장을 실현시킬 수 있다.
이러한 수지 재료로서는, 특별히 한정되지 않고, 예를 들면 저밀도 폴리에틸렌, 직쇄상 폴리에틸렌, 중밀도 폴리에틸렌, 고밀도 폴리에틸렌, 초저밀도 폴리에틸렌과 같은 폴리에틸렌, 랜덤 공중합 폴리프로필렌, 블록 공중합 폴리프로필렌, 호모 폴리프로필렌과 같은 폴리프로필렌, 폴리 염화 바이닐, 폴리뷰텐, 폴리뷰타다이엔, 폴리메틸펜텐, 폴리아이소뷰틸렌 등의 폴리올레핀계 수지(올레핀계 고분자), 에틸렌-아세트산 바이닐 공중합체, 아연 이온 가교체, 나트륨 이온 가교체와 같은 아이오노머, 에틸렌-(메트)아크릴산 공중합체, 에틸렌-(메트)아크릴산 에스터(랜덤, 교호(交互)) 공중합체, 에틸렌-프로필렌 공중합체, 에틸렌-뷰텐 공중합체, 에틸렌-헥센 공중합체 등의 올레핀계 공중합체, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리뷰틸렌테레프탈레이트, 폴리뷰틸렌나프탈레이트 등의 폴리에스터계 수지(에스터류 고분자), 폴리유레테인, 폴리이미드, 폴리아마이드, 폴리에터에터케톤과 같은 폴리에터케톤, 폴리에터설폰, 폴리스타이렌, 불소 수지, 실리콘 수지, 셀룰로스계 수지, 스타이렌계 열가소성 엘라스토머(스타이렌계 고분자), 폴리프로필렌계 열가소성 엘라스토머와 같은 올레핀계 열가소성 엘라스토머(올레핀계 고분자), 아크릴 수지, 폴리에스터계 열가소성 엘라스토머, 폴리바이닐아이소프렌, 폴리카보네이트(카보네이트계 고분자) 등의 열가소성 수지나, 이들 열가소성 수지의 혼합물이 이용된다. 이들 중에서도, 에스터류 고분자, 스타이렌계 고분자, 올레핀계 고분자, 카보네이트계 고분자, 아이오노머, 또는 이들 고분자 중 적어도 1종이 함유되어 있는 공중합물인 것이 바람직하다.
이들 수지 재료는, 광(가시광선, 근적외선, 자외선), X선, 전자선 등의 에너지선을 투과할 수 있는 재료인 점에서, 에너지선을 기재(4) 측으로부터 기재(4)를 투과시켜 점착층(2)에 조사하는 경우에 바람직하게 이용할 수 있다. 이로 인하여, 에너지선을 기재(4) 측으로부터 점착층(2)에 조사함으로써, 점착층(2)의 점착성을 저하시켜 반도체 칩(20)을 용이하게 픽업할 수 있다.
특히, 수지 재료로서는, 폴리프로필렌과 엘라스토머의 혼합물, 또는 폴리에틸렌과 엘라스토머의 혼합물을 이용하는 것이 바람직하다.
또, 이 엘라스토머로서는, 하기 일반식 (1)로 나타나는 폴리스타이렌 세그먼트와, 하기 일반식 (2)로 나타나는 바이닐폴리아이소프렌 세그먼트로 이루어지는 블록 공중합체(스타이렌-아이소프렌 블록 공중합체: SIS)가 바람직하다.
[화학식 1]
Figure 112019075515489-pct00001
(일반식 (1) 중, n은 2 이상의 정수를 나타낸다.)
[화학식 2]
Figure 112019075515489-pct00002
(일반식 (2) 중, n은 2 이상의 정수를 나타낸다.)
또, 기재(4)는, 도전성을 갖는 도전성 재료를 함유하는 것이 바람직하다. 이와 같은 도전성 재료가 포함됨으로써, 도전성 재료에 대전 방지제로서의 기능을 발휘시키고, 상기 개편화 공정도 [3A], 및 상기 픽업 공정 [5A], [9A]에 있어서의, 반도체 칩(20)에서의 정전기의 발생을 적확하게 억제 또는 방지할 수 있다.
이 도전성 재료로서는, 도전성을 가지면, 특별히 한정되지 않지만, 예를 들면 계면활성제, 영구 대전 방지 고분자(IDP), 금속 재료, 금속 산화물 재료 및 탄소계 재료 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
이들 중 계면활성제로서는, 예를 들면 음이온성 계면활성제, 양이온성 계면활성제, 비이온성 계면활성제, 양(兩) 이온성 계면활성제 등을 들 수 있다.
영구 대전 방지 고분자(IDP)로서는, 예를 들면 폴리에터와 폴리올레핀 블록 폴리머 계열, 폴리에스터아마이드 계열, 폴리에스터아마이드, 폴리에터에스터아마이드, 폴리유레테인 계열 등의 모든 IDP를 이용할 수 있다.
또, 금속 재료로서는, 금, 은, 구리 또는 은 코팅 구리, 니켈 등을 들 수 있고, 이들의 금속 분말이 바람직하게 이용된다.
금속 산화물 재료로서는, 인듐틴옥사이드(ITO), 인듐옥사이드(IO), 안티모니틴옥사이드(ATO), 인듐징크옥사이드(IZO), 산화 주석(SnO2), 산화 아연(ZnO) 등을 들 수 있고, 이들의 금속 산화물 분말이 바람직하게 이용된다.
또한, 탄소계 재료로서는, 카본 블랙, 단층 카본 나노 튜브, 다층 카본 나노 튜브와 같은 카본 나노 튜브, 카본 나노 파이버, CN 나노 튜브, CN 나노 파이버, BCN 나노 튜브, BCN 나노 파이버, 그래핀 등을 들 수 있다.
또한, 기재(4)는, 광유(鑛油)와 같은 연화제, 탄산 칼슘, 실리카, 탤크, 마이카, 클레이와 같은 충전제, 산화 방지제, 광안정제, 활제(滑劑), 분산제, 중화제, 착색제 등을 함유하고 있어도 된다.
기재(4)의 평균 두께는, 특별히 한정되지 않지만, 예를 들면 10μm 이상 300μm 이하인 것이 바람직하고, 30μm 이상 200μm 이하인 것이 보다 바람직하며, 80μm 이상 200μm 이하인 것이 더 바람직하다. 기재(4)의 평균 두께가 이 범위 내이면, 상기 공정 [3A]에 있어서의 반도체용 웨이퍼(7)의 다이싱을, 우수한 작업성에 의하여 실시할 수 있다. 또, 이송용 점착 테이프(200)에 있어서는, 기재(204)의 평균 두께가 이 범위 내이면, 점착층(202)을 통하여 고정되는 반도체 칩(20)을 확실히 지지할 수 있다.
또한, 기재(4)는, 그 표면에, 점착층(2)에 포함되는 구성 재료와 반응성을 갖는 하이드록실기, 아미노기와 같은 관능기가 노출되어 있는 것이 바람직하다.
또, 기재(4)는, 다른 상기 수지 재료로 구성되는 층을 복수 적층한 적층체(다층체)로 구성되어도 된다. 또한, 상기 수지 재료를 드라이 블렌드한 블렌드 필름으로 구성되어도 된다.
<점착층>
점착층(2)은, 상기 공정 [3A]에 있어서, 반도체용 웨이퍼(7)를 다이싱 할 때에, 반도체용 웨이퍼(7)를 점착하여 지지하는 기능을 갖고 있다. 또, 이 점착층(2)에 에너지를 부여함으로써, 반도체용 웨이퍼(7)에 대한 점착층(2)의 점착성이 저하된다. 이로써, 점착층(2)과 반도체용 웨이퍼(7)의 사이에서 용이하게 박리를 발생시킬 수 있는 상태가 된다. 또한, 이송용 점착 테이프(200)에 있어서는, 점착층(202)은, 반도체 칩(20)을 이송·보관할 때에, 반도체 칩(20)을 점착하여 지지하는 기능을 갖고 있다. 또, 이 점착층(202)에 에너지를 부여함으로써, 반도체 칩(20)에 대한 점착층(202)의 점착성이 저하된다. 이로써, 점착층(202)과 반도체 칩(20)의 사이에서 용이하게 박리를 발생시킬 수 있는 상태가 된다.
이러한 기능을 구비하는 점착층(2)은, (1) 점착성을 갖는 베이스 수지와, (2) 점착층(2)을 경화시키는 경화성 수지를 주재료로서 함유하는 수지 조성물로 구성된다.
이하, 수지 조성물에 포함되는 각 성분에 대하여, 순차적으로 설명한다.
(1) 베이스 수지
베이스 수지는, 점착성을 갖고, 점착층(2)으로의 에너지선의 조사 전에, 반도체용 웨이퍼(7)에 대한 점착성을 점착층(2)에 부여하기 위하여, 수지 조성물 중에 포함된다. 또한, 이송용 점착 테이프(200)에 있어서는, 베이스 수지는, 점착층(202)으로의 에너지선의 조사 전에, 반도체 칩(20)에 대한 점착성을 점착층(202)에 부여하기 위하여, 수지 조성물 중에 포함된다.
이와 같은 베이스 수지로서는, 아크릴계 수지(점착제), 실리콘계 수지(점착제), 폴리에스터계 수지(점착제), 폴리아세트산 바이닐계 수지(점착제), 폴리바이닐에터계 수지(점착제), 스타이렌계 엘라스토머 수지(점착제), 폴리아이소프렌계 수지(점착제), 폴리아이소뷰틸렌계 수지(점착제) 또는 유레테인계 수지(점착제)와 같은 점착층 성분으로서 이용되는 공지의 베이스 수지를 들 수 있다. 이들 중에서도, 아크릴계 수지를 이용하는 것이 바람직하다. 아크릴계 수지는, 내열성이 우수하고, 또 비교적 용이하게, 또한 저가로 입수할 수 있는 점에서, 베이스 수지로서 바람직하게 이용된다.
아크릴계 수지의 베이스 폴리머는, (메트)아크릴산 에스터를 모노머 주성분으로 하는 폴리머(호모 폴리머 또는 코폴리머)이다.
(메트)아크릴산 에스터로서는, 특별히 한정되지 않지만, 예를 들면 (메트)아크릴산 메틸, (메트)아크릴산 에틸, (메트)아크릴산 프로필, (메트)아크릴산 아이소프로필, (메트)아크릴산 뷰틸, (메트)아크릴산 아이소뷰틸, (메트)아크릴산 s-뷰틸, (메트)아크릴산 t-뷰틸, (메트)아크릴산 펜틸, (메트)아크릴산 헥실, (메트)아크릴산 헵틸, (메트)아크릴산 옥틸, (메트)아크릴산 아이소옥틸, (메트)아크릴산 2-에틸헥실, (메트)아크릴산 노닐, (메트)아크릴산 아이소노닐, (메트)아크릴산 데실, (메트)아크릴산 아이소데실, (메트)아크릴산 운데실, (메트)아크릴산 도데실, (메트)아크릴산 트라이데실, (메트)아크릴산 테트라데실, (메트)아크릴산 펜타데실, (메트)아크릴산 헥사데실, (메트)아크릴산 헵타데실, (메트)아크릴산 옥타데실과 같은 (메트)아크릴산 알킬에스터, (메트)아크릴산 사이클로헥실과 같은 (메트)아크릴산 사이클로알킬에스터, (메트)아크릴산 페닐과 같은 (메트)아크릴산 아릴에스터 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다. 이들 중에서도, (메트)아크릴산 메틸, (메트)아크릴산 에틸, (메트)아크릴산 뷰틸, (메트)아크릴산 2-에틸헥실, (메트)아크릴산 옥틸과 같은 (메트)아크릴산 알킬에스터인 것이 바람직하다. (메트)아크릴산 알킬에스터는, 특히 내열성이 우수하고, 또 비교적 용이하게, 또한 저가로 입수할 수 있다.
또한, 본 명세서에 있어서, (메트)아크릴산 에스터란, 아크릴산 에스터와 메타크릴산 에스터의 쌍방을 포함하는 의미로 이용하는 것으로 한다.
또, 이 아크릴계 수지는, 그 유리 전이점이 20℃ 이하인 것이 바람직하다. 이로써, 점착층(2)으로의 에너지선의 조사 전에 있어서, 점착층(2)이 우수한 점착성을 발휘시킬 수 있다.
아크릴계 수지는, 응집력, 내열성 등의 개질 등을 목적으로 하여, 필요에 따라, 폴리머를 구성하는 모노머 성분으로서, 공중합성 모노머를 포함할 수 있다.
이와 같은 공중합성 모노머로서는, 특별히 한정되지 않지만, 예를 들면 (메트)아크릴산 2-하이드록시에틸, (메트)아크릴산 2-하이드록시프로필, (메트)아크릴산 4-하이드록시뷰틸, (메트)아크릴산 6-하이드록시헥실과 같은 하이드록실기 함유 모노머, (메트)아크릴산 글리시딜과 같은 에폭시기 함유 모노머, (메트)아크릴산, 이타콘산, 말레산, 푸마르산, 크로톤산, 아이소크로톤산과 같은 카복실기 함유 모노머, 무수 말레산, 무수 이타콘산과 같은 산무수물기 함유 모노머, (메트)아크릴아마이드, N,N-다이메틸(메트)아크릴아마이드, N-뷰틸(메트)아크릴아마이드, N-메틸올(메트)아크릴아마이드, N-메틸올프로페인(메트)아크릴아마이드, N-메톡시메틸(메트)아크릴아마이드, N-뷰톡시메틸(메트)아크릴아마이드와 같은 아마이드계 모노머, (메트)아크릴산 아미노에틸, (메트)아크릴산 N,N-다이메틸아미노에틸, (메트)아크릴산 t-뷰틸아미노에틸과 같은 아미노기 함유 모노머, (메트)아크릴로나이트릴과 같은 사이아노기 함유 모노머, 에틸렌, 프로필렌, 아이소프렌, 뷰타다이엔, 아이소뷰틸렌과 같은 올레핀계 모노머, 스타이렌, α-메틸스타이렌, 바이닐톨루엔과 같은 스타이렌계 모노머, 아세트산 바이닐, 프로피온산 바이닐과 같은 바이닐에스터계 모노머, 메틸바이닐에터, 에틸바이닐에터와 같은 바이닐에터계 모노머, 염화 바이닐, 염화 바이닐리덴과 같은 할로젠 원자 함유 모노머, (메트)아크릴산 메톡시에틸, (메트)아크릴산 에톡시에틸과 같은 알콕시기 함유 모노머, N-바이닐-2-피롤리돈, N-메틸바이닐피롤리돈, N-바이닐피리딘, N-바이닐피페리돈, N-바이닐피리미딘, N-바이닐피페라진, N-바이닐피라진, N-바이닐피롤, N-바이닐이미다졸, N-바이닐옥사졸, N-바이닐모폴린, N-바이닐카프로락탐, N-(메트)아크릴로일모폴린 등의 질소 원자 함유환을 갖는 모노머 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
이들 공중합성 모노머의 함유량은, 아크릴계 수지를 구성하는 전체 모노머 성분에 대하여, 40중량% 이하인 것이 바람직하고, 10중량% 이하인 것이 보다 바람직하다.
또, 공중합성 모노머는, 아크릴계 수지를 구성하는 폴리머에 있어서의 주쇄의 말단에 포함되어 있어도 되고, 그 주쇄 중에 포함되어 있어도 되며, 나아가서는, 주쇄의 말단과 주쇄 중의 쌍방에 포함되어 있어도 된다.
또한, 공중합성 모노머에는, 폴리머끼리의 가교 등을 목적으로 하여, 다관능성 모노머가 포함되어 있어도 된다.
다관능성 모노머로서는, 예를 들면 1,6-헥세인다이올(메트)아크릴레이트, (폴리)에틸렌글라이콜다이(메트)아크릴레이트, (폴리)프로필렌글라이콜다이(메트)아크릴레이트, 네오펜틸글라이콜다이(메트)아크릴레이트, 펜타에리트리톨다이(메트)아크릴레이트, 트라이메틸올프로페인트라이(메트)아크릴레이트, 펜타에리트리톨트라이(메트)아크릴레이트, 다이펜타에리트리톨헥사(메트)아크릴레이트, 글리세린다이(메트)아크릴레이트, 에폭시(메트)아크릴레이트, 폴리에스터(메트)아크릴레이트, 유레테인(메트)아크릴레이트, 다이바이닐벤젠, 뷰틸다이(메트)아크릴레이트, 헥실다이(메트)아크릴레이트 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
또, 에틸렌-아세트산 바이닐 코폴리머 및 아세트산 바이닐 폴리머 등도, 공중합성 모노머 성분으로서 이용할 수 있다.
또한, 이와 같은 아크릴계 수지(폴리머)는, 단일의 모노머 성분 또는 2종 이상의 모노머 성분의 혼합물을 중합시킴으로써 생성시킬 수 있다. 또, 이들 모노머 성분의 중합은, 예를 들면 용액 중합 방법, 유화 중합 방법, 괴상(塊狀) 중합 방법, 현탁 중합 방법 등의 중합 방법을 이용하여 실시할 수 있다.
이상, 설명한 모노머 성분을 중합함으로써 얻어지는 아크릴계 수지로서는, 탄소-탄소 이중 결합을, 측쇄, 주쇄 중 또는 주쇄의 말단에 갖고 있는 아크릴계 수지("이중 결합 도입형 아크릴계 수지"라고 하는 경우도 있음)인 것이 바람직하다. 아크릴계 수지가 이중 결합 도입형 아크릴계 수지인 경우에는, 후술하는 경화성 수지의 첨가를 생략했다고 해도, 얻어지는 점착층(2)에, 상술한 점착층(2)으로서의 기능을 발휘시킬 수 있다.
이와 같은 이중 결합 도입형 아크릴계 수지로서는, 아크릴계 수지를 구성하는 폴리머 내의 측쇄 중, 1/100 이상의 측쇄의 각각에, 탄소-탄소 이중 결합을 1개 갖고 있는 이중 결합 도입형 아크릴계 수지("이중 결합 측쇄 도입형 아크릴계 수지"라고 하는 경우도 있음)인 것이 바람직하다. 이와 같이, 탄소-탄소 이중 결합을, 아크릴계 수지의 측쇄에 도입하는 것은, 분자 설계의 점에서도 유리하다. 또한, 이 이중 결합 측쇄 도입형 아크릴계 수지는, 주쇄 중이나, 주쇄의 말단에도, 탄소-탄소 이중 결합을 갖고 있어도 된다.
이와 같은 이중 결합 도입형 아크릴계 수지의 합성 방법(즉, 아크릴계 수지에 탄소-탄소 이중 결합을 도입하는 방법)으로서는, 특별히 한정되지 않고, 예를 들면 다음과 같은 방법을 들 수 있다. 먼저, 공중합성 모노머로서 관능기를 갖는 모노머를 이용하여 공중합하고, 관능기를 함유하는 아크릴계 수지("관능기 함유 아크릴계 수지"라고 하는 경우도 있음)를 합성한다. 그 후, 관능기 함유 아크릴계 수지 중의 관능기와 반응할 수 있는 관능기와, 탄소-탄소 이중 결합을 갖는 화합물("탄소-탄소 이중 결합 함유 반응성 화합물"이라고 하는 경우도 있음)을, 관능기 함유 아크릴계 수지로, 탄소-탄소 이중 결합의 에너지선 경화성(에너지선 중합성)을 유지한 상태에서, 축합 반응 또는 부가 반응시킨다. 이로써, 이중 결합 도입형 아크릴계 수지를 합성할 수 있다.
또한, 아크릴계 수지에 탄소-탄소 이중 결합을, 전체 측쇄 중의 1/100 이상의 측쇄에 도입할 때의 제어 수단으로서는, 예를 들면 관능기 함유 아크릴계 수지에 축합 반응 또는 부가 반응시키는 화합물인 탄소-탄소 이중 결합 함유 반응성 화합물의 함유량을 적절히 조절함으로써 행하는 방법 등을 들 수 있다.
또, 관능기 함유 아크릴계 수지에 탄소-탄소 이중 결합 함유 반응성 화합물을 축합 반응 또는 부가 반응시킬 때에는, 촉매를 이용함으로써, 상기 반응을 효과적으로 진행시킬 수 있다. 이와 같은 촉매로서는, 특별히 제한되지 않지만, 다이라우르산 다이뷰틸주석과 같은 주석계 촉매가 바람직하게 이용된다. 이 주석계 촉매의 함유량으로서는, 특별히 제한되지 않지만, 예를 들면 관능기 함유 아크릴계 수지 100중량부에 대하여 0.05중량부 이상 1중량부 이하인 것이 바람직하다.
또, 관능기 함유 아크릴계 수지에 있어서의 관능기 A 및 탄소-탄소 이중 결합 함유 반응성 화합물에 있어서의 관능기 B로서는, 예를 들면 카복실기, 산무수물기, 하이드록실기, 아미노기, 에폭시기, 아이소사이아네이트기, 아지리딘기 등을 들 수 있고, 또한, 관능기 함유 아크릴계 수지에 있어서의 관능기 A와, 탄소-탄소 이중 결합 함유 반응성 화합물에 있어서의 관능기 B의 조합으로서는, 예를 들면 카복실산기(카복실기)와 에폭시기의 조합, 카복실산기와 아지리딘기의 조합, 하이드록실기와 아이소사이아네이트기의 조합, 하이드록실기와 카복실기의 조합 등의 각종의 조합을 들 수 있다. 이들 중에서도, 하이드록실기와 아이소사이아네이트기의 조합인 것이 바람직하다. 이로써, 이들 관능기 A, B끼리의 반응 추적을 용이하게 행할 수 있다.
또한, 이들 관능기 A, B의 조합에 있어서, 어느 관능기가, 관능기 함유 아크릴계 수지의 관능기 A 또는 탄소-탄소 이중 결합 함유 반응성 화합물의 관능기 B가 되어 있어도 되지만, 예를 들면 하이드록실기와 아이소사이아네이트기의 조합의 경우, 하이드록실기가, 관능기 함유 아크릴계 수지에 있어서의 관능기 A가 되어 있고, 아이소사이아네이트기가, 탄소-탄소 이중 결합 함유 반응성 화합물에 있어서의 관능기 B가 되어 있는 것이 바람직하다.
이 경우, 관능기 함유 아크릴계 수지를 구성하는 관능기 A를 갖는 모노머로서는, 예를 들면 아크릴산, 메타크릴산, 카복시에틸아크릴레이트, 카복시펜틸아크릴레이트, 이타콘산, 말레산, 푸마르산, 크로톤산과 같은 카복실기를 갖는 모노머, 무수 말레산, 무수 이타콘산과 같은 산무수물기를 갖는 모노머, (메트)아크릴산 2-하이드록시에틸, (메트)아크릴산 2-하이드록시프로필, (메트)아크릴산 4-하이드록시뷰틸, (메트)아크릴산 6-하이드록시헥실, (메트)아크릴산 8-하이드록시옥틸, (메트)아크릴산 10-하이드록시데실, (메트)아크릴산 12-하이드록시라우릴, (4-하이드록시메틸사이클로헥실)메틸(메트)아크릴레이트, 바이닐알코올, 알릴알코올, 2-하이드록시에틸바이닐에터, 2-하이드록시프로필바이닐에터, 4-하이드록시뷰틸바이닐에터, 에틸렌글라이콜모노바이닐에터, 다이에틸렌글라이콜모노바이닐에터, 프로필렌글라이콜모노바이닐에터, 다이프로필렌글라이콜모노바이닐에터와 같은 하이드록실기를 갖는 모노머, (메트)아크릴산 글리시딜, 알릴글리시딜에터와 같은 에폭시기를 갖는 모노머 등을 들 수 있다.
또, 관능기 B를 갖는 탄소-탄소 이중 결합 함유 반응성 화합물로서는, 아이소사이아네이트기를 갖는 예로서, 예를 들면 (메트)아크릴로일아이소사이아네이트, (메트)아크릴로일옥시메틸아이소사이아네이트, 2-(메트)아크릴로일옥시에틸아이소사이아네이트, 2-(메트)아크릴로일옥시프로필아이소사이아네이트, 3-(메트)아크릴로일옥시프로필아이소사이아네이트, 4-(메트)아크릴로일옥시뷰틸아이소사이아네이트, m-프로펜일-α,α-다이메틸벤질아이소사이아네이트 등을 들 수 있고, 에폭시기를 갖는 예로서, (메트)아크릴산 글리시딜 등을 들 수 있다.
아크릴계 수지는, 반도체 칩(20)을, 점착층(2)으로부터 픽업시킬 때에, 아크릴계 수지를 반도체 칩(20)에 잔존시키지 않는다는 관점에서, 저분자량 화합물의 함유량이 적은 것이 바람직하다. 이 경우, 아크릴계 수지의 중량 평균 분자량으로서는, 바람직하게는 30만~500만으로 설정되고, 보다 바람직하게는 50만~500만으로 설정되며, 더 바람직하게는 80만~300만으로 설정된다. 또한, 아크릴계 수지의 중량 평균 분자량이, 모노머 성분의 종류 등에 따라서는, 상기 하한값 미만이면, 반도체 칩(20)에 대한 오염 방지성이 저하되고, 반도체 칩(20)을 픽업시켰을 때에 잔여 접착이 발생할 우려가 있다.
또한, 아크릴계 수지는, 하이드록실기나 카복실기(특히, 하이드록실기)와 같은, 가교제나 광중합 개시제에 대하여 반응성을 갖는 관능기(반응성 관능기)를 갖고 있는 것이 바람직하다. 이로써, 가교제나 광중합 개시제가 폴리머 성분인 아크릴 수지에 연결되기 위하여, 점착층(2)으로부터 이들 가교제나 광중합 개시제가 누출되는 것을 적확하게 억제 또는 방지할 수 있다. 그 결과, 에너지선 조사에 의하여, 점착층(2)의 반도체 칩(20)에 대한 점착성이 확실히 저하된다.
(2) 경화성 수지
경화성 수지는, 예를 들면 에너지선의 조사에 의하여 경화하는 경화성을 구비한다. 이 경화에 의하여 베이스 수지가 경화성 수지의 가교 구조에 도입된 결과, 점착층(2)의 점착력(점착성)이 저하된다.
이와 같은 경화성 수지로서는, 예를 들면 자외선, 전자선 등의 에너지선의 조사에 의하여 3차원 가교 가능한 중합성 탄소-탄소 이중 결합을, 관능기로서 적어도 2개 이상 분자 내에 갖는 저분자량 화합물이 이용된다. 구체적으로는, 예를 들면 트라이메틸올프로페인트라이(메트)아크릴레이트, 펜타에리트리톨트라이(메트)아크릴레이트, 펜타에리트리톨테트라(메트)아크릴레이트, 테트라메틸올메테인테트라(메트)아크릴레이트, 테트라에틸렌글라이콜다이(메트)아크릴레이트, 1,6-헥세인다이올다이(메트)아크릴레이트, 네오펜틸글라이콜다이(메트)아크릴레이트, 다이펜타에리트리톨헥사(메트)아크릴레이트, 다이펜타에리트리톨모노하이드록시펜타(메트)아크릴레이트, 1,4-뷰틸렌글라이콜다이(메트)아크릴레이트, 폴리에틸렌글라이콜다이(메트)아크릴레이트, 글리세린다이(메트)아크릴레이트와 같은 (메트)아크릴산과 다가 알코올과의 에스터화물, 에스터아크릴레이트 올리고머, 2-프로펜일-다이-3-뷰텐일사이아누레이트 등의 탄소-탄소 이중 결합 함유기를 갖고 있는 사이아누레이트계 화합물, 트리스(2-아크릴옥시에틸)아이소사이아누레이트, 트리스(2-메타크릴옥시에틸)아이소사이아누레이트, 2-하이드록시에틸비스(2-아크릴옥시에틸)아이소사이아누레이트, 비스(2-아크릴옥시에틸)2-[(5-아크릴옥시헥실)-옥시]에틸아이소사이아누레이트, 트리스(1,3-다이아크릴옥시-2-프로필-옥시카보닐아미노-n-헥실)아이소사이아누레이트, 트리스(1-아크릴옥시에틸-3-메타크릴옥시-2-프로필-옥시카보닐아미노-n-헥실)아이소사이아누레이트, 트리스(4-아크릴옥시-n-뷰틸)아이소사이아누레이트와 같은 탄소-탄소 이중 결합 함유기를 갖고 있는 아이소사이아누레이트계 화합물, 시판 중인 올리고에스터아크릴레이트, 방향족계, 지방족계 등의 유레테인아크릴레이트 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다. 이들 중에서도, 관능기수가 6관능 이상인 올리고머가 포함되는 것이 바람직하고, 관능기수가 15관능 이상인 올리고머가 포함되는 것이 보다 바람직하다. 이로써, 에너지선의 조사에 의하여 경화성 수지를 보다 확실히 경화시킬 수 있다. 또, 이와 같은 경화성 수지는, 유레테인아크릴레이트인 것이 바람직하다. 이로써, 점착층(2)에 적절한 유연성을 부여할 수 있기 때문에, 픽업 시의 점착 균열을 억제할 수 있는 효과가 얻어진다.
또한, 이 유레테인아크릴레이트는, 특별히 한정되지 않지만, 예를 들면 폴리에스터형 또는 폴리에터형 등의 폴리올 화합물과, 다가 아이소사이아네이토 화합물(예를 들면, 2,4-톨릴렌다이아이소사이아네이토, 2,6-톨릴렌다이아이소사이아네이토, 1,3-자일릴렌다이아이소사이아네이토, 1,4-자일릴렌다이아이소사이아네이토, 다이페닐메테인4,4-다이아이소사이아네이토 등)을 반응시켜 얻어지는 말단 아이소사이아네이토유레테인 프리폴리머에, 하이드록실기를 갖는 (메트)아크릴레이트(예를 들면, 2-하이드록시에틸(메트)아크릴레이트, 2-하이드록시프로필(메트)아크릴레이트, 폴리에틸렌글라이콜(메트)아크릴레이트 등)를 반응시켜 얻어진다.
또, 경화성 수지에는, 특별히 한정되지 않지만, 중량 평균 분자량이 다른 2개 이상의 경화성 수지가 혼합되어 있는 것이 바람직하다. 이와 같은 경화성 수지를 이용하면, 에너지선 조사에 의한 수지의 가교도를 용이하게 제어할 수 있고, 반도체 칩(20)을 점착층(2)으로부터 용이하게 픽업할 수 있다. 또, 이와 같은 경화성 수지로서, 예를 들면 제1 경화성 수지와, 제1 경화성 수지보다 중량 평균 분자량이 큰 제2 경화성 수지의 혼합물 등이 이용되어도 된다.
경화성 수지는, 베이스 수지 100중량부에 대하여 5중량부 이상 500중량부 이하로 배합되는 것이 바람직하고, 10중량부 이상 300중량부 이하로 배합되는 것이 보다 바람직하며, 20중량부 이상 200중량부 이하로 배합되는 것이 더 바람직하다. 상기와 같이 경화성 수지의 배합량을 조정함으로써, 반도체 칩(20)을 점착층(2)으로부터 용이하게 픽업할 수 있다.
또한, 이 경화성 수지의 수지 조성물 중으로의 첨가는, 상술한 아크릴계 수지로서, 이중 결합 도입형 아크릴계 수지를 이용한 경우, 즉 탄소-탄소 이중 결합을, 측쇄, 주쇄 중 또는 주쇄의 말단에 갖고 있는 아크릴계 수지를 이용한 경우에는, 생략하도록 해도 된다. 이것은, 아크릴계 수지가 이중 결합 도입형 아크릴계 수지인 경우에는, 에너지선의 조사에 의하여, 이중 결합 도입형 아크릴계 수지가 구비하는 탄소-탄소 이중 결합의 기능에 의하여, 점착층(2)이 경화되고, 이로써 점착층(2)의 점착력이 저하되는 것에 의한다.
(3) 광중합 개시제
또, 점착층(2)은, 에너지선의 조사에 의하여 반도체용 웨이퍼(7)에 대한 점착성이 저하된다. 또, 점착층(202)은, 에너지선의 조사에 의하여 반도체 칩(20)에 대한 점착성이 저하된다. 이 에너지선으로서 자외선 등을 이용하는 경우에는, 경화성 수지에는, 경화성 수지의 중합 개시를 용이하게 하기 위하여 광중합 개시제를 함유하는 것이 바람직하다.
광중합 개시제로서는, 예를 들면 2,2-다이메톡시-1,2-다이페닐에탄-1-온, 1-[4-(2-하이드록시에톡시)-페닐]-2-하이드록시-2-메틸-1-프로판-1-온, 2-하이드록시-1-{4-[4-(2-하이드록시-2-메틸-프로피온일)-벤질]페닐}-2-메틸-프로판-1-온, 벤질다이페닐설파이드, 테트라메틸튜람모노설파이드, 4-(2-하이드록시에톡시)페닐(2-하이드록시-2-프로필)케톤, α-하이드록시-α,α'-다이메틸아세토페논, 2-메틸-2-하이드록시프로피오페논, 1-하이드록시사이클로헥실페닐케톤, 미힐러케톤, 아세토페논, 메톡시아세토페논, 2,2-다이메톡시-2-페닐아세토페논, 2,2-다이에톡시아세토페논, 2-메틸-1-[4-(메틸싸이오)-페닐]-2-모폴리노프로판-1-온, 벤조인메틸에터, 벤조인에틸에터, 벤조인프로필에터, 벤조인아이소프로필에터, 벤조인아이소뷰틸에터, 벤질, 벤조인, 다이벤질, α-하이드록시사이클로헥실페닐케톤, 벤질다이메틸케탈, 2-하이드록시메틸페닐프로페인, 2-나프탈렌설폰일클로라이드, 1-페논-1,1-프로페인다이온-2-(o-에톡시카보닐)옥심, 벤조페논, 벤조일벤조산, 4,4'-다이메틸아미노벤조페논, 4,4'-다이에틸아미노벤조페논, 4,4'-다이클로로벤조페논, 3,3'-다이메틸-4-메톡시벤조페논, o-아크릴옥시벤조페논, p-아크릴옥시벤조페논, o-메타크릴옥시벤조페논, p-메타크릴옥시벤조페논, p-(메트)아크릴옥시에톡시벤조페논, 1,4-뷰테인다이올모노(메트)아크릴레이트, 1,2-에테인다이올모노(메트)아크릴레이트, 1,8-옥테인다이올모노(메트)아크릴레이트와 같은 아크릴레이트의 벤조페논-4-카복실산 에스터, 싸이오잔톤, 2-클로로싸이오잔톤, 2-메틸싸이오잔톤, 2,4-다이메틸싸이오잔톤, 아이소프로필싸이오잔톤, 2,4-다이클로로싸이오잔톤, 2,4-다이에틸싸이오잔톤, 2,4-다이아이소프로필싸이오잔톤, 아조비스아이소뷰티로나이트릴, β-크롤안트라퀴논, 캄퍼퀴논, 할로젠화 케톤, 아실포스핀옥사이드, 아실포스포네이토, 폴리바이닐벤조페논, 클로로싸이오잔톤, 도데실싸이오잔톤, 다이메틸싸이오잔톤, 다이에틸싸이오잔톤, 2-에틸안트라퀴논, t-뷰틸안트라퀴논, 2,4,5-트라이아릴이미다졸 이량체, 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
또, 이들 중에서도, 벤조페논 유도체 및 알킬페논 유도체인 것이 바람직하다. 이들 화합물은, 분자 중에 반응성 관능기로서 수산기를 구비하고, 이 반응성 관능기를 통하여, 베이스 수지나 경화성 수지에 연결할 수 있으며, 광중합 개시제로서의 기능을 보다 확실히 발휘시킬 수 있다.
광중합 개시제는, 베이스 수지 100중량부에 대하여 0.1중량부 이상 50중량부 이하로 배합되는 것이 바람직하고, 0.5중량부 이상 10중량부 이하로 배합되는 것이 보다 바람직하다. 상기와 같이 광중합 개시제의 배합량을 조정함으로써, 반도체 칩(20)의 픽업성은 적합해진다.
(4) 가교제
또한, 경화성 수지에는, 가교제가 포함되어 있어도 된다. 가교제가 포함됨으로써, 경화성 수지의 경화성의 향상이 도모된다.
가교제로서는, 특별히 한정되지 않지만, 예를 들면 아이소사이아네이트계 가교제, 에폭시계 가교제, 요소 수지계 가교제, 메틸올계 가교제, 킬레이트계 가교제, 아지리딘계 가교제, 멜라민계 가교제, 다가 금속 킬레이트계 가교제, 산무수물계 가교제, 폴리아민계 가교제, 카복실기 함유 폴리머계 가교제 등을 들 수 있다. 이들 중에서도 아이소사이아네이트계 가교제가 바람직하다.
아이소사이아네이트계 가교제로서는, 특별히 한정되지 않지만, 예를 들면 다가 아이소사이아네이트의 폴리아이소사이아네이트 화합물 및 폴리아이소사이아네이트 화합물의 삼량체, 폴리아이소사이아네이트 화합물과 폴리올 화합물을 반응시켜 얻어지는 말단 아이소사이아네이트 화합물의 삼량체 또는 말단 아이소사이아네이트 유레테인 프리폴리머를 페놀, 옥심류 등으로 봉쇄한 블록화 폴리아이소사이아네이트 화합물 등을 들 수 있다.
또, 다가 아이소사이아네이트로서, 예를 들면 2,4-톨릴렌다이아이소사이아네이트, 2,6-톨릴렌다이아이소사이아네이트, 1,3-자일릴렌다이아이소사이아네이트, 1,4-자일릴렌다이아이소사이아네이트, 다이페닐메테인-4,4'-다이아이소사이아네이트, 다이페닐메테인-2,4'-다이아이소사이아네이트, 3-메틸다이페닐메테인다이아이소사이아네이트, 헥사메틸렌다이아이소사이아네이트, 아이소포론다이아이소사이아네이트, 다이사이클로헥실메테인-4,4'-다이아이소사이아네이트, 다이사이클로헥실메테인-2,4’-다이아이소사이아네이트, 4,4'-다이페닐에터다이아이소사이아네이트, 4,4'-〔2,2-비스(4-페녹시페닐)프로페인〕다이아이소사이아네이트, 2,2,4-트라이메틸-헥사메틸렌다이아이소사이아네이트 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다. 이들 중에서도 2,4-톨릴렌다이아이소사이아네이트, 다이페닐메테인-4,4'-다이아이소사이아네이트 및 헥사메틸렌다이아이소사이아네이트로 이루어지는 군으로부터 선택되는 적어도 1종의 다가 아이소사이아네이트가 바람직하다.
가교제는, 베이스 수지 100중량부에 대하여 0.01중량부 이상 50중량부 이하로 배합되는 것이 바람직하고, 5중량부 이상 50중량부 이하로 배합되는 것이 보다 바람직하다. 상기와 같이 가교제의 배합량을 조정함으로써, 반도체 칩(20)의 점착층(2)(점착층(202))으로부터의 픽업성(반도체 칩(20)의 픽업성)이 적합해진다.
(5) 도전성 재료(대전 방지제)
또한, 점착층(2)을 구성하는 수지 조성물에는, 도전성을 갖는 도전성 재료를 함유하는 것이 바람직하다. 이와 같은 도전성 재료가 포함됨으로써, 도전성 재료에 대전 방지제로서의 기능을 발휘시키고, 상기 개편화 공정 [3A], 및 상기 픽업 공정 [5A], [9A]에 있어서의, 반도체 칩(20)에서의 정전기의 발생이 적확하게 억제 또는 방지된다.
이 도전성 재료로서는, 도전성을 가지면, 특별히 한정되지 않지만, 상기 기재(4)에 포함되는 도전성 재료로서 설명한 것과 동일하게, 예를 들면 계면활성제, 영구 대전 방지 고분자(IDP), 금속 재료, 금속 산화물 재료 및 탄소계 재료 등을 들 수 있으며, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
또한, 기재(4) 및 점착층(2) 중의 한쪽에 도전성 재료를 함유시키는 구성으로 하는 경우에는, 기재(4)에 도전성 재료를 함유시키는 것이 바람직하다. 이로써, 반도체 칩(20)에 도전성 재료를 확실히 부착시키지 않고, 반도체 칩(20)에서의 정전기의 발생을 보다 적확하게 억제 또는 방지할 수 있다.
(6) 그 외의 성분
또한, 점착층(2)을 구성하는 수지 조성물에는, 상술한 각 성분 (1)~(5) 외에 다른 성분으로서, 점착 부여제, 노화 방지제, 점착 조정제, 충전제, 착색제, 난연제, 연화제, 산화 방지제, 가소제, 계면활성제(예를 들면 레벨링제로서의 계면활성제) 등 중 적어도 1종이 포함되어 있어도 된다.
또한, 이들 중 점착 부여제로서는, 특별히 한정되지 않지만, 예를 들면 로진 수지, 터펜 수지, 쿠마론 수지, 페놀 수지, 지방족계 석유 수지, 방향족계 석유 수지, 지방족 방향족 공중합계 석유 수지 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
또, 점착층(2)의 평균 두께는, 특별히 한정되지 않지만, 예를 들면 1μm 이상 30μm 이하인 것이 바람직하고, 5μm 이상 30μm 이하인 것이 보다 바람직하며, 10μm 이상 20μm 이하인 것이 더 바람직하다. 점착층(2)의 평균 두께를 이러한 범위 내로 함으로써, 점착층(2)은, 점착층(2)으로의 에너지 부여 전에는, 양호한 점착력을 발휘함과 함께, 점착층(2)으로의 에너지 부여 후에는, 점착층(2)과 반도체용 웨이퍼(7)의 사이에 있어서, 양호한 박리성을 발휘한다. 또, 점착층(202)의 평균 두께를 이러한 범위 내로 함으로써, 점착층(202)은, 점착층(202)으로의 에너지 부여 전에는, 양호한 점착력을 발휘함과 함께, 점착층(202)으로의 에너지 부여 후에는, 점착층(202)과 반도체 칩(20)의 사이에 있어서, 양호한 박리성을 발휘한다.
또한, 점착층(2)은, 다른 상기 수지 조성물로 구성되는 층을 복수 적층한 적층체(다층체)로 구성되어 있어도 된다.
또, 점착층(2)과 반도체 칩(20)의 사이에 있어서의 점착력이, 점착층(2)으로의 에너지의 부여 전에 있어서도, 점착층(2)과 반도체 칩(20)의 사이에서 박리를 발생시킬 수 있는 정도의 크기인 경우에 있어서는, 점착층(2)으로의 에너지의 부여 후에 있어서의 점착력을 저하시키는 기능을 부여하기 위하여 포함되는 (2) 경화성 수지, (3) 광중합 개시제, (4) 가교제의 점착층(2)으로의 첨가를 생략할 수도 있다.
이상과 같은 구성을 이루는 가공용 점착 테이프(100)와 이송용 점착 테이프(200)는, 각각에 있어서, 점착층(2)에 대한 헥사데케인의 접촉각이 10° 이상이고, 또한 점착층(202)에 대한 헥사데케인의 접촉각이 10° 미만인 것을 만족할 수 있도록, 점착층(2) 및 점착층(202)에 포함되는 구성 재료가 선택되지만, 이하, 이들의 점에 대하여 상세하게 설명한다.
여기에서, 상술한 바와 같이, 가공용 점착 테이프(100)는, 반도체용 웨이퍼(7)를 첩부한 상태에서, 반도체용 웨이퍼(7)를 개편화함으로써, 반도체 칩(20)을 얻기 위하여 이용되며, 이송용 점착 테이프(200)는, 가공용 점착 테이프(100)로부터 픽업된 반도체 칩(20)을, 재배치하고, 이동·보관하기 위하여 이용된다.
이와 같이 하여, 반도체 장치의 제조 방법에 있어서, 가공용 점착 테이프(100) 및 이송용 점착 테이프(200)가 사용되지만, 가공용 점착 테이프(100)로부터 픽업된 반도체 칩(20)은, 점착층(2)에 접촉하고 있던 하면(회로가 형성되어 있지 않은 비형성면) 측에, 점착층(2)의 일부가 부착(잔존)된 상태에서, 이송용 점착 테이프(200)가 구비하는 점착층(202)에 첩부된다고 생각된다.
또, 상술한 반도체 장치의 제조 방법에서는, 상기 공정 [9A]~[13A]를 반복하여 실시함으로써, 복수의 반도체 장치(10)가 일괄하여 제조된다. 이로 인하여, 12인치와 같이 대형화된 반도체용 웨이퍼(7)를 이용한 경우와 같이, 하나의 반도체용 웨이퍼(7)로부터 취득되는 반도체 칩(20)의 개수가 많아질수록, 복수의 반도체 칩(20)을, 이송용 점착 테이프(200)에 재배치하는 시간(배치 시간)이 증가한다. 그 결과, 이송용 점착 테이프(200)의 점착층(202)에 반도체 칩(20)이 첩부되어 있는 시간이, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)과는, 크게 달라진다.
이들 점에서, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)에 있어서, 점착층(202)에 의하여 반도체 칩(20)이 이송용 점착 테이프(200)에 유지되는 점착력(유지력)에 차가 발생한다. 이 점착력의 차에 기인하여, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을 안정적으로 실시할 수 없다는 문제가 있었다.
이러한 문제점에 대하여, 예의 검토를 행한 결과, 이 반도체 칩(20)의 하면 측에 잔존한다고 생각되는 점착층(2)에 대한 헥사데케인의 젖음 확산성과, 반도체 칩(20)의 하면 측이 접촉하는 점착층(202)에 대한 헥사데케인의 젖음 확산성과의 관계가, 점착층(202)에 의한 반도체 칩(20)의 유지력, 나아가서는 이 유지력의 시간적인 안정성에 관계하는 것을 알 수 있었다.
그리고, 본 발명자의 추가적인 검토의 결과, 점착층(2)(제1 점착층)에 대한 헥사데케인의 접촉각을 10° 이상으로 하고, 점착층(202)(제2 점착층)에 대한 헥사데케인의 접촉각을 10° 미만으로 함으로써, 에너지 부여 공정 [8A] 전에는, 밀폐 공간(255) 내에 있어서 점착층(202)에 의하여 반도체 칩(20)을 유지하고, 에너지 부여 공정 [8A] 후에는, 점착층(202)으로부터 반도체 칩(20)을 박리시킬 수 있는 유지력으로 할 수 있는 것과 함께, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)의 사이에서 큰 차가 발생하지 않고, 안정적으로 실시할 수 있는 것을 발견하여, 본 발명(제1 발명)을 완성하기에 이르렀다.
또한, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)과의 사이에서 큰 차가 발생하지 않고, 안정적으로 실시할 수 있는 것은, 이하에 나타내는 메커니즘에 의한다고 추측할 수 있다.
즉, 점착층(2)에 대한 헥사데케인의 접촉각이 10° 이상이고, 또한 점착층(202)에 대한 헥사데케인의 접촉각이 10° 미만이면, 점착층(2)이 친수성(소유성)을 나타내고, 점착층(202)이 소수성(친유성)을 나타낸다고 할 수 있다. 점착층(2) 및 점착층(202)을 이러한 구성으로 함으로써, 반도체 칩(20)의 하면(접촉면) 측으로의 점착층(2)의 이행이 원활히 행해지고, 반도체 칩(20)의 하면에 점착층(2)의 일부를 적절한 양으로 부착시킨 상태로 할 수 있는 것과 함께, 반도체 칩(20)의 하면 측에 잔존하는 점착층(2)과, 반도체 칩(20)의 하면 측이 접촉하는 점착층(202)의 사이에서 상호 작용이 발생하는 것을 적확하게 억제 또는 방지할 수 있다. 이로 인하여, 이들끼리의 사이에서의 접합 강도, 나아가서는 점착층(202)에 의한 반도체 칩(20)의 유지력에 경시적인 변화가 발생하는 것이 적확하게 억제 또는 방지되어 있다고 추측된다.
또, 점착층(2)에 대한 헥사데케인의 접촉각은, 10° 이상이면 되지만, 30° 이상 70° 이하인 것이 바람직하고, 35° 이상 55° 이하인 것이 보다 바람직하며, 또한, 점착층(202)에 대한 헥사데케인의 접촉각은, 10° 미만이면 되지만, 3° 이상 8°미만인 것이 바람직하다. 이로써, 에너지 부여 공정 [8A] 전에는, 밀폐 공간(255) 내에 있어서 점착층(202)에 의하여 반도체 칩(20)을 보다 안정적으로 유지하고, 에너지 부여 공정 [8A] 후에는, 점착층(202)으로부터 반도체 칩(20)을 용이하게 박리시킬 수 있는 정도의 유지력으로 설정할 수 있다.
또한, 점착층(2)에 대한 헥사데케인의 접촉각을 A[°]로 하고, 점착층(202)에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤A-B인 관계를 만족하는 것이 바람직하며, 35°≤A-B≤50°인 관계를 만족하는 것이 보다 바람직하다. 이로써, 에너지 부여 공정 [8A] 후에 있어서의, 점착층(202)에 의한 반도체 칩(20)의 유지력에 경시적인 변화가 발생하는 것을, 보다 적확하게 억제 또는 방지할 수 있다.
또, 점착층(2, 202)에 대한 헥사데케인의 접촉각 외에, 또한, 점착층(2)에 대한 순수의 접촉각이 90° 이하이고, 또한 점착층(202)에 대한 순수의 접촉각이 90° 초과인 것이 바람직하며, 점착층(2)에 대한 순수의 접촉각이 60° 이상 80° 이하이고, 또한 점착층(202)에 대한 순수의 접촉각이 100°초과 120° 이하인 것이 보다 바람직하다. 또한, 점착층(2)에 대한 순수의 접촉각을 C[°]로 하고, 점착층(202)에 대한 순수의 접촉각을 D[°]로 했을 때, 접촉각 C와 접촉각 D의 차의 절댓값은, -40°≤C-D≤-20°인 관계를 만족하는 것이 바람직하다. 이로써, 에너지 부여 공정 [8A] 후에 있어서의, 점착층(202)에 의한 반도체 칩(20)의 유지력에 경시적인 변화가 발생하는 것을, 보다 적확하게 억제 또는 방지할 수 있다.
또한, 점착층(2)에 대한 헥사데케인의 접촉각을 10° 이상으로 하고, 또한, 점착층(202)에 대한 헥사데케인의 접촉각을 10° 미만으로 하려면, 점착층(2)에 포함되는 구성 재료와, 점착층(202)에 포함되는 구성 재료의 조합을 적절히 선택함으로써 실현할 수 있다. 특히, 레벨링제 등으로서의 계면활성제의 첨가의 유무, 그 함유량을 적절히 설정함으로써, 상기 접촉각을 확실히 조정할 수 있다. 구체적으로는, 계면활성제를 함유하는 층에 대한 헥사데케인의 접촉각을, 계면활성제를 함유하지 않는 층에 대한 헥사데케인의 접촉각과 비교하여, 낮게 설정하는 것이 가능하다. 이로 인하여, 점착층(2)이 계면활성제를 함유하지 않고, 점착층(202)이 계면활성제를 함유하는 조합으로 함으로써, 점착층(202)에 대한 헥사데케인의 접촉각 B를, 점착층(2)에 대한 헥사데케인의 접촉각 A보다 작게 설정할 수 있으며, 구체적으로는, 접촉각 A를 10° 이상으로 하고, 또한, 접촉각 B를 10° 미만으로 할 수 있다.
또한, 점착층에 대한 헥사데케인의 접촉각을 낮게 설정할 수 있는 계면활성제로서는, 음이온성, 양이온성 및 비이온성의 계면활성제 중 어느 것이어도 되지만, 예를 들면 퍼플루오로알킬설폰산(CF3(CF2)nSO3H; n은, 1 이상의 정수), 퍼플루오로알킬카복실산(CF3(CF2)nCOOH; n은, 1 이상의 정수), 불소 텔로머알코올(F(CF2)nCH2CH2OH; n은, 1 이상의 정수)과 같은 불소계 계면활성제(음이온성 계면활성제)가 바람직하게 이용된다.
또, 에너지 부여 공정 [8A]에 있어서의, 점착층(202)으로의 에너지 부여 후의 점착층(202)에 의한 반도체 칩(20)의 유지력(점착력)이 경시적으로 변화하지 않는 것이 바람직하다. 구체적으로는, 에너지 부여 직후의 점착층(202)의 유지력을 E[cN/25mm]로 하고, 에너지 부여 후 60℃의 온도에서 7일간 보관한 후의 점착층(202)의 유지력을 F[cN/25mm]로 했을 때, F/E≤2.0인 관계를 만족하는 것이 바람직하며, F/E≤1.5인 관계를 만족하는 것이 보다 바람직하다. 이러한 관계를 만족함으로써, 에너지 부여 공정 [8A] 후에 있어서의, 점착층(202)에 의한 반도체 칩(20)의 유지력이, 경시적인 변화가 발생하고 있는 것이 억제되어 있다고 할 수 있다. 그 결과, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20), 및 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20) 모두, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을 안정적으로 실시할 수 있다.
또, 에너지 부여 공정 [8A]에 있어서의, 점착층(202)으로의 에너지 부여 후의 점착층(202)에 의한 반도체 칩(20)의 유지력(점착력)은, 상기 공정 [2A]에 있어서의, 반도체용 웨이퍼(7)에 대한 가공용 점착 테이프(100)의 첩부가 생략된 경우와 비교하여, 낮아져 있는 것이 바람직하다. 구체적으로는, 에너지 부여 직후(0일 후)의 점착층(202)의 유지력을, 각각 반도체용 웨이퍼(7)에 대한 가공용 점착 테이프(100)의 첩부를 실시한 경우에 대하여, E[cN/25mm]로 하고, 반도체용 웨이퍼(7)에 대한 가공용 점착 테이프(100)의 첩부가 생략된 경우에 대하여, G[cN/25mm]로 했을 때, E/G<1.0인 관계를 만족하는 것이 바람직하고, E/G≤0.8인 관계를 만족하는 것이 보다 바람직하다. 이러한 관계를 만족함으로써, 에너지 부여 공정 [8A] 후에 있어서의, 점착층(202)에 의한 반도체 칩(20)의 유지력이, 반도체용 웨이퍼(7)에 대한 가공용 점착 테이프(100)의 첩부에 의하여 효과적으로 저하되어 있다고 할 수 있고, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을 확실히 실시할 수 있다.
또한, 본 발명의 점착 테이프 세트는, 도 1에 나타내는 플립·칩·볼·그리드·어레이(FCBGA) 타입의 반도체 장치(10)의 제조에 적용할 수 있다. 또, 예를 들면 스몰·아웃라인·패키지(SOP), 스몰·아웃라인·J리드·패키지(SOJ), 박형 스몰·아웃라인·패키지(TSOP), 박형 쿼드·플랫·패키지(TQFP), 테이프·캐리어·패키지(TCP), 볼·그리드·어레이(BGA), 칩·사이즈·패키지(CSP), 매트릭스·어레이·패키지·볼·그리드·어레이(MAPBGA), 칩·스택트·칩·사이즈·패키지 등의 메모리나 로직계 소자의 제조, 콘택트·이미지·센서(CIS) 등의 이미지 센서의 제조에 본 발명의 점착 테이프 세트를 적용할 수 있다.
이상, 본 발명의 점착 테이프 세트에 대하여 설명했지만, 본 발명은 이들에 한정되지 않는다.
예를 들면, 본 발명의 점착 테이프 세트가 구비하는 반도체용 웨이퍼 가공용 점착 테이프 및 반도체 소자 이송용 점착 테이프가 갖는 각 층에는, 동일한 기능을 발휘할 수 있는, 임의의 성분이 첨가되어 있어도 되고, 혹은 기재는, 상기 실시형태로 설명한 바와 같이, 1층으로 구성되는 구성 외에, 복수의 층으로 구성되어도 되고, 예를 들면 상술한 기재의 점착층과는 반대 측의 면에, 대전 방지층을 구비하고 있어도 된다.
또, 본 발명의 점착 테이프 세트가 구비하는 반도체용 웨이퍼 가공용 점착 테이프 및 반도체 소자 이송용 점착 테이프가 갖는 각 층의 구성은, 동일한 기능을 발휘할 수 있는 임의의 구성과 치환할 수 있고, 혹은 임의의 구성을 부가할 수도 있다.
다음으로, 본 발명(제2 발명)의 반도체 소자 이송용 점착 테이프에 대하여 설명한다. 상술한 반도체 소자 이송용 점착 테이프(200)는, 점착층(202)에 대한 헥사데케인의 접촉각에 관한 구성을 제외하고, 본 발명의 반도체 소자 이송용 점착 테이프와 동일한 구성이다. 따라서, 상술한 반도체 장치(10)는, 본 발명의 반도체 소자 이송용 점착 테이프를 이용함으로써도, 동일하게 제조할 수 있다. 이로 인하여, 본 발명의 반도체 소자 이송용 점착 테이프를 이용한 반도체 장치의 제조 방법의 설명은 생략한다. 또한, 본 발명의 반도체 소자 이송용 점착 테이프를 이용하여 반도체 장치를 제조할 때에는, 상술한 반도체 장치(10)의 제조 방법에 이용되는, 반도체용 웨이퍼 가공용 점착 테이프(100)를 일례로서 사용할 수 있다. 그리고 본 발명에 의하면, 가공용 점착 테이프(100)에서 유래하는 수지 재료가 부착된, 반도체 칩(20)의 회로가 형성되어 있지 않은 비형성면에 대한 헥사데케인의 접촉각을 H[°]로 하고, 이송용 점착 테이프(200)가 구비하는 점착층(202)에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤H-B인 관계를 만족한다. 이하에서는, 이 점을 중심으로 설명한다.
본 발명에 의하면, 가공용 점착 테이프(100)에서 유래하는 수지 재료가 부착된, 반도체 칩(20)의 회로가 형성되어 있지 않은 비형성면(하면)에 대한 헥사데케인의 접촉각을 H[°]로 하고, 이송용 점착 테이프(200)가 구비하는 점착층(202)에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤H-B인 관계를 만족하도록, 점착층(2)에 포함되는 구성 재료에 대하여, 점착층(202)에 포함되는 구성 재료가 선택된다. 이하, 이들 점착층(2) 및 점착층(202)의 구성 재료의 조합에 대하여 상세하게 설명한다.
여기에서, 상술한 바와 같이, 가공용 점착 테이프(100)는, 반도체용 웨이퍼(7)를 첩부한 상태에서, 반도체용 웨이퍼(7)를 개편화함으로써, 반도체 칩(20)을 얻기 위하여 이용되며, 이송용 점착 테이프(200)는, 가공용 점착 테이프(100)로부터 픽업된 반도체 칩(20)을, 재배치하고, 이동·보관하기 위하여 이용된다.
이와 같이 하여, 반도체 장치의 제조 방법에 있어서, 가공용 점착 테이프(100) 및 이송용 점착 테이프(200)가 사용되지만, 가공용 점착 테이프(100)로부터 픽업된 반도체 칩(20)은, 점착층(2)에 접촉하고 있던 회로가 형성되어 있지 않은 비형성면(하면) 측에, 점착층(2)의 일부가 부착(잔존)된 상태에서, 이송용 점착 테이프(200)가 구비하는 점착층(202)에 첩부된다.
또, 상술한 반도체 장치의 제조 방법에서는, 상기 공정 [9A]~[13A]를 반복하여 실시함으로써, 복수의 반도체 장치(10)가 일괄하여 제조된다. 이로 인하여, 12인치와 같이 대형화된 반도체용 웨이퍼(7)를 이용한 경우와 같이, 하나의 반도체용 웨이퍼(7)로부터 취득되는 반도체 칩(20)의 개수가 많아질수록, 복수의 반도체 칩(20)을, 이송용 점착 테이프(200)에 재배치하는 시간(배치 시간)이 증가한다. 그 결과, 이송용 점착 테이프(200)의 점착층(202)에, 반도체 칩(20)이 첩부되어 있는 시간이, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)과는, 크게 달라진다.
이들의 점에서, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)에 있어서, 점착층(202)에 의하여 반도체 칩(20)이 이송용 점착 테이프(200)에 유지되는 점착력(유지력)에 차가 발생한다. 이 점착력의 차에 기인하여, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을 안정적으로 실시할 수 없다는 문제가 있었다.
이러한 문제점에 대하여, 예의 검토를 행한 결과, 가공용 점착 테이프(100)에서 유래하는 수지 재료가 부착된 반도체 칩(20)의 하면에 대한 헥사데케인의 젖음 확산성과, 반도체 칩(20)의 하면 측이 접촉하는 점착층(202)에 대한 헥사데케인의 젖음 확산성과의 관계가, 점착층(202)에 의한 반도체 칩(20)의 유지력, 나아가서는 이 유지력의 시간적인 안정성에 관계하는 것을 알 수 있었다.
그리고, 본 발명자의 추가적인 검토의 결과, 반도체 칩(20)의 회로가 형성되어 있지 않은 비형성면(하면)에 대한 헥사데케인의 접촉각을 H[°]로 하고, 점착층(202)(제2 점착층)에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤H-B인 관계를 만족시킴으로써, 에너지 부여 공정 [8A] 전에는, 밀폐 공간(255) 내에 있어서 점착층(202)에 의하여 반도체 칩(20)을 유지하고, 에너지 부여 공정 [8A] 후에는, 점착층(202)으로부터 반도체 칩(20)을 박리시킬 수 있는 유지력으로 할 수 있다. 나아가서는, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)과의 사이에서 큰 차가 발생하지 않고, 안정적으로 실시할 수 있는 것을 발견하여, 본 발명(제2 발명)을 완성하기에 이르렀다.
또한, 픽업 공정 [9A]에 있어서의, 이송용 점착 테이프(200)로부터의 반도체 칩(20)의 픽업을, 먼저 탑재 공정 [10A]로 이행되는 반도체 칩(20)과, 마지막으로 탑재 공정 [10A]로 이행되는 반도체 칩(20)과의 사이에서 큰 차가 발생하지 않고, 안정적으로 실시할 수 있는 것은, 이하에 나타내는 메커니즘에 의한다고 추측할 수 있다.
즉, 반도체 칩(20)의 비형성면에 대한 헥사데케인의 접촉각 H와, 점착층(202)에 대한 헥사데케인의 접촉각 B의 차의 절댓값이, 20°≤H-B인 관계를 만족하는 경우와 같이, 반도체 칩(20)의 비형성면 측에 잔존하는 점착층(2)에 대한 헥사데케인의 젖음 확산성과, 반도체 칩(20)의 하면 측이 접촉하는 점착층(202)에 대한 헥사데케인의 젖음 확산성이, 함께 친수성 또는 소수성을 나타내면, 반도체 칩(20)의 비형성면 측에 있어서, 점착층(2)과 점착층(202)의 사이에서 친화적인 상호 작용이 발생하여, 이들끼리의 사이에서의 접합 강도가 향상된다. 이로 인하여, 점착층(202)에 의한 반도체 칩(20)의 유지력이 시간의 경과에 따라 높아지는 경향을 나타낸다고 추측된다. 이에 대하여, 20°≤H-B인 관계를 만족시킴으로써, 반도체 칩(20)의 비형성면 측에 잔존하는 점착층(2)에 대한 헥사데케인의 젖음 확산성과, 반도체 칩(20)의 비형성면 측이 접촉하는 점착층(202)에 대한 헥사데케인의 젖음 확산성을 고려하면, 반도체 칩(20)의 비형성면 측에 잔존하는 점착층(2)이 친수성(소유성)을 나타내고, 반도체 칩(20)의 비형성면 측이 접촉하는 점착층(202)이 소수성(친유성)을 나타내게 되어, 이로써 점착층(2)과 점착층(202)의 사이에서 상호 작용이 발생하는 것을 적확하게 억제 또는 방지할 수 있다. 이로 인하여, 이들끼리의 사이에서의 접합 강도, 나아가서는 점착층(202)에 의한 반도체 칩(20)의 유지력에 경시적인 변화가 발생하는 것이 적확하게 억제 또는 방지되고 있다고 추측된다.
또, 반도체 칩(20)의 비형성면에 대한 헥사데케인의 접촉각 H와, 점착층(202)에 대한 헥사데케인의 접촉각 B의 차의 절댓값은, 20°≤H-B인 관계를 만족하면 되지만, 20°≤H-B≤35°인 관계를 만족하는 것이 바람직하다. 이로써, 에너지 부여 공정 [8A] 전에는, 밀폐 공간(255) 내에 있어서 점착층(202)에 의하여 반도체 칩(20)을 보다 안정적으로 유지하고, 에너지 부여 공정 [8A] 후에는, 점착층(202)으로부터 반도체 칩(20)을 용이하게 박리시킬 수 있는 정도의 유지력으로 설정할 수 있다.
또, 20°≤H-B인 관계를 만족할 때, 각 접촉각 H, B의 크기는, 특별히 한정되지 않지만, 예를 들면 접촉각 H가 10° 이상이고, 접촉각 B가 10° 미만인 것이 바람직하며, 접촉각 H가 25° 이상 35° 이하이고, 접촉각 B가 3° 이상 8° 이하인 것이 보다 바람직하다. 이로써, 에너지 부여 공정 [8A] 후에 있어서의, 점착층(202)에 의한 반도체 칩(20)의 유지력에 경시적인 변화가 발생하는 것을, 보다 적확하게 억제 또는 방지할 수 있다.
또한, 반도체 칩(20)의 비형성면 및 점착층(202)에 대한 헥사데케인의 접촉각 외에, 또한, 반도체 칩(20)의 비형성면에 대한 순수의 접촉각을 I[°]로 하고, 점착층(202)에 대한 순수의 접촉각을 D[°]로 했을 때, 접촉각 I와 접촉각 D의 차의 절댓값은, 55°≤D-I인 관계를 만족하는 것이 바람직하며, 55°≤D-I≤65°인 관계를 만족하는 것이 바람직하다. 또, 반도체 칩(20)의 비형성면에 대한 순수의 접촉각 I가 50° 이하이고, 또한 점착층(202)에 대한 순수의 접촉각 D가 90° 초과인 것이 바람직하며, 접촉각 I가 35° 이상 50° 이하이고, 또한 접촉각 D가 95°초과 105° 이하인 것이 보다 바람직하다. 이로써, 에너지 부여 공정 [8A] 후에 있어서의, 점착층(202)에 의한 반도체 칩(20)의 유지력에 경시적인 변화가 발생하는 것을, 보다 적확하게 억제 또는 방지할 수 있다.
상술한 바와 같이, 반도체 칩(20)의 비형성면에 대한 헥사데케인의 접촉각 H와, 점착층(202)에 대한 헥사데케인의 접촉각 B의 차의 절댓값에, 20°≤H-B인 관계를 만족시키려면, 점착층(2)에 포함되는 구성 재료에 대하여, 점착층(202)에 포함되는 구성 재료를 적절히 선택함으로써 실현할 수 있다. 특히, 점착층(2) 및 점착층(202)의 구성 재료에 대하여, 레벨링제 등으로서의 계면활성제의 첨가의 유무, 그 함유량을 적절히 설정함으로써, 상기 관계를 확실히 조정할 수 있다. 구체적으로는, 계면활성제를 함유하는 층에 대한 헥사데케인의 접촉각을, 계면활성제를 함유하지 않는 층에 대한 헥사데케인의 접촉각과 비교하여, 낮게 설정하는 것이 가능하다. 이로 인하여, 점착층(2)이 계면활성제를 함유하지 않고, 점착층(202)이 계면활성제를 함유하는 조합으로 함으로써, 결과적으로 점착층(202)에 대한 헥사데케인의 접촉각 B를, 반도체 칩(20)의 비형성면에 대한 헥사데케인의 접촉각 H보다 작게 설정할 수 있다. 이로 인하여, 20°≤H-B인 관계를 확실히 만족할 수 있다.
또한, 계면활성제로서는, 음이온성, 양이온성 및 비이온성의 계면활성제 중 어느 것이어도 되지만, 예를 들면 퍼플루오로알킬설폰산(CF3(CF2)nSO3H; n은, 1 이상의 정수), 퍼플루오로알킬카복실산(CF3(CF2)nCOOH; n은, 1 이상의 정수), 불소 텔로머알코올(F(CF2)nCH2CH2OH; n은, 1 이상의 정수)과 같은 불소계 계면활성제(음이온성 계면활성제)가 바람직하게 이용된다.
또, 에너지 부여 공정 [8A]에 있어서의, 점착층(202)으로의 에너지 부여 후의 점착층(202)에 의한 반도체 칩(20)의 유지력(점착력)이 경시적으로 변화하지 않는 것이 바람직하지만, 구체적인 설명은, 제1 발명에서의 설명과 동일하므로, 생략한다.
또한, 본 발명의 반도체 소자 이송용 점착 테이프는, 도 1에 나타내는 플립·칩·볼·그리드·어레이(FCBGA) 타입의 반도체 장치(10)의 제조에 적용할 수 있다. 또, 예를 들면 스몰·아웃라인·패키지(SOP), 스몰·아웃라인·J리드·패키지(SOJ), 박형 스몰·아웃라인·패키지(TSOP), 박형 쿼드·플랫·패키지(TQFP), 테이프·캐리어·패키지(TCP), 볼·그리드·어레이(BGA), 칩·사이즈·패키지(CSP), 매트릭스·어레이·패키지·볼·그리드·어레이(MAPBGA), 칩·스택트·칩·사이즈·패키지 등의 메모리나 로직계 소자의 제조, 콘택트·이미지·센서(CIS) 등의 이미지 센서의 제조에 본 발명의 반도체 소자 이송용 점착 테이프를 적용할 수 있다.
이상, 본 발명의 반도체 소자 이송용 점착 테이프에 대하여 설명했지만, 본 발명은, 이들에 한정되지 않는다.
예를 들면, 본 발명의 반도체 소자 이송용 점착 테이프가 갖는 각 층에는, 동일한 기능을 발휘할 수 있는, 임의의 성분이 첨가되어 있어도 되고, 혹은 기재는, 상기 실시형태로 설명한 바와 같이, 1층으로 구성되는 것 외에, 복수의 층으로 구성되어도 되며, 예를 들면 상술한 기재의 점착층과는 반대 측의 면에, 대전 방지층을 구비하고 있어도 된다.
또, 본 발명의 반도체 소자 이송용 점착 테이프가 갖는 각 층의 구성은, 동일한 기능을 발휘할 수 있는 임의의 구성과 치환할 수 있고, 혹은 임의의 구성을 부가할 수도 있다.
실시예
다음으로, 본 발명(제1 및 제2 발명)의 구체적 실시예에 대하여 설명한다.
또한, 본 발명은 이들의 실시예의 기재에 한정되지 않는다.
1. 가공용 점착 테이프(100) 및 이송용 점착 테이프(200)의 준비
(점착 테이프 No. 1)
기재(4, 204) 상에, 계면활성제를 함유하지 않는 점착층(2, 202)을 구비하는 점착 테이프 No. 1의 점착 테이프(100, 200)를 준비했다.
또한, 이 점착 테이프 No. 1의 점착 테이프(100, 200)에 있어서, 그 점착층(2, 202)에 대한 순수의 접촉각은 80°이고, 점착층(2, 202)에 대한 헥사데케인의 접촉각은 42°였다.
(점착 테이프 No. 2)
기재(4, 204) 상에, 계면활성제를 함유하는 점착층(2, 202)을 구비하는 점착 테이프 No. 2의 점착 테이프(100, 200)를 준비했다.
또한, 이 점착 테이프 No. 2의 점착 테이프(100, 200)에 있어서, 그 점착층(2, 202)에 대한 순수의 접촉각은 107°이고, 점착층(2, 202)에 대한 헥사데케인의 접촉각은 6° 였다.
(점착 테이프 No. 3)
기재(4, 204) 상에, 계면활성제를 함유하는 점착층(2, 202)을 구비하는 점착 테이프 No. 3의 점착 테이프(100, 200)를 준비했다.
또한, 이 점착 테이프 No. 3의 점착 테이프(100, 200)에 있어서, 그 점착층(2, 202)에 대한 순수의 접촉각은 102°이고, 점착층(2, 202)에 대한 헥사데케인의 접촉각은 5°였다.
(점착 테이프 No. 4)
기재(4, 204) 상에, 계면활성제를 함유하는 점착층(2, 202)을 구비하는 점착 테이프 No. 4의 점착 테이프(100, 200)를 준비했다.
또한, 이 점착 테이프 No. 4의 점착 테이프(100, 200)에 있어서, 그 점착층(2, 202)에 대한 순수의 접촉각은 106°이고, 점착층(2, 202)에 대한 헥사데케인의 접촉각이 16° 였다.
(점착 테이프 No. 5)
기재(204) 상에, 계면활성제를 함유하는 점착층(202)을 구비하는 점착 테이프 No. 5의 점착 테이프(200)를 준비했다.
또한, 이 점착 테이프 No. 5의 점착 테이프(200)에 있어서, 그 점착층(202)에 대한 순수의 접촉각은 111°이고, 점착층(202)에 대한 헥사데케인의 접촉각은 17° 였다.
2. 테이프 세트에 있어서의 점착 테이프(100, 200)의 조합
(실시예 1)
실시예 1의 테이프 세트를, 가공용 점착 테이프(100)로서 점착 테이프 No. 1과, 이송용 점착 테이프(200)로서 점착 테이프 No. 3을 구비하도록 구성했다.
(비교예 1)
비교예 1의 테이프 세트를, 가공용 점착 테이프(100)로서 점착 테이프 No. 1과, 이송용 점착 테이프(200)로서 점착 테이프 No. 4를 구비하도록 구성했다.
(비교예 2)
비교예 2의 테이프 세트를, 가공용 점착 테이프(100)로서 점착 테이프 No. 2와, 이송용 점착 테이프(200)로서 점착 테이프 No. 1을 구비하도록 구성했다.
(비교예 3)
비교예 3의 테이프 세트를, 가공용 점착 테이프(100)로서 점착 테이프 No. 3과, 이송용 점착 테이프(200)로서 점착 테이프 No. 1을 구비하도록 구성했다.
(비교예 4)
비교예 4의 테이프 세트를, 가공용 점착 테이프(100)로서 점착 테이프 No. 4와, 이송용 점착 테이프(200)로서 점착 테이프 No. 1을 구비하도록 구성했다.
(비교예 5)
비교예 5의 테이프 세트를, 가공용 점착 테이프(100)로서 점착 테이프 No. 2와, 이송용 점착 테이프(200)로서 점착 테이프 No. 3을 구비하도록 구성했다.
(비교예 6)
비교예 6의 테이프 세트를, 가공용 점착 테이프(100)로서 점착 테이프 No. 2와, 이송용 점착 테이프(200)로서 점착 테이프 No. 5를 구비하도록 구성했다.
3. 평가
<이송용 점착 테이프(200)에 의한 유지력>
이송용 점착 테이프(200)에 의한 유지력은, 다음과 같이 하여 평가했다.
<<1>> 먼저, 실시예 및 각 비교예의 테이프 세트가 구비하는 가공용 점착 테이프(100)에 대하여, 각각 가공용 점착 테이프(100)의 점착층(2)에 대하여, 8인치의 반도체용 웨이퍼(7)를 첩부했다. 다음으로, 점착층(2)에 대하여 자외선을 조사함으로써, 점착층(2)에 의한 반도체용 웨이퍼(7)에 대한 점착력을 저하시킨 후에, 반도체용 웨이퍼(7)로부터 가공용 점착 테이프(100)를 박리시켰다. 또한, 이때, 반도체용 웨이퍼(7)의 가공용 점착 테이프(100)가 첩부되어 있던 면(비형성면)에 대한 순수의 접촉각 I 및 헥사데케인의 접촉각 H를 측정했다.
<<2>> 이어서, 반도체용 웨이퍼(7)의 가공용 점착 테이프(100)가 첩부되어 있던 면(비형성면)과, 실시예 및 각 비교예의 테이프 세트가 구비하는 이송용 점착 테이프(200)의 각 점착층(202)이 접촉하도록, 반도체용 웨이퍼(7)에 이송용 점착 테이프(200)를 첩부하여, 적층체를 얻었다. 그 후, 점착층(202)에 대하여 자외선을 조사함으로써, 점착층(202)에 의한 반도체용 웨이퍼(7)에 대한 점착력을 저하시킨 후에, 적층체를 60℃의 조건하에서 보관했다.
<<3>> 이어서, 반도체용 웨이퍼(7)로부터 이송용 점착 테이프(200)를 박리시킬 때의 유지력(점착력)을, 60℃의 조건하에 있어서의 보관 시간이 0, 2, 4, 7일인 경우에 대하여, 각각 측정했다.
또, 실시예 및 각 비교예의 테이프 세트가 구비하는 이송용 점착 테이프(200)에 대하여, 상기 공정 <<1>>이 생략된 반도체용 웨이퍼(7)에 대하여, 상기 공정 <<2>>를 실시한 후에, 반도체용 웨이퍼(7)로부터 이송용 점착 테이프(200)를 박리시킬 때의 유지력(점착력)을, 각각 측정했다.
또한, 이송용 점착 테이프(200)의 유지력은, 박리 강도 시험(JIS-C6481에 규정)에 준거하여 측정했다. 구체적으로, 각 반도체용 웨이퍼(7)에 첩부된 이송용 점착 테이프(200)에, 10mm의 폭으로 절개선을 넣은 후, 그 일단을 파지하고, 상온에서 180° 방향으로 300mm/초의 속도로 박리했다. 이때의 하중으로서 측정되는 박리 강도를 이송용 점착 테이프(200)의 유지력으로 하여 구했다.
그 평가 결과를 표 1에 나타낸다.
[표 1]
Figure 112019075771012-pct00010
표 1에 나타내는 바와 같이, 실시예의 테이프 세트는, 점착층에 대한 헥사데케인의 접촉각 A가 10° 이상이고, 또한 점착층에 대한 헥사데케인의 접촉각 B가 10° 미만인 조건을 충족시키는 한편, 각 비교예의 테이프 세트는, 이 접촉각의 조건을 충족시키지 않는다. 또한, 실시예의 이송용 점착 테이프는, 20°≤H-B인 관계를 만족하는 한편, 각 비교예의 이송용 점착 테이프는, 이러한 관계를 만족하지 않는다. 이로 인하여, 실시예의 테이프 세트(이송용 점착 테이프)에서는, 이송용 점착 테이프(200)에 대한 반도체용 웨이퍼(7)의 유지력[cN/25mm]의 변화율(F/E), 즉 점착력 상승률이 억제되어, 2.0 미만이 되어 있고, 이송용 점착 테이프(200)에 대한 반도체용 웨이퍼(7)의 유지력의 경시적인 변화가 억제되어 있는 결과를 나타내며, 또한 이하의 점착력 강하율에 관한 효과도 양호했다.
구체적으로, 이송용 점착 테이프(200)에 대한 반도체용 웨이퍼(7)의 유지력[cN/25mm]을, 가공용 점착 테이프(100)의 반도체용 웨이퍼(7)에 대한 첩부의 유무에 따라 비교하면(E/G), 실시예의 테이프 세트(이송용 점착 테이프)에서는, E/G, 즉 점착력 강하율이 1.0 미만이 되어 있으며, 이송용 점착 테이프(200)에 대한 반도체용 웨이퍼(7)의 유지력이 효과적으로 저하되어 있는 결과를 나타냈다. 한편, 각 비교예의 테이프 세트(이송용 점착 테이프)에서는, 점착력 상승률 및 점착력 강하율의 쌍방을 만족하는 결과는 얻어지지 않았다.
산업상 이용가능성
본 발명에 의하면, 반도체 소자를, 반도체용 웨이퍼 가공용 점착 테이프로부터 반도체 소자 이송용 점착 테이프로의 배치 시간에 관계 없이 안정적으로 픽업하는 것이 가능해지는 점착 테이프 세트 및 반도체 소자 이송용 점착 테이프를 제공할 수 있다. 따라서, 본 발명은, 산업상의 이용 가능성을 갖는다.
2 점착층
4 기재
7 반도체용 웨이퍼
9 웨이퍼 링
10 반도체 장치
17 몰드부
20 반도체 칩
21 단자
30 인터포저
41 단자
70 범프
80 밀봉층
81 접속부
85 땜납 범프
100 반도체용 웨이퍼 가공용 점착 테이프(가공용 점착 테이프)
121 외주부
122 중심부
200 반도체 소자 이송용 점착 테이프(이송용 점착 테이프)
202 점착층
204 기재
255 밀폐 공간
300 보호용 점착 테이프

Claims (13)

  1. 수지 재료를 함유하는 시트상을 이루는 제1 기재와, 상기 제1 기재 상에 적층된 제1 점착층을 구비하는 제1 적층체에 의하여 구성된 반도체용 웨이퍼 가공용 점착 테이프와,
    수지 재료를 함유하는 시트상을 이루는 제2 기재와, 상기 제2 기재 상에 적층된 제2 점착층을 구비하는 제2 적층체에 의하여 구성된 반도체 소자 이송용 점착 테이프를, 각각 적어도 1매씩 구비하는 점착 테이프 세트로서,
    상기 제1 점착층에 대한 헥사데케인의 접촉각은, 10° 이상 70° 이하이고, 또한 상기 제2 점착층에 대한 헥사데케인의 접촉각은, 3° 이상 10° 미만인 것을 특징으로 하는 점착 테이프 세트.
  2. 청구항 1에 있어서,
    상기 제1 점착층에 대한 헥사데케인의 접촉각을 A[°]로 하고, 상기 제2 점착층에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤A-B인 관계를 만족하는 점착 테이프 세트.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제1 점착층에 대한 순수의 접촉각은, 60° 이상 90° 이하이고, 또한 상기 제2 점착층에 대한 순수의 접촉각은, 90° 초과 120° 이하인 점착 테이프 세트.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 제2 점착층은, 계면활성제를 함유하는 점착 테이프 세트.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 반도체용 웨이퍼 가공용 점착 테이프는, 상기 반도체용 웨이퍼 가공용 점착 테이프에 첩부된 반도체용 웨이퍼를 개편화함으로써 형성되는 복수의 반도체 소자를 얻기 위하여 이용되며,
    상기 반도체 소자 이송용 점착 테이프는, 상기 반도체용 웨이퍼 가공용 점착 테이프로부터 픽업된 상기 복수의 반도체 소자의 각각을 재배치하고, 이동·보관하기 위하여 이용되는 점착 테이프 세트.
  6. 청구항 5에 있어서,
    상기 반도체용 웨이퍼 가공용 점착 테이프로부터 픽업된 상기 복수의 반도체 소자의 각각은, 상기 제1 점착층에 접촉하고 있던 면측에, 상기 제1 점착층의 일부가 잔존한 상태에서, 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 제2 점착층에 첩부되는 점착 테이프 세트.
  7. 수지 재료를 함유하는 시트상을 이루는 기재와, 상기 기재 상에 적층된 점착층을 구비하는 적층체에 의하여 구성되고, 반도체 소자를 고정하기 위하여 이용되는 반도체 소자 이송용 점착 테이프로서,
    상기 반도체 소자는, 회로가 형성되어 있지 않은 비형성면 측에서 상기 반도체 소자 이송용 점착 테이프에 고정되며, 상기 비형성면에는, 반도체용 웨이퍼를 개편화하여 상기 반도체 소자를 얻을 때에, 상기 반도체용 웨이퍼를 고정하기 위하여 이용된 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 점착성을 갖는 수지 재료가 부착되어 있고,
    상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 헥사데케인의 접촉각을 H[°]로 하며, 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 헥사데케인의 접촉각을 B[°]로 했을 때, 20°≤H-B인 관계를 만족하는 것을 특징으로 하는, 반도체 소자 이송용 점착 테이프.
  8. 청구항 7에 있어서,
    상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 헥사데케인의 상기 접촉각 H는, 10° 이상 35° 이하인 반도체 소자 이송용 점착 테이프.
  9. 청구항 7에 있어서,
    상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 헥사데케인의 상기 접촉각 B는, 3° 이상 10° 미만인 반도체 소자 이송용 점착 테이프.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 순수의 접촉각을 I[°]로 하고, 상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 순수의 접촉각을 D[°]로 했을 때, 55°≤D-I인 관계를 만족하는 반도체 소자 이송용 점착 테이프.
  11. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 반도체용 웨이퍼 가공용 점착 테이프에서 유래하는 상기 수지 재료가 부착된 상기 비형성면에 대한 순수의 접촉각 I는, 35° 이상 50° 이하인 반도체 소자 이송용 점착 테이프.
  12. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층에 대한 순수의 접촉각 D는, 90° 초과 105° 이하인 반도체 소자 이송용 점착 테이프.
  13. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 반도체 소자 이송용 점착 테이프가 구비하는 상기 점착층은, 계면활성제를 함유하는 반도체 소자 이송용 점착 테이프.
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