KR102085789B1 - 인터포저 디바이스 및 인터포저 디바이스 제조방법 - Google Patents
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Abstract
본 발명에 따르면, 인터포저 기판, 상기 인터포저 기판을 통해 뻗어 있는 복수의 도전성 공도; 상기 인터포저 기판 상에 도체 패턴, 및 나노구조 에너지 저장장치를 포함한 인터포저 디바이스가 제시된다. 상기 나노구조 에너지 저장장치는: 상기 인터포저 기판에 형성된 적어도 하나의 제 1 복수의 도전성 나노구조물;상기 제 1 복수의 도전성 나노구조물 내에 각각의 나노구조물을 매설한 전도제어물질;상기 제 1 복수의 나노구조물에 있는 각각의 나노구조물에 연결된 제 1 전극; 및 상기 전도제어물질에 의해 상기 제 1 복수의 나노구조물에 있는 각각의 나노구조물로부터 분리된 제 2 전극을 포함하고, 상기 제 1 전극 및 상기 제 2 전극은 상기 나노구조 에너지 저장장치와 집적회로의 전기연결을 허용하도록 구성된다.
Description
본 발명은 전자 디바이스와 디바이스 기판 사이에 배치하여 인터포저 디바이스를 통해 제 1 전자 디바이스와 디바이스 기판을 상호연결시키는 인터포저 디바이스에 관한 것이다. 본 발명은 또한 그러한 인터포저 디바이스를 제조하는 방법에 관한 것이다.
전자 디바이스는 동작하기 위해 전기 에너지를 필요로 한다. 휴대용 전자 디바이스에서, 배터리가 대표적으로 제공되며, 상기 배터리로부터 전기 에너지가 인출되어 상기 전자 디바이스에 포함된 집적회로에 전력을 공급한다. 더욱이, 더 큰 전송속도, 신호 무결성, 메모리 대역폭, 전력 및 열관리 능력 등을 갖는 소형 폼팩터를 포함하되 이에 국한되지 않는 시스템 레벨 성능을 지속적으로 향상시키는 많은 구동 요인들이 있다. 가장 중요한 것은 오늘날의 통합된 휴대용 제품들은 적어도 이러한 측정 기준을 개선하기 위해 끊임없이 노력하고 있다는 것이다. TSV(Through Silicon Via) 기술의 성숙으로 소형 폼팩터 어셈블리에서 함께 긴밀하게 공동 배치된 로직, 아날로그, 센서 및 메모리의 동질 및 이종 통합을 위한 엄청난 가능성이 열렸다. 더욱이, TSV 기술의 비약적 진보와 성숙으로 인터포저 패키징 기술이 다음 단계로 발전시킬 가능성이 생겨날 수 있었다. TSV를 포함하는 인터포저의 몇몇 좋은 예가 특허 US 8426961B2, US 8928132B2, US 8426961B2, US 8263434B2에 개시되어 있다. 인터포저 기술의 적응은 꾸준히 반도체 산업에서 증가하고 있다. 인터포저 기술은 이종 다이 패키징, TSV에 의한 더 짧은 상호연결 라인들, 통합 패시브 디바이스(IPD), 수직 패키지 통합 등을 가능하게 하는 것을 포함해 여러 가지 이점을 가져온다. 이러한 통합으로 고밀도 I/O를 얻을 수 있어 다양한 유형의 다이들이 TSV 인터포저, 가령 로직 및 메모리에 서로 가까이에 위치될 수 있다. 이러한 기술은 2.5D 패키징 기술로도 알려져 있다. 더욱이, 실리콘 다이는 서로 위에 티어-투-티어(Tier-to-Tier)로 적층될 수 있어, 정의된 부품의 물리적 면적을 줄인다. 이러한 티어-투-티어 스태킹을 3D 패키징 기술이라고 한다.
그러나, 이러한 조밀하게 상주된 다이들의 집적에는 비용이 들 수 있다. 많은 저전력, 고속 집적회로는 회로 블록에 위치한 트랜지스터의 연속적인 스위칭에 의해 발생되는 전기적 노이즈에 매우 민감하다. 이 문제에 대한 공지의 해결방법은 소위 디커플링 커패시터와 회로를 연결하여 전력 변동 유도 노이즈를 최소화하는 것이다. 디커플링 커패시터는 기본적으로 전하를 국부적으로 저장하며, 따라서 트랜지스터 스위칭 단계 동안 갑작스러운 변동 또는 전압 변동을 보상하기 위해 필요한 에너지를 제공할 수 있고 따라서 회로가 부드럽게 계속 기능할 수 있도록 모든 전압 노이즈를 최소화함으로써 성능 향상이 달성된다.
또한, 회로의 주파수가 올라감에 따라 인덕턴스의 영향이 더욱 중요해지는 것이 알려져 있다. 따라서, 중요한 개선점은 인터커넥트 라인에서 오는 기생 인덕턴스를 줄이기 위해 이러한 디커플링 커패시터를 의도된 회로에 가능한 한 가깝게 배치하는 것이다. 집적된 디커플링 커패시터를 생산하기 위한 많은 접근들, 가령, 게이트 유전체층의 일부를 이용하는 것, 회로의 금속층들 사이의 공간을 이용하는 것, 다층 이종 재료 적층 캐패시터 구조 등이 이루어져왔다. 그러나, 이러한 접근법은 활성 실리콘 면적, 유전체 누설, 기생 저항의 상당한 풋프린트로 불리해지거나 병렬 플레이트 영역에 의해 정의된 단위면적당 커패시턴스의 증가 또는 프로세싱 복잡성 또는 비용에 있어서 근본적인 한계에 의해 제한된다. 다른 접근법의 좋은 예가 특허 US7416954B2에 개시되어 있다.
인터포저에 집적된 실리콘 기반 커패시터를 갖는 이점은 특허 US7518881B2에 설명되어 있다. 이러한 집적은 커패시터 집적 인터포저에 연결될 수 있는 집적회로(IC) 디바이스의 전압 노이즈를 감소시킬 수 있다. 이 개시의 주요 진전은 IC가 연결될 인터포저의 표면에 커패시터가 집적됨으로써 상기 커패시터가 IC에 더 가깝게 되었다는 것이다. 이러한 접근법의 변형예는 인터포저에 다수의 실리콘 기반의 집적 커패시터들을 구성하는 방법을 기술한 US7488624B2에 개시되어 있다. 집적 캐패시터의 또 다른 예가 US8618651B1에 개시되어 있으며, 상기 참조문헌에서 실리콘 커패시터는 블라인드 TSV 공도 내에 형성된다. 실리콘 트렌치 기반 커패시터의 또 다른 예가 미국 특허 제 9266442B2 호에 개시되어 있으며, 상기 참조문헌에서 고종횡비의 실리콘 트렌치가 커패시터 디바이스를 제조하는데 사용된다. 트렌치 커패시터 제조방법의 변형이 US9257383B2에 개시되어 있다.
따라서, 종래의 실리콘 기반의 임베디드식 고종횡비 트렌치 커패시터 기술이 대량생산에 사용될 정도로 성숙되었고 오늘날의 스마트폰 패키징에서 발견될 수 있다. 그러나, 소형화 추세를 감안하면, 실리콘 기반의 커패시터 기술의 잠재력은 단위면적당 커패시터 밀도를 맞추는 능력, 원하지 않는 기생 저항, 처리 과정에서 실리콘 기판의 필름 스트레스 증가, 기능당 제조 복잡성 및 경제 비용 증가로 인해 제한된다.
더욱이, 많은 집적회로들에 대해, 에너지를 국부적으로 저장하는 것이 바람직할 것이다. 그러나, 집적회로의 국부적인 에너지 저장은 소위 표준 프론트 엔드 제조 공정과 호환되지 않을 수 있거나 경제적으로 유리하거나 이들의 조합이 아닐 수 있는 귀중한 공간 및/또는 프로세싱의 사용을 필요로 한다.
따라서, 인터포저 어셈블리 기술이 더욱 개선될 수 있는 많은 길들이 분명히 존재하며, 본 발명의 개시 내용은 필름 스트레스가 감소되고 기능이 추가된 더욱 스마트하고, 보다 우수하며, 비용 효율적인 인터포저가 어셈블리 플랫폼으로 사용될 수 있게 하도록 기여하고자 한다.
종래 기술의 상술한 및 기타 결함을 고려하여, 본 발명의 목적은 집적회로 그 자체를 변형할 필요없이 로컬 에너지 저장장치 및/또는 디커플링을 제공하는 것이다.
본 발명의 제 1 태양에 따르면, 인터포저 디바이스를 통해 제 1 집적회로와 디바이스 기판을 상호연결하기 위해 상기 집적회로와 상기 디바이스 기판 사이에 배치하기 위한 인터포저 디바이스로서, 상기 인터포저 디바이스는: 전기절연성 표면부를 갖는 인터포저 기판; 상기 인터포저 기판을 통해 뻗어 있는 복수의 도전성 공도; 상기 인터포저 기판의 상기 전기절연성 표면부 상에 제공되고, 상기 공도에 도전적으로 연결되며, 상기 집적회로 및 상기 디바이스 기판 중 적어도 하나와 연결을 위해 연결 위치들을 정의하는 도체 패턴; 및 나노구조 에너지 저장장치를 포함하고, 상기 나노구조 에너지 저장장치는: 상기 인터포저 기판의 상기 전기절연성 표면부 상에 제공된 적어도 하나의 제 1 복수의 도전성 나노구조물; 상기 제 1 복수의 도전성 나노구조물 내에 각각의 나노구조물을 매설한 전도제어물질; 상기 제 1 복수의 나노구조물에 있는 각각의 나노구조물에 연결된 제 1 전극; 및 상기 전도제어물질에 의해 상기 제 1 복수의 나노구조물에 있는 각각의 나노구조물로부터 분리된 제 2 전극을 포함하고, 상기 제 1 전극 및 상기 제 2 전극은 상기 나노구조 에너지 저장장치와 상기 집적회로의 전기연결을 허용하도록 구성되는 인터포저 디바이스가 제공된다.
제 1 전극은 나노구조물에 도전적으로 연결되어 DC 전류가 제 1 전극으로부터 나노구조물로 흐를 수 있다.
인터포저 기판은 절연재료 또는 재료 조성물로 제조될 수 있다. 대안으로, 인터포저 기판은 적어도 나노구조물이 제공되는 인터포저 기판의 절연 표면부를 형성하기 위한 도전성 또는 반도전성 베이스 및 절연 코팅을 포함할 수 있다. 실시예에서, 절연 표면부는 인터포저 기판의 전체 표면일 수 있다. 예를 들어, 인터포저 기판의 베이스 재료는 Si/도핑된 Si, GaAs, SiC 또는 InP일 수 있고, 절연 코팅은 예를 들어 산화물, 질화물 또는 절연 폴리머일 수 있다. 도전성 또는 반도전성 기판 베이스를 갖는 실시예에서, 절연 유전체층은 원치 않는 단락 회로 또는 전기 누설을 피하기 위해 다른 금속 공도 및 재배선 라인 또는 층을 서로(그리고 가능하게는 도전성 또는 반도전성 베이스로부터) 절연시키는 역할을 한다. 이러한 경우에 유전체층은 이점적으로는 플라즈마 CVD 증착되거나 ALD 증착되거나 스핀 온 글래스 코팅될 수 있거나 표준 반도체 처리 방법에 사용되는 표준 산화 또는 질화 공정을 사용하여 기판으로부터 산화 또는 질화를 통해 성장될 수 있다. 인터포저 기판이 전체적으로 절연재료로 제조되는 실시예에서, 적절한 재료는 유리, 다양한 폴리이 미드, 알루미나, 및 SU-8과 같은 에폭시계 재료를 포함한다. 인터포저 기판을 관통하는 도전성 공도에는 이점적으로 인터포저 기판으로의 금속의 확산을 막기 위해 확산 장벽층 또는 유전체 장벽층이 제공될 수 있다.
전도제어물질은 에너지를 저장하기 위해 제 1 전극과 제 1 복수의 나노구조물 내의 나노구조물 사이의 전기적 전도전을 제어하는, 가령 방지하는 임의의 물질로 이해해야 한다.
본 발명은 로컬 에너지 저장장치 및/또는 효율적이고 컴팩트한 디커플링이 나노구조 에너지 저장장치를 포함하는 인터포저 디바이스를 사용하여 편리하게 제공될 수 있다는 사실에 기초한다. 이러한 식으로, 비싸고 공간을 소비하는 외부 부품 필요없이 상당한 에너지 저장기능을 제공할 수 있다. 또한, 로컬 에너지 저장 기능은 기존의 집적회로에 제공될 수 있다. 더욱이, 인터포저 디바이스는 전형적인 집적회로보다 높은 온도에서 처리될 수 있어, 나노구조물의 구성을 보다 자유롭게및/또는 보다 비용 효율적으로 처리하게 할 수 있다.
따라서, 실시예에서, 본 발명은 커패시터 및 에너지 저장 요건 모두를 충족시키는 에너지 저장장치가 되도록 맞출 수 있는 집적 커패시터 인터포저 디바이스를 가능하게 하는 것을 고려한다. 본 발명에 따른 인터포저 디바이스의 실시예들은 또한 소정의 회로 요구 또는 어셈블리 요건에 필요한 커패시턴스 에너지 밀도를 맞추기에 적합할 것이 고려된다. 따라서, 본 발명의 실시예는 설계 및 기하학적 프로파일의 자유도, 비용 효율적인 처리 및 산업적 확장성을 가능하게 한다. 실시예에서, 본 발명은 또한 전극 특성들, 중요한 유효 표면적 향상 및 전하 저장장치들의 기하학적 프로파일의 제어에 영향을 미치는 전극재료로서 나노구조물의 성장을 제어할 수 있게 한다.
다양한 실시예에 따르면, 제 1 복수의 도전성 나노구조물 내의 도전성 나노구조물은 인터포저 기판 상에 성장된 수직 나노구조물일 수 있다. 성장된 나노구조물의 사용으로 나노구조물의 특성이 광범위하게 맞춰질 수 있다. 예를 들어, 성장 조건은 각 나노구조물의 큰 표면적을 제공하는 형태를 얻기 위해 선택될 수 있으며, 이는 차례로 나노구조 에너지 저장장치의 에너지 저장용량을 증가시킬 수 있다.
나노구조물은 유리하게는 카본 나노파이버, 카본 나노튜브 또는 카바이드 유도 카본 나노구조물와 같은 카본 나노구조물일 수 있다.
다양한 실시예에 따르면, 제 1 전극은 인터포저 기판과 제 1 복수의 도전성 나노구조물 내의 각각의 나노구조물 사이에 배치될 수 있다. 이들 실시예에서, 제 1 복수의 나노구조물 내의 나노구조물은 제 1 전극, 즉 도전성 물질로부터 성장될 수 있다.
실시예에 따르면, 전도제어물질은 유리하게는 제 1 복수의 도전성 나노구조물 내의 각 나노구조물 상에 컨포멀 코팅으로서 배치될 수 있다.
실시예에 따르면, 제 2 전극은 전도제어물질을 덮을 수 있다.
일부 실시예에서, 제 1 전극은 제 1 복수의 나노구조물 내의 나노구조물과 인터포저 기판의 절연 표면부 사이의 연속 전극층일 수 있고, 제 2 전극은 전도제어물질을 덮는 연속 전극층일 수 있어, 제 2 전극이 전도제어물질에 의해 제 1 복수의 나노구조물로부터 분리된다. 이들 실시예에서, 전도제어물질은 유리하게는 제 2 전극의 매우 큰 총 면적을 제공하기 위해 나노구조물과 실질적으로 일치할 수 있다.
또한, 다양한 실시예에 따르면, 나노구조 에너지 저장장치는 전도제어물질에 매설된 제 2 복수의 도전성 나노구조물을 더 포함할 수 있다. 제 1 복수의 나노구조물 내의 나노구조물에 관해서, 제 2 복수의 나노구조물 내의 나노구조물은 인터포저 기판 상에 유리하게 성장될 수 있다.
이러한 실시예에서, 제 2 전극은 제 2 복수의 나노구조물 내의 각각의 나노구조물에 도전적으로 연결될 수 있다.
일부 실시예들에서, 제 2 전극은 인터포저 기판과 제 2 복수의 도전성 나노구조물 내의 각각의 나노구조물 사이에 배치될 수 있다.
제 2 복수의 도전성 나노구조물 내의 각각의 나노구조물은 유리하게는 제 2 전극으로부터 성장될 수 있다.
제 2 전극 또는 제 2 전극의 일부분은 제 2 복수의 나노구조물 내의 나노구조물의 팁에 대신 연결될 수 있다. 이러한 실시예에서, 나노구조물은 성장되고, 전도제어물질에 매설되며, 전도제어물질의 제거에 의해, 예를 들어 건조 또는 습식 에칭 또는 연마를 통해 나노구조물의 팁이 노출될 수 있다.
다른 실시예에 따르면, 제 1 전극 또는 제 1 전극의 일부는 또한 제 1 복수의 나노구조물에서 나노구조물의 팁에 연결될 수 있다. 이러한 실시예에서, 나노구조물은 성장되고, 전도제어물질에 매설되며, 전도제어물질의 제거에 의해, 예를 들어 건조 또는 습식 에칭 또는 연마를 통해 나노구조물의 팁이 노출될 수 있다. 따라서, 제 1 전극 및 제 2 전극 모두가 나노구조물의 성장 후에 제공될 수 있다.
다양한 실시예에 따르면, 나노구조 에너지 저장장치는 나노구조 캐패시터 일 수 있고, 전도제어물질은 유전물질일 수 있다. 나노구조 캐패시터에서, 전도제어물질은 제 1 복수의 나노구조물에서 도전성 나노구조물로부터 제 2 전극으로의 전기 전도를 방지함으로써 에너지 저장을 제공한다. 따라서, 에너지는 나노구조-유전체 경계면에 전하의 축적을 통해 저장될 수 있다. 유전체는 바람직하게는 소위 고유전율 유전체일 수 있다. 고유전율 유전체 재료는, 예를 들면, HfOx, TiOx, TaOx 또는 다른 잘 알려진 고유전율 유전체일 수 있다. 대안으로, 유전체는 예를 들어, 폴리프로필렌, 폴리스틸렌, 폴리(p-크실릴렌), 파릴렌(parylene)등 의 폴리머계일 수 있다. 또한, SiOx, SiNx 등과 같은 다른 잘 알려진 유전체 재료가 전도제어층으로서 또한 사용될 수 있다. 임의의 다른 적절한 전도제어물질이 적절히 사용될 수 있다. 전도제어물질은 CVD, 열처리, ALD 또는 스핀 코팅 또는 스프레이 코팅 또는 산업에서 사용되는 임의의 다른 적합한 방법을 통해 증착될 수 있다.
다른 실시예에 따르면, 나노구조 에너지 저장장치는 나노구조 배터리일 수 있고, 전도제어물질은 고체 전해질일 수 있다. 나노구조 배터리에서, 전도제어물질은 고체 전해질을 통한 이온을 수송하게 함으로써 에너지 저장을 제공한다. 고체 전해질은 가령 스트론튬 티타네이트, 이트리아 안정화 지르코니아, PMMA, KOH 등의 전해질로서 작용하는 고체 결정, 세라믹, 가넷 또는 폴리머 또는 겔의 선택된 형태일 수 있다.
본 발명의 다양한 실시예에 따른 인터포저 디바이스는 비교적 대량의 에너지를 저장하여 인터포저 디바이스에 연결된 집적회로의 작동을 위해 나노구조 에너지 제공장치가 에너지를 제공하도록 구성될 수 있다. 다른 실시예에 따르면, 나노구조 에너지 제공장치는, 예를 들어, 나노구조 에너지 공급장치가 전압 고조파 또는 일시적인 변동으로부터 DC 라인에 방해를 제한하는 RF 주파수에 대한 전기적 단락으로서 작용하는 디커플링 커패시터로서 기능하도록 하는데 필요한 비교적 소량의 에너지를 저장하도록 구성될 수 있다. 또 다른 실시예에 따르면, 인터포저 디바이스는 서로 다른 기능을 제공할 수 있는 복수의 나노구조 에너지 공급장치를 포함할 수 있다.
또한, 본 발명의 다양한 실시예에 따른 인터포저 디바이스는, 상기 인터포저 디바이스의 도전 공도 및/또는 도체 패턴에 전기적으로 연결된 집적회로를 더 포함하는 전자부품에 이점적으로 포함될 수 있다.
전자 부품은 휴대용 전자장치와 같은 전자장치에 포함될 수 있다.
본 발명의 또 다른 태양에 따르면, 전기절연 표면부를 갖는 기판; 인터포저 기판의 전기절연 표면부 상에 제공된 적어도 하나의 제 1 도전성 나노구조물; 상기 제 1 복수의 도전성 나노구조물 내에 각 나노구조물을 매설하는 전도제어물질; 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물에 연결된 제 1 전극; 및 상기 전도제어물질에 의해 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물로부터 분리된 제 2 전극을 포함하고, 상기 제 1 전극 및 상기 제 2 전극은 상기 에너지 저장장치와 외부 장치의 전기적 연결을 허용하도록 구성되는 에너지 저장장치가 제공된다.
실시예에서, 에너지 저장장치(또는 상술한 인터포저 디바이스)는 전자장치(스마트폰, 랩탑, 센서 또는 임의의 다른 휴대용 배터리 구동장치)의 에너지 공급 시스템에 포함될 수 있다. 에너지 저장장치(또는 인터포저 디바이스)는 전자장치의 배터리에 직접 연결될 수 있고/있거나 전자장치의 에너지 관리시스템에 포함될 수 있어, 에너지 저장장치가 전기에너지를 받아 저장하고, 필요할 때 저장된 전기에너지를 전자장치에 공급할 수 있다. 특히, 이러한 저장된 에너지는 통상적인 배터리 수명을 연장하고/하거나 전력 관리 시스템을 개선하고/하거나 원치 않는 전력 서지 또는 리플(전압 잡음)을 처리하여 필요한 추가 전력이 즉각 제공될 수 있도록 사용될 수 있다.
본 발명의 제 2 태양에 따르면, 인터포저를 통해 제 1 집적회로와 디바이스 기판을 상호연결하기 위해 상기 집적회로와 상기 디바이스 기판 사이에 배치하기 위한 인터포저 디바이스를 제조하는 방법으로서, 복수의 도전 공도가 상기 인터포저 기판을 통해 뻗어 있는 전기절연성 표면부 및 인터포저 기판의 상기 전기절연성 표면부 상에 도체 패턴을 갖는 인터포저 기판을 제공하는 단계; 상기 인터포저 기판의 상기 전기절연성 표면부 상에 적어도 제 1 복수의 도전성 나노구조물을 형성하는 단계; 전도제어물질 내에 상기 제 1 복수의 도전성 나노구조물 내에 각각의 나노구조물을 매설하는 단계; 상기 제 1 전극이 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물에 전기적으로 연결되고, 상기 제 1 전극이 상기 집적회로에 연결되도록 구성되는 제 1 전극을 제공하는 단계; 및 상기 제 2 전극이 상기 전도제어물질에 의해 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물로부터 분리되고, 상기 제 2 전극이 상기 집적회로에 연결될 수 있도록 구성된 제 2 전극을 제공하는 단계를 포함하고, 상기 도체 패턴은 상기 공도에 도전적으로 연결되고, 상기 집적회로 및 상기 디바이스 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 인터포저 디바이스를 제조하는 방법이 제공된다.
본 발명의 다양한 실시예에 따른 방법의 단계는 반드시 특정 순서로 수행될 필요는 없으며, 예를 들어 제 1 및 제 2 전극이 제공되기 전에 나노구조물이 형성 될 수 있음을 주목해야 한다. 대안으로, 제 1 및 제 2 전극 중 하나 또는 둘 모두가 나노구조물의 형성 이전에 제공될 수 있다.
전극은 포토리소그래피, 스퍼터링, 증착, 전기 주조, 실리사이드화 등과 같은 임의의 적절한 방식으로 제공될 수 있다.
실시예에 따르면, 적어도 하나의 제 1 복수의 도전성 나노구조물을 형성하는 단계는 인터포저 기판 상에 패턴화된 촉매층을 제공하는 단계; 및 상기 촉매층으로부터 상기 제 1 복수의 도전성 나노구조물 내의 각각의 나노구조물을 성장시키는 단계를 포함할 수 있다. 일부 실시예에 따르면, 전극은 촉매층과 동일한 재료일 수 있다. 일부 실시예에 따르면, 촉매층은 나노구조물을 성장시키는 촉매로서 촉매층의 상단부 및 전극으로 사용하기 위한 바닥부를 이용할 정도로 충분히 두꺼운 것이 편리하다.
본 발명의 이 제 2 태양을 통해 얻어진 다른 실시예 및 효과는 본 발명의 제 1 태양에 대해 상술된 태양과 대체로 유사하다.
본 발명의 내용에 포함됨.
본 발명의 예시적인 실시예를 도시한 첨부도면을 참조로 본 발명의 이들 및 다른 태양을 보다 상세하게 설명한다.
도 1은 전자 어셈블리의 형태로 본 발명의 예시적인 실시예에 따른 인터포저 디바이스용 애플리케이션을 개략적으로 도시한다.
도 2a-b는 본 발명에 따른 인터포저 디바이스에 포함된 나노구조 에너지 저장장치의 2가지 실시예를 개략적으로 도시한다.
도 3은 본 발명에 따른 인터포저 디바이스에 포함된 나노구조 에너지 저장장치의 다른 실시예를 개략적으로 도시한다.
도 4 내지 도 9는 도 1의 인터포저 디바이스의 상이한 실시예를 개략적으로 도시한다.
도 1은 전자 어셈블리의 형태로 본 발명의 예시적인 실시예에 따른 인터포저 디바이스용 애플리케이션을 개략적으로 도시한다.
도 2a-b는 본 발명에 따른 인터포저 디바이스에 포함된 나노구조 에너지 저장장치의 2가지 실시예를 개략적으로 도시한다.
도 3은 본 발명에 따른 인터포저 디바이스에 포함된 나노구조 에너지 저장장치의 다른 실시예를 개략적으로 도시한다.
도 4 내지 도 9는 도 1의 인터포저 디바이스의 상이한 실시예를 개략적으로 도시한다.
본 발명의 상세한 설명에서, 에너지 저장장치의 다양한 실시예는 주로 나노구조 캐패시터 형태의 나노구조 에너지 저장장치를 포함하는 에너지 저장 인터포저 디바이스를 참조로 설명된다.
이는, 예를 들어, 나노구조 배터리 또는 나노구조물 커패시터 및 나노구조 배터리를 포함하는 인터포저 디바이스를 동등하게 포함하는 본 발명의 범위를 결코 제한하지 않는다는 것을 알아야 한다. 또한, 인터포저 기판은 반도체 또는 도전성 기판 베이스 및 상기 기판 베이스를 적어도 부분적으로 덮는 절연 표면 코팅을 포함할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 단순화된 인쇄회로기판(PCB)(2), 집적회로(IC)(3) 및 에너지 저장 인터포저 디바이스(4) 형태의 디바이스 기판을 포함하는 전자 어셈블리를 개략 도시한 것이다.
PCB는 PCB 기판(7) 상에 형성된 PCB 연결패드(6)를 포함하고, IC(3)는 IC 연결패드(9)를 포함한다. 도 1에 개략적으로 도시된 바와 같이, IC 연결패드(9) 사이의 간격은 PCB 연결패드(6) 사이 간극보다 상당히 더 작다.
도 1의 인터포저 디바이스(1)는 여기서 전기절연재료로 제조된 기판으로서 제공된 인터포저 기판(11), 상기 인터포저 기판(11)을 통해 뻗어 있는 복수의 공도(12), 도체 패턴(13), 및 나노구조 에너지 저장장치(14)를 포함한다.
도체 패턴(13)은 공도(12)에 도전적으로 연결되고 IC(3) 및 PCB(2)와의 연결을 위한 연결 위치를 정의하도록 구성된다. 도 1에서, 이는 IC 연결패드(9)로의 연결을 위해 제 1 범프 세트(15)로부터 공도(12)로 뻗어 있는 도체들로 예를 들고 있으며, 여기서 공도는 인터포저 기판(11)을 통해 PCB 연결패드(6)에 연결하기 위한 제 2 범프 세트(17)와 직접 연결된다.
나노구조 에너지 저장장치(14)는 적어도 제 1 복수의 도전성 나노구조물 및 나노구조물을 내장하는 전도제어물질을 포함한다. 이들 구조는 도 1에 명확히 도시되지는 않았지만, 도 2a-b 및 도 3을 참조로 하기에 더 상세하게 설명할 것이다.
전술한 도전성 나노구조물 및 전도제어물질 이외에, 나노구조 에너지 저장장치(14)는 제 1 전극(19) 및 제 2 전극(20)을 포함한다. 도 1의 예에서, 제 1 전극(19) 및 제 2 전극(20)은 인터포저 기판(11) 및 나노구조물 사이에 제공된다. 또한, 제 1 전극(19)과 제 2 전극(20)은 서로 얽혀 있다. 또한, 제 1 전극(19) 및 제 2 전극(20)은 나노구조 에너지 저장장치(14)와 PCB 연결패드(6) 및 IC 연결패드(9) 모두에 전기 연결을 허용하도록 구성된다. 따라서, 나노구조 에너지 저장장치(14)는 가령 PCB 연결패드로부터 제공된 전기 에너지에 의해 충전되어 IC 연결패드(9)를 통해 IC(3)로 방출될 수 있다. 따라서, 인터포저 디바이스(4)는 이에 연결된 IC(3)의 전하 저장장치로서 기능할 수 있다.
다른 많은 전극 구성들이 가능하며 특정 응용분야에 따라 유리할 수 있음을 알아야 한다. 집적회로 및 디바이스 기판 모두에 대한 전기 연결을 허용하는 제 1 및 제 2 전극의 구성은 전극 구성에 관계없이 유리할 수 있음을 또한 알아야 한다.
도 2a는 전도제어물질이 부분적으로 제거되어 나노구조 에너지 저장장치(14)에 포함된 나노구조물의 일부를 노출시키는, 도 1의 나노구조 에너지 저장장치(14)의 개략적인 평면도이다.
도 2a를 참조하면, 나노구조 에너지 저장장치(14)는 제 1 전극(19) 상에 형성된 제 1 복수의 도전성 나노구조물(25) 및 제 2 전극(20) 상에 형성된 제 2 복수의 도전성 나노구조물(27)을 포함한다. 모든 나노구조물은 전도제어물질(29)에 들어 있다. 이 예에서, 나노구조 에너지 저장장치(14)는 나노구조 캐패시터일 수 있고, 이 경우 전도제어물질(29)은 소위 고유전율 유전체와 같은 유전체 물질일 수 있다. 도 2a에 개략적으로 나타낸 바와 같이, 제 1 전극(19)은 제 1 PCB 연결패드(6a) 및 제 1 IC 연결패드(9a)에 연결될 수 있고, 제 2 전극(20)은 제 2 PCB 연결패드(6b) 및 제 2 IC 연결패드(9b)에 연결될 수 있다.
도 2b는 인터포저 기판(11)의 전기절연 표면부로부터 성장된 제 1 복수의 나노구조물(25) 및 제 2 복수의 나노구조물(27)를 포함하는 도 2a의 나노구조 에너지 저장장치(14)의 다른 실시예를 개략적으로 도시한 측면에서 본 횡단면도이다. 특히, 나노구조물은 패턴화되지 않은(균일한) 촉매층으로부터 또는 도 2b에 개략적으로 도시된 바와 같이 패턴화된 촉매층(31)으로부터 필름/포레스트로서 성장되었을 수 있다.
나노구조물은 전도제어물질(29)에 매설되어 있으나, 예를 들어 전도제어물질(29)의 연마 또는 에칭을 통해 나노구조물의 팁이 노출된다. 제 1 복수의 나노구조물 내의 나노구조물(25)의 팁(33) 위에, 제 1 전극(19)은 상기 제 1 전극(19)과 제 1 복수의 나노구조물 내의 각각의 도전성 나노구조물(25) 간에 전기 접촉을 달성하도록 제공된다. 제 2 복수의 나노구조물 내의 나노구조물(27)의 팁(35) 위에, 제 2 전극(20)은 상기 제 2 전극(20)과 제 2 복수의 나노구조물 내의 각각의 도전성 나노구조물(27) 간에 전기 접촉을 달성하도록 제공된다.
도 3은 도 1의 나노구조 에너지 저장장치(14)의 다른 실시예를 개략적으로 도시하는 측면에서 본 횡단면도이다. 도 3의 실시예에서, 제 2 복수의 나노구조물은 없지만 모든 나노구조물(25)는 제 1 전극(19) 상에 형성된 상술한 제 1 복수의 나노구조물에 속한다. 또한, 전도제어물질(29)은 나노구조물(25) 상에 컨포멀 코팅으로 제공되고, 제 2 전극(20)은 전도제어물질(29) 상에 컨포멀 코팅으로 형성된다.
도 4 내지 도 9는 주로 나노구조 에너지 저장장치(14)의 상이한 가능한 위치 및 연결을 예시하기 위한 도 1의 에너지 저장장치(4)의 다양한 실시예의 개략적 인 횡단면도이다.
먼저, 도 4를 참조하면, 나노구조물-전도제어물질 어셈블리(30)가 인터포저 기판(11)에 매설되고, 제 1 전극(19)은 인터포저 기판(11)을 관통하는 공도 연결부를 포함한다.
도 5에서, 나노구조물-전도제어물질 어셈블리(30)가 다시 인터포저 기판(11)에 매설된다. 그러나, 여기서, 제 1 전극(19) 및 제 2 전극(20)은 모두 나노구조물-전도제어물질 어셈블리(30)의 상부에 적어도 부분적으로 제공된다.
도 6에서, 나노구조물-전도제어물질 어셈블리(30)는 PCB(2)에 대향하는 인터포저(4)의 측면에 배치된다.
도 7은 제 1 전극(19) 및 제 2 전극(20)이 부분적으로는 나노구조물-전도제어물질 어셈블리(30) 상에 그리고 부분적으로는 직접적으로 인터포저 기판(11) 상에 있는 도 5의 인터포저(4)의 변형을 개략적으로 도시한 것이다.
도 8 및 도 9는 인터포저(4)의 일측면 상에 나노구조물-전도제어물질 어셈블리(30)가 배치되고 제 1 전극(19) 및 제 2 전극(20)이 모두 인터포저 기판(11)을 통해 인터포저(4)의 타측면으로 경로가 정해진다. 이 도면에서, 연결 위치(15)는 도전성 나노구조물에 의해 적어도 부분적으로 형성된다.
상술한 실시예들 중 어느 하나는 산업에서 사용되는 웨이퍼 레벨 공정 및 패널 레벨 공정에서 제조하기에 적합하다. 이들은 각각 웨이퍼 레벨 인터포저 프로세싱 및 패널 레벨 인터포저 프로세싱으로 편리하게 착수될 수 있다. 웨이퍼 레벨 처리에서 전형적으로 2인치 내지 12인치 웨이퍼 크기 범위의 원형 기판이 사용된다. 패널 레벨 처리에서, 크기는 기계 용량에 의해 정의되며, 통상적으로 12 내지 100인치를 포함하나 이에 국한되지는 않는 더 큰 크기 범위의 원형 또는 직사각형 또는 정사각형일 수 있다. 패널 레벨 처리는 일반적으로 스마트 TV를 제작하는데 사용된다. 따라서, 크기는 TV 크기 이상이 될 수 있다. 인터포저 기판 크기가 클수록 어셈블리를 위해 반도체 산업에서 사용되는 개개의 인터포저 기판에 대해 비용면에서 효과적이게 된다. 웨이퍼 레벨 공정에 대한 태양에서, 상술한 실시예 중 적어도 하나는 반도체 공정 주조시 웨이퍼 레벨로 처리된다. 다른 태양에서, 패널 레벨 프로세스들에 대해, 상술한 실시예들 중 적어도 하나는 패널 레벨 프로세싱을 사용하여 처리된다. 설계 요건에 따라, 처리 후, 인터포저 웨이퍼 또는 패널 레벨 웨이퍼는 표준 다이싱, 플라즈마 다이싱 또는 레이저 컷팅을 이용하여 더 작은 조각으로 절단된다. 다른 태양에서, 다이싱, 플라즈마 다이싱 또는 레이저 컷팅은 칩/다이가 웨이퍼 또는 패널 레벨에서 인터포저 상에 어셈블리된 후에 행해진다. 이러한 싱귤 레이션 공정 단계는 필요에 따라 인터포저의 형상 및 크기에 맞게 형성되도록 다이싱 또는 플라즈마 다이싱 또는 레이저 컷팅을 통해 구성될 수 있다.
상술한 인터포저 실시예 중 어느 하나의 사용 태양에서, 에너지 저장 인터포저는 스마트폰, 랩탑, 센서 또는 임의의 다른 휴대용 배터리 구동장치와 같은 디바이스에서 배터리 및/또는 전력관리장치와 편리하게 연결될 수 있어 본 발명에 따른 인터포저가 에너지를 저장할 수 있게 된다. 이러한 저장된 에너지는 통상적인 배터리 수명을 연장하고/하거나 전력관리시스템을 개선하고/하거나 원하지 않는 전력 서지 또는 리플(전압 노이즈)을 처리하여 필요한 추가 전력이 즉각 제공될 수 있도록 사용될 수 있다.
또한, 하기의 정보가 제공된다:
일 태양에서, 제조된 캐패시터는 전압 고조파(들) 또는 일시적 변동으로부터 DC 라인 상에 교란을 제한하며 RF 주파수에 대한 전기 단락으로서 작용하는 역할을 하는 디커플링 커패시터로서 사용될 수 있다.
디커플링 커패시터는 DC 라인을 가능한 한 디바이스 가까이에서 접지에 연결할 때 가장 적합하다. 따라서, 본 발명에서, 태양들 중 하나는 인터포저의 표면상의 2개의 재배선 연결라인 사이에 그러한 커패시터를 위치시키거나 제조하는 것이다. 또 다른 태양에서, 커패시터는 인터포저의 두께 내에 또는 인터포저의 오목한 형태에 또는 인터포저의 바닥면에 위치되거나 제조될 수 있다.
커패시터를(DC 블록과 유사하게) 필터링 커패시터로 사용하는 또 다른 태양에서는 RF 라인과 직렬 연결로 위치해야 하며 인터포저의 공도 내에 또는 표면 중 하나에 집적될 수 있어야 한다.
필터링 또는 디커플링 캐패시터의 일 태양에서, 이들은 완전 고체상태장치 일 수 있다. 그러므로, 디바이스는 하부 전극상에 연결되거나 성장된 나노구조물로 만들어져야 하며, 그 후에 절연층이 PVD, CVD, ALD에 의해 증착되고, 그 후에 상단 전극이 PVD, CVD, ALD 또는 도금을 사용하여 형성된다.
캐패시터를 저장장치로 사용하는 또 다른 태양에서, 액체, 폴리머 또는 겔은 서로의 상부에 위치하거나 단순히 엇갈려 배치된 2개의 전극을 연결하는 전해질로서 사용될 수 있다.
본 발명의 다른 태양에는, 상기 인터포저 디바이스를 통해 상기 제 1 집적회로 및 상기 장치 기판을 상호 연결하기 위해 집적회로와 장치 기판 사이에 배치하기위한 인터포저 디바이스로서, 상기 인터포저는 인터포저 기판; 상기 인터포저 기판을 통해 뻗어 있는 복수의 도전성 공도들; 상기 공도에 도전적으로 연결되고 상기 집적회로 및 상기 장치 기판 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 상기 인터포저 기판상의 도체 패턴; 및 마이크로 범프들 중 적어도 하나에 형성된 복수의 나노구조물을 포함하고, 상기 마이크로 범프들은 상기 집적회로 및 장치 기판의 전기 연결을 허용하도록 구성되는 인터포저 디바이스가 개시된다.
일부 구현 예에서, 두꺼운 촉매층은 나노구조물을 성장시킬 뿐만 아니라 연결 전극으로 사용되기도 한다. 이러한 구현에서, 촉매는 니켈, 철, 백금, 팔라듐, 니켈-실리사이드, 코발트, 몰리브덴, 금 또는 이들의 합금의 두꺼운 층일 수 있거나 주기율표의 다른 물질과 결합될 수 있다.
본 발명의 일 태양에서, 하나 이상의 나노구조물을 제조하는 방법은 기판의 상부 표면 상에 도전성 보조층을 증착시키는 단계; 상기 도전성 보조층 위에 패턴화된 촉매층을 증착시키는 단계; 촉매층 상에 하나 이상의 나노구조물을 성장시키는 단계; 및 하나 이상의 나노구조물 사이 및 그 주위의 도전성 보조층을 선택적으로 제거하는 단계를 포함한다. 일부 구현 예에서, 촉매층은 증착된 후에 패턴화된다. 일부 구현 예에서, 기판은 그 상부 표면과 함께 연장되고 도전성 보조층로 덮인 금속 하부층을 추가로 포함한다. 일부 구현 예에서, 금속 하부층은 패턴화된다. 일부 구현 예에서, 금속 하부층은 Cu, Ti, W, Mo, Co, Pt, Al, Au, Pd, P, Ni, 실리사이드 및 Fe로부터 선택되는 하나 이상의 금속을 포함한다. 일부 구현 예에서, 금속 하부층은 TiC, TiN, WN 및 AlN으로부터 선택되는 하나 이상의 도전성 합금을 포함한다. 일부 구현 예에서, 금속 하부층은 하나 이상의 도전성 폴리머를 포함한다.
여기에 설명된 기술은 보조층과 같이 여러 가지 다른 재료로 활용될 수 있다. 보조층의 에칭 과정에서 나노구조물이 자기 정렬 마스크층으로 사용될 수 있도록 보조층 재료와 에칭 파라미터를 선택하는 것이 중요하다. 보조층 재료의 선택은 보조층 아래에 있는 재료에 따라 달라질 수 있다.
또한, 선택적 제거 프로세스는 성장된 나노구조물 사이의 원하지 않는 촉매 잔류물을 제거하는 데에도 사용될 수 있기 때문에, 보조층은 또한 촉매일 수 있다.
촉매는 니켈, 철, 백금, 팔라듐, 니켈-실리사이드, 코발트, 몰리브덴, 금 또는 이들의 합금일 수 있거나 다른 물질(예를 들어, 실리콘)과 결합될 수 있다. 촉매는 선택적일 수 있는데, 본원에 설명된 기술은 또한 나노구조물용의 촉매가 없는 성장 공정에 적용될 수 있기 때문이다. 촉매는 또한 촉매 입자의 스핀 코팅을 통해 증착될 수 있다.
일부 구현 예에서, 촉매층은 나노구조물을 성장시키킬 뿐만 아니라 연결 전극으로 사용되기도 한다. 이러한 구현 예에서, 촉매는 니켈, 철, 백금, 팔라듐, 니켈-실리사이드, 코발트, 몰리브덴, 금 또는 이들 합금의 두꺼운 층일 수 있거나 주기율표의 다른 물질과 결합될 수 있다.
일부 구현 예에서, 증착 중 어느 하나는 증발, 도금, 스퍼터링, 분자선 에피 택시, 펄스 레이저 증착, CVD, ALD, 스핀-코팅 또는 스프레이 코팅으로부터 선택된 방법에 의해 수행된다. 일부 구현 예에서, 하나 이상의 나노구조물은 탄소, GaAs, ZnO, InP, InGaAs, GaN, InGaN 또는 Si를 포함한다. 일부 구현 예에서, 하나 이상의 나노구조물은 나노파이버, 나노튜브 또는 나노와이어를 포함한다. 일부 구현 예에서, 도전성 보조층은 반도체, 도전성 폴리머 및 합금으로부터 선택된 물질을 포함한다. 일부 구현 예에서, 도전성 보조층은 두께가 1 nm 내지 100 마이크론이다. 일부 구현 예에서, 하나 이상의 나노구조물은 플라즈마에서 성장된다.
일부 구현 예에서, 하나 이상의 나노구조물은 카바이드 유도 탄소이다. 일부 구현 예에서, 에칭으로 도전성 보조층을 선택적으로 제거한다. 일부 구현 예에서, 에칭은 플라즈마 건식 에칭이다. 일부 구현 예에서, 에칭은 전기 화학적 에칭이다. 일부 구현 예에서, 에칭은 광화학 열분해 에칭이다. 일부 구현 예에서, 에칭은 열분해 에칭이다. 일부 구현 예에서, 상기 방법은 도전성 보조층과 촉매층 사이에 추가층을 증착하는 단계를 더 포함한다.
일 태양에 따르면, 복수의 나노구조물을 성장시키는 방법은 전극의 평균 입자 크기와 다른 평균 입자 크기를 갖는 입자를 포함하는 촉매층을 전극 상에 증착시켜 상기 하부층 및 상기 촉매층을 포함하는 스택을 형성하는 단계; 나노구조물이 형성될 수 있는 온도로 상기 스택층들을 가열하고, 상기 반응물이 상기 촉매층과 접촉하도록 반응물을 포함하는 가스를 제공하는 단계를 포함한다.
일부 구현 예에서, 염소화 공정은 금속 카바이드층으로부터 카본 나노구조물, 가령 TiC로부터 탄소 나노구조물을 유도하는데 사용된다.
일부 구현 예에서, 나노구조물의 성장은 상기 스택층들을 증착시키고 상기 스택층들 상에 나노구조물들을 성장시키는 단계를 포함하는 방법을 사용하여 수행 될 수 있으며, 상기 스택층들은 상기 층들의 상호 확산을 허용하는 물질들을 포함한다. 여기서, 상호 확산된 층은 편의상 나노구조물에 있을 수 있다. 스택층은 상이한 금속, 촉매 금속 또는 금속 합금의 조합일 수 있다.
일 태양에서, 커패시터의 이러한 집적은 커패시터 및/또는 에너지 저장장치의 프로파일 크기, 높이 및 에너지 밀도를 제어함으로써 적합하다. 일 태양에서, 이러한 집적은 나노구조물의 단위 면적당 높은 표면적을 적절하게 가능하게 하는 성장 공정을 통해 성장된 나노구조물의 형태를 제어함으로써 적합하다.
본 발명의 다른 태양에서, 상술된 방법 및 공정 중 어느 하나를 이용하여 제조된 이러한 커패시터 및/또는 에너지 저장 구조물들은 능동 디바이스들에 포함된 다른 집적회로들과 결합해 기판 상에 직접 구현될 수 있다. 이러한 능동 기판은 가령 논리 회로, 마이크로 프로세서, 그래픽 프로세서, ASIC, CMOS 디바이스, FPGA, 아날로그 RF 회로 센서 등일 수 있다. 예로서, 집적회로는 표준 회로 소자들과 별개로, 상술된 방법 중 어느 하나에 따라 제조된 적어도 하나의 커패시터 및 에너지 저장장치를 포함할 수 있다. 이러한 실시예에서, 캐패시터 및/또는 에너지 저장장치는 회로 요건에 따라 메인 회로에 직접 연결된다.
일 태양에서, 커패시터의 이러한 집적은 커패시터 및/또는 에너지 저장장치의 프로파일 크기, 높이 및 에너지 밀도를 제어함으로써 적합하다. 일 태양에서, 이러한 집적은 나노구조물의 단위 면적당 높은 표면적을 적절하게 가능하게 하는 성장 공정을 통해 성장된 나노구조물의 형태를 제어함으로써 적합하다.
본원에 기술된 방법으로, 개별적인 나노구조물, 나노구조물의 어레이 또는 나노구조물의 "포레스트"를 제조하는 것이 가능하다.
"나노구조물"는 나노 미터 크기의 적어도 하나의 치수를 갖는 구조이다.
나노구조물은 탄소, GaAs, ZnO, InP, GaN, InGaN, InGaAs, Si 또는 다른 재료의 나노파이버, 나노튜브 또는 나노와이어를 포함할 수 있다. 나노구조물은 또한 예컨대 TiC로부터의 카바이드 유도 탄소 합금으로부터 나노구조물을 유도함으로써 형성될 수 있다.
당업자는 본 발명이 결코 위에서 설명된 바람직한 실시예들로 제한되지 않는다는 것을 인식한다. 반대로, 첨부된 청구항의 범위 내에서 많은 수정 및 변형이 가능하다.
청구 범위에서, "포함한다"라는 단어는 다른 요소 또는 단계를 배제하지 않으며, 부정관사 "a"또는 "an"은 복수를 배제하지 않는다. 단일 프로세서 또는 다른 유닛은 청구 범위에 언급된 여러 항의 기능을 수행할 수 있다. 특정 측정값이 서로 다른 종속항에서 인용된다는 단순한 사실만으로 이 측정 값의 조합을 활용할 수 없다는 것을 의미하지는 않는다. 컴퓨터 프로그램은 다른 저장장치와 함께 또는 다른 하드웨어의 일부로서 제공되는 광학 저장 매체 또는 고체 상태 매체와 같은 적절한 매체 상에 저장/배포될 수 있지만, 인터넷 또는 다른 유선 또는 무선 통신 시스템과 같은 다른 형태로 배포될 수 있다. 청구 범위 내의 모든 참조 부호는 범위를 제한하는 것으로 해석되어서는 안된다.
Claims (31)
- 인터포저 디바이스를 통해 제 1 집적회로와 디바이스 기판을 상호연결하기 위해 상기 집적회로와 상기 디바이스 기판 사이에 배치하기 위한 인터포저 디바이스로서, 상기 인터포저 디바이스는:
전기절연성 표면부를 갖는 인터포저 기판;
상기 인터포저 기판을 통해 뻗어 있는 복수의 도전성 공도;
상기 인터포저 기판의 상기 전기절연성 표면부 상에 제공되고, 상기 공도에 도전적으로 연결되며, 상기 집적회로 및 상기 디바이스 기판 중 적어도 하나와 연결을 위해 연결 위치들을 정의하는 도체 패턴; 및
나노구조 에너지 저장장치를 포함하고,
상기 나노구조 에너지 저장장치는:
상기 인터포저 기판의 상기 전기절연성 표면부 상에 제공된 적어도 하나의 제 1 복수의 도전성 나노구조물;
상기 제 1 복수의 도전성 나노구조물 내에 각각의 나노구조물을 매설한 전도제어물질;
상기 제 1 복수의 나노구조물에 있는 각각의 나노구조물에 연결된 제 1 전극; 및
상기 전도제어물질에 의해 상기 제 1 복수의 나노구조물에 있는 각각의 나노구조물로부터 분리된 제 2 전극을 포함하고,
상기 제 1 전극 및 상기 제 2 전극은 상기 나노구조 에너지 저장장치와 상기 집적회로의 전기연결을 허용하도록 구성되는 인터포저 디바이스. - 제 1 항에 있어서,
상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나가 상기 인터포저 기판상의 도체 패턴에 포함되는 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 복수의 도전성 나노구조물 내의 상기 도전성 나노구조물은 상기 인터포저 기판의 상기 전기절연성 표면부 상에 성장된 수직 나노구조물인 인터포저 디바이스. - 제 3 항에 있어서,
상기 인터포저 기판의 전기절연성 표면부와 상기 제 1 복수의 도전성 나노구조물 내의 상기 도전성 나노구조물 사이에 촉매층을 더 포함하는 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 인터포저 기판의 전기절연성 표면부와 상기 제 1 복수의 도전성 나노구조물 내의 각각의 나노구조물 사이에 상기 제 1 전극이 배치되는 인터포저 디바이스. - 제 5 항에 있어서,
상기 제 1 복수의 도전성 나노구조물 내의 각각의 나노구조물은 상기 제 1 전극으로부터 성장되는 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 전도제어물질은 상기 제 1 복수의 도전성 나노구조물 내의 각 나노구조물 상에 컨포멀 코팅으로서 배치되는 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 제 2 전극이 상기 전도제어물질을 덮는 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 나노구조 에너지 저장장치는 상기 전도제어물질에 들어 있는 제 2 복수의 도전성 나노구조물을 더 포함하는 인터포저 디바이스. - 제 9 항에 있어서,
상기 제 2 복수의 도전성 나노구조물 내의 상기 도전성 나노구조물은 상기 인터포저 기판의 상기 전기절연성 표면부 상에 성장된 수직 나노구조물인 인터포저 디바이스. - 제 10 항에 있어서,
상기 인터포저 기판의 상기 전기절연성 표면부와 상기 제 2 복수의 도전성 나노구조물 내의 상기 도전성 나노구조물 사이에 촉매층을 더 포함하는 인터포저 디바이스. - 제 10 항에 있어서,
상기 인터포저 기판의 상기 전기절연성 표면부와 상기 제 2 복수의 도전성 나노구조물 내의 각각의 나노구조물 사이에 상기 제 2 전극이 배치되는 인터포저 디바이스. - 제 12 항에 있어서,
상기 제 2 복수의 도전성 나노구조물 내의 각각의 나노구조물은 상기 제 2 전극으로부터 성장되는 인터포저 디바이스. - 제 9 항에 있어서,
상기 전도제어물질은 상기 제 2 복수의 도전성 나노구조물 내의 각각의 나노구조물 상에 컨포멀 코팅으로서 배치되는 인터포저 디바이스. - 제 9 항에 있어서,
상기 제 1 전극은 상기 제 1 복수의 도전성 나노구조물을 덮고, 상기 제 2 전극은 상기 제 2 복수의 도전성 나노구조물을 덮는 인터포저 디바이스. - 제 15 항에 있어서,
상기 제 1 전극은 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물의 팁에 전기적으로 연결되고, 상기 제 2 전극은 상기 제 2 복수의 나노구조물 내의 각각의 나노구조물의 팁에 전기적으로 연결되는 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 도전성 나노구조물은 카본 나노구조물인 인터포저 디바이스. - 제 17 항에 있어서,
상기 도전성 나노구조물은 카본 나노파이버인 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 나노구조 에너지 저장장치는 나노구조 캐패시터이고, 상기 전도제어물질은 유전체 물질인 인터포저 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 나노구조 에너지 저장장치는 나노구조 배터리이고, 상기 전도제어물질은 고체 전해질인 인터포저 디바이스. - 인터포저를 통해 제 1 집적회로와 디바이스 기판을 상호연결하기 위해 상기 집적회로와 상기 디바이스 기판 사이에 배치하기 위한 인터포저 디바이스를 제조하는 방법으로서,
복수의 도전 공도가 인터포저 기판을 통해 뻗어 있는 전기절연성 표면부 및 인터포저 기판의 상기 전기절연성 표면부 상에 도체 패턴을 갖는 인터포저 기판을 제공하는 단계;
상기 인터포저 기판의 상기 전기절연성 표면부 상에 적어도 제 1 복수의 도전성 나노구조물을 형성하는 단계;
전도제어물질 내에 상기 제 1 복수의 도전성 나노구조물 내에 각각의 나노구조물을 매설하는 단계;
제 1 전극이 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물에 전기적으로 연결되고, 상기 제 1 전극이 상기 집적회로에 연결되도록 구성되는 제 1 전극을 제공하는 단계; 및
제 2 전극이 상기 전도제어물질에 의해 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물로부터 분리되고, 상기 제 2 전극이 상기 집적회로에 연결될 수 있도록 구성된 제 2 전극을 제공하는 단계를 포함하고,
상기 도체 패턴은 상기 공도에 도전적으로 연결되고, 상기 집적회로 및 상기 디바이스 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 인터포저 디바이스를 제조하는 방법. - 제 21 항에 있어서,
상기 제 2 전극은 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물을 덮도록 제공되는 인터포저 디바이스를 제조하는 방법. - 제 21 항에 있어서,
상기 인터포저 기판의 상기 전기절연성 표면부 상에 제 2 복수의 도전성 나노구조물을 형성하는 단계;
상기 전도제어물질에서 상기 제 2 복수의 도전성 나노구조물 내에 각각의 나노구조물을 매설하는 단계; 및
상기 제 2 전극이 상기 제 2 복수의 나노구조물 내의 각각의 나노구조물에 전기적으로 연결되는 방식으로 상기 제 2 전극을 제공하는 단계를 더 포함하는 인터포저 디바이스를 제조하는 방법. - 제 23 항에 있어서,
상기 전도제어물질을 상기 제 2 복수의 도전성 나노구조물로부터 부분적으로 제거하여 상기 제 2 복수의 나노구조물에서 나노구조물의 팁을 노출시키는 단계를 더 포함하고,
상기 제 2 전극은 상기 제 2 복수의 도전성 나노구조물을 덮고 상기 노출된 팁과 전기적으로 접촉하도록 제공되는 인터포저 디바이스를 제조하는 방법. - 제 24 항에 있어서,
상기 전도제어물질을 상기 제 1 다수의 도전성 나노구조물로부터 부분적으로 제거하여 상기 제 1 복수의 나노구조물에서 나노구조물의 팁을 노출시키는 단계를 더 포함하고,
상기 제 1 전극은 상기 제 1 복수의 도전성 나노구조물을 덮어 상기 노출된 팁과 전기적으로 접촉하도록 제공되는 인터포저 디바이스를 제조하는 방법. - 제 21 항 내지 제 25 항 중 어느 한 항에 있어서,
상기 적어도 하나의 제 1 복수의 도전성 나노구조물을 형성하는 단계는:
상기 인터포저 기판의 상기 전기절연성 표면부 상에 패턴화된 촉매층을 제공하는 단계; 및
상기 제 1 복수의 도전성 나노구조물에서 각각의 나노구조물을 상기 촉매층으로부터 성장시키는 단계를 포함하는 인터포저 디바이스를 제조하는 방법. - 제 26 항에 있어서,
상기 인터포저 기판의 상기 전기절연성 표면부와 상기 패턴화된 촉매층 사이에 상기 제 1 전극이 배치되는 인터포저 디바이스를 제조하는 방법. - 제 21 항 내지 제 25 항 중 어느 한 항에 있어서,
상기 적어도 하나의 제 1 복수의 도전성 나노구조물을 형성하는 단계는:
상기 인터포저 기판 상에 카바이드층을 제공하는 단계; 및
상기 카바이드층으로부터 물질을 제거함으로써 구멍을 생성하는 단계를 포함하는 인터포저 디바이스를 제조하는 방법. - 삭제
- 삭제
- 삭제
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| US11038011B2 (en) * | 2019-10-29 | 2021-06-15 | Globalfoundries U.S. Inc. | Metal-insulator-metal capacitors including nanofibers |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040108587A1 (en) | 2002-12-09 | 2004-06-10 | Chudzik Michael Patrick | High density chip carrier with integrated passive devices |
| US20070035030A1 (en) | 2005-08-11 | 2007-02-15 | International Business Machines Corporation | Techniques for providing decoupling capacitance |
| US20110140268A1 (en) | 2009-12-16 | 2011-06-16 | Bok Eng Cheah | High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4211210B2 (ja) * | 2000-09-08 | 2009-01-21 | 日本電気株式会社 | コンデンサとその実装構造ならびにその製造方法、半導体装置およびその製造方法 |
| IL155790A0 (en) * | 2000-11-09 | 2003-12-23 | Foc Frankenburg Oil Company Es | A supercapacitor and a method of manufacturing such a supercapacitor |
| US6737699B2 (en) | 2002-06-27 | 2004-05-18 | Intel Corporation | Enhanced on-chip decoupling capacitors and method of making same |
| JP4293437B2 (ja) * | 2003-09-18 | 2009-07-08 | パナソニック株式会社 | キャパシタ内蔵基板及び電子回路用キャパシタ |
| US7268419B2 (en) | 2004-06-17 | 2007-09-11 | Apple Inc. | Interposer containing bypass capacitors for reducing voltage noise in an IC device |
| JP2006073651A (ja) * | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 半導体装置 |
| JP4823213B2 (ja) * | 2005-03-17 | 2011-11-24 | 富士通株式会社 | 半導体パッケージ、およびその製造方法 |
| US7126207B2 (en) | 2005-03-24 | 2006-10-24 | Intel Corporation | Capacitor with carbon nanotubes |
| US7428138B2 (en) * | 2005-10-06 | 2008-09-23 | Intel Corporation | Forming carbon nanotube capacitors |
| KR100836131B1 (ko) * | 2006-10-19 | 2008-06-09 | 삼성전기주식회사 | 나노와이어를 이용한 커패시터 및 그 제조방법 |
| US8385046B2 (en) * | 2006-11-01 | 2013-02-26 | The Arizona Board Regents | Nano scale digitated capacitor |
| CN101896424B (zh) * | 2007-12-12 | 2015-05-13 | 新日铁住金化学株式会社 | 内包金属的树状碳纳米结构物、碳纳米结构体、内包金属的树状碳纳米结构物的制备方法、碳纳米结构体的制备方法以及电容器 |
| WO2009123666A2 (en) | 2007-12-19 | 2009-10-08 | University Of Maryland College Park | High-powered electrochemical energy storage devices and methods for their fabrication |
| US8546930B2 (en) * | 2008-05-28 | 2013-10-01 | Georgia Tech Research Corporation | 3-D ICs equipped with double sided power, coolant, and data features |
| US8263434B2 (en) | 2009-07-31 | 2012-09-11 | Stats Chippac, Ltd. | Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP |
| JP5577670B2 (ja) * | 2009-10-23 | 2014-08-27 | 富士通セミコンダクター株式会社 | 電子回路素子の製造方法 |
| US8426961B2 (en) | 2010-06-25 | 2013-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded 3D interposer structure |
| KR101817159B1 (ko) | 2011-02-17 | 2018-02-22 | 삼성전자 주식회사 | Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법 |
| US8896521B2 (en) * | 2012-04-24 | 2014-11-25 | Qualcomm Mems Technologies, Inc. | Metal-insulator-metal capacitors on glass substrates |
| US8618651B1 (en) | 2012-11-01 | 2013-12-31 | Nvidia Corporation | Buried TSVs used for decaps |
| US9236442B2 (en) | 2012-11-26 | 2016-01-12 | Broadcom Corporation | Integration of chips and silicon-based trench capacitors using low parasitic silicon-level connections |
| US10115844B2 (en) * | 2013-03-15 | 2018-10-30 | Seerstone Llc | Electrodes comprising nanostructured carbon |
| US9396883B2 (en) * | 2013-04-26 | 2016-07-19 | Intel Corporation | Faradaic energy storage device structures and associated techniques and configurations |
| MX2015017285A (es) * | 2013-07-03 | 2016-04-13 | California Inst Of Techn | Estructura híbridas de grafeno-nanotubos de carbono para baterías de azufre-silicio sin separadores. |
| US9257383B2 (en) * | 2014-01-15 | 2016-02-09 | Globalfoundries Inc. | Method and device for an integrated trench capacitor |
| US9510454B2 (en) | 2014-02-28 | 2016-11-29 | Qualcomm Incorporated | Integrated interposer with embedded active devices |
| US9165793B1 (en) * | 2014-05-02 | 2015-10-20 | Invensas Corporation | Making electrical components in handle wafers of integrated circuit packages |
| US10586651B2 (en) * | 2014-06-26 | 2020-03-10 | Cnm Technologies Gmbh | Method of manufacture of a multilayer structure |
| US10381541B2 (en) * | 2016-10-11 | 2019-08-13 | Massachusetts Institute Of Technology | Cryogenic electronic packages and methods for fabricating cryogenic electronic packages |
| US11037737B2 (en) * | 2017-06-27 | 2021-06-15 | Uchicago Argonne, Llc | Energy storage technology with extreme high energy density capability |
| TWI766072B (zh) * | 2017-08-29 | 2022-06-01 | 瑞典商斯莫勒科技公司 | 能量存儲中介層裝置、電子裝置和製造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040108587A1 (en) | 2002-12-09 | 2004-06-10 | Chudzik Michael Patrick | High density chip carrier with integrated passive devices |
| US20070035030A1 (en) | 2005-08-11 | 2007-02-15 | International Business Machines Corporation | Techniques for providing decoupling capacitance |
| US20110140268A1 (en) | 2009-12-16 | 2011-06-16 | Bok Eng Cheah | High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same |
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