JP2019512871A - ナノ構造体のエネルギー貯蔵装置を有するインターポーザ - Google Patents

ナノ構造体のエネルギー貯蔵装置を有するインターポーザ Download PDF

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Abstract

インターポーザ装置は、インターポーザ基板と、インターポーザ基板を通して延びる複数の導電性のビアと、前記インターポーザ基板上の導体パターンと、ナノ構造体エネルギー貯蔵装置とを有する。ナノ構造体エネルギー貯蔵装置は、インターポーザ基板上に提供された少なくとも第１の複数の導電性ナノ構造体と、第１の複数の導電性ナノ構造体における各ナノ構造体を埋め込む導電制御材と、第１の複数のナノ構造体における各ナノ構造体に接続された第１電極と、導電制御材によって第１の複数のナノ構造体における各ナノ構造体から分離された第２電極と、を含む。第１電極及び第２電極は、ナノ構造体エネルギー貯蔵装置に集積回路への電気的接続を可能にするように構成される。【選択図】図１

Description

本発明は、電子装置と装置基板との間に配置したインターポーザ装置を介して第１の電子装置及び装置基板を相互接続するためのインターポーザ装置に関する。本発明はまた、そのようなインターポーザ装置の製造方法に関する。
電子装置は、動作するために電気エネルギーを必要とする。携帯型電子装置では、典型的にはバッテリを備え、バッテリから電気エネルギーを電子装置に含まれる電力集積回路に引き出す。さらに、システムレベルの性能を継続して改善している駆動ファクタ（ｄｒｉｖｉｎｇ ｆａｃｔｏｒ）の多くは、より速いデータ転送速度、シグナル・インテグリティ、メモリ帯域幅、電力及び熱管理機能等を備えたより小さなフォームファクタ（ｆｏｒｍ−ｆａｃｔｏｒ）を含むが、これらに限定されない。また、今日の集積及びポータブル製品は、少なくともこれらの指標を改善するために継続的に努力していることが最も重要である。ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ： シリコン貫通ビア）技術は、小型フォームファクタアセンブリに密接一体として同じ場所に配置されたロジック、アナログ、センサ及びメモリの均質かつ異種集積のための大きな可能性を開いた。また、ＴＳＶ技術のブレークスルーと成熟度は、インターポーザのパッケージング技術を次のレベルに進歩する可能性を有効にするようになった。ＴＳＶを含むインターポーザのいくつかの良い例は、米国特許公報第８４２６９６１号、米国特許公報第８９２８１３２号、米国特許公報第８４２６９６１号、米国特許公報第８２６３４３４号に開示されている。インターポーザ技術の適応は、着実に半導体産業で増加している。インターポーザ技術は、異種ダイパッケージング、ＴＳＶを用いてより短い配線、集積受動装置（ＩＰＤ： Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅｓ）、垂直パッケージの集積等を含む多くの利点をもたらす。そのような集積は、異種ダイのＴＳＶインターポーザ、例えば、ロジックとメモリ上で互いに近くに位置できるように、高密度Ｉ／Ｏを得ることが可能となる。このような技術はまた、２．５Ｄパッケージング技術として知られている。また、シリコンダイは、規定されたコンポーネントの物理的な面積が小さい、互いの上部に層対層（ｔｉｅｒ−ｔｏ−ｔｉｅｒ： ティアツ―ティア）を積層できる。このようなティアツーティアスタッキングは、３Ｄパッケージング技術と呼ばれている。
しかし、そのような高密度のダイの集積は、コスト高になる可能性がある。低消費電力、高速集積回路の多くは、回路ブロックに位置するトランジスタの連続スイッチングにより発生する電気的ノイズに対して非常に敏感である。この問題に対する既知の解決策は、電力変動誘起ノイズを最小限に抑えるため、いわゆるデカップリングコンデンサ（Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）を回路に接続することである。デカップリングコンデンサは、本質的に、局所的に電荷を貯蔵して必要なエネルギーを与えることができ、トランジスタのスイッチング段階での急激な変動や電圧変動を平衡化し、それによって回路が円滑に機能し続けることができるように、任意の電圧ノイズを最小化し、それにより性能の向上が達成される。
また、回路の周波数が上がるにつれて、インダクタンスの影響がより大きくなることが知られている。したがって、重要な改善は、相互接続線からの寄生インダクタンスを低減させることを意図した回路にできるだけ近くなるように、デカップリングコンデンサを有することである。多くのアプローチは、集積されたデカップリングコンデンサを、例えば、ゲート誘電体層の一部を利用する、回路の金属層、多層異種材料を積層したコンデンサ構造間の空間を利用する等して、製造してきた。しかし、そのようなアプローチは、活性シリコン領域、誘電漏洩、寄生抵抗の実質的なフットプリントの必要性、又は平行板面積によって規定された単位面積当たりの容量増加、又は処理の複雑性やコストにおける基本的な制限のうちのいずれかによって制限される。異なるアプローチの良い例は、米国特許公報第７４１６９５４号に開示されている。
インターポーザ上に集積されたシリコンベースのコンデンサを有することの利点は、米国特許公報第７５１８８８１号に説明されている。そのような集積は、コンデンサ集積インターポーザに接続できる集積（ＩＣ）回路素子上の電圧ノイズを低減できる。開示の主な進歩は、ＩＣが接続されるインターポーザの表面に集積されたコンデンサを有することによって、ＩＣにより近いコンデンサがもたらされたということである。そのようなアプローチの変化は、米国特許公報第７４８８６２４号に開示され、インターポーザに複数のシリコンベースの集積コンデンサを構成する方法について記載されている。集積コンデンサの他の例は、ブラインドＴＳＶビア内にシリコンコンデンサが形成される米国特許公報第８６１８６５１号に開示されている。シリコントレンチベースのコンデンサの他の例は、高アスペクト比のシリコントレンチを使用してコンデンサ素子を製造することが米国特許公報第９２３６４４２号に開示されている。トレンチコンデンサ製造方法の変形例は、米国特許公報第９２５７３８３号に開示されている。
したがって、従来のシリコンベース埋め込み高アスペクト比のトレンチコンデンサ技術は、大量生産で使用されるように成熟しており、今日のスマートフォンのパッケージに見られる。しかし、小型化の傾向を考えると、シリコンベースのコンデンサ技術の電位は、コンデンサの単位面積当たりの密度、望ましくない寄生抵抗、処理中にシリコン基板内のフィルムストレスの増加、機能毎の製造の複雑性と経済性コストの上昇を調整する能力によって制限される。
さらに、多くの集積回路には、局所的にもエネルギーを貯蔵することが望ましいであろう。しかしながら、集積回路内の局所エネルギー貯蔵は、貴重なスペースの使用及び／又は処理を必要とし、これは標準的ないわゆるフロントエンド製造プロセスと互換性がない、又は経済的に有利ではない又はこれらの組み合わせによる可能性がある。
したがって、インターポーザ・アセンブリ技術をさらに向上させる解決策が明らかに多数存在し、本願に記載の発明は、縮小したフィルムストレス及び追加した機能をアセンブリプラットフォームとして使用して、インターポーザをよりスマートに、より良く、費用効果の高くできるように寄与することを意図する。
先行技術の上述及び他の欠点を考慮すると、集積回路自体を変更することなく、局所エネルギー貯蔵及び／又はデカップリングを提供することを目的とする。
したがって、本発明の第１の態様によれば、集積回路と装置基板との間に配置したインターポーザ装置を介して第１の集積回路と装置基板とを相互接続するためのインターポーザ装置が提供される。インターポーザ装置は、電気的絶縁性表面部分を有するインターポーザ基板と、インターポーザ基板を通して延びる複数の導電性のビアと、インターポーザ基板の電気的絶縁性表面部分に提供された導体パターンであって、導体パターンは、ビアに導電的に接続され、集積回路及び装置基板のうちの少なくとも一つとの接続のための接続位置を規定する、導体パターンと、ナノ構造体エネルギー貯蔵装置であって、インターポーザ基板の電気的絶縁性表面部分に提供された少なくとも第１の複数の導電性ナノ構造体と、第１の複数の導電性ナノ構造体における各ナノ構造体を埋め込む導電制御材と、第１の複数のナノ構造体における各ナノ構造体に接続された第１電極と、導電制御材によって第１の複数のナノ構造体における各ナノ構造体から分離された第２電極と、を含む、ナノ構造体エネルギー貯蔵装置と、を備え、第１電極及び第２電極は、ナノ構造体エネルギー貯蔵装置に集積回路への電気的接続を可能にするように構成される。
第１電極は、直流（ＤＣ）電流が第１電極からナノ構造体に流れるように導電的に接続できる。
インターポーザ基板は、絶縁材料又は材料組成から製造できる。あるいは、インターポーザ基板は、少なくともナノ構造体が提供されたインターポーザ基板の絶縁性表面部分を形成するために、導電性又は半導電性ベース及び絶縁性コーティングを含むことができる。実施形態において、絶縁性表面部分は、インターポーザ基板の全表面であってもよい。例えば、インターポーザ基板の基材は、Ｓｉ／ドープされたＳｉ、ＧａＡｓ、ＳｉＣ又はＩｎＰであってもよく、絶縁コーティングは、例えば、酸化物、窒化物、又は絶縁ポリマーであってもよい。導電性又は半導体性基板ベースの実施形態において、絶縁性誘電体層は、異なる金属ビア及び再分配ライン又は互いの層を（おそらく導電性又は半導体性基板からも）分離する働きをして、任意の望ましくない短絡や漏電を避ける。そのような場合には、誘電体層は、有利には、プラズマＣＶＤが蒸着され又はＡＬＤが蒸着され又はガラス上にコーティングされたスピン、あるいは標準的な半導体処理スキームで使用される標準的な酸化又は窒化プロセスを用いて酸化又は窒化を介して基板から成長させることができる。インターポーザ基板が絶縁材料で完全に形成される実施形態では、適切な材料は、ガラス、各種ポリイミド、アルミナ、及びＳＵ−８等のエポキシ系材料を含む。インターポーザ基板を貫通する導電性のビアには、インターポーザ基板への金属の拡散を防止する拡散バリア又は誘電体バリアの層が設けられることが好ましい。
導電制御材によって、エネルギー貯蔵を可能にする第２電極と第１の複数のナノ構造体のナノ構造体との間の電気的導電を制御、例えば防止、する任意の材料であることを理解すべきである。
本発明は、局所エネルギー貯蔵及び／又は効率的でコンパクトなデカップリングは、好適には、ナノ構造体エネルギー貯蔵装置を備えるインターポーザ装置を用いて提供できるという認識に基づいている。このように、高価で場所をとる外付け部品を必要とせずに、かなりのエネルギー貯蔵容量を提供できる。また、局所エネルギー貯蔵容量は、既存の集積回路に提供できる。さらに、インターポーザ装置は、典型的な集積回路よりも高い温度で加工できるので、より自由度の高いナノ構造体の構成及び／又はより費用効果が高い処理を可能にする。
このように、実施形態において、本発明は、コンデンサ要件とエネルギー貯蔵要件の両方を満たすエネルギー貯蔵装置であるように調整可能な集積されたコンデンサインターポーザ装置を有効にすることを意図する。また、本発明に係るインターポーザ装置の実施形態は、所与の回路の必要な要件及びアセンブリの要件に必要なコンデンサンスのエネルギー密度に適切であるように調整されることを意図する。したがって、本発明の実施形態は、自由度の高い設計及び幾何学的プロファイル、費用効果の高い処理及び工業的スケーラビリティを可能にする。実施形態において、本発明はまた、電極材料としてナノ構造体の成長を制御することにより、電極の特性、重要な有効表面積の強化に影響を与えて電荷貯蔵装置の幾何学的プロファイルを制御可能にする。
様々な実施形態によれば、第１の複数の導電性ナノ構造体における導電性ナノ構造体は、インターポーザ基板上に成長した垂直ナノ構造体であってもよい。成長したナノ構造体の使用は、ナノ構造体の特性の広範な調整を可能にする。例えば、成長条件は、各ナノ構造体の大きな表面積を与える形態を達成するように選択できる。これにより、ナノ構造のエネルギー貯蔵装置のエネルギー貯蔵容量を増大させることができる。
ナノ構造体は、有利には、カーボンナノファイバ、カーボンナノチューブ、又はカーバイド誘導炭素ナノ構造体等のカーボンナノ構造体であってもよい。
様々な実施形態によれば、第１電極は、インターポーザ基板と、第１の複数の導電性ナノ構造体における各ナノ構造体間に配置されてもよい。これらの実施形態では、第１の複数の導電性ナノ構造体におけるナノ構造体は、第１電極、すなわち、導電性材料から成長させることができる。
実施形態によれば、導電制御材は、有利には、第１の複数の導電性ナノ構造体における各ナノ構造体上にコンフォーマルコーティングとして配置されてもよい。
実施形態によれば、第２電極は、導電制御材を被覆することができる。
いくつかの実施形態において、第１電極は、第１の複数の導電性ナノ構造体とインターポーザ基板の絶縁性表面部分との間の連続的な電極層であってもよく、第２電極は、導電制御材により第１の複数の導電性ナノ構造体から第２電極が分離されるように導電制御材を被覆する連続的な電極層であってもよい。これらの実施形態において、導電制御材は、有利には、非常に大きな第２電極の総面積を提供するために、実質的にナノ構造体と共形する。
様々な実施形態によれば、ナノ構造体エネルギー貯蔵装置は、さらに導電制御材に埋め込まれた第２の複数の導電性ナノ構造体を含んでもよい。第１の複数の導電性ナノ構造体については、第２の複数の導電性ナノ構造体は、有利には、インターポーザ基板上に成長させることができる。
このような実施形態では、第２電極は、第２の複数の導電性ナノ構造体における各ナノ構造体に接続できる。
いくつかの実施形態では、第２電極は、インターポーザ基板と第２の複数の導電性ナノ構造体における各ナノ構造体との間に配置されてもよい。
第２の複数の導電性ナノ構造体の各導電性ナノ構造体は、有利には、第２電極から成長させることができる。
第２電極又は第２電極の部分は、代わりに、第２の複数の導電性ナノ構造体におけるナノ構造体の先端に接続されてもよい。このような実施形態において、ナノ構造体は、導電制御材に埋め込まれ成長させることができる。そしてナノ構造体の先端は、次いで、例えば、ドライ又はウェットエッチング又は研磨により、導電制御材を除去することによって露出される。
さらなる実施形態によれば、第１電極又は第１電極の部分は、代わりに、第１の複数の導電性ナノ構造体におけるナノ構造体の先端に接続されてもよい。このような実施形態において、ナノ構造体は、導電制御材に埋め込まれ成長させることができる。そしてナノ構造体の先端は、次いで、例えば、ドライ又はウェットエッチング又は研磨により、導電制御材を除去することによって露出される。したがって、第１電極及び第２電極の両方は、ナノ構造体の成長後に設けられてもよい。
様々な実施形態によれば、ナノ構造体のエネルギー貯蔵装置は、ナノ構造体のコンデンサであってもよく、導電制御材は、誘電材料であってもよい。ナノ構造体のコンデンサにおいて、導電制御材は、第１の複数の導電性ナノ構造体におけるナノ構造体から第２電極に対して電気的導電を防止することにより、エネルギー貯蔵を提供する。これにより、ナノ構造体での電荷の貯蔵−誘電インターフェースを介してエネルギーを貯蔵できる。誘電体は、有利には、いわゆるｈｉｇｈ−ｋ誘電体であってもよい。例えば、高誘電率材料は、例えば、ＨｆＯｘ、ＴＩ／Ｏｘ、ＴａＯｘ又は他の周知のｈｉｇｈ−ｋ誘電体とすることができる。あるいは、誘電体は、例えば、ＳＩ／Ｏｘ又はＳｉＮｘ、ポリプロピレン、ポリスチレン、ポリ（ｐ−キシリレン）、パリレン等をベースとする、ポリマーであることができる。他の周知の誘電材料は、導電性制御層として使用できる。任意の他の適切な導電制御材を適宜用いることができる。導電制御材は、ＣＶＤ、熱プロセス、ＡＬＤ、スピンコーティング又はスプレーコーティング又は産業で使用される任意の他の適切な方法によって堆積されてもよい。
他の実施形態によれば、ナノ構造体のエネルギー貯蔵装置は、ナノ構造体のバッテリであってもよく、導電制御材は、固体電解質であってもよい。ナノ構造体のバッテリにおいて、導電制御材は、固体電解質を介してイオンの移動を可能にすることによって、エネルギー貯蔵を提供する。固体電解質は、例えば、チタン酸ストロンチウム、イットリア安定化ジルコニア、ＰＭＭＡ、ＫＯＨ等、電解質として作用する固体結晶、セラミック、ガーネット又はポリマー又はゲルの形態を選択できる。
本発明の様々な実施形態によるインターポーザ装置は、ナノ構造体エネルギー提供装置がインターポーザ装置に接続された集積回路の動作用エネルギーを提供可能にするために、比較的大量のエネルギーを格納するように構成されてもよい。
本願の他の実施形態によれば、ナノ構造体エネルギー提供装置は、例えば、ナノ構造体エネルギー提供装置がＲＦ周波数のための電気的短絡として作用するデカップリングコンデンサとして機能することを可能にし、電圧高調波（複数可）又は過渡変動からのＤＣライン上の妨害を制限することに必要な比較的少量のエネルギーを格納するように構成されてもよい。
さらに別の実施形態によれば、インターポーザ装置は、互いに異なる機能を提供できる複数のナノ構造体エネルギー提供装置を含んでもよい。
また、本発明の種々の実施形態によるインターポーザ装置は、有利には、さらに電子部品に含まれていてもよく、電子部品は、導電性のビア及び／又はインターポーザ装置の導体パターンに電気的に接続された集積回路を含む。
電子部品は、ハンドヘルド電子装置として、電子装置に含まれてもよい。
本発明のさらなる態様によれば、電気絶縁性表面部分を有する基板を含むエネルギー貯蔵装置が提供される。エネルギー貯蔵装置は、少なくとも第１の複数インターポーザ基板の電気絶縁性表面部に提供された導電性ナノ構造体、第１の複数の導電性ナノ構造体における各ナノ構造体を埋め込む導電制御材と、第１の複数の導電性ナノ構造体における各ナノ構造体に接続された第１電極と、導電制御材により、第１の複数の導電性ナノ構造体における各ナノ構造体から分離された第２電極と、を含み、第１電極と第２電極は、外部装置へのエネルギー貯蔵装置の電気的な接続を可能にするように構成されている。
実施形態では、エネルギー貯蔵装置（又は上記インターポーザ装置）は、電子装置（スマートフォン、ラップトップ、センサ又は他のハンドヘルドのバッテリ駆動機器）のエネルギー提供システムに含まれてもよい。エネルギー貯蔵装置（又はインターポーザ装置）は、エネルギー貯蔵装置が電気エネルギーを受信して格納する、及び必要に応じて電子装置に貯蔵された電気エネルギーを提供できるように電子装置のバッテリに直接接続できる、及び／又は電子装置のエネルギー管理システムに含まれることができる。特に、このように貯蔵されたエネルギーは、通常のバッテリ寿命を延ばす、及び／又は電力管理システムを改善する、及び／又は必要な追加電力が瞬時に提供できるように不要な電力サージ又はリップル（電圧ノイズ）タックルを調整することのいずれかに使用できる。
本発明の第２の態様によれば、集積回路と装置基板との間に配置したインターポーザ装置を介して第１の集積回路と装置基板とを相互接続するためのインターポーザ装置の製造方法が提供される。製造方法は、インターポーザ基板を通して延びる複数の導電性のビアを有する電気的絶縁性表面部分と、インターポーザ基板の電気的絶縁性表面部分の導体パターンであって、導体パターンは、ビアに導電的に接続され、集積回路及び装置基板のうちの少なくとも一つとの接続のための接続位置を規定する、導体パターンと、を含むインターポーザ基板を提供するステップと、インターポーザ基板の電気的絶縁性表面部分に少なくとも第１の複数の導電性ナノ構造体を形成するステップと、導電制御材に第１の複数の導電性ナノ構造体における各ナノ構造体を埋め込むステップと、第１電極が第１の複数のナノ構造体における各ナノ構造体に電気的に接続され、第１電極が集積回路への接続を可能にするように構成された、第１電極を提供するステップと、第２電極が導電制御材によって第１の複数のナノ構造体における各ナノ構造体から分離され、第２電極が集積回路への接続を可能にするように構成された、第２電極を提供するステップと、を含む、製造方法である。
なお、本発明の様々な実施形態による方法のステップは、必ずしも任意の特定の順序で行われる必要はなく、例えば、第１電極及び第２電極が提供される前に、ナノ構造体を形成できることに留意すべきである。あるいは、第１電極及び第２電極の一方又は両方は、ナノ構造体の形成前に提供されてもよい。
電極は、フォトリソグラフィ、スパッタリング、蒸着、電鋳、シリサイド等を介してのように、任意の適切な方法で提供できる。
実施形態によれば、少なくとも第１の複数の導電性ナノ構造体を形成するステップは、インターポーザ基板の電気的絶縁性表面部分にパターン化された触媒層を提供するステップと、触媒層から第１の複数のナノ構造体における各ナノ構造体を成長させるステップと、を含む。いくつかの実施形態によれば、電極は、触媒層と同じ材料であってもよい。いくつかの実施形態によれば、触媒層は、好適にはナノ構造を成長させる触媒として触媒層の上部及び電極として使用される底部を利用するのに十分な厚さである。
さらなる実施形態、及び本発明の第２の態様によって得られた効果は、本発明の第１の態様に関して上述したものとほぼ類似している。
本発明のこれら及び他の態様は、本発明の実施例を示す添付図面を参照しながら、より詳細に説明する。
本発明の実施形態によるインターポーザ装置のアプリケーションを電子アセンブリの形態において概略的に示す。 本発明に係るインターポーザ装置に含まれるナノ構造体のエネルギー貯蔵装置の２つの実施形態（Ａ）及び（Ｂ）を概略的に示す。 本発明に係るインターポーザ装置に含まれるナノ構造体のエネルギー貯蔵装置の他の実施形態を概略的に示す。 図１のインターポーザ装置の異なる実施形態を概略的に示す。 図１のインターポーザ装置の異なる実施形態を概略的に示す。 図１のインターポーザ装置の異なる実施形態を概略的に示す。 図１のインターポーザ装置の異なる実施形態を概略的に示す。 図１のインターポーザ装置の異なる実施形態を概略的に示す。 図１のインターポーザ装置の異なる実施形態を概略的に示す。
本詳細な説明において、エネルギー貯蔵インターポーザ装置の様々な実施形態は、主にナノ構造体コンデンサの形でナノ構造体のエネルギー貯蔵装置を含むエネルギー貯蔵インターポーザ装置を参照して説明する。
なお、これは本発明の範囲、例えば、ナノ構造体バッテリ又はナノ構造体コンデンサ及びナノ構造体のバッテリを備えるインターポーザ装置を等しく良好に含む、を決して制限するわけではないことに留意すべきである。また、インターポーザ基板は、半導体又は導電性の基板ベースと、少なくとも部分的に基板ベースを被覆する絶縁表面コーティングとを含むことができる。
図１は、本発明の実施形態による装置基板を含む電子アセンブリ１を簡略なプリント回路基板（ＰＣＢ： Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）２、集積回路（ＩＣ）３及びエネルギー貯蔵インターポーザ装置４の形態において概略的に示す。
ＰＣＢは、ＰＣＢ基板７上に形成されたＰＣＢ接続パッド６を含み、ＩＣ３は、ＩＣ接続パッド９を含むＩＣ接続パッド９を含む。図１に概略的に示すように、ＩＣ接続パッド９間の間隔は、ＰＣＢ接続パッド６間の間隔よりもかなり小さい。
図１のインターポーザ装置１は、ここでは電気絶縁材料からなる基板として提供されるインターポーザ基板１１と、インターポーザ基板１１を通して延びる複数のビア１２と、導体パターン１３と、ナノ構造体のエネルギー貯蔵装置１４とを含む。
導体パターン１３は、導電性のビア１２に接続され、ＩＣ３とＰＣＢ２との接続位置を規定するように構成される。図１において、導体パターン１３は、ビア１２とＩＣ接続パッド９とに接続するための第１の組のバンプ１５から延びる導体によって例示される。ここで、ビアとは、インターポーザ基板１１を通してＰＣＢ接続パッド６に接続するための第２の組のバンプ１７と直接接続される。
ナノ構造体のエネルギー貯蔵装置１４は、少なくとも第１の複数の導電性ナノ構造体とナノ構造体の埋め込み導電制御材とを含む。これらの構造は、図１には明示的に示されていないが、図２（Ａ）−（Ｂ）及び図３を参照して以下でより詳細に説明される。
上記導電性ナノ構造体と導電制御材に加えて、ナノ構造体のエネルギー貯蔵装置１４は、第１電極１９及び第２電極２０を備える。図１の例では第１電極１９及び第２電極２０は、インターポーザ基板１１とナノ構造体との間に提供される。さらに、第１電極１９及び第２電極２０を互いにかみ合わせている。加えて、第１電極１９及び第２電極２０は、ナノ構造体のエネルギー貯蔵装置１４がＰＣＢ接続パッド６とＩＣ接続パッド９の両方への電気的な接続を可能にするように構成される。これによりナノ構造体のエネルギー貯蔵装置１４は、例えば、ＰＣＢ接続パッドから提供される電気エネルギーによって充電され、ＩＣ接続パッド９を介してＩＣ３に放出できる。これにより、インターポーザ装置４は、そこに接続されるＩＣ３用の電荷リザーバとして機能できる。
なお、多くの他の電極構成が可能であり、特定の用途に応じて有利であり得ることに留意すべきである。また、集積回路及び装置基板の両方への電気的接続を可能にする第１電極及び第２電極の構成は、その電極構成に関係なく有利であり得ることに留意すべきである。
図２（Ａ）は、図１のナノ構造体エネルギー貯蔵装置１４の概略上面図である。ナノ構造体エネルギー貯蔵装置１４には、ナノ構造体の一部を露出するように部分的に除去された導電制御材が含まれる。
図２（Ａ）を参照すると、ナノ構造体のエネルギー貯蔵装置１４は、第１電極１９上に形成された第１の複数の導電性ナノ構造体２５、第２電極２０上に形成された第２の複数の導電性ナノ構造体２７を含む。すべてナノ構造体は、導電制御材２９に埋め込まれる。この例において、ナノ構造体のエネルギー貯蔵装置１４は、ナノ構造体のコンデンサであってもよく、その場合、導電制御材２９は、いわゆるｈｉｇｈ−ｋ誘電体等の誘電材料であってもよい。図２（Ａ）に概略的に示されるように、第１電極１９は、第１のＰＣＢ接続パッド６ａと第１のＩＣ接続パッド９ａとに接続され、第２電極２０は、第２のＰＣＢ接続パッド６ｂと第２のＩＣ接続パッド９ｂとに接続可能である。
図２（Ｂ）は、図２（Ａ）のナノ構造体エネルギー貯蔵装置１４の他の実施形態を概略的に示す側面からの断面図である。これは、インターポーザ基板１１の電気絶縁性表面部分から成長した、第１の複数のナノ構造体２５と第２の複数のナノ構造体２７とを含む。具体的には、ナノ構造体は、パターン化（例えば、均一化）されていない触媒層から、又は図２（Ｂ）に概略的に示すパターン化された触媒層３１から、フィルム／フォレストとして成長していてもよい。
ナノ構造体は、導電制御材２９に埋め込まれるが、導電性ナノ構造体の先端は、例えば、導電制御材２９を研磨又はエッチングを介して露出される。第１の複数のナノ構造体におけるナノ構造体２５の先端部３３の上部には、第１電極１９が設けられ、第１電極１９と第１の複数のナノ構造体の各導電性ナノ構造体２５との間の電気的接触を達成する。第２の複数のナノ構造体のナノ構造体２７の先端部３５の上部には、第２電極２０が設けられ、第２電極２０と第２の複数のナノ構造体の各導電性ナノ構造体２７との間の電気的接触を達成する。
図３は、図１のナノ構造体のエネルギー貯蔵装置１４の他の実施形態を概略的に示す側面からの断面図である。図３の実施形態では、第２の複数のナノ構造体はないが、ナノ構造体２５のすべては、第１電極１９上に形成された上記第１の複数のナノ構造体に属する。さらに、ナノ構造体２５上には、導電制御材２９がコンフォーマルコーティングとして設けられ、導電制御材２９上には、第２電極２０がコンフォーマルコーティングとして形成される。
図４〜９は、図１のエネルギー貯蔵インターポーザ装置４の様々な実施形態の概略断面図である。これらは、主にナノ構造体エネルギー貯蔵装置１４の異なる可能な位置及び接続を説明することを意図する。
最初に図４を参照すると、ナノ構造体導電制御材アセンブリ３０は、インターポーザ基板１１に埋め込まれ、第１電極１９は、インターポーザ基板１１を貫通する接続を介して備える。
図５において、ナノ構造体導電制御材アセンブリ３０は、再びインターポーザ基板１１に埋め込まれている。ここでは、しかし、ナノ構造体導電制御材アセンブリ３０の上部には、第１電極１９及び第２電極２０の両方が少なくとも部分的に設けられる。
図６において、ナノ構造体導電制御材アセンブリ３０は、インターポーザ４のＰＣＢ２に対向する側に配置される。
図７は、図５のインターポーザ４の変形例を概略的に示す。この場合、第１電極１９及び第２電極２０は、ナノ構造体導電制御材アセンブリ３０上に部分的にあり、かつ、インターポーザ基板１１上に部分的に直接的にある。
図８及び９は、インターポーザの他の変形例を示す。この場合、インターポーザ４の一方側には、ナノ構造体制御材アセンブリ３０が配置され、インターポーザ４の他方側には、インターポーザ基板１１を通して第１電極１９及び第２電極２０の両方がルーティングされる。これらの図では、導電性ナノ構造体によって少なくとも部分的に接続位置１５が形成される。
上記実施形態のいずれかは、業界で使用されるウエハレベルのプロセス及びパネルレベルのプロセスで製造することに適している。それらは、好適にも、ウエハレベルのインターポーザ処理とパネルレベルのインターポーザ処理としてそれぞれ扱うことができる。ウエハレベル処理では、円形の基板、サイズが２〜１２インチの範囲のウェハが典型的には使用される。パネルレベルの処理では、サイズは機械能力によって規定され、１２〜１００インチに限定されないが、典型的にはより大きなサイズ範囲の円形又は長方形又は正方形とすることができる。パネルレベルの処理は、典型的には、スマートテレビの製造に使用される。したがって、サイズは、テレビ以上の大きさとすることができる。インターポーザ基板サイズが大きくなるほど、それは半導体産業でアセンブリに使用される個々のインターポーザ基板の費用が効果的になる。ウエハレベルのプロセスの一態様では、上記実施形態の少なくとも一つは、半導体処理ファウンドリにおいてウエハレベルで処理される。別の態様では、パネルレベルのプロセスについて、パネルレベルの処理を用いて上記実施形態の少なくとも一つが処理される。設計要求に応じて、処理後、インターポーザウェハ又はパネルレベルウェハは、標準的なダイシング、プラズマダイシングやレーザ切断を利用して小片に切断される。別の態様では、チップ／ダイをウェハ又はパネルレベルでインターポーザ上に組み立てた後に、ダイシング、プラズマダイシングやレーザ切断が行われる。そのようなシンギュレーションプロセスのステップは、ダイシング、プラズマダイシング又はレーザ切断を介して構成することができ、必要に応じて形成されるインターポーザの形状と大きさを調整することができる。
インターポーザの上記実施形態のいずれか一つの使用態様において、エネルギー貯蔵インターポーザは、好適には、装置、例えば、スマートフォン、ラップトップ、センサ、又は本発明に係るインターポーザがエネルギーを貯蔵できる任意の他のハンドヘルドバッテリ駆動装置等のバッテリ及び／又は電力管理ユニットに接続されてもよい。そのような貯蔵されたエネルギーは、通常のバッテリ寿命を延長し、及び／又は電力管理システムを改善し、及び／又は必要な追加電力が瞬時に提供できるように不要な電力サージ又はリップル（電圧ノイズ）に取り組むためにも使用できる。
また、以下の情報が提供される。
一態様において、製造コンデンサは、デカップリングコンデンサとして使用することができ、デカップリングコンデンサは、ＲＦ周波数用電気的短絡として作用する役割を有し、電圧高調波（複数可）又は過渡変動からＤＣライン上の乱れを制限する。
デカップリングコンデンサは、装置からできるだけ近いグランドにＤＣ線を接続する際に最も使用される。したがって、本発明における一態様では、このようなコンデンサをインターポーザの表面上の２本の再分配接続線間に配置又は製造することである。別の態様では、コンデンサをインターポーザの厚さの範囲内に、又はインターポーザに凹状の形態で、又はインターポーザの底面に配置又は製造できる。
別の態様では、（ＤＣブロックにも同様に）フィルタ用コンデンサとしてコンデンサをＲＦラインと直列接続で配置すべきであり、インターポーザを介して、又は一つの表面に集積できる。
フィルタリング又はデカップリングコンデンサの一態様では、それらは、完全に固体状態の素子であってもよい。したがって、装置は、ＰＶＤ、ＣＶＤ、ＡＬＤによって絶縁層が堆積される前に、ＰＶＤ、ＣＶＤ、ＡＬＤ又はメッキのいずれかを用いて上部電極が形成される前に、下部電極に接続した又は成長したナノ構造体から作られるべきである。
貯蔵装置としてコンデンサを使用するための別の態様において、液体、ポリマー又はゲルは、互いの上部に又は単に互いにかみ合って配置された２つの電極を接合する電解質として使用できる。
本発明の別の態様では、インターポーザ装置を介して集積回路と装置基板との間に配置し、第１の集積回路と装置基板とを相互接続するためのインターポーザ装置であって、インターポーザは、インターポーザ基板と、前記インターポーザ基板を通して延びる複数の導電性のビアと、インターポーザ基板上の導体パターンであって、導体パターンは、ビアに導電的に接続され、集積回路及び装置基板のうちの少なくとも一つとの接続のための接続位置を規定する、導体パターンと、少なくとも一つのマイクロバンプ上に形成された複数のナノ構造体と、を有する。マイクロバンプは、集積回路及び素子基板の電気的接続を可能にするように構成される。
いくつかの実装形態において、厚い触媒層は、ナノ構造体を成長させるために使用されるだけでなく、電極を接続するように使用される。そのような実装では、触媒は、ニッケル、鉄、白金、パラジウム、ニッケルシリサイド、コバルト、モリブデン、金又はそれらの合金の厚い層とすることができ、又は周期表の他の材料と組み合わせることができる。
本発明の一態様において、一つ又は複数のナノ構造体を作成するための方法は、基板の上面に導電性補助層を堆積し、導電性補助層上にパターン化された触媒層を堆積し、触媒層上に１つ又は複数のナノ構造体を成長させ、一又は複数のナノ構造体の間又は周囲の導電性補助層を選択的に取り除くことを含む。いくつかの実装形態では、触媒層を堆積した後、それをパターニングする。いくつかの実装形態において、基板は、追加的にその上面に同一に広がる金属下層を含み、それは導電性補助層によって被覆される。いくつかの実施態様では、金属下層をパターニングする。いくつかの実施態様では、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、パラジウム（Ｐｄ）、リン（Ｐ）、ニッケル（Ｎｉ）、シリサイド、及び鉄（Ｆｅ）から選択される一つ以上の金属を含む。いくつかの実施態様では、ＴｉＣ、ＴｉＮ、ＷＮ、及びＡｌＮから選択される一つ以上の導電性合金を含む。いくつかの実施態様において、金属下層は、一つ以上の導電性ポリマーを含む。
本明細書に記載の技術は、補助層として多数の異なる材料を利用できる。ナノ構造体は、補助層のエッチング中に自己整列マスク層として使用できるように補助層材とエッチングパラメータを選択することが重要である。補助層材の選択は、補助層下にある材料に依存してもよい。
また、補助層は、触媒とすることができ、選択的除去プロセスを使用して成長したナノ構造体間の不要な触媒残留物を除去することができる。
触媒は、ニッケル、鉄、白金、パラジウム、ニッケルシリサイド、コバルト、モリブデン、金又はそれらの合金であることができ、又は他の材料（例えば、シリコン）と組み合わせることができる。本明細書に記載された技術でもまた、触媒は、任意とすることができ、ナノ構造体のための無触媒成長プロセスにも適用できる。触媒はまた、触媒粒子のスピンコーティングによって堆積させることができる。
いくつかの実装形態において、触媒層は、ナノ構造体を成長させるために使用されるだけでなく、電極を接続するために使用される。そのような実装では、触媒は、ニッケル、鉄、白金、パラジウム、ニッケルシリサイド、コバルト、モリブデン、金又はそれらの合金、又は周期表の他の材料と組み合わせて厚い層とすることができる。
いくつかの実装形態では、以下から選択された方法：蒸発、メッキ、スパッタリング、分子線エピタキシ、パルスレーザ蒸着、ＣＶＤ、ＡＬＤ、スピンコーティング又はスプレーコーティング、によって任意の堆積が実行される。いくつかの実装形態において、一つ以上のナノ構造体は、カーボン、ＧａＡｓ、ＺｎＯ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＮ、ＩｎＧａＮ、又はＳｉを含む。いくつかの実装形態において、一つ以上のナノ構造体は、ナノファイバ、ナノチューブ、又はナノワイヤを含む。いくつかの実装形態において、導電性補助層は、半導体、導電性ポリマー、及び合金から選択される材料を含む。いくつかの実装形態において、導電性補助層は、１ｎｍから１００ミクロンの厚さである。いくつかの実装形態において、一つ以上のナノ構造体は、プラズマ中で増殖させる。
いくつかの実装形態において、一つ以上のナノ構造体は、カーバイド誘導炭素である。いくつかの実装形態において、導電性補助層の選択的除去は、エッチングにより達成される。いくつかの実装形態において、エッチングはプラズマドライエッチングである。いくつかの実装形態において、エッチングは電気化学エッチングである。いくつかの実装において、エッチングはフォト化学熱分解エッチングである。いくつかの実装形態において、エッチングは熱分解エッチングである。いくつかの実施態様において、方法はさらに導電性補助層と触媒層との間に追加の層を堆積することを含む。
一態様によれば、複数のナノ構造体の成長は、以下の方法を用いて行われた。本方法は、電極上に触媒層を堆積し、触媒層は電極の平均粒径とは異なる平均粒径を有する粒子を含み、これにより底層と触媒層とを含む複数の層の堆積（ａ ｓｔａｃｋ ｏｆ ｌａｙｅｒｓ）、すなわち、堆積層を形成し、ナノ構造体を形成できる温度に堆積層を加熱し、反応物が触媒層と接触するように、反応物を含むガスを提供することを含む。
いくつかの実装形態において、塩素化プロセスは、例えば、ＴｉＣからカーボンナノ構造体を形成して、金属炭化物層からカーボンナノ構造体を得るために使用される。
いくつかの実装形態において、ナノ構造体を成長させることは以下の方法を用いて行うことができる。本方法は、堆積層を堆積し、堆積層上にナノ構造体を成長させ、堆積層は、層の相互拡散を可能にする材料を含む。ここで、相互拡散層は、好適にはナノ構造体中に存在してもよい。堆積層は、異なる金属、触媒金属又は金属合金の組み合わせでもよい。
一態様において、このようなコンデンサ集積は、コンデンサ及び／又はエネルギー貯蔵装置の外形寸法、高さ、及びエネルギー密度を制御することにより適している。一態様において、そのような集積は、ナノ構造体の単位面積当たりの高い表面積を適切に有効にするプロセスを介して成長したナノ構造体の形態を制御することにより適している。
本発明の別の態様では、上述した方法及びプロセスのいずれかを利用して製造されたそのようなコンデンサ及び又はエネルギー貯蔵構造は、能動素子（Ａｃｔｉｖｅ ｄｅｖｉｃｅｓ）に含まれる他の集積回路と組み合わせて、基板上に直接実装できる。このような能動基板は、一例として、論理回路、マイクロプロセッサ、グラフィックプロセッサ、ＡＳＩＣ、ＣＭＯＳ装置、ＦＰＧＡ、アナログＲＦ回路、センサ等である。例えば、集積回路は、標準的な回路素子から離れた上述の方法のいずれかに記載の方法によって製造された少なくとも一つのコンデンサ及び／又はエネルギー貯蔵装置を含んでいてもよい。このような実施形態では、コンデンサ及び／又はエネルギー貯蔵装置は、回路の必要条件に従って、主回路に直接接続されている。
一態様では、このようなコンデンサ集積は、コンデンサ及び／又はエネルギー貯蔵装置の外形寸法、高さ、及びエネルギー密度を制御することにより適している。一態様において、そのような集積は、ナノ構造体の単位面積当たりの高い表面積を適切に有効にするプロセスを介して成長したナノ構造体の形態を制御することにより適している。
本明細書に記載された方法を用いて、個々のナノ構造体、ナノ構造体のアレイ又はナノ構造体の「フォレスト」を製造することができる。
「ナノ構造体」は、ナノメートルほどの少なくとも１つの寸法を有する構造である。
ナノ構造体は、カーボン、ＧａＡｓ、ＺｎＯ、ＩｎＰ、ＧａＮ、ＩｎＧａＮ、ＩｎＧａＡｓ、シリコン、又は他の材料のナノファイバ、ナノチューブ又はナノワイヤを含むことができる。
また、ナノ構造体は、例えば、ＴｉＣから導出されたカーボンのカーバイド合金からナノ構造体を導出することによって形成できる。
当業者は、本発明が上記実施形態に決して限定されるものではないことを理解する。逆に、多くの修正及び変形は、添付の特許請求の範囲内で可能である。
特許請求の範囲において、「含む／有する／備える」という単語は、他の要素又はステップを除外するものではなく、不定冠詞「ａ」又は「ａｎ」は複数を除外するものではない。単一のプロセッサ又は他のユニットは、特許請求の範囲に記載された複数のアイテムの機能を満たすことができる。特定の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせが有利に使用できないことを示すものではない。コンピュータプログラムは、光記憶媒体、又は他のハードウェアと共に又は一部として提供される固体媒体のような適切な媒体に格納／配布されてもよいが、インターネットを介して又は他の有線若しくは無線通信システムのように他の形態で配布されてもよい。請求項におけるいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。

Claims (31)

  1. 集積回路と装置基板との間に配置したインターポーザ装置を介して第１の集積回路と装置基板とを相互接続するためのインターポーザ装置であって、前記インターポーザ装置は、
    電気的絶縁性表面部分を有するインターポーザ基板と、
    前記インターポーザ基板を通して延びる複数の導電性のビアと、
    前記インターポーザ基板の前記電気的絶縁性表面部分に提供された導体パターンであって、前記導体パターンは、前記ビアに導電的に接続され、前記集積回路及び前記装置基板のうちの少なくとも一つとの接続のための接続位置を規定する、導体パターンと、
    ナノ構造体エネルギー貯蔵装置であって、
    前記インターポーザ基板の前記電気的絶縁性表面部分に提供された少なくとも第１の複数の導電性ナノ構造体と、
    前記第１の複数の導電性ナノ構造体における各ナノ構造体を埋め込む導電制御材と、
    前記第１の複数のナノ構造体における各ナノ構造体に接続された第１電極と、
    前記導電制御材によって前記前記第１の複数のナノ構造体における各ナノ構造体から分離された第２電極と、を含む、ナノ構造体エネルギー貯蔵装置と、を備え、
    前記第１電極及び前記第２電極は、前記ナノ構造体エネルギー貯蔵装置に前記集積回路への電気的接続を可能にするように構成された、インターポーザ装置。
  2. 前記第１電極及び前記第２電極の少なくとも一つは、前記インターポーザ基板上の前記導体パターンに含まれる、請求項１に記載のインターポーザ装置。
  3. 前記第１の複数の導電性ナノ構造体における前記導電性ナノ構造体は、前記インターポーザ基板の前記電気的絶縁性表面部分に成長する垂直ナノ構造体である、請求項１又は２に記載のインターポーザ装置。
  4. 前記インターポーザ基板の前記電気的絶縁性表面部分と、前記第１の複数の導電性ナノ構造体における前記導電性ナノ構造体との間に触媒層をさらに含む、請求項３に記載のインターポーザ装置。
  5. 前記第１電極は、前記インターポーザ基板の前記電気的絶縁性表面部分と、前記第１の複数の導電性ナノ構造体における各ナノ構造体との間に配置される、請求項１〜４のいずれか一項に記載のインターポーザ装置。
  6. 前記第１の複数の導電性ナノ構造体における各ナノ構造体は、前記第１電極から成長する、請求項５に記載のインターポーザ装置。
  7. 前記導電制御材は、前記第１の複数の導電性ナノ構造体における各ナノ構造体上にコンフォーマルコーティングとして配置される、請求項１〜６のいずれか一項に記載のインターポーザ装置。
  8. 前記第２電極は、前記導電制御材を被覆する、請求項１〜７のいずれか一項に記載のインターポーザ装置。
  9. 前記ナノ構造体エネルギー貯蔵装置は、前記導電制御材に埋め込まれる第２の複数の導電性ナノ構造体における各ナノ構造体をさらに備える、請求項１〜８のいずれか一項に記載のインターポーザ装置。
  10. 前記第２の複数の導電性ナノ構造体における前記導電性ナノ構造体は、前記インターポーザ基板の前記電気的絶縁性表面部分に成長する垂直ナノ構造体である、請求項９に記載のインターポーザ装置。
  11. 前記インターポーザ基板の前記電気的絶縁性表面部分と、前記第２の複数の導電性ナノ構造体における前記導電性ナノ構造体との間に触媒層をさらに含む、請求項１０に記載のインターポーザ装置。
  12. 前記第２電極は、前記インターポーザ基板の前記電気的絶縁性表面部分と、前記第２の複数の導電性ナノ構造体における各ナノ構造体との間に配置される、請求項１０又は１１に記載のインターポーザ装置。
  13. 前記第２の複数の導電性ナノ構造体における各ナノ構造体は、前記第２電極から成長する、請求項１２に記載のインターポーザ装置。
  14. 前記導電制御材は、前記第２の複数の導電性ナノ構造体における各ナノ構造体上にコンフォーマルコーティングとして配置される、請求項９〜１３のいずれか一項に記載のインターポーザ装置。
  15. 前記第１電極は、前記第１の複数の導電性ナノ構造体を被覆し、前記第２電極は、前記第２の複数の導電性ナノ構造体を被覆する、請求項９〜１１のいずれか一項に記載のインターポーザ装置。
  16. 前記第１電極は、前記第１の複数の導電性ナノ構造体における各ナノ構造体の先端に電気的に接続され、前記第２電極は、前記第２の複数の導電性ナノ構造体における各ナノ構造体の先端に電気的に接続される、請求項１５に記載のインターポーザ装置。
  17. 前記導電性ナノ構造体は、カーボンナノ構造体である、請求項１〜１６のいずれか一項に記載のインターポーザ装置。
  18. 前記導電性ナノ構造体は、カーボンナノファイバである、請求項１７に記載のインターポーザ装置。
  19. 前記ナノ構造体エネルギー貯蔵装置は、ナノ構造体コンデンサであり、前記導電制御材は、誘電材料である、請求項１〜１８のいずれか一項に記載のインターポーザ装置。
  20. 前記ナノ構造体エネルギー貯蔵装置は、ナノ構造体バッテリであり、前記導電制御材は、固体電解質である、請求項１〜１９のいずれか一項に記載のインターポーザ装置。
  21. 集積回路と装置基板との間に配置したインターポーザ装置を介して第１の集積回路と装置基板とを相互接続するためのインターポーザ装置の製造方法であって、前記製造方法は、
    前記インターポーザ基板を通して延びる複数の導電性のビアを有する電気的絶縁性表面部分と、前記インターポーザ基板の前記電気的絶縁性表面部分の導体パターンであって、前記導体パターンは、前記ビアに導電的に接続され、前記集積回路及び前記装置基板のうちの少なくとも一つとの接続のための接続位置を規定する、導体パターンと、を含むインターポーザ基板を提供するステップと、
    前記インターポーザ基板の前記電気的絶縁性表面部分に少なくとも第１の複数の導電性ナノ構造体を形成するステップと、
    導電制御材に前記第１の複数の導電性ナノ構造体における各ナノ構造体を埋め込むステップと、
    第１電極が前記第１の複数のナノ構造体における各ナノ構造体に電気的に接続され、前記第１電極が前記集積回路への接続を可能にするように構成された、第１電極を提供するステップと、
    第２電極が前記導電制御材によって前記第１の複数のナノ構造体における各ナノ構造体から分離され、前記第２電極が前記集積回路への接続を可能にするように構成された、第２電極を提供するステップと、を含む、製造方法。
  22. 前記第２電極は、前記第１の複数のナノ構造体における各ナノ構造体を被覆するように設けられる、請求項２１に記載の方法。
  23. 前記インターポーザ基板の前記電気的絶縁性表面部分に第２の複数の導電性ナノ構造体を形成するステップと、
    前記導電制御材に前記第２の複数の導電性ナノ構造体における各ナノ構造体を埋め込むステップと、
    前記第２電極が前記第２の複数のナノ構造体における各ナノ構造体に電気的に接続されるように、第２電極を提供するステップと、さらに含む、請求項２１に記載の方法。
  24. 前記第２の複数の導電性ナノ構造体におけるナノ構造体の先端を露出するように前記第２の複数の導電性ナノ構造体から前記導電制御材を部分的に除去するステップをさらに含み、
    前記第２電極は、前記第２の複数の導電性ナノ構造体におけるナノ構造体を被覆し、前記露出された先端と電気的に接触するように設けられる、請求項２３に記載の方法。
  25. 前記第１の複数の導電性ナノ構造体におけるナノ構造体の先端を露出するように前記第１の複数の導電性ナノ構造体から前記導電制御材を部分的に除去するステップをさらに含み、
    前記第１電極は、前記第１の複数の導電性ナノ構造体におけるナノ構造体を被覆し、前記露出された先端と電気的に接触するように設けられる、請求項２４に記載の方法。
  26. 前記少なくとも第１の複数の導電性ナノ構造体を形成するステップは、
    前記インターポーザ基板の前記電気的絶縁性表面部分にパターン化された触媒層を提供するステップと、
    前記触媒層から前記第１の複数の導電性ナノ構造体における各ナノ構造体を成長させるステップと、を含む、請求項２１〜２５のいずれか一項に記載の方法。
  27. 前記第１電極は、前記インターポーザ基板の前記電気的絶縁性表面部分と前記パターン化された触媒層との間に配置される、請求項２６に記載の方法。
  28. 前記少なくとも第１の複数の導電性ナノ構造体を形成するステップは、
    前記インターポーザ基板上に炭化物層を提供するステップと、
    前記炭化物層から材料を除去することにより孔を作成するステップと、含む、請求項２１〜２５のいずれか一項に記載の方法。
  29. 前記炭化物層は、チタンを含み、前記孔は、前記炭化物層からチタンを除去することにより作成される、請求項２８に記載の方法。
  30. 前記チタンは、塩素処理によって除去される、請求項２９に記載の方法。
  31. 前記チタンは、乾燥処理によって除去される、請求項２９に記載の方法。
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