TWI819150B - 增強堆疊沉積的奈米線結構以及製造包含其之電子產品的方法 - Google Patents

增強堆疊沉積的奈米線結構以及製造包含其之電子產品的方法 Download PDF

Info

Publication number
TWI819150B
TWI819150B TW108142538A TW108142538A TWI819150B TW I819150 B TWI819150 B TW I819150B TW 108142538 A TW108142538 A TW 108142538A TW 108142538 A TW108142538 A TW 108142538A TW I819150 B TWI819150 B TW I819150B
Authority
TW
Taiwan
Prior art keywords
layer
lateral
oxide region
conductors
anodic oxide
Prior art date
Application number
TW108142538A
Other languages
English (en)
Other versions
TW202107498A (zh
Inventor
薩巴 朱利安 艾爾
福瑞迪瑞克 維諾恩
保羅 亨利 哈烏梅瑟
皮埃爾 諾埃
蓋 派瑞特
Original Assignee
日商村田製作所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商村田製作所股份有限公司 filed Critical 日商村田製作所股份有限公司
Publication of TW202107498A publication Critical patent/TW202107498A/zh
Application granted granted Critical
Publication of TWI819150B publication Critical patent/TWI819150B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/008Selection of materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/012Form of non-self-supporting electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/33Thin- or thick-film capacitors 
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Luminescent Compositions (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

提出一種增強例如電極-絕緣體-電極結構之堆疊中的沉積的奈米線結構。該結構包括:導電層;導線,其具有接觸導電層的第一端和從導電層突出的第二端;以及側向橋接層,其側向連接多條導線以在導線之間提供實質均勻的間隔。

Description

增強堆疊沉積的奈米線結構以及製造包含其之電子產品的方法
本發明關於整合領域,並且更特別而言關於電子產品、相關的半導體產品及其製造方法。
矽被動整合科技在今日是工業設計所可取用的。舉例而言,由村田製作所(Murata Integrated Passive Solutions)所發展的被動整合連接基板(PICS)科技允許將高密度電容構件整合到矽基板中。根據這科技,數十或甚至數百個被動構件可有效率地整合到矽晶粒中。
P.Banerjee等人標題為「用於儲能的奈米管型金屬-絕緣體-金屬電容器陣列」(出版於自然科技,2009年5月)的工作成果描述金屬-絕緣體-金屬(metal-insulator-metal,MIM)結構,其形成於多孔性陽極材料中,舉例而言例如多孔性陽極氧化鋁(anodic alumina,AAO)。金屬、絕緣體、然後金屬的接續層遵循著多孔性材料的輪廓,而導致MIM結構嵌埋在多孔性材料的孔洞裡。然而,由於可藉由原子層沉積(atomic layer deposition,ALD)所沉積的AAO厚度緣故,因此Banerjee的AAO嵌埋結構遭受高等效串聯電阻(equivalent series resistance,ESR)和有限的電容密度。
由F.Voiron等人改善Banerjee之ESR和電容的結構描述於國際專利申請公開案WO 2015/063420 A1。Voiron的結構導致有高度整合的電容,其可以用於各式各樣的應用。於此結構,孔洞的底部是開放的,並且MIM結構的下金屬層接觸位在多孔性區域底下的導電層,而提供電接觸並且減少ESR。
一般而言,如上所述的AAO嵌埋結構源自將結構(譬如MIM結構)嵌埋在形成於基板(例如矽晶圓)上的多孔性區域裡。典型而言,多孔性區域源自將沉積在基板上之金屬(例如鋁)的薄層陽極化。陽極化將鋁層轉換成多孔性陽極氧化鋁(alumina)。典型而言,多孔性區域形成有任何形狀(從頂部來看)並且在垂直於晶圓表面的方向上延伸跨越氧化鋁層。
MIM結構或更一般而言的電極-絕緣體-電極(electrode-insulator-electrode,EIE)結構典型而言使用原子層沉積(ALD)而沉積在多孔性區域裡。當所使用的反應物種和反應物引入成氣體時,ALD沉積過程對多孔性結構的滲透度很敏感。圖2是AAO嵌埋MIM結構的範例性掃描式電子顯微鏡(scanning electron microscopy,SEM)影像。圖3是圖2的放大圖,其強調嵌埋於AAO中的MIM結構。
多樣應用可得益於AAO嵌埋結構所能做到的高整合電容。對於某些應用,想要結構展現極低的等效串聯電阻(ESR)和等效串聯電感(equivalent series inductance,ESL)以及高的等效電容密度(equivalent capacitance density,EPC)。這舉例而言是用於將處理器解耦之電容元件的情形。在此背景下,電容器使用作為局部能量槽(因此放得極靠近處理器)以補償電源供應線阻抗在大電流擺動情形下所造成的電壓掉落。於今日的處理器,此種電流擺動可大到100安培。萬一有電流擺動,則電容器作用成在電流擺動的持續時間下提供處理器所需的電荷(亦即電流)。因電容器所提供的電流通過電容器的內部電容器電阻,故結構的ESR應盡可能低以使跨越電容器的電壓掉落極小化。基於相同原因,電容 器的ESL也應極小化。另一方面,EPC愈大,則電容器所可過濾之電流擺動事件愈大(譬如針對約奈法拉第電容器的約皮秒供應中斷、針對微法拉第電容器的奈秒供應中斷...等)。
為了減少ESR/ESL並且增加EPC,於一實施例,設有二金屬收集板以分別使EIE堆疊的頂和底電極短路。如此,則嵌埋於多孔性區域中的EIE堆疊形成電容器的平行網路。如圖1所示,其示範AAO嵌埋EIE堆疊的示意電路,多孔性區域的每個孔洞(包括嵌埋的EIE)可由電容(C孔洞)串聯電阻(R孔洞)來代表。整體結構則並聯耦合孔洞,導致結構電阻等於R孔洞除以孔洞數目,並且結構電容等於C孔洞乘以孔洞數目。
如WO 2015/063420 A1所示的另一作法則堆疊幾層的AAO嵌埋結構,前提是每一層具有其自己的電極,而互連成平行網路。使用這作法可以達成較大的電容和較低的ESR/ESL。
然而,就ESR/ESL和EPC來說,WO 2015/063420 A1所用之結構的氣體滲透度限制侷限其效能。其實,當使用奈米尺度的多孔性結構來建造電容器時,EIE堆疊的沉積對於最終構件的效能來說很關鍵。特定而言,電極層的均勻度(亦即深寬比的變化)對ESR/ESL有直接影響,但是假如不連續時也對EPC有直接影響。進一步而言,絕緣體層的均勻度對於電容器特定密度以及電容器崩潰控制具有高度決定性。於WO 2015/063420 A1所述的結構,幾乎關閉的孔洞度(其中氣體僅可經由孔洞開口而進入結構)減少滲透度,並且導致較不均質的EIE堆疊,結果有較不均質的電效能。沉積過程也較慢,因為在ALD期間的物種擴散時間有所增加。
一般而言,EPC可藉由調整AAO結構的幾何型態(特定而言為孔洞幾何型態[孔洞直徑及間距]和AAO厚度)而改善。然而,這些作法具有限制,如下所進一步討論。
圖4針對多樣的AAO厚度值來示範孔洞幾何型態(直徑和間距)對於AAO嵌埋電容器結構之EPC的效應。如所示,無論AAO厚度為何,EPC對於確切的孔洞直徑和間距值展現最大值。AAO厚度增加則增加EPC,如分別對應於15微米、10微米、5微米之AAO厚度的線402、404、406所示。
圖5示範孔洞直徑對於AAO嵌埋電容器結構之EPC的效應。如所示,EPC隨著孔洞直徑增加而線性增加。然而,實務上,結構的機械強度施加絕對限制。其實,隨著孔洞直徑增加,相鄰孔洞之間的AAO壁厚度減少。在特定孔洞直徑值,結構變得太脆而無法實際實施。舉例而言,於60伏特所處理之多孔性AAO結構的情形,就特定孔洞度而言,約100奈米的孔洞直徑和約150奈米的間距就達到理論限制。超過這孔洞直徑,則AAO結構變得太脆而無法承受EIE沉積過程期間所誘發的應力。於EIE之電極厚度為約15奈米並且絕緣體為約10奈米氧化鋁的情形,這導致電容密度的限制在每平方毫米650奈法拉第附近。
一旦抵達孔洞直徑限制,則EPC可藉由增加AAO厚度而進一步增加,如圖4所示。然而,增加AAO厚度也增加結構的ESR,因為電極的長度隨著AAO厚度而增加。據此,增加EPC涉及維持可接受程度的ESR與適於結構機械完整性的孔洞幾何型態(直徑和間距)之間的妥協。
AAO嵌埋結構的ESR可在特定情形中減少。舉例而言,於使用收集板以分別使EIE堆疊之頂和底電極短路的實施例,ESR可藉由增加收集板的厚度而減少。這示範於圖6,其為AAO嵌埋電容器結構的ESR(y軸)相對電容器表面(x軸)的圖形。線602是對應於使用鋁加以金屬化之上電流收集板的電容器實施例之ESR測量的最適配線。線604是對應於同一電容器實施例但在鋁層上進一步包括NiAu層之ESR測量的最適配線。注意在線602和604之間的差異是因為在測量探針和電流收集板之間的接觸電阻的貢獻(在僅有鋁的情形,原有的氧化物避免良好接觸,因此避免直接測量電容器的本質ESR;相對而言,當添加NiAu時, 接觸幾乎是理想的,並且測量的ESR對應於電容器的本質ESR)。顯示的水平虛線代表收集板對於全體ESR的ESR貢獻。
如圖6所示,對於大電容器(譬如大於1平方毫米),結構的ESR主要是因為收集板。ESR因此可藉由增加收集板的厚度而減少。但如圖6所示,ESR於此範例無法降低到低於30毫歐姆。然而,對於小電容器(譬如小於1平方毫米),因為孔洞的數目太小,所以收集板對結構ESR的貢獻可忽略,並且收集板的厚度對ESR具有極小的效應。
減少小電容器之ESR的一種方式包括增加電極厚度,藉此降低個別孔洞的電阻。然而,這作法可對EPC有害,如圖7所示,其示範底電極厚度對AAO嵌埋電容器結構之EPC的效應。特定而言,圖7顯示EPC對結構的面積增強因素。面積增強因素乃關於三維(3D)對二維(2D)暴露表面的比例(3D暴露表面包括孔洞的表面積,而2D暴露表面是多孔性區域的頂表面),並且是孔洞直徑和間距的函數。於此範例,線702代表底電極厚度為15奈米的EPC,並且線704代表底電極厚度為10奈米的EPC。此二種架構的AAO、絕緣體層、頂電極厚度分別都是10微米、10奈米、10奈米。如所示,EPC隨著底電極厚度增加而顯著減少。
再者,增加電極厚度可增加結構裡的機械應力。特定而言,於ALD沉積15奈米厚之TiN層的情形,TiN層的本質應力可高達十億帕。這高的本質應力可造成AAO在電極沉積之後出現龜裂。圖8A~8B分別是AAO嵌埋電容器結構的光學顯微鏡影像和SEM影像,其顯示由於高電極厚度引起之應力所造成的龜裂。出現龜裂則降低電產出並且減少可靠度。
據此,從ESR的觀點,在減少ESR與不劣化結構裡的EPC和機械應力之間存在著妥協。
已經提出對AAO嵌埋結構的替代選擇性作法。一種作法包括使用奈米線結構來取代多孔性結構作為EIE的沉積表面。奈米線結構的一個優點可 在於它對應力累積的容忍度較高,尤其是當結構足夠開放以允許應力逸散在奈米線之間的空間。有了較高的應力容忍度,則ESR和EPC都可比在AAO嵌埋結構中得到進一步改善,譬如電極厚度可進一步增加以減少ESR,線間距離(等同於孔洞直徑)和/或線深度(等同於AAO厚度)可進一步增加以增加EPC。
典型而言,奈米線結構可藉由在模板裡生長導電材料的奈米線而形成,該模板則使生長局部化(譬如模板是具有孔洞的AAO結構)。多樣的材料可用於導電材料,舉例而言例如石墨烯、矽或銅。生長過程可包括以溶膠-凝膠來沉積、化學氣相沉積(chemical vapor deposition,CVD)、ALD或其他電化學技術。在生長奈米線之後,可使用蝕刻過程以移除模板並且釋放奈米線。
然而,就奈米線的均勻度而言,習用的奈米線結構展現限制。特定而言,如圖9所示之習用奈米線結構的SEM影像,習用結構遭受奈米線的集束並且偶爾是奈米線的崩塌。這些現象使得在奈米線之間的間隔難以控制,並且奈米線結構較不適合受控制的EIE沉積。歐洲專利申請案第2980014A1號(Huyghebaert)提出對此問題的解決方案,其涉及形成二層奈米線而在彼此的頂部上。其中一層(在結構用於EIE沉積的情形下為頂部層)設計成在奈米線之間具有互連。互連與奈米線同時生長,因此為相同於奈米線的材料所製成。Huyghebaert體認到於互連存在下披覆奈米線的問題,而為了緩解此問題,因此教導不是沿著奈米線頂層和部層都形成互連。這問題因Huyghebaert在整個AAO模板上形成奈米線簇而惡化,這導致較不開放的結構。進一步而言,Huyghebaert的過程不適合在給定基板上形成奈米線結構的陣列。Huyghebaert反而設想出在整個基板上形成單一奈米線結構。從實用觀點來看,這並不實際,除非想要從該過程做出獨特尺寸(亦即基板尺寸)的裝置(譬如電容器)。換言之,Huyghebaert的過程不允許奈米線結構的陣列如所要的單粒化以生成各種裝置尺寸。單粒化穿過Huyghebaert所得結構的任何嘗試導致單粒化跨越導電結構,這導致電失效。
據此,導電結構需要具有足夠規律的幾何型態,其很適合控制當中EIE結構的沉積。
本發明提供一種結構,其包括:第一導電層;第一導線,其具有接觸第一導電層的第一端和從第一導電層突出的第二端;以及第一側向橋接層,其側向連接多條第一導線以在第一導線之間提供實質均勻的間隔。
藉由使用側向連接第一導線的側向橋接層,則減少或消除第一導線的崩塌和/或集束。因此在第一導線之間達成實質均勻的間隔,使得結構高度有利於控制在第一導線的頂部上沉積堆疊結構,例如電極-絕緣體-電極(EIE)結構(譬如MIM)或絕緣體-電極(IE)結構。
第一導線可以為相同或不同於第一導電層的材料。
於具體態樣,第一側向橋接層包括蓋層,其蓋住至少某些第一導線的第二端。蓋層較佳而言可以為導體材料,雖然也可使用絕緣體材料。
蓋層可以為相同或不同於導線的材料。從過程觀點來看,藉由限制過程步驟,則使用相同材料可以是有益的。在設想有多堆疊結構的情況下,使用不同材料可以是有益的。於一具體態樣,蓋層可以為相同於第一導電層的材料。這允許蓋層作為形成在結構頂部上之後續結構的「第一導電層」(first conductive layer)。於一具體態樣,第一導電層作為結構的陽極蝕刻停止層,並且可由任何抵抗用於形成結構之陽極化過程的材料所製成。類似而言,相同於第一導電層之材料所製成的蓋層會作為建造在結構頂部上之後續結構的陽極蝕 刻停止層。這改善所得結構的電容密度。
於一具體態樣,蓋層是連續層,其蓋住所有或實質所有第一導線的第二端。所得結構透過其側面而維持開放的,但展現高機械穩定度。藉由同時提供高度規律的幾何型態和對EIE沉積過程(譬如ALD)期間所用之氣體的高滲透度,這有助於EIE沉積過程。
於另一具體態樣,蓋層是半連續或不連續層,其蓋住某些但非全部之第一導線的第二端。於此架構,第一導線的相鄰者可被蓋層的相同部分蓋在一起。所得結構進一步增強對EIE沉積過程期間所用之氣體的滲透度,但仍確保有足夠規律的幾何型態以用於EIE沉積。
於另一具體態樣,替代蓋層而言或附帶於蓋層而言,第一側向橋接層可包括側向延伸,其經由第一導線的外壁而側向連接至少某些第一導線。於一具體態樣,側向延伸形成似網格的側向結構,其將至少某些第一導線連接在一起。
當EIE沉積過程需要較高的機械穩定度和更規律的幾何型態時,側向延伸可與蓋層一起使用。另一方面,當可僅使用蓋層而達成足夠高的機械穩定度和規律的幾何型態時,則可省略側向延伸以進一步增強結構的氣體滲透度。這是因為一般而言EIE沉積使用蓋層要比使用側向延伸來得容易。
似網格之側向結構的密度可根據增加或減少多個側向延伸之數目及因此在第一導線之間連接數目的具體態樣來控制。於一具體態樣,側向延伸直接連接第一導線的相鄰者。於另一具體態樣,側向延伸可進一步直接連接第一導線的非相鄰者。
於具體態樣,第一側向橋接物可包括幾個似網格的側向結構,其形成在第一導線的各種深度。
於具體態樣,其中結構包括蓋層,則結構可進一步包括: 第二導線,其具有接觸蓋層的第一端和從蓋層突出的第二端;以及第二側向橋接層,其側向連接多條第二導線以在第二導線之間提供實質均勻的間隔。
如此,則結構可以是多重堆疊結構,而每個堆疊(亦即導線和關聯的側向橋接層)提供空間以供當中沉積EIE結構。以層數倍增而言,則進一步增加所得結構的比電容密度。
第二側向橋接物可以類似於上述第一側向橋接物,舉例而言第二側向橋接物可包括蓋層(連續、半連續或不連續的),其蓋住至少某些第二導線的第二端,以及/或者包括側向延伸,其經由第二導線的外壁而側向連接至少某些第二導線。第二側向橋接層就像第一側向橋接層減少或消除第二導線的崩塌和/或集束,並且導致在第二導線之間有實質均勻的間隔。這使堆疊高度有利於在第二導線的頂部上沉積EIE堆疊。
於具體態樣,結構可進一步包括EIE堆疊,其披覆第一導線和/或第二導線。EIE堆疊形成結構裡的電容。於EIE堆疊,電極可由導體材料或導體和氧化物的組合所製成。絕緣體層可以是介電質,例如離子性介電質或選自順電或鐵電材料家族的介電質。
於另一具體態樣,第一導線(和/或第二導線)提供導電電極。如此,則第一導線(和/或第二導線)可僅由絕緣體層和電極層(IE堆疊)所披覆以提供EIE堆疊。
於具體態樣,結構可形成在基板上以提供電容器裝置。基板可嵌埋其他電子或光電構件,其可電耦合或可不電耦合到電容器裝置。
EIE堆疊可使用ALD過程來沉積。根據本發明的結構高度適合此種沉積過程,因為它們展現比習用之AAO或奈米線結構還大的氣體滲透度。其實,至少透過其側面而是開放的並且具有更規律的幾何型態,故提議的結構有 助於沉積過程所用之氣體的擴散。這方面導致減少過程持續時間和成本。
相較於習用的AAO或奈米線結構,提議的結構也導致有較低的ESR/ESL和較高的EPC。特定而言,由於側向橋接層而有較高的機械穩定度和應力容忍度,故ESR和EPC都可比習用結構得到進一步的改善,譬如電極厚度可進一步增加以減少ESR,線間距離(等同於孔洞直徑)和/或線深度(等同於AAO厚度)可進一步增加以增加EPC。
於具體態樣,結構可包括隔離側壁,其鄰接並且側向包住(從側面)第一導線。當有第二導線時,可形成類似的隔離側壁以包圍第二導線。隔離側壁可由絕緣材料所形成,舉例而言為聚合物或氧化物。隔離側壁在結構周圍生成隔離壁並且導致幾個優點。第一,使用隔離側壁,則結構可形成於容置此種結構之陣列的基板中。陣列的結構會被隔離側壁所侷限。陣列的單粒化可沿著隔離側壁來進行。當沿著隔離側壁發生切割時,所得結構的側面與結構的內部電絕緣。附帶而言,隔離側壁在單粒化過程期間作用成應力緩衝。再者,隔離側壁作用成側向鈍化層,其密封結構並且避免在單粒化之後的進一步處理步驟(譬如模封、焊接...等)而有穿透。
本發明也提供一種製造電子產品的方法,其包括:在基板上形成陽極蝕刻停止層;在陽極蝕刻停止層上形成可陽極化層;將可陽極化層陽極化以形成陽極氧化物區域,其具有孔洞;在陽極氧化物區域的孔洞裡形成導線,其具有接觸陽極蝕刻停止層的第一端和從陽極蝕刻停止層突出的第二端;形成側向橋接層,其側向連接多條導線;以及選擇性溶解陽極氧化物區域。
於具體態樣,可陽極化層由鋁所製成,並且陽極氧化物區域由 AAO所製成。
於具體態樣,將可陽極化層陽極化包括:變化陽極化電壓以在連接相鄰垂直孔洞之陽極氧化物中誘發側向多孔性分支。
於具體態樣,側向橋接層可形成於所生成的側向多孔性分支中。於一具體態樣,形成側向橋接層包括:在側向多孔性分支裡形成側向延伸,該側向延伸經由導線的外壁而側向連接至少某些導線。
於具體態樣,導線和側向橋接層生長在陽極氧化物區域的孔洞和側向多孔性分支裡。可使用任何適合於多孔性結構中生長導電材料的沉積方法,例如包括電化學沉積(electro-chemical deposition,ECD)和/或無電極沉積過程。
於另一具體態樣,形成側向橋接層包括:在陽極氧化物區域的頂表面上形成蓋層,其蓋住至少某些導線的第二端。蓋層可以是連續、半連續或不連續的,並且可蓋住所有、實質所有或某些導線的第二端。蓋層較佳而言可以為導體材料,雖然也可使用絕緣體材料。蓋層可以為相同或不同於導線的材料。從過程觀點來看,藉由限制過程步驟,則使用相同的材料可以是有益的。於設想有多重堆疊結構的情況下,使用不同材料可以是有益的。於一具體態樣,蓋層可以為相同於陽極蝕刻停止層的材料。這允許蓋層作為形成在結構頂部上之後續結構的陽極蝕刻停止層。
於具體態樣,選擇性溶解陽極氧化物區域包括:控制陽極氧化物區域的選擇性蝕刻過程,以減少在陽極蝕刻停止層和導線之介面的蝕刻。於一具體態樣,這藉由減緩在介面的蝕刻過程來進行。這具有的好處是避免或減少在介面的電化學蝕刻,並且導致導線更均勻(較少不連續性和/或頸縮),尤其是在連接到陽極蝕刻停止層的第一端周圍。
於具體態樣,方法進一步包括:在可陽極化層上沉積第一硬遮罩; 將第一硬遮罩圖案化以界定可陽極化層的區段;以及將第一硬遮罩所界定之可陽極化層的區段陽極化以形成陽極氧化物區域。
第一硬遮罩幫助導線局部化生長在第一硬遮罩所界定之可陽極化層的區段裡。
第一硬遮罩可以是絕緣材料,例如氧化矽或氮化矽。
於另一具體態樣,方法可進一步包括:在陽極氧化物區域上沉積第二硬遮罩;將第二硬遮罩圖案化以界定陽極氧化物區域的區段;以及在落於第二硬遮罩所界定之陽極氧化物區域的區段裡之陽極氧化物區域的孔洞裡形成導線。
於具體態樣,由第二硬遮罩所界定之陽極氧化物區域的區段對應於孔洞是完全開放的區段。
第二硬遮罩可以是絕緣材料,例如氧化矽或氮化矽。
於具體態樣,第二硬遮罩是在溶解陽極氧化物區域之前蝕刻掉或在溶解陽極氧化物區域的期間掀掉。這有助於溶解陽極氧化物區域。使用第二硬遮罩也易於沉積EIE堆疊,因為幫助了氣體穿透到結構中。特定而言,使用和後續移除第二硬遮罩則導致結構在EIE沉積之前從側面是完全開放的。
於具體態樣,方法可進一步包括形成隔離側壁,其鄰接並且側向包住導線。這可包括:溶解陽極氧化物區域中包圍導線的區段,該陽極氧化物區域在溶解區段中沒有導線;以及在先前由陽極氧化物區域之溶解區段所佔據的體積裡形成隔離側壁。
於具體態樣,包圍導線之陽極氧化物區域的區段包括孔洞,其在溶解該區段之時不完全延伸到陽極蝕刻停止層(1308)。
於另一具體態樣,方法進一步包括在導線上形成EIE或IE堆疊。 EIE或IE堆疊可使用ALD過程來沉積。EIE或IE堆疊形成結構裡的電容。
402、404、406:線
602、604:線
702、704:線
1000:結構
1002:第一導電層
1004:層
1006:硬遮罩層
1008:第一導線
1010:第一側向橋接層/連續蓋層
1100:結構
1102:側向延伸
1200:結構
1202:層/蓋層
1302:絕緣體層
1304:矽層
1306:金屬層
1308:陽極蝕刻停止層
1310:可陽極化層
1312:第一硬遮罩
1314:陽極氧化物區域
1316:導線
1318:蓋層
1320:蓋層
1322:未開放孔洞
1602、1604:線
1800:結構
1802:絕緣體層
1804:電極層
參考伴隨圖式,從下面僅藉由示範而非限制之本發明特定具體態樣的敘述,則本發明的進一步特色和優點將變得明顯,其中:圖1是陽極化氧化鋁(AAO)嵌埋電容器結構的示意電路圖;圖2是AAO嵌埋電容器結構的範例性掃描式電子顯微鏡(SEM)影像;圖3是圖2的放大圖,其強調嵌埋於AAO中的金屬-絕緣體-金屬(MIM)結構;圖4針對各種AAO厚度值來示範孔洞幾何型態(直徑和間距)對於AAO嵌埋電容器結構之等效電容密度(EPC)的效應;圖5示範孔洞直徑對於AAO嵌埋電容器結構之EPC的效應;圖6是AAO嵌埋電容器結構之等效串聯電阻(ESR)相對電容器表面的圖形;圖7示範底電極厚度對於AAO嵌埋電容器結構之EPC的效應;圖8A~8B分別是AAO嵌埋電容器結構的光學顯微鏡影像和SEM影像,其顯示由於高電極厚度引起之應力所造成的龜裂;圖9是習用之奈米線結構的SEM影像;圖10示範根據本發明具體態樣之範例性結構的截面圖;圖11示範根據本發明具體態樣之另一範例性結構的截面圖;圖12A~12B分別示範根據本發明具體態樣之另一範例性結構的截面圖和俯視圖;圖13A~13G示範根據本發明具體態樣來製造結構的過程步驟;圖14A~14B分別是根據本發明具體態樣的範例性結構之截面圖和俯視圖的SEM影像;圖15A~15B分別是根據本發明具體態樣的範例性結構之截面圖和俯視圖的 SEM影像;圖16是示範根據本發明具體態樣的範例性結構相較於習用之AAO嵌埋結構的ESR效能圖形;圖17是根據本發明具體態樣的範例性結構之截面圖的SEM影像;以及圖18示範根據本發明之具體態樣的範例性結構。
本發明的具體態樣藉由提供具有高度規律之幾何型態的奈米線結構而解決先前技術的既有缺失。因也是高度開放的,就較高的應力容忍度而言,提議的結構很適合EIE沉積但也維持奈米線結構的優點,並且結果上改善ESR/ESL和EPC。
圖10示範根據本發明具體態樣之範例性結構1000的截面圖。如圖10所示,範例性結構1000包括:第一導電層1002;第一導線1008,其具有接觸第一導電層1002的第一端和從第一導電層1002突出的第二端;以及第一側向橋接層(圖10的1010),其側向連接多條第一導線1008以在第一導線1008之間提供實質均勻的間隔。第一導線1008可以為不同於第一導電層1002的材料。
於具體態樣,如圖10所示,第一導電層1002是形成在基板上的陽極蝕刻停止層。第一導線1008可生長在犧牲AAO模板裡(未顯示於圖10),其在生長第一導線1008之後則部分或完全移除。AAO模板可藉由將鋁製的一層1004陽極化而形成。硬遮罩層1006可在陽極化之前形成在層1004上,以界定當中生長有第一導線1008的犧牲AAO模板。
第一導電層1002可具有幾個掌控其性質的功能。於具體態樣,第一導電層1002用於避免陽極化進行到位在第一導電層1002底下的鋁電接觸層裡。特定而言,在陽極化期間,第一導電層1002暴露於陽極化過程的部分形成 氧化物頂表面。為了移除這氧化物頂表面並且確保穿過第一導電層1002而到電接觸層的電接觸,第一導電層1002選擇成致使其氧化物可相對於包圍的AAO模板而選擇性蝕刻。附帶而言,第一導電層1002可選擇成減少穿過該層的接觸電阻以改善ESR效能。於另一具體態樣,可要求第一導電層1002使所提供的電流充分通過該層1002以進行用於形成第一導線1008的電鍍過程。
藉由使用側向連接第一導線1008的側向橋接層,則減少或消除第一導線1008的崩塌和/或集束。因此在第一導線1008之間達成實質均勻的間隔,使得結構1000高度有利於控制在第一導線1008的頂部上沉積堆疊結構,例如EIE結構。
於具體態樣,第一側向橋接層包括蓋層,其蓋住至少某些第一導線1008的第二端。蓋層可以為導體或絕緣體材料。當蓋層導電時,它可以為相同或不同於第一導線1008的材料。於一具體態樣,蓋層可以為相同於第一導電層1002的材料(譬如鎢)。
於一具體態樣,如圖10所示,蓋層是連續層1010,其蓋住所有或實質所有第一導線1008的第二端。所得結構透過其側面而維持開放的但展現高機械穩定度。藉由同時提供高度規律的幾何型態和對EIE沉積過程(譬如ALD)期間所用之氣體的高滲透度,這有助於EIE沉積過程。
於另一具體態樣,其顯示於圖12A和12B的截面圖和俯視圖,蓋層可以是半連續或不連續的層1202,其蓋住某些而非全部之第一導線1008的第二端。於此架構,第一導線1008的相鄰者可被蓋層1202的相同部分蓋在一起。所得結構1200進一步增強對EIE沉積過程期間所用之氣體的滲透度,但仍確保有足夠規律的幾何型態以供EIE沉積。
於圖11所示的另一具體態樣,第一側向橋接層可包括側向延伸1102,其經由第一導線的外壁而側向連接至少某些第一導線1008。於具體態樣, 側向延伸1102形成在側向多孔性分支裡,此分支藉由在陽極化期間變化陽極化電壓(電壓擺動)而生成在AAO模板裡。注意到視用於形成側向延伸的過程而定,側向延伸可有或可沒有良好界定的幾何型態。於電壓擺動過程,形成的側向延伸一般而言不具有受控制之良好界定的幾何型態(譬如圓柱形)。
於一具體態樣,側向延伸1102形成似網格的側向結構,其將至少某些第一導線1008連接在一起。似網格的側向結構之密度可根據增加或減少側向延伸1102之數目及因此在第一導線1008之間的連接數目的具體態樣來控制。於一具體態樣,側向延伸1102直接連接第一導線1008的相鄰者。於另一具體態樣,側向延伸1102可進一步直接連接第一導線1008的非相鄰者。
如圖11所示,可設有側向延伸1102以形成幾個似網格的側向結構,其形成在第一導線1008的各種深度處。然而,於其他具體態樣,單一似網格的側向結構可設在第一導線1008之實質單一的深度處。
如熟習此技術者基於在此教導所理解,第一側向橋接層可包括任何側向橋接層類型的組合。舉例而言,當EIE沉積過程需有較高的機械穩定度和更規律的幾何型態時,側向延伸1102可連同蓋層(連續、半連續或不連續的)來使用。另一方面,當僅可使用蓋層而達成足夠高的機械穩定度和規律的幾何型態時,則可省略側向延伸1102以進一步增強結構的氣體滲透度。
於具體態樣(圖未顯示),其中結構包括蓋層,則結構可進一步包括:第二導線,其具有接觸蓋層的第一端和從蓋層突出的第二端;以及第二側向橋接層,其側向連接多條第二導線以在第二導線之間提供實質均勻的間隔。如此,則結構可以是多重堆疊結構,而每個堆疊(亦即導線和關聯的側向橋接層)提供在當中沉積EIE結構的空間。以層的數目倍增來說,進一步增加所得結構的等效電容密度。
第二側向橋接物可類似於上述第一側向橋接物,舉例而言第二側 向橋接物可包括蓋層(連續、半連續或不連續的),其蓋住至少某些第二導線的第二端,以及/或者包括側向延伸,其經由第二導線的外壁而側向連接至少某些第二導線。第二側向橋接層就像第一側向橋接層減少或消除第二導線的崩塌和/或集束,並且導致在第二導線之間有實質均勻的間隔。這使堆疊高度有利於在第二導線的頂部上沉積EIE堆疊。
如熟習此技術者基於在此教導所理解,多重堆疊結構可包括多於二個的堆疊。
於具體態樣,提議的結構可進一步包括EIE堆疊(未顯示於圖10、11、12A~B),其披覆第一導線1008和/或第二導線。EIE堆疊形成結構裡的電容。於EIE堆疊,電極可由導體材料或導體與氧化物的組合所製成。絕緣體層可以是介電質,例如離子性介電質或選自順電或鐵電材料家族的介電質。
於另一具體態樣,第一導線1008(和/或第二導線)提供導電電極。如此,則第一導線1008(和/或第二導線)可僅由絕緣體層和電極層所披覆以提供EIE堆疊。此種結構的範例顯示於圖18,其示範的1800具有披覆第一導線的IE堆疊。
EIE堆疊可使用ALD過程來沉積。根據本發明的結構高度適合此種沉積過程,因為它們展現比習用之AAO或奈米線結構有更大的氣體滲透度。其實,如圖10、11、12A~B所示,至少經由其側面是開放的並且具有更規律的幾何型態,故提議的結構有助於沉積過程所用之氣體的擴散。這方面導致減少過程持續時間和成本。
附帶而言,相較於習用的AAO或奈米線結構,提議的結構導致較低的ESR/ESL和較高的EPC。特定而言,由於側向橋接層而有較高的機械穩定度和應力容忍度,ESR和EPC都可比習用的結構得到進一步改善,譬如電極厚度可進一步增加以減少ESR,線間距離(等同於孔洞直徑)和/或線深度(等同於AAO 厚度)可進一步增加以增加EPC。為了示範,圖16示範根據本發明具體態樣之範例性結構相較於習用之AAO嵌埋結構的ESR效能。特定而言,圖16顯示AAO嵌埋結構之單一孔洞中的MIM堆疊之電阻(線1602)相對沉積在本發明範例性結構之奈米線上的相同MIM堆疊之電阻(線1604)的比較。如所示,以每一孔洞(奈米線)的基準來看,電阻有實質減少,尤其是對於較小的孔洞直徑值。這減少的原因尤其可以是由於奈米線作用成較低電阻電極的緣故。
圖13A~13G示範製造電子產品(包括依據本發明具體態樣之結構)的過程步驟。
為了簡化,開始參考圖13A來敘述,其示範在基板上形成多孔性區域之後所得的中間產品。於範例性具體態樣,中間產品的製造包括:在基板上形成陽極蝕刻停止層1308;在陽極蝕刻停止層1308上形成可陽極化層1310;以及將可陽極化層1310陽極化以形成陽極氧化物區域1314,其具有孔洞。陽極氧化物區域1314可包括未開放孔洞1322(亦即不一路延伸到陽極蝕刻停止層1308的孔洞)。
於範例性具體態樣,基板可以是絕緣體上矽基板,其包括形成在基板上的矽層1304和絕緣體層1302。然而,具體態樣不限於此範例性具體態樣。
於範例性具體態樣,金屬層1306形成在基板的矽層1304和陽極蝕刻停止層1308之間。金屬層1306可由鋁、銅(Cu)、銀(Ag)或鋁銅(AlCu)所製成,其組合或不組合有例如鈦、氮化鈦、鉭、氮化鉭的阻障金屬。於具體態樣,金屬層1306作為嵌埋到結構中之電容器裝置的底電極。
於具體態樣,可陽極化層1310由鋁所製成,並且陽極氧化物區域1314由AAO所製成。
陽極蝕刻停止層1308可由任何抵抗陽極化過程的材料所製成。舉例而言,陽極蝕刻停止層1308可由鎢所製成。
在形成陽極氧化物區域1314時,某些應用可想要使所得的多孔性區域嵌埋在可陽極化層1310裡。舉例而言,可想要控制所得多孔性區域的尺寸,以便控制將被嵌埋當中之電容結構的尺寸和電容。典型而言,如圖13A所示,達成此事項是在可陽極化層1310的頂部上形成第一硬遮罩1312以遮罩可陽極化層1310上不打算被陽極化的區域。特定而言,此過程包括:在可陽極化層1310上沉積第一硬遮罩1312;將第一硬遮罩1312圖案化以界定可陽極化層1310的區段;以及將第一硬遮罩1312所界定之可陽極化層的區段陽極化以形成陽極氧化物區域1314。遮罩屏蔽可陽極化層1310(由第一硬遮罩1312所界定的區段除外)免於接觸陽極化電解質,多孔性區域因此形成於可陽極化層1310當中第一硬遮罩1312是開放的(多個)區域。
第一硬遮罩可以是絕緣材料(例如氧化矽或氮化矽)或金屬(前提是金屬當暴露於陽極化電解質時形成穩定的氧化物)。
於另一具體態樣,可允許陽極氧化物區域1314在基板的整個表面上延伸,而在陽極化期間設定有陽極電壓的區域除外。於此種具體態樣,不使用硬遮罩。
在形成陽極氧化物區域1314之後,如圖13B和13C所示範,過程包括在陽極氧化物區域1314的孔洞裡形成導線1316,其具有接觸陽極蝕刻停止層1308的第一端和從陽極蝕刻停止層1308突出的第二端。
導線1316可在陽極氧化物區域1314的孔洞裡生長。可使用適合於多孔性結構中生長導電材料的任何沉積方法,舉例而言包括電化學沉積(ECD)或無電極沉積過程。於具體態樣,偏好電極沉積過程。各種材料可用於導電材料,舉例而言例如鎳、石墨烯、矽或銅。
於具體態樣,避免陽極氧化物區域1314有未開放孔洞1322,並且在當中不形成導線。特定而言,於具體態樣,此過程包括:在陽極氧化物區域 1314上(或在第一硬遮罩1312上,若仍存在的話)沉積第二硬遮罩(未顯示);將第二硬遮罩圖案化以界定陽極氧化物區域1314的區段;以及在陽極氧化物區域1314落於第二硬遮罩所界定之區段中的孔洞裡形成導線1316。於具體態樣,陽極氧化物區域1314由第二硬遮罩所界定的區段對應於孔洞是完全開放的區段。第二硬遮罩可以是絕緣材料,例如氧化矽或氮化矽。
後續或與同時形成導線1316而言,過程包括形成側向橋接層,其側向連接多條導線1316。
於具體態樣,形成側向橋接層包括在陽極氧化物區域1314的頂表面上形成蓋層,其蓋住至少某些導線1316的第二端。蓋層可以是連續、半連續或不連續的,並且可蓋住所有、實質所有、或某些導線1316的第二端。圖13D示範的結構具有半連續的蓋層1318,其部分蓋住導線1316。圖13E示範相同的結構,其具有連續的蓋層1320而蓋住所有或實質所有的導線1316。
於另一具體態樣(未顯示於圖13A~G),替代或附帶於形成蓋層而言,形成側向橋接層包括在陽極氧化物區域1314的側向多孔性分支裡形成側向延伸,該側向延伸經由導線的外壁而側向連接至少某些導線1316。依據此具體態樣,可陽極化層1310的陽極化包括變化陽極化電壓以於連接相鄰垂直孔洞的陽極氧化物中誘發側向多孔性分支。側向延伸可藉由同時形成導線1316的相同沉積過程而形成。
一旦形成導線1316和側向橋接層,則可選擇性(部分或完全)溶解陽極氧化物區域1314。如此,則陽極氧化物區域1314作用成犧牲模板而能夠規則地形成導線1316。所得結構顯示於圖13F(部分蓋住)和13G(連續蓋住)。於具體態樣,選擇性溶解陽極氧化物區域1314包括控制陽極氧化物區域1314的選擇性蝕刻過程,以減少在陽極蝕刻停止層1308和導線1316之介面的蝕刻。於一具體態樣,這藉由減緩在介面的蝕刻過程來進行。這具有的好處是避免或減少在 介面的電化學蝕刻,並且導致導線1316更均勻(較少不連續性和/或頸縮),尤其是在連接到陽極蝕刻停止層1308的第一端周圍。
於另一具體態樣,過程可進一步包括在導線1316上形成EIE或IE堆疊。EIE或IE堆疊可使用ALD過程來沉積。EIE或IE堆疊(連同導線1316)形成結構裡的電容。圖18示範範例性結構1800,其源自在圖13G所示的結構上形成IE堆疊。如所示,IE堆疊包括絕緣體層1802和電極層1804。於具體態樣,IE堆疊是在移除第二硬遮罩和溶解陽極氧化物區域之後形成。如此,則IE堆疊可披覆第一硬遮罩1312、蓋層1320、導線1316(都沿著它們的外壁)、源自溶解陽極氧化物區域的溝槽(下面進一步討論)。於另一具體態樣,IE堆疊可設計成僅披覆導線1316或僅披覆導線1316及蓋層1320。如熟習此技術者基於在此教導所理解,具體態樣不限於具有連續的蓋層1320的結構1800。於其他具體態樣,蓋層1320可由不連續蓋層、半連續蓋層(譬如1318)或側向延伸(譬如1102)所取代。
於具體態樣,其中使用第二遮罩以覆蓋陽極氧化物區域之未開放孔洞,則第二硬遮罩在溶解陽極氧化物區域之前蝕刻掉或在溶解陽極氧化物區域期間掀掉。這有助於溶解陽極氧化物區域。移除第二硬遮罩也易於沉積EIE堆疊,因為這有助於氣體穿透到結構中。特定而言,如下所進一步討論,使用和後續移除第二硬遮罩則導致結構在EIE沉積之前從側面是完全開放的。
圖17是根據本發明具體態樣的範例性結構之截面圖的SEM影像。特定而言,圖17顯示的結構是在已經移除第二硬遮罩之後但在已經溶解陽極氧化物區域之前。如所示,由於使用第二硬遮罩的緣故,陽極氧化物區域的側向區段維持沒有導線。當移除第二硬遮罩並且溶解陽極氧化物時,在先前由陽極氧化物區域的此側向區段所佔據的體積中形成溝槽。由於包圍導線的這溝槽,故結構從其側面是完全開放的,這顯著有助於氣體滲透度和EIE沉積。
於具體態樣,在EIE沉積之後,溝槽可填充有絕緣材料(聚合物或 氧化物)而生成結構的側壁。如此,於具體態樣,則過程可進一步包括形成隔離側壁,其鄰接並且側向包住導線。這可包括:溶解陽極氧化物區域中包圍導線的區段,該陽極氧化物區域在經溶解區段中沒有導線;以及在先前由陽極氧化物區域之經溶解區段所佔據的體積裡形成隔離側壁。
如上所討論,隔離側壁在結構周圍生成隔離壁並且導致幾個優點。第一,使用隔離側壁,則結構可形成於容置此種結構之陣列的基板中。陣列的結構由隔離側壁所侷限。陣列的單粒化可沿著隔離側壁來進行。當沿著隔離側壁發生切割時,所得結構的側面與結構的內部電絕緣。附帶而言,隔離側壁作用成在單粒化過程期間的應力緩衝。再者,隔離側壁作用成側向鈍化層,其密封結構並且避免由於在單粒化之後的進一步處理步驟(譬如模封、焊接...等)而穿透。
於另一具體態樣,可不使用第二硬遮罩而生成包圍導線的溝槽(其可被填充以生成隔離側壁)。特定而言,此具體態樣依賴在可陽極化層的陽極化時(如第一硬遮罩所界定),靠近第一硬遮罩邊緣所生成的孔洞可以是未開放的(亦即孔洞不一路延伸到陽極蝕刻停止層)或僅部分開放的(亦即孔洞延伸但不超過整個孔洞直徑)。可陽極化層因此於這些孔洞所界定的區域中形成殘緣。於一實施例,形成殘緣的某些側面孔洞在陽極化之後被蝕刻以使其完全開放,並且使用它們來生長導線。然而,於另一實施例,側面孔洞可在陽極化之後維持未蝕刻的。如此的效應則是在用於生長導線的電鍍期間,電流可不流動穿過這些孔洞。因此,側面孔洞中不生長導線。在導線生長之後溶解陽極氧化物則導致在先前由側面孔洞所佔據的區域中有溝槽。如上所討論,可填充此溝槽以生成隔離側壁。
上述製程可重複進行以形成多重堆疊結構。特定而言,從如圖13F或13G所示的結構開始,第二陽極氧化物模板可形成於蓋層上。然後,導線可在 第二陽極氧化物模板裡生長,並且可沉積第二蓋層以蓋住導線。最終溶解掉第二陽極氧化物模板。藉由相同於陽極蝕刻停止層1308之材料(譬如鎢)的蓋層,則會有助於這多重堆疊過程,並且會改善所得結構的電容密度。
圖14A~14B分別是依據上述過程所製造之部分蓋住的結構之截面圖和俯視圖的SEM影像。圖15A~15B分別是依據上述過程所製造之連續蓋住的結構之截面圖和俯視圖的SEM影像。
<額外變化例>
雖然上面已參考特定具體態樣來描述本發明,但將理解到本發明不被特定具體態樣的特點所限制。在所附請求項的範圍裡,可在上述具體態樣中做出許多變化、修改和發展。
1302:絕緣體層
1306:金屬層
1308:陽極蝕刻停止層
1310:可陽極化層
1312:第一硬遮罩
1316:導線
1320:蓋層
1800:結構
1802:絕緣體層
1804:電極層

Claims (14)

  1. 一種結構(1000、1100、1200、1800),其包括:第一導電層(1308);第一導線(1316),其具有接觸所述第一導電層(1308)的第一端和從所述第一導電層(1308)突出的第二端;第一側向橋接層(1010、1102、1202、1320),其側向連接多條所述第一導線(1008、1316)以在所述第一導線(1008、1316)之間提供實質均勻的間隔,其中所述第一側向橋接層(1010、1102、1202)包括蓋層(1010、1202、1320),其蓋住至少某些所述第一導線(1008、1316)的所述第二端,所述蓋層(1010、1202、1320)為不同於所述第一導線(1008、1316)的材料;以及電極-絕緣體-電極(EIE)堆疊或絕緣體-電極(IE)堆疊(1802、1804),其披覆所述第一導線(1008、1316)和所述蓋層(1010、1202、1320)。
  2. 如申請專利範圍第1項的結構(1000、1100、1200、1800),其中所述第一側向橋接層(1010、1102、1202、1320)包括側向延伸(1102),其經由所述第一導線(1008)的外壁而側向連接至少某些所述第一導線(1008)。
  3. 如申請專利範圍第1或2項的結構(1000、1100、1200、1800),其中所述蓋層(1010、1202、1320)是連續、半連續或不連續層。
  4. 如申請專利範圍第1或2項的結構(1000、1100、1200、1800),其進一步包括:第二導線,其具有接觸所述蓋層(1010、1202、1320)的第一端和從所述蓋層(1010、1202、1320)突出的第二端;以及第二側向橋接層,其側向連接多條所述第二導線以在所述第二導線之間提供實質均勻的間隔。
  5. 如申請專利範圍第4項的結構(1000、1100、1200、1800),其中所 述第二側向橋接層包括:蓋層,其蓋住至少某些所述第二導線的所述第二端;或者側向延伸,其經由所述第二導線的外壁而側向連接至少某些所述第二導線。
  6. 如申請專利範圍第4項的結構(1800),其中所述EIE堆疊或所述IE堆疊(1802、1804)進一步披覆所述第二導線。
  7. 如申請專利範圍第1或2項的結構(1000),其包括:隔離側壁,其鄰接並且側向包住所述第一導線(1008)。
  8. 一種製造電子產品的方法,其包括:在基板(1302、1304)上形成陽極蝕刻停止層(1308);在所述陽極蝕刻停止層(1308)上形成可陽極化層(1310);將所述可陽極化層(1310)陽極化以形成陽極氧化物區域(1314),其具有孔洞;在所述陽極氧化物區域(1314)的孔洞裡形成導線(1316),其具有接觸所述陽極蝕刻停止層(1308)的第一端和從所述陽極蝕刻停止層(1308)突出的第二端;形成側向橋接層(1318、1320),其側向連接多條所述導線(1316),其中形成所述側向橋接層(1318、1320)包括在所述陽極氧化物區域的頂表面上形成蓋層(1318、1320),其蓋住至少某些所述導線的所述第二端,所述蓋層(1318、1320)為不同於所述導線(1316)的材料;部分或完全地溶解所述陽極氧化物區域(1314),其中部分或完全地溶解所述陽極氧化物區域(1314)包括:控制所述陽極氧化物區域(1314)的選擇性蝕刻過程,以減少在所述陽極蝕刻停止層(1308)和所述導線(1316)之介面的蝕刻;以及在所述導線和所述蓋層(1318、1320)上形成電極-絕緣體-電極(EIE)堆疊或絕緣體-電極(IE)堆疊(1802、1804)。
  9. 如申請專利範圍第8項的方法,其進一步包括:在所述可陽極化層(1310)上沉積第一硬遮罩(1312); 將所述第一硬遮罩(1312)圖案化以界定所述可陽極化層的區段;以及將由所述第一硬遮罩(1312)所界定之所述可陽極化層的所述區段陽極化以形成所述陽極氧化物區域(1314)。
  10. 如申請專利範圍第9項的方法,其進一步包括:在所述陽極氧化物區域上沉積第二硬遮罩;將所述第二硬遮罩圖案化以界定所述陽極氧化物區域的區段;以及在落於由所述第二硬遮罩所界定之所述陽極氧化物區域的所述區段裡之所述陽極氧化物區域的孔洞裡形成所述導線。
  11. 如申請專利範圍第8至10項中任一項的方法,其中所述陽極氧化物區域包括側向多孔性分支,其連接所述陽極氧化物區域的相鄰孔洞,以及其中形成所述側向橋接層包括在所述側向多孔性分支裡形成側向延伸,所述側向延伸經由所述導線的外壁而側向連接至少某些所述導線。
  12. 如申請專利範圍第8至10項中任一項的方法,其包括:形成隔離側壁,其鄰接並且側向包住所述導線(1316)。
  13. 如申請專利範圍第12項的方法,其包括:溶解包圍所述導線(1316)之所述陽極氧化物區域(1314)的區段,所述陽極氧化物區域(1314)在經溶解的所述區段中沒有導線;以及在先前由所述陽極氧化物區域(1314)之經溶解的所述區段所佔據的體積裡形成所述隔離側壁。
  14. 如申請專利範圍第13項的方法,其中包圍所述導線之所述陽極氧化物區域(1314)的所述區段包括孔洞,其在溶解所述區段之時不完全延伸到所述陽極蝕刻停止層(1308)。
TW108142538A 2018-11-23 2019-11-22 增強堆疊沉積的奈米線結構以及製造包含其之電子產品的方法 TWI819150B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP18306565.5 2018-11-23
EP18306565.5A EP3656734A1 (en) 2018-11-23 2018-11-23 Nanowire structure enhanced for stack deposition

Publications (2)

Publication Number Publication Date
TW202107498A TW202107498A (zh) 2021-02-16
TWI819150B true TWI819150B (zh) 2023-10-21

Family

ID=64572271

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108142538A TWI819150B (zh) 2018-11-23 2019-11-22 增強堆疊沉積的奈米線結構以及製造包含其之電子產品的方法

Country Status (5)

Country Link
US (1) US11705484B2 (zh)
EP (1) EP3656734A1 (zh)
CN (1) CN113165868B (zh)
TW (1) TWI819150B (zh)
WO (1) WO2020104624A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3567645A1 (en) * 2018-05-11 2019-11-13 Murata Manufacturing Co., Ltd. Porous region structure and method of manufacture thereof
EP3799084B1 (en) 2019-09-30 2023-05-03 Murata Manufacturing Co., Ltd. Nanomagnetic inductor cores, inductors and devices incorporating such cores, and associated manufacturing methods
US12034039B2 (en) * 2021-10-18 2024-07-09 Globalfoundries Singapore Pte. Ltd. Three electrode capacitor structure using spaced conductive pillars
EP4174219A1 (en) 2021-11-02 2023-05-03 Murata Manufacturing Co., Ltd. Nanowire array structures for integration, products incorporating the structures, and methods of manufacture thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8168495B1 (en) * 2006-12-29 2012-05-01 Etamota Corporation Carbon nanotube high frequency transistor technology
US20130329337A1 (en) * 2012-06-07 2013-12-12 Taiyo Yuden Co., Ltd. Capacitor
TW201616534A (zh) * 2014-10-28 2016-05-01 鈺邦科技股份有限公司 金屬陽極改良之固態電解電容器及其製造方法
US20160233025A1 (en) * 2013-10-30 2016-08-11 Taiyo Yuden Co., Ltd. Capacitor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050276743A1 (en) * 2004-01-13 2005-12-15 Jeff Lacombe Method for fabrication of porous metal templates and growth of carbon nanotubes and utilization thereof
US9099241B1 (en) * 2013-04-10 2015-08-04 Mainstream Engineering Corporation Enhanced charge-storage electrochemical double layer capacitors with nanoscale electrolyte confinement tunability, and a method for production thereof to obtain axi-symmetric, high surface area electrode growth
FR3012664B1 (fr) 2013-10-29 2016-01-01 Ipdia Structure a capacite amelioree
EP2980014B1 (en) 2014-07-31 2019-06-26 IMEC vzw Method for interconnected nanowire cluster formation using an Anodic Aluminium Oxide (AAO) template
EP3567645A1 (en) * 2018-05-11 2019-11-13 Murata Manufacturing Co., Ltd. Porous region structure and method of manufacture thereof
EP3795721B1 (en) * 2019-09-19 2023-07-19 Murata Manufacturing Co., Ltd. Nanowire structure to form an array of isolated capacitors, and associated manufacturing methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8168495B1 (en) * 2006-12-29 2012-05-01 Etamota Corporation Carbon nanotube high frequency transistor technology
US20130329337A1 (en) * 2012-06-07 2013-12-12 Taiyo Yuden Co., Ltd. Capacitor
US20160233025A1 (en) * 2013-10-30 2016-08-11 Taiyo Yuden Co., Ltd. Capacitor
TW201616534A (zh) * 2014-10-28 2016-05-01 鈺邦科技股份有限公司 金屬陽極改良之固態電解電容器及其製造方法

Also Published As

Publication number Publication date
TW202107498A (zh) 2021-02-16
EP3656734A1 (en) 2020-05-27
US20210280670A1 (en) 2021-09-09
CN113165868A (zh) 2021-07-23
CN113165868B (zh) 2023-05-09
WO2020104624A1 (en) 2020-05-28
US11705484B2 (en) 2023-07-18

Similar Documents

Publication Publication Date Title
TWI819150B (zh) 增強堆疊沉積的奈米線結構以及製造包含其之電子產品的方法
US11316006B2 (en) Porous region structure and method of manufacture thereof
US20210332492A1 (en) Method for forming product structure having porous regions and lateral encapsulation
JP2009088034A (ja) コンデンサ及びその製造方法
US11978766B2 (en) Three-dimensional capacitive structures and their manufacturing methods
US20220208968A1 (en) Manufacturing method of a nanowire-based structure and capacitor array component including the structure
US20220352024A1 (en) Method of fabricating a semiconductor structure with improved dicing properties
CN104022073B (zh) 微电子器件的制造方法
US20230197440A1 (en) Device comprising an anodic porous region surrounded by a trench having an electrical isolation barrier, and corresponding method
US20230307185A1 (en) Capacitor structure with via embedded in porous medium
EP4174219A1 (en) Nanowire array structures for integration, products incorporating the structures, and methods of manufacture thereof
EP4432812A1 (en) Method of forming an integrated device with multiple capacitors by patterning a barrier after anodization
CN116601729A (zh) 具有嵌入多孔介质中的通孔的电容器结构
CN111989426B (zh) 具有多孔区域嵌入式结构的半导体装置及其制造方法
CN118251121A (zh) 包括阳极多孔氧化物区域的集成装置及其制造方法