KR102080947B1 - 반도체 장치의 구동 방법 - Google Patents

반도체 장치의 구동 방법 Download PDF

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KR102080947B1
KR102080947B1 KR1020120150460A KR20120150460A KR102080947B1 KR 102080947 B1 KR102080947 B1 KR 102080947B1 KR 1020120150460 A KR1020120150460 A KR 1020120150460A KR 20120150460 A KR20120150460 A KR 20120150460A KR 102080947 B1 KR102080947 B1 KR 102080947B1
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히로키 이노우에
다츠야 오누키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

회로 규모의 축소, 소비 전력의 저감, 데이터의 판독 속도의 향상을 가능하게 하는 반도체 장치의 구동 방법을 제공한다. 메모리 셀의 노드에 H 레벨(데이터 "1") 또는 L 레벨(데이터 "0")의 전위를 기입하고, 소스선 및 비트선의 전위를 M 레벨(L 레벨<M 레벨<H 레벨)의 동전위로 함으로써, 상기 노드의 전위를 유지하고, 상기 비트선의 전위가 M 레벨로 유지됨으로써 데이터 "1"을 판독하고, 상기 비트선의 전위가 L 레벨로 하강함으로써 데이터 "0"을 판독한다.

Description

반도체 장치의 구동 방법{METHOD FOR DRIVING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 구동 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체 회로, 기억 장치, 촬상 장치, 표시 장치, 전기 광학 장치 및 전자 기기 등은 모두 반도체 장치이다.
반도체 소자를 이용한 기억 장치는, 전력의 공급이 없어지면 기억 내용이 상실되는 휘발성의 것과, 전력의 공급이 없어져도 기억 내용은 유지되는 비휘발성의 것으로 크게 구별된다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은, 기억 소자를 구성하는 트랜지스터를 선택하여 용량 소자에 전하를 축적함으로써, 정보를 기억한다.
상술한 원리로부터, DRAM에서는, 정보를 판독하면 용량 소자의 전하는 상실되므로, 정보 판독할 때마다, 다시 기입 동작이 필요해진다. 또한, 기억 소자를 구성하는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인 간의 리크 전류(오프 전류) 등에 의해, 트랜지스터가 선택되어 있지 않은 상황에서도 전하가 유출 또는 유입되므로, 데이터의 유지 기간이 짧다. 이로 인해, 소정의 주기로 다시 기입 동작(리프레쉬 동작)이 필요하며, 소비 전력을 충분히 저감하는 것은 곤란하다. 또한, 전력의 공급이 없어지면 기억 내용이 상실되므로, 정보를 장기간 유지하기 위해서는, 자성 재료나 광학 재료를 이용한 별도의 기억 장치가 필요해진다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은, 플립플롭 등의 회로를 사용하여 기억 내용을 유지하기 때문에, 리프레쉬 동작이 불필요하며, 이 점에 있어서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하고 있기 때문에 회로의 점유 면적이 증대하여, 기억 용량당의 단가가 높아진다고 하는 문제가 있다. 또한, 전력의 공급이 없어지면 기억 내용이 상실된다고 하는 점에 대해서는, DRAM과 다를 바 없다.
비휘발성 기억 장치의 대표예로서는, 플래시 메모리가 있다. 플래시 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고, 당해 플로팅 게이트에 전하를 유지시킴으로써 기억을 행하기 때문에, 데이터의 유지 기간은 매우 길고(반영구적), 휘발성 기억 장치에서 필요한 리프레쉬 동작이 불필요하다고 하는 이점을 갖고 있다(예를 들어, 특허 문헌 1 참조).
그러나, 기입 시에 발생하는 터널 전류에 의해 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에, 소정 횟수의 기입에 의해 기억 소자가 기능하지 않게 된다고 하는 문제가 발생한다. 이 문제의 영향을 완화시키기 위해, 예를 들어, 각 기억 소자의 기입 횟수를 균일화하는 방법이 채용되지만, 이를 실현하기 위해서는, 복잡한 주변 회로가 필요하게 된다. 그리고, 이와 같은 방법을 채용해도, 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는, 정보의 재기록 빈도가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입시키기 위해, 또는, 그 전하를 제거하기 위해서는, 높은 전압이 필요하며, 또한, 그를 위한 회로도 필요하다. 또한, 전하의 주입, 또는 제거를 위해서는 비교적 긴 시간을 요하고, 기입 또는 소거의 고속화가 용이하지 않다고 하는 문제도 있다.
일본 특허 출원 공개 소57-105889호 공보
상술한 문제를 감안하여, 본 발명의 일 형태에서는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치의 구동 방법을 제공하는 것을 목적의 하나로 한다. 또한, 상기 반도체 장치의 회로 규모를 축소하는 것을 목적의 하나로 한다. 또한, 상기 반도체 장치의 소비 전력을 저감시키는 것을 목적의 하나로 한다. 또한, 상기 반도체 장치로부터의 데이터의 판독 속도를 향상시키는 것을 목적의 하나로 한다.
본 명세서에 개시하는 본 발명의 일 형태는, 산화물 반도체를 사용한 기입용 트랜지스터, 상기 기입용 트랜지스터와 다른 반도체 재료를 사용한 기입 및 판독용 트랜지스터 및 용량 소자를 포함하는 비휘발성의 메모리 셀을 갖는 반도체 장치의 구동 방법이다.
본 명세서에 개시하는 본 발명의 일 형태는, 비트선에 제1 트랜지스터의 소스 전극과 제2 트랜지스터의 소스 전극이 전기적으로 접속되고, 제1 워드선에 제2 트랜지스터의 게이트 전극이 전기적으로 접속되고, 소스선에 제1 트랜지스터의 드레인 전극이 전기적으로 접속되고, 제2 워드선에 용량 소자의 한쪽 전극이 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극과, 제2 트랜지스터의 드레인 전극과, 용량 소자의 다른 쪽 전극이 전기적으로 접속되고, 전하가 유지되는 노드가 구성되어 있고, 기입 기간에 있어서, 제1 워드선의 전위를 제2 트랜지스터가 온 상태가 되는 전위로 하고, 제2 워드선의 전위를 L 레벨로 하고, 소스선의 전위를 L 레벨로 하고, 비트선으로부터 노드에 H 레벨의 전위를 공급하여 노드에 데이터 "1"을 기입하고, 또는, 비트선으로부터 노드에 L 레벨의 전위를 공급하여 노드에 데이터 "0"을 기입하고, 유지 기간에 있어서, 제1 워드선의 전위를 L 레벨로 하고, 제2 워드선의 전위를 H 레벨로 하고, 소스선 및 비트선의 전위를 M 레벨(L 레벨<M 레벨<H 레벨)의 동전위로 함으로써, 노드의 전위를 유지하고, 판독 기간에 있어서, 제1 워드선의 전위를 L 레벨로 하고, 제2 워드선을 L 레벨로 하고, 소스선의 전위를 L 레벨로 함으로써, 노드가 유지하고 있는 전위가 H 레벨일 때에, 제1 트랜지스터는 오프 상태로 유지되고, 비트선의 전위가 M 레벨로 유지됨으로써 데이터 "1"을 판독하고, 또는, 노드가 유지하고 있는 전위가 L 레벨일 때에, 제1 트랜지스터가 온 상태로 되고, 비트선의 전위가 L 레벨로 하강함으로써 데이터 "0"을 판독하는 것을 특징으로 하는 반도체 장치의 구동 방법이다.
또한, 본 명세서에 개시하는 본 발명의 다른 일 형태는, n개(n은 2이상의 정수)의 비트선과, k개(k는 1이상의 정수)의 소스선과, m개(m은 2이상의 정수)의 제1 워드선과, m개의 제2 워드선과, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 갖고, 메모리 셀의 하나에 있어서, 비트선에 제1 트랜지스터의 소스 전극과 제2 트랜지스터의 소스 전극이 전기적으로 접속되고, 제1 워드선에 제2 트랜지스터의 게이트 전극이 전기적으로 접속되고, 소스선에 제1 트랜지스터의 드레인 전극이 전기적으로 접속되고, 제2 워드선에 용량 소자의 한쪽 전극이 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극과, 제2 트랜지스터의 드레인 전극과, 용량 소자의 다른 쪽 전극이 전기적으로 접속되고, 전하가 유지되는 노드가 구성되어 있고, 기입 기간에 있어서, 선택하는 메모리 셀이 전기적으로 접속된 제1 워드선의 전위를 제2 트랜지스터가 온 상태가 되는 전위로 하고, 선택하는 메모리 셀이 전기적으로 접속된 제2 워드선의 전위를 L 레벨로 하고, 비선택으로 하는 메모리 셀이 전기적으로 접속된 제2 워드선의 전위를 H 레벨로 하고, 소스선의 전위를 L 레벨로 하고, 선택하는 메모리 셀이 전기적으로 접속된 비트선으로부터 선택하는 메모리 셀의 노드에 H 레벨의 전위를 공급하여 상기 노드에 데이터 "1"을 기입하고, 또는, 선택하는 메모리 셀이 전기적으로 접속된 비트선으로부터 선택하는 메모리 셀의 노드에 L 레벨의 전위를 공급하여 상기 노드에 데이터 "0"을 기입하고, 유지 기간에 있어서, m개의 제1 워드선의 전위를 L 레벨로 하고, m개의 제2 워드선의 전위를 H 레벨로 하고, k개의 소스선 및 n개의 비트선의 전위를 M 레벨(L 레벨<M 레벨<H 레벨)의 동전위로 함으로써, 복수의 메모리 셀에 각각 포함되는 노드의 전위를 유지하고, 판독 기간에 있어서, m개의 제1 워드선의 전위를 L 레벨로 하고, 비선택으로 하는 메모리 셀과 전기적으로 접속된 제2 워드선의 전위를 H 레벨로 하고, 선택하는 메모리 셀과 전기적으로 접속된 제2 워드선을 L 레벨로 하고, 소스선의 전위를 L 레벨로 함으로써, 선택한 메모리 셀의 노드가 유지하고 있는 전위가 H 레벨일 때에, 제1 트랜지스터는 오프 상태로 유지되고, 선택한 메모리 셀이 전기적으로 접속된 비트선의 전위가 M 레벨로 유지됨으로써 데이터 "1"을 판독하고, 또는, 선택한 메모리 셀의 노드가 유지하고 있는 전위가 L 레벨일 때에, 제1 트랜지스터가 온 상태로 되고, 선택한 메모리 셀이 전기적으로 접속된 비트선의 전위가 L 레벨로 하강함으로써 데이터 "0"을 판독하는 것을 특징으로 하는 반도체 장치의 구동 방법이다.
또한, 상기의 반도체 장치의 구동 방법에 있어서, 제2 트랜지스터의 채널 형성 영역은, 산화물 반도체로 형성되어 있는 것이 바람직하다. 또한, 제1 트랜지스터는 p 채널형인 것이 바람직하다.
또한, 상기에 있어서, 데이터 "1" 및 데이터 "0"은, 그들을 반대로 교체할 수도 있다.
또한, 본 명세서 등에 있어서 「위」나 「아래」의 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들어, 「게이트 절연층 위의 게이트 전극」이라는 표현이라면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라고 하는 용어는, 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라고 하는 용어는, 복수의 「전극」이나 「배선」이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체하는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라고 하는 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들어, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯해, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
본 발명의 일 형태를 사용함으로써, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치를 구동시킬 수 있다.
또한, 상기 반도체 장치에 기입한 데이터의 전위에 대하여, 상기 반도체 장치로부터 판독된 데이터의 전위가 반전되지 않기 때문에, 논리 반전 회로가 불필요해져, 회로 규모를 축소시킬 수 있다.
또한, 상기 논리 반전 회로가 불필요해지므로, 소비 전력을 저감시킬 수 있다.
또한, 상기 논리 반전 회로가 불필요해지므로, 상기 회로에 의한 지연이 해소되고, 또한 판독 시에 비트선의 프리챠지가 불필요하므로, 판독 속도를 향상시킬 수 있다.
도 1은 반도체 장치의 회로도.
도 2는 반도체 장치의 회로도.
도 3은 타이밍차트 도면.
도 4는 반도체 장치의 회로도.
도 5는 반도체 장치의 회로도.
도 6은 반도체 장치의 단면도 및 평면도.
도 7은 반도체 장치의 제작 공정에 관한 단면도.
도 8은 반도체 장치의 제작 공정에 관한 단면도.
도 9는 반도체 장치의 제작 공정에 관한 단면도.
도 10은 반도체 장치의 제작 공정에 관한 단면도.
도 11은 반도체 장치의 제작 공정에 관한 단면도.
도 12는 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
도 13은 반도체 장치의 단면도.
도 14는 반도체 장치의 임계값 전압의 분포를 나타내는 도면.
도 15는 반도체 장치의 유지 특성을 나타내는 도면.
도 16은 반도체 장치의 유지 특성을 나타내는 도면.
본 발명의 실시 형태의 일례에 대해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한, 도면 등에 있어서 도시하는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 따라서, 본 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 부여하는 것이며, 수적으로 한정되는 것은 아님을 부기한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태에 관한 반도체 장치의 기본적인 회로 구성 및 그 동작에 대해서, 도 1 및 도 2를 참조하여 설명한다. 또한, 회로도에 있어서는, 산화물 반도체를 사용한 트랜지스터임을 도시하기 위해, OS의 부호를 아울러 붙이는 경우가 있다.
<기본 회로 1>
먼저, 본 발명의 일 형태에 관한 반도체 장치의 가장 기본적인 회로 구성 및 그 동작에 대해서, 도 1을 참조하여 설명한다.
도 1a에 도시하는 반도체 장치에 있어서, 비트선(BL), 트랜지스터(160)의 소스 전극(또는 드레인 전극) 및 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 소스선(SL)은 트랜지스터(160)의 드레인 전극(또는 소스 전극)과 전기적으로 접속되어 있다. 또한, 제1 워드선(OSG)은 트랜지스터(162)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극, 트랜지스터(162)의 드레인 전극(또는 소스 전극) 및 용량 소자(164)의 한쪽 전극은 전기적으로 접속되고, 제2 워드선(C)은 용량 소자(164)의 다른 쪽 전극과 전기적으로 접속되어 있다. 또한, 트랜지스터(160)의 소스 전극(또는 드레인 전극)과, 트랜지스터(162)의 소스 전극(또는 드레인 전극)을 전기적으로 접속시키지 않고, 각각이 다른 배선과 전기적으로 접속하는 구성으로 해도 좋다.
여기서, 트랜지스터(160)는 기입 및 판독용 트랜지스터, 트랜지스터(162)는 기입용 트랜지스터로서 작용한다.
트랜지스터(162)에는, 예를 들어, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적용할 수 있다. 상기 트랜지스터는, 오프 전류가 매우 작다고 하는 특징을 갖고 있다. 이로 인해, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능해진다. 또한, 용량 소자(164)가 접속되어 있음으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하의 유지가 용이해지고, 또한, 유지된 정보 판독이 용이해진다.
또한, 트랜지스터(160)를 형성하는 반도체 재료에 대해서는 특별히 한정되지 않는다. 정보 판독 속도를 향상시킨다고 하는 관점으로부터는, 예를 들어, 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 적합하다. 단, 본 발명의 일 형태에 있어서는, 트랜지스터(160)에는, p 채널형 트랜지스터를 사용하기로 한다.
도 1a에 도시하는 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다고 하는 특징을 살림으로써, 다음과 같이, 정보 기입, 유지, 판독이 가능하다.
먼저, 다른 2개의 전위를 부여하는 전하[이하, 저전위(L 레벨)를 부여하는 전하를 전하(QL), 고전위(H 레벨)를 부여하는 전하를 전하(QH)라 함]를 적용하는 제1 구동 방법을 설명한다. 또한, 기억 용량을 향상시키는 목적으로서, 다른 3개 또는 그 이상의 전위를 부여하는 전하를 적용하는, 소위 다치화도 가능하다. 또한, 다치화는 제1 구동 방법에 한정되지 않고, 후술하는 제2 구동 방법에도 적용 가능하다.
예를 들어, 도 14는, 4개의 전위를 사용하여, 도 1a에 도시하는 반도체 장치에 기입을 행하였을 때의 트랜지스터(160)의 외견상 임계값 전압(Vth)의 분포이다. 데이터A, 데이터B, 데이터C, 데이터D의 각각에 사용한 기입의 전위는, 0V, 1.6V, 2.1V, 3V이며, 초기 분포 및 108회 재기록 후의 분포를 나타내고 있다. 또한, 표 1에는, 각 데이터의 임계값 전압의 분포의 평균값(μ)과 표준 편차(3σ)를 나타낸다. 도 14 및 표 1로부터, 각 데이터에 있어서의 임계값 전압의 분포는 날카로운 피크를 갖는 것을 알 수 있다.
Figure 112012106334813-pat00001
또한, 도 15 및 도 16은, 도 1a에 도시하는 반도체 장치에 데이터D를 기입한 경우의 85℃에 있어서의 유지 특성이다. 도 15는, Vth의 분포의 0초 내지 30시간까지의 변동을 겹쳐 플롯한 것이다. 또한, 도 16은, Vth의 분포의 평균값(μ)의 시간 의존성이다. 50시간 경과 후의 Vth의 분포의 평균값은 약 80㎷ 시프트하고 있고, 데이터 간의 허용 범위를 250㎷로 한 경우에는, 85℃에 있어서도, 약 11일간의 유지가 가능할 것으로 추측된다.
또한, 제1 구동 방법에 있어서는, 스탠바이 시에는, 소스선(SL) 및 비트선(BL)에 L 레벨이 부여된 상태로 한다.
우선, 기입 기간에 있어서, 비트선(BL)에 H 레벨 또는 L 레벨의 전위를 부여한 상태에서, 제1 워드선(OSG)의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 비트선(BL)의 전위가, 트랜지스터(162)의 드레인 전극(또는 소스 전극), 트랜지스터(160)의 게이트 전극 및 용량 소자(164)의 한쪽 전극이 전기적으로 접속된 노드[노드(FG)라고도 표기함]에 부여된다. 즉, 노드(FG)에는, 소정의 전하가 부여되고, 기입이 완료된다.
그 후, 제1 워드선(OSG)의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)에 부여된 전하가 유지된다. 트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
정보 판독에 대해서는 다음과 같다. 소스선(SL)에 소정의 전위(정전위)를 부여한 상태에서, 제2 워드선(C)에 적절한 전위(판독 전위)를 부여하면, 노드(FG)에 유지된 전하량에 따라서, 비트선(BL)은 다른 전위를 취한다. 즉, 트랜지스터(160)의 컨덕턴스는, 트랜지스터(160)의 게이트 전극[노드(FG)라고도 불리어짐]에 유지되는 전하에 의해 제어된다.
일반적으로, 트랜지스터(160)를 p 채널형으로 하면, 트랜지스터(160)의 게이트 전극에 QH가 부여되어 있는 경우의 외견상 임계값 Vth _H는, 트랜지스터(160)의 게이트 전극에 QL이 부여되어 있는 경우의 외견상 임계값 Vth _L보다 낮아진다. 예를 들어, 기입에 있어서 QL이 부여된 경우에는, 제2 워드선(C)의 전위를 V0(Vth _H와 Vth _L의 중간의 전위)로 하면, 트랜지스터(160)는 「온 상태」가 된다. 또한, 기입에 있어서 QH가 부여된 경우에는, 제2 워드선(C)의 전위를 V0로 해도, 트랜지스터(160)는 「오프 상태」 그대로이다. 이로 인해, 비트선(BL)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 상술한 제1 구동 방법에서는, 반도체 장치에 기입한 데이터(전압 레벨)에 대하여, 상기 반도체 장치로부터는 논리가 반전된 데이터(전압 레벨)가 판독된다. 예를 들어, 데이터 "1"(H 레벨)을 기입한 경우, 데이터 "0"(L 레벨)이 판독된다. 그 때문에, 그 논리가 반전된 데이터(전압)를 더 반전시킬 필요가 있어, 논리 반전 회로(인버터 등)를 상기 반도체 장치에 접속할 필요가 있다.
또한, 본 발명의 일 형태에 있어서는, 상기 제1 구동 방법과는 다른 방법으로, 정보 기입, 유지, 판독이 가능하다. 제2 구동 방법에서는, L 레벨, H 레벨 및 M 레벨(L 레벨과 H 레벨의 중간의 전위)을 사용하여 반도체 장치를 구동한다.
또한, 제2 구동 방법에 있어서는, 스탠바이 시에는, 소스선(SL) 및 비트선(BL)에 L 레벨과 H 레벨의 중간의 전위(M 레벨)가 프리챠지된 상태로 한다. 또한, M 레벨의 전위란, L 레벨과 H 레벨의 중앙의 전위에 한정되지 않고, 전위의 고저가, L 레벨<M 레벨<H 레벨을 만족하고 있으면 된다.
우선, 소스선(SL)에 L 레벨, 비트선(BL)에 H 레벨 또는 L 레벨의 전위를 부여한 상태에서, 제1 워드선(OSG)의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 비트선(BL)의 전위가, 트랜지스터(162)의 드레인 전극(또는 소스 전극), 트랜지스터(160)의 게이트 전극 및 용량 소자(164)의 한쪽 전극이 전기적으로 접속된 노드(FG)에 부여되어, 기입이 완료된다.
그 후, 제1 워드선(OSG)의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)에 부여된 전하가 유지된다. 트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
정보 판독에 대해서는 다음과 같다. 소스선(SL)에 L 레벨의 전위를 부여한 상태에서, 제2 워드선(C)에 적절한 전위(판독 전위)를 부여하면, 노드(FG)에 유지된 전하량에 따라서, 비트선(BL)은 M 레벨 또는 L 레벨의 전위를 취한다. 이 전위를 판단함으로써 기입된 정보를 판독할 수 있다.
다음에, 정보의 재기록에 대해서 설명한다. 정보의 재기록은, 상기 제1 구동 방법 및 제2 구동 방법의 각각에 대응한 정보 기입 및 유지와 마찬가지로 행해진다. 즉, 제1 워드선(OSG)의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 비트선(BL)의 전위(새로운 정보에 관한 전위)가, 노드(FG)에 부여된다. 그 후, 제1 워드선(OSG)을, 트랜지스터(162)가 오프 상태로 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)는, 새로운 정보에 관한 전하가 부여된 상태로 된다.
이와 같이, 상기 반도체 장치는, 다시 정보 기입에 의해 직접적으로 정보를 바꿔쓰는 것이 가능하다. 이로 인해 플래시 메모리 등에 있어서 필요로 되는 고전압을 사용하여 플로팅 게이트로부터의 전하의 인발이 불필요하며, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 소거 동작이 불필요해지므로, 반도체 장치의 고속 동작이 실현된다.
또한, 상술한 제2 구동 방법을 사용한 경우에서는, 제1 구동 방법과 달리, 데이터 "0"(L 레벨)의 기입에 대하여, 데이터 "0"(L 레벨)을 직접 판독할 수 있기 때문에, 논리 반전 회로(인버터 등)가 불필요해져, 회로 규모를 축소할 수 있다. 또한, 논리 반전 회로가 불필요해짐으로써, 소비 전력을 저감할 수 있다. 또한, 상기 회로에 의한 지연이 해소되고, 또한 판독 시에 비트선의 프리챠지가 불필요해지므로, 판독 속도를 향상시킬 수도 있다.
이하에, 일례로서, 상술한 제2 구동 방법을 사용하고, 노드(FG)에 전원 전위 VDD(H 레벨) 또는 접지 전위 GND(L 레벨) 중 어느 하나를 부여한 경우의 기입, 유지, 판독 방법에 대해서 구체적으로 설명한다. 이하에서는, 노드(FG)에 VDD를 부여한 경우에 유지되는 데이터를 데이터 "1", 노드(FG)에 GND를 부여한 경우에 유지되는 데이터를 데이터 "0"이라 한다. 또한, 노드(FG)에 부여하는 전위의 관계는 이에 한정되는 것은 아니다. 또한, 데이터 "1"과 데이터 "0"은 교체할 수 있다.
우선, 초기 상태(스탠바이 기간)에 있어서, 소스선(SL) 및 비트선(BL)은, VDD와 GND의 중간의 전위 VSL(M 레벨)에 프리챠지한 상태로 한다. 예를 들어, VDD=3V, GND=0V일 때, VSL=1.5V로 한다.
정보를 기입하는 경우(기입 기간)에는, 소스선(SL)을 GND로 하고, 제2 워드선(C)을 GND로 하고, 제1 워드선(OSG)을 VDD로 하여, 트랜지스터(162)를 온 상태로 한다. 그리고, 노드(FG)에 데이터 "0"을 기입하는 경우에는, 비트선(BL)에는 GND를 부여한다. 또한, 노드(FG)에 데이터 "1"을 기입하는 경우에는, 비트선(BL)의 전위를 VDD로 하고, 트랜지스터(162)의 임계값 전압(Vth_ OS)만큼 전압 강하하지 않도록 제1 워드선(OSG)의 전위를 VDD+Vth_ OS로 하는 것이 바람직하다.
정보를 유지하는 경우(유지 기간) 또는 메모리 셀을 스탠바이 상태로 하는 경우(스탠바이 기간)에는, 제1 워드선(OSG)을 GND로 하여 트랜지스터(162)를 오프 상태로 한다. 또한, 트랜지스터(162)의 임계값 전압이 마이너스인 경우에는, 트랜지스터(162)가 오프 상태로 되도록, 제1 워드선(OSG)의 전위를 부전위로 한다.
또한, 스탠바이 기간 및 유지 기간에 있어서는, 제2 워드선(C)을 VDD, 비트선(BL) 및 소스선(SL)을 동전위(여기서는 VSL)로 함으로써, 트랜지스터(160)의 리크 전류를 억제하여, 소비 전력을 저감할 수 있다.
또한, 스탠바이 기간 및 유지 기간에 있어서, 비트선(BL) 및 소스선(SL)의 전위를 동전위로 하는 것은, 트랜지스터(162)로의 전압 스트레스를 억제할 수 있어, 신뢰성을 향상시키는 면에 있어서도 바람직하다.
또한, 본 명세서에 있어서, 「동전위」에는, 「대략 동전위」도 포함되는 것으로 한다. 즉, 상기에 있어서는, 비트선(BL)과 소스선(SL) 사이의 전압을 충분히 저감하여, 비트선(BL)과 소스선(SL) 사이에 발생하는 전류를 억제하는 것을 목적으로 하고 있기 때문에, 소스선(SL)의 전위를 GND 등에 고정한 경우와 비교하여 소비 전력을 충분히(예를 들어, 100분의 1 이하로) 저감할 수 있는 전위 등, 「대략 동전위」로 한 전위가 포함되는 것이다. 또한, 예를 들어, 배선 저항 등에 기인하는 전위 어긋남 정도의 차는 충분히 허용된다.
정보를 판독하는 경우(판독 기간)에는, 제1 워드선(OSG)을 GND로 하고, 제2 워드선(C)을 GND로 하고, 소스선(SL)을 GND로 한다. 여기서, 노드(FG)에 데이터 "1"이 기입되어 있는 경우는, p 채널형 트랜지스터인 트랜지스터(160)는 오프 상태로 되고, 비트선(BL)의 전위는, 판독 개시 시의 전위가 유지된다. 또한, 노드(FG)에 데이터 "0"이 기입되어 있는 경우는, 트랜지스터(160)가 온 상태로 되고, 비트선(BL)의 전위는 하강한다. 따라서, 비트선(BL)의 전위를 판별함으로써, 노드(FG)에 유지된 데이터 "1" 또는 데이터 "0"을 판독할 수 있다.
여기서, 트랜지스터(162)의 드레인 전극(또는 소스 전극), 트랜지스터(160)의 게이트 전극 및 용량 소자(164)의 한쪽 전극이 전기적으로 접속된 노드[노드(FG)]는, 비휘발성 메모리 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 발휘한다. 트랜지스터(162)가 오프인 경우, 노드(FG)는 절연체 중에 매설되었다고 볼 수 있어, 노드(FG)에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는, 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하이므로, 노드(FG)에 축적된 전하의 트랜지스터(162)의 리크에 의한 소실을 무시하는 것이 가능해진다. 즉, 산화물 반도체를 사용한 트랜지스터(162)에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 비휘발성의 기억 장치를 실현하는 것이 가능해진다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA[1zA(젭토 암페어)는 1×10-21A] 이하이며, 용량 소자(164)의 용량값이 10fF 정도인 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 이러한 유지 시간이, 트랜지스터 특성이나 용량값에 의해 변동되는 것은 물론이다.
또한, 본 실시 형태에 관한 반도체 장치에 있어서는, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연막(터널 절연막)의 열화라고 하는 문제가 존재하지 않는다. 즉, 종래 문제로 되고 있었던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라고 하는 문제를 해소할 수 있다. 이것은, 원리적인 기입 횟수의 제한이 존재하지 않음을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기입이나 소거 시에 필요했던 고전압도 불필요하다.
도 1a에 도시하는 반도체 장치는, 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량 소자를 포함하는 것으로서, 도 1b와 같이 생각하는 것이 가능하다. 즉, 도 1b에서는, 트랜지스터(160) 및 용량 소자(164)가, 각각, 저항 및 용량 소자를 포함하여 구성된다고 생각하게 된다. R1 및 C1은, 각각, 용량 소자(164)의 저항값 및 용량값이며, 저항값 R1은, 용량 소자(164)를 구성하는 절연층에 의한 저항값에 상당한다. 또한, R2 및 C2는, 각각, 트랜지스터(160)의 저항값 및 용량값이며, 저항값 R2는 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값 C2는 소위 게이트 용량(게이트 전극과, 소스 전극 또는 드레인 전극 사이에 형성되는 용량 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태에 있는 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 부름)을 ROS라 하면, 트랜지스터(162)의 게이트 리크 전류가 충분히 작은 조건에 있어서, R1 및 R2가, R1≥ROS(R1은 ROS 이상), R2≥ROS(R2는 ROS 이상)를 만족하는 경우에는, 전하의 유지 기간(정보의 유지 기간이라고 할 수도 있음)은, 주로 트랜지스터(162)의 오프 전류에 의해 결정되게 된다.
반대로, 당해 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도, 유지 기간을 충분히 확보하는 것이 곤란해진다. 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들어, 소스 전극과 게이트 전극 사이에 있어서 발생하는 리크 전류 등)가 크기 때문이다. 이 점으로부터, 본 실시 형태에 있어서 개시하는 반도체 장치는, R1≥ROS 및 R2≥ROS의 관계를 만족하는 것인 것이 바람직하다고 할 수 있다.
한편, C1과 C2는, C1≥C2(C1은 C2 이상)의 관계를 만족하는 것이 바람직하다. C1을 크게 함으로써, 제2 워드선(C)에 의해 노드(FG)의 전위를 제어할 때에, 제2 워드선(C)의 전위를 효율적으로 노드(FG)에 부여할 수 있게 되고, 제2 워드선(C)에 부여하는 전위 간(예를 들어, 판독의 전위와, 비판독의 전위)의 전위차를 낮게 억제할 수 있기 때문이다.
이와 같이, 상술한 관계를 만족함으로써, 보다 적합한 반도체 장치를 실현하는 것이 가능하다. 또한, R1 및 R2는, 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의해 제어된다. C1 및 C2에 대해서도 마찬가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절하게 설정하고, 상술한 관계를 만족하도록 하는 것이 바람직하다.
본 실시 형태에서 나타내는 반도체 장치에 있어서는, 노드(FG)가, 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 하지만, 본 실시 형태의 노드(FG)는 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖고 있다.
플래시 메모리에서는, 컨트롤 게이트에 인가되는 전위가 높기 때문에, 그 전위가, 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록, 셀과 셀의 간격을 어느 정도 유지할 필요가 발생한다. 이것은, 반도체 장치의 고집적화를 저해하는 요인의 하나이다. 그리고, 이러한 요인은, 고전계를 걸어 터널 전류를 발생시킨다고 하는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시 형태에 관한 반도체 장치는, 산화물 반도체를 사용한 트랜지스터의 스위칭을 이용하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같은, 전하를 주입하기 위한 고전계가 불필요하다. 이에 의해, 인접 셀에 대한, 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이해진다.
또한, 고전계가 불필요하고, 대형의 주변 회로(승압 회로 등)가 불필요한 점도, 플래시 메모리에 대한 우위점이다. 예를 들어, 본 실시 형태에 관한 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 최대의 전위와 최소의 전위의 차)의 최대값은, 2단계(1비트)의 정보를 기입하는 경우, 하나의 메모리 셀에 있어서, 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전율 εr1과, 트랜지스터(160)를 구성하는 절연층의 비유전율 εr2를 다르게 하는 경우에는, 용량 소자(164)를 구성하는 절연층의 면적 S1과, 트랜지스터(160)에 있어서 게이트 용량을 구성하는 절연층의 면적 S2가, 2ㆍS2≥S1(2ㆍS2는 S1 이상), 바람직하게는 S2≥S1(S2는 S1 이상)을 만족하면서, C1≥C2(C1은 C2 이상)를 실현하는 것이 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2를 실현하는 것이 용이하다. 구체적으로는, 예를 들어, 용량 소자(164)를 구성하는 절연층에 있어서는, 산화 하프늄 등의 high-k 재료로 이루어지는 막, 또는 산화 하프늄 등의 high-k 재료로 이루어지는 막과 산화물 반도체로 이루어지는 막의 적층 구조를 채용하여, εr1을 10 이상, 바람직하게는 15 이상으로 하고, 트랜지스터(160)의 게이트 용량을 구성하는 절연층에 있어서는, 산화 실리콘을 채용하여, εr2=3 내지 4로 할 수 있다.
이와 같은 구성을 아울러 사용함으로써, 본 발명에 관한 반도체 장치의, 더 한층의 고집적화가 가능하다.
<기본 회로 2>
도 2a, 도 2b는, 도 1a에 도시하는 메모리 셀을 2행×2열의 매트릭스 형상으로 배치한 메모리 셀 어레이의 회로도이다. 도 2에 있어서의 메모리 셀(170)의 구성은, 도 1a와 마찬가지이다. 단, 도 2a에 있어서는, 소스선(SL)이 2열의 메모리 셀에 있어서 공통화된 구조를 갖고 있다. 또한, 도 2b에 있어서는, 소스선(SL)이 2행의 메모리 셀에 있어서 공통화된 구조를 갖고 있다.
도 2a, 도 2b에 도시하는 바와 같이, 소스선(SL)을 2열 혹은 2행으로 공통화된 구조로 함으로써, 메모리 셀(170)에 접속하는 신호선의 개수를 공통화하지 않는 경우의 4개로부터, 3.5개(3개+1/2개)로 삭감할 수 있다.
또한, 소스선(SL)을 공통화시키는 열수(또는 행수)는, 2열(2행)에 한정되는 것이 아니라, 3열(또는 3행) 이상의 복수열(또는 복수행)의 메모리 셀에 있어서 공통된 구조로 해도 좋다. 공통화시키는 소스선(SL)의 열수(또는 행수)는, 공통화에 의한 기생 저항 및 기생 용량을 고려하고, 적합한 값을 적절하게 선택하면 된다. 메모리 셀(170)에 접속되는 신호선의 개수를 삭감하기 위해서는, 공통화시키는 열수(또는 행수)가 많을수록 바람직하다.
도 2a, 도 2b에 도시하는 반도체 장치에 있어서, 데이터의 기입, 유지 및 판독은, 도 1의 경우와 마찬가지이며, 전술한 기재를 참작할 수 있다. 예를 들어, 노드(FG)에 VDD(H 레벨) 또는 GND(L 레벨) 중 어느 하나를 부여하는 경우이며, 노드(FG)에 VDD를 부여한 경우에 유지되는 데이터를 데이터 "1", 노드(FG)에 GND를 부여한 경우에 유지되는 데이터를 데이터 "0"이라 하는 경우에 있어서, 전술한 제2 구동 방법을 사용한 구체적인 기입의 동작은 다음과 같다.
우선, 스탠바이 상태로서, 모든 메모리 셀(170)에 접속되는 제1 워드선(OSG)을 GND, 제2 워드선(C)을 VDD, 비트선(BL)을 VSL(M 레벨), 소스선(SL)을 VSL(M 레벨)로 한다.
다음에, 선택하는 메모리 셀의 제2 워드선(C)을 GND, 제1 워드선(OSG)을 VDD로 한다. 그리고, 비트선(BL)을 VDD 또는 GND, 소스선(SL)을 GND로 하고, 선택된 메모리 셀(170)의 노드(FG)에 비트선(BL)의 전위를 공급하고, 데이터의 기입을 행한다. 이때, 선택하지 않는 메모리 셀의 제2 워드선(C)의 전위를 VDD로부터 변화시키지 않으므로, 충방전 시간의 설정이 불필요해져, 기입 동작을 고속화할 수 있다.
다음에, 제2 워드선(C)을 VDD, 제1 워드선(OSG)을 GND, 비트선(BL)을 VSL, 소스선(SL)을 VSL로 하여, 데이터의 유지를 행한다. 제2 워드선(C)을 VDD로 함으로써, 노드(FG)의 전위를 상승시키고, p 채널형 트랜지스터(160)를 오프 상태로 한다. 또한 비트선(BL) 및 소스선(SL)을 동전위로 함으로써 트랜지스터(160)의 소스-드레인간 전압(Vds_p)을 0V로 하고, 리크 전류를 저감시킨다. 이와 같은 동작에 의해, 메모리 셀(170)의 유지 특성을 보다 향상시킬 수 있다.
도 2a, 도 2b에 도시하는 바와 같이, 메모리 셀(170)을 어레이 형상으로 배치하여 사용하는 경우에는, 판독 기간에, 원하는 메모리 셀(170)의 정보만을 판독하게 하는 것이 필요하게 된다. 이와 같이, 소정의 메모리 셀(170)의 정보를 판독하고, 그 이외의 메모리 셀(170)의 정보를 판독하지 않기 위해서는, 판독하지 않는 메모리 셀(170)을 비선택 상태로 할 필요가 있다.
예를 들어, 기본 회로(1)로 도시한 바와 같이, 노드(FG)에 VDD 또는 GND 중 어느 하나를 부여하는 경우이며, 노드(FG)에 VDD를 부여한 경우에 유지되는 데이터를 데이터 "1", 노드(FG)에 GND를 부여한 경우에 유지되는 데이터를 데이터 "0"이라 하는 경우에 있어서는, 제2 워드선(C)을 VDD로 하고, 제1 워드선(OSG)을 GND로 함으로써 메모리 셀(170)을 비선택 상태로 할 수 있다.
제2 워드선(C)을 VDD로 함으로써, 노드(FG)의 전위는 용량 소자(164)와의 용량 결합에 의해 상승한다. 용량 소자(164)의 용량값이 트랜지스터(160)의 게이트 용량값보다도 충분히 크면, 데이터 "1"인 VDD가 노드(FG)에 기입되어 있는 경우는, 노드(FG)는 VDD만큼 상승하여 VDD+VDD=2VDD로 된다. 한편, 데이터 "0"인 GND가 노드(FG)에 기입되어 있는 경우는, VDD만큼 상승하여 GND+VDD=VDD로 된다. 즉, 모든 경우에 있어서도 트랜지스터(160)의 게이트-소스간 전압(Vgs_p)이 상기 트랜지스터의 임계값 전압(Vth_p)보다도 커지기 때문에, p 채널형 트랜지스터인 트랜지스터(160)는 오프 상태로 된다. 즉, 제2 워드선(C)을 VDD로 함으로써, 노드(FG)에 유지된 데이터에 의존하지 않고, 트랜지스터(160)를 오프 상태, 즉, 메모리 셀(170)을 비선택 상태로 할 수 있다.
또한, 가령 판독용 트랜지스터(160)에 n 채널형 트랜지스터를 사용한다고 하면, 제2 워드선(C)을 0V로 해도, n 채널형 트랜지스터의 게이트 전극의 전위가 상기 트랜지스터의 임계값보다 높아진 경우에, 모든 메모리 셀을 오프 상태로 할 수 있다고는 할 수 없다. 따라서, 메모리 셀을 비선택 상태로 하기 위해 비선택행의 제2 워드선(C) 및 제1 워드선(OSG)에 부전위를 공급할 필요가 있다. 그러나, 본 실시 형태에 나타내는 반도체 장치에서는, 판독용 트랜지스터에 p 채널형 트랜지스터를 사용하고 있기 때문에, 비선택행의 제2 워드선(C)을 정전위로 함으로써 메모리 셀을 오프 상태로 하는 것이 가능하다. 따라서, 메모리 셀에 있어서 부전위를 생성하는 회로를 설치할 필요가 없어지므로, 소비 전력을 삭감하고, 또한 반도체 장치를 소형화할 수 있다.
도 3에, 도 2에 관한 반도체 장치의 기입, 유지 및 판독 동작에 관한 타이밍차트의 예를 나타낸다. 타이밍차트 중의 OSG, C 등의 명칭은, 타이밍차트에 나타내는 전위가 부여되는 배선을 도시하고 있고, 마찬가지의 기능을 갖는 배선이 복수 있는 경우에는, 배선 명칭의 말미에, _1, _m, _n 등을 붙임으로써 구별하고 있다. 또한, 본 발명의 일 형태에 관한 반도체 장치는, 이하에 나타내는 배열에 한정되지 않는다.
도 3은, (m×n)개(단, m 및 n은 각각 2이상의 정수)의 메모리 셀을 갖고, 1행 1열째의 메모리 셀에 데이터 "1", 1행 n열째의 메모리 셀에 데이터 "0", m행 1열의 메모리 셀에 데이터 "0", m행 n열째의 메모리 셀에 데이터 "1"을 각각 기입하고, 유지 기간을 거쳐, 기입된 전체 데이터를 판독하는 경우의 각 배선 간의 전위의 관계를 나타내는 것이다.
스탠바이 기간 및 유지 기간(1001)에 있어서, 제1 워드선(OSG)을 GND, 제2 워드선(C)을 VDD로 한다. 또한, 모든 비트선(BL)과 소스선(SL)을 동전위로 한다. 도 3에 있어서는, OSG_1 및 OSG_m을 GND, C_1 및 C_m을 VDD, SL, BL_1 및 BL_n을 VSL로 한다.
계속해서, 기입 기간(1002)에 있어서, 우선, 선택행의 제1 워드선(OSG)을 전원 전위(VDD)보다 높은 전위(VH), 제2 워드선(C)을 GND로 하고, 비선택행의 제1 워드선(OSG)을 GND, 제2 워드선(C)을 VDD로 함으로써, 기입하는 행을 선택한다. 도 3에 있어서는, 우선, 1행째를 선택하기 위해, OSG_1을 VH, C_1을 GND로 한다.
또한, 메모리 셀(170)의 노드(FG)에 기입하는 전위를 트랜지스터(162)의 임계값 전압(Vth_ OS)만큼 강하시키지 않도록 하기 위해서는, 제1 워드선(OSG)의 전위를 비트선(BL)의 전위+Vth_ OS보다도 높게 할 필요가 있다. 따라서, 예를 들어, 노드(FG)에 VDD를 기입하는(즉 데이터 "1"을 기입하는) 경우에는, VH를 VDD+Vth_ OS 이상으로 한다. 단, 노드(FG)에 기입되는 전위가 Vth_ OS만큼 강하해도 문제가 없는 경우에는, VH는 VDD와 동등한 전위이어도 좋다.
계속해서, 비트선(BL)으로부터 메모리 셀에 데이터를 입력한다. 예를 들어, 데이터 "1"을 기입하는 경우이면, 비트선(BL)에 VDD를 공급하고, 데이터 "0"을 기입하는 경우이면, 비트선(BL)에 GND를 입력한다. 여기서, 도 3에 있어서는, BL_1을 VDD, BL_n을 GND로 한다.
계속해서, 모든 행에 있어서, 제1 워드선(OSG)을 GND로 하고, 제1 워드선(OSG)을 GND로 하는 타이밍보다도 늦춰서, 제2 워드선(C)을 VDD, 소스선(SL) 및 비트선(BL)을 VSL로 한다. 제1 워드선(OSG)을 GND로 하는 타이밍보다도 빨리 비트선(BL)의 전위가 변화되어 버리면, 메모리 셀에의 데이터의 오기입이 발생하는 경우가 있기 때문이다. 도 3에 있어서는, 우선, OSG_1을 GND로 한 후, C_1을 VDD로 하고, SL, BL_1 및 BL_n을 VSL로 한다. 이와 같이 하여, 1행 1열째의 메모리 셀에 데이터 "1", 1행 n열째의 메모리 셀에 데이터 "0"을 기입할 수 있다.
또한, 제2 워드선(C)은, 비트선(BL) 및 소스선(SL)을 VSL로 하는 타이밍보다도 빨리 VDD로 하는 것이 바람직하다. 비트선(BL) 및 소스선(SL)을 VSL로 하는 타이밍보다, 제2 워드선(C)을 VDD로 하는 타이밍이 느리면, 트랜지스터(160)의 드레인과 소스 간에 전류가 흐르는 경우가 있기 때문이다.
계속해서, 상기를 참작하여 m행째를 선택하고, BL_1, BL_n의 전위를 1행째와 교체하는 조작을 행함으로써, m행 1열째의 메모리 셀에 데이터 "0", m행 n열째의 메모리 셀에 데이터 "1"을 기입할 수 있다.
또한, 기입 기간(1002)에 있어서, 노드(FG)에 GND가 부여되는 경우에 있어서, 비트선(BL)과 소스선(SL)에 전류가 발생하는 것을 억제하기 위해, 소스선(SL)의 전위를 GND로 한다.
판독 기간(1003)에 있어서, 우선 선택행의 제2 워드선(C)을 GND로 하고, 비선택행의 제2 워드선(C)을 VDD로 함으로써 판독하는 행을 선택한다. 제1 워드선(OSG)은, 선택, 비선택에 상관없이 GND로 한다. 도 3에 있어서는, 우선, 1행째을 선택하기 위해, C_1을 GND, C_m을 VDD로 한다.
계속해서, 소스선(SL)을 GND로 하면, BL_1의 전위는 VSL로 유지되고, 1행 1열째의 메모리 셀로부터 데이터 "1"을 판독할 수 있다. 또한, BL_n의 전위는 GND로 이루어지고, 1행 n열째의 메모리 셀로부터 데이터 "0"을 판독할 수 있다.
계속해서, m행째를 선택하고, 상기를 참작한 조작을 행함으로써, m행 1열째의 메모리 셀로부터 데이터 "0", m행 n열째의 메모리 셀로부터 데이터 "1"을 판독할 수 있다.
이상 도시한 바와 같이, 도 2a, 도 2b에 도시하는 회로 구성의 반도체 장치에서는, 소스선(SL)을 복수열(또는 복수행)로 공통화함으로써, 메모리 셀 어레이의 면적의 축소를 도모할 수 있기 때문에, 다이 사이즈의 축소를 실현할 수 있다. 또한, 다이 사이즈의 축소에 의해, 반도체 장치 제작의 비용을 저감할 수 있고, 또한, 수율을 향상시킬 수도 있다.
<응용예 1>
다음에, 도 1에 도시하는 회로를 응용한, 보다 구체적인 회로 구성에 대해서, 도 4 및 도 5를 참조하여 설명한다. 또한, 이하의 설명에 있어서는, 기입용 트랜지스터[트랜지스터(162)]에 n 채널형 트랜지스터를 사용하고, 판독용 트랜지스터[트랜지스터(160)]에 p 채널형 트랜지스터를 사용하는 경우를 예로 설명한다. 또한, 도 4의 회로도에 있어서, 사선을 갖는 배선은, 복수의 신호선을 포함하는 배선이다.
도 4는, (m×n)개의 메모리 셀(170)을 갖는 반도체 장치의 회로도의 일례이다. 도 4 중의 메모리 셀(170)의 구성은, 도 1a와 마찬가지이다.
도 4에 도시하는 반도체 장치는, m개(m은 2이상의 정수)의 제1 워드선(OSG)과, m개의 제2 워드선(C)과, n개(n은 2이상의 정수)의 비트선(BL)과, k개(k는 1이상의 정수)의 소스선(SL)과, 메모리 셀(170)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, 승압 회로(180)와, 어드레스 디코더를 포함하는 제1 구동 회로(182)와, 로우(low) 드라이버를 포함하는 제2 구동 회로(192)와, 페이지 버퍼를 포함하는 제3 구동 회로(190)와, 컨트롤러를 포함하는 제4 구동 회로(184)와, 입출력 제어 회로를 포함하는 제5 구동 회로(186)와, 소스선 전환 회로(194)를 갖는다. 또한, 구동 회로는, 도 4에 한정되는 것이 아니라, 각 기능을 갖는 구동 회로를 조합하여 사용해도 좋고, 또는, 각 구동 회로에 포함되는 기능을 분할하여 사용해도 좋다.
도 4에 도시하는 반도체 장치에 있어서, 제1 구동 회로(182)는 어드레스 디코더를 포함한다. 어드레스 디코더는 어드레스 선택 신호선A를 디코드하고, 디코드한 어드레스 선택 신호를 행 선택 신호선 RADR과, 페이지 버퍼 어드레스 선택 신호선 PBADR에 출력하는 회로이다. 어드레스 선택 신호선A는, 메모리 셀(170)의 행 방향의 어드레스 선택 신호와, 페이지 버퍼의 어드레스 선택 신호가 입력되는 단자이며, 메모리 셀(170)의 행수, 열수, 또는 페이지 버퍼의 구성에 따라, 1개 내지 복수개가 된다. 행 선택 신호선 RADR은, 메모리 셀의 행 방향의 어드레스를 지정하는 신호선이다. 페이지 버퍼 어드레스 선택 신호선 PBADR은, 페이지 버퍼의 어드레스를 지정하는 신호선이다.
제2 구동 회로(192)는, 로우 드라이버를 포함한다. 로우 드라이버는, 제1 구동 회로(182)에 포함되는 어드레스 디코더로부터 출력되는 행 선택 신호선 RADR로부터의 신호를 기초로, 메모리 셀(170)의 행 방향의 선택 신호, 제1 워드선(OSG)으로의 신호, 제2 워드선(C)으로의 신호를 출력한다.
승압 회로(180)는, 배선 VH-L에 의해 제2 구동 회로(192)와 접속되고, 승압 회로(180)에 입력되는 일정 전위(예를 들어, 전원 전위 VDD)를 승압하여, 제2 구동 회로(192)에 상기 일정 전위보다도 높은 전위(VH)를 출력한다. 메모리 셀(170)의 노드(FG)에 기입하는 전위를, 기입용 트랜지스터인 트랜지스터(162)의 임계값 전압(Vth_OS)만큼 강하시키지 않도록 하기 위해서는, 제1 워드선(OSG)의 전위를 비트선(BL)의 전위+Vth_ OS보다도 높게 할 필요가 있다. 따라서, 예를 들어, 노드(FG)에 전원 전위 VDD를 기입하는 경우에는, VH를 VDD+Vth_ OS 이상으로 한다. 단, 노드(FG)에 기입되는 전위가 Vth_ OS만큼 강하해도 문제가 없는 경우에는, 승압 회로(180)를 설치하지 않아도 좋다.
제3 구동 회로(190)는, 페이지 버퍼를 포함한다. 페이지 버퍼는 데이터 래치와 센스 앰프의 기능을 갖고 있다. 데이터 래치로서의 기능은 내부 데이터 입출력 신호선 INTDIO, 혹은 비트선(BL)으로부터 출력되는 데이터를 일시적으로 보존하고, 그 보존한 데이터를 내부 데이터 입출력 신호선 INTDIO, 혹은 비트선(BL)에 출력한다. 센스 앰프로서의 기능은, 판독 시에 메모리 셀로부터 출력되는 비트선(BL)을 센싱하는 것이다.
제4 구동 회로(184)는, 컨트롤러를 포함하고, 칩 이네이블 바 신호선 CEB, 라이트 이네이블 바 신호선 WEB, 또는 리드 이네이블 바 신호선 REB로부터의 신호에 의해, 제1 구동 회로(182), 제2 구동 회로(192), 제3 구동 회로(190), 제5 구동 회로(186), 소스선 전환 회로(194), 승압 회로(180)를 제어하는 신호를 생성하는 회로이다.
칩 이네이블 바 신호선 CEB는, 회로 전체의 선택 신호를 출력하는 신호선이며, 액티브 시에만, 입력 신호의 입력 접수 및 출력 신호의 출력을 행한다. 또한, 라이트 이네이블 바 신호선 WEB는, 제3 구동 회로(190) 내의 페이지 버퍼의 래치 데이터를, 메모리 셀 어레이에 기입을 행하는 것을 허가하는 신호를 출력하는 신호선이다. 또한, 리드 이네이블 바 신호선 REB는, 메모리 셀 어레이의 데이터의 판독을 허가하는 신호를 출력하는 신호선이다. 또한, 제4 구동 회로(184)는, 승압 회로 제어 신호선 BCC에 의해, 승압 회로(180)와 접속되어 있다. 승압 회로 제어 신호선 BCC는, 제4 구동 회로(184) 내의 컨트롤러로부터 출력시키는 승압 회로의 제어 신호를 전달하는 배선이며, 회로 구성에 따라, 0개 내지 복수개가 된다. 또한, 제4 구동 회로(184)는, 페이지 버퍼 제어 신호선 PBC에 의해 제3 구동 회로(190)와 접속되어 있다. 페이지 버퍼 제어 신호선 PBC는, 제4 구동 회로(184) 내의 컨트롤러로부터 출력시키는 페이지 버퍼의 제어 신호를 전달하는 배선이며, 회로 구성에 따라, 0개 내지 복수개가 된다. 또한, 제4 구동 회로(184)는, 로우 드라이버 제어 신호선 RDRVC에 의해, 제2 구동 회로(192)와 접속되어 있다. 또한, 제4 구동 회로(184)는, 소스선 전환 신호선 SLC에 의해, 소스선 전환 회로(194)와 접속되어 있다.
또한, 제4 구동 회로(184) 내에는, 지연 회로를 설치하고, 상기 지연 회로를 페이지 버퍼 제어 신호선 PBC, 로우 드라이버 제어 신호선 RDRVC, 소스선 전환 신호선 SLC와 접속하는 것이 바람직하다. 예를 들어, 지연 회로와 페이지 버퍼 제어 신호선 PBC를 접속하고, 페이지 버퍼 제어 신호선 PBC로 지연 신호를 공급함으로써, 비트선(BL)의 전위의 변화를 늦출 수 있다. 또한, 지연 회로와 로우 드라이버 제어 신호선 RDRVC를 접속하고, 로우 드라이버 제어 신호선 RDRVC로 지연 신호를 공급함으로써, 제2 워드선(C)의 전위의 변화를 늦출 수 있다. 또한, 지연 회로와 소스선 전환 신호선 SLC를 접속하고, 소스선 전환 신호선 SLC에 지연 신호를 공급함으로써, 소스선(SL)의 전위의 변화를 늦출 수 있다. 이들에 의해, 메모리 셀(170)로의 오기입을 억제할 수 있다.
소스선 전환 회로(194)는, 제4 구동 회로(184) 내의 컨트롤러로부터의 소스선 전환 신호를 기초로 소스선(SL)의 전위를 전환하는 회로이다. 소스선 전환 회로(194)는, 소스선(SL)의 전위를 전환하는 기능을 갖고 있으면 좋고, 멀티플렉서, 인버터 등을 사용해도 좋다. 소스선 전환 신호선 SLC는, 제4 구동 회로(184) 내의 컨트롤러로부터 출력되는 소스선(SL)의 전위를 전환하는 신호를 전달하는 배선이다. 회로 구성에 따라, 신호선 개수는 1개 내지 복수개가 된다.
제5 구동 회로(186)는, 입출력 제어 회로를 포함한다. 입출력 제어 회로는, 데이터 입출력 신호선 DIO로부터의 입력 신호를 내부 데이터 입출력 신호선 INTDIO에 출력하거나, 내부 데이터 입출력 신호선 INTDIO로부터의 입력 신호를 데이터 입출력 신호선 DIO에 출력하기 위한 회로이다. 데이터 입출력 신호선 DIO 단자는, 외부로부터의 데이터가 입력되거나, 외부에 메모리 데이터가 출력되는 단자이다. 회로 구성에 따라, 신호선 개수는 1개 내지 복수개가 된다. 내부 데이터 입출력 신호선 INTDIO는, 입출력 제어 회로의 출력 신호를 페이지 버퍼에 입력하거나, 페이지 버퍼의 출력 신호를 입출력 제어 회로에 입력하는 신호선이다. 회로 구성에 따라, 신호선 개수는 1개 내지 복수개가 된다. 또한, 데이터 입출력 신호선 DIO는, 데이터 입력용 신호선과 데이터 출력용 신호선으로 나누어도 좋다.
또한, 제4 구동 회로(184) 내에 설치되는 지연 회로로서, 도 5a에 도시하는 바와 같은 짝수개의 인버터를 직렬로 접속한 회로를 사용할 수 있다. 또한, 도 5b에 도시하는 바와 같이, 직렬로 접속한 짝수개의 인버터에 용량 소자를 부가한 구성이나, 도 5c에 도시하는 바와 같이, 직렬로 접속한 짝수개의 인버터에 저항을 부가한 구성으로 해도 좋다. 또한, 도 5d에 도시하는 바와 같이, 직렬로 접속한 짝수개의 인버터 회로에, 저항 및 용량 소자를 부가한 구성으로 해도 좋다. 또한, 지연 회로의 구성은, 이들에 한정되는 것은 아니다.
이상과 같이, 도 4에 도시하는 회로 구성의 반도체 장치에서는, 소스선(SL)을 복수열로 공통화함으로써, 메모리 셀 어레이의 면적의 축소를 도모할 수 있기 때문에, 다이 사이즈의 축소를 실현할 수 있다. 또한, 다이 사이즈의 축소에 의해, 반도체 장치 제작의 비용을 저감할 수 있고, 또한, 수율을 향상시킬 수도 있다.
또한, 본 발명의 반도체 장치에 관한 동작 방법, 동작 전압 등에 대해서는, 상술한 구성에 한정되지 않고, 반도체 장치의 동작이 실현되는 형태에 있어서 적절하게 변경하는 것이 가능하다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절하게 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태에 관한 반도체 장치의 구성 및 그 제작 방법에 대해서 도 6 내지 도 11을 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 6은, 반도체 장치의 구성의 일례이다. 도 6a에는 반도체 장치의 단면, 도 6b에는 반도체 장치의 평면을 각각 도시한다. 여기서, 도 6a는, 도 6b의 A1-A2 및 B1-B2에 있어서의 단면에 상당한다. 도 6a 및 도 6b에 도시하는 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 여기서, 제1 반도체 재료와 제2 반도체 재료는 다른 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이와 같은 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 그 밖에, 유기 반도체 재료 등을 사용할 수도 있다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다. 도 6에 도시하는 반도체 장치는, 메모리 셀로서 사용할 수 있다.
또한, 본 발명의 기술적인 본질은, 정보를 유지하기 위해 산화물 반도체와 같은 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것에 한정할 필요는 없다.
도 6에 있어서의 트랜지스터(160)는, 반도체 기판(500) 위의 반도체층 중에 형성된 채널 형성 영역(134)과, 채널 형성 영역(134)을 사이에 두도록 형성된 불순물 영역(132)(소스 영역 및 드레인 영역이라고도 기재함)과, 채널 형성 영역(134) 위에 형성된 게이트 절연층(122a)과, 게이트 절연층(122a) 위에 채널 형성 영역(134)과 중첩되도록 형성된 게이트 전극(128a)을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이와 같은 상태를 포함시켜 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함시켜 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극과의 기재에는, 소스 영역이 포함될 수 있다.
또한, 반도체 기판(500) 위의 반도체층 중에 형성된 불순물 영역(126)에는, 도전층(128b)이 접속되어 있다. 여기서, 도전층(128b)은, 트랜지스터(160)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역(132)과 불순물 영역(126) 사이에는, 불순물 영역(130)이 형성되어 있다. 또한, 트랜지스터(160)를 덮도록 절연층(136), 절연층(138) 및 절연층(140)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 6에 도시하는 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(128a)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 다른 영역을 포함하는 불순물 영역(132)을 형성해도 좋다.
도 6에 있어서의 트랜지스터(162)는, 절연층(140) 등 위에 형성된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(142a) 및 드레인 전극(또는 소스 전극)(142b)과, 산화물 반도체층(144), 소스 전극(142a) 및 드레인 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩되도록 형성된 게이트 전극(148a)을 갖는다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거되고, 충분한 산소가 공급됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는, 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는, 이차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/㎤ 미만, 바람직하게는, 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류[여기서는, 단위 채널 폭(1㎛)당의 값]는, 100zA[1zA(젭토 암페어)는 1×10-21A] 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
또한, 산화물 반도체층(144)은, 알칼리 금속 및 알칼리토류 금속 등의 불순물이 충분히 제거된 것인 것이 바람직하다. 예를 들어, 산화물 반도체층(144)의 나트륨 농도는 5×1016㎝-3 이하, 바람직하게는 1×1016㎝-3 이하, 더욱 바람직하게는 1×1015㎝-3 이하이며, 리튬 농도는 5×1015㎝-3 이하, 바람직하게는 1×1015㎝-3 이하이며, 칼륨 농도는 5×1015㎝-3 이하, 바람직하게는 1×1015㎝-3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 나트륨 농도, 리튬 농도 및 칼륨 농도는, 각각 이차 이온 질량 분석법(SIMS)으로 측정되는 것이다.
알칼리 금속 및 알칼리토류 금속은, 산화물 반도체에 있어서는 악성의 불순물이며, 적은 쪽이 좋다. 특히 알칼리 금속 중, Na는 산화물 반도체층에 접하는 절연층이 산화물인 경우, 그 속에 확산되어, Na+가 된다. 또한, 산화물 반도체층 내에 있어서, 금속과 산소의 결합을 분단하거나, 혹은 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화[예를 들어, 노멀리 온화(임계값의 마이너스로의 시프트), 이동도의 저하 등]를 초래한다. 덧붙여, 특성의 변동 원인으로 되기도 한다. 이와 같은 문제는, 특히 산화물 반도체층 중 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체층 중 수소의 농도가 5×1019㎝-3 이하, 특히 5×1018㎝-3 이하인 경우에는, 알칼리 금속의 농도를 상기의 값으로 하는 것이 강하게 요구된다.
또한, 산화물 반도체층(144)은, 구리, 알루미늄, 염소 등이 불순물로서 대부분 포함되지 않고, 고순도화된 것인 것이 바람직하다. 트랜지스터의 제조 공정에 있어서, 이들의 불순물이 혼입 또는 산화물 반도체층 표면에 부착될 우려가 없는 공정을 적절하게 선택하는 것이 바람직하고, 산화물 반도체층 표면에 부착된 경우에는, 옥살산이나 희불산 등에 노출하거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 산화물 반도체층 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체층의 구리 농도는 1×1018atoms/㎤ 이하, 바람직하게는 1×1017atoms/㎤ 이하로 한다. 또한, 산화물 반도체층의 알루미늄 농도는 1×1018atoms/㎤ 이하로 한다. 또한, 산화물 반도체층의 염소 농도는 2×1018atoms/㎤ 이하로 한다. 또한, 알루미늄이 산화물 반도체층(144)의 주성분에 포함되는 경우에는, 상기에 한정되지 않는다.
또한, 도 6의 트랜지스터(162)에서는, 미세화에 기인하여 소자간에 발생하는 리크를 억제하기 위해, 섬 형상으로 가공된 산화물 반도체층(144)을 사용하였지만, 섬 형상으로 가공되어 있지 않은 구성을 채용해도 좋다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는, 가공 시의 에칭에 의한 산화물 반도체층(144)의 오염을 방지할 수 있다.
도 6에 있어서의 용량 소자(164)는, 드레인 전극(142b), 게이트 절연층(146) 및 도전층(148b)을 포함하여 구성된다. 즉, 드레인 전극(142b)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 쪽 전극으로서 기능하게 된다. 이와 같은 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(144)과 게이트 절연층(146)을 적층시키는 경우에는, 드레인 전극(142b)과, 도전층(148b)의 절연성을 충분히 확보할 수 있다. 또한, 용량 소자가 불필요한 경우에는, 용량 소자(164)를 설치하지 않는 구성으로 할 수도 있다.
본 실시 형태에서는, 트랜지스터(162) 및 용량 소자(164)가, 트랜지스터(160)와 적어도 일부가 중첩되도록 설치되어 있다. 이와 같은 평면 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다. 예를 들어, 최소 가공 치수를 F로 하여, 메모리 셀이 차지하는 면적을 15F2 내지 25F2로 하는 것이 가능하다.
트랜지스터(162) 및 용량 소자(164) 위에는, 절연층(150)이 형성되어 있다. 그리고, 게이트 절연층(146) 및 절연층(150)에 형성된 개구에는, 배선(154)이 설치되어 있다. 배선(154)은 메모리 셀의 하나와 다른 메모리 셀을 접속하는 배선이며, 도 2의 회로도에 있어서의 비트선(BL)에 상당한다. 배선(154)은 소스 전극(142a) 및 도전층(128b)을 통하여, 불순물 영역(126)에 접속되어 있다. 이에 의해, 트랜지스터(160)에 있어서의 소스 영역 또는 드레인 영역과, 트랜지스터(162)에 있어서의 소스 전극(142a)을 각각 다른 배선에 접속하는 경우와 비교하여, 배선의 수를 삭감할 수 있기 때문에, 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 도전층(128b)을 형성함으로써, 불순물 영역(126)과 소스 전극(142a)이 접속하는 위치와, 소스 전극(142a)과 배선(154)이 접속하는 위치를, 중첩하여 설치할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
<SOI 기판의 제작 방법>
다음에, 상기 반도체 장치의 제작에 사용할 수 있는 SOI 기판의 제작 방법의 일례에 대해서, 도 7을 참조하여 설명한다.
우선, 베이스 기판으로서 반도체 기판(500)을 준비한다(도 7의 (a) 참조). 반도체 기판(500)으로서는, 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si:Solar Grade Silicon) 기판 등을 사용해도 좋다. 또한, 다결정 반도체 기판을 사용해도 좋다. 태양 전지급 실리콘이나, 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교하여, 제조 비용을 억제할 수 있다.
또한, 반도체 기판(500) 대신에, 알루미노 실리케이트 글래스, 알루미노 붕규산 글래스, 바륨 붕규산 글래스와 같은 전자 공업용에 사용되는 각종 글래스 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화 실리콘과 산화 알루미늄을 주성분으로 한 열팽창 계수가 실리콘에 가까운 세라믹 기판을 사용해도 좋다.
반도체 기판(500)은, 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(500)에 대하여, 염산 과산화수소수 혼합 용액(HPM), 황산 과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 희불산(DHF) 등을 사용하여 세정을 행하는 것이 바람직하다.
다음에, 본드 기판을 준비한다. 여기서는, 본드 기판으로서 단결정 반도체 기판(510)을 사용한다(도 7의 (b) 참조). 또한, 본드 기판은 단결정 반도체 기판에 한정되지 않고, 다결정 반도체 기판이어도 좋다.
단결정 반도체 기판(510)으로서는, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨 비소나 인듐인 등의 화합물 반도체 기판을 사용할 수도 있다. 시판의 실리콘 기판으로서는, 직경 5인치(125㎜), 직경 6인치(150㎜), 직경 8인치(200㎜), 직경 12인치(300㎜), 직경 16인치(400㎜) 사이즈의 원형의 것이 대표적이다. 또한, 단결정 반도체 기판(510)의 형상은 원형으로 한정되지 않고, 예를 들어, 직사각형 등으로 가공한 것이어도 좋다. 또한, 단결정 반도체 기판(510)은, CZ(초크랄스키)법이나 FZ(플로팅 존)법을 사용하여 제작할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 7의 (c) 참조). 또한, 오염물 제거의 관점으로부터, 산화막(512)의 형성 전에, 염산 과산화수소수 혼합 용액(HPM), 황산 과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 희불산(DHF), 불산 과산화수소수 혼합 용액(FPM) 등을 사용하여 단결정 반도체 기판(510)의 표면을 세정해 두는 것이 바람직하다. 또한, 희불산과 오존수를 교대로 토출하여 세정해도 좋다.
산화막(512)은, 예를 들어, 산화 실리콘막, 산화 질화 실리콘막 등을 단층으로, 또는 적층시켜 형성할 수 있다. 상기 산화막(512)의 제작 방법으로서는, 열산화법, CVD법, 스퍼터법 등이 있다. 또한, CVD법을 사용하여 산화막(512)을 형성하는 경우, 양호한 접합을 실현하기 위해서는, 테트라에톡시실란[약칭;TEOS:화학식 Si(OC2H5)4] 등의 유기 실란을 사용하여 산화 실리콘막을 형성하는 것이 바람직하다.
본 실시 형태에서는, 단결정 반도체 기판(510)에 열산화 처리를 행함으로써, 산화막(512)(여기서는, SiOx막)을 형성한다. 열산화 처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(510)에 열산화 처리를 행함으로써, 염소산화된 산화막(512)을 형성할 수 있다. 이 경우, 산화막(512)은 염소 원자를 함유하는 막이 된다. 이와 같은 염소산화에 의해, 외인성의 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)을 포집하여 금속의 염화물을 형성하고, 이것을 외측으로 제거하여 단결정 반도체 기판(510)의 오염을 저감시킬 수 있다.
또한, 산화막(512)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(512)에는 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(510) 표면을 불소산화하는 방법으로서는, HF 용액에 침지시킨 후에 산화성 분위기 중에서 열산화 처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가하여 열산화 처리를 행하는 방법 등이 있다.
다음에, 이온을 전계로 가속하여 단결정 반도체 기판(510)에 조사하고, 첨가함으로써, 단결정 반도체 기판(510)의 소정의 깊이로 결정 구조가 손상된 취화 영역(514)을 형성한다(도 7의 (d) 참조).
취화 영역(514)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의해 조절할 수 있다. 또한, 취화 영역(514)은, 이온의 평균 침입 깊이와 거의 동일한 깊이의 영역에 형성된다. 이로 인해, 이온을 첨가하는 깊이로, 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가, 10㎚ 이상 500㎚ 이하, 바람직하게는 50㎚ 이상 200㎚ 이하 정도가 되도록 평균 침입 깊이를 조절하면 된다.
당해 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 당해 장치에서는, 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사하게 된다. 이에 반하여, 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량 분리하고, 어떤 특정한 질량의 이온종을 피처리체에 조사한다.
본 실시 형태에서는, 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대해서 설명한다. 소스 가스로서는 수소를 포함하는 가스를 사용한다. 조사하는 이온에 대해서는, H3 +의 비율을 높게 하면 된다. 구체적으로는, H+, H2 +, H3 +의 총량에 대하여 H3 +의 비율이 50％ 이상(보다 바람직하게는 80％ 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가해도 좋다. 또한, 첨가하는 이온은 1종류에 한정되지 않고, 복수 종류의 이온을 첨가해도 좋다. 예를 들어, 이온 도핑 장치를 사용하여 수소와 헬륨을 동시에 조사하는 경우에는, 다른 공정에서 조사하는 경우와 비교해서 공정수를 저감할 수 있는 동시에, 이후의 단결정 반도체층의 표면 거칠기를 억제하는 것이 가능하다.
또한, 이온 도핑 장치를 사용하여 취화 영역(514)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(512)을 거쳐 이온의 조사를 행함으로써, 이들 중금속에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다.
다음에, 반도체 기판(500)과, 단결정 반도체 기판(510)을 대향시키고, 산화막(512)을 거쳐 밀착시킨다. 이에 의해, 반도체 기판(500)과, 단결정 반도체 기판(510)이 접합된다(도 7의 (e) 참조). 또한, 단결정 반도체 기판(510)과 접합하는 반도체 기판(500)의 표면에 산화막 또는 질화막을 성막해도 좋다.
접합 시에는, 반도체 기판(500) 또는 단결정 반도체 기판(510)의 1지점에, 0.001N/㎠ 이상 100N/㎠ 이하, 예를 들어, 1N/㎠ 이상 20N/㎠ 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여, 접합면을 접근, 밀착시키면, 밀착시킨 부분에 있어서 반도체 기판(500)과 산화막(512)의 접합이 발생하고, 당해 부분을 시점으로 하여 자발적인 접합이 거의 전체면에 미친다. 이 접합에는, 반데르발스힘이나 수소 결합이 작용하고 있고, 상온에서 행할 수 있다.
또한, 단결정 반도체 기판(510)과 반도체 기판(500)을 접합하기 이전에는, 접합에 관계되는 표면에 대해, 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(510)과 반도체 기판(500)의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합을 사용할 수 있다. 또한, 다른 웨트 처리끼리를 조합하여 사용해도 좋고, 다른 드라이 처리끼리를 조합하여 사용해도 좋다.
또한, 접합 후에는, 접합 강도를 증가시키기 위한 열처리를 행해도 좋다. 이 열처리의 온도는, 취화 영역(514)에 있어서의 분리가 발생하지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서, 반도체 기판(500)과 산화막(512)을 접합시켜도 좋다. 상기 열처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열처리, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 또한, 상기 온도 조건은 어디까지나 일례에 지나지 않고, 본 발명의 일 형태가 이에 한정되어 해석되는 것은 아니다.
다음에, 열처리를 행함으로써, 단결정 반도체 기판(510)을 취화 영역에 있어서 분리하여, 반도체 기판(500) 위에 산화막(512)을 거쳐 단결정 반도체층(516)을 형성한다(도 7의 (f) 참조).
또한, 상기 분리 시의 열처리 온도는, 가능한 한 낮은 것인 것이 바람직하다. 분리 시의 온도가 낮을수록, 단결정 반도체층(516)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들어, 상기 분리 시의 열처리 온도는, 300℃ 이상 600℃ 이하로 하면 되고, 400℃ 이상 500℃ 이하로 하면, 보다 효과적이다.
또한, 단결정 반도체 기판(510)을 분리한 후에는, 단결정 반도체층(516)에 대하여, 500℃ 이상의 온도에서 열처리를 행하고, 단결정 반도체층(516) 중에 잔존하는 수소의 농도를 저감시켜도 좋다.
다음에, 단결정 반도체층(516)의 표면에 레이저광을 조사함으로써, 표면의 평탄성을 향상시키고, 또한 결함을 저감시킨 단결정 반도체층(518)을 형성한다(도 7의 (g) 참조). 또한, 레이저광의 조사 처리 대신에, 열처리를 행해도 좋다.
또한, 본 실시 형태에 있어서는, 단결정 반도체층(516)의 분리에 관한 열처리의 직후에, 레이저광의 조사 처리를 행하였지만, 본 발명의 일 형태는 이에 한정되어 해석되지 않는다. 단결정 반도체층(516)의 분리에 관한 열처리 후에 에칭 처리를 실시하고, 단결정 반도체층(516) 표면의 결함이 많은 영역을 제거하고 나서, 레이저광의 조사 처리를 행해도 좋고, 단결정 반도체층(516) 표면의 평탄성을 향상시키고 나서 레이저광의 조사 처리를 행해도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭, 드라이 에칭 모두를 사용해도 좋다. 또한, 본 실시 형태에 있어서는, 상술한 바와 같이 레이저광을 조사한 후, 단결정 반도체층(516)의 막 두께를 작게 하는 박막화 공정을 행해도 좋다. 단결정 반도체층(516)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽을 사용하면 된다.
이상의 공정에 의해, 단결정 반도체층(518)을 갖는 SOI 기판을 얻을 수 있다(도 7의 (g) 참조).
<반도체 장치의 제작 방법>
다음에, 상기의 SOI 기판을 사용한 반도체 장치의 제작 방법에 대해서, 도 8 내지 도 11을 참조하여 설명한다.
<하부 트랜지스터의 제작 방법>
먼저, 하부 트랜지스터(160)의 제작 방법에 대해서, 도 8 및 도 9를 참조하여 설명한다. 또한, 도 8 및 도 9는, 도 7에 도시하는 방법에 의해 작성한 SOI 기판의 일부이며, 도 6a에 도시하는 하부 트랜지스터에 상당하는 단면 공정도이다.
우선, 단결정 반도체층(518)을 섬 형상으로 가공하여, 반도체층(120)을 형성한다(도 8a 참조). 또한, 이 공정 전후에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해, n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가해도 좋다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들어, 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들어, 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 반도체층(120)을 덮도록 절연층(122)을 형성한다(도 8b 참조). 절연층(122)은, 이후에 게이트 절연층이 되는 것이다. 절연층(122)은, 예를 들어, 반도체층(120) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 적용해도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희가스, 산소, 산화 질소, 암모니아, 질소, 수소 등 중, 어느 하나 이상을 포함하는 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터법 등을 사용하여 절연층을 형성해도 좋다. 당해 절연층(122)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 알루미네이트[HfAlxOy(x>0, y>0)] 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층(122)의 두께는, 예를 들어, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다. 여기서는, 플라즈마 CVD법을 사용하여, 산화 실리콘을 포함하는 절연층을 단층으로 형성하기로 한다.
다음에, 절연층(122) 위에 마스크(124)를 형성하고, 하나의 도전성을 부여하는 불순물 원소를 반도체층(120)에 첨가하여, 불순물 영역(126)을 형성한다(도 8c 참조). 또한, 여기서는, 불순물 원소를 첨가한 후, 마스크(124)는 제거한다.
다음에, 절연층(122) 위에 마스크를 형성하고, 절연층(122)이 불순물 영역(126)과 중첩되는 영역의 일부를 제거함으로써, 게이트 절연층(122a)을 형성한다(도 8d 참조). 절연층(122)의 제거 방법으로서, 웨트 에칭 또는 드라이 에칭 등의 에칭 처리를 사용할 수 있다.
다음에, 게이트 절연층(122a) 위에 게이트 전극(이와 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 당해 도전층을 가공하여, 게이트 전극(128a) 및 도전층(128b)을 형성한다(도 8e 참조).
게이트 전극(128a) 및 도전층(128b)에 사용하는 도전층으로서는, 알루미늄, 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여, 도전층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 도전층의 가공은 레지스트 마스크를 사용한 에칭에 의해 행할 수 있다.
다음에, 게이트 전극(128a) 및 도전층(128b)을 마스크로 하여, 하나의 도전형을 부여하는 불순물 원소를 반도체층에 첨가하여, 채널 형성 영역(134), 불순물 영역(132) 및 불순물 영역(130)을 형성한다(도 9a 참조). 여기서는, p형 트랜지스터를 형성하기 위해, 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가한다. 여기서, 첨가되는 불순물 원소의 농도는 적절하게 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화를 위한 열처리를 행한다. 여기서, 불순물 영역의 농도는, 불순물 영역(126), 불순물 영역(132), 불순물 영역(130)의 순서대로 높아진다.
다음에, 게이트 절연층(122a), 게이트 전극(128a), 도전층(128b)을 덮도록, 절연층(136), 절연층(138) 및 절연층(140)을 형성한다(도 9b 참조).
절연층(136), 절연층(138), 절연층(140)은, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(136), 절연층(138), 절연층(140)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연층(136), 절연층(138), 절연층(140)에는, 이들의 재료를 사용한 다공성의 절연층을 적용해도 좋다. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교해서 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더 저감하는 것이 가능하다. 또한, 절연층(136)이나 절연층(138), 절연층(140)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 본 실시 형태에서는, 절연층(136)으로서 산화 질화 실리콘, 절연층(138)으로서 질화 산화 실리콘, 절연층(140)으로서 산화 실리콘을 사용하는 경우에 대해서 설명한다. 또한, 여기서는, 절연층(136), 절연층(138) 및 절연층(140)의 적층 구조로 하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 1층 또는 2층으로 해도 좋고, 4층 이상의 적층 구조로 해도 좋다.
다음에, 절연층(138) 및 절연층(140)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연층(138) 및 절연층(140)을 평탄화한다(도 9c 참조). 여기서는, 절연층(138)이 일부 노출될 때까지, CMP 처리를 행한다. 절연층(138)에 질화 산화 실리콘을 사용하고, 절연층(140)에 산화 실리콘을 사용한 경우, 절연층(138)은 에칭 스토퍼로서 기능한다.
다음에, 절연층(138) 및 절연층(140)에 CMP 처리나 에칭 처리를 행함으로써, 게이트 전극(128a) 및 도전층(128b)의 상면을 노출시킨다(도 9d 참조). 여기서는, 게이트 전극(128a) 및 도전층(128b)이 일부 노출될 때까지, 에칭 처리를 행한다. 당해 에칭 처리는, 드라이 에칭을 사용하는 것이 적합하지만, 웨트 에칭을 사용해도 좋다. 게이트 전극(128a) 및 도전층(128b)의 일부를 노출시키는 공정에 있어서, 이후에 형성되는 트랜지스터(162)의 특성을 향상시키기 위해, 절연층(136), 절연층(138), 절연층(140)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 하부 트랜지스터(160)를 형성할 수 있다(도 9d 참조).
또한, 상기의 각 공정 전후에는, 또한 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함하고 있어도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화한 반도체 장치를 실현하는 것도 가능하다.
<상부 트랜지스터의 제작 방법>
다음에, 상부 트랜지스터(162)의 제작 방법에 대해서, 도 10 및 도 11을 참조하여 설명한다.
우선, 게이트 전극(128a), 도전층(128b), 절연층(136), 절연층(138), 절연층(140) 등 위에 산화물 반도체층을 형성하고, 당해 산화물 반도체층을 가공하여, 산화물 반도체층(144)을 형성한다(도 10a 참조). 또한, 산화물 반도체층을 형성하기 전에, 절연층(136), 절연층(138), 절연층(140) 위에 기초로서 기능하는 절연층을 형성해도 좋다. 당해 절연층은, 스퍼터법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 사용하여 형성할 수 있다.
상기 산화물 반도체층에 사용하는 산화물 반도체로서는, 적어도 인듐(In)을 포함한다. 특히 In과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스태빌라이저로서, 그들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 혹은 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 혹은 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 인듐을 포함하는 산화물 반도체는, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 낮게 함으로써 이동도를 올릴 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물 조성의 r만큼 근방이라고 함은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2[(a-A)2+(b-B)2+(c-C)2는, r2 이하]을 만족하는 것을 말한다. r로서는, 예를 들어, 0.05로 하면 된다. 다른 산화물이어도 마찬가지이다.
산화물 반도체층은 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체층은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체층이다. 또한, 당해 결정부는, 1변이 100㎚ 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM:Transmission Electron microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직한 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 간에, 각각 a축 및 b축의 방향이 달라도 좋다. 본 명세서에 있어서, 단순히 수직이라 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체층의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 열처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 당해 트랜지스터는, 신뢰성이 높다.
또한, 산화물 반도체층을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS막과 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
산화물 반도체층의 두께는, 3㎚ 이상 30㎚ 이하로 하는 것이 바람직하다. 산화물 반도체층을 지나치게 두껍게 하면(예를 들어, 막 두께를 50㎚ 이상), 트랜지스터가 노멀리 온이 될 우려가 있기 때문이다.
산화물 반도체층은 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입되기 어려운 방법에 의해 제작하는 것이 바람직하다. 예를 들어, 스퍼터법 등을 사용하여 제작할 수 있다.
본 실시 형태에서는, 산화물 반도체층을, In-Ga-Zn-O계의 산화물 타깃을 사용한 스퍼터법에 의해 형성한다.
In-Ga-Zn-O계의 산화물 타깃으로서는, 예를 들어, 조성으로서, In2O3:Ga2O3:ZnO=1:1:1[몰수비]의 산화물 타깃을 사용할 수 있다. 또한, 타깃의 재료 및 조성을 상술에 한정될 필요는 없다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[몰수비]의 조성의 산화물 타깃을 사용할 수도 있다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성은, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
산화물 타깃의 충전율은, 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하로 한다. 충전율이 높은 금속 산화물 타깃을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있기 때문이다.
스퍼터 가스에는, 희가스(대표적으로는 아르곤), 산소, 또는, 희가스와 산소의 혼합 가스 등을 사용하면 된다. 또한, 산화물 반도체층으로의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 스퍼터 가스로서 사용하는 것이 바람직하다.
예를 들어, 산화물 반도체층은, 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도가, 200℃를 초과하여 500℃ 이하, 바람직하게는 300℃를 초과하여 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하가 되도록 가열한다.
다음에, 성막실 내의 잔류 수분을 제거하면서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타깃을 사용하여 기판 위에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서, 크라이오 펌프, 이온 펌프, 티탄 승화 펌프 등의 흡착형 진공 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단은, 터보 펌프에 콜드트랩을 가한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어, 수소, 물, 수산기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거되어 있기 때문에, 당해 성막실에서 성막한 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
성막 중의 기판 온도가 저온(예를 들어, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입될 우려가 있기 때문에, 기판을 상술한 온도에서 가열하는 것이 바람직하다. 기판을 상술한 온도에서 가열하여, 산화물 반도체층의 성막을 행함으로써, 기판 온도는 고온이 되므로, 수소 결합은 열에 의해 절단되고, 수소 원자를 포함하는 물질이 산화물 반도체층에 도입되기 어렵다. 따라서, 기판이 상술한 온도에서 가열된 상태로, 산화물 반도체층의 성막을 행함으로써, 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터에 의한 손상을 경감할 수 있다.
성막 조건의 일례로서, 기판과 타깃 사이의 거리를 60㎜, 압력을 0.4㎩, 직류(DC) 전원을 0.5㎾, 기판 온도를 400℃, 스퍼터 가스를 산소(산소 유량 비율 100％)로 한다. 또한, 펄스 직류 전원을 사용하면, 성막 시에 발생하는 가루 형상 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 산화물 반도체층을 스퍼터법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터를 행하고, 산화물 반도체층의 피형성 표면에 부착되어 있는 가루 형상 물질(파티클, 쓰레기라고도 함)을 제거하는 것이 바람직하다. 역 스퍼터란, 기판에 전압을 인가하고, 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한, 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 사용해도 좋다.
산화물 반도체층의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 당해 산화물 반도체층을 에칭함으로써 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성해도 좋다. 또한, 산화물 반도체층의 에칭은, 드라이 에칭이어도 웨트 에칭이어도 좋다. 물론, 이들을 조합하여 사용해도 좋다.
그 후, 산화물 반도체층(144)에 대하여, 열처리(제1 열처리)를 행해도 좋다. 열처리를 행함으로써, 산화물 반도체층(144) 중에 포함되는 수소 원자를 포함하는 물질을 더 제거하고, 산화물 반도체층(144)의 구조를 정렬하고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 열처리의 온도는, 불활성 가스 분위기 하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 왜곡점 미만으로 한다. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기 하, 450℃, 1시간의 조건에서 행할 수 있다. 이 동안, 산화물 반도체층(144)은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 발생하지 않도록 한다.
그런데, 상술한 열처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 당해 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 당해 열처리는, 예를 들어, 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는, 1회에 한정되지 않고 복수회 행해도 좋다.
다음에, 산화물 반도체층(144) 등 위에, 소스 전극 및 드레인 전극(이와 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 당해 도전층을 가공하여, 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 10b 참조).
도전층은 PVD법이나, CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은 단층 구조이어도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 티탄막이나 질화 티탄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 질화 티탄막 위에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티탄막이나 질화 티탄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로의 가공이 용이하다고 하는 장점이 있다.
또한, 도전층은 도전성의 금속 산화물을 사용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐-주석 산화물(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 인듐-아연 산화물(In2O3-ZnO), 또는, 이들의 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극(142a) 및 드레인 전극(142b)의 단부가, 테이퍼 형상으로 되도록 행하는 것이 바람직하다. 여기서, 테이퍼각은, 예를 들어, 30° 이상 60° 이하인 것이 바람직하다. 소스 전극(142a), 드레인 전극(142b)의 단부를 테이퍼형 형상으로 되도록 에칭함으로써, 이후에 형성되는 게이트 절연층(146)의 피복성을 향상시켜, 단 나뉨을 방지할 수 있다.
상부 트랜지스터의 채널 길이(L)는, 소스 전극(142a) 및 드레인 전극(142b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25㎚ 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때에는, 수㎚ 내지 수십㎚로 파장이 짧은 초자외선(Extreme Ultraviolet) 또는 전자 빔을 사용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 이후에 형성되는 트랜지스터의 채널 길이(L)를, 10㎚ 이상 1000㎚(1㎛) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 반도체 장치의 소비 전력을 저감하는 것도 가능하다.
다음에, 소스 전극(142a), 드레인 전극(142b)을 덮고, 또한, 산화물 반도체층(144)의 일부와 접하도록, 게이트 절연층(146)을 형성한다(도 10c 참조).
게이트 절연층(146)은 CVD법이나 스퍼터법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 알루미네이트[HfAlxOy(x>0, y>0)] 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(146)은 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들어, 산화 실리콘을 사용하는 경우에는, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층(146)에, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 알루미네이트[HfAlxOy(x>0, y>0)] 등의 고유전율(high-k) 재료를 사용하면 된다. high-k 재료를 게이트 절연층(146)에 사용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해 막 두께를 크게 하는 것이 가능해진다. 또한, high-k 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등의 어느 하나를 포함하는 막과의 적층 구조로 해도 좋다.
또한, 산화물 반도체층(144)에 접하는 절연층[본 실시 형태에 있어서는, 게이트 절연층(146)]은, 제13족 원소 및 산소를 포함하는 절연 재료로 해도 좋다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성(相性)이 좋고, 이것을 산화물 반도체층에 접하는 절연층에 사용함으로써, 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다.
여기서, 제13족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 것을 나타내고, 산화 갈륨 알루미늄이란, 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상인 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체층에 접하여 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화 갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화 갈륨을 포함하는 절연층을 접하여 형성함으로써, 산화물 반도체층과 절연층의 계면에 있어서의 수소의 파일 업을 저감할 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 동일 족의 원소를 사용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화 알루미늄을 포함하는 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화 알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 당해 재료를 사용하는 것은, 산화물 반도체층으로의 물의 침입 방지라고 하는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(144)에 접하는 절연층은, 산소 분위기 하에 의한 열처리나, 산소 도프 등에 의해, 절연 재료를 화학양론적 조성보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 이 벌크라는 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지에서 사용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는 이온 주입법 또는 이온 도핑법을 사용하여 행해도 좋다.
예를 들어, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화 갈륨의 조성을 Ga2Ox(X=3+α, 0<α<1)로 할 수 있다. 또는, 산화물 반도체층(144)에 접하는 절연층으로서 산화 알루미늄을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다. 또는, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리 등을 행함으로써, 화학양론적 조성보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이와 같은 영역을 구비하는 절연층과 산화물 반도체층이 접함으로써, 절연층 중 과잉된 산소가 산화물 반도체층에 공급되고, 산화물 반도체층 중, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감할 수 있다.
또한, 화학양론적 조성보다 산소가 많은 영역을 갖는 절연층은 게이트 절연층(146) 대신에, 산화물 반도체층(144)의 바탕막으로서 형성하는 절연층에 적용해도 좋고, 게이트 절연층(146) 및 바탕막의 양쪽에 적용해도 좋다.
게이트 절연층(146)의 형성 후에는, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 제2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기 하에서 250℃, 1시간의 열처리를 행하면 된다. 제2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 탈수화 또는 탈수소화 처리 후의 산화물 반도체층(144)에 산소를 공급하고, 상기 산화물 반도체층(144)의 산소 결손을 보충하고, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시 형태에서는, 게이트 절연층(146)의 형성 후에 제2 열처리를 행하였지만, 제2 열처리의 타이밍은 이에 한정되지 않는다. 예를 들어, 게이트 전극의 형성 후에 제2 열처리를 행해도 좋다.
상술한 바와 같이, 제1 열처리 및 제2 열처리를 적용함으로써, 산화물 반도체층(144)을, 그 주성분 이외의 원소가 가능한 포함되지 않도록 고순도화할 수 있다.
다음에, 게이트 전극(이와 동일 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 당해 도전층을 가공하여, 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 10d 참조).
게이트 전극(148a) 및 도전층(148b)은, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(148a) 및 도전층(148b)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
다음에, 게이트 절연층(146), 게이트 전극(148a) 및 도전층(148b) 위에 절연층(150)을 형성한다(도 11a 참조). 절연층(150)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 또한, 절연층(150)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연층(150)의 유전율을 낮게 함으로써, 배선이나 전극 등 사이에 발생하는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는, 절연층(150)의 단층 구조로 하였지만, 본 발명의 일 형태는 이에 한정되지 않고, 2층 이상의 적층 구조로 해도 좋다.
다음에, 게이트 절연층(146), 절연층(150)에, 소스 전극(142a)에까지 도달하는 개구를 형성한다. 그 후, 절연층(150) 위에 소스 전극(142a)과 접하는 배선(154)을 형성한다(도 11b 참조). 또한, 당해 개구의 형성은 마스크 등을 사용한 선택적인 에칭에 의해 행해진다.
배선(154)은 PVD법이나, CVD법을 사용하여 도전층을 형성한 후, 당해 도전층을 가공함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
보다 구체적으로는, 예를 들어, 절연층(150)의 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게(5㎚ 정도) 형성한 후에, 개구에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등[여기서는 소스 전극(142a)]과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티탄이나 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
절연층(150)에 형성하는 개구는, 도전층(128b)과 중첩되는 영역에 형성하는 것이 바람직하다. 이와 같은 영역에 개구를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서, 도전층(128b)을 사용하지 않고, 불순물 영역(126)과 소스 전극(142a)의 접속과, 소스 전극(142a)과 배선(154)의 접속을 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(126) 위에 형성된 절연층(136), 절연층(138) 및 절연층(140)에 개구(하부 콘택트라고 부름)를 형성하고, 하부 콘택트에 소스 전극(142a)을 형성한 후, 게이트 절연층(146) 및 절연층(150)에 있어서, 하부 콘택트와 중첩되는 영역에 개구(상부 콘택트라고 부름)를 형성하고, 배선(154)을 형성하게 된다. 하부 콘택트와 중첩되는 영역에 상부 콘택트를 형성할 때에, 에칭에 의해 하부 콘택트에 형성된 소스 전극(142a)이 단선되어 버릴 우려가 있다. 이를 피하기 위해, 하부 콘택트와 상부 콘택트가 중첩되지 않도록 형성함으로써, 소자 면적이 증대된다고 하는 문제가 일어난다.
본 실시 형태에 나타내는 바와 같이, 도전층(128b)을 사용함으로써, 소스 전극(142a)을 단선시키는 일 없이, 상부 콘택트의 형성이 가능해진다. 이에 의해, 하부 콘택트와 상부 콘택트를 중첩시켜서 설치할 수 있기 때문에, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
다음에, 배선(154)을 덮도록 절연층(156)을 형성한다(도 11c 참조).
이상에 의해, 고순도화된 산화물 반도체층(144)을 사용한 트랜지스터(162) 및 용량 소자(164)가 완성된다.
또한, 트랜지스터(162)에 있어서, 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 형성해도 좋다. 도 6a의 트랜지스터(162)에 산화물 도전층을 형성한 트랜지스터(162A, 162B)를 도 13a, 도 13b에 도시한다.
도 13a, 도 13b의 트랜지스터(162A, 162B)는, 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(404a, 404b)이 형성되어 있다. 도 13a, 도 13b의 트랜지스터(162A, 162B)는 제작 공정에 의해 산화물 도전층(404a, 404b)의 형상이 다른 예이다.
도 13a의 트랜지스터(162A)에서는, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 위에 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여, 섬 형상의 산화물 도전막을 에칭하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a, 404b)을 형성한다.
도 13b의 트랜지스터(162B)에서는, 산화물 반도체층(144) 위에 산화물 도전막을 형성하고, 그 위에 금속 도전막을 형성하고, 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해 가공하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)을 형성한다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리 시, 산화물 반도체층이 과잉으로 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절하게 조정한다.
산화물 도전층(404a, 404b)의 성막 방법은, 스퍼터법, 진공 증착법(전자 빔 증착법 등), 아크 방전 이온 플레이팅법, 스프레이법 등을 사용할 수 있다. 산화물 도전층의 재료로서는, 산화 아연, 인듐-주석 산화물, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수 있다. 또한, 상기 재료에 산화 규소를 포함시켜도 좋다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b) 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어, 트랜지스터(162A, 162B)가 고속 동작을 할 수 있다.
또한, 산화물 반도체층(144), 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)의 구성으로 함으로써, 트랜지스터(162A, 162B)의 내압을 향상시킬 수 있다.
본 실시 형태에 있어서 나타내는 트랜지스터(162)에서는, 산화물 반도체층(144)이 고순도화되어 있기 때문에, 그 수소 농도는, 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/㎤ 정도)와 비교하여, 충분히 작은 값(예를 들어, 1×1012/㎤ 미만, 보다 바람직하게는, 1.45×1010/㎤ 미만)을 취한다. 그리고, 오프 전류도 충분히 작아진다. 예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류[여기서는, 단위 채널 폭(1㎛)당의 값]는 100zA[1zA(젭토 암페어)는 1×10-21A] 이하, 바람직하게는 10zA 이하가 된다.
이와 같이 고순도화되고, 진성화된 산화물 반도체층(144)을 사용함으로써, 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이해진다. 그리고, 이와 같은 트랜지스터를 사용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
또한, 본 실시 형태에 있어서 나타내는 반도체 장치에서는, 배선을 공통화하는 것도 가능하고, 집적도가 충분히 높아진 반도체 장치를 실현할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절하게 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서, 도 12를 사용하여 설명한다. 본 실시 형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 기기에, 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 12a는, 노트형의 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702)의 적어도 한쪽에는, 앞서 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 노트형의 퍼스널 컴퓨터가 실현된다.
도 12b는, 휴대 정보 단말(PDA)이며, 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 앞서 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 12c는, 전자 페이퍼를 실장한 전자 서적이다. 전자 서적(720)은 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723)의 적어도 한쪽에는, 앞서 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 12d는, 휴대 전화기이며, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드하고, 도 12d와 같이 전개한 상태로부터 겹쳐진 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징(740)은 휴대 전화기의 충전을 행하는 태양 전지(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741)의 적어도 한쪽에는, 앞서 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 12e는, 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 앞서 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 12f는, 텔레비전 장치이며, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은, 하우징(771)이 구비되는 스위치나, 리모트 컨트롤러(780)에 의해 행할 수 있다. 하우징(771) 및 리모트 컨트롤러(780)에는, 앞서 실시 형태에 나타내는 반도체 장치가 탑재되어 있다. 그로 인해, 정보 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는, 앞서 실시 형태에 관한 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감한 전자 기기가 실현된다.
120 : 반도체층
122 : 절연층
122a : 게이트 절연층
124 : 마스크
126 : 불순물 영역
128a : 게이트 전극
128b : 도전층
130 : 불순물 영역
132 : 불순물 영역
134 : 채널 형성 영역
136 : 절연층
138 : 절연층
140 : 절연층
142a : 소스 전극
142b : 드레인 전극
144 : 산화물 반도체층
146 : 게이트 절연층
148a : 게이트 전극
148b : 도전층
150 : 절연층
154 : 배선
156 : 절연층
160 : 트랜지스터
162 : 트랜지스터
162A : 트랜지스터
162B : 트랜지스터
164 : 용량 소자
170 : 메모리 셀
180 : 승압 회로
182 : 제1 구동 회로
184 : 제4 구동 회로
186 : 제5 구동 회로
190 : 제3 구동 회로
192 : 제2 구동 회로
194 : 소스선 전환 회로
404a : 산화물 도전층
404b : 산화물 도전층
500 : 반도체 기판
510 : 단결정 반도체 기판
512 : 산화막
514 : 취화 영역
516 : 단결정 반도체층
518 : 단결정 반도체층
701 : 하우징
702 : 하우징
703 : 표시부
704 : 키보드
711 : 본체
712 : 스타일러스
713 : 표시부
714 : 조작 버튼
715 : 외부 인터페이스
720 : 전자 서적
721 : 하우징
723 : 하우징
725 : 표시부
727 : 표시부
731 : 전원
733 : 조작 키
735 : 스피커
737 : 축부
740 : 하우징
741 : 하우징
742 : 표시 패널
743 : 스피커
744 : 마이크로폰
745 : 조작 키
746 : 포인팅 디바이스
747 : 카메라
748 : 외부 접속 단자
749 : 태양 전지
750 : 외부 메모리 슬롯
761 : 본체
763 : 접안부
764 : 조작 스위치
765 : 표시부
766 : 배터리
767 : 표시부
770 : 텔레비전 장치
771 : 하우징
773 : 표시부
775 : 스탠드
780 : 리모트 컨트롤러
1001 : 스탠바이 기간 및 유지 기간
1002 : 기입 기간
1003 : 판독 기간

Claims (18)

  1. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는 제1 트랜지스터, 제2 트랜지스터 및 용량 소자를 포함하고,
    상기 제1 트랜지스터의 게이트, 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 용량 소자의 제1 단자는 서로 전기적으로 접속되어 전하가 저장되는 노드를 형성하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽과 제2 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 제3 배선에 전기적으로 접속되고,
    상기 용량 소자의 제2 단자는 제4 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터는 p 채널형 트랜지스터이고,
    상기 구동 방법은,
    유지 기간에 있어서 상기 제2 배선의 전위를 제2 레벨로 설정하는 단계와,
    상기 유지 기간 후의 판독 기간에 있어서 상기 제1 배선의 전위를 제1 레벨로 설정하는 단계와,
    상기 유지 기간 전의 기입 기간에 있어서 상기 제2 배선의 전위를 제3 레벨로 설정해서 상기 노드에 데이터 "1"을 기입하거나, 상기 기입 기간에 있어서 상기 제2 배선의 전위를 상기 제1 레벨로 설정해서 상기 노드에 데이터 "0"을 기입하는 단계와,
    상기 기입 기간에 있어서 상기 제1 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 기입 기간에 있어서 상기 제3 배선의 전위를 상기 제2 트랜지스터가 온 상태가 되는 레벨로 설정하는 단계와,
    상기 기입 기간에 있어서 상기 제4 배선의 전위를 상기 제1 레벨로 설정하는 단계를 포함하며,
    상기 제2 레벨의 전위는 상기 제1 레벨의 전위보다 높고,
    상기 제3 레벨의 전위는 상기 제2 레벨의 전위보다 높은, 반도체 장치의 구동 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 유지 기간에 있어서 상기 제1 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 유지 기간에 있어서 상기 제4 배선의 전위를 상기 제3 레벨로 설정하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  8. 제1항에 있어서,
    상기 판독 기간에 있어서 상기 제3 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 판독 기간에 있어서 상기 제4 배선의 전위를 상기 제1 레벨로 설정하는 단계를 더 포함하고,
    상기 판독 기간에 있어서, 상기 노드에 유지되는 전위가 상기 제3 레벨인 경우에 상기 제1 트랜지스터는 오프 상태가 되고 상기 제2 배선의 전위는 상기 제2 레벨로 유지되어 데이터 "1"을 판독하고,
    상기 판독 기간에 있어서, 상기 노드에 유지되는 전위가 상기 제1 레벨인 경우에 상기 제1 트랜지스터는 온 상태가 되고 상기 제2 배선의 전위는 상기 제1 레벨로 하강되어 데이터 "0"을 판독하는, 반도체 장치의 구동 방법.
  9. 제1항에 있어서,
    상기 판독 기간에 있어서 상기 제3 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 판독 기간에 있어서 상기 제4 배선의 전위를 상기 제1 레벨로 설정하는 단계를 더 포함하고,
    상기 제2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 제1 트랜지스터의 채널 형성 영역은 실리콘을 포함하고,
    상기 판독 기간에 있어서, 상기 노드에 유지되는 전위가 상기 제3 레벨인 경우에 상기 제1 트랜지스터는 오프 상태가 되고 상기 제2 배선의 전위는 상기 제2 레벨로 유지되어 데이터 "1"을 판독하고,
    상기 판독 기간에 있어서, 상기 노드에 유지되는 전위가 상기 제1 레벨인 경우에 상기 제1 트랜지스터는 온 상태가 되고 상기 제2 배선의 전위는 상기 제1 레벨로 하강되어 데이터 "0"을 판독하는, 반도체 장치의 구동 방법.
  10. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는,
    n개의 제2 배선과,
    k개의 제1 배선과,
    m개의 제3 배선과,
    m개의 제4 배선과,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고,
    n은 2 이상의 정수이고,
    k는 1 이상의 정수이고,
    m은 2 이상의 정수이고,
    상기 복수의 메모리 셀 중 각각의 메모리 셀은 제1 트랜지스터, 제2 트랜지스터 및 용량 소자를 포함하고,
    상기 제1 트랜지스터의 게이트, 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 용량 소자의 제1 단자는 서로 전기적으로 접속되어 전하가 저장되는 노드를 형성하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽과 제2 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 제3 배선에 전기적으로 접속되고,
    상기 용량 소자의 제2 단자는 제4 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터는 p 채널형 트랜지스터이고,
    상기 구동 방법은,
    유지 기간에 있어서 상기 n개의 제2 배선의 각각의 전위를 제2 레벨로 설정하는 단계와,
    상기 유지 기간 후의 판독 기간에 있어서, 선택된 메모리 셀에 전기적으로 접속된 상기 제1 배선의 전위를 제1 레벨로 설정하는 단계와,
    상기 유지 기간 전의 기입 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제2 배선의 전위를 제3 레벨로 설정해서 상기 노드에 데이터 "1"을 기입하거나, 상기 기입 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제2 배선의 전위를 상기 제1 레벨로 설정해서 상기 노드에 데이터 "0"을 기입하는 단계와,
    상기 기입 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제1 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 기입 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제3 배선의 전위를 상기 제2 트랜지스터가 온 상태가 되는 레벨로 설정하는 단계와,
    상기 기입 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제4 배선의 전위를 상기 제1 레벨로 설정하는 단계를 포함하며,
    상기 제2 레벨의 전위는 상기 제1 레벨의 전위보다 높고,
    상기 제3 레벨의 전위는 상기 제2 레벨의 전위보다 높은, 반도체 장치의 구동 방법.
  11. 제1항 또는 제10항에 있어서, 상기 제2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  12. 제1항 또는 제10항에 있어서, 상기 제1 트랜지스터의 채널 형성 영역은 실리콘을 포함하는, 반도체 장치의 구동 방법.
  13. 제1항 또는 제10항에 있어서, 상기 유지 기간에 있어서 상기 제1 배선의 전위를 상기 제2 레벨로 설정하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  14. 삭제
  15. 삭제
  16. 제10항에 있어서,
    상기 유지 기간에 있어서 상기 제1 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 유지 기간에 있어서 상기 제4 배선의 전위를 상기 제3 레벨로 설정하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  17. 제10항에 있어서,
    상기 판독 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제3 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 판독 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제4 배선의 전위를 상기 제1 레벨로 설정하는 단계를 더 포함하고,
    상기 판독 기간에 있어서, 상기 노드에 유지되는 전위가 상기 제3 레벨인 경우에 상기 제1 트랜지스터는 오프 상태가 되고 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제2 배선의 전위는 상기 제2 레벨로 유지되어 데이터 "1"을 판독하고,
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  18. 제10항에 있어서,
    상기 판독 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제3 배선의 전위를 상기 제1 레벨로 설정하는 단계와,
    상기 판독 기간에 있어서, 상기 선택된 메모리 셀에 전기적으로 접속된 상기 제4 배선의 전위를 상기 제1 레벨로 설정하는 단계를 더 포함하고,
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