KR102078407B1 - 패키지 내의 격리 막으로서의 릴리즈 막 - Google Patents

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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

방법은, 캐리어 위에 릴리즈 막(release film)을 형성하는 단계, 다이-부착 막을 통해 릴리즈 막 위에 디바이스를 부착하는 단계, 캡슐화 물질(encapsulating material) 내에 디바이스를 캡슐화하는 단계, 디바이스를 노출시키도록 캡슐화 물질에 대해 평탄화를 수행하는 단계, 캐리어로부터 디바이스 및 캡슐화 물질을 분리하는 단계, 디바이스의 후방 표면을 노출시키도록 다이-부착 막을 제거하는 단계, 및 디바이스의 후방 표면 상에 열 전도성 물질을 도포하는 단계를 포함한다.

Description

패키지 내의 격리 막으로서의 릴리즈 막{RELEASE FILM AS ISOLATION FILM IN PACKAGE}
본 출원은 다음의 임시로 출원된 미국 특허 출원 즉, 2017년 6월 30일 출원되고 발명의 명칭이 "Release Film as Isolation Film in Package"인 출원 일련 번호 제62/527,240호를 우선권으로 주장하며, 그리하여, 이 출원은 인용에 의해 본원에 포함된다.
반도체 기술들의 진화에 따라, 반도체 칩들/다이들은 점차 작아지고 있다. 그 동안에, 더 많은 기능들이 반도체 다이에 통합될 필요가 있다. 따라서, 반도체 다이들은 점차로 훨씬 다수의 I/O 패드들을 더 작은 영역들로 패킹할 필요가 있고, I/O 패드들의 밀도는 시간이 지남에 따라 빠르게 상승한다. 결과적으로, 반도체 다이들의 패키징이 더욱 어려워지며, 이는 패키징의 수율에 악영향을 미친다.
종래의 패키지 기술들은 2개의 범주들로 분할될 수 있다. 제 1 범주에서, 웨이퍼 상의 다이들은 이들이 절단되기 전에 패키징된다. 이 패키징 기술은 더 뛰어난 쓰루풋 및 더 낮은 비용과 같은 일부 유리한 특징들을 갖는다. 또한, 보다 적은 언더필 또는 몰딩 화합물이 필요하다. 그러나 이 패키징 기술은 또한 단점들에 시달린다. 다이들의 크기들이 점점 더 작아지고 있기 때문에, 각각의 패키지들은 단지, 각각의 다이의 I/O 패드들이 각각의 다이의 표면 바로 위의 영역으로 제한되는 팬-인 타입 패키지들(fan-in type packages)일 수 있다. 다이의 제한된 영역들에 의해, I/O 패드들의 피치의 제한으로 인해 I/O 패드들의 수가 제한된다. 패드들의 피치가 감소되는 경우 솔더 브리지들이 발생할 수 있다. 부가적으로, 고정된 볼-크기 요건 하에서, 솔더 볼들은 특정 크기를 가져야 하고, 이는 결국, 다이의 표면 상에 패킹될 수 있는 솔더 볼들의 수를 제한한다.
패키징의 다른 범주에서, 다이들은 이들이 패키징되기 전에 웨이퍼들로부터 절단된다. 이 패키징 기술의 유리한 특징은 팬-아웃 패키지들을 형성하는 가능성이며, 이는, 다이 상의 I/O 패드들이 다이보다 더 큰 영역으로 재분배될 수 있고, 이에 따라 다이들의 표면들 상에 패킹되는 I/O 패드들의 수가 증가될 수 있다는 것을 의미한다. 이 패키징 기술의 다른 유리한 특징은 "노운-굿-다이들(known-good-dies)"이 패키징되고 결함이 있는 다이들은 폐기되고, 이에 따라 비용 및 노력이 결함이 있는 다이들에 관하여 낭비되지 않는다는 것이다.
본 개시의 양상들은 첨부된 도면과 함께 읽혀질 때, 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적인 관행에 따라, 다양한 피처들이 실척대로 그려지지 않는다는 것이 주의된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 20a는 일부 실시예들에 따라, 패키지의 형성에서의 중간 스테이지들의 단면도들을 예시한다.
도 20b 내지 20f는 일부 실시예들에 따라 일부 패키지들의 단면도들을 예시한다.
도 21은 일부 실시예들에 따라 재분배 라인의 일부의 확대도를 예시한다.
도 22는 일부 실시예들에 따라 패키지를 형성하기 위한 프로세스 흐름을 예시한다.
이하의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 어레인지먼트들의 특정 예들이 아래에 설명된다. 이들은 물론, 단지 예들일 뿐이며 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서, 제 2 피처 상의 또는 그 위의 제 1 피처의 형성은, 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 기술하진 않는다.
또한, 도면들에서 예시된 바와 같이 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명을 용이하게 하기 위해, 공간적으로 상대적인 용어들, 예컨대, "하부의", "아래에", "하위", "상부의", "상위" 등이 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도, 사용 또는 동작 중의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본원에서 사용된 공간적으로 상대적인 기술어들은 마찬가지로 상응하게 해석될 수 있다.
통합된 팬-아웃(Integrated Fan-Out; Info) 패키지 및 이를 형성하는 방법이 다양한 예시적인 실시예들에 따라 제공된다. Info 패키지를 형성하는 중간 단계들은 일부 실시예들에 따라 예시된다. 일부 실시예들의 일부 변동들이 논의된다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 유사한 참조 번호들은 유사한 엘리먼트들을 지정하는데 사용된다.
도 1 내지 도 20a는 일부 실시예들에 따라, 패키지의 형성에서의 중간 스테이지들의 단면도들을 예시한다. 도 1 내지 도 20a에 도시된 단계들은 또한 도 22에 도시된 프로세스 흐름(400)에서 개략적으로 예시된다.
도 1을 참조하면, 캐리어(20)가 제공되고, 릴리즈 막(22)이 캐리어(20) 상에 코팅된다. 각각의 단계는 도 22에 도시된 프로세스 흐름에서 단계(402)로서 예시된다. 캐리어(20)는 투명 물질로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 캐리어(20)는 둥근 위에서 본 형상을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 예를 들어, 캐리어(20)는 8-인치 직경, 12-인치 직경 등을 가질 수 있다. 릴리즈 막(22)은 캐리어(20)의 상부 표면에 물리적으로 접촉한다. 릴리즈 막(22)은 LTHC(Light To Heat Conversion) 코팅 물질로 형성될 수 있다. 릴리즈 막(22)은 코팅을 통해 캐리어(20) 상에 도포될 수 있다. 본 개시의 일부 실시예들에 따라, LTHC 코팅 물질은 광/방사선(예를 들어, 레이저)의 열 하에서 분해될 수 있고, 따라서 캐리어(20)를 그 위에 형성된 구조로부터 릴리즈할 수 있다. 본 개시의 일부 실시예들에 따라, LTHC 코팅 물질(22)은 카본 블랙(탄소 입자들), 용매, 실리콘 충전재 및/또는 에폭시를 포함한다. 에폭시는 폴리이미드 또는 아크릴과 같은 다른 중합체를 포함할 수 있다. 폴리이미드는, LTHC 코팅 물질에 포함된 경우, 포토리소그래피에 대해 사용되는 통상적인 폴리이미드와 상이한데, 그 이유는 그것이 더이상 감광성이 아닐 수 있고 노광(photo exposure) 및 현상을 통해 제거될 수 없기 때문이다. LTHC 코팅 물질(22)의 두께는 본 개시의 일부 예시적인 실시예들에 따라 약 1㎛ 내지 약 2㎛의 범위에 있을 수 있다. 본 개시의 설명을 통해 인용된 값들은 예들이며, 다른 값들로 변경될 수 있다는 것이 인지된다. LTHC 코팅 물질(22)은 유동 가능한 형태로 코팅될 수 있고, 그 후, 예를 들어, 자외선(UV) 광 하에서 경화된다. LTHC 코팅 물질(22)은 균질한 물질이고, 전체 LTHC 코팅 물질(22)은 동일한 조성물(composition)을 갖는다.
일부 실시예들에 따라, 도 1에 도시된 바와 같이, 중합체 버퍼 층(23)이 LTHC 코팅 물질(22) 상에 형성된다. 일부 실시예들에 따라, 중합체 버퍼 층(23)은 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 또는 다른 적용 가능한 중합체로 형성된다. 대안적인 실시예들에 따라, 중합체 버퍼 층(23)은 형성되지 않는다. 따라서, 중합체 버퍼 층(23)은 그것이 형성될 수도 있고 형성되지 않을 수도 있음을 표시하도록 점선들을 사용하여 예시된다.
도 2 내지 도 4는 금속 포스트들(32)의 형성을 예시한다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(404)로서 예시된다. 설명 전반에 걸쳐, 금속 포스트들(32)은 후속적으로 분산된 캡슐화 물질을 관통하기 때문에, 금속 포스트들(32)은 관통-비아들(32)로서 대안적으로 지칭된다.
도 2를 참조하면, 금속 시드 층(24)이 예를 들어, 물리적 기상 퇴적(PVD)을 통해 형성된다. 본 개시의 일부 실시예들에 따라, 중합체 버퍼 층(23)은 형성되지 않으며, 따라서 금속 시드 층(24)은 LTHC 코팅 물질(22)에 물리적으로 접촉한다. 본 개시의 다른 실시예들에 따라, 중합체 버퍼 층(23)이 형성되고, 금속 시드 층(24)은 중합체 버퍼 층(23) 위에 있고 그와 접촉한다. 본 개시의 일부 실시예들에 따라, 금속 시드 층(24)은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 본 개시의 대안적인 실시예들에 따라, 금속 시드 층(24)은 LTHC 코팅(22) 또는 중합체 버퍼 층(23)에 접촉하는 구리 층을 포함한다.
도 2에 또한 도시된 바와 같이, 포토 레지스트(26)가 금속 시드 층(24) 위에 형성된다. 그 후 포토 리소그래피 마스크(도시되지 않음)를 사용하여 포토 레지스트(26)에 상에서 광-노출이 수행된다. 후속 현상 후에, 포토 레지스트(26)에 개구들(28)이 형성된다. 금속 시드 층(24)의 일부 부분들은 개구들(28)을 통해 노출된다.
다음으로, 도 3에 도시된 바와 같이, 개구들(28)에 금속 물질을 도금함으로써 금속 포스트들(32)이 형성된다. 금속 포스트들(32)은 이들이 최종 패키지에서 후속적으로 형성된 캡슐화 물질(몰딩 화합물일 수 있음)을 관통할 것이기 때문에, 관통-비아들 또는 관통-몰딩 비아들로서 대안적으로 지칭된다. 도금된 금속 물질은 구리 또는 구리 합금일 수 있다. 금속 포스트들(32)의 상부 표면들은 포토 레지스트(26)의 상부 표면보다 낮아서, 금속 포스트들(32)의 형상들은 개구들(28)에 의해 한정된다. 금속 포스트들(32)은 실질적으로 수직 및 직선 에지들을 가질 수 있다. 대안적으로, 금속 포스트들(32)은 단면도에서, 금속 포스트(32)의 중간 부분들이 각각의 상부 부분들 및 저부 부분들보다 좁은 모래 시계 형상을 가질 수 있다.
후속 단계들에서, 포토 레지스트(26)가 제거되고, 따라서 금속 시드 층(24)의 아래 부분이 노출된다. 금속 시드 층(24)의 노출된 부분들은 그 후, 에칭 단계에서, 예를 들어, 이방성 에칭 단계 또는 등방성 에칭 단계에서 제거된다. 잔여 시드 층(24)의 에지들은 이에 따라, 금속 포스트들(32)의 각각의 윗 부분들과 공동-말단(co-terminus) 또는 실질적으로 공동-말단일 수 있다. 결과적인 금속 포스트들(32)이 도 4에 예시된다. 설명 전반에 걸쳐, 금속 시드 층(24)의 잔여 부분들은 금속 포스트들(32)의 부분들로서 간주된다. 금속 포스트들(32)의 위에서 본 형상들은 원 형상들, 직사각형들, 육각형들, 팔각형들 등을 포함하며, 이것으로 제한되지 않는다. 금속 포스트들(32)의 형성 후에, 중합체 버퍼 층(23) 또는 LTHC 코팅 물질(22)이 노출된다.
도 5는 디바이스(36)의 배치/부착을 예시한다. 디바이스(36)는 디바이스 다이일 수 있으며, 따라서 이하, 디바이스 다이(36)로서 지칭되는 반면에, 디바이스(36)는 또한 패키지일 수 있다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(406)로서 예시된다. 디바이스 다이(36)는 디바이스 다이(36)가 LTHC 코팅 물질(22) 상에 배치되기 전에 디바이스 다이(36) 상에 미리 부착된 접착 막인 다이-부착 막(DAF)(38)을 통해 중합체 버퍼 층(23) 또는 LTHC 코팅 재(22)에 부착된다. 디바이스 다이(36)는 DAF(38)에 물리적으로 접촉하는 후방 표면(아래를 향하는 표면)을 갖는 반도체 기판(39)을 포함할 수 있다. 디바이스 다이(36)는 반도체 기판(39)의 전방 표면(위를 향하는 표면)에 (예컨대, 도시되지 않은 트랜지스터들을 포함하는 능동 디바이스 같은) 집적 회로 디바이스들을 포함할 수 있다. 본 개시의 일부 실시예들에 따라, 디바이스 다이(36)는 중앙 처리 디바이스(CPU) 다이, 그래픽 처리 디바이스(GPU) 다이, 모바일 애플리케이션 다이, 마이크로 제어 유닛(MCU) 다이, 입력-출력(IO) 다이, 기저대역(BB) 다이 또는 애플리케이션 프로세서(AP) 다이일 수 있는 로직 다이이다. 캐리어(20)가 웨이퍼 레벨에 있기 때문에, 하나의 디바이스 다이(36)가 예시되었지만, 복수의 동일한 디바이스 다이들(36)이 다이 배치 단계에서 LTHC 코팅(22) 위에 배치되고, 디바이스 다이들은 복수의 행들 및 복수의 열들을 포함하는 어레이로서 할당될 수 있다.
일부 예시적인 실시예들에 따라, 금속 기둥들(42)(예컨대, 구리 기둥들)은 디바이스 다이(36)의 부분들로서 미리 형성되고, 금속 기둥들(42)은 디바이스 다이(36)에서 트랜지스터들(도시되지 않음)과 같은 집적 회로 디바이스들에 전기적으로 결합된다. 본 개시의 일부 실시예들에 따라, 중합체와 같은 유전체 물질은 상부 유전체 층(44)을 형성하도록 이웃하는 금속 기둥들(42) 사이의 갭들을 충전한다. 상부 유전체 층(44)은 또한 금속 기둥들(42)을 커버하고 보호하는 부분을 포함할 수 있다. 중합체 층(44)은 본 개시의 일부 실시예들에 따라 PBO 또는 폴리이미드로 형성될 수 있다.
디바이스 다이(36)의 배치에서, 캐리어(20)에 대해 디바이스 다이(36)를 가압하는 힘이 가해지며, 힘은 화살표에 의해 표현된다. DAF(38)는 연성이기 때문에, 디바이스 다이(36)와의 공동-말단인 오리지날 DAF(38)는 압착되고, DAF(38)의 일부 부분들(38A)은 디바이스 다이(36) 바로 아래의 영역으로부터 압출(pushed out)된다. 또한, 부분들(38A)은 DAF(38) 부분(38B)의 상부 표면보다 더 높은 일부 부분들을 가질 수 있다. 부분들(38A)은 디바이스 다이(36)의 측벽들에 접촉하고, 디바이스 다이(36)의 접촉 부분은 (실리콘 기판과 같은) 반도체 기판(39)일 수 있다.
다음에, 도 6에 도시된 바와 같이, 디바이스 다이(36) 및 금속 포스트들(32)은 캡슐화 물질(48)에 캡슐화된다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(408)로서 예시된다. 캡슐화 물질(48)은 이웃 관통-비아들(32) 간의 갭들 및 관통-비아들(32)과 디바이스 다이(36) 사이의 갭들을 충전한다. 캡슐화 물질(48)은 몰딩 화합물, 몰딩 언더필, 에폭시 및/또는 수지를 포함할 수 있다. 캡슐화 물질(48)의 상부 표면은 금속 기둥들(42)의 상부 단부들보다 더 높다. 몰딩 화합물은 중합체, 수지, 에폭시 등일 수 있는 베이스 물질, 및 베이스 물질 내의 충전재 입자들(도시되지 않음)을 포함할 수 있다. 충전재 입자들은 SiO2, Al2O3 또는 실리카 등의 유전체 입자들일 수 있고, 구형 형상들을 가질 수 있다. 또한, 구형 충전재 입자들은 동일하거나 상이한 직경들을 가질 수 있다.
후속 단계에서, 도 7에 도시된 바와 같이, 화학 기계적 폴리싱(CMP) 단계 또는 기계적 연마 단계와 같은 평탄화 단계는, 관통-비아들(32) 및 금속 기둥들(42)이 모두 노출될 때까지 얇은 캡슐화 물질(48) 및 유전체 층(44)에 대해 수행된다. 각각의 단계는 또한, 도 22에서 도시된 프로세스 흐름에서 단계(408)로서 예시된다. 평탄화 프로세스로 인해, 관통-비아들(32)의 상부 단부들은 금속 기둥들(42)의 상부 표면들과 실질적으로 평행하고(동일 평면상에 있음), 캡슐화 물질(48)의 상부 표면과 실질적으로 동일 평면상에 있다.
도 8 내지 도 12는 전방-측 재분배 구조의 형성을 예시한다. 도 8 및 도 9는 재분배 라인들(RDL)의 제 1 층 및 각각의 유전체 층의 형성을 예시한다. 도 8을 참조하면, 유전체 층(50)이 형성된다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(410)로서 예시된다. 본 개시의 일부 실시예들에 따라, 유전체 층(50)은 PBO, 폴리이미드 등과 같은 중합체로 형성된다. 형성 방법은 유전체 층(50)을 유동 가능한 형태로 코팅하고 그 후 유전체 층(50)을 경화시키는 것을 포함한다. 본 발명의 대안적인 실시예들에 따라, 유전체 층(50)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 물질로 형성된다. 형성 방법은 화학 기상 퇴적(CVD), 원자층 퇴적(ALD), 플라즈마-강화 화학 기상 퇴적(PECVD) 또는 다른 적용 가능한 퇴적 방법들을 포함할 수 있다. 그 후, 개구들(52)은 예를 들어, 포토 리소그래피 프로세스를 통해 형성된다. 유전체 층(50)이 PBO 또는 폴리이미드와 같은 감광성 물질로 형성되는 일부 실시예들에 따라, 개구들(52)의 형성은 리소그래피 마스크(도시되지 않음)를 사용한 유전체 층(50)을 노광 및 유전체 층(50)의 현상을 포함한다. 관통-비아들(32) 및 금속 기둥들(42)은 개구들(52)을 통해 노출된다.
다음으로, 도 9를 참조하면, RDL들(54)이 유전체 층(50) 위에 형성된다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(412)로서 예시된다. RDL들(54)은 금속 기둥들(42) 및 관통-비아들(32)과의 연결을 위해 유전체 층(50)에 형성된 비아들(54A) 및 유전체 층(50) 위에 금속 트레이스들(금속 라인들)(54B)을 포함한다. 본 개시의 일부 실시예들에 따라, RDL들(54)(54A 및 54B를 포함함)은, 금속 시드 층(도시되지 않음)을 퇴적하고, 금속 시드 층 위에 포토 레지스트(도시되지 않음)를 형성 및 패터닝하고, 금속 시드 층 위에 구리 및/또는 알루미늄과 같은 금속 물질을 도금하는 것을 포함하는 도금 프로세스에서 형성된다. 금속 시드 층 및 도금된 금속 물질은 동일한 물질 또는 상이한 물질들로 형성될 수 있다. 그 후, 패터닝된 포토 레지스트가 제거되고 나서, 패터닝된 포토 레지스트에 의해 이전에 커버된 금속 시드 층의 부분들의 에칭이 이어진다. 도 21은 RDL들(54) 및 유전체 층(50) 중 하나의 확대도를 예시한다. 도 21에 도시된 바와 같이, 비아(54A) 바로 위의 RDL들(54)의 부분들의 상부 표면들은 유전체 층(50)의 바로 위에 있는 RDL들(54)의 부분보다 낮게 리세싱될 수 있다. 다른 RDL들(54) 및 RDL들(58 및 64)(도 12)은 유사한 프로파일을 가질 수 있다.
도 10을 참조하면, 본 개시의 일부 실시예들에 따라, 유전체 층(60)이 도 9에 도시된 구조 위에 형성되고 나서, 유전체 층(60) 내의 개구의 형성이 이어진다. RDL들(54)의 일부 부분들은 이에 따라 개구들을 통해 노출된다. 유전체 층(60)은 유전체 층(50)을 형성하기 위한 동일 후보 물질들로부터 선택된 물질을 사용하여 형성될 수 있으며, 이는 PBO, 폴리이미드, BCB 또는 다른 유기 또는 무기 물질들을 포함할 수 있다. 그 후, RDL들(58)이 형성된다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(414)로서 예시된다. RDL들(58)은 또한, 유전체 층(60) 바로 위의 금속 라인 부분들 및 RDL들(54)에 접촉하기 위해 유전체 층(60)의 개구들 내로 연장되는 비아 부분들을 포함한다. RDL들(58)의 형성은, 시드 층을 형성하고, 패터닝된 마스크를 형성하고, RDL들(58)을 도금하고, 그 후 패터닝된 마스크 및 시드 층의 원하지 않는 부분을 제거하는 것을 포함하는 RDL들(54)의 형성과 동일할 수 있다.
도 11은 유전체 층(60) 및 RDL들(58) 위에 유전체 층(62) 및 RDL들(64)의 형성을 예시한다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(416)로서 예시된다. 유전체 층(62)은 유전체 층들(50 및 60)을 형성하기 위한 후보 물질들의 동일 그룹으로부터 선택된 물질로 형성될 수 있다. RDL들(64)은 또한 알루미늄, 구리, 텅스텐 또는 이들의 합금을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 예시된 예시적인 실시예들에서, RDL들의 3개 층들(54, 58 및 64)이 형성되지만, 패키지는 하나의 층, 2개의 층들 또는 3개 초과의 층들과 같은 임의의 수의 RDL 층들을 가질 수 있다는 것이 인지된다.
도 12는 일부 예시적인 실시예들에 따라, 유전체 층(66), UBM들(Under-Bump Metallurgies)(68) 및 전기 커넥터들(70)의 형성을 예시한다. 유전체 층(66)은 유전체 층들(50, 60, 62 및 66)을 형성하기 위한 후보 물질들의 동일 그룹으로부터 선택된 물질로 형성될 수 있다. 예를 들어, 유전체 층(66)은 PBO, 폴리이미드 또는 BCB를 사용하여 형성될 수 있다. 실례가 되는 예시적인 실시예들에서, RDL들(64)의 부분들인 하부의 금속 패드들을 노출시키기 위해 개구들이 유전체 층(66)에 형성된다. 본 개시의 일부 실시예들에 따라, UBM들(68)은 RDL들(64)의 금속 패드들과 접촉하기 위해 유전체 층(66)의 개구들로 연장되도록 형성된다. UBM들(68)은 니켈, 구리, 티타늄 또는 이들의 다중-층들로 형성될 수 있다. 일부 예시적인 실시예들에 따라, UBM들(68)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
전기 커넥터들(70)이 그 후 형성된다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(418)로서 예시된다. 전기 커넥터들(70)의 형성은 UBM들(68)의 노출된 부분 상에 솔더 볼들을 배치하고, 그 후 솔더 볼들을 재유동하는 것을 포함할 수 있으며, 이에 따라 전기 커넥터들(70)은 솔더 영역들이다. 본 개시의 대안적인 실시예들에 따라, 전기 커넥터들(70)의 형성은 UBM들(68) 위에 솔더 층들을 형성하기 위한 도금 단계를 수행하고 그 후 솔더 층들을 재유동하는 것을 포함한다. 전기 커넥터들(70)은 또한 비-솔더 금속 기둥들, 또는 비-솔더 금속 기둥들 위의 금속 기둥들 및 솔더 캡들을 포함할 수 있으며, 이는 또한 도금을 통해 형성될 수 있다. 설명 전반에 걸쳐, 릴리즈 막(22) 및 상부의 구조를 함께 포함하는 구조가 패키지(100)로서 지칭되며, 이는 복수의 디바이스 다이들(36)을 포함하는 복합 웨이퍼이다(그리고 이하, 복합 웨이퍼(100)로서 또한 지칭됨).
다음으로, 도 13을 참조하면, 복합 웨이퍼(100)는 프레임(76)에 부착된 테이프(74) 상에 배치된다. 본 개시의 일부 실시예들에 따라, 전기 커넥터들(70)은 테이프(74)와 접촉한다. 다음으로, 광(77)(화살표에 의해 표현됨)이 LTHC 코팅 물질(22) 상에 투사되고, 광(77)은 투명 캐리어(20)를 관통한다. 본 개시의 일부 예시적인 실시예들에 따라, 광(77)은 전체 LTHC 코팅 물질(22)을 스캔하는 레이저 빔이다.
(레이저 스캐닝과 같은) 광-노출의 결과로서, 캐리어(20)는 LTHC 코팅 물질(22)로부터 떼어지고(lift off), 따라서 복합 웨이퍼(100)가 캐리어(20)로부터 분리(떼어짐)된다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(420)로서 예시된다. 광 노출 동안, LTHC 코팅 물질(22)의 적어도 상부 부분은 광 노출에 의해 도입된 열에 응답하여 분해되어 캐리어(20)가 하부의 구조로부터 분리되도록 허용한다. 그 후, LTHC 코팅 물질(22)의 잔류물은 예를 들어, 플라즈마 세정 단계를 통해 제거된다. 결과적인 복합 웨이퍼(100)가 도 14에 도시된다.
도 14에 도시된 바와 같이, 중합체 버퍼 층(23)이 형성된 본 개시의 일부 실시예들에 따라, 중합체 버퍼 층(23)이 복합 웨이퍼(100)의 상부에서 노출된다. 중합체 버퍼 층(23)이 형성되지 않는 본 개시의 대안적인 실시예들에 따라, 관통-비아들(32), 캡슐화 물질(48) 및 DAF(38)가 노출되고, 대응하는 구조가 도 15에 도시된다. 중합체 층(23)은, 형성된 경우, 에칭되어, 도 15에 도시된 바와 같은 구조가 또한 발생된다. 각각의 단계는 도 22에 도시된 프로세스 단계에서 단계(422)로서 예시된다
본 개시의 일부 실시예들에 따라, 도 3에 도시된 바와 같은 금속 시드 층(24)의 부분들인 티타늄 층들(24A)(도 15)이 에칭된다. 티타늄이 구리보다 더 높은 전기 저항을 갖기 때문에, 티타늄 층들을 제거함으로써, 티타늄 층들보다 낮은 저항을 갖는 관통-비아들(32)의 구리 부분들이 노출된다. 따라서, 관통-비아들(32)에 대한 연결은 더 낮은 저항으로 설정될 수 있다. 본 개시의 일부 실시예들에 따라, 티타늄 층들의 에칭은 불화 수소(HF) 용액, 인산 또는 HF와 인산의 혼합물을 사용하는 습식 에칭을 통해 수행된다. 에칭은 또한 건식 에칭을 사용하여 수행될 수 있다.
또한, DAF(38)가 에칭 단계에서 에칭된다. 각각의 단계는 도 22에서 도시된 프로세스 흐름에서 단계(424)로서 예시된다. 본 개시의 일부 실시예들에 따라, 에칭은 건식 에칭을 통해 수행된다. 에칭 가스는 산소(O2), CF4 및 가능하게는, 질소(N2)와 같은 일부 다른 가스들을 포함할 수 있다. 에칭은 도 15에 도시된 바와 같이 화살표(72)에 의해 표현된다. 결과적인 구조는 도 16a 내지 도 16c에 도시된다. 일부 예시적인 실시예들에 따라, 에칭에서, 에칭 가스 내의 산소는 약 50 sccm 내지 약 1,500 sccm 범위의 유량을 가질 수 있고, 에칭 가스 내의 CF4는 약 50 sccm 내지 약 1,500 sccm 범위의 유량을 가질 수 있고, 에칭 가스 내의 질소는 약 50 sccm 내지 약 2,000sccm 범위의 유량을 가질 수 있다.
에칭 가스는 DAF(38) 및 캡슐화 물질(48) 둘 모두의 에칭을 초래할 수 있다. DAF(38)는 또한, (도 16a 내지 도 16c에 도시된 바와 같이) 완전히 제거되거나 (도 20c에 도시된 바와 같이) 부분적으로 제거될 수 있다. DAF(38)의 에칭 레이트 대 캡슐화 물질(48)의 에칭 레이트의 비인 에칭 선택도는, 다양한 효과들이 발생될 수 있도록 산소 및 CF4의 유량들과 같은 에칭 조건들을 조정함으로써 조정될 수 있다. 예를 들어, DAF(38)의 에칭 레이트는 캡슐화 물질(48)의 에칭 레이트보다 높거나 이와 동일하거나, 더 낮을 수 있다. 캡슐화 물질(48)의 에칭으로 인해, 캡슐화 물질(48)의 상부 표면은 관통-비아들(32)의 상부 표면보다 낮도록 리세싱된다. 다른 한편, 에칭 가스는 관통-비아들(32)을 공격하지 않고, 이에 따라, 관통-비아들(32)은 캡슐화 물질(48) 위로 돌출한다. 본 개시의 일부 실시예들에 따라, 돌출 높이(HP1)(도 16a)는 약 2㎛ 내지 약 50㎛ 범위에 있다.
대안적인 실시예들에 따라, DAF(38)의 제거는 레이저 스캐닝을 통해 달성되고, 이에 따라 DAF(38) 및 캡슐화 물질(48)의 상부 표면 부분이 제거된다. 디바이스 다이(36)의 관통-비아들(32) 및 기판(39)의 높은 열 전도율로 인해, 디바이스 다이(36)의 관통-비아들(32) 및 기판(39)은, 레이저 스캐닝에 또한 처해지더라도, 리세싱되지 않는다.
도 16a에서, 관통-비아들(32)의 높이는 H1로서 표현되고, 캡슐화 물질(48)의 높이는 H2로서 표현되고, 디바이스 다이(36)의 높이는 H3으로서 표현된다. 높이(H1)는 관통-비아들(32)의 돌출로 인해 높이들(H2 및 H3)보다 크다. 얼마나 많은 캡슐화 물질(48)이 리세싱되는지에 의존하여, 디바이스 다이(36)의 높이(H3)는 캡슐화 물질(48)의 높이(H2) 보다 크거나 이와 동일하거나, 더 작을 수 있다. 부분들(38A)(도 15)의 존재로 인해, 리세스들(73)이 도 16a에 도시된 바와 같이 형성된다. 리세스들(73)은 디바이스 다이(36)의 상부에서 볼 때 디바이스 다이(36)를 에워싸는 리세스 링(recess ring)의 부분들이라는 것이 인지된다. 리세스들(73)은 디바이스 다이(36)의 상부 표면 보다 낮게 연장될 수 있다. 또한, 디바이스 다이(36)의 측벽들은 리세스(73)에 노출될 수 있다. 리세스들(73)의 깊이(D1)는 본 개시의 일부 예시적인 실시예들에 따라 약 1㎛ 내지 약 100㎛의 범위에 있을 수 있다.
도 16b는 일부 실시예들에 따른 복합 웨이퍼(100)를 예시한다. 이들 실시예들은 도 16a에 도시된 바와 같은 리세스들(73)이 형성되지 않는다는 점을 제외하면, 도 16a에 도시된 실시예들과 유사하다.
도 16c는 일부 실시예들에 따른 복합 웨이퍼(100)를 예시한다. 이들 실시예들은, 관통-비아들(32)이 캡슐화 물질(48) 및 디바이스 다이(36)의 상부 표면들과 동일 평면인 상부 표면들을 갖고, 도 16a에 도시된 바와 같은 리세스들(73)을 형성되지 않는다는 점을 제외하면, 도 16a에 도시된 바와 같은 실시예들과 유사하다.
본 개시의 일부 실시예들에 따라, 도 17에 도시된 바와 같이, 디바이스 다이(36)를 커버하기 위해 열 전도성 페이스트(78)가 도포된다. 각각의 단계는 도 22에 도시된 프로세스 흐름에서 단계(426)로서 예시된다. 본 개시의 대안적인 실시예들에 따라, 도 20b에 도시된 바와 같이 어떠한 전도성 페이스트(78)도 도포되지 않는다. 열 전도성 페이스트(78)는 구리 입자들과 같은 금속 입자들과 혼합된 중합체를 포함할 수 있다. 열 전도성 페이스트(78)는 또한, 솔더 페이스트일 수 있다. 따라서, 열 전도성 페이스트(78)는 또한 전기 전도성일 수 있다. 열 전도성 페이스트(78)는 인쇄 또는 다른 적용 가능한 방법을 통해 도포되고 그 후 고체 상태로 경화될 수 있다. 열 전도성 페이스트(78)는 고형화된 열 전도성 페이스트(78)에 금속 입자 및 소량의 접착제를 남겨두고, 그 안의 중합체 및/또는 용매를 제거하기 위해 (그것이 경화되는 동안) 열처리되거나 또는 열처리되지 않을 수 있다. 열 전도성 페이스트(78)의 대부분(예컨대, 80 중량 퍼센트 초과)은 일부 예시적인 실시예들에 따라 금속 입자들일 수 있다. 열 처리는 약 160 ℃ 내지 약 200 ℃ 범위의 처리 온도를 포함할 수 있고, 열 처리는 약 30 분 내지 약 2 시간 동안 지속될 수 있다. 열 전도성 페이스트(78)는 약 1W/k*m 초과, 약 5W/k*m 초과, 약 20W/k*m 초과, 약 50W/k*m 초과, 또는 훨씬 더 높은 열 전도율을 가질 수 있다.
열 전도성 페이스트(78)는 디바이스 다이(36)의 위에서 본 영역(top view area)보다 큰 위에서 본 영역을 가질 수 있으며, 디바이스 다이(36)를 완전히 커버하거나 부분적으로 커버할 수 있다. 또한, 리세스들(73)(도 16)은 열 전도성 페이스트(78)에 의해 또한 충전될 수 있다. 따라서, 리세스들(73) 내의 열 전도성 페이스트(78)는 디바이스 다이(36)를 완전히 에워쌀 수 있고, 리세스들(73) 내의 열 전도성 페이스트(78) 부분과 디바이스 다이(36) 사이의 수직 계면은 완전한 링을 형성할 수 있다. 열 전도성 페이스트(78)의 상부 표면은 캡슐화 물질(48)의 상부 표면과 평행하거나 더 높으며, 이는 디바이스 다이(36) 및 열 전도성 페이스트(78)의 결합된 높이(H4)가 캡슐화 물질(48)의 두께(H2)와 동일하거나 더 크다는 것을 의미한다.
도 18에 도시된 바와 같이, 복합 웨이퍼(100)는 서로 동일한 복수의 패키지들(100')(개략적으로 예시됨)을 포함하며, 패키지들(100') 각각은 관통-비아들(32) 및 하나의 디바이스 다이(36)를 포함한다. 도 18은 또한 패키지(200)를 패키지(100')와 본딩하여, 복수의 동일한 패키지 온 패키지(PoP) 구조/패키지들을 형성하는 것을 예시한다. 본딩은 상부의 패키지(200)의 금속 패드들(206)에 관통-비아들(32)을 연결하는 솔더 영역들(80)을 통해 수행된다. 솔더 영역들(80)은 관통-비아들(32)의 돌출 부분들의 상부 표면들 및 측벽들과 접촉할 수 있고, 따라서 접촉 저항이 감소된다. 본 개시의 일부 실시예들에 따라, 패키지(200)는 정적 랜덤 액세스 메모리(SRAM) 다이들, 동적 랜덤 액세스 메모리(DRAM) 다이들 등과 같은 메모리 다이일 수 있는 디바이스 다이(들)(202) 및 패키지 기판(204)을 포함한다. 언더필(208)은 또한 패키지들(200)과 하부의 패키지(100') 사이의 갭에 배치되고 경화된다.
본 개시의 일부 실시예들에 따라, 전도성 페이스트(78)의 상부 표면은 패키지(200)의 상부 표면보다 낮다. 따라서, 전도성 페이스트(78)는 언더필(208)의 일부에 의해 패키지(200)로부터 수직으로 이격된다. 대안적인 실시예들에 따라, 도 18에 또한 도시된 바와 같이, 전도성 페이스트(78)는 충분히 두껍고 전도성 페이스트(78)의 상부 표면은 패키지(200)의 저부 표면과 접촉한다. 점선들(78')은 패키지(200)와 접촉하는 전도성 페이스트(78)의 연장된 에지들을 개략적으로 도시한다. 도 20a, 도 20c, 도 20d 및 도 20e에 도시되는 후속적으로 논의된 패키지들에서, 에지들(78')이 또한 도시된다.
본 개시의 대안적인 실시예들에 따라, 패키지(200)를 관통-비아들(32)에 본딩하는 대신에, 후방측 재분배 구조(도시되지 않음)가 형성된다. 후방측 재분배 구조는 유전체 층 및 유전체 층들 내의 RDL들을 포함할 것이며, 패키지(200)는 후방측 재분배 구조의 후방측 RDL들 위에 본딩된다. 후방측 재분배 구조를 형성하기 위해, 테이프 대신, 캐리어가 후방측 재분배 구조의 형성에서 지지부로서 복합 웨이퍼(100) 아래에 배치될 수 있다. 따라서, 전기 커넥터들(70)은 후방측 재분배 구조의 형성 동안 접착 막(도시되지 않음)을 통해 캐리어에 접착된다.
다음으로, 도 19를 참조하면, 복합 웨이퍼(100) 및 상부의 패키지들(200)을 서로 동일한 개별 패키지들(300)로 분리하기 위해 싱귤레이션(singulation)(다이-소(die-saw)) 프로세스가 수행된다. 결과적인 구조가 도 19에 도시된다. 싱귤레이션은 테이프(74) 상에서 수행될 수 있다. 싱귤레이션은 블레이드(blade)를 사용하여 수행될 수 있거나, 또는 그루브들을 형성하도록 프리-그루빙(pre-grooving)을 수행하기 위해 레이저를 사용하고, 그 후 그루브들을 절단하기 위해 블레이드를 사용함으로써 수행될 수 있다.
도 20a는 솔더 영역들(70)을 통해 싱귤레이팅된 패키지(300)를 패키지 컴포넌트(86)에 본딩하는 것을 예시한다. 본 개시의 일부 실시예들에 따라, 패키지 컴포넌트(86)는 코어리스(coreless) 기판 또는 코어를 갖는 기판일 수 있는 패키지 기판이다. 본 개시의 다른 실시예들에 따라, 패키지 컴포넌트(86)는 인쇄 회로 보드 또는 패키지이다. 솔더 영역들(70)은 패키지 컴포넌트(86)의 본드 패드들(88)에 본딩될 수 있다.
패키지(300)에서, 열 전도성 페이스트(78)는 양호한 열 전도율을 가지며, 따라서 디바이스 다이(36)에서 생성된 열을 언더필(208)로 전도하는데 효율적이다. 또한, 언더필(208)은 (열 전도성 페이스트(78)의 열전도율 보다 낮지만) 비교적 높은 열 전도율을 갖도록 선택될 수 있고, 따라서 열은 패키지(300) 밖으로 가로로 전도될 수 있다. 열 전도성 페이스트(78)는 또한 디바이스 다이(36)의 측벽들을 에워싸고 이와 접촉할 수 있으며, 따라서 열 전도를 추가로 개선한다.
도 16a 및 도 16b에 도시된 바와 같이, 도 16a 및 도 16b의 리세스들(73)은 형성될 수도 있거나 형성되지 않을 수 있다. 따라서, 도 20a에서, 전도성 페이스트(78)의 부분들(78A)은 존재할 수 있거나 존재하지 않을 수 있고, 대응하는 영역들은 캡슐화 영역들(48) 또는 전도성 페이스트(78)의 부분들에 의해 점유될 수 있다.
도 20b는 본 개시의 일부 실시예들에 따른 패키지(300)의 단면도를 예시한다. 이들 실시예들에 따른 패키지(300)는 어떠한 열 전도성 페이스트도 디바이스 다이(36) 바로 위에 형성되지 않는다는 것을 제외하면, 도 20a에 도시된 패키지(300)와 유사하다. 따라서, 디바이스 다이(36)의 상부 표면은 언더필(208)과 물리적으로 접촉한다. 낮은 열전도율 값을 갖는 중합체 버퍼 층(23) 및 DAF(38)(도 14)가 제거되어 열 소산을 위한 장벽으로 작용하지 않을 것이기 때문에, 디바이스 다이(36)와 언더필(208) 사이의 열 전도율은 중합체 버퍼 층(23) 및 DAF(38)를 포함하는 패키지들에 비해 개선된다.
도 20c는 본 개시의 일부 실시예들에 따른 패키지(300)의 단면도를 예시한다. 이들 실시예들에 따른 패키지(300)는, DAF(38)의 적어도 저부 부분이 남아있다는 것을 제외하면, 도 20a에 도시된 패키지(300)와 유사하며, 리세스들은 형성될 수 있거나 형성되지 않을 수 있다. 본 개시의 일부 실시예들에 따라, 이러한 구조의 형성은 캡슐화 물질(48)의 에칭 레이트에 근접하게 되도록 DAF(38)의 에칭 레이트를 제어하고 디바이스 다이(36)가 노출되면 에칭 프로세스를 중지함으로써 달성된다. 일부 실시예들에 따라, 열 전도성 페이스트(78)가 디바이스 다이(36) 위에 형성된다. 대안적인 실시예들에 따라, 열 전도성 페이스트(78)가 디바이스 다이(36) 위에 형성되지 않는다. 따라서, 열 전도성 페이스트(78)는 그것이 형성될 수 있거나 형성되지 않을 수 있음을 표시하기 위해 점선들로 도시된다.
도 20d는 본 개시의 일부 실시예들에 따른 패키지(300)의 단면도를 예시한다. 이들 실시예들에 따른 패키지(300)는, 관통-비아들(32)이 캡슐화 물질(48) 및 디바이스 다이(36)의 상부 표면들보다 높게 돌출되지 않는 것을 제외하면, 도 20a에 도시된 패키지(300)와 유사하다. 따라서, 관통-비아(32), 캡슐화 물질(48) 및 디바이스 다이(36)의 상부 표면들은 서로 동일 평면상에 있다. 리세스들(73)(도 16a)은 이들 실시예들에 따라 형성될 수 있거나 형성되지 않을 수 있다. 리세스들(73)은, 형성되면, 전도성 페이스트(78)에 의해 점유될 것이다.
도 20e는 본 개시의 일부 실시예들에 따른 패키지(300)의 단면도를 예시한다. 이들 실시예들에 따른 패키지(300)는, 전도성 페이스트(78)가 디바이스 다이(36)보다 작다는 것을 제외하면, 도 20a에 도시된 패키지(300)와 유사하다. 따라서, 디바이스 다이(36)의 상부 표면은 전도성 페이스트(78)와 접촉하는 부분(예를 들어, 중앙 부분) 및 언더필(208)과 접촉하는 부분을 갖는다. 전도성 페이스트(78)의 폭(W1)은 디바이스 다이(36)의 폭(W2)보다 작다. (도 16a에 도시된 바와 같은) 리세스들(73)은 이들 실시예들에 따라 형성될 수 있거나 형성되지 않을 수 있다. 리세스들(73)은, 형성되면, 언더필(208)에 의해 점유될 것이다.
도 20f는 본 개시의 일부 실시예들에 따른 패키지(300)의 단면도를 예시한다. 이들 실시예들에 따른 패키지(300)는, 전도성 페이스트(78)가 캡슐화 물질(48)의 상부 표면보다 낮거나 동일 평면상에 있는 상부 표면을 갖는다는 것을 제외하면, 도 20a에 도시된 패키지(300)와 유사하다. 예를 들어, 실선을 이용하여 도시된 전도성 페이스트(78)의 상부 표면은 캡슐화 물질(48)의 상부 표면과 동일 평면상에 있다. 점선(81)은 일부 실시예들에 따른 전도성 페이스트(78)의 상부 표면을 예시하고, 전도성 페이스트(78)의 상부 표면은 캡슐화 물질(48)의 상부 표면보다 낮다. 실시예들은 도 16a에 도시된 단계에서 디바이스 다이(36)의 기판(39)을 더 빨리 에칭한 결과들이다. 도 20f에서, 디바이스 다이(36) 및 전도성 페이스트(78)의 전체 두께(H4)는 캡슐화 물질(48)의 높이(H3)와 동일하거나 더 작다.
본 개시의 일부 실시예들에 따른 패키지들은 DAF(38) 및 가능하게는, 중합체 버퍼 층(23)이 형성되고 그 후 에칭될 수 있는 RDL-라스트(last) 프로세스들을 사용하여 형성된다. 다른 한편, RDL-퍼스트(first) 프로세스는 DAF 및 중합체 버퍼 층의 형성을 회피하기 위한 수단으로서 선호되지 않는다. 그 이유는, RDL-퍼스트 프로세스에서, 디바이스 다이의 실리콘 기판(39)과 관통-비아들 둘 모두가 동시에 평탄화되고, 관통-비아들로부터 폴리싱된 구리가 실리콘 기판을 오염시켜 실리콘 기판 디바이스의 누설을 야기한다는 것이 발견되었기 때문이다.
위에서 예시된 예시적인 실시예들에서, 일부 예시적인 프로세스들 및 피처들이 본 개시의 일부 실시예들에 따라 논의된다. 다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조가 포함될 수 있다. 테스트 구조들은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는 기판 상에 또는 재분배 층에 형성되는 테스트 패드들을 포함할 수 있다. 검증 테스트는 중간 구조들은 물론, 최종 구조 상에서 수행될 수 있다. 또한, 본원에서 개시되는 구조들 및 방법들은 수율을 높이고 비용을 낮추기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 는 테스트 방법들과 함께 사용될 수 있다.
본 발명의 실시예들은 몇 개의 유리한 피처들을 갖는다. 중합체 버퍼 층 및 다이-부착 막을 패키지들에서 제거함으로써, 중합체 버퍼 층 및 다이-부착 막은 더 이상 열 소산을 방해하지 않고, 이에 따라 결과적인 패키지의 열 소산이 개선된다.
본 개시의 일부 실시예들에 따라, 방법은, 캐리어 상에 릴리즈 막을 형성하는 단계, 다이-부착 막을 통해 릴리즈 막 위에 디바이스를 부착하는 단계, 캡슐화 물질로 디바이스를 캡슐화하는 단계, 디바이스를 노출시키도록 캡슐화 물질에 대해 평탄화를 수행하는 단계, 캐리어로부터 디바이스 및 캡슐화 물질을 분리하는 단계, 및 디바이스의 후방 표면을 노출시키도록 다이-부착 막을 제거하는 단계를 포함한다. 일 실시예에서, 방법은 디바이스의 후방 표면 상에 열 전도성 페이스트를 도포하는 단계, 및 열 전도성 페이스트와 접촉하도록 언더필을 분산시키는 단계를 더 포함한다. 일 실시예에서, 다이-부착 막이 에칭된 후, 리세스(recess)가 캡슐화 물질 내로 연장되도록 형성되고, 열 전도성 페이스트는 리세스 내에 충전된다. 일 실시예에서, 방법은 언더필을 분산시키는 단계를 더 포함하고, 언더필은 디바이스의 후방 표면과 접촉한다. 일 실시예에서, 다이-부착 막이 에칭된 후에, 리세스가 캡슐화 물질 내로 연장하도록 형성되고 언더필이 리세스 내에 충전된다. 일 실시예에서, 방법은 캐리어 위에 금속 포스트를 형성하는 단계를 더 포함하며, 금속 포스트는 캡슐화 물질 내에 캡슐화되고, 다이-부착 막을 에칭하는 단계에서, 캡슐화 물질의 일부가 제거되고 관통-비아는 캡슐화 물질 밖으로 돌출한다. 일 실시예에서, 다이-부착 막을 에칭하는 단계 후에, 다이-부착 막이 완전히 제거된다. 일 실시예에서, 다이-부착 막을 에칭하는 단계 후에, 디바이스의 후방 표면과 접촉하는 다이-부착 막의 제 1 부분이 제거되고, 디바이스의 측벽과 접촉하는 다이-부착 막의 제 2 부분은 남아있다.
본 개시의 일부 실시예들에 따라, 방법은, 캐리어 상에 릴리즈 층을 코팅하는 단계; 릴리즈 층 위에 금속 포스트를 형성하는 단계; 다이-부착 막을 통해 릴리즈 층 위에 디바이스 다이를 부착하는 단계; 디바이스 다이 및 금속 포스트를 캡슐화 물질내에 캡슐화하는 단계; 릴리즈 층의 일부를 분해하기 위해 릴리즈 층 상에 광을 투사하는 단계; 캡슐화 물질, 디바이스 다이 및 금속 포스트로부터 캐리어를 떼어내는 단계; 디바이스 다이의 후방 표면을 드러내도록 다이-부착 막을 에칭하는 단계; 금속 포스트에 패키지를 본딩하는 단계; 및 언더필을 분산시키는 단계를 포함하고, 언더필의 일부는 디바이스 다이와 패키지 사이에 배치된다. 일 실시예에서, 방법은 디바이스 다이의 후방 표면 상에 열 전도성 페이스트를 도포하는 단계; 및 열 전도성 페이스트를 경화시키는 단계를 더 포함하고, 언더필은 열 전도성 페이스트와 접촉한다. 일 실시예에서, 언더필은 디바이스 다이의 후방 표면과 접촉한다. 일 실시예에서, 다이-부착 막이 에칭될 때, 캡슐화 물질이 금속 포스트가 캡슐화 물질 밖으로 돌출되게 하도록 또한 에칭된다. 일 실시예에서, 다이-부착 막을 에칭하는 단계는 리세스가 캡슐화 물질 내로 연장되도록 형성되게 한다. 일 실시예에서, 언더필은 리세스 내에 충전된다.
본 개시의 일부 실시예들에 따라, 패키지는, 캡슐화 물질; 캡슐화 물질을 관통하는 관통-비아 ― 관통 비아는 캡슐화 물질의 상부 표면보다 높이 돌출되는 부분을 포함함 ― ; 캡슐화 물질 내에 캡슐화되는 디바이스 ― 디바이스는 후방 표면을 갖는 반도체 기판을 포함함 ― ; 관통-비아에 위에 있고 관통-비아에 본딩되는 패키지 컴포넌트; 및 캡슐화 물질과 패키지 컴포넌트 사이의 언더필을 포함하고, 언더필은 캡슐화 물질과 접촉한다. 일 실시예에서, 언더필은 디바이스에서 반도체 기판의 후방 표면과 추가로 접촉한다. 일 실시예에서, 언더필은 캡슐화 물질 내로 연장되는 부분을 더 포함하고, 언더필의 일부는 디바이스에서 반도체 기판의 측벽과 접촉한다. 일 실시예에서, 패키지는 디바이스에서 반도체 기판의 후방 표면 위에 있고 그와 접촉하는 열 전도성 페이스트를 더 포함하고, 언더필의 일부는 열 전도성 페이스트와 중첩된다. 일 실시예에서, 열 전도성 페이스트는 캡슐화 물질 내로 연장되는 부분을 더 포함하고, 열 전도성 페이스트의 부분은 디바이스에서 반도체 기판의 측벽과 접촉한다. 일 실시예에서, 패키지는 관통-비아의 패키지 컴포넌트에 본딩하는 솔더 영역을 더 포함하고, 솔더 영역은 관통-비아의 측벽들과 접촉한다.
본 개시의 일부 실시예들에 따라, 방법은, 다이-부착 막, 캡슐화 물질, 및 캡슐화 물질을 관통하는 관통-비아 상부의 영역으로부터 층을 제거하는 단계 ― 다이-부착 막이 드러나고, 다이-부착 막은 디바이스를 층과 결합시킴 ― ; 다이-부착 막을 적어도 부분적으로 제거하도록 다이-부착 막을 에칭하는 단계 ― 다이-부착 막을 에칭한 후에 디바이스의 표면이 노출됨 ― ; 디바이스의 표면 상에 페이스트를 도포하는 단계; 페이스트를 경화시키는 단계; 관통-비아에 패키지 컴포넌트를 본딩하는 단계 ― 페이스트는 갭만큼 패키지 컴포넌트로부터 이격됨 ― ; 및 갭에 언더필을 충전하는 단계를 포함한다. 일 실시예에서, 층을 제거하는 단계는 중합체 버퍼 층을 제거하는 단계를 포함한다. 일 실시예에서, 층을 제거하는 단계는 LTHC 코팅 물질을 에칭하는 단계를 포함한다. 일 실시예에서, 다이-부착 막을 에칭한 후에, 캡슐화 물질 내로 연장되는 리세스가 형성되고 페이스트가 리세스 내에 충전된다. 일 실시예에서, 다이-부착 막을 에칭한 후에, 다이-부착 막의 잔여 부분은 캡슐화 물질 내로 연장된 채로 남겨지고, 페이스트는 다이-부착 막의 잔여 부분 위에 있고 이와 접촉하는 부분을 갖는다. 일 실시예에서, 다이-부착 막을 에칭하는 단계에서, 관통 비아의 일부가 캡슐화 물질 밖으로 돌출되도록 허용하기 위해 캡슐화 물질이 에칭된다.
본 개시의 일부 실시예들에 따라, 패키지는, 캡슐화 물질; 캡슐화 물질 내에 캡슐화되는 디바이스 다이 ― 디바이스 다이는 후방 표면을 갖는 반도체 기판을 포함함 ― ; 디바이스 다이 위에 있고 이와 접촉하는 열 전도성 페이스트; 캡슐화 물질 및 디바이스 다이 위의 패키지 컴포넌트; 및 열 전도성 페이스트 및 패키지 컴포넌트와 접촉하고 이들을 분리시키는 언더필을 포함한다. 일 실시예에서, 언더필은 캡슐화 물질과 접촉한다.
본 개시의 일부 실시예들에 따라, 패키지는, 캡슐화 물질; 캡슐화 물질 내에 캡슐화되는 디바이스 다이 ― 디바이스 다이는 반도체 기판을 포함함 ― ; 및 충전 물질을 포함하고, 충전 물질은 디바이스 다이의 측벽과 접촉하도록 캡슐화 물질 내로 연장되는 제 1 부분; 및 디바이스 다이에서 반도체 기판의 상부 표면 위에 있고 이와 접촉하는 제 2 부분을 포함한다. 일 실시예에서, 충전 물질은 열 전도성 페이스트를 포함하고, 패키지는 언더필을 더 포함하고, 언더필의 일부는 열 전도성 페이스트 위에 있고 이와 접촉한다.
위에서는 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술한다. 당업자들은, 본원에서 소개된 실시예들과 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 토대로서 본 개시를 쉽게 사용할 수 있다는 것을 인지해야 한다. 당업자들은 또한, 이러한 등가의 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어남 없이 본원에서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 또한 알아야 한다.
실시예들
실시예 1. 방법으로서,
캐리어 상에 릴리즈 막(release film)을 형성하는 단계;
다이-부착 막을 통해 상기 릴리즈 막 위에 디바이스를 부착하는 단계;
캡슐화 물질(encapsulating material) 내에 상기 디바이스를 캡슐화하는 단계;
상기 디바이스를 노출시키도록 상기 캡슐화 물질에 대해 평탄화를 수행하는 단계;
상기 디바이스에 전기적으로 결합하기 위한 재분배 라인들(redistribution lines)을 형성하는 단계;
상기 재분배 라인들이 형성된 후에 상기 캐리어로부터 상기 디바이스 및 상기 캡슐화 물질을 분리하는 단계;
상기 디바이스의 후방 표면을 노출시키도록 상기 다이-부착 막을 제거하는 단계; 및
상기 디바이스의 후방 표면 상에 열 전도성 물질을 도포하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 열 전도성 물질과 접촉하도록 언더필(underfill)을 분산시키는 단계를 더 포함하는 방법.
실시예 3. 실시예 1에 있어서,
상기 다이-부착 막이 제거된 후, 상기 캡슐화 물질 내로 연장되도록 리세스(recess)가 형성되고, 상기 열 전도성 물질이 상기 리세스 내에 충전되는 것인 방법.
실시예 4. 실시예 1에 있어서,
상기 열 전도성 물질은 약 1W/k*m보다 높은 열전도율을 갖는 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 열 전도성 물질은 솔더(solder), 은, 구리 페이스트, 및 이들의 조합들로 구성된 그룹으로부터 선택되는 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 캐리어 위에 금속 포스트를 형성하는 단계를 더 포함하고,
상기 금속 포스트는 상기 캡슐화 물질 내에 캡슐화되고, 상기 다이-부착 막을 제거하는 단계에서, 상기 캡슐화 물질의 일부가 제거되고 상기 금속 포스트는 상기 캡슐화 물질 밖으로 돌출하는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 다이-부착 막을 제거하는 단계 후에, 상기 다이-부착 막은 완전히 제거되는 것인 방법.
실시예 8. 실시예 1에 있어서,
상기 다이-부착 막을 제거하는 단계 후에, 상기 디바이스의 후방 표면과 접촉하는 다이-부착 막의 제 1 부분이 제거되고, 상기 디바이스의 측벽과 접촉하는 다이-부착 막의 제 2 부분은 남아있는 것인 방법.
실시예 9. 방법으로서,
캐리어 상에 릴리즈 층을 코팅하는 단계;
상기 릴리즈 층 위에 금속 포스트를 형성하는 단계;
다이-부착 막을 통해 상기 릴리즈 층 위에 디바이스 다이를 부착하는 단계;
상기 디바이스 다이 및 상기 금속 포스트를 캡슐화 물질 내에 캡슐화하는 단계;
상기 릴리즈 층의 일부를 분해하기 위해 상기 릴리즈 층 상에 광을 투사하는 단계;
상기 캡슐화 물질, 상기 디바이스 다이 및 상기 금속 포스트로부터 상기 캐리어를 떼어내는(lifting off) 단계;
상기 디바이스 다이의 후방 표면을 드러내도록 상기 다이-부착 막을 에칭하는 단계;
상기 디바이스 다이의 후방 표면 상에 열 전도성 물질을 도포하는 단계;
상기 금속 포스트에 패키지를 본딩하는 단계; 및
언더필을 분산시키는 단계
를 포함하고,
상기 언더필의 일부는 상기 디바이스 다이와 상기 패키지 사이에 배치되는 것인 방법.
실시예 10. 실시예 9에 있어서,
상기 열 전도성 물질을 경화시키는 단계를 더 포함하고,
상기 언더필은 상기 열 전도성 물질에 접촉하는 것인 방법.
실시예 11. 실시예 9에 있어서,
상기 언더필은 상기 디바이스 다이의 후방 표면에 접촉하는 것인 방법.
실시예 12. 실시예 9에 있어서,
상기 다이-부착 막이 에칭될 때, 상기 캡슐화 물질은 상기 금속 포스트가 상기 캡슐화 물질 밖으로 돌출되게 하도록 또한 에칭되는 것인 방법.
실시예 13. 실시예 9에 있어서,
상기 다이-부착 막을 에칭하는 단계는 상기 캡슐화 물질 내로 연장되는 리세스가 형성되게 하는 것인 방법.
실시예 14. 실시예 13에 있어서,
상기 언더필은 상기 리세스 내로 충전되는 것인 방법.
실시예 15. 패키지로서,
캡슐화 물질;
상기 캡슐화 물질을 관통하는 관통-비아;
상기 캡슐화 물질 내에 캡슐화되는 디바이스 - 상기 디바이스는 후방 표면을 갖는 반도체 기판을 포함함 -;
상기 관통-비아에 위에 있고 상기 관통-비아에 본딩되는 패키지 컴포넌트;
상기 디바이스에서 상기 반도체 기판의 후방 표면 위에 있고 상기 후방 표면과 접촉하는 열 전도성 물질; 및
상기 캡슐화 물질과 상기 패키지 컴포넌트 사이의 언더필
을 포함하고,
상기 언더필은 상기 캡슐화 물질에 접촉하는 것인 패키지.
실시예 16. 실시예 15에 있어서,
상기 언더필은 상기 디바이스 내에서 상기 반도체 기판의 후방 표면에 추가로 접촉하는 것인 패키지.
실시예 17. 실시예 16에 있어서,
상기 언더필은 상기 캡슐화 물질 내로 연장되는 부분을 더 포함하고, 상기 언더필의 부분은 상기 디바이스 내에서 상기 반도체 기판의 측벽에 접촉하는 것인 패키지.
실시예 18. 실시예 15에 있어서,
상기 관통-비아는 상기 캡슐화 물질의 상부 표면보다 높게 돌출하는 부분을 포함하는 것인 패키지.
실시예 19. 실시예 15에 있어서,
상기 열 전도성 물질은 상기 캡슐화 물질 내로 연장되는 부분을 더 포함하고, 상기 열 전도성 물질의 부분은 상기 디바이스 내에서 상기 반도체 기판의 측벽에 접촉하는 것인 패키지.
실시예 20. 실시예 15에 있어서,
상기 관통-비아를 상기 패키지 컴포넌트에 본딩하는 솔더 영역을 더 포함하고, 상기 솔더 영역은 상기 관통-비아의 측벽들에 접촉하는 것인 패키지.

Claims (10)

  1. 방법으로서,
    캐리어 위에 릴리즈 막(release film)을 형성하는 단계;
    다이-부착 막을 통해 상기 릴리즈 막 위에 디바이스를 부착하는 단계;
    상기 디바이스를 캡슐화 물질(encapsulating material) 내에 캡슐화하는 단계;
    상기 디바이스를 노출시키도록 상기 캡슐화 물질에 대해 평탄화를 수행하는 단계;
    상기 디바이스에 전기적으로 결합하기 위한 재분배 라인들(redistribution lines)을 형성하는 단계;
    상기 재분배 라인들이 형성된 후에 상기 캐리어로부터 상기 디바이스 및 상기 캡슐화 물질을 분리하는 단계;
    상기 디바이스의 후방 표면을 노출시키도록 상기 다이-부착 막을 제거하는 단계; 및
    상기 디바이스의 후방 표면 상에 열 전도성 물질을 도포하는 단계
    를 포함하고, 상기 다이-부착 막이 제거된 후, 상기 캡슐화 물질 내로 연장되도록 리세스(recess)가 형성되고, 상기 열 전도성 물질이 상기 리세스 내에 충전되는 방법.
  2. 제1항에 있어서,
    상기 열 전도성 물질에 접촉하도록 언더필(underfill)을 분산시키는(dispensing) 단계를 더 포함하는 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 열 전도성 물질은 1W/k*m보다 높은 열전도율을 갖는 것인 방법.
  5. 제1항에 있어서,
    상기 열 전도성 물질은 솔더(solder), 은, 구리 페이스트, 및 이들의 조합들로 구성된 그룹으로부터 선택되는 것인 방법.
  6. 제1항에 있어서,
    상기 캐리어 위에 금속 포스트를 형성하는 단계를 더 포함하고,
    상기 금속 포스트는 상기 캡슐화 물질 내에 캡슐화되고, 상기 다이-부착 막을 제거하는 단계에서, 상기 캡슐화 물질의 일부가 제거되고 상기 금속 포스트는 상기 캡슐화 물질 밖으로 돌출하는 것인 방법.
  7. 제1항에 있어서,
    상기 다이-부착 막을 제거하는 단계 후에, 상기 다이-부착 막은 완전히 제거되는 것인 방법.
  8. 제1항에 있어서,
    상기 다이-부착 막을 제거하는 단계 후에, 상기 디바이스의 후방 표면에 접촉하는 상기 다이-부착 막의 제1 부분이 제거되고, 상기 디바이스의 측벽에 접촉하는 상기 다이-부착 막의 제2 부분은 남아있는 것인 방법.
  9. 방법으로서,
    캐리어 상에 릴리즈 층을 코팅하는 단계;
    상기 릴리즈 층 위에 금속 포스트를 형성하는 단계;
    다이-부착 막을 통해 상기 릴리즈 층 위에 디바이스 다이를 부착하는 단계;
    상기 디바이스 다이 및 상기 금속 포스트를 캡슐화 물질 내에 캡슐화하는 단계;
    상기 릴리즈 층의 일부를 분해하기 위해 상기 릴리즈 층 상에 광을 투사하는 단계;
    상기 캡슐화 물질, 상기 디바이스 다이 및 상기 금속 포스트로부터 상기 캐리어를 떼어내는(lifting off) 단계;
    상기 디바이스 다이의 후방 표면을 드러내도록 상기 다이-부착 막을 에칭하는 단계;
    상기 디바이스 다이의 후방 표면 상에 열 전도성 물질을 도포하는 단계;
    상기 금속 포스트에 패키지를 본딩하는 단계; 및
    언더필을 분산시키는 단계
    를 포함하고,
    상기 언더필의 일부는 상기 디바이스 다이와 상기 패키지 사이에 배치되며,
    상기 다이-부착 막이 에칭된 후, 상기 캡슐화 물질 내로 연장되도록 리세스가 형성되고, 상기 열 전도성 물질이 상기 리세스 내에 충전되는 것인 방법.
  10. 패키지로서,
    캡슐화 물질;
    상기 캡슐화 물질을 관통하는 관통-비아;
    상기 캡슐화 물질 내에 캡슐화되는 디바이스 - 상기 디바이스는 후방 표면을 갖는 반도체 기판을 포함함 -;
    상기 관통-비아 위에 있고 상기 관통-비아에 본딩되는 패키지 컴포넌트;
    상기 디바이스 내에서 상기 반도체 기판의 후방 표면 위에 있고 상기 후방 표면에 접촉하는 열 전도성 물질; 및
    상기 캡슐화 물질과 상기 패키지 컴포넌트 사이의 언더필
    을 포함하고,
    상기 언더필은 상기 캡슐화 물질에 접촉하며,
    상기 캡슐화 물질 내로 연장하는 리세스가 형성되고, 상기 열 전도성 물질이 상기 리세스 내에 충전되는 것인 패키지.
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