KR102218926B1 - 패키지 내의 격리막으로서의 릴리스막 - Google Patents

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푸 왕
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Abstract

본 방법은, 캐리어 위에 릴리스막(release film)을 형성하는 단계, 릴리스막 상에 금속 포스트(metal post)를 형성하는 단계, 캡슐화 물질 내에 금속 포스트를 캡슐화하는 단계, 금속 포스트를 노출시키도록 캡슐화 물질에 대해 평탄화를 수행하는 단계, 캡슐화 물질과 금속 포스트 위에 재분배구조체를 형성하는 단계, 릴리스막의 제2 부분을 캐리어로부터 분리시키도록 릴리스막의 제1 부분을 분해하는 단계, 금속 포스트를 노출시키도록 릴리스막 내에 개구를 형성하는 단계를 포함한다.

Description

패키지 내의 격리막으로서의 릴리스막{RELEASE FILM AS ISOLATION FILM IN PACKAGE}
우선권 주장 및 상호 참조
본 출원은 하기의 가출원된 미국 특허 출원: 2017년 6월 30일에 출원되고 발명의 명칭이 “패키지 내의 격리막으로서의 릴리스막(Release Film as Isolation Film in Package)”이며, 참조에 의해 본 개시에 통합되는 출원번호 62/527,221의 이익을 청구한다.
반도체 기술의 발전에 따라, 반도체 칩/다이가 점점 더 작아지고 있다. 그 동안 더 많은 기능들이 반도체 다이 안에 집적될 필요가 있다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드가 더 작은 영역 안에 패킹되게 하여야 하며, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 증가한다. 그 결과, 반도체 다이의 패키징은 더욱 어렵게 되었고, 이는 패키징 수율에 악영향을 미친다.
종래의 패키징 기술은 2가지 카테고리로 나누어질 수 있다. 첫 번째 카테고리에서, 웨이퍼 상의 다이들은 쏘잉되기(sawed) 전에 패키징된다. 이 패키징 기술은 더 큰 처리량과 더 적은 비용과 같은 일부 이로운 특징을 갖는다. 또한, 적은 언더필(underfill) 또는 몰딩 컴파운드가 필요하다. 그러나, 이 패키징 기술은 또한 단점도 갖는다. 다이의 크기가 점점 더 작아지고 있으므로, 각각의 패키지는 오로지 각각의 다이의 I/O 패드들이 각자의 다이의 표면 바로 위의 영역에 한정되는 팬인(fan-in) 유형의 패키지일 수 있다. 다이의 제한된 영역과 함께, I/O 패드의 피치(pitch)의 제한으로 인해 I/O 패드의 수는 제한된다. 패드의 피치가 감소된다면, 솔더 브릿지(solder bridge)가 발생할 수 있다. 또한, 고정된 볼 크기 요건 하에, 솔더 볼은 특징 크기를 가져야 하며, 이는 이어서 다이의 표면 상에 패키징될 수 있는 솔더 볼의 수를 제한한다.
패키징의 다른 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼로부터 쏘잉된다. 이 패키징 기술의 이로운 특징은 팬아웃(fan-out) 패키지를 형성할 수 있는 가능성이며, 이는 다이 상의 I/O 패드들이 다이보다 더 큰 영역으로 재분배될 수 있고 따라서 다이의 표면 상에 패킹되는 I/O 패드의 수가 증가될 수 있음을 의미한다. 이 패키징 기술의 또 다른 이로운 특징은, 기지의 양호한 다이들(known-good-dies)이 패키징되고, 결함 다이들이 폐기되며, 따라서 비용 및 노력이 결함 다이들 상에서 낭비되지 않는다는 것이다.
본 방법은, 캐리어 위에 릴리스막(release film)을 형성하는 단계, 릴리스막 상에 금속 포스트(metal post)를 형성하는 단계, 캡슐화 물질 내에 금속 포스트를 캡슐화하는 단계, 금속 포스트를 노출시키도록 캡슐화 물질에 대해 평탄화를 수행하는 단계, 캡슐화 물질과 금속 포스트 위에 재분배구조체를 형성하는 단계, 릴리스막의 제2 부분을 캐리어로부터 분리시키도록 릴리스막의 제1 부분을 분해하는 단계, 금속 포스트를 노출시키도록 릴리스막 내에 개구를 형성하는 단계를 포함한다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 18은 일부 실시예들에 따른 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 19a 및 도 19b는 일부 실시예에 따라 패키지 내의 릴리스막의 일부분의, 평면도와 단면도를 각각 예증한다.
도 19c는 일부 실시예에 따라 릴리스막의 일부분의 확대도를 예증한다.
도 20은 일부 실시예들에 따라 패키지를 형성하기 위한 프로세스 흐름을 예증한다.
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에 배치된", "더 낮은", "위에 배치된", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
다양한 예시적인 실시예에 따라 집적 팬아웃(Integrated Fan-Out; InFO) 패키지와 이를 형성하는 방법이 제공된다. InFO 패키지를 형성하는 중간 스테이지가 일부 실시예에 따라 예증된다. 일부 실시예의 일부 변형례가 논의된다. 다양한 도면 및 예증적 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1 내지 18은 일부 실시예들에 따른 패키지의 형성시에 중간 스테이의 단면도를 예증한다. 도 1 내지 18에 도시된 단계들은 도 20에 도시된 프로세스 흐름(400)에서 또한 개략적으로 예증된다.
도 1을 참조하면, 캐리어(20)가 제공되고, 릴리스막(22)이 캐리어(20) 상에 코팅된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(402)로서 예증된다. 캐리어(20)는 투명 물질로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 캐리어(20)는 평면도로 원형을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 예를 들면, 캐리어(20)는 8인치 지름, 12인치 지름 등을 가질 수 있다. 릴리스막(22)은 캐리어(20)의 상단 표면과 물리적으로 접촉한다. 릴리스막(22)은 LTHC(Light-to-Heat Conversion) 코팅 물질로 형성될 수 있다. 릴리스막(22)은 코팅을 통해 캐리어(20)상으로 도포될 수 있다. 본 개시의 일부 실시예에 따라, LTHC 코팅 물질은 광/방사선(예컨대, 레이저)의 열 하에서 분해될 수 있고, 따라서 캐리어(20)를 이 캐리어(20) 상에 형성된 구조체로부터 릴리스(release)할 수 있다. 본 개시의 일부 실시예에 따라, LTHC 코팅 물질(22)은 카본 블랙(탄소 입자), 솔벤트, 실리콘 필러, 및/또는 에폭시를 포함한다. 에폭시는 폴리이미드, 또는 예컨대, 아크릴과 같은 또 다른 폴리머를 포함할 수 있다. 폴리이미드는, LTHC 코팅 물질 내에 포함되면, 포토리소그래피를 위해 사용되는 일반적인 폴리이미드와는 다른데, 그 이유는 폴리이미디는 더 이상 감광성이 아니고 노광 및 현상(development)을 통해 제거될 수 있기 때문이다. 본 개시의 일부 실시예에 따라, LTHC 코팅 물질(22)의 )의 두께는 약 1 ㎛ 내지 약 2 ㎛ 의 범위 내에 있을 수 있다. 본 개시의 설명 전체를 통해 기재된 값들은 예시들이고, 다른 값들로 변경될 수 있다는 것이 인식된다. LTHC 코팅 물질(22)은 유동성 형태로 코팅될 수 있고, 그런 다음, 예를 들면, 자외선(ultra-violet; UV) 광 하에서 경화된다. LTHC 코팅 물질(22)은 동종 물질이고, 전체 LTHC 코팅 물질(22)은 동일 조성을 가진다.
도 2 내지 4는 금속 포스트(32)의 형성을 예증한다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(404)로서 예증된다. 본 설명 전체에 걸쳐, 금속 프로스(32)는 관통 비아(32)라고 대안적으로 지칭되는데, 그 이유는 금속 포스트(32)가 후속적으로 분배된(dispensed) 캡슐화 물질을 관통하기 때문이다.
도 2를 참조하면, 금속 시드층(24)은 예를 들면, 물리적 기상 퇴적(Physical Vapor Deposition; PVD)을 통해 형성된다. 본 개시의 일부 실시예에 따라, LTHC 코팅(22)과 금속 시드층(24) 사이에 형성된 어떠한 유전층도 존재하지 않고, 따라고 금속 시드층(24)은 LTHC 코팅 물질(22)과 물리적으로 접촉하지 않는다. 예를 들면, 금속 시드층(24)과 LTHC 코팅 물질(22) 사이에 위치된 폴리이미드층, PBO(polybenzoxazole)층, 또는 BCB(benzocyclobutene)층과 같은 중합체층이 존재하지 않는다. 본 개시의 일부 실시예에 따라, 금속 시드층(24)은 티타늄층과, 이 티타늄층 위의 구리층을 포함한다. 본 개시의 대안적인 실시예에 따라, 금속 시드층(24)은 LTHC 코팅(22)과 접촉하는 구리층을 포함한다.
도 2에 도시된 바와 같이, 포토 레지스트(26)는 금속 시드층(24) 위에 형성된다. 그런 다음, 포토 리소그래피 마스크(미도시됨)를 사용해서 노광이 포토 레지스트(26)에 대해 수행된다. 후속되는 현상(development) 후에, 개구(28)가 포토 레지스트(26) 내에 형성된다. 금속 시드층(24)의 일부분은 개구(28)를 통해 노출된다.
다음에, 도 3에 도시된 바와 같이, 금속 포스트(32)는 개구들(28) 내에서 금속성 물질을 도금시킴으로써 형성된다. 금속 포스트(32)는 관통 비아 또는 관통 몰딩 비아라고 대안적으로 지칭되는데, 그 이유는 이것들이 최종 패키지 내에서 후속적으로 형성된 캡슐화 물질(몰딩 화합물일 수 있음)을 관통할 것이기 때문이다. 도금된 금속성 물질은 구리 또는 구리 합금일 수 있다. 금속 포스트(32)의 상단 표면은 포토 레지스트(26)의 상단 표면보다 낮아서, 금속 포스트(32)의 형태는 개구(28)에 의해 한정된다. 금속 포스트(32)는 실질적으로 수직이고 직선의 에지를 가질 수 있다. 대안적으로, 금속 포스트(32)는 단면도로 모래 시계 형태를 가질 수 있으며, 금속 포스트(32)의 중간 부분이 각각의 상단 부분 및 하단 부분보다 더 좁다.
후속 단계들에서, 포토 레지스트(26)가 제거되고, 따라서, 금속 시드층(24)의 하부 부분이 노출된다. 그런 다음, 금속 시드층(24)의 노출된 부분이 에칭 단계에서, 예를 들면, 이방성 또는 등방성 에칭 단계에서 제거된다. 따라서, 잔여 시드층(24)의 에지는 금속 포스트(32)의 각각의 상부 부분과 함께 종료된다(co-terminus). 산출되는 금속 포스트(32)는 도 4에 예증된다. 설명 전체를 통해, 금속 시드층(24)의 잔여 부분은 금속 포스트(32)의 일부분이라고 간주되고, 별도로 예증되지 않을 수 있다. 금속 포스트(32)의 평면도 형태는 원형, 직사각형, 육각형, 팔각형 등을 포함하지만 이것들에만 제한되지는 않는다. 금속 포스트(32)의 형성 후에, LTHC 코팅 물질(22)이 노출될 수 있다.
도 5는 장치 다이(36)의 배치/부착을 예증한다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(406)로서 예증된다. 장치 다이(36)는, 장치 다이(36)가 LTHC 코팅(22) 상에 배치되기 전에 장치 다이(36) 상에 미리 부착된 접착막인, 다이-부착막(Die-Attach Film; DAF)(38)을 통해 LTHC 코팅 물질(22)에 부착된다. 따라서, DAF(38)와 장치 다이(36)는, LTHC 코팅 물질(22)에 부착되기 전에, 결합되어 하나의 집적된 피스(integrated piece)이다. 장치 다이(36)는 DAF(38)와 물리적으로 접촉하는 후면(아래로 향하는 표면)을 갖는 반도체 기판을 포함할 수 있다. 장치 다이(36)는 반도체 기판의 전면(위로 향하는 표면)에서 집적 회로 장치들(예를 들면, 미도시된 예를 들면, 트랜지스터를 포함하는 활성 장치)을 포함할 수 있다. 본 개시의 일부 실시예에 따라, 장치 다이(36)는, 중앙 처리 유닛(Central Processing Unit; CPU) 다이, 그래픽 프로세싱 유닛(Graphic Processing Unit; GPU) 다이, 모바일 애플리케이션 다이, 마이크로 제어 유닛(Micro Control Unit; MCU) 다이, 입출력(input-output; IO) 다이, 기저대역(BaseBand; BB) 다이, 또는 애플리케이션 프로세서(application processor; AP) 다이일 수 있는 로직 다이이다. 캐리어(20)가 웨이퍼 레벨에 있으므로, 하나의 장치 다이(36)가 예증되지만, 복수의 동일한 장치 다이들(36)이 LTHC 코팅(22) 위에 배치되고, 복수의 행들과 복수의 열들을 포함하는 배열로서 할당될 수 있다.
일부 예시적인 실시예에 따라, (구리 필라(pillar)와 같은) 금속 필라(42)가 장치 다이(36)의 일부분으로서 사전에 형성되고, 금속 필라(42)는 장치 다이(36) 내의 트랜지스터(도시되지 않음)와 같은 집적 회로에 전기적으로 결합된다. 본 발명 개시의 일부 실시예에 따라, 예컨대, 중합체와 같은 유전체 물질은, 이웃하는 금속 필라들(42) 사이의 간극을 채워 상단의 유전체층(44)을 형성한다. 상단의 유전체층(44)은 금속 필라(42)를 덮고 이를 보호하는 부분을 또한 포함할 수 있다. 중합체층(44)은 본 개시의 일부 실시예에 따라 PBO 또는 폴리이미드로 형성될 수 있다.
다음으로, 장치 다이(36)와 금속 포스트(32)는 도 6에 도시된 바와 같이, 캡슐화 물질(48) 내에서 캡슐화된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(408)로서 예증된다. 캡슐화 물질(48)은 이웃하는 관통 비아들(32) 사이의 간극과, 관통 비아(32)와 장치 다이(36) 사이의 간극을 채운다. 캡슐화 물질(48)은 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 캡슐화 물질(48)의 상단 표면은 금속 필라(42)의 상단 단부들보다 높다. 몰딩 화합물로 형성될 때, 캡슐화 물질(48)은, 중합체, 수지, 에폭시 등일 수 있는 베이스 물질과, 이 베이스 물질 내의 필러 입자(미도시되며, 도 19c가 참조됨)를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자일 수 있고, 구형(spherical shape)을 가질 수 있다. 또한, 구형 필러 입자(spherical filler particle)는 복수의 상이한 지름들을 가질 수 있다. 몰딩 화합물 내의 베이스 물질과 필러 입자 둘 다는 도 19c에서 또한 개략적으로 도시된 바와 같이, LTHC 코팅 물질(22)과 물리적으로 접촉될 수 있다.
후속 단계에서, 도 7에 도시된 바와 같이, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 단계 또는 기계적 그라인딩 단계와 같은 평탄화 단계는, 관통 비아(32)와 금속 필라(42)가 모두 노출될 때까지 캡슐화 물질(48)과 유전체층(44)을 박막화(thin)하기 위해 수행된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(408)로서 또한 예증된다. 평탄화 프로세스로 인해, 관통 비아(32)의 상단 단부들은 금속 필라(42)의 상단 표면과 실질적으로 같은 높이에 있고(공면임), 캡슐화 물질(48)의 상단 표면과 실질적으로 공면이다.
도 8 내지 12는 전면 재분배 구조체의 형성을 예증한다. 도 8 및 9는 재분배 라인(Redistribution Line; RDL)의 제1 층과 각각의 유전체층의 형성을 예증한다. 도 8을 참조하면, 유전층(50)이 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(410)로서 예증된다. 본 발명 개시의 일부 실시예에 따라, 유전체층(50)은 PBO, 폴리이미드 등과 같은 중합체로 형성된다. 형성 방법은 유동성 형태로 유전체층(50)을 코팅하는 것과, 그런 다음, 유전체층(50)을 경화시키는 것을 포함한다. 본 개시의 대안적인 실시예에 따라, 유전체층(50)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 물질로 형성된다. 형성 방법은 화학적 기상 퇴적(Chemical Vapor Deposition; CVD), 원자층 퇴적(Atomic Layer Deposition; ALD), 플라즈마 강화 화학적 기상 퇴적(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 또는 다른 적용가능한 퇴적 방법을 포함할 수 있다. 그런 다음, 개구(52)는 예를 들면, 포토 리소그래피 프로세스를 통해 형성된다. 유전체층(50)이 PBO 또는 폴리이미드와 같은 감광 물질로 형성되는 일부 실시예에 따라, 개구(52)의 형성은 리소그래피 마스크(미도시됨)을 사용한 노광 및 현상 단계를 수반한다. 관통 비아(32)와 금속 필라(42)는 개구(52)를 통해 노출된다.
다음으로, 도 9를 참조하면, RDL(54)은 유전층(50) 위에 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(412)로서 예증된다. RDL(54)은, 금속 필라(42)와 관통 비아(32)에 연결시키기 위해 유전체층(50) 내에 형성된 비아(54A)와, 유전체층(50) 위의 금속 트레이스(금속 라인)(54B)을 포함한다. 본 개시의 일부 실시예에 따라, RDL(54)(54A와 54B를 포함함)은, 금속 시드층(미도시됨)을 퇴적시키는 단계, 금속 시드층 위에 포토 레지스트(미도시됨)를 패터닝하는 단계, 및 금속 시드층 위에 구리 및/또는 알루미늄과 같은 금속성 물질을 도금하는 단계를 포함하는, 도금 프로세스에서 형성된다. 금속 시드층과 도금된 금속성 물질은 동일한 물질 또는 상이한 물질들로 형성될 수 있다. 그런 다음, 패터닝된 포토 레지스트가 제거되며, 패터닝된 포토 레지스트에 의해 이전에 덮이지 않은 금속 시드층의 일부분을 에칭하는 것이 후속된다. 비록 도시되지 않지만, 개구(52)로부터 성장된 RDL(54)의 부분의 상단 표면은 유전체층(50) 바로 위에 놓인 RDL(54)의 부분보다 낮게 리세싱될(recessed) 수 있다.
본 개시의 일부 실시예에 따라 도 10을 참조하면, 유전체층(60)이 도 9에 도시된 구조체 위에 형성되며, 유전체층(60) 내의 개구의 형성에 의해 후속된다. 따라서, RLD(54)의 일부 부분이 개구를 통해 노출된다. 유전체층(60)은, PBO, 폴리이미드, BCB, 또는 다른 유기 또는 무기 물질을 포함할 수 있는, 유전체층(50)을 형성하기 위한 동일한 후보 물질들로부터 선택된 물질을 사용해서 형성될 수 있다. 그런 다음, RDL(58)이 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(414)로서 예증된다. RDL(58)은 또한 RDL(54)과 접촉하기 위해 유전체층(60) 내의 개구 안으로 연장되는 비아 부분과, 유전체층(60) 바로 위의 금속 라인 부분을 포함한다. RDL(58)의 형성은 RDL(54)의 형성과 동일할 수 있으며, 이 형성은 시드층을 형성하는 것, 패터닝된 마스크를 형성하는 것, RDL(58)을 도금하는 것, 그런 다음, 패터닝된 마스크와 시드층의 바람직하지 않은 부분을 제거하는 것을 포함한다.
도 11은 유전체층(62)과 RDL(58) 위에 유전체층(62)과 RDL(64)의 형성을 예증한다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(416)로서 예증된다. 유전체층(62)은, 유전체층(50, 60)을 형성하기 위한 동일한 그룹의 후보 물질들로부터 선택된 물질로 형성될 수 있다. RDL(64)은 또한 알루미늄, 구리, 텅스텐, 또는 이들의 합금을 포함한 금속 또는 금속 합금으로 형성될 수 있다. 비록 예증된 예시적인 실시예에서, RDL들(54, 58 및 64)의 3개의 층들이 형성되지만, 패키지는 예컨대, 하나의 층, 2개의 층들, 또는 3개보다 많은 층들과 같이 임의의 개수의 RDL층들을 가질 수 있다는 것이 인식된다.
도 12는 일부 예시적인 실시예에 따른 유전체층(66), UBM들(Under-Bump Metallurgies), 및 전기적 커넥터의 형성을 예증한다. 유전체층(66)은, 유전체층(50, 60, 62, 및 66)을 형성하기 위한 동일한 그룹의 후보 물질들로부터 선택된 물질로 형성될 수 있다. 예를 들면, 유전체층(66)은 PBO, 폴리이미드, 또는 BCB를 사용해 형성될 수 있다. 예증되는 예시적 실시예에서 RDL(64)의 일부분인 하부 금속 패드를 노출시키도록 유전층(66) 내에 개구가 형성된다. 본 개시의 일부 실시예에 따라, UBM(68)은 RDL(64) 내의 금속 패드에 접촉하도록 유전체층(66) 내의 개구 안으로 연장되도록 형성된다. UBM(68)은 니켈, 구리, 티타늄, 또는 이 물질들의 다중층들로 형성될 수 있다. 일부 예시적인 실시예에 따라, UBM(68)은 티타늄층과 이 티타늄층 위의 구리층을 포함한다.
그런 다음, 전기적 커넥터(70)가 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(418)로서 예증된다. 전기적 커넥터(70)의 형성은 UBM(68)의 노출된 부분 상에 솔더 볼을 배치하고, 그런 다음, 솔더 볼을 리플로우(reflow)하는 것을 포함할 수 있고, 이에 따라 전기적 커넥터(70)는 솔더 영역이다. 본 개시의 대안적 실시예에 따라, 전기적 커넥터(70)의 형성은, UBM(68) 위에 솔더층을 형성하도록 도금 단계를 수행하고, 그런 다음, 솔더 층을 리플로우하는 것을 포함한다. 전기적 커넥터(70)는 또한 비솔더(non-solder) 금속 필라 또는 금속 필라와, 비솔더 금속 필라 위의 솔더 캡을 포함할 수 있고, 이것들은 또한 도금을 통해 형성될 수 있다. 본 설명 전체에 걸쳐, 릴리스 막(22)을 포함하는 구조체와 그 상부 구조체는 결합해서 패키지(100)라고 지칭되며, 패키지(100)는 복수의 장치 다이들(36)을 포함하는 합성 웨이퍼(그리고 이하에서 “합성 웨이퍼(100)라고 또한 지칭됨)이다.
다음으로, 도 13를 참조하면, 합성 웨이퍼(100)는 프레임(76)에 부착되는 테이프(74) 상에 배치된다. 본 개시의 일부 실시예에 따라, 전기적 커넥터(70)는 테이프(74)와 접촉한다. 다음으로, 광(78)(또는 다른 유형의 열 운반 방사선 소스)이 LTHC 코팅 물질(22) 상에 투사되고, 광(78)은 투명 캐리어(20)를 관통한다. 본 개시의 일부 예시적인 실시예에 따라, 광(78)은 LTHC 코팅 물질(22) 상에서 앞뒤로 스캐닝될 수 있는 레이저 빔이며, 각각의 스캐닝은 LTHC 코팅 물질(22)의 스캐닝되지 않은 부분 상에서 수행된다. 대안적인 실시예에 따라, 앞뒤로 스캐닝하는 대신에, 전체 LTHC 코팅 물질(22)이 하나의 노광에 동시에 노출된다. 예를 들면, LTHC 코팅 물질(22)의 물질에 따라, UV광이 LTHC 코팅 물질(22) 상에 투사하기 위해 사용될 수 있다.
노광(예컨대, 레이저 스캐닝)의 결과로서, 캐리어(20)는 LTHC 코팅 물질(22)로부터 들어 올려질 수 있고, 따라서, 합성 웨이퍼(100)가 캐리어(20)로부터 디본딩(디마운트)된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(420)로서 예증된다. 산출되는 합성 웨이퍼(100)는 도 14에 도시된다. 노광 동안에, LTHC 코팅 물질(22)의 상단 부분은 노광에 의해 도입되는 열에 응답해서 분해된다. 분해된 부분은 도 14에서 점선을 사용해 예증된다. 분해된 부분은 캐리어(20)와 이전에 접촉한 부분(예증된 상단 부분)이며, 이 부분은 광의 열에 영향을 받는다. 반면에, LTHC 코팅 물질(22)의 하부 부분은 광을 수신하지 않거나 수신된 광의 열이 적절하지 않는다. 따라서, LTHC 코팅 물질(22)의 하부 부분은 분해되지 않고, 따라서 캐리어(20)가 들어 올려진 후에 남아 있다. 본 개시의 일부 실시예에 따라, 분해 전에 LTHC 코팅 물질(22)의 전체 두께 T1는 약 1 ㎛ 내지 약 2 ㎛의 범위를 갖는다. 일부 예시적인 실시예에 따라, LTHC 코팅 물질(22)의 분해된 부분의 두께 T2는 약 0.3 ㎛와 약 1 ㎛ 사이의 범위를 가질 수 있다. 더 나아가, LTHC 코팅 물질(22)의 분해된 부분의 두께 T2 대 전체 두께 T1의 비는 약 0.3과 약 0.5 사이의 범위를 갖는다.
LTHC 코팅 물질(22)의 분해된 부분의 두께 T2는 광(78)의 에너지 레벨, 노광의 기간, 및 광의 주파수(frequency)에 의해 영향을 받는다. 광(78)의 에너지가 더 클수록, 두께 T2도 더 크게 될 것이다. 따라서, 광(78)의 에너지를 조정함으로써, 적절한 에너지가 선택될 수 있다. 선택된 에너지 하에서, LTHC 코팅 물질(22)의 전체는 그 상단 부분이 분해되고, 캐리어(20)의 어떠한 부분도 임의의 분해되지 않은 부분에 의해 LTHC 코팅 물질(22)에 접착되도록 남아 있지 않는다. 반면에, LTHC 코팅 물질(22)의 남아 있는 분해되지 않은 부분은 하부 관통 비아(32), 캡슐화 물질(48), 및 DAF(38)를 노출시키기 위한 임의의 개구가 없는 블랭킷층일 수 있다. 본 개시의 일부 예시적 실시예에 따라, 잔여 LTHC 코팅 물질(22)은 약 0.7 ㎛m와 약 1.7 ㎛ 사이의 범위를 가질 수 있는 두께 T3를 가진다.
본 개시의 일부 실시예에 따라, LTHC 코팅 물질(22)의 상단 표면은 패키지의 제조 프로세스의 규격을 충촉하는 동일 평면성(co-planarity)을 가질 수 있다. 따라서, LTHC 코팅 물질(22)의 상단 표면의 어떠한 평탄화도 수행되지 않을 것이다. 하지만, 캐리어(20)가 들러 올려진 후에, LTHC 코팅 물질(22)이 본 명세서에 의해 규정된 최대 허용가능한 거칠기보다 높은 거칠기를 가지고, 높은 거칠기가 수율 손실을 야기할 수 있다면, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 또는 기계적 그라인딩이 LTHC 코팅 물질(22)의 상단 표면을 평평하게 하기 위해 수행될 수 있다. 평탄화는 LTHC 코팅 물질(22)의 상단 표면 부분을 제거하는 반면에 블랭킷 하단 부분을 그대로 남겨둔다.
도 15를 참조하면, 개구(72)는 LTHC 코팅 물질(22) 내에 형성되고, 이에 따라 관통 비아(32)가 노출된다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(422)로서 예증된다. 본 개시의 일부 실시예에 따라, 개구(72)는 레이저 드릴을 통해 형성되고, 그 동안에 관통 비아(32) 바로 위에 있는 LTHC 코팅 물질(22)의 일부 부분이 레이저에 의해 소각되고 분해된다. 본 개시의 대안적인 실시예에 따라, 개구(72)는 리소그래피 프로세스에서 에칭을 통해 형성된다.
본 개시의 일부 실시예에 따라, 티타늄층(24A)은 레이저 드릴 후에 노출된다. 티타늄층(24A)은 도 3에 도시된 바와 같이 금속 시드층(24)의 잔여 부분이다. 후속 단계에서, 에칭 단계는 도 15에서 층(24A)으로 예증되는, 티타늄층을 제거하기 위해 수행된다. 티타늄층을 제거함으로써 티타늄이 구리보다 더 높은 전기적 저항률을 가지므로, 티타늄층보다 더 낮은 저항률을 갖는 관통 비아(32)의 구리 부분이 노출된다. 따라서, 관통 비아(32)로의 전기적 접속이 더 낮은 저항률을 가지고 수립될 수 있다. 본 개시의 일부 실시예에 따라, 티타늄층의 에칭은 플루오르화 수소(HF) 용액, 인산, 또는 HF와 인산의 혼합물을 사용해 습식 에칭을 통해 수행된다. 에칭은 또한 건식 에칭을 사용해 수행될 수 있다.
티타늄층(24A)의 에칭에서 LTHC 코팅 물질(22)은 에칭되지 않는다. 따라서, LTHC 코팅 물질(22)의 물질과 티타늄층(24A)의 에천트가 선택되어, 에천트가 티타늄층(24A)을 에칭할 수 있는 한편, LTHC 코팅 물질(22)을 침범하지 않는다.
합성 웨이퍼(100)는 서로 동일한 복수의 패키지들(100’)(도 16을 참조함)을 포함하며, 패키지들(100’) 각각은 복수의 관통 비아들(32)과 하나의 장치 다이(36)을 포함한다. LTHC 코팅 물질(22)은 웨이퍼 레벨 패키지(100) 전체를 가로질러 걸쳐 있다. 도 16은 복수의 패키지들(200)(하나의 패키지(200)가 예증됨)을 패키지(100’) 상으로 본딩하는 것을 예증하고, 이에 따라, 복수의 동일한 패키지-온-패키지(Package-on-Package; PoP) 구조체/패키지(300)를 형성하는 것을 예증한다. 각각의 단계는 도 20에 도시된 프로세스 흐름 내의 단계(424)로서 예증된다. 본딩은, 관통 비아(32A)를 하부 패키지(200) 내의 금속 패드(206)에 결합시키는, 솔더 영역(80)을 통해 수행된다. 본 개시의 일부 실시예에 따라, 패키지(200)는, 예컨대, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 다이, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이 등과 같은 메모리일 수 있는, 패키지 기판(204)과 장치 다이(들)(202)를 포함한다. 언더필(208)은 또한 패키지들(200)과 하부 패키지들(100’) 사이의 간극 안으로 배치되고, 경화된다.
본 개시의 대안적인 실시예에 따라, 패키지(200)를 개구(72)를 통해 합성 웨이퍼(100)에 직접 본딩하는(도 15) 대신에, 후면 RDL(미도시됨)이 형성되고, 패키지(200)가 후면 재분배 구조체 내의 후면 RDL 위에 본딩된다. 따라서, 후면 RDL은 LTHC 코팅 물질(22) 내로 연장된 비아(미도시됨)와, LTHC 코팅 물질(22) 위의 금속 라인(미도시됨)을 포함할 것이다. 후면 RDL들은, 이들 RDL들이 만약 형성되면 장치 다이(36)의 후면 상에 있을 것이므로 그와 같이 명명된다. 후면 RDL을 형성하도록, 테이프 대신에 캐리어가 후면 RDL의 형성시에 지지부로서 합성 웨이퍼(100) 아래에 배치될 수 있다. 이에 따라, 전기적 커넥터(70)가 후면 RDL의 형성 동안에 접착막(미도시됨)을 통해 캐리어에 접착된다.
다음으로, 도 17을 참조하면, 싱귤레이션(다이-쏘(die-saw)) 프로세스가 합성 웨이퍼(100)를, 서로 동일한 개별 패키지들(300’) 내로 분리시키기 위해 수행된다. 싱귤레이션은 테이프(74) 상에서 수행될 수 있다. 싱귤레이션은 블레이드를 사용해 수행될 수 있거나 사전-그루빙(pre-grooving)을 하기 위해 레이저를 사용하고 - 그 결과 홈이 형성됨 -, 그런 다음 홈(grooves)을 컷스루(cut through)하기 위해 블레이들을 사용해 수행될 수 있다.
도 18은 싱귤레이팅된 패키지(300)를 솔더 영역(70)을 통해 패키지 컴포넌트(86)에 본딩하는 것을 예증한다. 본 개시의 일부 실시예에 따라, 패키지 컴포넌트(86)는, 코어가 없는(coreless) 기판이거나 코어를 갖는 기판일 수 있는 패키지 기판이다. 본 개시의 다른 실시예에 따라, 패키지 컴포넌트(86)는 인쇄 회로 기판 또는 패키지이다. 솔더 영역(70)은 패키지 컴포넌트(86) 내의 본드 패드(88)에 본딩될 수 있다.
도 19a는 예시적인 패키지(300)의 일부 부분의 평면도를 예증하고, 관통 비아(32), LTHC 코팅 물질(22), 및 장치 다이(36)가 예증되며, 반면에 다른 피처는 간략함을 위해 도시되지 않는다. 본 개시의 일부 실시예에 따라, LTHC 코팅 물질(22)의 분해가, 레이저 빔 형태인, 레이저를 통해 수행된다. 레이저빔은 패키지(300)보다 좁고, 패키지(300) 전체를 덮기 위해 (그리고 도 13에 도시된 바와 같이 합성 웨이퍼(100)을 덮기 위해) 복수의 레이저빔 스캐닝 경로를 취한다. 복수의 레이저빔 스캔의 경로는, 바람직하지 않게 스캐닝되지 않은 일부 부분을 남기지 않고 LTHC 코팅 물질(22)의 전체 커버리지를 보장하도록, 서로 약간 중첩될 수 있다. 중첩된 부분들은 중첩되지 않은 부분들과 비교해 이중 스캐닝을 수신한다. 본 개시의 일부 실시예에 따라, 이중 스캐닝된 영역 내의 분해된 LTHC 코팅 물질(22)의 두께는 단일 스캐닝된 영역 내의 분해된 LTHC 코팅 물질(22)의 두께보다 크다. 이것은 LTHC 코팅 물질(22)의 상단 표면이 다른 부분보다 더 많이 리세싱된 일부 부분을 갖는 것을 초래한다. 예를 들면, 도 19a는 일부분(22A)과, 이 일부분(22A)보다 더 많이 리세싱된 일부분(22B)을 개략적으로 예증한다. 일부분들(22B와 22A)은 교번하는 레이아웃을 가지며, 일부분(22A)은 단일 스캐닝된 부분이고, 일부분(22B)은 이중 스캐닝된 부분이다. 더 나아가, 일부분들(22A와 22B)은 평면도에서 실질적으로 일직선일 수 있다.
도 19b는 본 개시의 일부 예시적인 실시예에 따른 LTHC 코팅 물질(22)의 단면도를 예증한다. 단면도는 도 19a에서 평면 포함 라인(19B-19B)으로부터 획득된다. 일부분들(22A 및 22B)이 또한 예증된다. 일부분(22A)의 두께 T3A와 일부분(22B)의 두께 T3B가 또한 예증된다. 두께 T3A는 두께 T3B보다 크다. 본 개시의 일부 실시예에 따라, 차이(T3A - T3B)가 약 0.1 ㎛보다 크고, 약 1 ㎛와 약 0.5 ㎛ 사이의 범위를 가질 수 있다. 따라서, 패키지(300)에서, LTHC 코팅 물질(22)은 교번하는 두께들을 갖는 부분들을 가진다. 일부분(22A)은 실질적으로 균일한 폭을 가질 수 있고, 일부분(22B)은 실질적으로 균일한 폭을 가질 수 있으며, 일부분(22A)의 폭은 일부분(22B)의 폭보다 클 수 있다.
일부분(22B)은 단면도에서 접시 형태(dishing shape)를 가질 수 있으며, 일부분(22B)(또는 일부분(22A))의 중간 부분은 일부분(22B/22A)의 에지 부분보다 많이 리세싱된다. 또한, 접시 형태는 만곡될 수 있다.
도 19c는 도 17의 영역(84)의 확대도를 예증한다. 도 19c에 도시된 바와 같이, 캡슐화 물질(48)은 베이스 물질(48A)과, 베이스 물질(48A) 내의 필러 입자(48B)를 포함한다. 캡슐화 물질(48)이 (도 6에 도시된 바와 같이) LTHC 코팅 물질(22) 상에 캡슐화되고, LTHC 코팅 물질(22)에 접촉하는 캡슐화 물질(48)의 일부분에 대해 어떠한 평탄화도 수행되지 않으므로, LTHC 코팅 물질(22)과 접촉하는 구형 입자(48B)는 LTHC 코팅 물질(22)과 접촉하는 둥글게 된 표면을 가지며 둥글게 된다. 또한, 이 계면에서 어떠한 구면 입자(48B)도 베이스 물질(48)의 예증된 상단 표면과 공면인 평면인 표면을 갖기 위해 부분적으로 제거되지 않는다. 비교로서, 유전체층(50)과 접촉하는 캡슐화 물질(48)의 부분이 도 7에 도시된 단계에서 평탄화되었다. 따라서, 유전체층(50)과 접촉하는 구형 입자(48B)가 평탄화 동안 부분적으로 절단되고, 따라서, 유전체층(50)과 접촉하는 (둥글게 된 하단 표면이 아니라) 실질적으로 평면의 하단 표면을 가질 것이다.
위에서 예증된 예시적인 실시예에서, 일부 예시적인 프로세스 및 피처가 본 개시의 일부 실시예에 따라 논의된다. 다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들면, 3D 패키징 또는 3DIC 장치의 검증 테스팅을 돕도록 테스팅 구조체가 포함될 수 있다. 테스팅 구조체는 예를 들면, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 기판 상에 또는 재분배층 내에 형성된 테스트 패드를 포함할 수 있다. 검증 테스팅은 최종 구조체뿐만 아니라 중간 구조체상에 대해 수행될 수 있다. 추가적으로, 본 개시에서 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키도록 알려진 양호한 다이의 중간 검증을 통합시키는 테스팅 방법론과 결합해서 사용될 수 있다.
본 발명 개시의 실시예는 일부 이로운 피처를 가진다. 종래의 프로세스에서, 관통 비아를 형성하기 위해 사용되는 시드층의 형성 이전에 버퍼층(중합체층)이 LTHC 코팅의 상단 상에 형성된다. 이 프로세스는 버퍼층의 형성 때문에 제조 비용을 증가시켰다. 제조 비용을 절감하기 위해 버퍼층이 형성되지 않으면, LTHC 코팅이 캐리어 디마운팅시에 제거되고, 플라즈마 세정 단계가 잔여 LTHC 코팅을 제거하기 위해 수행되므로, LTHC 코팅의 어떠한 잔여물도 남겨지지 않는다. 이것은 관통 비아와 캡슐화 물질(몰딩 화합물) 둘 다가 솔더 및 언더필에 노출되는 것을 초래하고, 어떠한 버퍼층도 솔더/언더필을 관통-비아/몰딩 화합물로부터 분리시키기 위해 존재하지 않는다. 따라서, 층간 박리(delamination)가 응력 때문에 솔더와 언더필 사이의 계면에서 발생한다. 본 개시의 일부 실시예에 따라, 버퍼층이 형성되지 않아서, 제조 비용이 감소된다. 반면에, LTHC 코팅 물질의 일부분이 최종 구조체 내에 남겨지고, 버퍼층으로서 작용한다. 따라서, 층간 박리 문제가 제거된다.
본 개시의 일부 실시예에 따라, 방법은, 캐리어 위에 릴리스막(release film)을 형성하는 단계, 릴리스막 상에 금속 포스트(metal post)를 형성하는 단계, 캡슐화 물질 내에 금속 포스트를 캡슐화하는 단계, 금속 포스트를 노출시키도록 캡슐화 물질에 대해 평탄화를 수행하는 단계, 캡슐화 물질과 금속 포스트 위에 재분배 구조체를 형성하는 단계, 릴리스막의 제2 부분을 캐리어로부터 분리시키도록 릴리스막의 제1 부분을 분해하는 단계, 금속 포스트를 노출시키도록 릴리스막 내에 개구를 형성하는 단계를 포함한다. 일 실시예에서, 본 방법은, 솔더 영역을 통해 패키지 컴포넌트를 금속 포스트에 본딩하는 단계를 포함하고, 솔더 영역은 금속 포스트에 접촉하도록 릴리스막 내로 연장된다. 일 실시예에서, 릴리스막의 제1 부분을 분해하는 단계는, 릴리스막 상에 레이저빔을 투사함으로써 수행된다. 일 실시예에서, 릴리스막은 중합체 베이스 물질과 카본 블랙 입자를 포함한다. 일 실시예에서, 패키지는, 개구가 릴리스막 내에 형성된 후에, 티타늄층을 에칭하는 단계를 더 포함하고, 티타늄층은 금속 포스트의 일부분이고, 티타늄층을 에칭한 후에, 릴리스막이 남아있다. 일 실시예에서, 분해하는 단계 이전에, 릴리스막의 제1 부분은 릴리스막의 제2 부분을 캐리어로부터 분리시키고, 릴리스막의 제1 부분은 캐리어와 물리적으로 접촉한다. 일 실시예에서, 릴리스막의 제1 부분은 분해 이전에 제1 두께를 가지고, 릴리스막은 분해 이전에 제2 두께를 가지며, 제1 두께 대 제2 두께의 비는 약 30 퍼센트와 약 50 퍼센트 사이의 범위를 갖는다.
본 개시의 일부 실시예에 따라, 방법은, 캐리어 상에 광 대 열 변환(Light To Heat Conversion; LTHC) 코팅 물질을 코팅하는 단계; LTHC 코팅 물질과 접촉하는 금속 시드층을 형성하는 단계; 금속 시드층 위에 패터닝된 포토 레지스트를 형성하는 단계 - 금속 시드층의 일부분은 패터닝된 포토 레지스트 내의 개구를 통해 노출됨 -; 금속 시드층 위에 금속 포스트를 도금하는 단계; 패터닝된 포토 레지스트를 제거하는 단계; LTHC 코팅 물질을 노출시키도록 금속 시드층을 에칭하는 단계; LTHC 코팅 물질의 제1 부분을 분해하도록 코팅 물질 상에 광을 투사하는 단계 - LTHC 코팅 물질의 제2 부분이 남아 있고, LTHC 코팅 물질의 제1 부분은 캐리어와 접촉함 -; 캐리어를 들어 올리는 단계; 및 LTHC 코팅 물질의 제2 부분을 관통하는 솔더 영역을 형성하는 단계를 포함한다. 일 실시예에서, 캐리어가 들어 올려진 후에, LTHC 코팅 물질의 제2 부분은 블랭킷층이다. 일 실시예에서, 본 방법은 LTHC 코팅 물질의 제2 부분 내에 개구를 형성하는 단계를 더 포함하고, 솔더 영역은 개구 내로 연장된다. 일 실시예에서, 개구는 레이저 드릴을 통해 형성된다. 일 실시예에서, 광을 투사하는 단계는 LTHC 코팅 물질의 전체를 통해 레이저 빔을 스캐닝하는 단계를 포함한다. 일 실시예에서, 본 방법은, 캐리어가 들어 올려진 후에, LTHC 코팅 물질의 제2 부분에 대해 평탄화를 수행하는 단계를 포함한다. 일 실시예에서, 본 방법은, 캐리어가 들어 올려진 후에 그리고 솔더 영역이 형성되기 전에, 금속 시드층의 잔여 부분 중 일부분을 에칭하는 단계를 더 포함한다.
본 개시의 일부 실시예에 따라, 패키지는, 캡슐화 물질; 캡슐화 물질을 관통하는 관통-비아; 관통-비아와 캡슐화 물질에 접촉하는 LTHC 코팅 물질; 및 LTHC 코팅 물질을 관통하는 전도성 피처를 포함한다. 일 실시예에서, LTHC 코팅 물질은 광의 열 하에서 분해되도록 구성된다. 일 실시예에서, 전도성 피처는 솔더 영역을 포함한다. 일 실시예에서, 패키지는 장치 다이; 및 장치 다이를 LTHC 코팅 물질에 접착시키는 다이-부착막을 더 포함하고, 장치 다이와 다이-부착막은 캡슐화 물질에 의해 캡슐화된다. 일 실시예에서, LTHC 코팅 물질은 중합체와 카본 블랙 입자를 포함한다. 일 실시예에서, LTHC 코팅 물질은 교번하는 레이아웃에 할당된 제1 복수의 부분들과 제2 복수의 부분들을 포함하고, 제1 복수의 부분들은 제2 복수의 부분들보다 얇다.
본 개시의 일부 실시예에 따라, 방법은, 캐리어 상으로 LTHC 코팅 물질을 코팅하는 단계; LTHC 코팅 물질 상에 장치 다이와 다이 부착막을 배치하는 단계; 캡슐화 물질 내에 장치 다이와 다이 부착막을 캡슐화하는 단계; 광을 투사하는 단계 - 광은 LTHC 코팅 물질에 도달하도록 캐리어를 관통하고, LTHC 코팅 물질의 제1 부분은 광에 의해 분해되며, LTHC 코팅 물질의 제2 부분은 광이 투사된 후에 남아 있음 -; 및 LTHC 코팅 물질의 제2 부분으로부터 캐리어를 들어 올리는 단계를 포함한다. 일 실시예에서, 다이 부착막은 LTHC 코팅 물질과 직접 접촉한다. 일 실시예에서, 광을 투사하는 단계는 레이저빔을 투사하는 단계를 포함한다. 일 실시예에서, 레이저빔은 LTHC 코팅 물질의 전체를 커버하기 위해 스캐닝된다. 일 실시예에서, 본 방법은 LTHC 코팅 물질의 제2 부분 내에 개구를 형성하는 단계를 포함한다. 일 실시예에서, 개구를 형성하는 단계는 레이저 드릴을 수행하는 단계를 포함한다.
본 개시의 일부 실시예에 따라, 패키지는, 장치 다이; 다이 부착막; LTHC 코팅 물질 - 다이 부착막은 장치 다이와 LTHC 코팅 물질 사이에서 이들에 접촉함 -; LTHC 코팅 물질을 관통하는 솔더 영역; 및 장치 다이 위에서 솔더 영역에 결합되는 패키지 컴포넌트를 포함한다. 일 실시예에서, LTHC 코팅 물질은 중합체와 카본 블랙 입자를 포함한다.
본 개시의 일부 실시예에 따라, 패키지는, 제 1 패키지 - 제1 패키지는 몰딩 화합물; 및 몰딩 화합물 위에서 이 몰딩 화합물에 접촉하는 LTHC 코팅 물질을 포함함 -; LTHC 코팅 물질을 관통하는 솔더 영역; 제1 패키지 위에서 솔더 영역을 통해 제1 패키지에 본딩된 제2 패키지; 및 솔더 영역을 둘러싸고 이 솔더 영역과 접촉하는 언더필 - 언더필은 LTHC 코팅 물질과 접촉함 - 을 포함한다. 일 실시에에서, LTHC 코팅 물질은 대안적으로 할당된 제1 스트립 부분과 제2 스트립 부분을 포함하고, 제1 스트립 부분과 제2 스트립 부분은 접시 형태를 갖는 상단 표면을 가진다.
전술된 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자라면 이러한 균등적인 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시 내용의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
캐리어 위에 릴리스막(release film)을 형성하는 단계;
상기 릴리스막 상에 금속 포스트(metal post)를 형성하는 단계;
캡슐화 물질 내에 상기 금속 포스트를 캡슐화하는 단계;
상기 금속 포스트를 노출시키도록 상기 캡슐화 물질에 대해 평탄화를 수행하는 단계;
상기 캡슐화 물질과 상기 금속 포스트 위에 재분배 구조체를 형성하는 단계;
상기 릴리스막의 제2 부분과 상기 캐리어를 분리시키도록 상기 릴리스막의 제1 부분을 분해하는 단계; 및
상기 금속 포스트를 노출시키도록 상기 릴리스막 내에 개구를 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
솔더 영역을 통해 패키지 컴포넌트를 상기 금속 포스트에 본딩하는 단계를 더 포함하고, 상기 솔더 영역은 상기 금속 포스트에 접촉하도록 상기 릴리스막 내로 연장되는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 릴리스막의 제1 부분을 분해하는 단계는, 상기 릴리스막 상에 레이저빔을 투사함으로써 수행되는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 릴리스막은 중합체 베이스 물질과 카본 블랙 입자를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 개구가 상기 릴리스막 내에 형성된 후에, 티타늄층을 에칭하는 단계를 더 포함하고, 상기 티타늄층은 상기 금속 포스트의 일부분이고, 상기 티타늄층을 에칭하는 단계 후에, 상기 릴리스막은 남아있는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 분해하는 단계 전에, 상기 릴리스막의 제1 부분은 상기 릴리스막의 제2 부분을 상기 캐리어로부터 분리시키고, 상기 릴리스막의 제1 부분은 상기 캐리어와 물리적으로 접촉하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 릴리스막의 제1 부분은 상기 분해 단계 이전에 제1 두께를 가지고, 상기 릴리스막은 상기 분해 단계 이전에 제2 두께를 가지며, 상기 제1 두께 대 상기 제2 두께의 비는 약 30 퍼센트와 약 50 퍼센트 사이의 범위 내에 있는 것인, 방법.
실시예 8. 방법에 있어서,
캐리어 상에 광 대 열 변환(Light To Heat Conversion; LTHC) 코팅 물질을 코팅하는 단계;
상기 LTHC 코팅 물질과 접촉하는 금속 시드층을 형성하는 단계;
상기 금속 시드층 위에 패터닝된 포토 레지스트를 형성하는 단계 - 상기 금속 시드층의 일부분은 상기 패터닝된 포토 레지스트 내의 개구를 통해 노출됨 -;
상기 금속 시드층 위에 금속 포스트를 도금하는 단계;
상기 패터닝된 포토 레지스트를 제거하는 단계;
상기 LTHC 코팅 물질을 노출시키도록 상기 금속 시드층을 에칭하는 단계;
상기 LTHC 코팅 물질의 제1 부분을 분해하도록 상기 코팅 물질 상에 광을 투사하는 단계 - 상기 LTHC 코팅 물질의 제2 부분이 남아 있고, 상기 LTHC 코팅 물질의 제1 부분은 상기 캐리어와 접촉함 -;
상기 캐리어를 들어올리는 단계 및상기 LTHC 코팅 물질의 제2 부분을 관통하는 솔더 영역을 형성하는 단계
를 포함하는, 방법.
실시예 9.
실시예 8에 있어서, 상기 캐리어가 들어올려진 후에, 상기 LTHC 코팅 물질의 제2 부분은 블랭킷층인 것인, 방법.
실시예 10. 실시예 8에 있어서,
상기 LTHC 코팅 물질의 제2 부분 내에 개구를 형성하는 단계를 더 포함하고, 상기 솔더 영역은 상기 개구 내로 연장되는 것인, 방법.
실시예 11. 실시예 10에 있어서,
상기 개구는 레이저 드릴을 통해 형성되는 것인, 방법.
실시예 12. 실시예 8에 있어서,
상기 광을 투사하는 단계는, 상기 LTHC 코팅 물질의 전체를 통해 레이저 빔을 스캐닝하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 8에 있어서,
상기 캐리어가 들어올려진 후에, 상기 LTHC 코팅 물질의 제2 부분에 대해 평탄화를 수행하는 단계를 더 포함하는, 방법.
실시예 14. 실시예 8에 있어서,
상기 캐리어가 들어올려진 후에 그리고 상기 솔더 영역이 형성되기 전에, 상기 금속 시드층의 잔여 부분 중 일부분을 에칭하는 단계를 더 포함하는, 방법.
실시예 15. 패키지에 있어서,
캡슐화 물질;
상기 캡슐화 물질을 관통하는 관통-비아;
상기 관통-비아 및 상기 캡슐화 물질에 접촉하는 광 대 열 변환(Light To Heat Conversion; LTHC) 코팅 물질; 및
상기 LTHC 코팅 물질을 관통하는 전도성 피처(feature)
를 포함하는, 패키지.
실시예 16. 실시예 15에서, 상기 LTHC 코팅 물질은 광의 열 하에서 분해되도록 구성되는 것인, 패키지.
실시예 17. 실시예 15에 있어서, 상기 전도성 피처는 솔더 영역을 포함하는 것인, 패키지.
실시예 18. 실시예 15에 있어서,
장치 다이; 및
상기 장치 다이를 상기 LTHC 코팅 물질에 접착시키는 다이-부착막
을 포함하고,
상기 장치 다이와 상기 다이-부착막은 상기 캡슐화 물질에 의해 캡슐화되는 것인, 패키지.
실시예 19. 실시예 15에서,
상기 LTHC 코팅 물질은 중합체와 카본 블랙 입자를 포함하는 것인, 패키지.
실시예 20. 실시예 15에 있어서,
상기 LTHC 코팅 물질은 교번하는 레이아웃에 할당된 제1 복수의 부분들과 제2 복수의 부분들을 포함하고, 상기 제1 복수의 부분들은 상기 제2 복수의 부분들보다 얇은 것인, 패키지.

Claims (10)

  1. 패키지를 형성하는 방법에 있어서,
    캐리어 위에 릴리스막을 형성하는 단계;
    상기 릴리스막 상에 금속 포스트를 형성하는 단계;
    캡슐화 물질 내에 상기 금속 포스트를 캡슐화하는 단계;
    상기 금속 포스트를 노출시키도록 상기 캡슐화 물질에 대해 평탄화를 수행하는 단계;
    상기 캡슐화 물질과 상기 금속 포스트 위에 재분배 구조체를 형성하는 단계;
    상기 릴리스막의 제2 부분을 상기 캐리어로부터 분리(separate)시키도록 상기 릴리스막의 제1 부분을 분해(decompose)하는 단계 - 상기 릴리스막의 제1 부분은 상기 릴리스막의 제2 부분과 동일한 물질로 형성됨 - ; 및
    상기 금속 포스트를 노출시키도록 상기 릴리스막 내에 개구를 형성하는 단계
    를 포함하고,
    상기 릴리스막은, 상기 릴리스막의 제2 부분이 상기 금속 포스트 및 상기 캡슐화 물질을 솔더 및 언더필로부터 분리하기 위해 버퍼층으로서 작용하도록 구성되는 것인, 패키지를 형성하는 방법.
  2. 제1항에 있어서,
    솔더 영역을 통해 패키지 컴포넌트를 상기 금속 포스트에 본딩하는 단계를 더 포함하고, 상기 솔더 영역은 상기 금속 포스트에 접촉하도록 상기 릴리스막 내로 연장되는 것인, 패키지를 형성하는 방법.
  3. 제1항에 있어서,
    상기 릴리스막의 제1 부분을 분해하는 단계는, 상기 릴리스막 상에 레이저빔을 투사(project)함으로써 수행되는 것인, 패키지를 형성하는 방법.
  4. 제1항에 있어서,
    상기 릴리스막은 중합체 베이스 물질과 카본 블랙 입자를 포함하는 것인, 패키지를 형성하는 방법.
  5. 제1항에 있어서,
    상기 릴리스막 내에 상기 개구가 형성된 후에, 티타늄층을 에칭하는 단계를 더 포함하고, 상기 티타늄층은 상기 금속 포스트의 일부분이고, 상기 티타늄층을 에칭하는 단계 후에, 상기 릴리스막은 남아있는 것인, 패키지를 형성하는 방법.
  6. 제1항에 있어서,
    상기 분해하는 단계 이전에, 상기 릴리스막의 제1 부분은 상기 릴리스막의 제2 부분을 상기 캐리어로부터 분리시키고, 상기 릴리스막의 제1 부분은 상기 캐리어와 물리적으로 접촉하는 것인, 패키지를 형성하는 방법.
  7. 제1항에 있어서,
    상기 릴리스막의 제1 부분은 상기 분해하는 단계 이전에 제1 두께를 가지고, 상기 릴리스막은 상기 분해하는 단계 이전에 제2 두께를 가지며, 상기 제2 두께에 대한 상기 제1 두께의 비는 30 퍼센트와 50 퍼센트 사이의 범위 내에 있는 것인, 패키지를 형성하는 방법.
  8. 패키지를 형성하는 방법에 있어서,
    캐리어 상에 광 대 열 변환(Light To Heat Conversion; LTHC) 코팅 물질을 코팅하는 단계 - 상기 LTHC 코팅 물질은 상기 캐리어와 접촉하는 제1 부분과, 상기 제1 부분 위에 배치된 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 동일한 코팅 프로세스로 코팅됨 - ;
    상기 LTHC 코팅 물질과 접촉하는 금속 시드층을 형성하는 단계;
    상기 금속 시드층 위에 패터닝된 포토 레지스트를 형성하는 단계 - 상기 금속 시드층의 일부분은 상기 패터닝된 포토 레지스트 내의 개구를 통해 노출됨 - ;
    상기 금속 시드층 위에 금속 포스트를 도금(plate)하는 단계;
    상기 패터닝된 포토 레지스트를 제거하는 단계;
    상기 LTHC 코팅 물질을 노출시키도록 상기 금속 시드층을 에칭하는 단계;
    상기 LTHC 코팅 물질의 제1 부분을 분해하도록 상기 코팅 물질 상에 광을 투사하는 단계 - 상기 LTHC 코팅 물질의 제2 부분은 남아 있음 - ;
    상기 캐리어를 들어올리는(lift off) 단계; 및
    상기 LTHC 코팅 물질의 제2 부분을 관통하는 솔더 영역을 형성하는 단계
    를 포함하고,
    상기 LTHC 코팅 물질은, 상기 LTHC 코팅 물질의 제2 부분이 상기 금속 포스트 및 캡슐화 물질을 상기 솔더 영역 및 언더필로부터 분리하기 위해 버퍼층으로서 작용하도록 구성되는 것인, 패키지를 형성하는 방법.
  9. 집적 회로 패키지에 있어서,
    캡슐화 물질;
    상기 캡슐화 물질을 관통하는 관통 비아(through-via);
    상기 관통 비아 및 상기 캡슐화 물질에 접촉하는 광 대 열 변환(Light To Heat Conversion; LTHC) 코팅 물질; 및
    상기 LTHC 코팅 물질을 관통하는 전도성 피처
    를 포함하고,
    상기 LTHC 코팅 물질은 복수의 제1 스트립 형태(strip-shaped) 표면들, 복수의 제2 스트립 형태 표면들, 및 제3 표면을 포함하고,
    상기 복수의 제2 스트립 형태 표면들은 상기 복수의 제1 스트립 형태 표면들보다 상기 캡슐화 물질을 향해 더 리세싱되고, 상기 복수의 제1 스트립 형태 표면들 각각은 상기 복수의 제2 스트립 형태 표면들 중 두 개의 표면들 - 상기 복수의 제1 스트립 형태 표면들 각각의 대향하는 측면들(opposing sides) 상에 있음 - 사이에 있고 이들에 물리적으로 결합(join)되고,
    상기 제3 표면은 상기 복수의 제1 스트립 형태 표면들 및 상기 복수의 제2 스트립 형태 표면들에 대향(opposite)하며, 상기 복수의 제1 스트립 형태 표면들 각각의 전체(entirety)가 상기 제3 표면으로부터 이격되는 것인, 집적 회로 패키지.
  10. 제9항에서,
    상기 LTHC 코팅 물질은 광의 열 하에서 분해되도록 구성되는 것인, 집적 회로 패키지.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031342B2 (en) * 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US11380616B2 (en) * 2018-05-16 2022-07-05 Intel IP Corporation Fan out package-on-package with adhesive die attach
US11081455B2 (en) * 2019-04-29 2021-08-03 Infineon Technologies Austria Ag Semiconductor device with bond pad extensions formed on molded appendage
KR20200133072A (ko) * 2019-05-16 2020-11-26 삼성전자주식회사 이미지 센서 패키지
KR20210007692A (ko) 2019-07-12 2021-01-20 삼성전자주식회사 재배선 층을 포함하는 반도체 패키지 및 이를 제조하기 위한 방법
US11251099B2 (en) 2019-07-31 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of packages using embedded core frame
CN116705625B (zh) * 2023-08-02 2023-10-20 北京大学 一种基于daf膜的晶圆封装方法、结构和装置

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255412B1 (en) * 1999-06-29 2001-07-03 Union Carbide Chemicals & Plastics Technology Corporation Polymerization of a sticky polymer in the presence of a treated carbon black
US20080014532A1 (en) 2006-07-14 2008-01-17 3M Innovative Properties Company Laminate body, and method for manufacturing thin substrate using the laminate body
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US9941195B2 (en) * 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9137948B2 (en) * 2012-07-20 2015-09-22 Cnh Industrial America Llc System and method for changing a lid height of a harvester
JP6478913B2 (ja) * 2012-09-05 2019-03-06 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． デバイスウエハからのキャリアウエハのレーザ剥離
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US9368438B2 (en) * 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
EP3739263A1 (en) * 2013-02-14 2020-11-18 ClearSign Technologies Corporation Fuel combustion system with a perforated reaction holder
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) * 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US20150022884A1 (en) * 2013-07-20 2015-01-22 Peter Hakel Sextant telescope with a zoom feature
US9455211B2 (en) * 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9209046B2 (en) * 2013-10-02 2015-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9293442B2 (en) * 2014-03-07 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
JP6237443B2 (ja) * 2014-04-25 2017-11-29 株式会社デンソー ガスセンサ
US10325853B2 (en) * 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US9857328B2 (en) * 2014-12-18 2018-01-02 Agilome, Inc. Chemically-sensitive field effect transistors, systems and methods for manufacturing and using the same
US10032651B2 (en) * 2015-02-12 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
KR101684787B1 (ko) 2015-02-13 2016-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 디바이스 및 그 형성 방법
US9659805B2 (en) * 2015-04-17 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and methods forming the same
US9666502B2 (en) * 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9484227B1 (en) * 2015-06-22 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing in wafer level package
US9818711B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods thereof
US9847269B2 (en) 2015-07-31 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming same
US11018025B2 (en) 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US9728508B2 (en) 2015-09-18 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9595510B1 (en) 2015-10-13 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method for chip package
US9953892B2 (en) * 2015-11-04 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer based-semiconductor structure with cavity
US9786617B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9786614B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
US9922895B2 (en) * 2016-05-05 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package with tilted interface between device die and encapsulating material
US9870975B1 (en) * 2016-07-14 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package with thermal dissipation structure and method for forming the same
US10083949B2 (en) * 2016-07-29 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Using metal-containing layer to reduce carrier shock in package formation

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