KR102041676B1 - 반도체 패키지의 제조방법 - Google Patents

반도체 패키지의 제조방법 Download PDF

Info

Publication number
KR102041676B1
KR102041676B1 KR1020170111437A KR20170111437A KR102041676B1 KR 102041676 B1 KR102041676 B1 KR 102041676B1 KR 1020170111437 A KR1020170111437 A KR 1020170111437A KR 20170111437 A KR20170111437 A KR 20170111437A KR 102041676 B1 KR102041676 B1 KR 102041676B1
Authority
KR
South Korea
Prior art keywords
adhesive layer
circuit board
printed circuit
silicon
package
Prior art date
Application number
KR1020170111437A
Other languages
English (en)
Other versions
KR20190024444A (ko
Inventor
이주형
이재훈
황용재
Original Assignee
주식회사 두산
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 두산 filed Critical 주식회사 두산
Priority to KR1020170111437A priority Critical patent/KR102041676B1/ko
Publication of KR20190024444A publication Critical patent/KR20190024444A/ko
Application granted granted Critical
Publication of KR102041676B1 publication Critical patent/KR102041676B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Laminated Bodies (AREA)

Abstract

본 발명은 반도체 패키지시 박막형 코어 기판의 일면에 부착되어 두께를 증대시키고 강성을 보강하여 휘어짐(warpage) 발생을 억제시킬 수 있는 캐리어를 이용한 반도체 패키지의 제조방법에 관한 것이다.

Description

반도체 패키지의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE USING CARRIER FOR PACKAGE}
본 발명은 반도체 패키지시 박막형 코어 기판의 일면에 부착되어 두께를 증대시키고 강성을 보강하여 휘어짐(warpage) 발생을 억제시킬 수 있는 캐리어를 이용한 반도체 패키지의 제조방법에 관한 것이다.
종래 반도체 패키징 공정은, 일반적으로 인쇄회로기판(PCB) 기재의 회로패턴 상에 칩을 배치한 후 EMC 몰딩(molding)과 베이킹 공정 등의 후처리 공정을 거쳐 제조된다.
한편 상기 인쇄회로기판 기재가 점점 박막화됨에 따라 패키징 공정 중에 휨(Warpage) 현상 및 이로 인한 최종제품의 불량 문제가 발생하게 된다. 이를 해결하고자, 패키징 공정중에 박막형 기재의 두께를 보강하고 원활한 공정을 진행할 수 있는 보강판과 점착층이 부착된 형태의 임시 캐리어(carrier)를 사용할 필요가 발생하게 된다. 이러한 캐리어는 박막형 기재의 두께 보강효과를 도모할 수는 있으나, 패키징 공정 이후 박막형 기재로부터 캐리어를 탈착하는 공정 중에 잔사 및 오염발생 등이 초래된다.
또한 캐리어의 점착제로 사용되는 점착필름을 아크릴계 점착층으로 사용할 경우, 낮은 열적 안정성으로 인해 220℃ 이상의 리플로우(reflow) 공정을 실시할 수 없게 된다.
따라서, 220℃ 이상의 고내열성을 보유하면서, 우수한 점착 특성, 탈착 이후에 오염이 발생하지 않는 패키지용 캐리어 및 이러한 패키지용 캐리어를 이용한 반도체 패키지의 신규 제조방법이 요구되고 있다.
본 발명은 전술한 문제점을 해결하기 위해서 안출된 것으로서, 고내열성, 고점착 특성 및 전사특성을 나타냄과 동시에, 탈착 이후 저분자 실리콘에 의한 오염이 발생하지 않는 신규 캐리어를 이용한 반도체 패키지의 제조방법을 제공하는 것을 목적으로 한다.
상기한 기술적 과제를 달성하고자, 본 발명은 (i) 인쇄회로기판의 일면 상에, 실리콘 점착층 및 금속적층판이 순차적으로 적층된 적층체를 형성하는 단계; (ii) 적어도 1회의 리플로우(reflow) 공정을 실시하여 상기 인쇄회로기판의 타면에 반도체 칩을 실장하는 단계; (iii) 상기 반도체 칩이 실장된 인쇄회로기판의 타면에 몰딩층을 형성하는 단계; 및 (iv) 상기 몰딩층이 형성된 적층체로부터 실리콘 점착층 및 금속적층판을 탈착하는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
또한 본 발명은, (I) 인쇄회로기판의 일면 상에, 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판이 순차적으로 적층된 적층체를 형성하는 단계; (II) 적어도 1회의 리플로우(reflow) 공정을 실시하여 상기 인쇄회로기판의 타면에 반도체 칩을 실장하는 단계; (III) 상기 반도체 칩이 실장된 인쇄회로기판의 타면에 몰딩층을 형성하는 단계; 및 (IV) 상기 몰딩층이 형성된 적층체로부터 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판을 탈착하는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
본 발명에서는 260℃ 이상의 고내열성을 보유하면서, 우수한 점착 특성 및 탈착 이후에 잔사나 오염이 발생하지 않는 패키지용 캐리어를 사용하므로, 물성저하 없이 리플로우(reflow) 공정에 적용 가능할 뿐만 아니라 몰딩 등의 후공정에서 두께 단차와 관련된 문제점을 개선하여, 반도체 패키징 공정의 생산성을 향상시킬 수 있다.
또한 본 발명에서는 패키지 기판의 강성 보강을 통해 휘어짐(warpage) 발생을 억제시킬 수 있으므로, 종래 패키지 공정에 적용하기 어려운 박막형 인쇄회로기판에 적용하여 최종물의 구조변형 최소화 및 이에 따른 품질 저하를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 패키지용 캐리어의 구조도이다.
도 2는 본 발명의 다른 일 실시예에 따른 패키지용 캐리어의 구조도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조공정을 나타내는 단면도들이다.
도 7은 도 2에 예시된 패키지용 캐리어와 인쇄회로기판이 접합된 구조도이다.
도 8은 준비예 1의 패키지용 캐리어를 이용한 FE-SEM 사진과 EDS 분석 그래프이다.
도 9는 비교예 1의 패키지용 캐리어를 이용한 FE-SEM 사진과 EDS 분석 그래프이다.
도 10은 준비예 1의 패키지용 캐리어를 이용한 FT-IR 분석 그래프이다.
도 11은 준비예 1의 패키지용 캐리어를 이용한 GC/MS 분석 그래프와 결과이다.
도 12는 에이징 처리된 이형필름을 구비한 본 발명의 패키지용 캐리어의 FT-IR 분석 그래프이다.
도 13은 에이징 처리된 이형필름과 미처리된 이형필름을 각각 구비한 패키지용 캐리어의 FT-IR 분석 그래프이다.
도 14는 에이징 (미)처리된 이형필름을 구비한 본 발명의 패키지용 캐리어의 전사 특성을 나타낸 사진이다.
도 15는 준비예 1의 패키지용 캐리어를 이용한 열중량분석(TGA) 그래프이다.
도 16은 상용화된 실리콘 점착필름을 적용한 캐리어 대조군을 이용한 열중량분석(TGA) 그래프이다.
도 17은 리플로우 공정 횟수에 따른 본 발명의 패키지용 캐리어의 점착력 안정성 평가 그래프이다.
도 18은 본 발명의 패키지용 캐리어를 이용한 리플로우 공정 이전과 이후의 디라미네이션 특성 평가 사진이다.
도 19는 본 발명의 패키지용 캐리어를 이용한 디라미네이션 사진과 SAT(Scanning Acoustic Tomography) 이미지이다.
도 20은 패키지용 캐리어를 이용한 실시예 1의 반도체 패키지와 스트립 인쇄회로기판(대조군)의 휘어짐 특성 평가 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 그러나 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
<패키지용 캐리어>
본 발명은 실리콘 점착층이 포함된 패키지용 캐리어를 제공한다.
구체적으로 상기 패키지용 캐리어는, 당해 캐리어 내 포함되는 실리콘 함유층의 개수에 따라 2가지 실시형태를 가질 수 있다. 일례로, 하나의 실리콘 점착층이 포함되는 단일형(single layer), 또는 3개의 실리콘 (비)점착층이 포함되는 삼중형(triple layer)으로 분류될 수 있다.
도 1은 본 발명의 제1실시형태에 따른 단일형 캐리어의 단면 구조도이다.
상기 도 1을 참조하여 설명하면, 상기 패키지용 캐리어(100)는 이형필름(110); 금속적층판(130); 및 상기 이형필름(110)과 금속적층판(130) 사이에 형성되는 실리콘 점착층(120)을 포함한다.
전술한 패키지용 캐리어(100)는 우수한 점착 특성을 나타내는데, 일례로 ASTM D3330에 의해서 측정된 이형필름에 대한 실리콘 점착층의 점착력이 10~900 gf/inch, 바람직하게는 10 ~ 400 gf/inch 일 수 있다. 여기서, 상기 측정된 점착력은 실리콘 점착층의 두께가 5 내지 40 ㎛를 기준으로 한다.
본 발명에 따른 패키지용 캐리어(100)에 있어서, 실리콘 점착층(120)은 고내열성을 가지면서 우수한 점착특성과 전사특성을 발휘하는 역할을 한다.
종래 점착필름은 아크릴계 조성물을 이용하여 구성하였으나, 이 경우 내열성에 한계가 있어 리플로우 공정(220~260℃, 1-3분) 등과 같이 고온 제조공정에 적용하기가 어려웠다. 이에 비해, 본 발명에서는 260℃ 이상의 고온 내열특성을 갖는 실리콘 점착층을 사용하므로, 점착성 저하 없이 리플로우 공정에 적용 가능하다.
본 발명의 일 구현예에 따르면, 상기 실리콘 점착층(120)은 리플로우 공정 온도(220~260℃)에서 중량감소가 거의 발생하지 않으며 열중량 분석(TGA)으로 측정된 3중량% 감량 열분해 온도가 330℃ 이상, 바람직하게는 330~370℃일 수 있다. 또한 열분해온도 400℃ 부근에서의 중량감소 비율이 12% 이하일 수 있으며, 바람직하게는 11 중량% 이하일 수 있다.
상기 실리콘 점착층(120)은 실리콘 고분자 및 저분자형 실록산계 점착부여제(tackifier)를 포함하는 실리콘 점착 조성물을 경화시켜 형성된 것일 수 있다.
상기 실리콘 고분자는 당 분야에 알려진 통상적인 고분자량 실리콘 함유 수지를 사용할 수 있다. 일례로, 수평균 분자량(Mn)이 100,000 내지 1,200,000인 오르가노폴리실록산 수지를 사용할 수 있으며, 바람직하게는 수평균 분자량(Mn)이 400,000 내지 800,000인 오르가노폴리실록산 수지이다. 상기 실리콘 고분자의 수평균 분자량(Mn)이 100,000 미만인 경우 점착 특성이 저하될 수 있으며, 설령 점착 특성이 부여되더라도 안정적인 점착력을 나타낼 수 없고, 탈착 이후 저분자량 실리콘 물질(Si 부산물)에 의한 잔사나 오염이 발생하게 된다.
구체적으로, 상기 실리콘 고분자는 하기 화학식 1로 표시될 수 있다.
[화학식 1]
Figure 112017084844921-pat00001
상기 화학식 1에서,
R은 동일하거나 또는 상이하며, 각각 독립적으로 히드록시기, 탄소수 1 내지 6의 알킬기, 탄소수 2 내지 6의 알케닐기 및 탄소수 6 내지 18의 아릴기로 구성된 군에서 선택되며,
n은 100 내지 10,000이다.
또한 상기 저분자형 실록산계 점착부여제는 당 분야에 공지된 실리콘 함유 tackifier 레진을 사용할 수 있으며, 바람직하게는 수평균 분자량(Mn)이 1,000 내지 8,000인 저분자량 MQ 수지이다.
구체적으로, 상기 저분자형 MQ 수지는 하기 화학식 2로 표시될 수 있다.
[화학식 2]
Figure 112017084844921-pat00002
상기 화학식 2에서,
R은 서로 동일하거나 또는 상이하며, 각각 독립적으로 수소 원자, 1가 탄화수소, 1가 할로겐화 탄화수소 및 알케닐기로 구성된 군에서 선택될 수 있으며,
w 및 z > 0 이고, x 및 y ≥ 0 이며, w + x + y + z = 1 이고, 0 ≤ {(x + y)/2} ≤ 0.4 이다.
본 발명에서, 상기 실리콘 고분자 및 저분자형 실록산계 점착부여제(tackifier 레진)의 혼합비는 특별히 제한되지 않으며, 일례로 100~60 : 0~40 중량비로 포함될 수 있다. 필요에 따라, 상기 실리콘 점착 조성물은 당 분야에 공지된 가교제 및/또는 백금촉매를 더 포함할 수 있다. 이때 가교제 및/또는 백금촉매의 사용량은 특별히 제한되지 않으며, 당 분야에 공지된 함량 범위 내에서 적절히 조절할 수 있다.
본 발명의 패키지용 캐리어(100)는, 이형필름(110)-실리콘 점착층(120)-금속적층판(130)이 순차적으로 적층되어 있는 구조이다. 이러한 패키지용 캐리어(100)는, 이형필름(110)을 박리시킴으로써 전사되는데, 이때 이형필름을 제거한 후의 전사특성이 우수하여 기재(substrate), 예컨대 인쇄회로기판(박막형 PCB)의 일면과의 밀착성이 우수하다.
또한 상기 실리콘 점착층(120)과 점착되는 기재(예, 박막형 PCB)는, 필요에 따라 리플로우(reflow) 등의 고온공정을 실시하거나, 또는 상기 리플로우 공정 이후 몰딩 등의 패키징 후공정을 순차적으로 수행하고, 이어서 상기 기재로부터 실리콘 점착층(120)과 금속적층판(130)을 탈착하게 된다. 이때, 탈착된 기재 표면에 실리콘 점착층의 잔사가 존재하지 않으므로, 실리콘 사용에 따른 오염이 발생하지 않게 된다. 또한 몰딩 등의 후공정에서 두께 단차 발생을 억제할 수 있다. 아울러, 패키징 공정 중 박막형 기판의 두께 보강재로서의 역할을 충실히 수행하여 제조공정 중에 발생되는 휘어짐(warpage) 문제를 방지할 수 있으며, 패키징 공정 이후 용이하게 탈착될 수 있다.
전술한 고온 제조공정이 실시된 이후, 실리콘 점착층(120)의 잔류 존재 여부는 다양한 분석법에 의해 측정될 수 있다. 일례로, FT-IR, EDS, GC/MS 등을 들 수 있다.
본 발명의 일 구체예에 따르면, 상기 실리콘 점착층(120)은, 이형필름이 박리된 후 기재(박막 PCB)에 부착되어 220~260℃에서 리플로우(reflow) 공정을 거치고 탈착되되, 상기 탈착된 인쇄회로기판 기재의 표면을 FT-IR 스펙트럼으로 분석시, 1265±15 cm-1 영역에서 관찰되는 Si-C 피크가 존재하지 않게 된다.
또한 본 발명의 다른 일 구체예에 따르면, 상기 탈착된 기재 표면을 에너지 분산형 X선 분광기(EDS, Energy Dispersive X-ray Spectroscopy)로 분석시, 실리콘(Si) 원소의 함량이 미검출된다.
또한 상기 실리콘 점착층(120)의 두께는 특별히 제한되지 않으며, 일례로 5㎛ 내지 100 ㎛, 바람직하게는 10 내지 60 ㎛ 범위일 수 있다.
본 발명에 따른 패키지용 캐리어(100)에 있어서, 이형필름(110)은 실리콘 점착층(120)을 형성하기 위한 코팅 기재로 사용되면서, 실리콘 점착층(120)을 지지하고 보호하는 역할을 한다.
상기 이형필름(110)의 성분은 당 분야에 알려진 통상적인 재질을 사용할 수 있으며, 일례로 통상적인 불소계 이형필름(Fluorine release film)일 수 있다. 구체적으로는 백금 촉매가 자체 포함된 불소실리콘 이형제, 불소형 경화제와 점착성 첨가제가 혼합된 불소 이형제로 이루어진 것이 바람직하다.
본 발명에서, 상기 이형필름(110)은 실리콘 점착층(120)이 형성되기 이전에, 에이징(aging) 처리가 이미 실시된 것일 수 있다. 특히, 에이징 처리된 이형필름을 실리콘 점착층(120)의 코팅 기재로 사용하는 것이 바람직하다. 이와 같이 에이징 처리된 이형필름을 사용할 경우, 그 위에 형성되는 실리콘 점착층과의 화학결합이 유의적으로 감소되어 전사특성이 보다 상승할 수 있다.
상기 에이징 처리 조건은 특별히 제한되지 않으며, 일례로 40~80℃에서 72~200시간 동안 에이징(aging)할 수 있다.
본 발명의 일 구체예에 따르면, 상기 에이징 처리된 이형필름은, FT-IR 스펙트럼으로 분석시, 800-950 cm-1 영역에서 관찰되는 Si-H 피크의 상대 강도가 하기 수학식 1의 관계를 만족하는 것일 수 있다.
[수학식 1]
IA/IN ≤ 0.5
상기 식에서, IA는 에이징 처리된 이형필름 상에 형성된 실리콘 점착층의 800-950 cm-1 피크의 강도를 나타내며, IN는 에이징 미처리된 이형필름 상에 형성된 실리콘 점착층의 800-950 cm-1 피크의 강도를 나타낸다.
상기 이형필름(110)의 두께는 특별히 제한되지 않으며, 일례로 각각 10 내지 100 ㎛, 바람직하게는 25 내지 75㎛ 범위일 수 있다.
본 발명에 따른 패키지용 캐리어(100)에 있어서, 금속적층판(130)은 반도체 패키지시 코어 기판의 일면에 부착되어 두께를 증대시키고 휘어짐(warpage) 발생을 억제시키는 보강재의 역할을 한다.
상기 금속적층판(130)은 하나 이상의 절연층과 하나 이상의 금속층이 적층된 당 분야의 통상적인 단면형 또는 양면형 금속 적층판을 제한 없이 사용할 수 있으며, 일례로 CCL(copper clad laminate) 또는 FCCL(flexible CCL)일 수 있다.
구체적으로, 상기 금속적층판(130)은 적어도 하나의 절연층을 중심으로 하고, 이의 일면 또는 양면 상에 금속층이 배치된 구조일 수 있다.
본 발명에서, 상기 금속층은 당 업계에 공지된 금속 또는 합금을 사용할 수 있으며, 일례로 구리(Cu), 철(Fe), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 은(Ag), 및 금(Au)으로 구성되는 군으로부터 선택되는 1종 이상의 금속 또는 이들의 합금(alloy)일 수 있다. 바람직하게는 동박일 수 있다.
이때, 사용 가능한 동박의 예로는, CFL (TZA_B, HFZ_B), Mitsui (HSVSP, MLS-G), Nikko (RTCHP), Furukawa, ILSIN 등을 들 수 있다. 또한 상기 동박은 압연법 또는 전해법으로 제조되는 모든 동박을 적용할 수 있다. 또, 상기 동박은 표면이 산화ㅇ부식되는 것을 방지하기 위해 녹방지 처리되어 있을 수 있다.
상기 금속층은 상기 절연층과 접하는 면에 표면 조도(Rz)가 형성되어 있을 수 있다. 이때, 표면 조도(Rz) 범위는 특별히 한정되지 않으나, 0.6 내지 3.0 ㎛일 수 있다.
이러한 금속층의 두께는 특별히 한정되지 않으나, 적층 시트의 두께와 기계적 특성을 고려할 때, 1 내지 15㎛일 수 있으며, 바람직하게는 2 내지 12 ㎛ 범위이다.
본 발명에서, 상기 절연층은 당 분야에 공지된 절연필름을 제한 없이 사용할 수 있으며, 일례로 폴리이미드 필름, 에폭시수지 필름, 프리프레그(PPG) 등이 있다.
상기 금속적층판(130)의 두께는 특별히 제한되지 않으며, 일례로 50 내지 500 ㎛, 바람직하게는 100 내지 300㎛ 범위일 수 있다.
한편 본 발명에서는 하나 이상의 절연층과 하나 이상의 금속층을 포함하는 금속적층판(130)을 예시하였으나, 그 외 금속층만으로 이루어진 금속적층판을 사용하는 것도 본 발명의 범주에 속한다.
도 2은 본 발명의 다른 일 실시예에 따른 삼중형 캐리어의 단면 구조도이다.
상기 도 2을 참조하여 상세히 설명하면, 상기 패키지용 캐리어(200)는 이형필름(210); 금속적층판(250); 상기 이형필름(210)과 금속적층판(250) 사이에 각각 형성되는 제1실리콘 점착층(220)과 제2실리콘 점착층(230); 및 상기 제1실리콘 점착층(220)과 제2실리콘 점착층(230) 사이에 형성되는 실리콘 비점착층(240)을 포함한다.
본 발명의 제2실시형태에 따른 패키지용 캐리어(200)는 우수한 점착 특성을 나타낼 수 있다. 일례로, ASTM D3330에 의해서 측정된 이형필름에 대한 제1실리콘 점착층 또는 제2실리콘 점착층의 점착력이 각각 10~900 gf/inch, 바람직하게는 30~500 gf/inch 일 수 있다.
본 발명에서는 제1실리콘 점착층(220)과 제2실리콘 점착층(230)의 구성 및 물성을 각각 사용자의 니즈에 맞게 변형 가능하다. 일례로, 제1실리콘 점착층(220)과 제2실리콘 점착층(230)의 조성, 점착력, 두께 또는 이들 모두를 서로 상이하게 조절할 수 있다.
이에 따라, 상기 제1실리콘 점착층(220)과 제2실리콘 점착층(230)의 점착력은 서로 상이하고, 제1실리콘 점착층(220)과 제2실리콘 점착층(230)의 점착력 차이는 100~800 gf/inch, 바람직하게는 100 ~ 300 gf/inch 일 수 있다.
본 발명에 따른 패키지용 캐리어(200)에 있어서, 실리콘 비점착층(240)은 제1실리콘 점착층(220)과 제2실리콘 점착층(230) 사이에 위치하며, 이들이 물리적으로 혼화되지 않도록 분리하고 구획하는 역할을 한다.
상기 실리콘 비점착층(240)으로는, 우수한 내열특성을 유지하고, 제1-2실리콘 점착층과 물리적으로 혼화되지 않는 성분을 채택하여 사용할 수 있다. 일례로, 당 업계에 통상적으로 알려진 실리콘 폴리머 또는 실리콘 러버(rubber)를 사용할 수 있다.
또한 상기 실리콘 비점착층(240)의 두께는 특별히 제한되지 않으며, 일례로 1 내지 50 ㎛ 범위, 바람직하게는 3 내지 30 ㎛ 범위일 수 있다.
본 발명의 제2실시형태에 따른 패키지용 캐리어(200)에서, 상기 실리콘 비점착층(240)을 제외한 구성, 구체적으로 제1실리콘 점착층(220), 제2실리콘 점착층(230), 이형필름(210), 금속적층판(250)의 상세한 내용은 전술한 단일형 패키지용 캐리어의 구성과 중복되므로, 생략한다.
한편 상기 삼중형 캐리어(200)는, 이형필름(210)-제1실리콘 점착층(220)-실리콘 비점착층(240)-제2실리콘 점착층(230)-금속적층판(250)이 순차적으로 적층되어 있는 구조이다. 이러한 삼중형 캐리어(200)는, 이형필름을 박리시킴으로써 전사되는데, 이때 이형필름을 제거한 후의 전사특성이 우수하여 기재(substrate), 예컨데 인쇄회로기판(박막형 PCB)의 일면과의 밀착성이 우수하다.
또한 상기 3층의 실리콘 (비)점착층과 점착되는 기재(예, 박막형 PCB)는 필요에 따라 리플로우(reflow) 등의 고온공정을 실시하거나, 또는 상기 리플로우 공정 이후 몰딩 등의 패키징 후공정을 순차적으로 수행하고, 이어서 상기 기재로부터 3층의 실리콘 (비)점착층과 금속적층판(250)을 탈착시키게 된다. 이때, 단일층의 실리콘 점착층(120)을 포함하는 제1실시형태의 캐리어(100)의 경우, 탈착시 실리콘 점착층(120)이 동반하여 박리될 가능성이 있다. 이에 비해, 제2실시형태의 캐리어(200)는 제1실리콘 점착층과 제2실리콘 점착층의 점착력을 서로 다르게 조절 가능하므로, 탈착시 실리콘 점착층이 동반 박리되는 문제점을 해결할 수 있다.
또한 탈착된 기재(예, 박막형 PCB) 표면에 실리콘 점착층의 잔사가 존재하지 않으므로, 실리콘 사용에 따른 오염이 발생하지 않게 된다. 또한 몰딩 등의 후공정에서 두께 단차 발생을 억제할 수 있다. 아울러, 패키징 공정 중 박막형 기판의 두께 보강재로서의 역할을 충실히 수행하여 제조공정 중에 발생되는 휘어짐(warpage) 문제를 방지할 수 있으며, 패키징 공정 이후 용이하게 제거될 수 있다.
본 발명에 따른 패키지용 캐리어의 전체 두께는 60 내지 600 ㎛ 범위일 수 있으며, 바람직하게는 100 내지 400 ㎛ 범위일 수 있다.
<패키지용 캐리어의 제조방법>
본 발명의 패키지용 캐리어는, 전술한 제1실시형태(단일형) 및 제2실시형태(삼중형)에 따라 크게 2가지 방법으로 제조될 수 있다.
상기 제1실시형태에 따른 패키지용 캐리어를 제조하는 일 구현예를 들면, (i) 이형필름의 제1면 상에 실리콘 점착 조성물을 코팅 및 경화하여 실리콘 점착층을 형성하는 단계; 및 (ii) 상기 이형필름의 실리콘 점착층과 금속적층판의 제1면이 접하도록 배치한 후 라미네이션 하는 단계를 포함하여 구성될 수 있다.
여기서, 실리콘 점착 조성물의 코팅 기재로 사용되는 이형필름은 에이징 처리된 것을 사용하는 것이 바람직하다.
본 발명에서, 상기 실리콘 점착층은 이형필름 상에 코팅 및 경화시켜 형성된다. 이때 상기 실리콘 점착 조성물을 이형필름 상에 도포하는 방법으로는, 당 분야의 통상적인 도포 방법, 일례로 딥 코트법, 에어나이프 코트법, 커튼 코트법, 와이어 바 코트법, 그라비아 코트법, 콤마 코트법, 슬롯 코트법, 익스트루전 코트법, 스핀 코트 방법, 슬릿 스캔법, 잉크젯법 등을 들 수 있다.
또한, 상기 실리콘 점착 조성물로 이루어지는 실리콘 점착층의 막 두께는 사용하는 용도에 따라 상이할 수 있으며, 일례로 5㎛ 내지 100 ㎛, 바람직하게는 10 내지 60 ㎛ 일 수 있다.
본 발명에서, 상기 건조와 경화공정은 당 분야에 알려진 통상적인 조건 내에서 적절히 실시할 수 있다. 일례로, 경화는 100 내지 250℃에서 1 내지 10분 동안 수행될 수 있다.
상기와 같이 형성된 실리콘 점착층은, 완전 경화된 상태로서 경화도가 90-100% 상태를 의미한다
또한 상기 라미네이션 단계는, 당 분야에 알려진 통상적인 범위 내에서 적절히 실시할 수 있으며, 20 내지 150℃의 온도 조건 하에서 수행될 수 있다. 일례로, 전술한 온도 조건의 가열 롤을 구비하는 라미네이션 공정을 통해 제조될 수 있다.
본 발명의 제2실시형태에 따른 삼중형 캐리어는, 하기 2가지 방법에 의해 제조될 수 있으나, 이에 특별히 제한되지 않는다.
상기 삼중형 캐리어를 제조하는 일 구현예를 들면, (i) 이형필름의 제1면 상에 제1실리콘 점착 조성물을 코팅 및 경화하여 제1실리콘 점착층을 형성하는 단계; (ii) 상기 실리콘 점착층 상에 실리콘 비점착 조성물을 코팅 및 경화하여 실리콘 비점착층을 형성하는 단계; (iii) 금속적층판의 제1면 상에 제2실리콘 점착 조성물을 코팅 및 경화하여 제2실리콘 점착층을 형성하는 단계; 및 (iv) 상기 이형필름의 실리콘 비점착층과 금속적층판의 제2실리콘 점착층이 서로 접하도록 배치한 후 라미네이션하는 단계를 포함하여 구성될 수 있다.
또한 상기 삼중형 캐리어를 제조하는 다른 일 구현예를 들면, (i) 이형필름의 제1면 상에 제1실리콘 점착 조성물을 코팅 및 경화하여 제1실리콘 점착층을 형성하는 단계; (ii) 상기 실리콘 점착층 상에 실리콘 비점착 조성물을 코팅 및 경화하여 실리콘 비점착층을 형성하는 단계; (iii) 상기 실리콘 비점착층 상에 제2실리콘 점착 조성물을 코팅 및 경화하여 제2실리콘 점착층을 형성하는 단계; 및 (iv) 상기 이형필름의 제2실리콘 점착층과 금속적층판의 제1면이 접하도록 배치한 후 라미네이션 하는 단계를 포함하여 구성될 수 있다.
여기서, 실리콘 점착 조성물의 코팅 기재로 사용되는 이형필름은 에이징 처리된 것을 사용하는 것이 바람직하다.
또한 상기 제1실리콘 점착층, 제2실리콘 점착층은, 각각 완전 경화된 상태가 바람직하다.
상기 라미네이션 단계는, 당 분야에 알려진 통상적인 범위 내에서 적절히 실시할 수 있으며, 20 내지 150℃의 온도 조건 하에서 수행될 수 있다. 일례로, 전술한 온도 조건의 가열 롤을 구비하는 라미네이션 공정을 통해 제조될 수 있다.
전술한 바와 같이 제조되는 패키지용 캐리어는, 고내열성 및 우수한 전사특성이 요구되는 다양한 분야에 적용 가능하다. 일례로, 반도체 패키징에서 두께가 얇은 박막형 PCB 기재를 보강하기 위해 사용되는 반도체 패키징 제조용 내열성 캐리어 및 그 캐리어를 사용하는 반도체 패키징 제조방법에 적용될 수 있다.
<패키지용 캐리어를 이용한 반도체 패키지의 제조방법>
본 발명은 전술한 패키지용 캐리어를 이용한 반도체 패키지의 제조방법을 제공한다.
상기 반도체 패키지는, 패키지용 캐리어의 실시형태, 예컨대 제1실시형태(단일형) 또는 제2실시형태(삼중형)에 따라 크게 2가지 방법으로 제조될 수 있다.
상기 제1실시형태에 따라 반도체 패키지를 제조하는 일 구현예를 들면, (i) 인쇄회로기판의 일면 상에, 실리콘 점착층 및 금속적층판이 순차적으로 적층된 적층체를 형성하는 단계(S10 단계); (ii) 적어도 1회의 리플로우(reflow) 공정을 실시하여 상기 인쇄회로기판의 타면에 반도체 칩을 실장하는 단계(S20 단계); (iii) 상기 반도체 칩이 실장된 인쇄회로기판의 타면에 몰딩층을 형성하는 단계(S30 단계); 및 (iv) 상기 몰딩층이 형성된 적층체로부터, 실리콘 점착층 및 금속적층판을 탈착하는 단계(S40 단계)를 포함하여 구성될 수 있다.
여기서, 상기 제조방법은 전술한 몰딩층을 경화시키는 단계를 더 포함하되, 상기 몰딩층의 경화단계는 (iii) S30 단계와 (iv) S40 단계 사이, 또는 상기 (iv) S40 단계 이후에 각각 수행될 수 있다.
하기 도 3 내지 도 6은, 도 1에 도시된 단일형 캐리어를 이용한 반도체 패키지의 제조방법을 공정 순서대로 도시한 공정 단면도이다. 이하, 첨부된 도 3 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조공정에 대하여 상세히 설명한다.
1) 적층체 형성 단계 (S10 단계)
상기 S10 단계에서는, 반도체 패키징을 하기 위한 인쇄회로기판(110)의 일면 상에 캐리어를 부착시켜 적층체를 형성한다.
본 발명에서, 인쇄회로기판(PCB, 110)은 당 분야에 알려진 통상적인 회로기판을 제한 없이 사용할 수 있다.
본 발명의 일 구체예에 따르면, 상기 인쇄회로기판(110)은 적어도 일면 상에 소정 형상의 회로패턴(단자)이 형성되어 있으며, 일례로 구리 회로패턴층(미도시)과, 상기 회로층을 절연시키는 포토 솔더 레지스트(PSR)층이 형성되어 있는 금속 인쇄회로기판 (MPCB)일 수 있다.
여기서, 회로패턴층의 형상이나 두께, 위치 등은 특별히 한정되지 않으며, 사용자의 필요에 따라 자유롭게 변형될 수 있다. 일례로, 상기 회로패턴층은 인쇄회로기판 (110)의 일면 또는 양면 상에 형성될 수 있으며, 상기 인쇄회로기판 (10)의 길이방향이나 두께 방향에 따라 소정의 형상으로 형성될 수 있다.
또한 상기 인쇄회로기판(110)의 두께나 형태는 특별히 제한되지 않으며, 당 분야에 알려진 통상적인 범위 내에서 적절히 조절할 수 있다. 특히 본 발명은 반도체 패키징시 인쇄회로기판(110)의 두께를 증대시켜 강성을 보강하는 캐리어(130)를 사용하므로, 상기 인쇄회로기판(110)은 두께가 얇은 박막형인 것이 바람직하다. 일례로, 상기 인쇄회로기판(110)은 두께가 100 ㎛ 이하인 박막형 인쇄회로기판일 수 있으며, 구체적으로 10 내지 100 ㎛ 범위인 스트립(Strip) 형태의 인쇄회로기판일 수 있다.
본 발명에서, 상기 적층체를 형성하는 S10 단계의 일 구체예를 들면, (i-1) 이형필름; 실리콘 점착층; 및 금속적층판이 순차적으로 형성된 패키지용 캐리어를 준비하는 단계(S10-1 단계); 및 (i-2) 상기 패키지용 캐리어로부터 이형필름을 박리시킨 후, 상기 실리콘 점착층을 인쇄회로기판의 일면 상에 점착시켜 적층체를 형성하는 단계(S10-2 단계)를 포함하여 구성될 수 있다.
상기와 같이 패키지용 캐리어의 일면에 위치하는 이형필름을 박리했을 때 실리콘 점착층(120)은 전사특성이 우수하며, 인쇄회로기판(110)을 일면 상에 점착할 경우 도 3과 같은 구조의 적층체가 형성된다.
도 3을 참조하여 설명하면, 상기 적층체는 인쇄회로기판(110)의 일면 상에 실리콘 점착층(120)과 금속적층판(130)이 각각 순차적으로 적층된 구조를 갖는다. 이때 상기 금속적층판(130)은 금속층(131)과 절연층(132)을 포함하며, 또한 상기 인쇄회로기판(110)은 회로 패턴층과 절연층을 각각 포함한다.
2) 반도체칩 실장단계 (S20 단계)
상기 S20 단계에서는, 이전 S10 단계에서 형성된 적층체의 일면, 예컨대, 인쇄회로기판(110)의 타면에 반도체 칩(140)을 실장한다(하기 도 4 참조).
여기서, 반도체 칩(140)은 당 분야에 알려진 통상적인 칩(chip)을 제한 없이 사용할 수 있으며, 일례로 광원, 백라이트 구동회로, 카메라 구동회로, 전원 구동회로 등과 관련된 칩일 수 있다. 또한 상기 인쇄회로기판(110) 상에 실장되는 반도체 칩(140)의 형태나 개수는 특별히 제한되지 않으며, 사용자의 필요에 따라 적절히 조절할 수 있다. 일례로 복수 개가 실장될 수 있다.
또한 상기 인쇄회로기판(110) 상에 반도체 칩을 실장하는 방법은 당 분야에 알려진 통상적인 솔더링(soldering) 공정을 사용할 수 있다.
본 발명에서, 상기 S20 단계의 일 구체예를 들면, 인쇄회로기판(110)의 타면에 위치하는 회로패턴층 상에 솔더볼을 배치하고, 240±20℃에서 열처리하는 리플로우(reflow) 공정을 통해 상기 솔더볼을 용융시켜 인쇄회로기판(110)과 반도체 칩(140)을 전기적으로 접속하는 것이다.
상기 솔더볼은 구형 또는 이와 유사한 형태의 솔더볼일 수 있다. 또한 상기 솔더볼은 다른 전기전자부품과 전기적으로 연결시킬 수 있다면, 이의 성분 및 도포량은 특별히 제한되지 않는다. 이러한 솔더볼은 흐름성이 우수하고, 열전도성이 높은 금속이나 솔더 페이스트(solder paste)를 포함할 수 있다.
사용 가능한 솔더볼의 비제한적인 예를 들면, Sn-Pb계, Sn-Ag계, Sn-Bi계 솔더 또는 이들의 혼합형태를 사용할 수 있다. 전술한 성분의 솔더볼은 주석/납(Sn/Pb)을 포함하거나, 주석을 주성분으로 하되, 납 대신에 은(Ag), 구리(Cu) 혹은 아연(Zn) 등이 혼합되어 구성되어 있기 때문에, 대략 200℃ 내지 300℃의 범위에서 용융될 수 있다.
상기 S20 단계에서는, 240±20℃에서 열처리하는 리플로우(reflow) 공정을 적어도 1회, 예컨대 1 내지 3회 정도 반복하여 실시할 수 있다. 이와 같이 리플로우(reflow) 공정을 반복 실시할 경우, 가해지는 열처리 온도 조건은 서로 동일하거나 또는 상이할 수 있으며, 이에 특별히 한정되지 않는다. 일례로, 솔더볼을 마운트한 후 1차 리플로우 단계(reflow: 220-230℃)를 거치며, 이후 상기 솔더볼을 인쇄회로기판에 실장한 후 솔더링하여 2차 리플로우 단계(reflow: 240 ~ 260℃)를 거칠 수 있다.
이때 상기 실리콘 점착층(120)은 260℃ 이상의 내열성과 점착성을 보유하므로, 전술한 220 내지 230℃의 조건으로 열처리하는 1차 리플로우(reflow) 단계; 및 ⅱ) 240 내지 260℃의 조건으로 열처리하는 2차 리플로우 단계를 각각 거치게 된 후에도, 점착력의 저하 없이 적층체의 구조를 견고히 유지함으로써 인쇄회로기판(박막형 PCB)의 휘어짐 문제를 개선할 수 있다.
3) 몰딩층 형성단계 (S30 단계)
상기 S30 단계는, 반도체 칩(140)이 실장된 인쇄회로기판(110)의 타면을 커버하는 몰딩층(150)을 형성한다(하기 도 5 참조).
본 발명에서, 상기 몰딩층(150)을 구성하는 성분은 당 분야에 알려진 통상적인 몰딩 컴파운드를 제한 없이 사용할 수 있다. 일례로 절연성 수지(resin) 계열의 봉지재 조성물 또는 에폭시 몰딩 컴파운드(epoxy molding compound: EMC) 등이 있다.
또한 상기 몰딩층(150)은 반도체 칩(140), 반도체 칩(140)이 실장된 인쇄회로기판(110)의 영역 또는 이들 모두를 덮도록 형성될 수 있다.
본 발명에서, 몰딩층 형성조건이나 방법은 특별히 제한되지 않으며, 당 분야에 알려진 통상적인 범위 내에서 적절히 조절할 수 있다. 또한 반도체 칩의 보호목적으로 상기 수지를 이용하여 금형 내에서 실시되고, 예를 들어 170160-180℃의 온도에서 수행될 수 있다.
상기 몰딩층(150)은 에폭시 몰딩 컴파운드가 건조된 상태일 수 있으며, 또는 건조 이후 경화된 상태일 수 있다. 이때, 경화된 상태는 가경화(pre-cured) 상태 또는 완전경화된 상태를 모두 포함한다.
4) 캐리어 탈착 단계(S40 단계)
상기 S40 단계는, 이전 단계에서 인쇄회로기판(110)에 실장된 반도체 칩(140)이 봉지된 후, 상기 인쇄회로기판(110) 일면에 부착된 캐리어, 예컨대 실리콘 점착층(120)과 금속 적층판(130)을 탈착한다(하기 도 6 참조).
이때 실리콘 점착층(120)은, 기재(박막형 인쇄회로기판)에 대한 점착력 이상의 힘을 가할 경우 용이하게 탈착될 뿐만 아니라, 탈착 이후 저분자 실리콘에 의한 잔사나 오염이 발생하지 않는다. 이와 같이 적층체로부터 실리콘 점착층(120)이 탈착되는 경우, 반도체 칩이 봉지된 인쇄회로기판(110)과 캐리어 [예, 실리콘 점착층(120) 및 금속 적층판(130)]는 각각 분리된다.
본 발명에서는 전술한 몰딩층(150)의 경화공정을 추가로 실시하는데, 이때 몰딩층(150)의 경화공정은 전술한 제조공정에 국한되지 않고 다양하게 변형하여 실시될 수 있다. 예컨대, 몰딩층을 형성한 이후(예, S30 단계와 S40 단계 사이)에 바로 실시하거나, 또는 탈착 공정(S40 단계) 이후에 수행될 수 있다.
이후, 반도체 칩이 봉지된 인쇄회로기판은 필요에 따라 당 업계에 공지된 후처리 공정, 예컨대 다이싱(dicing) 공정을 더 실시할 수 있다.
본 발명의 제2실시형태에 따른 반도체 패키지의 제조방법은, 단일형 캐리어 대신 삼중형 캐리어를 사용하는 것을 제외하고는, 전술한 제1실시형태와 동일하므로, 중복되는 구성에 대한 개별적인 설명은 생략한다.
상기 제2실시형태에 따른 반도체 패키지 제조방법의 일 구현예를 들면, (I) 인쇄회로기판의 일면 상에, 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판이 순차적으로 적층된 적층체를 형성하는 단계(S10′ 단계); (II) 적어도 1회의 리플로우(reflow) 공정을 실시하여 상기 인쇄회로기판의 타면에 반도체 칩을 실장하는 단계(S20′ 단계); (III) 상기 반도체 칩이 실장된 인쇄회로기판의 타면에 몰딩층을 형성하는 단계(S30′ 단계); 및 (IV) 상기 몰딩층이 형성된 적층체로부터, 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판을 탈착하는 단계(S40′ 단계)를 포함하여 구성될 수 있다.
여기서, 상기 제조방법은 전술한 몰딩층을 경화시키는 단계를 더 포함하되, 상기 몰딩층의 경화단계는 (III) S30′ 단계와 (IV) S40′ 단계 사이, 또는 상기 (IV) S40′ 단계 이후에 각각 수행될 수 있다.
전술한 제1실시형태와 마찬가지로, 상기 S10′단계는 반도체 패키징을 하기 위한 인쇄회로기판(110)의 일면 상에 캐리어를 부착시켜 적층체를 형성한다.
상기 적층체를 형성하는 S10′ 단계의 일 구체예를 들면, (I-1) 이형필름; 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판이 순차적으로 형성된 패키지용 캐리어를 준비하는 단계(S10-1′ 단계); 및 (I-2) 상기 패키지용 캐리어로부터 이형필름을 박리시킨 후, 상기 제1실리콘 점착층을 인쇄회로기판의 일면 상에 점착시켜 적층체를 형성하는 단계(S10-2′ 단계)를 포함하여 구성될 수 있다.
이와 같이 패키지용 캐리어의 일면에 위치하는 이형필름을 박리했을 때 실리콘 제1점착층(220)은 전사특성이 우수하며, 인쇄회로기판(110)을 일면 상에 점착할 경우 도 7과 같은 구조의 적층체가 형성된다.
상기 도 7을 참조하여 설명하면, 상기 적층체는 인쇄회로기판(110)의 일면 상에 실리콘 제1점착층(220), 실리콘 비점착층(240), 실리콘 제2점착층(230)과 금속적층판(130)이 각각 순차적으로 적층된 구조를 갖는다. 이때 상기 금속적층판(130)은 금속층(131)과 절연층(132)을 포함하며, 또한 상기 인쇄회로기판(110)은 회로패턴층과 절연층을 각각 포함한다.
이어서 상기 제1실시형태와 동일하게, 반도체칩 실장단계 (S20 단계)와 몰딩층 형성단계 (S30 단계)를 순차적으로 거친 후 캐리어 탈착 단계(S40′ 단계)를 실시한다.
상기 S40′ 단계에서는, 인쇄회로기판(110)에 실장된 반도체 칩(140)이 봉지된 후, 상기 인쇄회로기판(110) 일면에 부착된 실리콘 제1점착층(220)을 탈착한다. 이와 같이, 적층체로부터 실리콘 제1점착층을 탈착하는 경우, 반도체 칩이 봉지된 인쇄회로기판(110)과 캐리어 [예, 실리콘 제1점착층(220), 실리콘 비점착층(230), 실리콘 제2점착층(240)과 금속 적층판(130)]는 오염이나 잔사 없이 용이하게 서로 분리될 수 있다.
결과적으로, 본 발명은 인쇄회로기판의 박막화를 보완하기 위한 강성 캐리어가 적용된 반도체 패키지의 제조공정을 확보할 수 있다. 이를 통해, 박막형 인쇄회로기판을 사용하더라도 반도체 패키지 공정 중에 초래되는 휘어짐 현상을 최소화함으로써, 최종물의 구조변형 방지 및 품질 저하를 개선할 뿐만 아니라 제조공정의 생산성을 향상시킬 수 있다.
이하 본 발명을 실시예를 통하여 상세히 설명하면 다음과 같다. 단, 하기 실시예는 본 발명을 예시하는 것일 뿐, 본 발명이 하기 실시예에 의해 한정되는 것은 아니다.
[참조예 1. 실리콘 (비)점착 조성물 선정]
본원 참조예, 준비예, 실시예 및 비교예에서 사용되는 실리콘 (비)점착 조성물 1 내지 7의 구체적인 조성은 하기 표 1과 같다. 여기서, 실리콘 점착 조성물 6의 조액 B를 제외한 실리콘 점착 조성물은 수평균 분자량(Mn)이 10만 이상인 실리콘 고분자, 또는 상기 실리콘 고분자와 수평균 분자량(Mn)이 1,000~8,000인 저분자형 실록산계 점착부여제를 포함하는 조성을 갖는다.
또한 상기 실리콘 (비)점착 조성물 1 내지 7을 이용하여 형성된 실리콘 점착층의 두께에 따른 점착력 특성은 하기 표 2와 같다.
조액 A
(wt%)		 조액 B
(wt%)		 비고
실리콘 점착 조성물 1 80 20 조액A: 7657(다우코닝社),
조액B: 7654 (다우코닝社)
실리콘 점착 조성물 2 100 - 조액A: 7657(다우코닝社)
실리콘 점착 조성물 3 100 - 조액A: 7652(다우코닝社)
실리콘 점착 조성물 4 100 - 조액A: SG6500A(KCC社)
실리콘 점착 조성물 5 80 20 조액A: 7652(다우코닝社),
조액B : 7651 (다우코닝社)
실리콘 점착 조성물 6 60 40 조액A: 4580(다우코닝社),
조액B: 7646 (다우코닝社, 실리콘 고분자의 Mn: 10만 미만)
실리콘 비점착 조성물 7 100 - 조액A: SC3300L(KCC社)
실리콘 (비)점착층 두께 (㎛) 실리콘 (비)점착 조성물의 점착력 (gf/inch)
1 2 3 4 5 6 7
5 30 200 50 250 10 20 0
10 40 300 80 340 20 30 0
20 75 650 120 700 40 50 0
30 90 730 160 800 55 60 0
40 120 820 200 900 75 90 0
[준비예 1~5. 패키지용 캐리어 제조 (1)]
두께가 50㎛인 이형필름(Fluorine release film)의 일면 상에 실리콘 점착 조성물 1을 코팅하여 경화한 후, 상기 이형필름의 실리콘 점착성 조성물 1이 형성된 코팅층과 금속적층판(PKG core with 12㎛ Cu foil)이 서로 접하도록 배치한 후, 라미네이터를 이용하여 100℃에서 접합시켜 준비예 1의 패키지용 캐리어를 제조하였다.
하기 표 3과 같이 실리콘 점착 조성물의 조성을 다양화하여 준비예 2 내지 5의 패키지용 캐리어 (1)를 각각 제조하였다.
실리콘 (비)점착층
실시예1 실리콘 점착 조성물 1
실시예2 실리콘 점착 조성물 2
실시예3 실리콘 점착 조성물 3
실시예4 실리콘 점착 조성물 4
실시예5 실리콘 점착 조성물 5
비교예1 실리콘 점착 조성물 6
[ 준비예 6~9. 패키지용 캐리어 제조 (2)]
두께가 50 ㎛인 이형필름(Fluorine release film)의 일면 상에 실리콘 점착 조성물 1을 코팅하여 경화한 후, 그 위에 실리콘 비점착 조성물 7을 코팅한 후 경화하였으며, 이어서 실리콘 점착 조성물 4를 코팅하여 경화하였다.
이후, 상기 이형필름의 실리콘 점착성 조성물 4가 형성된 코팅층과 금속적층판(PKG core with 12㎛ Cu foil)을 서로 접하도록 배치한 후, 라미네이터를 이용하여 100℃에서 접합시켜 준비예 6의 패키지용 캐리어 (2)를 제조하였다.
하기 표 4와 같이 실리콘 점착 조성물의 조성을 다양화하여 준비예 7~9의 패키지용 캐리어(2)를 각각 제조하였다. 여기서, 보강판에 점착되는 제2실리콘 점착층이 인쇄회로기판(PCB 박막)과 점착되는 제1실리콘 점착층보다 점착력이 강한 것이 바람직하다.
제1실리콘 점착층의 조성 실리콘 비점착층 제2실리콘 점착층의 조성
준비예6 실리콘 점착 조성물 1 실리콘 비점착 조성물 7 실리콘 점착 조성물 4
준비예7 실리콘 점착 조성물 2
준비예8 실리콘 점착 조성물 3
준비예9 실리콘 점착 조성물 5
[ 비교예 1. 패키지용 캐리어 제조]
상기 표 3에서와 같이 실리콘 점착 조성물 1 대신 실리콘 점착 조성물 6을 사용한 것을 제외하고는, 상기 준비예 1과 동일하게 실시하여 비교예 1의 캐리어(1)를 제조하였다.
[실시예 1. 반도체 패키지 제조 (1)]
준비예 1에서 제조된 단일형 패키지용 캐리어에서 이형필름을 제거한 후, 해당 실리콘 점착층을 스트립 인쇄회로기판(strip PCB, 두께: 10 ㎛)의 일면과 서로 접하도록 배치한 후 적층시켰다. 이어서, 상기 적층체를 220~260℃에서 리플로우 3회 공정을 거친 후 스트립 인쇄회로기판의 타면 상에 칩(chip)을 배치하고 EMC 몰딩 공정을 거쳐 열처리한 후, 상기 캐리어(예, 실리콘 점착층과 금속 적층판)을 탈착시켰다.
[실시예 2. 반도체 패키지 제조 (2)]
준비예 1의 단일형 패키지용 캐리어 대신 준비예 6에서 제조된 삼중형 패키지용 캐리어를 사용한 것을 제외하고는, 상기 실시예 1과 동일한 방법을 실시하여 실시예 2의 반도체 패키지를 제조하였다.
[실험예 1. 실리콘 저분자 오염 확인 평가 (1)]
패키지용 캐리어의 공정 조건에 따른 저분자형 실리콘의 오염도를 확인하기 위해서 FE-SEM과 EDS 분석을 각각 실시하였다.
구체적으로, 준비예 1의 패키지용 캐리어에서 이형필름을 제거한 후 인쇄회로기판(PCB 박막) 기재를 적층한 후 260℃에서 리플로우(reflow) 공정을 적용하였으며, 이후 탈착된 인쇄회로기판 표면의 Si 부산물 발생여부를 평가하였다. 대조군으로, 고분자량 실리콘 수지의 수평균 분자량(Mn)이 100,000 미만이 다량 포함되어 있는 실리콘 점착 조성물 6을 사용하였다.
실험 결과, 대조군은 Cu 기재 상에 1.2 wt% 정도의 Si peak이 존재하며, 저분자 Si 부산물로 인해 오염되어 있다는 것을 알 수 있었다(도 9 참조). 이에 비해, 준비예 1에서는 Si 부산물이 존재하지 않는다는 것을 확인할 수 있었다(도 8 참조).
[실험예 2. 실리콘 저분자 오염 확인 평가 (2)]
패키지용 캐리어의 저분자형 실리콘의 오염도를 확인하기 위해서 FT-IR 분석을 실시하였다.
구체적으로, 준비예 1의 패키지용 캐리어에서 이형필름을 제거한 후 인쇄회로기판을 적층하여 260℃에서 리플로우(reflow) 공정을 적용하였으며, 이후 상기 인쇄회로기판을 탈착하여 FT-IR 분석을 통해 탈착된 인쇄회로기판 표면에 있는 관능기를 확인하였다.
실험 결과, 준비예 1에서는 FT-IR 스펙트럼의 1250~1280 cm-1에서 관찰되는 Si-C 피크가 존재하지 않는 것으로 확인되었다(도 10 참조).
[실험예 3. 실리콘 저분자 오염 확인 평가 (3)]
패키지용 캐리어의 저분자형 실리콘의 오염도를 확인하기 위해서 GC/MS 분석을 실시하였다.
구체적으로, 준비예 1의 패키지용 캐리어에서 이형필름을 제거하고 260℃에서 5분 동안 노출시킨 후, 발생하는 가스 성분(outgassing)을 확인하였다.
실험 결과, 준비예 1의 실리콘 점착층에서는 실록산 등의 저분자 물질이 발생하지 않았음을 알 수 있었으며, 이를 통해 잔류 및 outgassing에 의한 실리콘 오염이 일어나지 않았음을 확인할 수 있었다(도 11 참조).
[실험예 4. 에이징 처리에 따른 전사특성 평가]
실리콘 점착층의 코팅 기재로 사용되는 불소계 이형필름의 에이징(againg) 처리에 따른 전사특성을 하기와 같이 평가하였다.
구체적으로, 불소이형필름(Fluorine release film)을 60℃에서 7일 동안 에이징 처리를 실시한 후, 해당 이형필름의 일면 상에 실리콘 점착층을 형성하였다. 실리콘 점착층이 에이징 미처리된 이형필름의 일면 상에 형성된 것을 대조군으로 사용하였다. 전술한 2개의 패키지용 캐리어로부터 불소계 이형필름을 각각 탈착한 후, 불소계 이형필름에 존재하는 미반응 Si-H 관능기를 측정하고자 FT-IR 분석을 실시하였다.
실험 결과, 에이징 처리가 미실시된 대조군의 경우 950-980 cm-1에서 Si-H 관능기의 강도가 높게 나타는 반면(도 13 참조), 에이징 처리가 실시된 실시예에서는 950-980 cm-1에서 미반응 Si-H 관능기의 강도가 현저히 낮아졌음을 알 수 있었다(도 12 참조).
또한 에이징 처리된 이형필름을 사용하는 경우, Cu 기재상에 실리콘 점착층의 전사가 깨끗하게 이루어진 반면, 에이징 미처리된 이형필름을 사용하는 경우 실리콘 점착층의 전사 특성이 저하되는 것을 알 수 있었다(도 14 참조).
이에 따라, 본 발명에서 에이징 공정을 추가 실시할 경우 불소 이형필름과 실리콘 점착층 간의 결합력이 낮아져 실리콘 점착층의 전사특성이 개선될 수 있음을 확인할 수 있었다.
[실험예 5. 실리콘 점착층의 고내열 특성 평가]
실리콘 점착층의 고내열 특성을 평가하고자, 하기와 같이 열중량 분석(TGA, Thermogravimetric analyzer)을 실시하였다.
샘플로서 준비예 1의 패키지용 캐리어를 사용하였고, 대조군으로 상용화된 실리콘 점착필름을 사용하였다. 준비예 1의 샘플은 제조과정에서 상용화된 실리콘 점착필름 대비 가교밀도를 크게 개선시킨 샘플로서, 고내열 안정성이 기존 실리콘 점착필름 보다 크게 향상될 것으로 예상되었다.
구체적으로, 상기 제품들을 이용하여 10℃/분의 속도로 온도를 상승시키면서 5중량% 손실온도를 측정하였으며, 또한 400℃에서 열분해되는 중량을 각각 측정하였다.
실험 결과, 대조군의 경우 300℃ 이하부터 중량 손실이 발생하기 시작하며 3중량% 손실 온도가 303℃이고, 400℃에서 열분해되는 실리콘 점착층의 중량이 13 중량%이었다(도 16 참조). 이에 비해, 준비예 1에서는 300℃ 이하에서 중량 손실이 거의 발생하지 않으며 3중량 손실 온도가 366℃이고, 400℃에서 열분해되는 실리콘 점착층의 중량이 10.4 중량%였다(도 15 참조). 이에 따라, 본 발명의 실리콘 점착층은 고내열 특성을 보유하고 있음을 알 수 있었다.
[실험예 6. 실리콘 점착층의 리플로우 횟수에 따른 점착력 특성 평가]
실리콘 점착층의 고내열 특성을 확인하고자, 리플로우(reflow) 공정 횟수에 따른 점착력 특성을 각각 평가하였다.
보다 구체적으로, 하기 표 5와 같은 조건과 방법을 실시하여 패키지용 캐리어의 라미네이션 및 열처리 후 점착력 특성을 확인하였다.
조 건 설 명
크기 샘플 사이즈 25 mm X 100 mm
→ 랜덤 커팅 (No wave, wrinkle)
샘플 DMT-200AX (SR/Cu open 면 합지)
라미네이션 조건 상온, 2 Kg, L/S 1MPM, Roll Lami.
열처리 조건 260℃, 1분 (Reflow 조건 모사) X 8회
분석 방법 박리강도(Peel Strength)
- 1 inch Peel Off @ SR 코팅면
- 각도: 180, 300 mm/분
실험 결과, 본 발명에 따른 실리콘 점착층은 열처리 공정을 8회 정도 실시하여도 점착력 안정성을 확보한다는 것을 알 수 있었다. 또한 열처리 공정 수행에 따른 점착력 변화폭이 대략 5 gf/inch 수준으로 나타났다(도 17 참조).
[ 실험예 7. 디라미네이션 ( Delamination ) 특성 평가]
본 발명에 따른 패키지용 캐리어를 이용하여 디라미네이션 특성을 확인하였다.
구체적으로, 상기 패키지용 캐리어에서 이형필름을 제거한 후, 해당 실리콘 점착층을 인쇄회로기판에 부착시키고 리플로우 공정을 8회 정도 반복 실시하였으며, 이후 디라미네이션 발생 여부를 SAT(Scanning Acoustic Tomography)으로 평가하였다.
IR Reflow
(260℃, 1분)		 X1 X2 X3 X4 X5 X6 X7 X8
Delamination 횟수/샘플 횟수 0/5 0/5 0/5 0/5 0/5 0/5 0/5 0/5
실험 결과, 본 발명의 패키지용 캐리어는 리플로우(Reflow) 등 다른 공정을 적용하더라도, 디라미네이션 발생 없이 안정적인 점착 특성을 가짐을 확인할 수 있었다(표 6 및 도 18~19 참조).
[ 실험예 8. 휘어짐(Warpage) 특성 평가]
본 발명의 패키지용 캐리어를 인쇄회로기판(박막형 PCB)의 보강재(stiffener)로 적용하여, PCB 패키지 제조공정 중의 휘어짐 특성을 평가하였다.
샘플로는 준비예 1의 캐리어를 적용하여 제조된 실시예 1의 반도체 패키지를 사용하였으며, 대조군으로는 전술한 캐리어를 미적용한 스트립 인쇄회로기판(strip PCB)을 사용하였다.
실험 결과, 본 발명의 캐리어를 적용한 경우 제조공정 중에 PCB 패키지의 휘어짐 특성이 개선된 반면, 캐리어를 미적용한 대조군의 경우 휘어짐 특성이 현저히 발생함을 알 수 있었다(도 20 참조).
100, 200: 패키지용 캐리어
110: 인쇄회로기판(PCB)
120, 120': 실리콘 점착층
130, 250: 금속적층판
131: 금속층
132: 절연층
140: 반도체 칩
150: 몰딩층
210: 이형필름
220, 230: 제1실리콘 점착층, 제2실리콘 점착층
240: 실리콘 비점착층

Claims (11)

  1. (i) 인쇄회로기판의 일면 상에, 실리콘 점착층 및 금속적층판이 순차적으로 적층된 적층체를 형성하는 단계;
    (ii) 적어도 1회의 리플로우(reflow) 공정을 실시하여 상기 인쇄회로기판의 타면에 반도체 칩을 실장하는 단계;
    (iii) 상기 반도체 칩이 실장된 인쇄회로기판의 타면에 몰딩층을 형성하는 단계; 및
    (iv) 상기 몰딩층이 형성된 적층체로부터 실리콘 점착층 및 금속적층판을 탈착하는 단계를 포함하며,
    상기 실리콘 점착층은, 수평균 분자량(Mn)이 100,000 내지 1,200,000인 실리콘 고분자 및 수평균 분자량(Mn)이 1,000 내지 8,000인 저분자형 실록산계 점착부여제를 100 : 0 ~ 60 : 40 중량비로 포함하는 실리콘 점착성 조성물을 경화시켜 형성된 것인, 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 단계 (i)는
    (i-1) 이형필름; 실리콘 점착층; 및 금속적층판이 순차적으로 형성된 패키지용 캐리어를 준비하는 단계; 및
    (i-2) 상기 패키지용 캐리어로부터 이형필름을 박리한 후, 상기 실리콘 점착층을 인쇄회로기판의 일면 상에 점착시켜 적층체를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  3. (I) 인쇄회로기판의 일면 상에, 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판이 순차적으로 적층된 적층체를 형성하는 단계;
    (II) 적어도 1회의 리플로우(reflow) 공정을 실시하여 상기 인쇄회로기판의 타면에 반도체 칩을 실장하는 단계;
    (III) 상기 반도체 칩이 실장된 인쇄회로기판의 타면에 몰딩층을 형성하는 단계; 및
    (IV) 상기 몰딩층이 형성된 적층체로부터 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판을 탈착하는 단계를 포함하며,
    상기 제1실리콘 점착층 또는 제2실리콘 점착층은 각각, 수평균 분자량(Mn)이 100,000 내지 1,200,000인 실리콘 고분자 및 수평균 분자량(Mn)이 1,000 내지 8,000인 저분자형 실록산계 점착부여제를 100 : 0 ~ 60 : 40 중량비로 포함하는 실리콘 점착성 조성물을 경화시켜 형성된 것인, 반도체 패키지의 제조방법.
  4. 제3항에 있어서,
    상기 단계 (I)는
    (I-1) 이형필름; 제1실리콘 점착층; 실리콘 비점착층; 제2실리콘 점착층; 및 금속적층판이 순차적으로 형성된 패키지용 캐리어를 준비하는 단계; 및
    (I-2) 상기 패키지용 캐리어로부터 이형필름을 박리한 후, 상기 제1실리콘 점착층을 인쇄회로기판의 일면 상에 점착시켜 적층체를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  5. 제1항 또는 제3항에 있어서,
    상기 단계 (i) 또는 단계 (I)에서, 인쇄회로기판은 두께가 100 ㎛ 이하인 박막형 인쇄회로기판인 것을 특징으로 하는 반도체 패키지의 제조방법.
  6. 제1항 또는 제3항에 있어서,
    상기 단계 (i) 또는 단계 (I)의 적층체에 대하여, ASTM D3330에 의해서 측정된 인쇄회로기판에 대한 실리콘 점착층 또는 제1실리콘 점착층의 점착력이 각각 10~900 gf/inch인 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 제1항 또는 제3항에 있어서,
    상기 실리콘 점착층 또는 제1-2실리콘 점착층은, 각각 열중량 분석(TGA)으로 측정된 3중량% 감량 열분해 온도가 330℃ 이상이며, 열분해온도 400℃에서의 중량감소 비율이 12% 이하인 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제1항 또는 제3항에 있어서,
    상기 단계 (ii) 또는 단계 (II)는, 각각 인쇄회로기판의 타면에 위치하는 회로패턴층 상에 솔더볼을 배치하고, 상기 솔더볼을 240±20℃에서 용융시켜 인쇄회로기판과 반도체 칩을 전기적으로 접속하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제1항 또는 제3항에 있어서,
    상기 단계 (iii) 또는 단계 (III)는, 각각 반도체 칩이 실장된 인쇄회로기판의 영역을 덮도록 몰딩 컴파운드 수지를 도포하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제1항 또는 제3항에 있어서,
    상기 단계 (iv) 또는 단계 (IV)에서, 각각 탈착된 적층체의 인쇄회로기판 표면을 FT-IR 스펙트럼으로 분석시, 1265±15 cm-1 영역에서 관찰되는 Si-C 피크가 존재하지 않는 것을 특징으로 반도체 패키지의 제조방법.
  11. 제1항 또는 제3항에 있어서,
    상기 제조방법은 몰딩층을 경화시키는 단계를 더 포함하되,
    상기 몰딩층의 경화단계는 단계 (iii)과 (iv) 사이, 상기 단계 (iv) 이후, 상기 단계 (III)과 (IV) 사이, 또는 상기 단계 (IV) 이후에 각각 수행되는 것을 특징으로 하는 반도체 패키지의 제조방법.
KR1020170111437A 2017-08-31 2017-08-31 반도체 패키지의 제조방법 KR102041676B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170111437A KR102041676B1 (ko) 2017-08-31 2017-08-31 반도체 패키지의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170111437A KR102041676B1 (ko) 2017-08-31 2017-08-31 반도체 패키지의 제조방법

Publications (2)

Publication Number Publication Date
KR20190024444A KR20190024444A (ko) 2019-03-08
KR102041676B1 true KR102041676B1 (ko) 2019-11-06

Family

ID=65801100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170111437A KR102041676B1 (ko) 2017-08-31 2017-08-31 반도체 패키지의 제조방법

Country Status (1)

Country Link
KR (1) KR102041676B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014007315A (ja) * 2012-06-26 2014-01-16 Shin Etsu Polymer Co Ltd 半導体パッケージの製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1192718A (ja) * 1997-09-17 1999-04-06 Shigeru Koshibe 接着体

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014007315A (ja) * 2012-06-26 2014-01-16 Shin Etsu Polymer Co Ltd 半導体パッケージの製造方法

Also Published As

Publication number Publication date
KR20190024444A (ko) 2019-03-08

Similar Documents

Publication Publication Date Title
KR101763975B1 (ko) 회로 기판용 에폭시 수지 조성물, 프리프레그, 적층판, 수지 시트, 프린트 배선판용 적층기재, 프린트 배선판, 및 반도체 장치
CN107709418B (zh) 可烧结的膜和膏及其使用方法
JP4893046B2 (ja) 電子機器用接着剤組成物、それを用いた電子機器用接着剤シート
JP3209132B2 (ja) 金属ベース基板
JP6171280B2 (ja) 半導体装置の製造方法
TWI618096B (zh) Insulating resin material
JP5870934B2 (ja) 金属ベース回路基板の製造方法
JP2015106698A (ja) 半導体装置の製造方法
KR100791557B1 (ko) 플라스틱-금속박막 필름 및 그 제조방법
KR102041675B1 (ko) 무기재형 실리콘 점착필름
JP6176294B2 (ja) 支持体付き樹脂シート
JP2006176764A (ja) 電子機器用接着剤組成物、電子機器用接着剤シート、およびそれを用いた電子部品ならびに電子機器
KR102041676B1 (ko) 반도체 패키지의 제조방법
JP4719992B2 (ja) 接着剤組成物およびその用途
KR101975796B1 (ko) 반도체 패키지용 캐리어 및 이의 제조방법
KR102493654B1 (ko) 반도체 패키지용 캐리어 및 이의 제조방법
JP2011159693A (ja) 半導体用接着シート及びこれを用いたダイシング一体型半導体用接着シート
KR101975450B1 (ko) 표면처리된 절연필름을 포함하는 다층 인쇄회로기판의 제조방법
JP2005277135A (ja) 半導体用接着剤組成物およびそれを用いた半導体用接着剤シート、半導体集積回路接続用基板、半導体装置
JPH06334287A (ja) アルミベースプリント配線板およびその製造方法
JP6610612B2 (ja) 支持体付き樹脂シート
JP7022133B2 (ja) 半導体装置の製造方法および積層シート
JP7006285B2 (ja) 樹脂組成物、金属張積層板、アルミベース基板およびプリント配線板
KR100909334B1 (ko) 접착 조성물, 이를 이용한 동박 부착 접착시트 및 이를포함하는 인쇄회로기판
JP6960459B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant