KR101981449B1 - 스핀-토크 자기 저항 메모리 소자 및 그 제조 방법 - Google Patents

스핀-토크 자기 저항 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101981449B1
KR101981449B1 KR1020147000596A KR20147000596A KR101981449B1 KR 101981449 B1 KR101981449 B1 KR 101981449B1 KR 1020147000596 A KR1020147000596 A KR 1020147000596A KR 20147000596 A KR20147000596 A KR 20147000596A KR 101981449 B1 KR101981449 B1 KR 101981449B1
Authority
KR
South Korea
Prior art keywords
forming
ferromagnetic material
tunnel barrier
electrode
ferromagnetic
Prior art date
Application number
KR1020147000596A
Other languages
English (en)
Other versions
KR20140037206A (ko
Inventor
레누 휘그
존 슬로터
니콜라스 리조
지준 선
프레드릭 만코프
디미트리 오우싸메드다인
Original Assignee
에버스핀 테크놀러지스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에버스핀 테크놀러지스, 인크. filed Critical 에버스핀 테크놀러지스, 인크.
Publication of KR20140037206A publication Critical patent/KR20140037206A/ko
Application granted granted Critical
Publication of KR101981449B1 publication Critical patent/KR101981449B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Abstract

스핀-토크 자기 저항 메모리 소자는 높은 자기 저항 및 낮은 전류 밀도를 갖는다. 자유 자기층이 제 1 및 제 2 스핀 편광자들 사이에 위치된다. 제 1 터널 장벽은 상기 제 1 스핀 편광자와 상기 자유 자기층 사이에 위치되고 제 2 터널 장벽은 상기 제 2 스핀 편광자와 상기 자유 자기층 사이에 위치된다. 상기 제 2 터널 장벽의 자기 저항비는 상기 제 1 터널 장벽의 상기 자기 저항비의 2배보다 큰 값을 갖는다.

Description

스핀-토크 자기 저항 메모리 소자 및 그 제조 방법{SPIN-TORQUE MAGNETORESISTIVE MEMORY ELEMENT AND METHOD OF FABRICATING SAME}
관련된 출원들의 교차-참조
본 출원은 2011년 6월 10일 출원된 미국 정규 출원 번호 제 13/158,171호의 우선권을 주장한다.
본원에 개시된 예시적인 실시예들은 일반적으로 MRAM(magnetoresistive random access memory)에 관한 것이고 특히 스핀-토크 MRAM 소자들에 관한 것이다.
마그네토일렉트로닉 디바이스들(magnetoelectronic devices), 스핀 일렉트로닉 디바이스들(spin electronic devices), 및 스핀트로닉 디바이스들(spintronic devices)은 대개 전자 스핀에 의해 야기된 효과들을 사용하는 디바이스들에 대한 동의어들이다. 마그네토일렉트로닉스는 비휘발성, 신뢰성 있고, 내방사선성(radiation resistant)인, 고-밀도 데이터 저장 및 검색을 제공하는 다수의 정보 디바이스들에 사용된다. 상기 다수의 마그네토일렉트로닉스 정보 디바이스들은 MRAM(Magnetoresistive Random Access Memory), 마그네틱 센서들, 및 디스크 드라이브들을 위한 판독/기록 헤드들을 포함하지만 이들로 제한되는 것은 아니다.
전형적으로 MRAM은 자기 저항 메모리 소자들의 어레이를 포함한다. 각각의 자기 저항(magnetoresistive) 메모리 소자는 전형적으로 자기 터널 접합(MTJ: magnetic tunnel junction)과 같은, 다양한 비-자기 층들에 의해 분리된 다수의 자기층들을 포함하는 구조를 갖고, 상기 디바이스의 자기 상태에 의존하는 전기 저항을 나타낸다. 정보는 상기 자기층들의 자화 벡터들의 방향으로 저장된다. 하나의 자기층의 자화 벡터들은 자기로 고정되는 한편, 다른 자기층의 자화 방향은 각각 "평행" 및 "반평행(antiparallel)" 상태들이라고 하는 동일한 방향들 및 반대 방향들 사이에서 자유롭게 스위칭될 수 있다. 상기 평행 및 반평행 자기 상태들에 대응하여, 상기 자기 메모리 소자는 각각 낮고 높은 전기 저항 상태들을 갖는다. 따라서, 상기 저항의 검출은 MTJ 디바이스와 같은 자기 저항 메모리 소자가 상기 자기 메모리 소자에 저장된 정보를 제공할 수 있게 한다. 자유층을 프로그래밍하기 위해 완전히 다른 두 방법들: 필드 스위칭 및 스핀-토크 스위칭이 사용된다. 필드-스위칭 MRAM에서, MTJ 비트 주변으로 전류를 반송하는 라인들이 상기 자유층 상에서 작용하는 자기장들을 생성하도록 사용된다. 스핀-토크 MRAM에서, 스위칭은 상기 MTJ 자체를 통한 전류 펄스를 동반한다. 스핀-편광 터널링 전류에 의해 반송된 스핀 각도 모멘텀(spin angular momentum)은 상기 전류 펄스의 극성에 의해 결정된 최종 상태(평행 또는 반평행)로 상기 자유층의 반전을 야기한다. 스핀-토크 이동은 패터닝되거나 달리 정렬된 MTJ 디바이스들 및 거대 자기 저항 디바이스들에서 발생하는 것으로 알려져 전류 흐름들이 계면들에 실질적으로 직교하고, 상기 전류 흐름들이 자벽(domain wall)에 실질적으로 수직일 때 단순한 선-형 구조들이다. 자기 저항을 나타내는 임의의 이러한 구조는 스핀-토크 자기 저항 메모리 소자(spin-torque magnetoresistive memory element)일 수 있는 가능성을 갖는다. 상기 자유층의 자기 상태를 스위칭하기 위해 필요한 평균 전류는 임계 전류(critical current: Ic)라고 한다. 임계 전류 밀도(current density: Jc)는 비트 면적당 평균 임계 전류(Jc=Ic/A)이고, 메모리 어레이에서 스핀-토크 MRAM 소자들을 스위칭하기 위해 회로에 의해 공급된 전류는 기록 전류(Iw)이다. 상기 기록 전류(Iw)를 저감시키는 것은 각각의 비트 셀에 사용될 수 있는 더 작은 액세스 트랜지스터 및 더 높은 밀도, 더 낮은 비용의 메모리가 생산될 수 있기 때문에 바람직하다. Jc를 감소시키는 것은 프로그래밍 동안 터널 장벽 대미지를 방지하기 위해 바람직하다.
기록 전류를 저감시키기 위해서, 일부 스핀-토크 MRAM 소자들은 상기 자유층 상의 증가된 스핀 토크를 통해 스핀-토크 이동 효율을 개선함으로써 Jc를 감소시키기 위해, MTJ 스택(stack)이 상기 자유층의 각 측면에 하나씩 2개의 상이한 스핀-편광층들을 포함하고, 더 낮은 기록 전류를 유발하는 듀얼-스핀-필터 구조를 포함한다. 일부 듀얼-스핀-필터 디바이스들은 단일 터널 장벽 디바이스들보다 더 낮은 Jc 및 전류 업/다운 방향에서 더 대칭적인 기록 전류를 제공하기 위해 2개의 터널 장벽들을 갖는다.
듀얼-스핀-필터 디바이스들은 상기 자유층의 각 측면 상의 스핀-편광 고정층들이 대향하는 자화 방향들을 가져, 전류가 상기 디바이스를 통해 업/다운 방향으로 흐를 때 상기 2개의 고정된 층들 각각으로부터의 스핀-토크 효과가 상기 자유층 자화가 원하는 방향으로 스위칭하도록 함께 동작할 것을 요구한다. 이러한 반대로 고정된 층들을 제공하는 한가지 방법은 한 측면 상의 고정된 합성 반강자성(SAF) 고정 영역 및 상기 자유층의 반대 측면 상의 단일 고정 층을 사용하는 것이다. 다른 공지된 듀얼-스핀-필터 디바이스는 3층 SAF 및 상기 자유층의 반대 측면들 상의 2층 SAF를 포함한다. 그러나, 이러한 대향하는 고정층들을 갖는 디바이스는 하나의 터널 접합이 평행 상태일 때 다른 터널 접합은 반평행 상태이기 때문에 단일-터널-장벽 디바이스와 비교하여 감소된 자기 저항비(MR)를 갖는다.
상기 구조는 상기 자유 자기층(free magnetic layer)이 기록한 안정한 자기 상태들에 의존하는 상이한 저항을 가질 것이다. 더 나은 판독 신호 또는 개선된 MR, 개별 저항들 간의 더 큰 차이를 갖는 자기 소자를 달성하기 위해, 더 큰 MR이 바람직하다.
따라서, 저 임계 전류 밀도 및 고 MR을 갖는 스핀-토크 자기 저항 메모리 소자를 제공하는 것이 바람직하다. 또한, 상기 예시적인 실시예들의 다른 바람직한 특징들 및 특성들이 첨부 도면들 및 상술한 기술분야 및 배경기술과 관련하여, 후속하는 상세한 설명 및 첨부된 청구항들로부터 명백해질 것이다.
평면을 규정하는 표면을 갖는 기판 상에 스핀-토크 자기 저항 메모리 소자가 형성된다. 상기 스핀-토크 자기 저항 메모리 소자는 상기 기판 위에 형성된 강자성 재료(ferromagnetic material)를 포함하는 제 1 전극; 제 2 전극; 자유 자기층; 제 1 자기 저항비(magnetoresistance ratio) 및 제 1 저항-면적 곱(resistance-area product)을 갖는 제 1 터널 접합을 형성하기 위해 상기 자유 자기층과 상기 제 1 전극 사이에 위치된 제 1 터널 장벽; 및 제 2 자기 저항비 및 제 2 저항-면적 곱을 갖는 제 2 터널 접합을 형성하기 위해 상기 자유 자기층과 상기 제 2 전극 사이에 위치된 제 2 터널 장벽을 포함하고, 상기 제 1 자기 저항비 및 상기 제 1 저항-면적 곱은 각각 상기 제 2 자기 저항비 및 상기 제 2 저항-면적 곱의 1/2 미만이거나 2배보다 크다.
평면을 규정하는 표면을 갖는 기판 상에 스핀-토크 자기 저항 메모리 소자를 형성하는 방법에 있어서, 상기 기판 위에 강자성 재료를 포함하는 제 1 전극을 형성하는 단계; 상기 제 1 전극 위에 제 1 터널 장벽을 형성하는 단계; 상기 제 1 터널 장벽 위에 자유 자기층을 형성하여, 제 1 자기 저항비 및 제 1 저항-면적 곱을 갖는 제 1 터널 접합을 형성하는 단계; 상기 자유 자기층 위에 제 2 터널 장벽을 형성하는 단계; 상기 제 2 터널 장벽 위에 제 2 전극을 형성하여, 제 2 자기 저항비 및 제 2 저항-면적을 갖는 제 2 터널 접합을 형성하는 단계를 포함하고, 상기 제 1 자기 저항비 및 상기 제 1 저항-면적 곱은 각각 상기 제 2 자기 저항비 및 상기 제 2 저항-면적 곱의 1/2 미만이거나 2배보다 크다.
스핀-토크 MRAM 소자를 형성하는 다른 방법에 있어서, 제 1 터널 장벽을 형성하는 단계; 제 2 터널 장벽을 형성하는 단계; 상기 제 1 및 제 2 터널 장벽들 사이에 자유층을 형성하는 단계; 상기 자유층에 대향하는 상기 제 1 터널 장벽의 측면 상에 제 1 전극을 형성하여, 제 1 자기 저항비 및 제 1 저항-면적 곱을 갖는 제 1 터널 접합을 형성하는 단계; 및 상기 자유층에 대향하는 상기 제 2 터널 장벽의 측면 상에 제 2 전극을 형성하여, 제 2 자기 저항비 및 제 2 저항-면적 곱을 갖는 제 2 터널 접합을 형성하는 단계를 포함하고, 상기 제 1 자기 저항비는 상기 제 2 자기 저항비의 2배보다 크고 상기 제 1 저항-면적 곱은 상기 제 2 저항-면적 곱의 2배보다 크다.
도 1은 예시적인 실시예에 따른 스핀-토크 자기 저항 메모리 소자의 단면도.
도 2는 다른 예시적인 실시예에 따른 스핀-토크 자기 저항 메모리 소자의 단면도.
도 3은 또 다른 예시적인 실시예에 따른 스핀-토크 자기 저항 메모리 소자의 단면도.
도 4는 또 다른 예시적인 실시예에 따른 스핀-토크 자기 저항 메모리 소자의 단면도.
도 5는 Ta를 포함하는 상기 자유층의 상부 및 하부 터널 장벽 및 자유층에 Ta를 첨가하지 않은 상부 및 하부 터널 장벽의 자기 저항 대 상기 저항/면적의 그래프.
도 6은 자유층에 Ta를 첨가한 듀얼 터널 장벽 디바이스의 자기 저항 대 저항/면적의 그래프.
도 7은 자유층에 Ru층을 갖는 듀얼 터널 장벽 디바이스의 자기 저항 대 저항/면적의 그래프.
도 8은 다른 예시적인 실시예에 따른 스핀-토크 자기 저항 메모리 소자의 단면도.
도 9는 또 다른 예시적인 실시예에 따른 스핀-토크 자기 저항 메모리 소자의 단면도.
도 10은 스핀-토크 자기 저항 메모리 소자를 제조하기 위한 프로세스의 예시적인 실시예에 따른 흐름도.
도 11은 스핀-토크 자기 저항 메모리 소자를 제조하기 위한 프로세스의 다른 예시적인 실시예에 따른 흐름도.
도 12는 스핀-토크 자기 저항 메모리 소자를 제조하기 위한 프로세스의 또 다른 예시적인 실시예에 따른 흐름도.
도 13은 스핀-토크 자기 저항 메모리 소자를 제조하기 위한 프로세스의 또 다른 예시적인 실시예에 따른 흐름도.
본 발명은 유사한 번호들이 유사한 소자들을 나타내는 이하의 도면들과 함께 이하에 설명될 것이다.
이하의 상세한 설명은 주제 또는 애플리케이션의 실시예들 및 이러한 실시예들의 사용들로 제한하도록 의도되지 않고 본질적으로 단지 예시적인 것이다. 본원에 기술된 임의의 구현예는 다른 구현예들에 비해 선호되거나 유리한 것으로 해석되지 않는다. 또한, 전술한 기술분야, 배경기술, 발명의 내용, 또는 이하의 상세한 설명에 나타난 임의의 명시적 또는 암시적인 이론에 의해 제한되는 것으로 의도되지 않는다.
설명의 간략화 및 명료화를 위해, 도면들은 다양한 실시예들의 일반적인 구조 및/또는 구성 방법을 도시한다. 공지의 특징들 및 기술들의 설명들 및 상세들은 다른 특징들을 불필요하게 모호하게 하지 않기 위해 생략될 수 있다. 도면들의 소자들은 축척대로 도시될 필요가 없고, 일부 특징들의 크기들은 예시적인 실시예들의 개선된 이해를 돕기 위해 다른 소자들에 비해 과장될 수 있다.
"제 1", "제 2", "제 3", 등과 같은 용어들의 열거는 유사한 소자들 사이를 구별하기 위해 사용될 수 있고 특정한 공간적 또는 연대적 순서를 설명할 필요는 없다. 이렇게 사용된 이들 용어들은 적절한 환경들에서 상호교환가능하다. 본원에 기술된 본 발명의 실시예들은 예를 들어, 예시되거나 그렇지 않다면 설명된 것과 다른 순서들로 사용될 수 있다.
용어들 "구성되다", "포함하다", "갖다" 및 이들의 임의의 변형들은 비-독점적인 포함을 나타내기 위해 동의어로 사용된다. 용어 "예시적인"은 "이상적"이라기 보다 "예"의 의미로 사용된다.
간결성을 위해, 예를 들어, 표준 자기 랜덤 액세스 메모리(MRAM) 프로세스 기술들, 자성의 기본 원리들, 및 메모리 디바이스들의 기본 동작 원리들을 포함하는, 당업자에게 공지된 종래의 기술들, 구조들, 및 원리들은 본원에 설명되지 않을 것이다.
일반적으로, 고 자기 저항비 및 저 스핀-토크 임계 전류 밀도를 갖는 스핀-토크 자기 저항 메모리 디바이스 구조가 본원에 설명된다. 상기 구조는 제 1 및 제 2 전극들 사이에 위치된 자유층, 제 1 터널 접합을 형성하는 상기 제 1 전극과 상기 자유층 사이에 위치된 제 1 터널 장벽, 및 제 2 터널 접합을 형성하는 상기 제 2 전극과 상기 자유층 사이에 위치된 제 2 터널 장벽을 포함한다. 상기 터널 장벽들은 예를 들어, MgO를 포함할 수 있다. 상기 제 1 및 제 2 전극들 중 하나 또는 둘 다는 편광 터널링 전류들을 제공하는 스핀 편광자들로서 기능하는 고정 자기층들을 포함할 수 있다. 상기 제 1 및 제 2 전극들이 스핀 편광자들을 포함하는 제 1 예시적인 실시예에서, 상기 제 1 전극은 상기 제 2 전극에 비해 낮은 Fe 함량 및 높은 B 함량을 갖는 강자성 합금을 포함하고, 상기 제 1 터널 접합은 상기 제 2 터널 접합에 비해 더 낮은 저항-면적 곱(RA)을 갖는다. 제 2 예시적인 실시예에서, 상기 자유층은 상기 제 2 터널 장벽과 접하는 고-Fe 계면 영역을 포함한다. 제 3 예시적인 실시예에서, 상기 제 1 전극은 스핀 편광자이고, 상기 제 2 전극은 비-강자성 재료이고, 상기 제 1 터널 접합은 상기 제 2 터널 접합에 비해 더 높은 RA를 갖는다. 상기 자유층은 상기 제 1 터널 장벽과 접하는 선택적인 고-Fe 계면 영역을 포함할 수 있고 상기 제 2 터널 장벽과 접하여 제 2 고-Fe 계면 영역을 포함할 수 있다. 제 4 예시적인 실시예에서, 상기 자유층은 강자성 재료, 바람직하게 CoFeB 합금의 층들을 포함하는 구성적으로 변조된 구조이고, Ta, Nb, V, Zr, 또는 Ru와 같은, 비-강자성 전이 금속을 포함하는 하나 이상의 박막층들에 의해 분리된다. 상기 비-강자성 전이 금속은 상기 자유층의 자화를 감소시켜 더 두꺼운 층들이 전형적으로 더 나은 자기 스위칭 특성들을 갖도록 하고, 이는 감소된 스핀-토크 임계 전류에 대한 교환 결합을 조정하는데 사용될 수 있다. 상기 자유층은 CoFeB 및 하나 이상의 비-강자성 전이 금속들을 포함하는 박막층들의 다수의 교호 층들을 포함할 수 있다.
본 설명의 상기 과정 동안, 다양한 예시적인 실시예들을 도시하는 상이한 도면들에 따라 유사한 소자들을 식별하기 위해 유사한 번호들이 사용된다.
상기 스핀-토크 효과는 당업자에게 공지된다. 간략하게, 자기/비-자기/자기 3층 구조의 제 1 자기층을 전자들이 통과한 후 전류가 스핀-편광되고, 상기 제 1 자기층은 상기 제 2 자기층보다 실질적으로 더 안정하다. 상기 제 2 층에 비해 상기 제 1 층의 더 높은 안정성은: 두께 또는 자화로 인한 더 큰 자기 모멘트, 인접한 반-강자성층으로 결합, SAF 구조와 같은 다른 강자성층으로 결합, 또는 고 자기 이방성을 포함하는 하나 이상의 몇몇 인자들에 의해 결정될 수 있다. 비자기 스페이서를 가로지르고, 그 후 스핀 각도 모멘텀의 보호를 통과한 상기 스핀-편광된 전자들은 상기 전류가 적절한 방향이라면 자기 모멘트의 선행 및 상이한 안정된 자기 상태로의 스위칭을 야기하는 상기 제 2 자기층 상에 스핀 토크를 가한다. 상기 제 1 층으로부터 상기 제 2 층으로 이동하는 스핀-편광된 전자들의 순 전류가 제 1 임계 전류 값을 초과할 때, 상기 제 2 층은 자신의 자기 배향이 상기 제 1 층에 평행하도록 스위칭할 것이다. 반대 극성의 바이어스가 인가되면, 상기 제 2 층으로부터 상기 제 1 층으로의 순 전자들의 흐름은 상기 제 2 층의 자기 배향이 상기 제 1 층의 자기 배향에 반평행하도록 스위칭할 것이고, 제공된 상기 전류의 크기는 제 2 임계 전류 값보다 크다. 이러한 반대 방향으로 스위칭은 상기 스페이서와 상기 제 1 자기층 간의 계면으로부터 반사되고 상기 제 2 자기층과 상호작용하도록 비자기 스페이서를 가로질러 역으로 이동하는 전자들의 부분을 포괄한다.
자기 저항은 자기 상태에 따라 전기 저항의 값을 변경하기 위한 재료의 특성이다. 전형적으로, 도전성 또는 터널링 스페이서에 의해 분리된 2개의 강자성층들을 갖는 구조에 대해, 상기 저항은 상기 제 2 자기층의 자화가 상기 제 1 자기층의 자화에 반평행일 때 최고이고, 이들이 평행일 때 최저이다. 상기 MR은 (RH-RL)/RL로 규정되고, 여기서 RL 및 RH는 각각 저저항 및 고저항 상태들에서 디바이스 저항이다. 상기 스페이서층이 유전 터널 장벽일 때, 상기 터널링 저항이 상기 저항-면적 곱(RA)에 의해 측정되어, 막 평면에 직교하여 통과하는 터널링 전류에 대해 면적 α를 갖는 디바이스의 터널링 저항 R은 RA/α로 주어진다. 본원에 사용된 바와 같이, 상기 용어 "막"은 박막층과 등가이고, 상기 용어 "막 평면"은 막 또는 층의 표면에 대한 평면이다.
도 1은 예시적인 실시예에 따라 구성된 MRAM 디바이스(100)의 측 단면도이다. 실제로, MRAM 아키텍처 또는 디바이스는 전형적으로 행들 및 열들의 매트릭스로 조직된 많은 MRAM 디바이스들(100)을 포함할 것이다. 예시적인 MRAM 비트 구조(또는 "스택")(100)는 일반적으로 터널 장벽들(108 및 110)에 의해 각각 상부 전극(104) 및 하부 전극(106)으로부터 분리된 자유 자기층(또는 "자유층")(102)을 포함한다. 상기 터널 장벽들(108 및 110) 중 하나 또는 둘 다는 유전체, 전형적으로 MgO 또는 AlOx와 같은 산화물일 수 있다. 간결성의 목적을 위해, 다양한 보호 캡 층들, 씨드층들 및 하부 기판(종래의 반도체 기판 또는 임의의 다른 적절한 구조일 수 있는)을 포함하는, 도면들에서 일부 공통으로 사용된 층들은 도시되지 않았다. 이하에 기술된 예시적인 실시예들에 대해, 상기 하부 전극(106)은 강자성 편광자인 반면, 상기 상부 전극(104)은 비-강자성 재료이거나 강자성 편광자일 수 있다. 일반적으로, 강자성 편광자는 산업분야에 공지된 바와 같이 고정층, 고정된 자기층, 결합 스페이서층, 및 상기 터널 장벽에 인접한 고정된 자기층(어떤 것도 도시되지 않음)을 포함할 것이다.
상기 자유층(102), 상기 터널 장벽(110) 및 하부 전극(106)을 포함하는 세 층들은 0 및 제 1 RA보다 큰 MR을 갖는 제 1 자기 터널 접합을 형성한다. 상기 자유층(102), 상기 터널 장벽(108), 및 상부 전극(104)을 포함하는 세 층들은 0 및 제 2 RA 이상의 MR을 갖는 제 2 자기 터널 접합을 형성한다. 상기 MRAM 디바이스(100)가 양호한 MR을 갖도록, 상기 제 2 MR은 상기 제 1 MR의 1/2보다 작고, 상기 제 2 RA는 상기 제 1 RA의 1/2보다 작은 것이 바람직하다. 더 바람직하게, 상기 제 2 MR은 상기 제 1 MR의 1/4보다 작고, 상기 제 2 RA는 상기 제 1 RA의 1/4보다 작다.
상기 두 터널 장벽들의 RA의 차이는 상기 터널 장벽 층들(108, 110)의 두께를 변화시키거나 상기 유전체들을 형성할 때 산화의 상이한 도즈를 사용함으로써 조정될 수 있다. 각각의 접합에 대한 상기 MR은 상기 하부 및 상부 전극들에 대한 합금들의 선택을 통해서뿐만 아니라, 저 편광 또는 고 편광 계면층들인 상기 터널 장벽 계면들(107, 109)에서 박막층들을 사용함으로써 조정될 수 있다.
도 2는 두 전극들이 듀얼 스핀-필터 MTJ로 참조될 수 있는 스핀 편광자들인 예시적인 실시예에 따라 구성된 MRAM 디바이스(200)의 측 단면도이다. 상기 예시적인 듀얼 스핀-필터 MTJ 비트 구조(또는 "스택")(200)는 일반적으로 터널 장벽들(208 및 210)을 통해 각각 상부 전극(204) 및 하부 전극(206)으로부터 분리된 자유 자기층(또는 "자유층")(202)을 포함한다. 상기 층들(208 및 210) 둘 다는 유전체들이다.
하부 전극(206)은 상기 자유층(202)이 둘 이상의 안정한 상태들 사이에서 스위칭될 때 변하지 않는 고정된 자화 상태를 갖는다. 실제 실시예에서, 하부 전극(206)은 예를 들어, 그 위에 IrMn, PtMn, 또는 FeMn과 같은 반-강자성 재료로부터 형성된 고정층(214)의 형성을 용이하게 하기 위해 도전체(222) 상에 형성된 템플릿 또는 씨드층(212)을 포함할 수 있다. 상기 템플릿/씨드층(212)은 예를 들어, Ta, TaN, Al, Ru와 같은 비 자성 재료인 것이 바람직하지만, 또한 예를 들어, NiFe 또는 CoFe와 같은 자성 재료일 수 있다. 상기 템플릿/씨드층(212)은 두 층들을 포함하거나 도전체(222)가 후속 층들에 대해 원하는 성장 특성들을 제공하는 경우 생략될 수 있다. 상기 디바이스(200)의 하부 전극(206)은 결합층들(228 및 213)을 통해 반강자성 결합된, 3개의 강자성층들(216, 226, 및 220)을 포함한다. 상기 고정층(214)은 그 위에 형성된 고정된 강자성층(216)의 자기 모멘트의 배향을 결정한다. 강자성층(226)은 결합층(228)을 통해 고정층(216)에 반강자성 결합되어, 이들의 자기 모멘트 배향이 외부 장(field)의 부재 시 반평행이고, 고정층(220)은 결합층(213)을 통해 강자성층(226)에 반강자성 결합되어, 이들의 자기 모멘트 배향이 외부 장의 부재시 반평행이다. 상기 강자성층들(216, 226, 및 220)은 Ni, Fe, Co, 또는 NiMnSb, PtMnSb, Fe3O4, 또는 CrO2와 같은 소위 반-금속 강자성체들뿐만 아니라 B, C, Ta, V, Zr, 등과 같은 부가적인 원소들을 포함하는 합금들을 포함하는 이들의 합금들 중 적어도 하나의 원소들과 같은 임의의 적절한 자성 재료로부터 형성될 수 있다. 일 실시예에서, 예를 들어, 고정된 자기층(216) 및 강자성층(220)은 20 내지 50Å의 CoFe를 포함하고, 고정된 강자성층(220)은 약 20 내지 30Å의 CoFeB를 포함하고, 자유 자기층(202)은 약 20 내지 35Å의 CoFeB를 포함한다. 결합층들(228 및 213)은 Ru, Os, Re, Cr, Rh, Cu, Cr, 또는 이들의 조합물 중 적어도 하나의 원소들을 포함하는 임의의 적절한 비자기 재료로부터 형성된다. 이러한 합성 반강자성 구조들은 당업자에게 공지되었고, 따라서, 이들의 동작은 본원에서 상세히 설명되지 않는다. 디바이스(200)에서 하부 전극은 3개의 강자성층들을 갖는 SAF로 선택되는 반면 상부 전극(204)은 2개의 강자성층들을 갖는 SAF로 선택되어 고정층(220)의 자화 방향 및 상부 고정층(232)의 자화 방향은 이하에 기술되는 바와 같이 MTJ 스택에 대해 전형적인 조건들 하에서 프로세싱될 때 실질적으로 반평행일 것이다.
본 예에서, 개별 층들에 대해, 상기 자기 모멘트 또는 자화 방향을 나타내기 위해 화살표들이 사용된다. 상기 상부 및 하부 고정층들(220 및 232)의 자화 방향들은 강자기장이 인가된 고온 어닐링을 사용하여 전형적으로 설정된다. 상기 어닐링 동안, 상기 강자성층들은 상기 강자기장으로 조정된다. 상기 자기장 어닐링이 완료될 때, 상기 고정층(214)에 사용된 것과 같은 반 강자성 고정 재료는 상기 인가된 자기장의 방향의 인접한 강자성 고정층으로 바이어스 교환을 제공한다.
상부 전극(204)은 2개의 강자성층들(232 및 234) 사이의 비-자기층("스페이서층," 또는 "결합층")(230)을 포함한다. 상기 강자성층들(232 및 234)의 자기 모멘트들은 결합층(230)을 통해 반강자성 결합되어, 이들의 자기 모멘트들 배향은 외부 장의 부재 시 반평행이다. 상부 고정층(244)은 고정층(214)이 고정층(216)을 배향하는 것과 동일한 방식으로, 강자성층(234)의 자기 모멘트를 배향하도록 사용될 수 있다. 상기 자기장 어닐링 후에, 상기 상부 고정층(234) 및 상기 하부 고정층(216)은 상기 고정 재료에 의해 동일한 방향으로 바이어스될 것이다. 상기 하부 전극을 형성하는 상기 SAF는 상기 상부 전극보다 하나 이상의 강자성층을 갖기 때문에, 상기 하부 고정층(220)의 자화는 두 고정층들로부터 상기 자유층(202)으로 이동된 스핀 토크에 추가적으로 기여하는 필수적인 자기 구성을 제공하는, 상부 고정층(232)의 자화에 반평행인 방향으로 설정될 것이다.
상부 전극(204)은 반-자기 결합층에 의해 분리된 2개의 강자성층들을 포함하는 합성 반강자성(SAF: synthetic antiferromagnet)이고, 상기 결합층의 두께는 상기 2개의 강자성층들 사이에 강한 반강자성 결합을 제공하도록 선택된다. 상부 전극(204)의 상기 층들에 유용한 재료들은 하부 전극(206)에 대한 것들과 동일하다. 일 실시예에서, 예를 들어, 상부 고정 자기층(234)은 20 내지 30Å의 CoFe를 포함하고 강자성 고정층(232)은 약 20 내지 30Å의 CoFeB를 포함한다. 이는 당업계, 예를 들어, 고정층(244)을 제거하고 대신 전극(204)이 "고정되지 않은" SAF로 동작하도록 설계하는 것이 유리할 수 있는 미국 특허 7,605,437에 공지되었다. 상기 고정되지 않은 SAF의 자화 배향은 상기 SAF(232 및 234)의 강자성층들 간의 모멘트 불균형과 같이, 상기 구조로 자기 비대칭을 설계함으로써 설정될 수 있다.
기록 전류가 인가될 때 상기 자유층(202)의 방향만이 변경되도록 고정층들(220 및 232)의 자기 모멘트는 자유층(202)으로부터의 스핀-이동 토크에 의해 비교적 영향을 받지 않는 것이 바람직하다. 상기 고정층들은 각각의 SAF 구조의 층들 사이의 강한 결합 및 상기 자유층(202)에 비해 상기 SAF들의 큰 자기 부피에 의해 안정하게 형성된다. 상기 고정 재료에 대한 강한 교환 결합은 기준 방향을 규정하는 것에 더하여 부가적인 안정성에 기여한다.
제 1 및 제 2 도전체(222, 224)는 전기를 도전할 수 있는 임의의 적절한 재료로부터 형성된다. 예를 들어, 도전체들(222, 224)은 Al, Cu, Ta, TaNx, Ti 원소들 또는 이들의 조합 중 적어도 하나로부터 형성될 수 있다. 다양한 강자성층들은 상기된 바와 같이 원하는 강자성 특성들을 갖는 임의의 적절한 재료를 포함할 수 있다. 상기 자유층의 스위칭 특징들이 대칭이도록 상기 자유층에 의해 경험된 순 자기 결합은 0에 가까운 것이 바람직하다. 이는 상부 및 하부 전극들의 각각의 강자성층의 두께를 조정함으로써 달성될 수 있다. 당업계에 공지된 다양한 매커니즘들로 인해 고정층과 상기 자유층 사이에 전형적인 강자성 결합이 있다. 상부 및 하부 고정층들이 둘 다 존재하고 도시된 바와 같이 디바이스(200)에서 반대 방향들로 배향될 때, 하나의 고정층의 강자성 층간 결합은 다른 고정층의 강자성 층간 결합에 반대되어, 순 결합을 감소시킨다. 전형적으로 상기 층들의 패터닝된 에지들에서 형성하는 극들(poles)로 인해 패터닝된 자기 구조의 층들 사이에 반강자성 결합이 있다. SAF 구조의 각 층의 자화는 SAF의 가장 가까운 다른 강자성층에 반대되기 때문에, 서로 소거 효과를 갖는다. 도시된 바와 같이 디바이스(200)에서 3층 SAF를 포함하는 하부 전극에서, 중간 강자성층(226)은 전형적으로 강자성층들(216 및 220)보다 더 큰 자기 모멘트를 갖도록 설계되어 층(226)에 의해 생성된 2극성 장은 층들(216 및 220)에 의해 생성된 2극성 장들을 실질적으로 소거한다. 최적화된 구조에서, 층 두께들이 조정되어, 상기 자유층에 의해 경험된 결합의 모든 소스들의 합이 거의 0이 된다.
일 실시예에서, 결합층들(228, 213, 230)은 약 8Å의 두께를 갖는 Ru를 포함한다. 대안적인 실시예에서, 상기 결합층들 중 일부 또는 모두는 연속하는 자기 막들 사이에 어떠한 반평행 결합도 생성하지 않고, 단지 상기 자기 막들 사이의 교환 디커플링(decoupling)을 야기하는 Ti 또는 Ta와 같은 재료를 포함할 수 있다. 이 실시예에서, 상기 강자성 SAF 층들은 각 층의 패터닝된 에지들에 생성된 2극성 정자기장들(magnetostatic dipolar fields)로 인해 반강자성 결합될 것이다. 이들 대안적인 결합층들은 이러한 유형의 정자기 결합이 더 작은 패터닝된 형상들보다 강하기 때문에 약 30㎚보다 작은 크기들로 패터닝된 디바이스들에 유용할 것이다.
MRAM 구조(200)의 제조 동안, 각각의 이어지는 층(즉, 층들 222, 212, 214, 216, 228, 226, 213, 220, 210, 202, 208, 232, 230, 234, 244, 224)이 증착되거나 그렇지 않으면 순차적으로 형성되고 각각의 MRAM 비트는 선택적 증착, 포토리소그래피 프로세싱, 및 반도체 산업 분야에 공지된 임의의 다양한 종래의 기술들에 따른 에칭에 의해 규정될 수 있다. 상기 다양한 고정 및 자유 자기층들의 증착 동안, 자기장은 상기 층의 바람직한 자화 용이축(easy magnetic axis)(즉, 유도된 이방성을 통해)을 설정하도록 제공될 수 있다. 유사하게, 후-증착 고온 어닐링 단계 동안 인가된 강한 자기장이 임의의 반강자성 고정 재료들에 대해 바람직한 용이축 및 바람직한 고정 방향을 유도하도록 사용될 수 있다.
자유 자기층(202)은 둘 이상의 안정한 자기 상태들을 갖는 강자성 재료로부터 형성된다. 예를 들어, 자유 자기층(202)은 Ni, Fe, 및 Co 원소들 중 적어도 하나를 포함하는 다양한 강자성 합금들로 형성될 수 있다. 향상된 자기, 전기, 또는 미세구조 특성들을 제공하기 위해 상기 합금들에 부가적인 원소들이 부가된다. 종래의 MRAM 디바이스들과 함께, 자유 자기 소자(202)의 자화 방향은 상기 소자의 저항을 결정한다. 실제로, 2-상태 디바이스에 대해, 자유 자기 소자(202)의 자화 방향은 고정 자기층의 자화에 평행하거나 반평행이고, "0" 비트 상태 또는 "1" 비트 상태를 나타내는 저 또는 고 저항을 유발한다. 또한, 상기 자유 자기 소자(202)는 면내(in-plane) 자화를 갖는 반면 상기 강자성 스핀 편광자는 면외(out-of-plane) 자화를 갖는다.
자유 자기층(202)은 자화의 자연적인 또는 "디폴트(default)" 축을 규정하는 자화 용이축을 갖는다. MRAM 디바이스(200)가 도전체(222)로부터 도전체(224)로 어떠한 전류도 인가되지 않은 안정 상태(steady state condition)일 때, 상기 자유 자기 소자(202)의 자화는 용이축을 따라 자연스럽게 이르게 될 것이다. MRAM 디바이스(200)는 자유 자기 소자(202)에 대해 특정한 용이 축 방향을 확립하기 위해 적절히 구성된다. 도 2의 상기 측면으로부터, 상기 자유 자기 소자(202)의 용이 축은 오른쪽 또는 왼쪽에 이른다. 실제로, MRAM 디바이스(200)는 각각의 용이 축들의 배향을 달성하기 위해, 상기 자유 자기층(202)에서 형상, 결정성, 또는 계면 이방성과 같은 이방성을 활용한다. 직교 용이 축을 따라 놓여있는 2가지 자기 상태들을 갖는 자유층들을 형성하기 위해 사용될 수 있는 일부 재료들이 강한 직교 이방성을 가져, 상기 2가지 자기 상태들은 도 2에서 업 및 다운인 것이 당업자에게 이해된다. 이러한 디바이스들에 대해, 하나 이상의 직교 고정층이 또한 사용된다.
기록 전류를 반송하는 것에 부가하여, 도전체들(222 및 224)은 또한 MRAM 디바이스(200)에 대한 데이터 판독 도전체들로서 기능한다. 이와 관련하여, MRAM 디바이스(200)의 데이터는 종래의 기술들에 따라 판독될 수 있다: MRAM 디바이스(200) 및 전극(224)을 통해 적은 전류가 흐르고, 상기 전류는 상기 MRAM 디바이스(200)의 저항이 비교적 높은지 또는 비교적 낮은지 여부를 결정하도록 측정된다. 상기 판독 전류는 상기 셀을 판독함으로써 야기된 방해들을 회피하기 위해 스핀-토크에 의해 상기 자유층을 스위칭하기 위해 필요한 전류보다 훨씬 작다.
실제로, MRAM 디바이스(200)는 대안적인 및/또는 부가적인 소자들을 채용할 수 있고, 도 2에 도시된 하나 이상의 상기 소자들은 하위 소자들(sub-elements)의 합성 구조 또는 조합으로서 실현될 수 있다. 도 2에 도시된 층들의 구체적인 배열은 본 발명의 단지 하나의 적절한 실시예를 나타낸다.
자기 소자의 상태의 변경을 결정하기 위해, 자기 저항은 충분히 높아야 한다. 저 임계 전류 밀도(Jc)와 함께 고 자기 저항을 제공하는 3가지 예시적인 실시예들이 본원에 기술된다. 2개의 터널 접합들을 갖는 구조에 대해, 상기 MR은 자유층이 상태를 변경할 때 다른 접합보다 훨씬 큰 저항 변화를 가짐으로써 하나의 접합이 저항 변화에 우세할 때 최대화된다. 이는 다른 접합보다 더 큰 MR 및 더 큰 RA를 갖는 우세한 접합을 가짐으로써 최상으로 달성된다.
본 발명에서, 우세 터널 접합의 고 MR은 다른 접합에 비해 우세 접합의 터널-장벽 계면들에서 더 높은 Fe 함량을 사용함으로써 달성된다. 층들(208, 202, 및 232)(도 2)에 의해 형성된 상기 터널 접합이 고-MR 접합이 되도록, 상기 인접한 강자성층들(202 및 232)의 표면들인, 터널 장벽(208)과 접하는 표면들은 터널 장벽(210)과 접하는 표면들보다 높은 Fe 함량을 포함해야 한다. 일 예시적인 실시예에 따라, 상기 터널 장벽(210)에 인접한 고정된 강자성층인 고정층(220)이 원자 조성으로 20% 미만의 낮은 Fe 함량 및 원자 조성으로 20%보다 큰 B 함량을 갖는 것이 바람직하고, 원자 조성으로 약 5%의 낮은 Fe 함량 및 약 25%의 B 함량을 갖는 것이 더 바람직하다. 상기 터널 장벽(208)에 인접한 고정층(232)은 원자 조성으로 20%보다 큰 Fe 함량 및 원자 조성으로 14% 내지 20%의 B 함량을 가질 수 있다.
도 3을 참조하고 다른 예시적인 실시예에 따라, 상기 디바이스(300)는 상기 터널 장벽(208)과 상기 자유 자기층(202) 사이에 적은 양의 철(Fe)의 증착을 포함한다. 얇은 Fe 계면 증착은 Fe의 연속적인 원자층을 형성할 수 있거나 결과적으로 터널 장벽(208)에 인접한 고-Fe 계면 영역(302)을 형성하는, 최종 어닐링된 구조에서 기본적인 프리 강자성 합금과 혼합될 수 있다. 도 2의 예시적인 실시예의 성분들과 유사한 도 3에 예시된 바와 같은 본 예시적인 실시예의 모든 성분들은 유사한 번호들로 지정된다는 것을 주의해야 한다. 이전에 설명된 바와 같이 고정되지 않은 SAF로서 도 3에 도시된 상기 상부 전극(204) 및 상기 하부 전극(206)은 2개의 강자성층들을 갖는 고정된 SAF이다. 상기 Fe의 증착량은 0.5Å 내지 5Å의 범위일 수 있지만, 등가의 연속하는 막 두께로 표현된, 1.5Å 내지 3Å의 범위인 것이 바람직하다(본 출원의 양수인에게 양도된 고 편광 첨가층들에 관한 미국 특허 7,098,495 참조). 고-Fe 계면 영역(302)을 형성하기 위해, 터널 장벽(208)과 상기 자유층(202) 사이의 계면에 적은 양의 순수 Fe를 부가함으로써, 자유층(202)이 대개 저-Fe, 고-B의 CoFeB 합금을 포함할 때에도 더 높은 MR 값들을 획득할 수 있다. 상기 고-Fe 계면 영역이 Fe의 연속한 원자층, Fe의 불연속층, 또는 고-Fe 합금의 계면층을 포함하든지 간에 주로 Fe 원자들로 구성된 자유층의 표면에 적어도 상기 재료의 원자층을 결과적으로 형성한다. 즉, 상기 계면 영역(302)은 원자 퍼센티지로 적어도 50%의 Fe일 것이다. 터널 장벽(208) 하에 Fe를 부가하는 것이 또한 208의 성장을 개선하고 주어진 터널 장벽 프로세스에 대해 RA를 증가시킨다. 상기 증착된 Fe는 또한 그 위에 (001) 결정학적으로-배향된(crystallographically-oriented) MgO 층의 성장을 개선한다. 바람직한 디바이스 설계는 고-RA 터널 장벽 프로세스와 결합된 터널 장벽(208) 아래에 고-Fe 계면 영역(302)을 형성함으로써 터널 장벽(208)에 의해 형성된 상기 터널 접합에 대해 고 RA 및 고 MR과 결합된, 고정층(220) 및 자유층(202)에 대해 저-RA 터널 장벽 프로세스 및 저-Fe, 고-B 합금들의 사용을 통해 터널 장벽(210)에 의해 형성된 상기 터널 접합에 대해 저 RA 및 저 MR을 갖는다. 부-Fe(Fe-rich) 표면은 예를 들어, Fe 증착 없이, CoFeB 합금의 자유층 상에서 상기 상부 터널 장벽(208)이 성장하는 경우보다 높은 직교 계면 이방성 에너지를 제공할 수 있다. 상기 직교 계면 이방성은 강한 면내 이방성을 유발하는 박막 감자(demagnetization) 이방성의 일부를 오프셋함으로써 상기 스핀-토크 스위칭 임계 전류(Ic)를 저감하기 때문에 바람직하다. 상기 계면 직교 이방성은 상기 스위칭 프로세스에 필요한 바와 같이 상기 자유층 모멘트에 대해 면외 이방성을 프로세싱하기 용이하게 함으로써 Ic를 저감시킨다.
본 발명의 다른 양태에서, 특정한 재료들을 상기 자유층으로 첨가하는 것은 터널 장벽(208)에 의해 형성된 상부 터널 접합의 MR을 증가시키고 때때로 터널 장벽(210)에 의해 형성된 하부 터널 접합의 MR을 감소시킨다는 것이 확인되었다.
여전히 다른 예시적인 실시예는 상기 자유층(202)이 제 1 부분(404)과 제 2 부분(406) 사이에 위치된 Ta 또는 Ru를 포함하는 박막층(402)을 포함하는, 도 4에 도시된 바와 같은 디바이스(400)이다. 상기 Ta 첨가층 증착은 인접한 층들 사이의 교환을 중단시킬 수 있는 연속한 Ta 층을 형성하지 않는 두께로 선택되지만, 오히려 다른 자유층 재료들을 혼합하거나 연속하지 않은 층을 형성하여 상기 인접한 강자성층들(404 및 406)이 서로 직접 교환 결합되고 전체 구조(202)는 단일 강자성 자유층으로 동작한다. 이러한 효과를 달성하기 위해 증착된 Ta의 전형적인 두께는 3.5Å 미만, 바람직하게 1Å 내지 3Å의 범위이다. Co, Fe, 또는 Ni와 합금들을 형성하는 다른 유사한 재료들, 예를 들어, V, Zr, Ti, Nb, Mo, W, Hf, Mn, 또는 Cr이 유사한 결과들을 도출할 수 있다. 상기 Ru 첨가층 두께는 반강자성 결합에 대해 연속하는 층을 유발하는 두께로 선택되지만, 강자성 결합이 필요할 때, 갭을 가질 수 있어서, 인접한 강자성층들(404 및 406)과 거의 또는 전혀 합금하지 않는, 2Å만큼 얇아진다. Ru 및 유사한 재료들에 대해, 상기 강자성층들(404 및 406)은 공지의 진동하는 교환 결합 효과에 의해 비자기층을 통해 결합되고 비-강자성 결합층들로 간주된다. 이러한 비-강자성 결합층들과 연관된 상기 결합 강도는 상기 층 두께에 의해 제어되고, 바람직하게 2Å 내지 30Å, 흔히 5Å 내지 15Å이다. 유사한 결과를 도출하는 다른 유사한 재료들은: Rh, Os, Cu, Cr, Pd, Pt, 또는 Ir을 포함한다. 도 3의 예시적인 실시예의 성분들과 유사한 도 4에 도시된 바와 같은 예시적인 실시예의 모든 성분들은 유사한 번호들로 지정된다는 것을 주의해야 한다.
도 5의 그래프(500)는 Ta 첨가(402)를 갖지 않는 상부 터널 장벽(데이터 504)과 비교하여 상기 자유층(202)에 Ta 첨가(402)를 갖는 상부 터널 장벽(502)(데이터 502) 및 Ta 첨가(402)를 갖지 않는 하부 터널 장벽(데이터 506)과 비교하여 상기 자유층(202)에 Ta 첨가(402)를 갖는 하부 터널 장벽(데이터 508)의 단일 접합에 대한 자기 저항(MR) 대 저항-면적 곱(RA)의 실험적인 데이터를 도시한다. 상기 상부 터널 장벽이 듀얼 터널 장벽 디바이스의 우세한 자기 터널 접합을 형성하는 경우, 상기 Ta 첨가(402)를 부가하는 것은 이것이 우세한 접합의 MR을 향상시키고 다른 접합의 MR을 감소시킬 수 있기 때문에 상기 디바이스의 상기 MR을 증가시킬 것으로 기대될 수 있다. 심볼들은 MgO 터널 장벽들 및 상부 터널-장벽 스택들에 대해 고-Fe 계면 영역(302)을 갖는 CoFeB 강자성층들로 이루어진 MTJ 스택들에 대해 측정된 데이터 포인트들이다. 상기 터널 장벽의 산화 도즈량을 변화시킴으로써 다양한 RA 값들이 획득된다. 듀얼-스핀-필터 구조에서 MR을 개선하기 위해, 상기 하부 접합의 MR은 하부 고정층(220)에 대해 저-Fe 합금을 사용함으로써 더 저감될 수 있다는 것을 주의한다.
도 6의 그래프(600)는 상기 Ta 첨가(402)를 갖지 않는 도 3의 구조(데이터 604)와 비교하여 상기 자유층(202)에 상기 Ta 첨가(402)를 갖는 도 4의 구조(데이터 602)에 대한 자기 저항(MR) 대 RA 데이터를 도시한다. 상기 Ta 첨가(402)는 도시된 상기 저항-면적 곱 범위에 대해 평균 약 10% 포인트 MR의 개선을 제공한다는 것을 알 수 있다.
도 7의 그래프(700)는 300℃에서 장 어닐링 후에, Ru층(402)을 갖지 않는 도 3의 구조에 대한 동일한 유형의 데이터(데이터 704)와 비교하여 상기 자유층(202)에 Ru층(402)을 갖는 도 4의 구조에 대한(데이터 702) 자기 저항(MR) 대 RA를 도시한다. 상기 Ru층(702)은 도시된 상기 저항-면적 곱 범위에 대해 30 내지 50% 포인트 MR의 개선을 제공한다는 것을 알 수 있다.
도 8은 도 2, 도 3, 및 도 4의 상기 자유층(202) 대신 사용될 수 있는 다른 예시적인 실시예에 따라 구성된 자유층(802)의 측 단면도이다. 2개의 첨가층들(812)이 강자성 재료 층들(814, 816, 820) 사이에 증착되고, 상기 첨가에 사용된 재료 및 상기 재료의 양은 도 4의 첨가층(402)에 대해 설명된 바와 같이 선택된다. Fe가 고-Fe 계면 영역(302)을 형성하기 위해 상부 강자성층(820) 상에 증착되고, 선택적인 고-Fe 계면 영역(818)이 강자성층(814)을 증착하기 전에 터널 장벽(210) 상에 Fe를 증착함으로써 하부 터널 장벽(210) 상에 형성된다. 2개의 첨가층들만이 도시되지만, 부가적인 이러한 층들이 상기 자유층(802) 내에 형성될 수 있다. 바람직한 실시예에서, 두 첨가층들(812)은 상기 층들이 연속적이지 않고 상기 강자성층들(814, 816, 820) 간의 교환 결합을 중단하지 않지만, 연속-막-등가-재료의 0.5Å 내지 3.5Å을 포함하는 Ta 증착을 포함한다. 최종적인 구조에서, Ta 증착 영역들(812)은 부-Ta 강자성 합금의 박막 또는 상기 강자성 재료들 사이의 평면에 놓인 Ta의 불연속 영역들이다. 상기 부가적인 Ta는 상기 합성 자유층 재료의 자화를 감소시키고, Ta 첨가없이 동일한 CoFeB 합금의 박막층들보다 더 양호한 자기 특성들을 유발하는 바람직한 자기 모멘트에 대해 더 두꺼운 자유층들을 가능하게 한다. 제 2 바람직한 실시예에서, 상기 첨가층들(812) 중 하나는 상기에 설명된 바와 같이 Ta를 포함하고 다른 하나는 도 4의 층(402)에 대해 상기 설명된 바와 같이 선택된 두께로 Ru를 포함한다. 최적화된 결합 강도를 갖는 Ru 첨가층은 감소된 스위칭 전류를 제공하는 반면(미국 특허 공개 2009/0096042에 기술된 바와 같이) 바람직한 감소된 자화 및 본 발명의 다른 첨가층 및 부-Fe 표면층에 의해 제공된 직교 이방성을 결합한다. 강자성층들(814, 816, 및 820)은 동일한 두께 또는 재료일 필요는 없지만, 최적의 성능을 위해 바람직한 상이한 재료들 및 조성들 및 두께들을 포함할 수 있다는 것을 주의한다. 강자성층들(814, 816, 및 820)은 원자 조성으로 10% 미만의 Fe 및 14%보다 큰 B를 갖는 CoFeB 합금의 박막 증착이 바람직하고, 5%의 Fe 및 25%의 B가 가장 바람직하고, 각 증착은 상기 자유층(802)에 대해 바람직한 총 자기 모멘트를 획득하기 위해 필요한 5Å 내지 20Å의 범위이다.
도 3의 고-Fe 계면 영역(302)에 대해 이전에 설명된 바와 같이, 도 8의 상기 고-Fe 계면 영역들(302 및 818)은 주로 Fe 원자들로 구성된 상기 자유층의 표면에서 적어도 재료의 원자층을 유발하는, 연속하는 Fe 원자층, Fe의 불연속층, 또는 고-Fe 합금의 계면층을 포함할 수 있다. 즉, 상기 고-Fe 계면 영역들(302 및 818)은 원자 퍼센티지로 적어도 50%의 Fe일 수 있다. 상기 부-Fe 계면 영역들은 상기 상부 터널 장벽(208)이 상기 Fe 증착 없이 표면 상에서 성장하는 경우보다 높은 직교 계면 이방성 에너지를 제공할 수 있다.
도 9는 상기 하부 전극(206)(도 3)이 도 3의 상기 하부 터널 장벽(210)과 접하는 강자성 고정층(220)을 포함하고 도 3의 상기 상부 전극(204)은 비-강자성 재료(930)로 대체되는 예시적인 실시예에 따라 구성된 MRAM 디바이스(900)의 측 단면도이다. 이러한 더블-터널-장벽 구조는 한 측면 상에서만 상기 터널링 전자들을 편광하는 강자성층을 갖기 때문에 듀얼 스핀 필터가 아니다. 그러나, 터널 장벽(208)에 의해 형성된 상부 터널 접합이 상부 전극(930)이 강자성이 아니더라도, 상기 자유층을 스위칭하기 위해 필요한 임계 전류(Ic)의 상당한 저감을 가능하게 한다는 것을 알았다. 상기 개선은 도 8의 디바이스(802)에 대해 설명된 바와 같이 터널 장벽(208)을 통한 상기 전자들의 터널링으로 인한 상기 자유층의 자기 가열 및 상기 자유층(202)과 상기 상부 터널 장벽(208)의 표면 간의 계면으로부터 기인하는 직교 계면 이방성으로부터 발생할 수 있다. 상부 전극(930)이 강자성이 아니기 때문에, 터널 장벽(208)에 의해 형성된 접합에 대한 MR은 0이고 이러한 접합은 상기 더블-터널-장벽 디바이스에서 비-우세 접합일 수 있다. 디바이스(900)의 최대 MR에 대해, 터널 장벽(208)에 의해 형성된 상기 터널 접합의 저항은 터널 장벽(210)에 의해 형성된 우세한 접합보다 훨씬 작아야 한다. 상기 장벽(210)의 RA는 장벽(208)의 RA보다 적어도 2배 이상이어야 하고, 가장 바람직하게 4배 이상이다. 상기 더블-장벽 구조(900)는 상기 듀얼 스핀 필터 구조들(200, 300, 및 400)의 많은 이익들을 제공하지만, 더 간단하고 얇은 상부 전극을 갖고, 재료 스택이 디바이스들로 훨씬 쉽게 패터닝되게 하기 때문에 유용하다. 그러나, 상기 비-강자성 상부 전극(930)에 대한 재료들의 선택 및 상기 상부 터널 장벽(208)을 형성하기 위한 프로세스는 이하에 설명된 디바이스들의 적절한 기능성에 중요하다. 더블-장벽 구조(900)의 추가 이익은 상기한 바와 같이 저 RA를 갖고 자기 저항을 갖지 않는 상기 상부 터널 접합이 상기 우세한 하부 터널 접합에 대향하는 저항 변화를 발생시키지 않아, 듀얼 스핀 필터 디바이스들(200, 300, 및 400)에 비해 상기 디바이스(900)에 대해 더 높은 MR을 유발한다는 것이다.
디바이스(900)에서 강자성층(201) 및 표면층(302)을 포함하는 상기 자유층(202)은 도 8에 도시되고 상기에 설명된 바와 같이 자유층(802)인 것이 가장 바람직하다. 바람직한 실시예에서, 상기 강자성층들은 CoFeB 합금이다. 선택적이고 가장 바람직하게, 고-Fe 계면 영역(818)은 터널 장벽(210) 상에 Fe를 증착함으로써 터널 장벽(210) 상에 형성된다. 바람직하게 박막 Fe층이 상기 상부 터널 장벽(208) 아래에 상기 고-Fe 계면 영역(302)을 형성하기 위해 최종 강자성층의 상부에 증착된다. 터널 장벽(208)에 의해 형성된 상기 터널 접합이 상기 비-강자성 상부 전극(930)으로 인해 MR을 거의 또는 전혀 갖지 않고, 이러한 Fe 증착은 듀얼 스핀 필터 구조들에 대한 것과 같이 MR에 영향을 주지 않지만, 상기 자유층(202)과 상기 터널 장벽(208) 사이의 계면에서 직교 자기 이방성을 촉진할 뿐만 아니라 터널 장벽(208)에 대한 고품질 MgO의 성장을 촉진한다는 것을 알 수 있다. 상기 자유층(802)을 사용하는 900의 상기 MTJ 스택은 상기 자유층(802) 및 상기 더블 터널 장벽 디바이스(900)의 모든 이익을 제공한다.
터널 장벽(208)과 상기 상부 전극(930) 사이의 계면은 매우 고품질이어서 터널 장벽(208)에 의해 형성된 상기 터널 접합은 터널링 전류의 결함들, 쇼트, 및 과도한 공간적 변화로부터 자유로운 것이 바람직하다. 고품질 계면을 형성하기 위해, 터널 장벽(208) 아래의 재료이기 때문에 상부 전극(930)에 대한 재료의 선택이 중요하다. 상기 터널 장벽(208)과 접하는 재료는 상기 터널 장벽 유전체, 전형적으로 MgO와 뚜렷한 계면을 가능하게 하는 특성들을 가져야 한다. Fe 및 Co가 이러한 뚜렷한 계면들을 형성하기 때문에, 이들 재료들 및 이들 재료들에 기반한 합금들은 이들이 매우 얇다면, 바람직하게, 15Å 이하의 증착된 강자성 합금 및 상기 디바이스의 동작 온도 범위에서 결과적인 층이 강자성이 아닌 포인트로 이들 강자성을 억제하도록 그 위에 증착된 Ta 또는 유사한 재료의 층이 비-강자성 상부 전극(930)으로 사용될 수 있다. 이러한 Fe 및 Co 합금들의 예들은 Fe, Co, CoFe, 및 B, C, Ta, Ti, V, Nb, Zr, W, Hf, Cr, Mo, 및 Mn을 포함하는 합금들을 포함한다. 이들의 강자성을 억제하기 위해 이들 재료들에 증착될 층들의 예들은 Ta, Ti, V, Nb, Zr, W, Hf, Cr, Ru, Mo, 및 Mn을 포함한다. 대안적으로 상기 유전체와 뚜렷한 계면을 형성하는 비-강자성 재료는 터널 장벽(208) 상에 증착될 수 있고, 선택적으로 상기한 재료 조합들 중 하나가 이어질 수 있다. 비-강자성층을 사용하는 것의 이익은 먼저 상기 계면에서 임의의 잔여 강자성 재료와 연관될 수 있는 상기 자유층으로의 임의의 자기 결합 및 MR을 제거하는 것이다. 상기 비-강자성층 위에 상기 Fe 또는 Co 합금들 중 하나를 포함하는 것의 이익은 또한 상기 MTJ 스택과 상기 상부 접속(224)으로부터의 재료들 사이의 상호 확산에 매우 강한 비정질층을 제공하는 것이다. 이러한 상부 전극들(930)의 예들은: Ru, Ru/Ta, CoFeB(<15Å)/Ta, 및 Ru/CoFeB(<15Å)/Ta를 포함한다.
도 3의 디바이스(300), 도 8의 자유층(802) 및 도 9의 디바이스(900)와 관련하여 상기에 설명된 바와 같이, MgO와의 계면의 부-Fe 표면은 상기 Fe 증착(302)을 적용하지 않고, 상기 MgO가 상기 자유층으로 사용된 전형적인 CoFeB 합금과 접하는 경우보다 더 높은 직교 계면 이방성 에너지를 제공할 수 있다. 면내 자화 용이축들을 갖는 MTJ 디바이스들에 대해, 상기 직교 계면 이방성은 강한 면내 이방성을 유발하는 일부 박막 감자 이방성을 오프셋함으로써 상기 스핀-토크 스위칭 임계 전류(Ic)를 저감시킨다. 상기 계면 직교 이방성은 상기 스위칭 프로세스에 필요한 면외에서 상기 자유층 모멘트를 용이하게 프로세싱하도록 함으로써 Ic를 저감시킨다. 그러나, 상기 계면 이방성이 충분히 높고, 상기 강자성층의 모멘트가 충분히 낮으면, 상기 직교 계면 이방성에 대해 결과적으로 직교 용이 축을 갖는 막이 되는, 면내 박막 감자 이방성을 극복할 수 있게 한다. 본 발명의 부가적인 실시예는 더블 터널 장벽 구조 또는 듀얼 스핀 필터 구조에 직교 용이 축을 갖기에 충분히 강한 직교 이방성 및 낮은 자기 모멘트를 갖도록 설계된 도 8의 자유층(802) 또는 도 4의 상기 자유층(202)을 채용한다. 이 경우, 상기 자유층의 2가지 안정 상태들은 터널 장벽(208) 상부로 향하거나 터널 장벽(210) 하부로 향하는 평면에 직교하도록 지향된 자화 벡터를 가질 것이다. 반강자성 고정층을 갖거나 갖지 않는 유사한 층들이 직교 자화를 갖는 상기 하부 및 상부 전극들의 전체 또는 일부를 형성하도록 사용될 수 있다.
도 10은 고 자기 저항 및 저 임계 전류 밀도를 갖는 MRAM 디바이스를 제조하기 위한 프로세스(1000)의 예시적인 실시예를 도시하는 흐름도이다. 프로세스(1000)는 임의의 수의 부가적인 또는 대안적인 업무들을 포함할 수 있고, 도 10에 도시된 업무들은 도시된 순서대로 수행될 필요는 없고, 프로세스(1000)는 본원에 상세히 설명되지 않은 부가적인 기능성을 갖는 더 포괄적인 절차 또는 프로세스로 통합될 수 있다는 것이 이해될 것이다. 또한, 도 10에 도시된 하나 이상의 업무들은 의도된 전체 기능성이 훼손되지 않고 유지되는 한 상기 프로세스(1000)의 실시예로부터 생략될 수 있다.
스핀-토크 자기 저항 소자를 형성하기 위한 상기 방법(1000)은: 제 1 전극을 형성하는 단계(1002); 상기 제 1 전극 위에 제 1 터널 장벽을 형성하는 단계(1004); 제 1 자기 터널 접합을 형성하기 위해 상기 제 1 터널 장벽 위에 자유 자기층을 형성하는 단계로서, 상기 제 1 자기 터널 접합은 0 및 제 1 RA보다 큰 MR을 갖는, 상기 자유 자기층 형성 단계(1006); 상기 자유층 위에 제 2 터널 장벽을 형성하는 단계(1008); 및 제 2 자기 터널 접합을 형성하기 위해 상기 제 2 터널 장벽 위에 제 2 전극을 형성하는 단계로서, 상기 제 2 자기 터널 접합은 0 및 제 2 RA 이상의 제 2 MR을 갖고, 상기 제 2 MR은 1/2 제 1 MR 미만이고, 상기 제 2 RA는 1/2 제 1 RA 미만, 상기 제 2 전극 형성 단계(1010)를 포함한다. 상기 층들을 형성하는 단계는 전형적으로 이온 빔 스퍼터링 및 마그네트론 스퍼터링과 같은 물리적 진공 증착 기술들을 포함하지만 이들로 제한되지 않는, 당업계에 공지된 박막 증착 프로세스를 수반한다. 상기 터널 장벽층들과 같은 박막 절연층들을 형성하는 단계는 무선 주파수(RF) 스퍼터링에 의해, 또는 산소 플라즈마 산화, 산소 라디칼 산화 또는 저압 산소 환경으로의 노출에 의한 자연 산화와 같은 산화 단계 후의 금속 박막의 증착에 의해서와 같이, 산화물 타겟으로부터 물리적 진공 증착을 수반할 수 있다. 디바이스들은 전형적으로 집적 회로 제작 및 자기 저항 센서 제작 분야에 공지된 포토리소그래피 및 에칭 단계들에 의해 규정된다.
도 11을 참조하면, 첨가층 및 Fe 증착을 포함하는 듀얼 터널 장벽 구조를 형성하기 위한 방법은 기판 위에 제 1 전극을 형성하는 단계로서, 상기 제 1 전극은 제 1 고정 자기층을 포함하는, 상기 제 1 전극 형성 단계(1102), 상기 제 1 고정 자기층 상에 제 1 터널 장벽을 형성하는 단계(1104), 제 1 자기 저항 및 제 1 저항-면적 곱을 갖는 제 1 자기 터널 접합을 생성하기 위해 상기 제 1 터널 장벽 상에 자유층을 형성하는 단계로서, 제 1 강자성 부분을 증착하는 단계, 4Å 미만의 두께에 대응하는 양의 비-강자성 재료를 증착하는 단계, 제 2 강자성 부분을 증착하는 단계 및 5Å 이하의 두께에 대응하는 양의 철을 증착하는 단계들을 포함하고, 상기 비-강자성 재료는 Ta, Nb, Hf, Zr, Ti, W, Cr, 및 Mn 중 적어도 하나를 포함하는, 상기 자유층 형성 단계(1106)를 포함한다. 상기 자유층 상에 제 2 터널 장벽이 형성되고(1108), 상기 제 2 터널 장벽 상에 제 2 전극이 형성되고(1110), 상기 제 2 전극은 제 2 자기 저항 및 제 2 저항-면적 곱을 갖는 제 2 자기 터널 접합을 생성하기 위해 상기 제 2 터널 장벽과 접하는 제 2 고정 자기층을 포함하고, 상기 제 2 자기 저항의 크기는 상기 제 1 자기 저항의 적어도 2배이고 상기 제 2 저항-면적 곱의 크기는 상기 제 1 저항-면적 곱의 적어도 2배이다.
도 12를 참조하면, 결합 첨가층 및 Fe 증착을 포함하는 듀얼 터널 장벽 구조를 형성하기 위한 방법으로서, 기판 위에 제 1 전극을 형성하는 단계로서, 상기 제 1 전극은 제 1 고정 자기층을 포함하는, 상기 제 1 전극 형성 단계(1202), 상기 제 1 고정 자기층 상에 제 1 터널 장벽을 형성하는 단계(1204), 제 1 자기 저항 및 제 1 저항-면적 곱을 갖는 제 1 자기 터널 접합을 생성하기 위해 상기 제 1 터널 장벽 상에 자유층을 형성하는 단계로서, 제 1 강자성 부분을 증착하는 단계, 2Å 내지 30Å의 두께에 대응하는 양의 비-강자성 재료를 증착하는 단계, 제 2 강자성 부분을 증착하는 단계, 및 5Å 이하의 두께에 대응하는 양의 철을 증착하는 단계들을 포함하고, 상기 비-강자성 결합 재료는 Ru, Rh, Ir, Pt, Pd, Cu, Cr, 및 Os 중 적어도 하나를 포함하는, 상기 자유층 형성 단계(1206)를 포함한다. 제 2 터널 장벽이 상기 자유층 상에 형성되고(1208), 상기 제 2 터널 장벽 상에 제 2 전극이 형성되고(1210), 상기 제 2 전극은 제 2 자기 저항 및 제 2 저항-면적 곱을 갖는 제 2 자기 터널 접합을 생성하도록 상기 제 2 터널 장벽과 접하는 제 2 고정 자기층을 포함하고, 상기 제 2 자기 저항의 크기는 제 1 자기 저항의 적어도 2배이고 상기 제 2 저항-면적 곱의 크기는 상기 제 1 저항-면적 곱의 적어도 2배이다.
도 13을 참조하면, 상기 제 2 터널 장벽과 접하는 비-강자성층 및 선택적인 Fe 증착을 포함하는 더블 터널 장벽 구조를 형성하는 방법으로서, 기판 위에 제 1 전극을 형성하는 단계로서, 상기 제 1 전극은 제 1 고정 자기층을 포함하는, 상기 제 1 전극 형성 단계(1302), 상기 제 1 고정 자기층 상에 제 1 터널 장벽을 형성하는 단계(1304), 제 1 자기 저항 및 제 1 저항-면적 곱을 갖는 제 1 자기 터널 접합을 생성하도록 상기 제 1 터널 장벽 상에 자유층을 형성하는 단계로서, 제 1 강자성 부분을 증착하는 단계, 상당한 양의 비-강자성 재료를 증착하는 단계, 제 2 강자성 부분을 증착하는 단계 및 5Å 이하의 두께에 대응하는 양의 철을 선택적으로 증착하는 단계를 포함하고, 상기 비-강자성 재료는 상기 제 1 및 제 2 강자성 부분들 간의 자기 교환 결합을 유발하는 양을 포함하는, 상기 자유층 형성 단계(1306)를 포함한다. 상기 자유층 상에 제 2 터널 장벽이 형성되고(1308), 상기 제 2 터널 장벽 상에 제 2 전극이 형성되고(1310), 상기 제 2 전극은 자기 저항을 갖지 않고 제 2 저항-면적 곱을 갖는 제 2 자기 터널 접합을 생성하기 위해 상기 제 2 터널 장벽과 접하는 비-강자성 층을 포함하고, 상기 제 2 저항-면적 곱의 크기는 상기 제 1 저항-면적 곱의 1/2미만이다.
요약하면, 고-자기 저항 터널 장벽에 Fe, 자유층과 상부 터널 장벽 사이에 Fe층, 및 Ta를 포함하는 중간층 또는 자유층의 제 1 및 제 2 부분들 사이의 Ru 결합 중간층과 같은 자유층 내의 비-강자성 전이 금속을 포함하는 부분의 포함에 기초하여 MR이 개선되는 자기 소자 및 이의 제조 방법이 개시된다.
적어도 하나의 예시적인 실시예가 상술한 상세한 설명에 제공되지만, 많은 수의 변형들이 존재한다는 것이 이해될 것이다. 상기 예시적인 실시예 또는 예시적인 실시예들은 단지 예들이고, 본 발명의 상기 범위, 적용 가능성, 또는 구성으로 어떠한 방식으로도 제한하는 것으로 의도되지 않는다는 것이 또한 이해될 것이다. 오히려, 상술한 상세한 설명은 첨부된 청구항들에 언급된 본 발명의 범위로부터 벗어나지 않고 예시적인 실시예에 기술된 소자들의 기능 및 배치에 다양한 변화들이 생길 수 있다는 것이 이해되는, 본 발명의 예시적인 실시예를 구현하기 위한 편리한 로드맵을 당업자에게 제공할 것이다.

Claims (51)

  1. 평면을 규정하는 표면을 갖는 기판 상에 형성된 스핀-토크 자기 저항 메모리 소자(spin-torque magnetoresistive memory element)에 있어서,
    상기 기판 위에 형성된 강자성 재료(ferromagnetic material)를 포함하는 제 1 전극;
    비-강자성 재료(non-ferromagnetic material)를 포함하는 제 2 전극;
    자유 자기층(free magnetic layer);
    제 1 자기 저항비(magnetoresistance ratio) 및 제 1 저항-면적 곱(resistance-area product)을 갖는 제 1 터널 접합을 형성하기 위해 상기 자유 자기층과 상기 제 1 전극 사이에 위치된 제 1 터널 장벽; 및
    제 2 자기 저항비 및 제 2 저항-면적 곱을 갖는 제 2 터널 접합을 형성하기 위해 상기 자유 자기층과 상기 제 2 전극 사이에 위치된 제 2 터널 장벽을 포함하고, 상기 제 2 전극의 비-강자성 재료는 상기 제 2 터널 장벽 상에 배치되고, 상기 제 2 터널 접합의 상기 제 2 자기 저항비는 제로(zero)인, 스핀-토크 자기 저항 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 제 1 자화 벡터를 갖는 제 1 강자성 스핀 편광자를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 전극은 강자성 스핀 편광자를 포함하고 상기 제 2 전극은 (i) 상기 비-강자성 재료를 포함하는 제 1 부분 및 (ii) 상기 강자성 재료의 제 2 부분을 포함하고, 상기 제 2 부분은 상기 제 2 터널 장벽과 접촉하는 측면에 대향하는 상기 비-강자성 재료의 측면 상에 배치되는, 스핀-토크 자기 저항 메모리 소자.
  4. 제 2 항에 있어서,
    상기 제 1 전극은 상기 제 2 전극보다 높은 Fe 함량을 갖는 강자성 재료를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 전극들은 CoFeB를 포함하고 상기 제 2 전극은 원자 조성으로 20% 미만의 Fe 및 원자 조성으로 14%보다 큰 B를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  6. 제 1 항에 있어서,
    상기 자유 자기층은,
    CoFeB 층을 포함하는 제 1 부분; 및
    상기 제 1 부분과 상기 제 1 부분 미만의 두께를 갖는 상기 제 1 터널 장벽 사이에 재료로 구성된 제 2 부분을 포함하고, 상기 재료는 원자 조성으로 50%보다 큰 Fe를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  7. 제 6 항에 있어서,
    상기 자유 자기층은 상기 제 1 부분과 상기 제 1 부분 미만의 두께를 갖는 상기 제 2 터널 장벽 사이에 재료를 포함하는 제 3 부분을 더 포함하고, 상기 재료는 원자 조성으로 50%보다 큰 Fe를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  8. 제 1 항에 있어서,
    상기 자유 자기층은 원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금을 포함하는, 스핀-토크 자기 저항 메모리 소자.
  9. 제 1 항에 있어서,
    상기 자유 자기층은,
    제 1 강자성 재료로 구성된 제 1 부분;
    제 2 강자성 재료로 구성된 제 2 부분; 및
    상기 제 1 부분과 제 2 부분들 사이에 증착되고 상기 제 1 부분과 제 2 부분을 강자성 결합하는 4Å 미만에 대응하는 양의 Ta, Nb, V, Hf, Zr, Ti, W, Mo, Cr 및 Mn 중 적어도 하나를 포함하는 제 3 부분을 포함하는, 스핀-토크 자기 저항 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제 1 강자성 재료 및 상기 제 2 강자성 재료는 B와 적어도 하나의 Co 및 Fe와의 합금을 포함하는, 스핀-토크 자기 저항 메모리 소자.
  11. 제 9 항에 있어서,
    상기 제 1 강자성 재료 및 상기 제 2 강자성 재료는 원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금들을 포함하고, 상기 자유 자기층은 상기 제 1 부분 및 상기 제 2 부분의 각각 미만의 두께를 갖는 상기 제 1 터널 장벽에 인접한 제 4 부분을 포함하고, 상기 제 4 부분은 원자 조성으로 50%보다 큰 Fe를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  12. 제 1 항에 있어서,
    상기 자유 자기층은,
    원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금들을 포함하는 제 1 강자성 재료로 구성된 제 1 부분;
    원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금들을 포함하는 제 2 강자성 재료로 구성된 제 2 부분;
    상기 제 1 및 제 2 부분들 사이에 위치되고 증착된 재료의 2Å 내지 30Å에 대응하는 양의 Ru, Rh, Ir, Pt, Pd, Cu, Cr, 및 Os 중 적어도 하나를 포함하는 제 3 부분; 및
    원자 조성으로 50%보다 큰 Fe를 포함하는 상기 제 1 터널 장벽과 상기 제 1 부분 사이에 위치된 층을 포함하고,
    상기 제 1 부분 및 상기 제 2 부분은 서로 상기 제 3 부분에 의해 강자성 또는 반-강자성 결합되는, 스핀-토크 자기 저항 메모리 소자.
  13. 제 9 항에 있어서,
    상기 자유 자기층은,
    제 3 강자성 재료로 구성된 제 4 부분;
    상기 제 2 부분과 상기 제 4 부분 사이에 증착된 재료의 4Å 미만에 대응하는 양의 Ta, Nb, V, Hf, Zr, Ti, W, Mo, Cr 및 Mn 중 적어도 하나를 포함하는 제 2 비-강자성 재료를 포함하고 상기 제 2 부분과 상기 제 4 부분을 강자성 결합한 제 5 부분을 더 포함하는, 스핀-토크 자기 저항 메모리 소자.
  14. 제 9 항에 있어서,
    상기 자유 자기층은,
    제 3 강자성 재료로 구성된 제 4 부분;
    상기 제 2 부분과 상기 제 4 부분 사이에 증착된 재료의 2Å 내지 30Å에 대응하는 양의 Ru, Rh, Ir, Pt, Pd, Cu, Cr, 및 Os 중 적어도 하나를 포함하는 제 5 부분을 더 포함하고,
    상기 제 2 부분 및 상기 제 4 부분은 서로 상기 제 5 부분에 의해 강자성 또는 반-강자성 결합되는, 스핀-토크 자기 저항 메모리 소자.
  15. 제 13 항에 있어서,
    상기 제 1 강자성 재료 및 상기 제 2 강자성 재료는 B와 적어도 하나의 Co 및 Fe와의 합금들인, 스핀-토크 자기 저항 메모리 소자.
  16. 제 13 항에 있어서,
    상기 제 1 강자성 재료, 상기 제 2 강자성 재료, 및 제 3 강자성 재료는 원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금들을 포함하고;
    상기 자유 자기층은 각각의 상기 제 1 부분, 상기 제 2 부분, 및 상기 제 4 부분 미만의 두께를 갖는 상기 제 1 터널 장벽에 인접한 제 1 층을 더 포함하고, 상기 제 1 층은 원자 조성으로 50%보다 큰 Fe를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  17. 제 16 항에 있어서,
    상기 자유 자기층은 각각의 상기 제 1 부분, 상기 제 2 부분, 및 상기 제 4 부분 미만의 두께를 갖는 상기 제 2 터널 장벽에 인접한 제 2 층을 더 포함하고, 상기 제 2 층은 원자 조성으로 50%보다 큰 Fe를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  18. 제 1 항에 있어서,
    상기 제 1 및 제 2 터널 장벽들은 MgO를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  19. 제 1 항에 있어서,
    상기 제 2 전극의 상기 비-강자성 재료는 하나 이상의 Ru, Os, Rh, Ir, Pd, 및 Pt를 포함하는, 스핀-토크 자기 저항 메모리 소자.
  20. 제 1 항에 있어서,
    도전체층으로서, 상기 제 2 전극이 상기 도전체층과 상기 제 2 터널 장벽 사이에 위치하는, 상기 도전체층; 및
    상기 비-강자성 재료와 상기 도전체층 사이에 위치된 비정질 금속층을 더 포함하는, 스핀-토크 자기 저항 메모리 소자.
  21. 제 20 항에 있어서,
    상기 비정질 금속층은 Co 및 Fe 중 적어도 하나와 B, C, Si, Ta, V, Nb, 및 Zr 중 적어도 하나를 포함하는 합금을 포함하는, 스핀-토크 자기 저항 메모리 소자.
  22. 제 1 항에 있어서,
    상기 자유 자기층의 자화 용이축(easy magnetic axis) 및 상기 제 1 전극의 자화 용이축은 상기 평면에 직교하는, 스핀-토크 자기 저항 메모리 소자.
  23. 제 9 항에 있어서,
    제 1 직교 이방성은 상기 자유 자기층과 상기 제 1 터널 장벽 간의 계면과 연관되고 제 2 직교 이방성은 상기 자유 자기층과 상기 제 2 터널 장벽 간의 계면과 연관되고, 총 계면 이방성은 상기 제 1 전극으로 또는 상기 제 1 전극으로부터 상기 평면에 직교하도록 지향된 자화 벡터(magnetization vector)를 갖는 두가지 자기 안정 상태들을 유발하는 상기 자유 자기층의 직교 용이축 이방성을 유도하는, 스핀-토크 자기 저항 메모리 소자.
  24. 제 12 항에 있어서,
    제 1 직교 이방성은 상기 자유 자기층과 상기 제 1 터널 장벽 간의 계면과 연관되고 제 2 직교 이방성은 상기 자유 자기층과 상기 제 2 터널 장벽 간의 계면과 연관되고, 총 계면 이방성은 상기 제 1 전극으로 또는 상기 제 1 전극으로부터 상기 평면에 직교하도록 지향된 자화 벡터를 갖는 두가지 자기 안정 상태들을 유발하는 상기 자유 자기층의 직교 용이축 이방성을 유도하는, 스핀-토크 자기 저항 메모리 소자.
  25. 제 2 항에 있어서,
    상기 자유 자기층은 상기 제 1 강자성 스핀 편광자의 상기 제 1 자화 벡터에 직교인 제 2 자화 벡터를 갖고, 상기 자유 자기층은 면내 자화(in-plane magnetization)를 갖는 반면 상기 제 1 전극의 상기 제 1 강자성 스핀 편광자는 면외 자화(out-of-plane magnetization)를 갖는, 스핀-토크 자기 저항 메모리 소자.
  26. 평면을 규정하는 표면을 갖는 기판 상에 스핀-토크 자기 저항 메모리 소자를 형성하는 방법에 있어서,
    상기 기판 위에 강자성 재료를 포함하는 제 1 전극을 형성하는 단계;
    상기 제 1 전극 위에 제 1 터널 장벽을 형성하는 단계;
    상기 제 1 터널 장벽 위에 자유 자기층을 형성하여, 제 1 자기 저항비 및 제 1 저항-면적 곱을 갖는 제 1 터널 접합을 형성하는 단계;
    상기 자유 자기층 위에 제 2 터널 장벽을 형성하는 단계; 및
    상기 제 2 터널 장벽 위에 제 2 전극을 형성하는 단계를 포함하고, 상기 제 2 전극을 형성하는 단계는 상기 제 2 터널 장벽 상에 비-강자성 재료를 형성하는 단계를 포함하여, 제 2 자기 저항비가 제로인 제 2 터널 접합을 형성하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  27. 제 26 항에 있어서,
    상기 제 1 전극을 형성하는 단계는 제 1 자화 벡터를 갖는 제 1 강자성 스핀 편광자를 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  28. 제 26 항에 있어서,
    상기 제 2 전극을 형성하는 단계는 상기 제 2 전극의 비-강자성 재료상에 강자성 재료를 형성하는 단계를 더 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  29. 제 27 항에 있어서,
    상기 제 1 전극을 형성하는 단계는 상기 제 2 전극보다 높은 Fe 함량을 갖는 강자성 재료를 갖는 상기 제 1 전극을 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 전극들을 형성하는 단계는 CoFeB로 형성하는 단계를 포함하고, 상기 제 2 전극을 형성하는 단계는 원자 조성으로 20% 미만의 Fe 및 원자 조성으로 14%보다 큰 B로 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  31. 제 26 항에 있어서,
    상기 자유 자기층을 형성하는 단계는,
    CoFeB 층을 포함하는 제 1 부분을 형성하는 단계; 및
    상기 제 1 부분과 상기 제 1 터널 장벽 사이에 Fe 재료의 5Å 이하의 두께에 대응하는 양의 Fe로 구성된 제 2 부분을 증착하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  32. 제 31 항에 있어서,
    상기 제 1 부분과 상기 제 2 터널 장벽 사이에 Fe 재료의 5Å 이하의 두께에 대응하는 양의 Fe로 구성된 제 3 부분을 증착하는 단계를 더 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  33. 제 26 항에 있어서,
    상기 자유 자기층을 형성하는 단계는 원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금을 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  34. 제 26 항에 있어서,
    상기 자유 자기층을 형성하는 단계는,
    제 1 강자성 재료로 구성된 제 1 부분을 형성하는 단계;
    Ta, Nb, Hf, Zr, Ti, W, Cr, 및 Mn 중 적어도 하나를 포함하고 4Å 미만의 막 두께에 대응하는 양의 비-강자성 재료를 증착하는 단계;
    제 2 강자성 재료로 구성된 제 2 부분을 형성하는 단계; 및
    5Å 이하의 막 두께에 대응하는 양의 철을 상기 제 2 부분 상에 증착하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  35. 제 34 항에 있어서,
    상기 제 1 강자성 재료 및 상기 제 2 강자성 재료를 형성하는 단계는 B와 적어도 하나의 Co 및 Fe와의 합금을 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  36. 제 34 항에 있어서,
    상기 제 1 강자성 재료 및 상기 제 2 강자성 재료를 형성하는 단계는 원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금들을 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  37. 제 26 항에 있어서,
    상기 자유 자기층을 형성하는 단계는,
    원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금들을 포함하는 제 1 강자성 재료로 구성된 제 1 부분을 형성하는 단계;
    Ru, Rh, Ir, Pt, Pd, Cu, Cr, 및 Os 중 적어도 하나를 포함하고 2Å 내지 30Å의 막 두께에 대응하는 양의 비-강자성 재료를 증착하는 단계;
    원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B의 원자 조성을 갖는 CoFeB 합금들을 포함하는 제 2 강자성 재료로 구성된 제 2 부분을 형성하는 단계; 및
    증착된 재료의 5Å 이하의 막 두께에 대응하는 양의 Fe를 증착하는 단계를 포함하고,
    상기 제 1 부분 및 상기 제 2 부분은 서로 상기 비-강자성 재료에 의해 강자성 또는 반-강자성 결합되는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  38. 제 34 항에 있어서,
    상기 자유 자기층은,
    Ru, Rh, Ir, Pt, Pd, Cu, Cr, 및 Os 중 적어도 하나를 포함하고 2Å 내지 30Å의 막 두께에 대응하는 양으로 상기 제 2 강자성 재료 상에 제 2 비-강자성 재료를 증착하는 단계; 및
    상기 제 2 비-강자성 재료 상에 제 3 강자성 재료로 구성된 제 3 부분을 형성하는 단계를 더 포함하고,
    상기 제 2 부분 및 상기 제 3 부분은 서로 상기 제 2 비-강자성 재료에 의해 강자성 또는 반-강자성 결합되는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  39. 제 34 항에 있어서,
    상기 자유 자기층은,
    Ta, Nb, Hf, Zr, Ti, W, Cr, 및 Mn 중 적어도 하나를 포함하고 증착된 재료의 4Å 미만에 대응하는 양의 상기 제 2 강자성 재료 상에 제 2 비-강자성 재료를 증착하는 단계; 및
    제 3 강자성 재료로 구성된 제 3 부분을 형성하는 단계를 더 포함하고,
    상기 제 2 부분 및 상기 제 3 부분은 강자성 결합된, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  40. 제 39 항에 있어서,
    상기 제 1 강자성 재료, 상기 제 2 강자성 재료, 및 상기 제 3 강자성 재료를 형성하는 단계는 B와 적어도 하나의 Co 및 Fe와의 합금들을 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  41. 제 40 항에 있어서,
    B와 Co 및 Fe 중 적어도 하나의 합금들을 형성하는 단계는 원자 조성으로 20% 미만의 Fe 및 19%보다 큰 B를 갖는 CoFeB 합금들을 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  42. 제 26 항에 있어서,
    상기 제 1 및 제 2 터널 장벽들을 형성하는 단계는 MgO를 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  43. 제 26 항에 있어서,
    상기 제 2 전극의 상기 비-강자성 재료를 형성하는 단계는 하나 이상의 Ru, Os, Rh, Ir, Pd, 및 Pt를 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  44. 제 26 항에 있어서,
    상기 제 2 전극 위에 도전체층을 형성하는 단계; 및
    상기 비-강자성 재료와 상기 도전체층 사이에 비정질 금속층을 형성하는 단계를 더 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  45. 제 44 항에 있어서,
    상기 비정질 금속층을 형성하는 단계는 Co 및 Fe 중 적어도 하나와 B, C, Si, Ta, V, Nb, 및 Zr 중 적어도 하나를 포함하는 합금을 형성하는 단계를 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  46. 제 26 항에 있어서,
    상기 자유 자기층의 자화 용이축 및 상기 제 1 전극의 자화 용이축을 형성하는 단계는 상기 평면에 직교하는 상기 자유 자기층의 상기 자화 용이축 및 상기 제 1 전극의 상기 자화 용이축을 형성하는 단계를 더 포함하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  47. 제 34 항에 있어서,
    제 1 직교 이방성은 상기 자유 자기층과 상기 제 1 터널 장벽 간의 계면과 연관되고 제 2 직교 이방성은 상기 자유 자기층과 상기 제 2 터널 장벽 간의 계면과 연관되고, 총 계면 이방성은 상기 제 1 전극으로 또는 상기 제 1 전극으로부터 상기 평면에 직교하도록 지향된 자화 벡터를 갖는 두가지 자기 안정 상태들을 유발하는 상기 자유 자기층의 직교 용이축 이방성을 유도하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  48. 제 37 항에 있어서,
    제 1 직교 이방성은 상기 자유 자기층과 상기 제 1 터널 장벽 간의 계면과 연관되고 제 2 직교 이방성은 상기 자유 자기층과 상기 제 2 터널 장벽 간의 계면과 연관되고, 총 계면 이방성은 상기 제 1 전극으로 또는 상기 제 1 전극으로부터 상기 평면에 직교하도록 지향된 자화 벡터를 갖는 두가지 자기 안정 상태들을 유발하는 상기 자유 자기층의 직교 용이축 이방성을 유도하는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  49. 제 27 항에 있어서,
    상기 자유 자기층을 형성하는 단계는 상기 제 1 전극의 상기 제 1 강자성 스핀 편광자의 상기 제 1 자화 벡터에 직교인 제 2 자화 벡터를 갖는 자유 자기층을 형성하는 단계를 포함하고, 상기 자유 자기층은 면내 자화를 갖는 반면 상기 제 1 전극의 상기 제 1 강자성 스핀 편광자는 면외 자화를 갖는, 스핀-토크 자기 저항 메모리 소자 형성 방법.
  50. 삭제
  51. 스핀-토크 MRAM 소자를 형성하는 방법에 있어서,
    제 1 터널 장벽을 형성하는 단계;
    제 2 터널 장벽을 형성하는 단계;
    상기 제 1 및 제 2 터널 장벽들 사이에 자유층을 형성하는 단계;
    상기 자유층에 대향하는 상기 제 1 터널 장벽의 측면 상에 제 1 전극을 형성하여, 제 1 자기 저항비 및 제 1 저항-면적 곱을 갖는 제 1 터널 접합을 형성하는 단계; 및
    상기 자유층에 대향하는 상기 제 2 터널 장벽의 측면 상에 제 2 전극을 형성하는 단계를 포함하고, 상기 제 2 전극을 형성하는 단계는 (i) 상기 제 2 터널 장벽상에 있고 상기 제 2 터널 장벽과 접촉하는 비-강자성 재료를 포함하는 제 1 부분 및 (ii) 상기 제 2 터널 장벽에 대향하는 비-강자성 재료의 측면 상에 강자성 재료의 제 2 부분을 형성하는 단계를 포함하는, 스핀-토크 MRAM 소자 형성 방법.
KR1020147000596A 2011-06-10 2012-06-07 스핀-토크 자기 저항 메모리 소자 및 그 제조 방법 KR101981449B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/158,171 2011-06-10
US13/158,171 US8686484B2 (en) 2011-06-10 2011-06-10 Spin-torque magnetoresistive memory element and method of fabricating same
PCT/US2012/041354 WO2012170689A1 (en) 2011-06-10 2012-06-07 Spin-torque magnetoresistive memory element and method of fabricating same

Publications (2)

Publication Number Publication Date
KR20140037206A KR20140037206A (ko) 2014-03-26
KR101981449B1 true KR101981449B1 (ko) 2019-05-23

Family

ID=47292443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147000596A KR101981449B1 (ko) 2011-06-10 2012-06-07 스핀-토크 자기 저항 메모리 소자 및 그 제조 방법

Country Status (5)

Country Link
US (9) US8686484B2 (ko)
EP (1) EP2718928B1 (ko)
KR (1) KR101981449B1 (ko)
CN (2) CN103608861B (ko)
WO (1) WO2012170689A1 (ko)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5209011B2 (ja) 2010-09-16 2013-06-12 株式会社東芝 磁気抵抗素子
US8686484B2 (en) 2011-06-10 2014-04-01 Everspin Technologies, Inc. Spin-torque magnetoresistive memory element and method of fabricating same
JP2013048210A (ja) 2011-07-22 2013-03-07 Toshiba Corp 磁気抵抗素子
US8711600B2 (en) * 2011-10-25 2014-04-29 Massachusetts Institute Of Technology High density molecular memory storage with read and write capabilities
US8710602B2 (en) * 2011-12-20 2014-04-29 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having improved characteristics
US8860156B2 (en) * 2012-09-11 2014-10-14 Headway Technologies, Inc. Minimal thickness synthetic antiferromagnetic (SAF) structure with perpendicular magnetic anisotropy for STT-MRAM
US9136464B1 (en) * 2012-09-25 2015-09-15 Everspin Technologies, Inc. Apparatus and process for manufacturing ST-MRAM having a metal oxide tunnel barrier
CN105308683B (zh) 2013-03-28 2018-03-13 英特尔公司 高稳定性电子自旋存储器
US9530822B2 (en) * 2013-04-28 2016-12-27 Alexander Mikhailovich Shukh High density nonvolatile memory
US20150019147A1 (en) * 2013-07-11 2015-01-15 Qualcomm Incorporated Method and device for estimating damage to magnetic tunnel junction (mtj) elements
US10937958B2 (en) * 2013-11-06 2021-03-02 Yimin Guo Magnetoresistive element having a novel cap multilayer
US9214169B1 (en) 2014-06-20 2015-12-15 Western Digital (Fremont), Llc Magnetic recording read transducer having a laminated free layer
US9337412B2 (en) * 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US9007725B1 (en) 2014-10-07 2015-04-14 Western Digital (Fremont), Llc Sensor with positive coupling between dual ferromagnetic free layer laminates
KR102287755B1 (ko) * 2014-11-18 2021-08-09 삼성전자주식회사 자기 저항 메모리 소자를 형성하는 방법
US10367137B2 (en) * 2014-12-17 2019-07-30 SK Hynix Inc. Electronic device including a semiconductor memory having a variable resistance element including two free layers
US9559143B2 (en) 2015-01-05 2017-01-31 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions including free layers that are cobalt-free
US9818931B2 (en) * 2015-01-05 2017-11-14 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions using thermally assisted spin transfer torque switching
US9793470B2 (en) 2015-02-04 2017-10-17 Everspin Technologies, Inc. Magnetoresistive stack/structure and method of manufacturing same
US10128309B2 (en) * 2015-03-27 2018-11-13 Globalfoundries Singapore Pte. Ltd. Storage layer for magnetic memory with high thermal stability
US9537090B1 (en) * 2015-06-25 2017-01-03 International Business Machines Corporation Perpendicular magnetic anisotropy free layers with iron insertion and oxide interfaces for spin transfer torque magnetic random access memory
CN107636851B (zh) * 2015-06-26 2022-02-01 英特尔公司 具有对称固定层的垂直磁性存储器
US9842988B2 (en) 2015-07-20 2017-12-12 Headway Technologies, Inc. Magnetic tunnel junction with low defect rate after high temperature anneal for magnetic device applications
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10483460B2 (en) 2015-10-31 2019-11-19 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive stack/ structure using plurality of encapsulation layers
US10297745B2 (en) 2015-11-02 2019-05-21 Globalfoundries Singapore Pte. Ltd. Composite spacer layer for magnetoresistive memory
US10134808B2 (en) 2015-11-02 2018-11-20 Qualcomm Incorporated Magnetic tunnel junction (MTJ) devices with heterogeneous free layer structure, particularly suited for spin-torque-transfer (STT) magnetic random access memory (MRAM) (STT MRAM)
US10141498B2 (en) * 2015-12-10 2018-11-27 Everspin Technologies, Inc. Magnetoresistive stack, seed region thereof and method of manufacturing same
US10483320B2 (en) 2015-12-10 2019-11-19 Everspin Technologies, Inc. Magnetoresistive stack with seed region and method of manufacturing the same
KR20170074255A (ko) 2015-12-21 2017-06-30 에스케이하이닉스 주식회사 전자 장치
KR101829452B1 (ko) * 2016-01-11 2018-02-20 한국과학기술원 자기 메모리 소자
US9997226B2 (en) 2016-01-11 2018-06-12 National University Of Singapore Techniques to modulate spin orbit spin transfer torques for magnetization manipulation
WO2017135767A1 (ko) * 2016-02-05 2017-08-10 한양대학교 산학협력단 메모리 소자
CN105702853B (zh) * 2016-03-04 2019-05-21 北京航空航天大学 一种自旋转移矩磁存储单元
US9799823B1 (en) * 2016-04-08 2017-10-24 International Business Machines Corporation High temperature endurable MTJ stack
US10361361B2 (en) * 2016-04-08 2019-07-23 International Business Machines Corporation Thin reference layer for STT MRAM
US10468455B2 (en) * 2016-04-12 2019-11-05 International Business Machines Corporation Simplified double magnetic tunnel junctions
JP6713650B2 (ja) * 2016-05-10 2020-06-24 国立研究開発法人物質・材料研究機構 垂直磁化膜と垂直磁化膜構造並びに磁気抵抗素子および垂直磁気記録媒体
JP6801711B2 (ja) * 2016-06-10 2020-12-16 Tdk株式会社 交換バイアス利用型磁化反転素子、交換バイアス利用型磁気抵抗効果素子、交換バイアス利用型磁気メモリ、不揮発性ロジック回路および磁気ニューロン素子
KR102566954B1 (ko) * 2016-08-04 2023-08-16 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법
US10522874B2 (en) 2016-11-01 2019-12-31 The Boeing Company Solid state fiber-based battery system and method of forming same
US10535390B2 (en) 2016-12-06 2020-01-14 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
WO2018125634A1 (en) * 2016-12-27 2018-07-05 Everspin Technologies, Inc. Data storage in synthetic antiferromagnets included in magnetic tunnel junctions
US10211393B2 (en) 2017-02-23 2019-02-19 Sandisk Technologies Llc Spin accumulation torque MRAM
US11205749B2 (en) * 2017-03-23 2021-12-21 Intel Corporation Spintronic devices, duplexers, transceivers and telecommunication devices
US9953692B1 (en) 2017-04-11 2018-04-24 Sandisk Technologies Llc Spin orbit torque MRAM memory cell with enhanced thermal stability
WO2018195424A1 (en) 2017-04-21 2018-10-25 Everspin Technologies, Inc. Methods for integrating magnetoresistive devices
US10276783B2 (en) * 2017-06-09 2019-04-30 Sandisk Technologies Llc Gate voltage controlled perpendicular spin orbit torque MRAM memory cell
US11189781B2 (en) * 2017-07-10 2021-11-30 Everspin Technologies, Inc. Magnetoresistive stack/structure including metal insertion substance
EP3673522B1 (en) 2017-08-23 2022-10-05 Everspin Technologies, Inc. Magnetoresistive bit fabrication by multi-step etching
US10700268B2 (en) 2017-08-29 2020-06-30 Everspin Technologies, Inc. Method of fabricating magnetoresistive bit from magnetoresistive stack
KR102406277B1 (ko) * 2017-10-25 2022-06-08 삼성전자주식회사 자기 저항 메모리 소자 및 이의 제조 방법
WO2019090060A2 (en) 2017-11-02 2019-05-09 Everspin Technologies, Inc. Magnetoresistive stacks and methods therefor
EP3707752A1 (en) 2017-11-09 2020-09-16 Everspin Technologies, Inc. Integrated circuit with magnetoresistive devices and fabrication methods therefor
US20190157549A1 (en) 2017-11-17 2019-05-23 Everspin Technologies, Inc. Magnetoresistive stack/structure and methods therefor
US10325639B2 (en) 2017-11-20 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Initialization process for magnetic random access memory (MRAM) production
EP4304321A3 (en) 2017-11-29 2024-03-20 Everspin Technologies, Inc. Magnetoresistive stack
CN111433925A (zh) 2017-12-04 2020-07-17 艾沃思宾技术公司 使用各向同性和各向异性蚀刻工艺制造集成电路的方法
US10651370B2 (en) * 2017-12-29 2020-05-12 Spin Memory, Inc. Perpendicular magnetic tunnel junction retention and endurance improvement
WO2019135743A1 (en) * 2018-01-03 2019-07-11 Intel Corporation Filter layer for an in-plane top synthetic antiferromagnet (saf) stack for a spin orbit torque (sot) memory
US10971545B2 (en) 2018-01-12 2021-04-06 Everspin Technologies, Inc. Magnetoresistive stacks and methods therefor
US10439129B2 (en) 2018-01-18 2019-10-08 Globalfoundries Inc. Shielded MRAM cell
US10374154B1 (en) 2018-01-18 2019-08-06 Globalfoundries Inc. Methods of shielding an embedded MRAM array on an integrated circuit product comprising CMOS based transistors
US10381550B1 (en) * 2018-03-01 2019-08-13 Samsung Electronics Co., Ltd. Method and system for engineering the secondary barrier layer in dual magnetic junctions
WO2019173421A1 (en) 2018-03-09 2019-09-12 Everspin Technologies, Inc. Three-dimensional annular magnetic tunnel junction array and fabrication thereof
US20190305213A1 (en) * 2018-03-30 2019-10-03 Everspin Technologies, Inc. Magnetoresistive stacks and methods therefor
US10475986B1 (en) 2018-04-19 2019-11-12 Everspin Technologies, Inc. Magnetoresistive stacks and methods therefor
US10811597B2 (en) 2018-05-15 2020-10-20 Everspin Technologies, Inc. Magnetoresistive stack/structure and methods therefor
WO2020006180A1 (en) 2018-06-28 2020-01-02 Everspin Technologies, Inc. Stacked magnetoresistive structures and methods therefor
US20210288245A1 (en) 2018-07-30 2021-09-16 Everspin Technologies, Inc. Magnetoresistive stack and methods therefor
US10522746B1 (en) 2018-08-07 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction devices for magnetic random access memory (MRAM)
US20210343936A1 (en) 2018-08-23 2021-11-04 Everspin Technologies, Inc. Magnetoresistive stack device fabrication methods
US11005031B2 (en) 2018-09-05 2021-05-11 Everspin Technologies, Inc. Stacked magnetoresistive structures and methods therefor
US10910557B2 (en) 2018-09-14 2021-02-02 Applied Materials, Inc. Apparatus and methods of fabricating a magneto-resistive random access memory (MRAM) device
US10797225B2 (en) 2018-09-18 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction (DMTJ) stack design
WO2020092347A1 (en) 2018-10-30 2020-05-07 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
EP4181656A1 (en) 2018-11-19 2023-05-17 Everspin Technologies, Inc. Magnetoresistive stack with seed region and method of manufacturing the same
US11043630B2 (en) 2018-12-03 2021-06-22 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive device
US11637235B2 (en) 2019-01-18 2023-04-25 Everspin Technologies, Inc. In-plane spin orbit torque magnetoresistive stack/structure and methods therefor
US11127896B2 (en) 2019-01-18 2021-09-21 Everspin Technologies, Inc. Shared spin-orbit-torque write line in a spin-orbit-torque MRAM
US10886331B2 (en) 2019-04-10 2021-01-05 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
EP3731289A1 (en) 2019-04-23 2020-10-28 IMEC vzw A magnetic tunnel junction device
US11004899B2 (en) 2019-04-26 2021-05-11 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
CN112305469B (zh) * 2019-07-29 2022-04-29 甘肃省科学院传感技术研究所 具有集成式退火结构的巨磁阻传感器
US11031058B2 (en) 2019-09-03 2021-06-08 Western Digital Technologies, Inc. Spin-transfer torque magnetoresistive memory device with a free layer stack including multiple spacers and methods of making the same
US11211553B2 (en) 2019-09-17 2021-12-28 Everspin Technologies, Inc. Magnetoresistive devices and methods of fabricating such devices
KR20210040229A (ko) 2019-10-02 2021-04-13 삼성전자주식회사 자기 기억 소자
CN112736192B (zh) * 2019-10-14 2023-04-18 上海磁宇信息科技有限公司 具有双势垒层的磁性隧道结结构及磁性随机存储器
CN112750946B (zh) * 2019-10-31 2023-06-02 上海磁宇信息科技有限公司 一种磁性随机存储器势垒层和自由层结构单元及其制备方法
US11171283B2 (en) 2019-11-01 2021-11-09 International Business Machines Corporation Modified double magnetic tunnel junction structure suitable for BEOL integration
CN112864309B (zh) * 2019-11-12 2022-11-08 上海磁宇信息科技有限公司 磁性隧道结结构及其磁性随机存储器
CN112993152A (zh) * 2019-12-02 2021-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11316104B2 (en) 2020-03-13 2022-04-26 International Business Machines Corporation Inverted wide base double magnetic tunnel junction device
JP2022096258A (ja) * 2020-12-17 2022-06-29 キオクシア株式会社 磁気記憶装置
CN114649469B (zh) * 2020-12-17 2023-09-26 浙江驰拓科技有限公司 一种磁存储位元及其制作方法、磁存储器
US11502247B2 (en) 2020-12-28 2022-11-15 Everspin Technologies, Inc. Magnetoresistive devices and methods of fabricating magnetoresistive devices
US11501810B2 (en) 2021-03-17 2022-11-15 International Business Machines Corporation Amorphous spin diffusion layer for modified double magnetic tunnel junction structure
US20220302368A1 (en) * 2021-03-17 2022-09-22 International Business Machines Corporation Low ra narrow base modified double magnetic tunnel junction structure
US20230047005A1 (en) * 2021-08-09 2023-02-16 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
US20230061985A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory device and formation method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145850A1 (en) * 2002-11-01 2004-07-29 Nec Corporation Magnetoresistance device and method of fabricating the same
US20070076469A1 (en) 2005-09-16 2007-04-05 Fujitsu Limited Magnetoresistive effect element and magnetic memory device

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801984A (en) 1996-11-27 1998-09-01 International Business Machines Corporation Magnetic tunnel junction device with ferromagnetic multilayer having fixed magnetic moment
US5768181A (en) 1997-04-07 1998-06-16 Motorola, Inc. Magnetic device having multi-layer with insulating and conductive layers
US6122150A (en) 1998-11-09 2000-09-19 International Business Machines Corporation Antiparallel (AP) pinned spin valve sensor with giant magnetoresistive (GMR) enhancing layer
JP4076197B2 (ja) * 1999-05-19 2008-04-16 株式会社東芝 磁性素子、記憶装置、磁気再生ヘッド、３端子素子、及び磁気ディスク装置
JP3589346B2 (ja) 1999-06-17 2004-11-17 松下電器産業株式会社 磁気抵抗効果素子および磁気抵抗効果記憶素子
US6469926B1 (en) 2000-03-22 2002-10-22 Motorola, Inc. Magnetic element with an improved magnetoresistance ratio and fabricating method thereof
US6544801B1 (en) 2000-08-21 2003-04-08 Motorola, Inc. Method of fabricating thermally stable MTJ cell and apparatus
TW544677B (en) 2000-12-26 2003-08-01 Matsushita Electric Ind Co Ltd Magneto-resistance memory device
EP1580821B1 (en) 2001-10-12 2015-12-09 Sony Corporation Magnetoresistance effect element, magnetic memory element, magnetic memory device, and their manufacturing method
US6714444B2 (en) 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US6831312B2 (en) 2002-08-30 2004-12-14 Freescale Semiconductor, Inc. Amorphous alloys for magnetic devices
JP4423658B2 (ja) 2002-09-27 2010-03-03 日本電気株式会社 磁気抵抗素子及びその製造方法
US6756128B2 (en) 2002-11-07 2004-06-29 International Business Machines Corporation Low-resistance high-magnetoresistance magnetic tunnel junction device with improved tunnel barrier
US7390529B2 (en) * 2004-05-26 2008-06-24 Headway Technologies, Inc. Free layer for CPP GMR having iron rich NiFe
US7357995B2 (en) 2004-07-02 2008-04-15 International Business Machines Corporation Magnetic tunnel barriers and associated magnetic tunnel junctions with high tunneling magnetoresistance
US20060009835A1 (en) 2004-07-07 2006-01-12 Osborne Thomas A Graft, stent graft and method
US7576956B2 (en) 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
US7098495B2 (en) 2004-07-26 2006-08-29 Freescale Semiconducor, Inc. Magnetic tunnel junction element structures and methods for fabricating the same
JP2006093432A (ja) 2004-09-24 2006-04-06 Sony Corp 記憶素子及びメモリ
US7351483B2 (en) * 2004-11-10 2008-04-01 International Business Machines Corporation Magnetic tunnel junctions using amorphous materials as reference and free layers
US7313013B2 (en) * 2004-11-18 2007-12-25 International Business Machines Corporation Spin-current switchable magnetic memory element and method of fabricating the memory element
US7241631B2 (en) 2004-12-29 2007-07-10 Grandis, Inc. MTJ elements with high spin polarization layers configured for spin-transfer switching and spintronics devices using the magnetic elements
JP5077802B2 (ja) 2005-02-16 2012-11-21 日本電気株式会社 積層強磁性構造体、及び、ｍｔｊ素子
JP2006286038A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリの書き込み方法
US7780820B2 (en) 2005-11-16 2010-08-24 Headway Technologies, Inc. Low resistance tunneling magnetoresistive sensor with natural oxidized double MgO barrier
US7430135B2 (en) 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
JP2007266498A (ja) 2006-03-29 2007-10-11 Toshiba Corp 磁気記録素子及び磁気メモリ
US7528457B2 (en) 2006-04-14 2009-05-05 Magic Technologies, Inc. Method to form a nonmagnetic cap for the NiFe(free) MTJ stack to enhance dR/R
US7595520B2 (en) 2006-07-31 2009-09-29 Magic Technologies, Inc. Capping layer for a magnetic tunnel junction device to enhance dR/R and a method of making the same
JP5210533B2 (ja) 2006-09-21 2013-06-12 アルプス電気株式会社 トンネル型磁気検出素子及びその製造方法
JP2008098523A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
US7672093B2 (en) 2006-10-17 2010-03-02 Magic Technologies, Inc. Hafnium doped cap and free layer for MRAM device
US7598579B2 (en) * 2007-01-30 2009-10-06 Magic Technologies, Inc. Magnetic tunnel junction (MTJ) to reduce spin transfer magnetization switching current
JP2008252018A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 磁気抵抗効果素子およびそれを用いた磁気ランダムアクセスメモリ
US7605437B2 (en) 2007-04-18 2009-10-20 Everspin Technologies, Inc. Spin-transfer MRAM structure and methods
US7602033B2 (en) 2007-05-29 2009-10-13 Headway Technologies, Inc. Low resistance tunneling magnetoresistive sensor with composite inner pinned layer
US7750421B2 (en) * 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
US7932571B2 (en) 2007-10-11 2011-04-26 Everspin Technologies, Inc. Magnetic element having reduced current density
US8372661B2 (en) 2007-10-31 2013-02-12 Magic Technologies, Inc. High performance MTJ element for conventional MRAM and for STT-RAM and a method for making the same
US7867637B2 (en) * 2008-11-17 2011-01-11 Seagate Technology Llc Low coupling oxide media (LCOM)
US20100148167A1 (en) 2008-12-12 2010-06-17 Everspin Technologies, Inc. Magnetic tunnel junction stack
US7808027B2 (en) 2009-01-14 2010-10-05 Magic Technologies, Inc. Free layer/capping layer for high performance MRAM MTJ
US7936592B2 (en) * 2009-02-03 2011-05-03 Seagate Technology Llc Non-volatile memory cell with precessional switching
US8686520B2 (en) * 2009-05-29 2014-04-01 International Business Machines Corporation Spin-torque magnetoresistive structures
US20100320550A1 (en) 2009-06-23 2010-12-23 International Business Machines Corporation Spin-Torque Magnetoresistive Structures with Bilayer Free Layer
US8786036B2 (en) 2011-01-19 2014-07-22 Headway Technologies, Inc. Magnetic tunnel junction for MRAM applications
JP2012235015A (ja) 2011-05-06 2012-11-29 Sony Corp 記憶素子及び記憶装置
US8686484B2 (en) 2011-06-10 2014-04-01 Everspin Technologies, Inc. Spin-torque magnetoresistive memory element and method of fabricating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145850A1 (en) * 2002-11-01 2004-07-29 Nec Corporation Magnetoresistance device and method of fabricating the same
US20070076469A1 (en) 2005-09-16 2007-04-05 Fujitsu Limited Magnetoresistive effect element and magnetic memory device

Also Published As

Publication number Publication date
US10622554B2 (en) 2020-04-14
US10347828B2 (en) 2019-07-09
KR20140037206A (ko) 2014-03-26
US20190123268A1 (en) 2019-04-25
US20160163964A1 (en) 2016-06-09
US20190386212A1 (en) 2019-12-19
CN106848058A (zh) 2017-06-13
US20160013401A1 (en) 2016-01-14
US9419208B2 (en) 2016-08-16
CN103608861A (zh) 2014-02-26
US9553258B2 (en) 2017-01-24
US8686484B2 (en) 2014-04-01
EP2718928A1 (en) 2014-04-16
US20170125670A1 (en) 2017-05-04
CN103608861B (zh) 2017-02-15
US9159906B2 (en) 2015-10-13
US10199574B2 (en) 2019-02-05
EP2718928A4 (en) 2015-04-22
US10516103B1 (en) 2019-12-24
US20180226574A1 (en) 2018-08-09
CN106848058B (zh) 2019-05-10
WO2012170689A1 (en) 2012-12-13
US20120313191A1 (en) 2012-12-13
US9947865B2 (en) 2018-04-17
EP2718928B1 (en) 2021-01-13
US20190280198A1 (en) 2019-09-12
US20140217528A1 (en) 2014-08-07

Similar Documents

Publication Publication Date Title
US10516103B1 (en) Magnetoresistive stack and method of fabricating same
US11925122B2 (en) Magnetoresistive structure having two dielectric layers, and method of manufacturing same
US10643680B2 (en) Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US7605437B2 (en) Spin-transfer MRAM structure and methods
US20080205130A1 (en) Mram free layer synthetic antiferromagnet structure and methods
JP2005539376A (ja) 磁気デバイス用アモルファス合金

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right