KR101970685B1 - 패터닝 방법, 그 패터닝 방법을 이용한 반도체 소자 제조방법, 및 반도체 소자 제조장치 - Google Patents

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Abstract

본 발명의 기술적 사상이 해결하고자 하는 과제는 공정 안정성을 유지하면서도 마스크나 반도체 기판의 패터닝에 발생할 수 있는 패터닝 불량을 최소화할 수 있는 패터닝 방법, 그 패터닝 방법을 이용한 반도체 소자 제조방법, 및 반도체 소자 제조장치를 제공한다. 그 패터닝 방법은 대상 기판에 형성할 패턴들 중에 불량의 가능성이 기준치 이상인 취약 패턴을 검출하는 단계; 상기 취약 패턴을 적어도 2개의 샷(shot) 영역으로 분류하는 단계; 상기 샷 영역에 따라 구별되는 샷 방법을 적용하여 상기 대상 기판 상의 레지스트에 노광을 수행하는 단계; 및 상기 레지스트를 이용하여 상기 대상 기판에 패턴을 형성하는 단계;를 포함한다.

Description

패터닝 방법, 그 패터닝 방법을 이용한 반도체 소자 제조방법, 및 반도체 소자 제조장치{Patterning method, and method of fabricating semiconductor device and apparatus for fabricating semiconductor device using the same patterning method}
본 발명의 기술적 사상은 반도체 소자 제조 공정에 관한 것으로, 특히 패터닝 공정에 적용되는 노광 공정, 그 노광 공정을 이용하는 반도체 소자 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 급격하게 증가함에 따라 패턴이 더욱 미세해지고 정교해지는 상황이나 포토리소그라피 공정기술은 그 근본적인 한계로 인하여 뒤따라 오지 못하고 있는 실정이다. 좁은 면적에 가능한 많은 소자를 집적시키기 위해서 개별 소자의 크기를 작게 형성하여야 하며 이를 위해서 패턴 각각의 폭과 상기 패턴 사이의 간격의 합인 피치(pitch)를 작게 형성해야 한다. 포토리소그래피 공정의 해상 한계로 인하여 급격히 감소된 반도체 소자의 디자인 룰(design rule)에 맞추어 미세한 피치를 형성하는데 있어 많은 어려움이 따르고 있다. 한편, 반도체 소자의 집적도 증가로 인한 패턴의 미세화에 따라, 포토리소그래피 공정에 이용되는 마스크 상의 패턴들도 미세화되고 있는데, 이러한 마스크 상의 미세 패터닝도 점차 한계에 이르고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 공정 안정성을 유지하면서도 마스크나 반도체 기판의 패터닝에 발생할 수 있는 패터닝 불량을 최소화할 수 있는 패터닝 방법, 그 패터닝 방법을 이용한 반도체 소자 제조방법, 및 반도체 소자 제조장치를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 대상 기판에 형성할 패턴들 중에 불량의 가능성이 기준치 이상인 취약 패턴을 검출하는 단계; 상기 취약 패턴을 적어도 2개의 샷(shot) 영역으로 분류하는 단계; 상기 샷 영역에 따라 구별되는 샷 방법을 적용하여 상기 대상 기판 상의 레지스트에 노광을 수행하는 단계; 및 상기 레지스트를 이용하여 상기 대상 기판에 패턴을 형성하는 단계;를 포함하는 패터닝 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 검출하는 단계는, 모델링(modeling) 또는 소정 룰(rule)을 이용하여 상기 취약 패턴을 검출할 수 있다. 예컨대, 상기 소정 룰에 의해, 패턴의 꼭지점(vertex)과 꼭지점 사이의 거리가 소정 범위 내에 속하는 경우, 및 단위 면적 내에 포함된 패턴의 꼭지점의 수가 소정 개수 이상인 경우 중 적어도 하나의 경우를 상기 취약 패턴으로 검출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 샷 영역 각각은 인접하는 꼭지점들 사이의 거리에 따라 형태가 달라질 수 있다.
본 발명의 일 실시예에 있어서, 상기 샷 방법은 일부의 샷 영역에 한 번의 샷을 수행하고, 나머지 샷 영역에 오버랩 샷(overlap shot)을 수행하는 방법일 수 있다. 또한, 상기 샷 방법은 상기 샷 영역 각각에 다른 도우즈 량을 적용하여 샷을 수행하는 방법일 수 있다.
본 발명의 일 실시예에 있어서, 상기 분류하는 단계에서, 상기 취약 패턴을 제1 샷 영역 및 제2 샷 영역으로 분류하고, 상기 제2 샷 영역은 상기 취약 패턴의 꼭지점 또는 변에 인접하는 다각형 형태를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 대상 기판은 마스크 또는 반도체 기판일 수 있다.
본 발명의 일 실시예에 있어서, 상기 노광을 수행하는 단계 전에 상기 대상 기판 상에 레지스트를 도포하는 단계를 포함하고, 상기 노광을 수행하는 단계에서, 상기 노광을 통해 상기 레지스트에 상기 제1 패턴을 형성하며, 상기 패턴을 형성하는 단계에서, 상기 제1 패턴을 식각 마스크로 하여 상기 대상 기판을 식각하여 상기 대상 기판에 상기 패턴을 완성할 수 있다. 한편, 상기 레지스트는 포토-레지스트 또는 전자빔-레지스트일 수 있다.
본 발명의 일 실시예에 있어서, 상기 취약 패턴은 어시스트 피쳐(assist feature) 및 메인 피쳐(main feature) 중 적어도 하나를 포함할 수 있다.
본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 마스크에 형성될 패턴들 중에 불량의 가능성이 기준치 이상인 취약 패턴을 검출하는 단계; 상기 취약 패턴을 적어도 2개의 샷(shot) 영역으로 분류하는 단계; 상기 샷 영역에 따라 구별되는 샷 방법을 적용하여 마스크 상의 레지스트에 노광을 수행하는 단계; 상기 레지스트를 이용하여 상기 마스크에 제1 패턴을 형성하는 단계; 및 상기 마스크를 이용하여 반도체 기판에 소자 패턴을 형성하는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 소자 패턴을 형성하는 단계는, 상기 반도체 기판 상에 포토-레지스트를 도포하는 단계; 상기 마스크를 이용하여 포토리소그라피를 통해 상기 포토-레지스트에 제2 패턴을 형성하는 단계; 및 상기 제2 패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 상기 소자 패턴을 완성하는 단계;를 포함할 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 마스크 또는 반도체 소자에 형성될 패턴들 중 불량의 가능성이 기준치 이상인 취약 패턴을 검출하는 취약 패턴 검출부; 상기 취약 패턴을 적어도 2개의 샷 영역으로 분류하는 영역 분류부; 상기 샷 영역에 따라 다른 샷 방법을 결정하는 샷 방법 결정부; 및 상기 샷 영역에 결정된 상기 샷 방법을 적용하여 노광을 수행하는 노광부;를 포함하는 반도체 소자 제조장치를 제공한다.
본 발명의 일 실시예에 있어서, 상기 샷 방법 결정부는 상기 샷 영역에 따른 도우즈 량에 대한 데이터, 및 상기 샷 영역에 따른 샷 횟수에 대한 데이터를 결정하며, 상기 노광부는 상기 도우즈 량에 대한 데이터 및 샷 횟수에 대한 데이터에 기초하여 노광을 수행하도록 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 노광부는 상기 노광을 위한 레이저 광원 또는 전자빔 장치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 제조장치는 상기 취약 패턴을 검출하기 위한 모델링 또는 소정 룰(rule)에 대한 데이터를 저장하는 저장부를 더 포함하고, 상기 취약 패턴 검출부는 상기 모델링 또는 소정 룰(rule)을 이용하여 상기 취약 패턴을 검출하도록 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 노광부는 상기 샷 영역에 결정된 상기 샷 방법에 기초하여, 일부의 샷 영역에 한 번의 샷을 수행하고, 나머지 샷 영역에 오버랩 샷(overlap shot)을 수행하도록 구성될 수 있다. 또는 상기 노광부는 상기 샷 영역에 결정된 상기 샷 방법에 기초하여, 상기 샷 영역에 따라 다른 도우즈 량을 적용하여 샷을 수행하도록 구성될 수도 있다.
본 발명의 기술적 사상에 따른 패터닝 방법, 그 패터닝 방법을 이용한 반도체 소자 제조방법, 및 반도체 소자 제조장치는 디자인할 패턴들 중에서 취약 패턴들을 검출하고, 그러한 취약 패턴들을 적어도 2개의 샷 영역으로 분류하여 분류된 각각의 영역에 다른 샷 방법을 적용하여 노광을 수행함으로써, 공정의 안정성을 유지시키면서도 패턴의 불량을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 패터닝 방법에 대한 흐름도이다.
도 2는 도 1의 취약 패턴 검출 단계(S110)를 좀더 구체적으로 보여주는 흐름도이다.
도 3은 도 1의 취약 패턴 검출 단계(S110)에 대한 다른 실시예를 보여주는 흐름도이다.
도 4a 내지 4c는 본 실시예의 패터닝 방법에 대한 효과를 설명하기 위한 평면도들이다.
도 5a 및 5b는 본 발명의 일 실시예에 따른 패터닝 방법에 대한 원리를 보여주기 위한 패턴에 대한 개념도이고, 도 5b는 비교예로서 본 실시예를 적용하지 않은 경우를 보여주는 패턴에 대한 개념도이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 패터닝 방법의 적용 범위를 설명하기 위한 패턴들에 대한 평면도들이다.
도 7은 마스크에 형성되는 어시스트 피쳐(assist feature) 및 메인 피쳐(main feature)들에 대한 개수 및 품질 불량이 발생할 가능성을 보여주는 그래프이다.
도 8a 내지 8c는 본 발명의 일 실시예의 패터닝 방법에 적용되는 취약 패턴 검출 방법을 설명하기 위한 개념도들이다.
도 9는 본 발명의 일 실시예의 패터닝 방법에 적용되는 다른 취약 패턴 검출 방법을 설명하기 위한 개념도이다.
도 10a 내지 10e는 검출된 취약 패턴에 대하여 샷 영역을 분류하는 룰을 설명하기 위한 개념도들이다.
도 11a 내지 11e는 본 발명의 일 실시예에 따른 다른 형태의 오버랩 샷이 적용되는 영역을 보여주는 개념도들이다.
도 12는 도 1의 대상 기판이 마스크인 경우에 대상 기판에 패턴을 형성하는 단계(S150)를 좀더 구체적으로 보여주는 흐름도이다.
도 13a 내지 13d는 본 발명의 일 실시예에 따른 마스크에 패턴을 형성하는 방법을 보여주는 단면도들이다.
도 14는 도 1의 패터닝 방법을 통해 제조된 마스크를 이용하여 반도체 소자를 제조하는 방법에 대한 흐름도이다.
도 15는 도 1의 대상 기판이 반도체 기판인 경우에 대상 기판에 패턴을 형성하는 단계(S150)를 좀더 구체적으로 보여주는 흐름도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자 제조장치에 대한 블럭 구조도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 패터닝 방법에 대한 흐름도이다.
도 1을 참조하면, 먼저 대상 기판에 형성할 패턴들 중에 불량의 가능성이 큰 취약 패턴을 검출한다(S110). 여기서 대상 기판은 포토리소그래피 공정에서 이용되는 마스크일 수도 있고, 또는 반도체 소자가 형성되는 대상인 반도체 기판일 수 있다.
반도체 기판은 반도체 웨이퍼로 구성될 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 한편, 반도체 기판은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판은 단결정 웨이퍼에 한정되지 않고, 에피(Epi) 또는 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
마스크, 즉 포토마스크(Photomask)는 반도체 소자 제조 공정에서 반도체 기판 상에 포토리소그래피 공정을 통해 패터닝을 할 때 이용되는 핵심 소재이다. 일반적으로 석영(quartz) 재질의 원판에 얇은 크롬막을 입힌 것을 블랭크 마스크(Blank mask)라고 하고, 이러한 블랭크 마스크가 레이저나 전자빔(E-beam)을 통해 패터닝됨으로써, 마스크로서 완성된다. 한편, 전자빔(E-beam) 리소그래피 공정의 경우, 반도체 기판, 즉 웨이퍼에 대한 리소그래피 대비 고감도 레지스트(resist)가 사용되기 때문에 미세 패터닝 확보에 많은 어려움이 존재한다.
블랭크 마스크는 '위상 반전막'이라는 투광막의 유무에 따라 BIM(Binary Mask)과 PSM(Phase Shifter Mask)의 두 종류로 구별될 수 있다. PSM에 포함된 위상 반전막은 노광 장치의 빛을 투과하는 막으로써 노광 장치의 빛의 강도를 감쇠시키는 역할을 한다. 고집적화된 반도체 장치에서는 더욱 미세한 패턴이 요구됨에 따라, 빛의 강도를 낮추는 PSM이 고해상도의 미세 회로패턴 형성에 많이 이용되고 있다.
한편, 불량의 가능성이 큰 취약 패턴은 다양한 방법을 통해 검출할 수 있는데, 예컨대, 모델링(modeling) 또는 소정 룰에 의해 검출할 수 있다. 모델링에 의한 검출 방법은 디자인한 패턴과 모델링된 패턴을 컨볼루션 적분하여 패턴의 경사도를 참조하여 검출하는 방법이고, 소정 룰에 의한 검출 방법은 패턴들 내의 인접하는 꼭지점들(vertexes) 사이의 거리에 따라, 또는 단위 면적당 포함되는 꼭지점들의 개수에 따라 검출하는 방법이다. 이하, 모델링 방법에 의한 검출은 도 2 부분에서 좀더 상세히 기술하고, 소정 룰에 의한 검출은 도 3, 도 8a 내지 8c, 및 도 9 등에 대한 설명 부분에서 좀더 상세히 기술한다.
취약 패턴을 검출 후, 검출된 취약 패턴을 적어도 2개의 샷(shot) 영역으로 분류한다(S130). 적어도 2개의 샷 영역으로 분류하는 방법 역시 여러 가지 방법이 적용될 수 있다. 그 중 하나는 취약 패턴 내의 꼭지점들 사이의 거리에 따라 샷 영역들을 분류하는 방법이다. 예컨대, 각 꼭지점에 인접한 사각형 또는 삼각형 형태, 또는 두 꼭지점을 잇는 변을 따라 연장하는 사각형을 제2 샷 영역으로 하고 나머지 영역을 제1 샷 영역으로 분류할 수 있다. 경우에 따라, 취약 패턴 전체가 제2 샷 영역으로 분류될 수도 있다. 여기서, 제1 샷 영역은 한 번의 샷을 통해 노광이 수행되는 영역이고, 제2 샷 영역은 오버랩(overlap) 샷과 같은 특별한 샷 방법을 통해 노광이 수행되는 영역으로 이해될 수 있다. 이하, 샷 영역의 분류나 형태 등에 대한 내용은 도 10a 내지 도 11e에 대한 설명 부분에서 좀더 상세히 기술한다.
샷 영역 분류 후, 분류된 샷 영역에 따라 다른 샷 방법을 적용하여 노광을 수행함으로써, 대상 기판에 패턴을 형성한다(S150). 여기서 다른 샷 방법은 전술한 바와 같이 오버랩 샷이거나 또는 도우즈 량을 조절하는 방법일 수 있다. 여기서 오버랩 샷은 동일 영역에 2번 이상의 샷을 수행하는 것을 의미하고, 도우즈 량을 조절하는 방법은 분류된 샷 영역에 따라 다른 도우즈 량을 가지고 샷을 수행하는 것을 의미할 수 있다. 이하, 다른 샷 방법에 대한 내용은 도 4a 내지 도 5b에 대한 설명 부분에서 좀더 상세히 기술한다.
본 실시예에 따른 패터닝 방법은 디자인할 패턴들 중에서 취약 패턴들을 검출하고, 그러한 취약 패턴들을 적어도 2개의 샷 영역으로 분류하여 분류된 각각의 영역에 다른 샷 방법, 예컨대, 오버랩 샷이거나 또는 도우즈 량을 조절하는 방법을 적용하여 노광을 수행함으로써, 공정의 안정성을 유지시키면서도 패턴의 불량을 최소화할 수 있다. 구체적으로, 오버랩 샷을 적용함으로써, LER(Line Edge Roughness), 라인 끝단 짧아짐(line end shortening), 최소 해상도(minimum resolution) 등에서 안정적으로 품질이 향상되고, 공정 안정성도 25 % 이상 개선될 수 있다.
도 2는 도 1의 취약 패턴 검출 단계(S110)를 좀더 구체적으로 보여주는 흐름도이다.
도 2를 참조하면, 먼저 형성해야 할 마스크의 패턴을 디자인한다(S112). 즉, 반도체 기판에 형성할 패턴을 기초하여 마스크에 형성될 패턴을 설계한다.
다음, 상기 마스크 패턴에 대한 모델링을 수행한다(S114). 여기서, 모델링은 미리 준비된 여러 종류의 패턴 형상 피처(feature)에 대해 설정된 모델들을 이용하여, 마스크 패턴의 형상과 이에 의해 웨이퍼 상에 전사된 패턴의 형상 차이를 시뮬레이션(simulation)을 통해 계산하고 계산 결과에 근거하여 마스크 패턴을 보정 또는 모델링하는 것으로 이해될 수 있다.
디자인한 패턴과 상기 모델링된 패턴을 컨볼루션 적분한다(S116). 컨볼루션 적분은 수학적인 개념으로 통상의 기술자에게 일반적인 내용이므로 그에 대한 상세한 설명은 생략한다. 컨볼루션 적분에 의해 결과하는 형태에 대하여 경사도를 측정하여 경사도가 낮은 부분을 취약 패턴 부분으로 검출한다(S118). 경사도가 낮다는 의미는 그 부분에서 변형이 많이 발생한다는 것을 의미하며, 그러한 변형은 결국 패턴 불량을 발생시킬 가능성이 높기 때문에, 경사도가 낮은 부분을 취약 패턴으로 검출하는 이유이다.
도 3은 도 1의 취약 패턴 검출 단계(S110)에 대한 다른 실시예를 보여주는 흐름도이다.
도 3을 참조하면, 도 2의 검출 단계와 마찬가지로 먼저, 형성해야 할 마스크의 패턴을 디자인한다(S112). 다음, 디자인된 패턴들에 대한 검사를 수행한다 (S113). 검사는 예컨대, 패턴들에 대한 형태 및 각 패턴들 내에 포함된 꼭지점들을 검사하고, 또한 인접한 꼭지점들 사이의 거리를 검사한다. 패턴의 형태나 꼭지점들 사이의 거리는 디자인된 패턴들에 대한 데이터에서 추출할 수 있다.
검사된 패턴들에 대하여, 소정 룰을 적용하여 취약 패턴을 검출한다(S115). 소정 룰은 예컨대, 인접한 꼭지점들 사이의 거리가 기준 거리 이하인 경우에 해당 꼭지점을 포함한 패턴을 취약 패턴으로 검출할 수 있다. 다른 예로서, 단위 면적당 포함된 꼭지점의 개수가 기준 개수 이상인 경우에 해당 패턴을 취약 패턴으로 검출할 수 있다.
도 2 및 도 3을 통해 마스크의 패턴과 관련하여 취약 패턴을 검출하는 방법을 설명하였으나, 반도체 기판에 레이저나 전자빔으로 바로 패턴을 형성하는 경우에도 상기의 취약 패턴 검출 방법이 적용될 수 있음은 물론이다.
도 4a 내지 4c는 본 실시예의 패터닝 방법에 대한 효과를 설명하기 위한 평면도들로서, 도 4a는 마스크에 형성할 패턴에 대한 디자인 패턴을 보여주는 평면도이고, 도 4b는 본 실시예의 오버랩 샷 방법에 의해 실제로 마스크에 형성된 패턴을 보여주는 평면도이며, 도 4c는 비교예로서, 오버랩 샷을 적용하지 않은 경우에 마스크에 형성된 패턴을 보여주는 평면도이다.
도 4a를 참조하면, 도 4a는 전술한 바와 같이 마스크에 형성할 패턴에 대한 디자인 패턴을 보여주는데, 여기서 비교적 폭이 넓은 패턴은 메인 피쳐(102, main feature)이고, 폭이 매우 작은 패턴은 어시스트 피쳐(104, assist feature)일 수 있다. 어시스트 피쳐(104)는 스캐터링 바(Scattering Bar: SB) 및/또는 안티-스캐터링 바(Anti-Scattering Bar: ASB)를 포함할 수 있다.
도 4b를 참조하면, 오버랩 샷 방법에 의해 실제로 마스크에 형성된 패턴이 도 4a의 디자인 패턴과 거의 동일함을 확인할 수 있다. 즉, 수직으로 접하는 모서리 부분들이 약간 곡선화되고, 어시스트 피쳐(104)의 장축의 양 끝단이 둥글게 형성된 것을 제외하고 디자인 패턴이 그대로 마스크 상에 형성되고 있을 확인할 수 있다.
도 4c를 참조하면, 오버랩 샷을 적용하지 않은 경우에 화살표로 표시된 바와 같이 어시스트 피쳐(104)가 짧아진 형태로 패턴 불량이 발생함을 알 수 있다. 이러한 패턴 불량은 어시스트 피쳐(104)의 사이즈가 작아 샷이 정확하게 수행되지 않거나 또는 해당 부분으로 도우즈 량이 적게 조사된 데에서 기인할 수 있다.
따라서, 본 실시예에의 패터닝 방법에서는 패턴 불량이 자주 발생하는 취약 패턴에 대하여 샷 영역을 구별하여, 불량이 발생하는 영역에 샷을 복수 번 수행하는 오버랩 샷을 수행함으로써, 상기와 같은 패턴 불량을 최소화할 수 있다. 한편, 오버랩 샷 대신 샷 영역별로 도우즈 량을 조절하여 적용하는 방법도 적용될 수 있다. 예컨대, 패턴 불량이 발생하는 부분에 대해서는 높은 도우즈 량을 가지고 샷을 수행하고, 그 외의 부분에 대해서는 보통 또는 낮은 도우즈 량을 가지고 샷을 수행할 수 있다.
도 5a 및 5b는 본 발명의 일 실시예에 따른 패터닝 방법에 대한 원리를 보여주기 위한 패턴에 대한 개념도이고, 도 5b는 비교예로서 본 실시예를 적용하지 않은 경우를 보여주는 패턴에 대한 개념도이다.
도 5a를 참조하면, 상부에 위치하는 패턴이 마스크에 형성할 디자인 패턴(105)이고, 하부에 위치하는 패턴이 마스크에 실제로 형성된 실제 패턴(107)이다. 디자인 패턴(105)은 두 영역으로 분류될 수 있다. 예컨대, 디자인 패턴(105)은 한 번의 샷이 수행되는 제1 샷 영역(105a)과 적어도 두 번의 샷이 수행되는 제2 샷 영역(105b)으로 분류될 수 있다.
제2 샷 영역(105b)에 적어도 두 번의 샷이 수행됨으로써, 제2 샷 영역(105b)에 조사되는 도우즈 량이 증가할 수 있다. 그에 따라, 디자인 패턴(105)과 거의 동일한 길이의 실제 패턴(107)이 형성됨을 도 5a에서 확인할 수 있다. 물론, 끝단 부분에서 둥글게 되는 현상은 여전히 존재할 수 있다. 이에 대해서는 끝단 부분에 세리프(serif) 보정 피쳐를 추가하는 방법 또는 두 꼭지점에 세 번 이상의 샷을 수행하는 방법 등이 고려될 수 있다.
도 5b를 참조하면, 역시 상부에 위치하는 패턴이 마스크에 형성할 디자인 패턴(105')이고, 하부에 위치하는 패턴이 마스크에 실제로 형성된 실제 패턴(107')이다. 디자인 패턴(105')을 영역 구별없이 한 번의 샷을 통해 노광을 수행한 경우에, 도 5b에서 도시된 부분과 같이 끝단 부분이 짧아지는 불량이 발생한다. 예컨대, 실제 패턴(107')이 디자인 패턴(105')에 비해 제1 폭(w1)만큼 길이가 짧아짐을 알 수 있다. 이와 같이 실제 패턴이 짧아짐으로써, 마스크 패턴 불량 및/또는 반도체 기판의 패턴 불량을 야기할 수 있다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 패터닝 방법의 적용 범위를 설명하기 위한 패턴들에 대한 평면도들이다.
도 6a 참조하면, 마스크나 반도체 기판에 형성해야 할 패턴들은 크게 메인 피쳐(102)와 어시스트 피쳐(104)로 구별할 수 있다. 일반적으로 패턴 불량은 사이즈가 작은 어시스트 피쳐에서 주로 발생한다. 따라서, 도 6a와 같이 패턴이 단순한 경우에는 어시스트 피쳐에만 치중하여 오버랩 샷이나 도우즈 량 조절 방법을 적용하면 되므로 비교적 패터닝 공정이 용이하게 적용될 수 있다.
도 6b를 참조하면, 마스크나 반도체 기판에 형성해야 할 패턴들이 메인 피쳐나 어시스트 피쳐로 확실히 구별되지 않으면서, 매우 복잡한 형태를 가질 수 있다. 이러한 복잡한 패턴의 경우에도 패턴 불량이 많이 발생하게 되나 어느 패턴에서 패턴 불량이 발생할지는 예상하기 힘들다. 따라서, 단순한 패턴인지 복잡한 패턴인지에 상관없이 취약 패턴에 대한 검출에 정확한 방법이 요구될 수 있다.
본 실시예에서는 예컨대, 도 2 및 3에서 설명한 바와 같은 방법들이 취약 패턴 검출을 위해 이용될 수 있다. 한편, 패턴이 복잡하지 않더라도 극단적으로 패터닝 품질을 요구하는 경우에는 메인 피쳐에서도 불량이 발생할 수 있고, 그러한 경우 단순한 패턴이라도 메인 피쳐에서의 불량 부분도 검출할 수 있어야 한다.
도 7은 마스크에 형성되는 어시스트 피쳐(assist feature) 및 메인 피쳐(main feature)들에 대한 개수 및 품질 불량이 발생할 가능성을 보여주는 그래프이다. 여기서, x축은 피쳐들의 사이즈를 나타내고, y축은 마스크 내의 해당 사이즈의 피쳐들의 개수를 나타내며, 해칭 농도는 진할수록 불량이 발생할 가능성이 높음을 나타낸다.
도 7을 참조하면, 그래프를 통해 알 수 있듯이 비교적 큰 사이즈의 피쳐들이 마스크에 많이 형성되며, 작은 사이즈의 피쳐들, 예컨대 ASB 또는 SB는 작은 개수로 형성된다. 또한, 화살표로 표시된 바와 같이 어느 정도 큰 사이즈의 피쳐들은 메인 피쳐들이고, 작은 사이즈의 피쳐들은 어시스트 피쳐들임을 알 수 있다.
한편, 해칭 농도를 볼 때, 작은 사이즈의 패턴들, 예컨대, 어시스트 피쳐들에서 패턴 불량이 많이 발생함을 알 수 있다. 그러나 메인 피쳐들 중에서도 비교적 작은 피쳐들은 패턴 불량이 발생하며, 또한 사이즈가 큰 피쳐들의 경우도 패턴 불량이 전혀 발생하지 않은 것은 아님을 알 수 있다.
이와 같이, 패턴 불량은 작은 사이즈의 피쳐에 국한되지 않고 전 범위 사이즈의 피쳐에 발생하므로, 단지 패턴의 사이즈만을 기준으로 취약 패턴을 검출하는 것은 한계가 있다. 특히, 단순한 패턴이 아닌 도 6b와 같은 복잡한 패턴의 경우나 극단적인 패터닝 품질을 요구하는 경우, 메인 피쳐와 비정형 패턴에서 품질 불량 발생 가능성이 커질 수 있다.
도 8a 내지 8c는 본 발명의 일 실시예의 패터닝 방법에 적용되는 취약 패턴 검출 방법을 설명하기 위한 개념도들이다.
도 8a 내지 8c를 참조하면, 도 8a는 형성하여야 할 패턴에 대한 개략적인 디자인 패턴을 보여주고 있는데, 이러한 디자인 패턴에 대하여 인접하는 꼭지점들(vertex) 사이의 거리가 기준 거리 이하인 경우에 취약 패턴으로서 검출할 수 있다. 여기서, 102는 메인 피쳐를, 그리고 104는 어시스트 피쳐를 지칭한다.
구체적으로, 도 8a의 왼쪽에서 두 번째 패턴에서 메인 피쳐의 꼭지점을 추출하여 배치하면 도 8b와 같은 구조를 가질 수 있다. 이러한 꼭지점들의 구조에서 어느 하나의 꼭지점, 예컨대 원으로 해칭된 부분(A) 내의 꼭지점을 기준으로 인접하는 꼭지점까지의 거리, 즉 가로 방향의 꼭지점과의 거리(a) 및 세로 방향의 꼭지점과의 거리(b)가 기준 거리 이하인 경우에 해당 패턴을 취약 패턴으로 검출할 수 있다. 기준 거리는 예컨대, a 및 b 각각에 대하여 10㎚내지 60㎚ 정도일 수 있다. 예컨대, 매우 미세한 패터닝 품질을 요구하는 경우에는 10㎚에 가깝게 기준을 설정하고, 대략적인 패터닝 품질을 요구하는 경우에는 60㎚에 가깝게 기준을 설정할 수 있다.
도 8c는 취약 패턴 검출 후에 오버랩 샷을 적용하거나 도우즈 량을 많이 적용할 영역을 구별하여 보여준다. 즉, 검은 색 부분은 한 번의 샷을 수행하거나 보통의 도우즈 량으로 샷을 수행하는 제1 샷 영역(102a)이고, 점 해칭된 부분은 적어도 2 번의 샷을 수행하거나 많은 도우즈 량으로 샷을 수행하는 제2 샷 영역(102b)일 수 있다. 한편, 어시스트 피쳐(104)의 경우는 폭이 매우 작기 때문에 대부분 취약 패턴에 해당하며, 또한 소정 룰에 의해 어시스트 패턴 전체가 오버랩 샷을 적용하거나 또는 도우즈 량을 많이 적용할 제2 샷 영역(104b)으로 분류될 수 있다.
취약 패턴 선정 후, 취약 패턴의 소정 부분을 오버랩 샷 영역으로 분류하는 룰에 대해서는 도 10a 내지 11e 부분에서 좀더 상세히 기술한다.
도 9는 본 발명의 일 실시예의 패터닝 방법에 적용되는 다른 취약 패턴 검출 방법을 설명하기 위한 개념도이다.
도 9를 참조하면, 본 실시예의 패터닝 방법에서 취약 패턴을 검출하는 방법은 단위 면적당 꼭지점의 수가 소정 개수 이상인가에 따라 취약 패턴으로 결정하는 방법이다. 예컨대, 도시된 바와 같은 패턴들이 존재한 경우 점선으로 표시된 단위 면적당 꼭지점을 몇 개 포함하는지를 계산하고 그 개수가 기준 개수 이상인지 판단하여 취약 패턴인지 결정할 수 있다.
한편, 계산이 복잡할 수 있으므로 메인 피쳐들(102) 중 꼭지점이 모호한 형태의 메인 피쳐(102), 예컨대 오른쪽 끝의 메인 피쳐(102)에 대해서는 꼭지점의 개수를 취약 패턴 결정에 포함하지 않을 수 있다. 또한, 어시스트 피쳐(104)는 사이즈가 작아 대부분 취약 패턴에 해당하므로, 어시스트 피쳐(104) 내의 꼭지점도 취약 패턴 결정에 포함하지 않을 수 있다. 덧붙여, 단위 면적은 사용자에 따라 임의적인 형태나 사이즈를 가질 수 있고, 기준 개수도 임의로 결정될 수 있다. 예컨대, 단위 면적은 5×5 ㎛2 일 수 있고, 기준 개수는 1000개 이상일 수 있다.
상기의 단위 면적당의 꼭지점 개수에 의해 취약 패턴이 검출된 경우에도 취약 패턴에 대하여 샷 영역을 분류하는 룰은 앞서 인접하는 꼭지점들 사이의 거리에 따라 검출된 취약 패턴에 대하여 샷 영역을 분류하는 룰과 동일할 수 있다. 물론 다른 샷 영역 분류 방법이 적용될 수 있음은 물론이다.
도 10a 내지 10e는 검출된 취약 패턴에 대하여 샷 영역을 분류하는 룰을 설명하기 위한 개념도들이다.
도 10a를 참조하면, 도 10a은 취약 패턴으로 검출된 패턴을 꼭지점들과 꼭지점들을 잇는 변으로 표시한 형태를 보여준다. 여기서, 원형 해칭된 부분(A) 내의 꼭지점을 기준 꼭지점이라 할 때, 가로 방향으로의 인접한 꼭지점들 간의 거리는 제1 거리(a)이고, 세로 방향으로 인접한 꼭지점들 간의 거리는 제2 거리(b)일 수 있다.
도 10b를 참조하면, 제1 거리(a)가 제1 기준 거리(d1)보다 큰 경우에는 라인 끝단이 짧아지는 문제가 발생하지 않으므로, 이 경우에는 꼭지점에만 오버랩 샵을 구현하면 된다. 그에 따라, 제1 거리(a)가 제1 기준 거리(d1)보다 큰 경우에는 각 꼭지점에 인접한 부분만을 오버랩 샷을 적용 또는 도우즈 량을 많이 적용할 영역, 즉 제2 샷 영역(S2)으로 분류하고 나머지 부분은 한 번의 샷 또는 일반적인 도우즈 량을 적용할 영역, 즉 제1 샷 영역(S1)으로 분류할 수 있다. 제2 샷 영역(S2)은 직사각형 형태를 가질 수 있다. 물론 다른 형태로 제2 샷 영역(S2)이 정의될 수 있음은 물론이다. 참고로, 꼭지점에 오버랩 샷을 적용함으로써, 라인 끝단이 둥글게 되는 현상을 어느 정도 해결할 수 있다. 한편, 제1 기준 거리(d1)는 사용자에 의해 임의로 결정될 수 있다. 예컨대, 제1 기준 거리(d1)는 200㎚ 일 수 있다.
도 10c를 참조하면, 제1 거리(a)가 제1 기준 거리(d1)보다 작아지면 라인 끝단이 짧아지는 문제가 발생하게 되므로, 꼭지점에 2개의 오버랩 샷이 아니라 하나의 shot으로 구현하는 방식이 유리하다. 따라서, 제1 거리(a)가 제1 기준 거리(d1)보다 작고 제2 기준 거리(d2)보다 큰 경우에는 제2 샷 영역(S2)은 두 점을 잇는 연장된 직사각형 형태를 가질 수 있다. 물론, 제2 샷 영역(S2)이 다른 형태로 정의될 수도 있다. 제2 기준 거리(d2) 역시 사용자에 의해 임의로 결정될 수 있다. 예컨대, 제2 기준 거리(d2) 80㎚ 일 수 있다.
도 10d를 참조하면, 제1 거리(a)가 제2 기준 거리(d2)보다 작고 제3 기준 거리(d3)보다 큰 경우에는 제2 샷 영역(S2)은 하부의 두 점을 잇는 연장된 직사각형 형태와 더불어 어느 한쪽의 꼭지점, 예컨대 하부 오른쪽 꼭지점으로부터 세로 방향의 꼭지점을 잇는 연장된 직사각형 형태를 포함할 수 있다.
두 꼭지점 사이의 거리가 가까운 경우에는 인접하는 변들에서의 패턴 불량, 예컨대 LER(Line Edge Roughness)이 발생할 수 있고, 그에 따라 그러한 변들에도 오버랩 샷 또는 많은 도우즈 량을 가지고 노광을 수행함으로써 패턴 불량을 최소화할 수 있다. 물론, 제2 샷 영역(S2)이 도면에 도시된 형태와 다른 형태로 정의될 수도 있다. 제3 기준 거리(d3) 역시 사용자에 의해 임의로 결정될 수 있다. 예컨대, 제3 기준 거리(d3)는 60㎚ 일 수 있다.
도 10e를 참조하면, 제1 거리(a)가 제3 기준 거리(d3)보다 작고 제4 기준 거리(d4)보다 큰 경우에는 패턴 전체가 제2 샷 영역(S)로 분류될 수 있고, 그에 따라, 패턴 전체에 대하여 오버랩 샷 또는 많은 도우즈 량을 가지고 노광을 수행될 수 있다. 제4 기준 거리(d4) 역시 사용자에 의해 임의로 결정될 수 있다. 예컨대, 제4 기준 거리(d4)는 50㎚ 일 수 있다.
지금까지 제1 내지 제4 기준 거리에 대하여 수치를 언급하였지만 그러한 수치는 단지 예시적인 것에 지나지 않으며, 사용자에 의해 다양하게 변경될 수 있다. 또한, 지금까지 제1 거리(a) 가지고 설명하였지만, 제2 거리(b)에도 유사한 룰이 적용될 수 있고, 또한 제1 거리(a) 및 제2 거리(b)가 함께 고려되어 샷 영역 분류가 수행될 수도 있다.
도 11a 내지 11e는 본 발명의 일 실시예에 따른 다른 형태의 오버랩 샷이 적용되는 영역을 보여주는 개념도들이다.
도 11a를 참조하면, 도시된 바와 같이 검출된 취약 패턴(105)은 중심 부분의 제1 샷 영역(S1)을 제2 샷 영역(S2)이 둘러싸는 형태로 분류될 수 있다.
도 11b를 참조하면, 검출된 취약 패턴(105)은 도 11a와 유사하게 중심 부분의 제1 샷 영역(S1)을 제2 샷 영역(S2)이 둘러싸는 형태로 분류될 수 있다. 그러나 제2 샷 영역(S2)은 다시 제2-1 샷 영역(S2')과 제2-2 샷 영역(S2")으로 분류될 수 있다. 예컨대, 제2-1 샷 영역(S2')은 두 번의 샷이 수행되는 영역이고, 제2-2 샷 영역(S2")은 세 번의 샷이 수행되는 영역일 수 있다. 패턴의 끝단 꼭지점의 경우에 불량이 더 많이 발생할 수 있다는 측면에서 끝단 꼭지점에 좀더 많은 도우즈 량을 할당한다는 개념이다. 본 실시예에서 샷의 횟수는 단지 예시에 지나지 않는다. 따라서, 사용자는 분류된 샷 영역에 따라 다양한 회수의 샷을 할당할 수 있음은 물론이다.
도 11c를 참조하면, 검출된 취약 패턴(105)은 제1 샷 영역(S1)과 제2 샷 영역(S2)으로 분류되되, 제2 샷 영역(S2)은 제1 샷 영역(S1)의 끝단에 할당되지 않고 제1 샷 영역(S1)의 양쪽 측변을 따라서 연장하는 직사각형 형태를 가질 수 있다. 이와 같이 제2 샷 영역(S2)이 할당되는 경우는, 한 번의 샷을 통해 패턴을 형성할 때, 형성된 패턴의 측변에서 LER이 크게 발생한 경우에 해당할 수 있다.
도 11d를 참조하면, 검출된 취약 패턴(105)은 도 10b와 유사하게 해당 꼭지점에 인접하여 제2 샷 영역(S2)이 할당되나, 도시된 바와 같이 그 형태는 사각형이 아니라 삼각형일 수 있다. 물론, 제2 샷 영역(S2)이 해당 꼭지점에 인접하는 사각형이나 삼각형에 한정되는 것이 아니다. 예컨대, 해당 꼭지점에 인접하는 부분 원형, 부분 타원, 또는 다른 각형의 다양한 형태로 제2 샷 영역(S2)이 정의될 수 있다.
도 11e를 참조하면, 검출된 취약 패턴(105)은 도 10c와 유사하게 제2 샷 영역(S2)이 패턴의 끝단 부분에 할당되나, 제2 샷 영역(S2)은 도 10c에서와 달리 제1 샷 영역(S1)의 끝단을 반원형으로 감싸는 형태를 가질 수 있다. 다시 말해서, 제2 샷 영역(S2)과 접하는 제1 샷 영역(S1)의 끝단 부분은 반원의 형태를 가질 수 있다.
지금까지 다양한 제1 샷 영역(S1) 및 제2 샷 영역(S2)의 형태를 예시하였지만, 본 실시예의 샷 영역이 그에 한정되는 것은 아니다. 예컨대, 패턴 불량을 최소화할 수 있다면 어떠한 형태로든 제2 샷 영역이 할당될 수 있다.
도 12는 도 1의 대상 기판이 마스크인 경우에 대상 기판에 패턴을 형성하는 단계(S150)를 좀더 구체적으로 보여주는 흐름도이다.
도 12를 참조하면, 먼저, 샷 영역에 따른 다른 샷 방법을 적용하여 마스크 상의 레지스트에 제1 패턴을 형성한다(S152). 샷 영역에 따라 다른 샷 방법은 전술한 바와 같이 제2 샷 영역에 오버랩 샷을 적용하거나 다른 도우즈 량을 가지고 샷을 수행하는 것을 의미할 수 있다. 레지스트는 예컨대, 레이저 또는 전자빔 리소그래피를 위한 레지스트일 수 있다. 본 실시예에서 레지스트는 전자빔 리소그래피를 위한 전자빔-레지스트일 수 있다.
이러한 레지스트에 대하여 샷 영역에 따라 다른 샷 방법을 적용하여 노광을 수행하고 현상 공정을 진행함으로써, 레지스트 패턴, 즉 제1 패턴을 형성할 수 있다.
다음, 제1 패턴을 식각 마스크로 하여 마스크를 식각함으로써, 마스크에 패턴을 형성한다(S154). 이렇게 형성된 마스크는 반도체 기판에 대한 포토리소그래피 공정에서 포토마스크로 이용될 수 있다.
도 13a 내지 13d는 본 발명의 일 실시예에 따른 마스크에 패턴을 형성하는 방법을 보여주는 단면도들이다.
도 13a를 참조하면, 마스크 기판(210) 상에 금속 박막(220) 및 레지스트막(230)이 차례로 적층된 블랭크 마스크를 준비한다. 마스크 기판(210)은 일반적으로 석영 기판일 수 있다. 또한, 금속 박막(220)은 예컨대 크롬 박막일 수 있고, 레지스트막(230)은 전자빔 리소그래피를 위한 전자빔-레지스트막일 수 있다.
도 13b를 참조하면, 샷 영역 따라 다른 샷 방법을 적용하여 노광을 수행한다. 여기서 다른 샷 방법은 전술한 바와 같이 오버랩 샷 또는 서로 다른 도우즈 량으로 샷을 수행하는 것을 의미할 수 있다. 노광 후, 레지스트막(230a)는 세 가지 영역으로 구분될 수 있다. 예컨대, 전자빔이 조사되지 않은 제1 영역(232), 전자빔이 한 번 조사된 영역, 즉 한 번의 샷이 수행된 제2 영역(234), 및 전자빔이 적어도 두 번 조사된 영역, 즉 오버랩 샷이 수행된 제3 영역(236)으로 구분될 수 있다.
도 13c를 참조하면, 현상 공정을 수행하여 레지스트 패턴(230b)을 형성한다. 본 실시예에서는 전자빔이 조사된 영역이 레지스트 패턴으로 유지된다. 그러나 경우에 따라 반대로 될 수도 있다. 예컨대, 레이저를 이용하는 경우에 레지스트의 재질에 따라, 레이저가 조사되지 않은 부분이 패턴으로 유지될 수도 있다.
도 13d를 참조하면, 레지스트 패턴(230b)을 식각 마스크로 하여 금속 박막(220)을 식각하여 금속 패턴(220a)을 형성한다. 마스크 기판(210) 상에 금속 패턴(220a)이 형성됨으로써, 마스크, 예컨대 포토마스크가 완성될 수 있다.
도 14는 도 1의 패터닝 방법을 통해 제조된 마스크를 이용하여 반도체 소자를 제조하는 방법에 대한 흐름도이다.
도 14를 참조하면, 먼저, 도 1에서의 패터닝 방법에서와 같이 취약 패턴을 검출하고(S110), 취약 패턴을 적어도 2개의 샷 영역으로 분류하며(S130), 분류된 샷 영역에 따라 다른 샷 방법을 적용하여 마스크에 패턴을 형성한다(S150). 여기서, 마스크는 포토리소그래피 공정에 이용되는 포토마스크일 수 있다.
포토마스크 형성 후, 포토마스크를 이용하여 반도체 기판에 소자 패턴을 형성한다(S170). 좀더 구체적으로, 포토마스크를 이용하여 노광 공정, 현상 공정 등을 포함한 포토리소그래피 공정을 진행하여 반도체 기판 상의 포토-레지스트에 제1 패턴을 형성한다. 이후, 제1 패턴을 식각 마스크로 하여 반도체 기판 상의 대상 물질층을 식각하여 소자 패턴을 형성한다.
한편, 포토마스크를 이용한 포토리소그래피 공정, 식각 공정, 물질층들이나 포토-레지스트에 대한 증착 공정, 그리고 CMP 공정이나 세정 공정 등 다양한 공정 등이 반복적으로 수행됨으로써, 반도체 기판 상에 다양한 반도체 소자들이 형성될 수 있다. 또한, 그러한 반도체 소자들은 웨이퍼와 같은 반도체 기판 상에 형성된 후에 개별 반도체 소자로 싱귤레이션 되어 패키징 되거나, 웨이퍼 레벨에서 패키징된 후에 개별 패키지로 싱귤레이션 됨으로써, 반도체 소자 또는 반도체 패키지로 완성될 수 있다.
도 15는 도 1의 대상 기판이 반도체 기판인 경우에 대상 기판에 패턴을 형성하는 단계(S150)를 좀더 구체적으로 보여주는 흐름도이다.
도 15를 참조하면, 도 1에서의 패터닝 방법에서와 같이 취약 패턴을 검출하고(S110), 취약 패턴을 적어도 2개의 샷 영역으로 분류한다(S130). 한편, 분류된 샷 영역에 따라 다른 샷 방법을 적용하여 반도체 기판 상의 레지스트에 제1 패턴을 형성한다(S162). 반도체 기판 상의 레지스트에 제1 패턴을 형성하는 것은 도 12에서 마스크 상의 레지스트에 제1 패턴을 형성하는 것과 유사하다. 다만, 마스크 상의 레지스트에 대해서는 레이저 또는 전자빔을 통해 노광이 수행되었지만, 반도체 기판 상의 레지스트의 경우는 포토리소그래피에 일반적으로 이용되는 레이저를 통해 노광이 수행될 수 있다. 물론, 전자빔에 의한 노광이 배제되는 것은 아니다.
다음, 제1 패턴을 식각 마스크로 하여 반도체 기판 상에 소자 패턴을 형성한다(S164), 소자 패턴은 반도체 기판에 형성될 수도 있고, 반도체 기판 상에 적층된 대상 물질층에 형성될 수도 있다.
본 실시예에는 도 1에서와 달리 마스크를 이용하지 않고 반도체 기판에 바로 패턴을 형성할 수 있다. 이와 같이 마스크를 이용하지 않고 바로 반도체 기판에 패턴을 형성하는 방법을 다이렉트 패터닝이라고 한다.
지금까지, 여러 가지 패터닝 방법, 예컨대, 도 1 내지 도 3, 및 도 12의 설명 부분에서 기술한 여러 가지 패터닝 방법, 그리고 도 14 및 도 15의 설명 부분에서 기술한 반도체 소자 제조 방법은, 컴퓨터로 수행 가능한 반도체 집적 회로 설계 프로그램에 의한 절차(procedure)로 표현될 수 있다. 이와 같이, 컴퓨터로 상기 반도체 집적 회로의 설계 프로그램을 수행함으로써, 본 실시예의 패터닝 방법 및 반도체 소자 제조 방법의 일부 또는 전체가 구현될 수 있다. 따라서, 본 실시예에 따른 패터닝 방법 및 반도체 소자 제조 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함할 수 있다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함할 수 있다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자 제조장치에 대한 블럭 구조도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 소자 제조장치(1000)는 취약 패턴 검출부(110), 영역 분류부(130), 샷 방법 결정부(150), 노광부(170), 저장부(190) 및 제어부(250)를 포함할 수 있다.
취약 패턴 검출부(110)는 대상 기판에 형성될 패턴들 중에 불량의 가능성이 큰 취약 패턴을 모델링 또는 소정 룰을 통해 검출한다. 모델링 또는 소정 룰에 대해서는 도 2 및 도 3에 대한 설명부분에서 기술하였으므로 여기서는 생각한다. 영역 분류부(130)는 검출된 취약 패턴 내의 꼭지점들 간의 거리에 따라, 취약 패턴을 적어도 2개의 샷 영역으로 분류한다. 예컨대, 취약 패턴을 한 번의 샷을 수행하는 제1 샷 영역 및 적어도 2 번의 샷을 수행하는 제2 샷 영역으로 분류할 수 있다. 또는, 샷의 횟수에 따라 샷 영역을 분류할 수도 있다. 한편, 도우즈 량에 따라 샷 영역을 분류할 수도 있다. 샷 영역 분류에 대해서는 도 10a 내지 10e 부분에서 설명하였으므로 여기서는 생략한다.
샷 방법 결정부(150)는 분류된 샷 영역에 따라 샷의 방법을 결정한다. 예컨대, 샷 방법 결정부(150)는 분류된 샷 영역에 도우즈 량에 대한 데이터, 및 각각의 샷 영역에 따른 샷 횟수에 대한 데이터를 결정할 수 있다. 구체적으로, 샷 방법 결정부(150)는 제1 샷 영역에는 한 번의 샷을 수행하고, 제2 샷 영역에는 적어도 2번의 샷을 수행하도록 결정할 수 있다. 또는, 샷 방법 결정부(150)는 제1 샷 영역에는 보통의 도우즈 량을 가지고 샷을 수행하고, 제2 샷 영역에는 상대적으로 많은 도우즈 량을 가지고 샷을 수행하도록 결정할 수도 있다.
노광부(170)는 샷 방법 결정부(150)에서 결정된 도우즈 량에 대한 데이터 또는 샷 횟수에 대한 데이터에 기초하여 분류된 샷 영역에 각각 다른 샷 방법을 적용하여 노광을 수행한다. 노광부(170)는 노광 공정을 수행하기 위한 레이저 광원 또는 전자빔 장치를 포함할 수 있다. 노광부(170)는 레이저 광원 또는 전자빔 장치 이외에도, 다른 다양한 구성요소를 포함할 수 있음은 물론이다. 예컨대, 레이저 광원을 이용하여 노광을 수행하는 경우에는 투영 광학계, 조명 광학계, 다수의 셔터들, 및 제어장치 등을 포함할 수 있다.
노광부(170)는 VSB 쓰기 모드(variable shaped beam writing mode) 노광기(미도시)를 포함할 수 있다. VSB 쓰기 모드 노광기는 단위 사각형 또는 단위 삼각형을 하나의 샷으로 하여 디자인 패턴을 노광할 수 있다. 또한, VSB 쓰기 모드 노광기는 오버랩 샷 방법과 도우즈 량을 조절하는 방법 모두를 구현할 수 있다.
저장부(190)는 취약 패턴을 검출하기 위한 모델링 또는 소정 룰(rule)에 대한 데이터를 저장하거나 또는 영역 분류를 위한 데이터를 저장할 수 있다. 또한, 저장부(190)는 취약 패턴 검출부(110), 영역 분류부(130), 샷 방법 결정부(150), 노광부(170) 및 제어부(250)에서 필요로 하는 데이터를 저장하여 제공할 수 있고, 각 구성 부분(110, 130, 150, 170, 250)에서 나온 결과들을 저장할 수도 있다.
제어부(250)는 반도체 소자 제조장치(1000)를 전반적으로 제어한다. 즉, 취약 패턴 검출부(110), 영역 분류부(130), 샷 방법 결정부(150), 노광부(170), 및 저장부(190)를 제어할 수 있다. 덧붙여, 노광부(170)의 경우는 별도의 노광부-제어부가 배치되어 제어부(250)와 연동할 수 있다.
본 실시예에 따른 반도체 소자 제조장치는 취약 패턴 검출부, 영역 분류부 및 샷 방법 결정부를 통해 형성해야 할 패턴들 중에서 취약 패턴을 검출하고, 검출된 취약 패턴을 적어도 2개의 샷 영역으로 분류하고, 각각의 샷 영역에 다른 샷 방법을 결정하여, 노광부를 통해 결정된 샷 방법으로 노광을 수행함으로써, 공정 안정성을 유지하면서 패턴 불량을 최소화할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
102: 메인 피쳐, 102a: 제1 샷 영역, 102b: 제2 샷 영역, 104: 어시스트 피쳐, 105, 105': 디자인 패턴, 105a: 제1 샷 영역, 105b: 제2 샷 영역, 107, 107': 실제 패턴, 210: 마스크 기판, 220: 금속 박막, 220a: 금속 패턴, 230, 230a: 레지스트막, 232: 제1 영역(전자빔이 조사되지 않은 영역), 234: 제2 영역(한 번의 샷이 수행된 영역), 236: 제3 영역((오버랩 샷이 수행된 영역), 230b: 레지스트 패턴, 110: 취약 패턴 검출부, 130: 영역 분류부, 150: 샷 방법 결정부, 170: 노광부, 190: 저장부, 250: 제어부

Claims (20)

  1. 대상 기판에 형성할 패턴들 중에 불량의 가능성이 기준치 이상인 취약 패턴을 검출하는 단계;
    상기 취약 패턴을 적어도 2개의 샷(shot) 영역으로 분류하는 단계;
    상기 샷 영역의 패턴 형태의 변경없이 상기 샷 영역에 따라 구별되는 샷 방법을 적용하여 상기 대상 기판 상의 레지스트에 노광을 수행하는 단계; 및
    상기 레지스트를 이용하여 상기 대상 기판에 패턴을 형성하는 단계;를 포함하는 패터닝 방법.
  2. 제1 항에 있어서,
    상기 검출하는 단계는, 소정 룰에 의해, 패턴의 꼭지점(vertex)과 꼭지점 사이의 거리가 소정 범위 내에 속하는 경우, 및 단위 면적 내에 포함된 패턴의 꼭지점의 수가 소정 개수 이상인 경우 중 적어도 하나의 경우를 상기 취약 패턴으로 검출하는 것을 특징으로 하는 패터닝 방법.
  3. 삭제
  4. 제1 항에 있어서,
    상기 샷 방법은 일부의 샷 영역에 한 번의 샷을 수행하고, 나머지 샷 영역에 오버랩 샷(overlap shot)을 수행하는 방법인 것을 특징으로 하는 패터닝 방법.
  5. 제1 항에 있어서,
    상기 샷 방법은 상기 샷 영역 각각에 다른 도우즈 량을 적용하여 샷을 수행하는 방법인 것을 특징으로 하는 패터닝 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 마스크에 형성될 패턴들 중에 불량의 가능성이 기준치 이상인 취약 패턴을 검출하는 단계;
    상기 취약 패턴을 적어도 2개의 샷(shot) 영역으로 분류하는 단계;
    상기 샷 영역의 패턴 형태의 변경없이 상기 샷 영역에 따라 구별되는 샷 방법을 적용하여 상기 마스크 상의 레지스트에 노광을 수행하는 단계;
    상기 레지스트를 이용하여 상기 마스크에 제1 패턴을 형성하는 단계; 및
    상기 마스크를 이용하여 반도체 기판에 소자 패턴을 형성하는 단계;를 포함하는 반도체 소자 제조방법.
  14. 제13 항에 있어서,
    상기 소자 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 포토-레지스트를 도포하는 단계;
    상기 마스크를 이용하여 포토리소그라피를 통해 상기 포토-레지스트에 제2 패턴을 형성하는 단계; 및
    상기 제2 패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 상기 소자 패턴을 완성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 마스크 또는 반도체 소자에 형성될 패턴들 중 불량의 가능성이 기준치 이상인 취약 패턴을 검출하는 취약 패턴 검출부;
    상기 취약 패턴을 적어도 2개의 샷 영역으로 분류하는 영역 분류부;
    상기 샷 영역에 따라 다른 샷 방법을 결정하는 샷 방법 결정부; 및
    상기 샷 영역의 패턴 형태의 변경없이 상기 샷 영역에 결정된 상기 샷 방법을 적용하여 노광을 수행하는 노광부;를 포함하는 반도체 소자 제조장치.
  16. 제15 항에 있어서,
    상기 샷 방법 결정부는 상기 샷 영역에 따른 도우즈 량에 대한 데이터, 및 상기 샷 영역에 따른 샷 횟수에 대한 데이터를 결정하며,
    상기 노광부는 상기 도우즈 량에 대한 데이터 및 샷 횟수에 대한 데이터에 기초하여 노광을 수행하도록 구성된 것을 특징으로 반도체 소자 제조장치.
  17. 삭제
  18. 삭제
  19. 제15 항에 있어서,
    상기 노광부는 상기 샷 영역에 결정된 상기 샷 방법에 기초하여, 일부의 샷 영역에 한 번의 샷을 수행하고, 나머지 샷 영역에 오버랩 샷(overlap shot)을 수행하도록 구성된 것을 특징으로 하는 반도체 소자 제조장치.
  20. 제15 항에 있어서,
    상기 노광부는 상기 샷 영역에 결정된 상기 샷 방법에 기초하여, 상기 샷 영역에 따라 다른 도우즈 량을 적용하여 샷을 수행하도록 구성된 것을 특징으로 하는 반도체 소자 제조장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10628544B2 (en) 2017-09-25 2020-04-21 International Business Machines Corporation Optimizing integrated circuit designs based on interactions between multiple integration design rules
US10762618B1 (en) * 2019-02-14 2020-09-01 United Microelectronics Corp. Mask weak pattern recognition apparatus and mask weak pattern recognition method
KR20230050588A (ko) * 2021-10-08 2023-04-17 한국과학기술원 스티칭 노광 공정용 마스크

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090187878A1 (en) * 2008-01-18 2009-07-23 Kozo Ogino Data generation method for semiconductor device, and electron beam exposure system
US7759027B2 (en) 2008-09-01 2010-07-20 D2S, Inc. Method and system for design of a reticle to be manufactured using character projection lithography

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0165524B1 (ko) * 1996-07-16 1999-03-20 김광호 포토리소그래피 공정의 노광방법
JPH10289861A (ja) 1997-04-16 1998-10-27 Nikon Corp マスクパターン形成方法
US20010031406A1 (en) 1997-10-30 2001-10-18 Nikon Corporation Photomask and exposure method
US6670081B2 (en) * 2000-06-13 2003-12-30 Asml Masktools Netherlands B.V. Optical proximity correction method utilizing serifs having variable dimensions
JP2004153032A (ja) 2002-10-31 2004-05-27 Sony Corp 露光用の相補形マスク、その製造方法及びその製造プログラム
KR20060032542A (ko) 2004-10-12 2006-04-17 주식회사 하이닉스반도체 포토 마스크 및 그 제조 방법
US7453063B2 (en) * 2004-12-08 2008-11-18 Asml Netherlands B.V. Calibration substrate and method for calibrating a lithographic apparatus
JP4817746B2 (ja) * 2005-07-27 2011-11-16 株式会社東芝 半導体装置の設計データ処理方法、そのプログラム、及び半導体装置の製造方法
KR20070098011A (ko) 2006-03-30 2007-10-05 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 격벽 제조용 노광마스크 및그를 이용한 플라즈마 디스플레이 패널의 제조방법
JP2008216608A (ja) 2007-03-05 2008-09-18 Sharp Corp 薄膜トランジスタアレイ基板製造用フォトマスク及びこれを用いたアレイ基板の製造方法
US8039176B2 (en) 2009-08-26 2011-10-18 D2S, Inc. Method for fracturing and forming a pattern using curvilinear characters with charged particle beam lithography
US8017288B2 (en) 2008-09-01 2011-09-13 D2S, Inc. Method for fracturing circular patterns and for manufacturing a semiconductor device
JP4843654B2 (ja) 2008-09-19 2011-12-21 株式会社東芝 描画パターンの生成方法、フォトマスクの製造方法及び半導体装置の製造方法
KR101023077B1 (ko) 2008-10-27 2011-03-24 주식회사 동부하이텍 마스크 패턴 형성 방법
KR101031465B1 (ko) 2008-11-03 2011-04-26 주식회사 하이닉스반도체 반도체 소자의 미세 콘택홀 형성 방법
US8479125B2 (en) * 2009-03-31 2013-07-02 Christophe Pierrat Lithography modeling and applications
KR101616744B1 (ko) 2009-08-25 2016-04-29 삼성전자주식회사 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법
JP2011049296A (ja) 2009-08-26 2011-03-10 Nikon Corp マスクレス露光方法
US8378319B2 (en) * 2010-03-22 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for generating direct-write pattern
JP5513324B2 (ja) 2010-09-01 2014-06-04 キヤノン株式会社 決定方法、露光方法及びプログラム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090187878A1 (en) * 2008-01-18 2009-07-23 Kozo Ogino Data generation method for semiconductor device, and electron beam exposure system
US7759027B2 (en) 2008-09-01 2010-07-20 D2S, Inc. Method and system for design of a reticle to be manufactured using character projection lithography

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US20140045334A1 (en) 2014-02-13
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US9529960B2 (en) 2016-12-27
US20150220679A1 (en) 2015-08-06

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