KR101957068B1 - 자기보상 기능을 구비하는 게이트 전극 구동회로 - Google Patents

자기보상 기능을 구비하는 게이트 전극 구동회로 Download PDF

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Abstract

본 발명은 자기보상 기능을 구비하는 게이트 전극 구도회로를 제공하며, 이는 직렬로 연결된 복수의 GOA유닛을 포함하며, 상기 제N 단계 GOA유닛은 풀업 제어모듈(1), 풀업모듈(2), 하향 전송모듈(3), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5) 및 풀다운 유지모듈(6)을 포함한다; 상기 풀업모듈(2), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5), 풀다운 유지모듈(6)는 각각 제N 단계 게이트 전극 신호점(Q(N)) 및 상기 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되며, 상기 풀업 제어모듈(1)과 하향 전송모듈(3)은 각각 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되며, 상기 풀다운 유지모듈(6)은 제1 직류 저전압(VSS1)과 제2 직류 저전압(VSS2)을 입력하며; 상기 풀다운 유지 모듈(6)은 제1 풀다운 유지 모듈(61)과 제2 풀다운 유지 모듈(62)이 교대로 작동하는 구조를 이용한다. 자기보상 기능을 구비하는 풀다운 유지 모듈(6)을 설계하므로 게이트 전극 구동회로가 장기간 작동시의 신뢰성을 향상시키며, 임계치 전압 이동에 의한 게이트 전극 구동회로의 작동에 대한 영향을 낮춘다.

Description

자기보상 기능을 구비하는 게이트 전극 구동회로{GATE DRIVE CIRCUIT HAVING SELF-COMPENSATION FUNCTION}
본 발명은 액정기술분야에 관한 것이며, 구체적으로 자기보상 기능을 구비하는 게이트 전극 구동회로에 관한 것이다.
GOA(Gate Driver on Array, 게이트 드라이버 온 어레이)기술은 게이트 전극 스위치회로인 TFT(Thin Film Transistor, 박막 트랜지스터)를 어레이 기판에 집성하여, 기존 어레이 기판 밖에 설치된 게이트 전극 구동 집적회로 부분을 생략하여 재료원가 및 공정단계 두 측면에서 제품의 원가를 낮춘다. GOA 기술은 현재 TFT-LCD(Thin Film Transistor-Liquid Crystal Display, 박막 트랜지스터 액정 디스플레이 장치)기술분야의 관용적인 게이트 전극 구동회로 기술이며, 그 제작공정은 간단하고, 응용전망이 아주 좋다. GOA회로의 기능은 주로 전 라인의 게이트 라인출력의 하이 레벨 신호를 이용하여 시프트 레지스터 유닛 중의 커패시터에 대하여 충전함으로 본 라인의 게이트 라인이 하이 레벨 신호를 출력하고, 또한 다음 라인의 게이트 라인이 출력한 하이 레벨 신호를 이용하여 리셋이 되도록 한다. 도 1 참조하면, 도 1은 기존에 자주 사용되는 게이트 전극 구동회로의 구조를 나타내는 모식도이다. 이는 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인(G(N))에 대하여 충전하는 것을 따르는 직렬로 연결된 복수의 GOA유닛을 포함하며, 상기 제N 단계 GOA유닛은 풀업 제어모듈(1'), 풀업모듈(2'), 하향 전송모듈(3'), 제1 풀다운모듈(4', key pull-down part), 부트 스트랩 커패시터모듈(5') 및 풀다운 유지모듈(6', pull-down holding part)을 포함한다. 상기 풀업모듈(2'), 제1 풀다운모듈(4'), 부트 스트랩 커패시터모듈(5'), 풀다운 유지모듈(6')는 각각 제N 단계 게이트 전극 신호점(Q(N)) 및 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되며, 상기 풀업 제어모듈(1')과 하향 전송모듈(3')은 각각 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되며, 상기 풀다운 유지모듈(6')은 직류 저전압(VSS)을 입력한다.
상기 풀업 제어모듈(1')은 게이트 전극은 제N-1 단계 GOA 유닛으로부터 받은 하향 전송신호(ST(N-1))를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인(G(N-l))에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))에 전기적으로 연결되는 제1 박막 트랜지스터(T1')를 포함하고; 상기 풀업 모듈(2')은 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))에 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)을 입력하고, 소스 전극은 제N 단계 수평 스캔라인(G(N))에 전기적으로 연결된 제2 박막 트랜지스터(T2')를 포함하고; 상기 하향 전송모듈(3')은 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)를 입력하고, 소스 전극은 제N 단계 하향 전송신호(ST(N))을 출력하는 제3 박막 트랜지스터(T3')를 포함하며; 상기 제1 풀다운 모듈(4')은 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))에 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제4 박막 트랜지스터(T4'); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))에 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS) 입력하는 제5 박막 트랜지스터(T5')를 포함하며; 상기 부트 스트랩 커패시터모듈(5')은 부트 스트랩 커패시터(Cb')를 포함하며; 상기 풀다운 유지모듈(6')은 게이트 전극은 제1 회로점(P(N)')과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제6 박막 트랜지스터(T6'); 게이트 전극은 제1 회로점(P(N)')과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N)), 소스 전극은 직류 저전압(VSS)을 입력하는 제7 박막 트랜지스터(T7'); 게이트 전극은 제2 회로점(K(N)’)과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제8 박막 트랜지스터(T8'); 게이트 전극은 제2 회로점(K(N)')과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제9 박막 트랜지스터(T9'); 게이트 전극은 제1 저주파 클럭 신호(LC1)를 입력 받고, 드레인 전극은 제1 저주파 클럭 신호(LC1)를 입력 받고, 소스 전극은 제1 회로점(P(N)')과 전기적으로 연결하는 제10 박막 트랜지스터(T10'); 게이트 전극은 제2 저주파 클럭 신호(LC2)를 입력 받고, 드레인 전극은 제1 저주파 클럭 신호(LC1)을 입력 받고, 소스 전극은 제1 회로점(P(N)')과 전기적으로 연결하는 제11 박막 트랜지스터(T11'); 게이트 전극은 제2 저주파 클럭 신호(LC2)를 입력 받고, 드레인 전극은 제2 저주파 클럭 신호(LC2)를 입력하고, 소스 전극은 제2 회로점(K(N)’)과 전기적으로 연결하는 제12 박막 트랜지스터(T12'); 게이트 전극은 제1 저주파 클럭 신호(LC1)를 입력하고, 드레인 전극은 제2 저주파 클럭 신호(LC2)를 입력하고, 소스 전극은 제2 회로점(K(N)’)과 전기적으로 연결하는 제13 박막 트랜지스터(T13'); 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N)')과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제14 박막 트랜지스터(T14'); 게이트 전극은 상기 제N 단계게이트 전극 신호점(Q(N))과 전기적으로 연결하는, 드레인 전극은 제2 회로점(K(N)’)과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제15 박막 트랜지스터(T15')을 포함하고; 여기서, 제6 박막 트랜지스터(T6')와 제8 박막 트랜지스터(T8')는 비 작용기간 내에 제N 단계 수평 스캔라인(G(N))의 저전위를 유지 하는 것을 주관하고, 제7 박막 트랜지스터(T7')와 제9 박막 트랜지스터(T9')는 비 작용기간 내에 제N 단계 게이트 전극 신호점(Q(N))의 저전위를 유지하는 것을 주관한다.
전체 회로구조를 보면, 풀다운 유지모듈(6')은 긴 작업상태에 있으며, 즉, 제1 회로점(P(N)')과 제2 회로점(K(N)’)은 긴 시간동안 정방향의 높은 전위상태에 있게 될 것이며, 이런 경우, 회로에 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9') 몇 몇의 부품은 전압응력작용(Stress)을 심하게 받게 된다. 게이트 전극 구동회로의 작동 시간이 증가에 따라, 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9')의 임계치 전압(Vth)도 점차적으로 증가되며, 온 전류는 점차적으로 감소된다. 이는 제N 단계 수평 스캔라인(G(N))과 제N 단계 게이트 전극 신호점(Q(N))이 안정된 저전위 상태에 잘 유지되도록 할 수 없으며, 또한 이는 게이트 전극 구동회로의 신뢰성을 영향하는 가장 중용한 요소이다. 비정질 실리콘 박막 트랜지스터 게이트 전극 구동회로에 대하여, 풀다운 유지모듈은 없어서는 안된다. 일반적으로 한 세트의 풀다운 유지모듈, 또는 두 세트의 교대로 작용하는 풀다운 유지모듈로 설계할 수 있다. 두 세트의 풀다운 유지모듈로 설계된 주요 목적은 풀다운 유지모듈 중 제1 회로점(P(N)')과 제2 회로점(K(N)’)이 제어하는 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9')가 받는 전압응력작용을 감소시키려는 것이다. 그러나, 실제 측정에 의하면, 두 세트의 풀다운 유지모듈로 설계 되어도 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9') 이 4개의 박막 트랜지스터는 여전히 전체 게이트 전극 구동회로 중 전압응력을 가장 많이 받는 부분인 것을 발견하였다. 즉, 박막 트랜지스터의 임계치 전압(Vth)이 가장 크게 이동하게 된다. 도 2a를 참조하면, 이는 임계치 전압 이동 전후 박막 트랜지스터 전체의 전류대수 및 전압 곡선 관계 변화를 나타낸 모식도이다. 여기서, 실선은 임계치 전압 이동이 발생하지 않은 전류대수 및 전압관계 곡선이고, 점선은 임계치 전압 이동 후의 전류대수 및 전압관계 곡선이다. 도 2a에 의하면, 동일한 게이트 소스 전극 전압(Vgs)에서, 임계치 전압 이동 미발생시의 전류대수(Log(Ids))는 임계치 전압이동 후의 전류대수보다 더 큰 것을 알 수 있다. 도 2b를 참조하면, 이는 임계치 전압 이동 전후 박막 트랜지스터 전체의 전류 및 전압곡선 관계 변화를 나타낸 모식도이다. 도 2b에 의하면, 동일한 드레인 소스 전극 전류(Ids)에서, 임계치 전압 이동 미발생시 게이트 전극 전압(Vgl)은 임계치 전압 이동 후의 게이트 전극전압(Vg2)보다 더 작은 것을 알 수 있다. 즉, 임계치 전압 이동 후, 동등한 드레인 소스 전극 전류(Ids)에 이루기 위하여 더 큰 게이트 전극전압이 필요 된다. .
도 2a 및 도 2b에 의하면, 임계치 전압(Vth)이 정방향으로 이동하면 박막 트랜지스터의 온 전류(Ion)는 점차적으로 낮춰지고, 임계치 전압(Vth)의 증가에 따라 박막 트랜지스터의 온 전류(Ion)는 지속적으로 낮춰진다. 그러면 회로에 있어서, 제N 단계 게이트 전극 신호점(Q(N))과 제N 단계 수평 스캔라인(G(N))의 전위의 안정을 잘 유지할 수 없으며, 이는 액정 디스플레이 장치의 화면 디스플레이의 이상을 발생시킨다. 이상에서 설명한 바와 같이, 게이트 전극 구동회로 중에 효력을 가장 쉽게 잃게 되는 부품은 풀다운 유지모듈의 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9')이다. 따라서, 게이트 전극 구동회로와 액정디스플레이 패널의 신뢰성을 향상하기 위하여 이 문제는 반드시 해결되어야 한다. 일반 설계적 접근방법은 상기 4 개의 박막 트랜지스터의 크기를 증가하는 것이다. 그러나, 박막 트랜지스터의 크기를 증가하는 동시에 박막 트랜지스터 작동시의 오프 누설전류도 증가하게 되므로 본질적으로 문제를 해결할 수 없다.
본 발명은 자기보상 기능을 구비하는 풀다운 유지 모듈을 통해 게이트 전극 구동회로가 장기간 작동시의 신뢰성을 향상시키며, 임계치 전압 이동에 의한 게이트 전극 구동회로의 작동에 대한 영향을 낮추는 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공하는데 그 목적이 있다.
상기 목적을 실현하기 위하여, 본 발명은 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공하며, 이는 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인(G(N))에 대하여 충적하는 것을 따르는 직렬로 연결된 복수의 GOA유닛을 포함하며, 상기 제N 단계 GOA유닛은 풀업 제어모듈, 풀업모듈, 하향 전송모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운 유지모듈을 포함하며; 상기 풀업모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 풀다운 유지모듈는 각각 제N 단계 게이트 전극 신호점(Q(N)) 및 상기 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되며, 상기 풀업 제어모듈과 하향 전송모듈은 각각 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되며, 상기 풀다운 유지모듈은 제1 직류 저전압(VSS1)과 제2 직류 저전압(VSS2)을 입력한다;
상기 풀다운 유지 모듈은 제1 풀다운 유지 모듈과 제2 풀다운 유지 모듈이 교대로 작동하는 구조를 이용한다;
상기 제1 풀다운 유지 모듈은, 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제1 박막 트랜지스터(T1); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제2 박막 트랜지스터(T2); 게이트 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제3 박막 트랜지스터(T3); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제4 박막 트랜지스터(T4); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))와 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제 1직류 저전압(VSS1)을 입력하는 제5 박막 트랜지스터(T5); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결하는 제6 박막 트랜지스터(T6); 게이트 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제7 박막 트랜지스터(T7); 게이트 전극은 제N 단계 하향 전속신호(ST(N))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS)을 입력하는 제8 박막 트랜지스터(T8); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전속신호(ST(N))과 전기적으로 연결되고, 소스 전극은 제2 직류 저전압(VSS2)을 입력하는 제9 박막 트랜지스터(T9);상극판은 제2 회로점(S(N))과 전기적으로 연결되고, 하극판은 제1 회로점(P(N))과 전기적으로 연결하는 제1 커패시터 (Cst1)를 포함한다.
상기 제2 풀단운 유지 모듈은, 게이트 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 직류 제1 저전압(VSS1)을 입력하는 제10 박막 트랜지스터(T10); 게이트 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 직류 제1 저전압(VSS1)을 입력하는 제11 박막 트랜지스터(T11); 게이트 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 소스 전극은 제4 회로점(T(N))과 연결된 제12 박막 트랜지스터(T12); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제4 회로점(T(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제13 박막 트랜지스터(T13); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))과 전기적으로 연결되고, 드레인 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제14 박막 트랜지스터(T14); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 연결하는 제15 박막 트랜지스터(T15); 게이트 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 소스 전극은 제4 회로점(T(N))과 전극 신호점과 연결된 제16 박막 트랜지스터(T16); 게이트 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 드레인 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제17 박막 트랜지스터(T17); 게이트 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 소스 전극은 제2 직류 저전압(VSS2)을 입력하는 제18 박막 트랜지스터(T18); 상극판은 제4 회로점(T(N))과 전기적으로 연결되고, 하극판은 제3 회로점(K(N))과 전기적으로 연결하는 제2 커패시터(Cst2)를 포함한다.
상기 풀업 제어 모듈은, 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호(ST(N-1))를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인(G(N-1))과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 연결되는 제19 박막 트랜지스터(T19)를 포함한다; 상기 풀업 모듈은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호(CK) 또는 제2 고주파 클럭 신호(XCK)를 입력하고, 소스 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결하는 제20 박막 트랜지스터(T20)를 포함한다; 상기 하향 전송 모듈은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호(CK) 또는 제2 고주파 클럭 신호(XCK)를 입력하고, 소스 전극은 제N 단계 하향 전송신호(ST(N))를 출력하는 제21 박막 트랜지스터(T21) 포함한다; 상기 제1 풀다운 모듈은, 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제22 박막 트랜지스터(T22); 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 직류 제1 저전압(VSS1)을 입력하는 제23 박막 트랜지스터(T23)를 포함한다; 상기 부트 스트랩 커패시터모듈은 부트 스트랩 커패시터(Cb)를 포함한다.
상기 게이트 전극 구동회로의 제1 단계 연결관계에서 제5 박막 트랜지스터(T5)의 게이트 전극은 회로 작동신호(STV)와 전기적으로 연결되고; 제14 박막 트랜지스터(T14)의 게이트 전극은 회로 작동신호(STV)와 전기적으로 연결되고; 제19 박막 트랜지스터(T19)의 게이트 전극과 드레인 전극은 모두 회로 작동신호(STV)에 전기적으로 연결한다.
상기 게이트 전극 구동 회로의 마지막 1 단계 연결관계에서 제6 박막 트랜지스터(T6)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되며; 제15 박막 트랜지스터(T15)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되며; 제22 박막 트랜지스터(T22)의 게이트 전극은 제2 단계 수평 스캔라인(G(2))에 전기적으로 연결되며; 제23 박막 트랜지스터(T23)의 게이트 전극은 제2 단계 수평 스캔라인(G(2))에 전기적으로 연결한다.
상기 제1 풀다운 유지모듈은, 상극판은 제1 회로점(P(N))과 전기적으로 연결되고, 하극판은 제1 직류 저전압(VSS1)을 입력하는 제3 커패시터(Cst3)를 더 포함하며; 상기 제1 풀다운 유지모듈과 상기 제2 풀다운 유지모듈은 같은 회로구조를 갖는다.
상기 제1 풀다운 유지모듈은, 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제24 박막 트랜지스터(T24)를 더 포함하며; 상기 제1 풀다운 유지모듈과 제2 풀다운 유지모듈은 같은 회로구조를 갖는다.
상기 제1 풀다운 유지모듈은, 상극판은 제1 회로점(P(N))과 전기적으로 연결되고, 하극판은 제1 직류 저전압(VSS1)을 입력하는 제3 커패시터(Cst3); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전(VSS1)을 입력하는 제24 박막 트랜지스터(T24)를 포함하며; 상기 제1 풀다운 유지모듈과 상기 제2 풀다운 유지모듈은 같은 회로구조를 갖는다.
상기 제1 고주파 클럭신호(CK)와 제2 고주파 클럭신호(XCK)는 위상이 완전히 반대인 두개의 고주파 클럭 신호원이며, 상기 제1 저주파 클럭신호(LC1)와 제2 저주파 클럭 신호(LC2)는 위상이 완전히 반대인 두개의 저주파 클럭 신호원인이다.
상기 제1 풀다운 모듈에는, 제N 단계 게이트 전극신호점(Q(N))의 전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계의 3단계를 나타내고, 그 다음 3단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실현하도록 제22 박막 트랜지스터(T22)의 게이트 전극과 제23 박막 트랜지스터(T23)의 게이트 전극을 모두 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결한다.
상기 제N 단계 게이트 전극신호점(Q(N))의 전위는 3단계로 나타나며, 그 중 제3 단계의 변화는 주로 제6 박막 트랜지스터(T6) 또는 제15 박막 트랜지스터(T15)의 영향을 받는다.
상기 제2 직류 저전압(VSS2)은 네가티브 전압원이며, 상기 제2 저전압(VSS2)의 전위는 제1 직류 저전압(VSS1)보다 낮다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명은 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공하며, 커패시터의 부트 스트랩 역할을 이용하여 풀다운 유지모듈의 제1 회로점(P(N)) 또는 제3 회로점(K(N))를 제어하며, 박막 트랜지스터의 임계치 전압을 검측하는 기능을 설계하여, 또한 임계치 전압을 제1 회로점(P(N)) 또는 제3 회로점(K(N))에 저장하여, 더 나가서 제1 회로점(P(N)) 또는 제3 회로점(K(N))의 제어 전압이 박막 트랜지스터의 임계치 전압의 이동에 따라 변하는 것을 구현하였다; 더 낮은 네거티브 전압원 한 세트를 도입하여 제N 단계 하향 전송신호(ST(N))을 제어하며, 또한 제N 단계 하향 전송신호(ST(N))를 이용하여 제1 회로점(P(N)) 또는 제3 회로점(K(N))을 제어함으로 제1 회로점(P(N)) 또는 제3 회로점(K(N))의 누전을 감소시켜 전위를 잘 유지하도록 확보한다. 본 발명은 자기보상 기능을 구비하는 풀다운 유지모듈을 통해 게이트 전극 구동회로가 장기간 작동시의 신뢰성을 향상시키며, 임계치 전압의 이동이 게이트 전극 구동회로의 작동에 대한 영향을 낮출 수 있다.
본 발명의 기술적 특징과 기술내용을 더 자세하게 이해하기 위하여, 이하 본 발명의 상세 설명과 첨부된 도면을 참조하기를 바란다. 그러나 첨부된 도면은 단지 참고 및 설명용으로 사용되며, 본 발명에 대하여 한정하는 것은 아니다.
이하는 첨부되 도면을 결합하여 본 발명의 구체적인 실시방식에 대한 상세설명을 하여 본 발명의 기술방안 및 기타 유익한 효과를 더 명확하도록 한다.
도 1은 기존에 자주 사용되는 게이트 전극 구동회로의 구조를 나타내는 모식도이다.
도 2a은 임계치 전압 이동 전후 박막 트랜지스터의 전체의 전류대수와 전압의 곡선 관계변화를 나타내는 모식도이다.
도 2b은 임계치 전압 이동 전후 박막 트랜지스터의 전체의 전류와 전압의 곡선 관계 변화를 나타내는 모식도이다.
도 3은 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조를 나타내는 모식도이다.
도 4는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 제1 단계 연결관계를 나타내는 모식도이다;
도 5는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 마지막 1 단계의 연결관계를 나타내는 모식도이다;
도 6은 도 3에서 사용된 제1 풀다운 유지 모듈의 제1 실시예를 나타내는 회로도이다;
도 7a은 임계치 전압 이동 전 도 3에서 도시된 게이트 전극 구동회로의 순서도이다;
도 7b은 임계치 전압 이동 후 도 3에서 도시된 게이트 전극 구동회로의 순서도이다;
도 8은 도 3에서 사용된 제1 풀다운 유지 모듈의 제2 실시예를 나타내는 회로도이다;
도 9는 도 3에세 사용된 제1 풀다운 유지 모듈의 제3 실시예를 나타내는 회로도이다;
도 10은 도 3에서 사용된 제1 풀다운 유지 모듈의 제4 실시예를 나타내는 회로도이다.
본 발명에서 사용된 기술수단과 그 효과에 대하여 더 진일보로 설명하기 위하여, 이하에서는 본 발명의 바람직한 실시예 및 그 첨부된 도면을 결합하여 상세한 설명을 진행한다.
도 3을 참조하면, 이는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조를 나타내는 모식도이다. 이는 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인(G(N))에 대하여 충전하는 것을 따르는 직렬로 연결된 복수의 GOA유닛을 포함하며, 상기 제N 단계 GOA유닛은 풀업 제어모듈(1), 풀업모듈(2), 하향 전송모듈(3), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5) 및 풀다운 유지모듈(6)을 포함한다; 상기 풀업모듈(2), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5), 풀다운 유지모듈(6)는 각각 제N 단계 게이트 전극 신호점(Q(N)) 및 상기 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되며, 상기 풀업 제어모듈(1)과 하향 전송모듈(3)은 각각 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되며, 상기 풀다운 유지모듈(6)은 제1 직류 저전압(VSS1)과 제2 직류 저전압(VSS2)을 입력한다.
상기 풀다운 유지 모듈(6)은 제1 풀다운 유지 모듈(61)과 제2 풀다운 유지 모듈(62)이 교대로 작동하는 구조를 이용한다;
상기 제1 풀다운 유지 모듈(61)은, 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제1 박막 트랜지스터(T1); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제2 박막 트랜지스터(T2); 게이트 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제3 박막 트랜지스터(T3); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제4 박막 트랜지스터(T4); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))와 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제5 박막 트랜지스터(T5); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결하는 제6 박막 트랜지스터(T6); 게이트 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제7 박막 트랜지스터(T7); 게이트 전극은 제N 단계 하향 전속신호(ST(N))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제8 박막 트랜지스터(T8); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전속신호(ST(N))과 전기적으로 연결되고, 소스 전극은 제2 직류 저전압(VSS2)을 입력하는 제9 박막 트랜지스터(T9);상극판은 제2 회로점(S(N))과 전기적으로 연결되고, 하극판은 제1 회로점(P(N))과 전기적으로 연결하는 제1 커패시터(Cst1)를 포함한다.
상기 제2 풀단운 유지 모듈(62)은, 게이트 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제10 박막 트랜지스터(T10); 게이트 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제11 박막 트랜지스터(T11); 게이트 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 소스 전극은 제4 회로점(T(N))과 연결된 제12 박막 트랜지스터(T12); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제4 회로점(T(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제13 박막 트랜지스터(T13); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))과 전기적으로 연결되고, 드레인 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 소스 전극은 직류 제1 저전압(VSS1)을 입력하는 제14 박막 트랜지스터(T14); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 연결하는 제15 박막 트랜지스터(T15); 게이트 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 소스 전극은 제4 회로점(T(N))과 전극 신호점과 연결된 제16 박막 트랜지스터(T16); 게이트 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 드레인 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제17 박막 트랜지스터(T17); 게이트 전극은 제3 회로점(K(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 소스 전극은 제2 직류 저전압(VSS2)을 입력하는 제18 박막 트랜지스터(T18);상극판은 제4 회로점(T(N))과 전기적으로 연결되고, 하극판은 제3 회로점(K(N))과 전기적으로 연결하는 제2 커패시터(Cst2)를 포함한다.상기 풀업 제어 모듈(1)은, 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호(ST(N-1))를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인(G(N-1))과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 연결되는 제19 박막 트랜지스터(T19)를 포함한다; 상기 풀업 모듈(2)은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호(CK) 또는 제2 고주파 클럭 신호(XCK)를 입력하고, 소스 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결하는 제20 박막 트랜지스터(T20)를 포함한다; 상기 하향 전송 모듈(3)은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호(CK) 또는 제2 고주파 클럭 신호(XCK)를 입력하고, 소스 전극은 제N 단계 하향 전송신호(ST(N))를 출력하는 제21 박막 트랜지스터(T21) 포함한다; 상기 제1 풀다운 모듈(4)은, 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제22 박막 트랜지스터(T22); 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제23 박막 트랜지스터(T23)를 포함한다; 상기 제1 풀다운 모듈(4)에는 제N 단계 게이트 전극 신호점(Q(N))의 전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계와 같은 3 단계를 나타내고, 그 다음 3단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실현하도록 제22 박막 트랜지스터T(22)의 게이트 전극과 제23 박막 트랜지스터T(23)의 게이트 전극을 각각 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결한다; 상기 부트 스트랩 커패시터모듈(5)은 부트 스트랩 커패시터(Cb)를 포함한다.
상기 다 단계 수평 스캔라인 사이의 단계수는 순환되며, 즉, 제N 단계 수평 스캔라인(G(N)) 중의 N이 마지막 1 단계인 Last인 경우, 제N+2 단계 수평 스캔라인(G(N+2))은 제2 단계 수평 스캔라인(G(2))을 대표하며; 제N 단계수평 스캔라인(G(N)) 중의 N이 마지막으로 제2 단계인 Last-1인 경우, 제N+2 단계 수평 스캔라인(G(N+2))은 제1 단계 수평 스캔라인(G(l))을 대표하며, 이러한 방식으로 유추한다.
도 4와 도 3을 결합하여 참조하면, 도 4는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 제1 단계 연결관계를 나타내는 모식도이다. 즉, N이 1인 경우의 게이트 전극 구동회로의 연결관계를 나타낸 모식도이다. 여기서, 제5 박막 트랜지스터(T5)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되고; 제14 박막 트랜지스터(T14)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되고; 제19 박막 트랜지스터(T19)의 게이트 전극과 드레인 전극은 각각 회로 작동신호(STV)에 전기적으로 연결된다.
도 5와 도 3을 참조사면, 도 5는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 마지막 1 단계의 연결관계를 나타내는 모식도이다. 즉, N이 마지막 1 단계인 Last인 경우의 게이트 전극 구동회로의 연결관계를 나타낸 모식도이다. 여기서, 제6 박막 트랜지스터(T6)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되며; 제15 박막 트랜지스터(T15)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되며; 제22 박막 트랜지스터(T22)의 게이트 전극은 제2 단계수평 스캔라인(G(2))에 전기적으로 연결되며; 제23 박막 트랜지스터(T23)의 게이트 전극 제2 단계 수평 스캔라인(G(2))에 전기적으로 연결된다.
도 6을 참조하면, 이는 도 3 에서 사용된 제1 풀다운 유지 모듈의 제1 실시예를 나타내는 회로도이다. 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제1 박막 트랜지스터(T1); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제2 박막 트랜지스터(T2); 다이오드 결선법을 이용하여 게이트 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)와 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)와 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제3 박막 트랜지스터(T3); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제4 박막 트랜지스터(T4); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))와 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제5 박막 트랜지스터(T5); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결하는 제6 박막 트랜지스터(T6); 게이트 전극은 제2 저주파 클럭신호(LC2) 또는 제2 고주파 클럭신호(XCK)과 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호(LC1) 또는 제1 고주파 클럭신호(CK)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제7 박막 트랜지스터(T7); 게이트 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제8 박막 트랜지스터(T8); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 소스 전극은 제2 직류 저전압 (VSS2)을 입력하는 제9 박막 트랜지스터(T9); 상극판은 제2 회로점(S(N))과 전기적으로 연결되고, 하극판은 제1 회로점(P(N))과 전기적으로 연결하는 제1 커패시터(Cstl)를 포함한다. 상기 제4 박막 트랜지스터(T4)의 주요 목적은 작용기간 내에 제2 회로점(S(N))을 풀다운 시키므로 제2 회로점(S(N))을 통한 제1 회로점(P(N))의 전위에 대해 제어를 실현하는 것이다. 상기 제6 박막 트랜지스터(T6)의 설계목적은 제N 단계 게이트 전극 신호점(Q(N))의 3 단계 중의 제3 단계의 전위를 이용하여 임계치 전압을 검측하여 그 전위를 제1 회로점(P(N))에 저장하기 위한 것이다. 상기 제9 박막 트랜지스터(T9)은 제N 단계 하향 전송 신호(ST(N))를 제2 직류 저전압(VSS2)의 전위로 낮추는 것을 주관한다.
상기 제2 직류 저전압(VSS2)은 네가티브 전압원이며, 상기 제2 저전압(VSS2)의 전위는 제1 직류 저전압(VSS1)보다 낮다. 상기 제2 직류 전압원(VSS2)은 제N 단계 하향 전송신호(ST(N))의 처리를 주관하며, 제N-1 단계 하향 전송신호(ST(N-1))가 비 작용기간에 안정적으로 낮은 전위에 유지하는 것을 확보하여 제N 단계 하향 전송신호(ST(N))가 제어하는 제5 박막 트랜지스터(T5)와 제8 박막 트랜지스터(T8)의 게이트 전극 전압(Vgs)이 0보다 작도록 확보하여 효율적으로 누전을 감소시킨다.
도 7a, 도7b 및 도 3을 결합하여 참조하면, 도 7a은 임계치 전압 이동 전후 도 3에 도시된 게이트 전극 구동회로의 순서도이다. 도 7b은 임계치 전압 이동 후 도 3에 도시된 게이트 전극 구동회로의 순서도이다. 도 7a과 도 7b에서 (STV)신호는 회로 작동 신호이고, 제1 고주파 클럭 신호(CK)와 제2 고주파 클럭 신호(XCK)은 위상이 완전 반대인 한 세트의 고주파 클럭 제어 신호원이며, 제1 저주파 클럭 신호(LC1)와 제2 저주파 클럭 신호(LC2)는 위상이 완전 반대인 한 세트의 저주파 신호원이며 신호원이다. (G(N-1))는 제N-1 단계 수평 스캔라인, 즉, 전 단계의 스캔 출력 신호이고, (ST(N-1))는 제N-1 단계 하향 전송신호, 즉, 전 단계의 하향 전송 신호이고, (Q(N-l))는 제N-1 단계 게이트 전극 신호점, 즉, 전 단계의 게이트 전극 신호점이며, (Q(N))는 제N 단계 게이트 전극 신호점, 즉, 현재 단계의 게이트 전극 신호점이다.
도 7a과 7b은 제1 저주파 클럭신호 (LC1)가 작업상태에 있는 순서도이며, 즉, 제1 풀다운 유지모듈(61)이 작업상태에 있는 순서도이다. 이는 제N 단계 게이트 전극 신호점(Q(N))전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계와 같은 3단계를 나타내며, 여기서 제3 단계의 변화는 주로 제6 박막 트랜지스터(T6)의 영향을 받게 되는 것을 알 수 있다. 도 7a에 의하면, 액정패널 라이트가 켜진 초기시간 T0에서 임계치 전압(Vth)은 작으며, 즉, 게이트 전극 구동회로가 장기간 조작이 되지 않을 경우, 임계치 전압(Vth)은 이동이 발생하지 않았으며, 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계의 전위는 낮으며, 이와 대응하는 제1 회로점(P(N))의 전위도 낮은 것을 알 수 있다. 도 7b에 의하면, 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계의 전위는 전압응력의 작용에 의해 임계치 전압(Vth) 이동 후 따라 상승한다. 따라서, 이 부분을 이용하여 제1 박막 트랜지스터(Tl)와 제2 박막 트랜지스터(T2)의 임계치 전압을 검측 하는 목적을 이루게 될 수 있는 것을 알 수 있다.
도 7a과 도 7b에 의하면, 도3에 도시된 게이트 전극 구동회로의 작동과정은 제N+1 단계 수평 스캔라인(G(N+1))이 도통 되었을 때 제6 박막 트랜지스터(T6)는 턴 온 되며, 이때 제N 단계 게이트 전극 신호점(Q(N))와 제1 회로점(P(N))의 전위는 같으며, 제2 박막 트랜지스터(T2)는 다이오드 결설법과 같은 효과를 갖게 되며, 제1 회로점(P(N))은 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계에서 제6 박막 트랜지스터(T6)을 통해 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 임계치 전압의 값을 저장할 수 있으며, 이는 임계치 전압(Vth)의 이동에 따라, 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계의 전위를 상승시키며, 제1 회로점(P(N))이 저장한 임계치 전압의 전위 값도 상승하게 되며, 다음, 제2 회로점(S(N))은 다시 제1 커패시터(Cstl)를 통해 제1 회로점(P(N))을 상승시키며, 이를 통해 임계치 전압의 변화를 보상할 수 있다.
도 7a과 7b에는 임계치 전압(Vth)이동 전후, 제N 단계 게이트 전극 신호점(Q(N))과 제1 회로점(P(N))의 전위도 현저한 변화가 발생된다. 특히, 제1 회로점(P(N))의 전위의 증가는 임계치 전압 이동에 의한 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 온 전류에 대한 영향을 효율적으로 낮출 수 있다. 이를 통해 제N 단계 수평 스캔라인(G(N))과 제N 단계 게이트 전극 신호점(Q(N))은 긴 시간 작업 후에도 여전히 저전위 상태를 양호하게 유지하는 것을 확보할 수 있다.
같은 원리로 제2 저주파 클럭신호 (LC2)가 작업상태에 있을 경우(미도시), 제2 풀다운 유지모듈(62)은 작동되고, 제N 단계 게이트 전극 신호점(Q(N))은 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계와 같은 3단계를 나타내며, 여기서 제3 단계의 변화는 주로 제15 박막 트랜지스터(T15)의 영향을 받게 되며, 제3 단계는 임계치 이동하기 전에 낮고, 임계치 이동 후에 상승한다. 이 부분을 이용하여 제10 박막 트랜지스터(T10)와 제11 박막 트랜지스터(T11)의 임계치 전압을 검측 하는 목적을 이루게 될 수 있는 것을 알 수 있다. 이때, 도 3에 도시된 게이트 전극 구동회로의 작동과정은 다음과 같다. 즉, 제N+1 단계 스캔라인(G(N+1)) 도통 될 경우, 제15 박막 트랜지스터(T15)는 턴 온 되고, 이때, 제N 단계 게이트 전극 신호점(Q(N))과 제3 회로점(K(N))의 전위가 같으며, 제11 박막 트랜지스터(T11)는 다이오드 결선법과 동일한 효과를 얻으며, 제3 회로점(K(N))은 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계에서 제15 박막 트랜지스터(T15)를 통해 제10 박막 트랜지스터(T10)와 제11 박막 트랜지스터(T11)의 임계치 전압의 값을 저장할 수 있다. 그러면 임계전압(Vth)의 이동에 따라 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계의 전위가 상승되며, 제3 회로점(K(N))에 저장된 임계치 전압의 전위도 상승한다. 다음, 제4 회로점(T(N))은 또한 제2 커패시터(Cst2)를 통해 제3 회로점(K(N))을 상승시킨다. 이를 통해 임계치 전압의 변화를 보상할 수 있어 제N 단계 수평 스캔라인(G(N))과 제N 단계 게이트 전극 신호점(Q(N))를 긴 시간 작업 후에도 여전히 저전위 상태에 잘 유지하도록 확보할 수 있다.
도 7a과 도 7b에서 도시된 바와 같이, 제1 저주파 클럭 신호(LC1)와 제2 저주파 클럭신호(LC2)는 교대로 작동하며, 즉, 도 3에 도시된 제1 풀다운 유지모듈 (61)과 제2 풀다운 유지모듈 (62)은 교대로 작동한다. 이를 통해 각 모듈의 작업시간을 줄일 수 있어 전압응력작용을 받은 것을 줄일 수 있으므로 회로의 전체의 안정성을 향상시킨다.
도 8과 도 6을 결합하여 참조하면, 도 8은 도 3에 사용된 제1 풀다운 유지모듈의 제2 실시예를 나타내는 회로도이다. 도 8은 도 6의 기초상에서 상극판은 제1 회로점(P(N))과 전기적으로 연결되고, 하극판은 제1 직류 저전압(VSS1)을 입력하며, 임계치 전압을 저장하는 주요 역할을 하는 하나의 제3 커패시터(Cst3)를 추가한 것이다. 상기 제1 풀다운 유지모듈과 제2 풀다운 유지모듈은 같은 회로구조를 갖는다. 제1 박막 트랜지스터(T1)과 제2 박막 트랜지스터(T2)는 자체적으로 일정한 기생 커패시터를 갖고 있어 제2 커패시터(Cst2)의 역할을 수행할 수 있으므로, 실제 회로설계에서 제2 커패시터(Cst2)는 제거할 수 있다.
도 9와 도 6을 결합하여 참조하면, 도 9는 도 3에 사용된 제1 풀다운 유지 모듈의 제3 실시예를 나타내는 회로도이다. 도 9는 도 6의 기초에서 게이트 전극은 제N+1 단계수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되며, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제24 박막 트랜지스터(T24)를 추가한 것이다; 상기 제1 풀다운 유지모듈과 제2 풀다운 유지모듈은 같은 회로구조를 갖는다. 상기 제24 박막 트랜지스터(T24)의 주요 목적은 제N 단계 게이트 전극 신호점(Q(N))의 제1 단계의 전위가 높지 않으므로 제2 회로점(S(N))의 작용기간에 전위를 충분히 낮게 풀다운할 수 없는 것을 보상하는 것이다.
도 10과 도 6을 결합하여 참조하면, 도 10은 도 3에 사용된 제1 풀다운 유지 모듈의 제4 실시예를 나타내는 회로도이다. 도 10는 도 6의 기초에서 상극판은 제1 회로점(P(N))과 전기적으로 연결되고, 하극판은 제1 직류 저전압(VSS1)을 입력하는 제3 커패시터(Cst3)과; 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되며, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제24 박막 트랜지스터(T24)를 추가한 것이다. 상기 제1 풀다운 유지모듈과 제2 풀다운 유지모듈은 같은 회로구조를 갖는다.
도 3에 도시된 게이트 전극 구동회로에서 제1 풀다운 유지모듈(61)과 제2 풀다운 유지모듈(62)은 도 6, 도 8, 도 9, 도 10 중의 임의의 풀다운 유지모듈의 회로구조로 치환될 수 있으며, 상기 제1 풀다운 유지모듈과 제2 풀다운 유지모듈은 같은 회로구조를 갖는다. 치환 후의 게이트 전극 구동회로의 순서도는 도 7a, 도 7b과 동일하며, 그 작동과정은 도 3에 도시된 게이트 전극 구동회로와 동일함으로 따라서 중복설명을 하지 않는다.
상기 내용에 의하면, 본 발명은 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공한다. 이는 종래의 게이트 전극 구동회로 구조 중 풀다운 유지모듈이 전압응력에 의한 영향이 심하여 효력을 쉽게 상실하는 문제에 대하여, 커패시터의 부트 스트랩 역할을 이용하여 풀다운 유지모듈의 제1 회로점(P(N)) 또는 제3 회로점(K(N))을 제어하며, 박막 트랜지스터의 임계치 전압을 검측할 수 있는 기능을 설계하여, 임계치 전압을 제1 회로점(P(N)) 또는 제3 회로점(K(N))에 저장하여, 제1 회로점(P(N)) 또는 제3 회로점(K(N))의 제어전압이 박막 트랜지스터의 임계치 전압의 이동에 따라 변화하도록 추가로 실현한다; 더 낮은 네거티브 전압원 한 세트를 도입하여 제N 단계 하향 전송신호(ST(N))을 제어하며, 또한 제N 단계 하향 전송신호(ST(N))를 이용하여 제1 회로점(P(N)) 또는 제3 회로점(K(N))을 제어함으로 제1 회로점(P(N)) 또는 제3 회로점(K(N))의 누전을 감소시켜 전위를 잘 유지하도록 확보한다. 본 발명은 자기보상 기능을 구비하는 풀다운 유지모듈을 통해 게이트 전극 구동회로가 장기간 작동시의 신뢰성을 향상시키고, 임계치 전압의 이동에 의한 게이트 전극 구동회로의 작동에 대한 영향을 낮출 수 있다.
본 기술분야의 기술자는 상기 내용을 본 발명의 기술방안과 기술사상에 의하여, 기타 대응된 다양한 수정과 변형을 할 수 있으나, 이러한 수정과 변형은 모두 본 발명의 청구범위가 보호하는 범위에 속하게 된다.

Claims (12)

  1. 제N 단계 GOA유닛은 디스플레이 영역의 제N 단계 수평 스캔라인에 대하여 충적하는 것을 따르는 직렬로 연결된 복수의 GOA유닛을 포함하는 자기보상 기능을 구비하는 게이트 전극 구동회로에 있어서,
    상기 제N 단계 GOA유닛은 풀업 제어모듈, 풀업모듈, 하향 전송모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운 유지모듈을 포함하며; 상기 풀업모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 풀다운 유지모듈는 각각 제N 단계 게이트 전극신호점 및 제N 단계 수평 스캔라인과 전기적으로 연결되며, 상기 풀업 제어모듈과 하향 전송모듈은 각각 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되며, 상기 풀다운 유지모듈은 제1 직류 저전압과 제2 직류 저전압을 입력하며;
    상기 풀다운 유지모듈은 제1 풀다운 유지모듈과 제2 풀다운 유지모듈이 교대로 작동하는 구조를 이용하며;
    상기 제1 풀다운 유지모듈은, 게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제1 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제2 박막 트랜지스터;
    게이트 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제2 회로점과 전기적으로 연결하는 제3 박막 트랜지스터;
    게이트 전극은 제N 단계 게이트 전극신호점과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제4 박막 트랜지스터;
    게이트 전극은 제N-1 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제5 박막 트랜지스터;
    게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극신호점과 전기적으로 연결하는 제6 박막 트랜지스터;
    게이트 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제2 회로점과 전기적으로 연결하는 제7 박막 트랜지스터;
    게이트 전극은 제N 단계 하향 전속신호와 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제8 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전속신호와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압을 입력하는 제9 박막 트랜지스터;
    상극판은 제2 회로점과 전기적으로 연결되고, 하극판은 제1 회로점과 전기적으로 연결하는 제1 커패시터를 포함하며;
    상기 제2 풀다운 유지모듈은,
    게이트 전극은 제3 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제10 박막 트랜지스터;
    게이트 전극은 제3 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제11 박막 트랜지스터;
    게이트 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제4 회로점과 연결된 제12 박막 트랜지스터;
    게이트 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제4 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제13 박막 트랜지스터;
    게이트 전극은 제N-1 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제3 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제14 박막 트랜지스터;
    게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제3 회로점과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극신호점과 연결된 제15 박막 트랜지스터;
    게이트 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제4 회로점과 전극신호점과 연결된 제16 박막 트랜지스터;
    게이트 전극은 제N 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제3 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제17 박막 트랜지스터;
    게이트 전극은 제3 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압을 입력하는 제18 박막 트랜지스터;
    상극판은 제4 회로점과 전기적으로 연결되고, 하극판은 제3 회로점과 전기적으로 연결하는 제2 커패시터를 포함하는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  2. 청구항 1에 있어서,
    상기 풀업 제어모듈은, 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극신호점에 연결되는 제19 박막 트랜지스터를 포함하며;
    상기 풀업모듈은, 게이트 전극은 상기 제N 단계 게이트 전극신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호 또는 제2 고주파 클럭 신호를 입력하고, 소스 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결하는 제20 박막 트랜지스터를 포함하며;
    상기 하향 전송모듈은, 게이트 전극는 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호 또는 제2 고주파 클럭신호를을 입력하고, 소스 전극은 제N 단계 하향 전송신호를 출력하는 제21 박막 트랜지스터를 포함하며;
    상기 제1 풀다운 모듈은, 게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인에 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제22 박막 트랜지스터;
    게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결, 소스 전극은 제1 직류 저전압을 입력하는 제23 박막 트랜지스터를 포함하며;
    상기 부트 스트랩 커패시터모듈은 부트 스트랩 커패시터를 포함하는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  3. 청구항 2에 있어서,
    상기 게이트 전극 구동회로의 제1 단계 연결관계에서 제5 박막 트랜지스터의 게이트 전극은 회로작동신호와 전기적으로 연결되고; 제14 박막 트랜지스터의 게이트 전극은 회로작동신호와 전기적으로 연결되고; 제19 박막 트랜지스터의 게이트 전극과 드레인 전극은 모두 회로작동신호에 전기적으로 연결하는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  4. 청구항 2에 있어서,
    상기 게이트전극 구동 회로의 마지막 1 단계 연결관계에서 제6 박막 트랜지스터의 게이트 전극은 회로작동신호에 전기적으로 연결되며; 제15 박막 트랜지스터의 게이트 전극은 회로작동신호에 전기적으로 연결되며; 제22 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인에 전기적으로 연결되며; 제23 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인에 전기적으로 연결하는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  5. 청구항 1에 있어서,
    상기 제1 풀다운 유지모듈은, 상극판은 제1 회로점과 전기적으로 연결되고, 하극판은 제1 직류 저전압을 입력하는 제3 커패시터를 더 포함하며; 상기 제1 풀다운 유지모듈과 상기 제2 풀다운 유지모듈은 같은 회로구조를 갖는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  6. 청구항 1에 있어서,
    상기 제1 풀다운 유지모듈은, 게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제24 박막 트랜지스터를 더 포함하며; 상기 제1 풀다운 유지모듈과 제2 풀다운 유지모듈은 같은 회로구조를 갖는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  7. 청구항 1에 있어서,
    상기 제1 풀다운 유지모듈은, 상극판은 제1 회로점과 전기적으로 연결되고, 하극판은 제1 직류 저전압을 입력하는 제3 커패시터; 게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제24 박막 트랜지스터를 포함하며; 상기 제1 풀다운 유지모듈과 상기 제2 풀다운 유지모듈은 같은 회로구조를 갖는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  8. 청구항 2에 있어서,
    상기 제1 고주파 클럭 신호와 제2 고주파 클럭 신호는 위상이 완전히 반대인 두개의 고주파 클럭 신호원이며; 상기 제1 저주파 클럭 신호와 제2 저주파 클럭 신호는 위상이 완전히 반대인 두개의 저주파 클럭 신호원인 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  9. 청구항 2에 있어서,
    상기 제1 풀다운 모듈에는, 제N 단계 게이트 전극신호점의 전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계의 3단계를 나타내고, 그 다음, 3단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실현하도록 제22 박막 트랜지스터의 게이트 전극과 제23 박막 트랜지스터의 게이트 전극을 모두 제N+2 단계 수평 스캔라인과 전기적으로 연결하는 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  10. 청구항 9에 있어서,
    상기 제N 단계 게이트 전극신호점의 전위는 3단계로 나타나며, 그 중 제3 단계의 변화는 주로 제6 박막 트랜지스터 또는 제15 박막 트랜지스터의 영향을 받은 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  11. 청구항 1에 있어서,
    상기 제2 직류 저전압은 네가티브 전압원이며, 상기 제2 직류 저전압의 전위는 제1 직류 저전압보다 낮은 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
  12. 제N 단계 GOA유닛은 디스플레이 영역의 제N 단계 수평 스캔라인에 대하여 충적하는 것을 따르는 직렬로 연결된 복수의 GOA유닛을 포함하는 자기보상 기능을 구비하는 게이트 전극 구동회로에 있어서,
    상기 제N 단계 GOA유닛은 풀업 제어모듈, 풀업모듈, 하향 전송모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운 유지모듈을 포함하며; 상기 풀업모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 풀다운 유지모듈는 각각 제N 단계 게이트 전극신호점 및 제N 단계 수평 스캔라인과 전기적으로 연결되며, 상기 풀업 제어모듈과 하향 전송모듈은 각각 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되며, 상기 풀다운 유지모듈은 제1 직류 저전압과 제2 직류 전압을 입력하며;
    상기 풀다운 유지모듈은 제1 풀다운 유지모듈과 제2 풀다운 유지모듈이 교대로 작동하는 구조를 이용하며;
    상기 제1 풀다운 유지모듈은,
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제1 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제2 박막 트랜지스터;
    게이트 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제2 회로점과 전기적으로 연결하는 제3 박막 트랜지스터;
    게이트 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결되고, 소스 제1 전극은 제1 직류 저전압을 입력하는 제4 박막 트랜지스터;
    게이트 전극은 제N-1 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제5 박막 트랜지스터;
    게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결하는 제6 박막 트랜지스터;
    게이트 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제2 회로점과 전기적으로 연결하는 제7 박막 트랜지스터;
    게이트 전극은 제N 단계 하향 전속신호와 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제8 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전속신호와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압을 입력하는 제9 박막 트랜지스터;
    상극판은 제2 회로점과 전기적으로 연결되고, 하극판은 제1 회로점과 전기적으로 연결하는 제1 커패시터를 포함하며;
    상기 제2 풀다운 유지모듈은,
    게이트 전극은 제3 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제10 박막 트랜지스터;
    게이트 전극은 제3 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제11 박막 트랜지스터;
    게이트 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제4 회로점과 연결된 제12 박막 트랜지스터;
    게이트 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제4 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제13 박막 트랜지스터;
    게이트 전극은 제N-1 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제3 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제14 박막 트랜지스터;
    게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제3 회로점과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점과 연결된 제15 박막 트랜지스터;
    게이트 전극은 제1 저주파 클럭신호 또는 제1 고주파 클럭신호와 전기적으로 연결되고, 드레인 전극은 제2 저주파 클럭신호 또는 제2 고주파 클럭신호와 전기적으로 연결되고, 소스 전극은 제4 회로점과 전극신호점과 연결된 제16 박막 트랜지스터;
    게이트 전극은 제N 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제3 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제17 박막 트랜지스터;
    게이트 전극은 제3 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압을 입력하는 제18 박막 트랜지스터;
    상극판은 제4 회로점과 전기적으로 연결되고, 하극판은 제3 회로점과 전기적으로 연결하는 제2 커패시터를 포함하며;
    여기서, 상기풀업 제어 모듈은, 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극신호점과 연결된 제19 박막 트랜지스터를 포함하며;
    상기 풀업모듈은,게이트 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호 또는 제2 고주파 클럭 신호를 입력하고, 소스 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결하는 제20 박막 트랜지스터를 포함하며;
    상기 하향 전송모듈은,게이트 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭 신호 또는 제2 고주파 클럭신호를을 입력하고, 소스 전극은 제N 단계 하향전송신호를 출력하는 제21 박막 트랜지스터를 포함하며;
    상기 제1 풀다운 모듈은,게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평스캔라인에 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제22 박막 트랜지스터;
    게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결, 소스 전극은 제1 직류 저전압을 입력하는 제23 박막 트랜지스터를 포함하며; 상기 부트 스트랩 커패시터모듈은 부트 스트랩 커패시터를 포함하며;
    여기서, 상기 게이트 전극 구동회로의 제1 단계 연결관계에서 제5 박막 트랜지스터의 게이트 전극은 회로작동신호와 전기적으로 연결되고; 제14 박막 트랜지스터의 게이트은 회로작동신호와 전기적으로 연결되고; 제19 박막 트랜지스터의 게이트 전극과 드레인 전극은 모두 회로작동신호에 전기적으로 연결하며;
    여기서, 상기 게이트전극 구동 회로의 마지막 1 단계 연결관계에서 제6 박막 트랜지스터의 게이트 전극은 회로작동신호에 전기적으로 연결하며; 제15 박막 트랜지스터의 게이트 전극은 회로작동신호에 전기적으로 연결하며; 제22 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인에 전기적으로 연결되며; 제23 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인에 전기적으로 연결하며;여기서, 상기 제1 고주파 클럭 신호와 제2 고주파 클럭 신호는 위상이 완전히 반대인 두개의 고주파 클럭 신호원이고; 상기 제1 저주파 클럭 신호와 제2 저주파 클럭 신호는 위상이 완전히 반대인 두개의 저주파 클럭 신호원이며;
    여기서, 상기 제1 풀다운 모듈에는, 제N 단계 게이트 전극신호점의 전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계의 3단계를 나타내고, 그 다음, 3단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실현하도록 제22 박막 트랜지스터의 게이트 전극과 제23 박막 트랜지스터의 게이트 전극은 각각 제N+2 단계 수평 스캔라인과 전기적으로 연결하며;
    여기서, 상기 제N 단계 게이트 전극 신호점의 전위는 3단계로 나타나며, 그 중 제3 단계의 변화는 주로 제6 박막 트랜지스터 또는 제15 박막 트랜지스터의 영향을 받으며;
    여기서, 상기 제2 직류 저전압은 네가티브 전압원이며, 상기 제2 직류 저전압의 전위는 제1 직류 저전압보다 낮은 것을 특징으로 하는 자기보상 기능을 구비하는 게이트 전극 구동회로.
KR1020177003708A 2014-07-17 2014-08-14 자기보상 기능을 구비하는 게이트 전극 구동회로 KR101957068B1 (ko)

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