KR101944610B1 - 유기 el 표시 장치 및 유기 el 표시 장치의 제조 방법 - Google Patents

유기 el 표시 장치 및 유기 el 표시 장치의 제조 방법 Download PDF

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Abstract

과잉의 휘도의 저하나 소비 전력의 증가를 초래하지 않고, 트랜지스터 특성의 화소마다의 변동을 개선한 표시 장치, 및, 당해 표시 장치의 제조 방법을 제공한다. 복수의 화소를 갖고, 상기 각 화소에 유기 EL 소자에 흘리는 전류를 제어하는 트랜지스터를 갖는 유기 EL 표시 장치로서, 상기 트랜지스터는, 한쪽이 상기 유기 EL 소자와 전기적으로 접속되고, 다른 쪽이 상기 유기 EL 표시 장치의 외부로부터 전원이 공급되는 드레인 전극 및 소스 전극과, 상기 소스 전극과 상기 드레인 전극 사이에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극의 하층측에 형성된 반도체막을 갖고, 상기 반도체막에 있어서의, 상기 게이트 전극과 상기 드레인 전극 또는 상기 소스 전극 사이의 영역 중 한쪽의 제1 영역은 n형 이온이 높은 농도로 주입되고, 다른 한쪽의 제2 영역은 n형 이온이 낮은 농도로 주입된다.

Description

유기 EL 표시 장치 및 유기 EL 표시 장치의 제조 방법{ORGANIC EL DISPLAY DEVICE AND MANUFACTURING METHOD OF ORGANIC EL DISPLAY DEVICE}
본 발명은 유기 EL 표시 장치 및 유기 EL 표시 장치의 제조 방법에 관한 것이다.
최근, 유기 발광 다이오드(OLED : Organic Light Emitting Diode)로 불리는 자발광체(이하, 유기 EL 소자)를 사용한 유기 EL 표시 장치가 실용화되고 있다. 유기 EL 표시 장치는, 각 화소에 설치된 전계 효과 트랜지스터를 사용하여, 각 화소의 유기 EL 소자에 흘리는 전류를 제어함으로써, 화상 표시를 행하고 있다.
전계 효과 트랜지스터는, 게이트 전극에 인가하는 전압에 따른 소스 전극 및 드레인 전극간의 전류 증폭 작용을 갖지만, 드레인 전극의 근방에 강전계가 발생한 경우에는 하기와 같은 킹크 현상이 발생한다. 즉, 드레인 전극의 근방에 강전계가 발생하면, 당해 강전계에 의해, 소스 전극으로부터 드레인 전극에 흐르는 전자가 가속되고, 가속된 전자와 결정 격자의 충돌에 의해 캐리어가 발생한다(임팩트 이온 현상). 당해 캐리어에 의해, 전계 효과 트랜지스터는, 단순한 전류 증폭 작용뿐만 아니라, 급격한 전류 변화를 포함하는 전압 전류 특성을 갖게 된다(킹크 현상).
여기서 도 7을 사용하여 킹크 현상에 대하여 설명한다. 예를 들어, 도 7은 전계 효과 트랜지스터의 전압 전류 특성을 도시하는 도면이며, 횡축은 게이트 전극의 전압(Vd)을 나타내고, 종축은 소스와 드레인간의 전류(Id)를 나타낸다. 도 7의 참조 부호 700부로 나타내는 바와 같이, 킹크 현상이 발생한 경우, 전계 효과 트랜지스터는, Vd 전압이 일정한 전압보다 높아지면, Id가 급격하게 상승하는 전압 전류 특성을 갖는다.
또한, 킹크 현상에 의한 전계 효과 트랜지스터의 특성의 변화는, 화소에 따라서 변동이 크기 때문에, 화소간의 휘도 변동이나, 가로줄, 세로줄 등의 표시 불량이 발생한다.
따라서, 예를 들어 특허문헌 1은 멀티 게이트 구조를 갖는 TFT(Thin Film Transistor)에 있어서, 2개의 채널 영역의 사이에, n형 이온을 저농도로 주입한 저농도 불순물 영역(이하 LDD 영역 : Lightly Doped Drain)과, 고농도 불순물 영역을 형성하여, 드레인 전극과 소스 전극간의 전계의 변화를 완화함으로써 킹크 현상의 발생을 억제하는 점을 개시하고 있다.
일본 특허 공개 제2014-44439호 공보
특허문헌 1과 같이, LDD 영역과 고농도 불순물 영역이 인접하는 구성에서는, LDD 영역과 고농도 불순물 영역의 경계 위치가 화소마다 변동된 경우, 킹크 현상의 경감 효과가 화소에 따라서 상이하여, 표시 불량이 잔존할 가능성이 있다.
또한, LDD 영역과 고농도 불순물 영역의 경계 위치의 변동의 발생을 방지하기 위해, 특허문헌 1의 LDD 영역에 상당하는 영역에도 고농도로 불순물을 주입하는 구성도 생각되지만, 트랜지스터의 저항이 증가되어 버림으로써, 소비 전력의 증가나 휘도의 저하가 발생할 수 있다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 그 목적은, 과잉의 휘도의 저하나 소비 전력의 증가를 초래하지 않고, 트랜지스터 특성의 화소마다의 변동을 개선한 유기 EL 표시 장치, 및, 당해 유기 EL 표시 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 일 형태는, 복수의 화소를 갖고, 상기 각 화소에 유기 EL 소자에 흘리는 전류를 제어하는 트랜지스터를 갖는 유기 EL 표시 장치로서, 상기 트랜지스터는, 한쪽이 상기 유기 EL 소자와 전기적으로 접속되고, 다른 쪽이 상기 유기 EL 표시 장치의 외부로부터 전원이 공급되는 드레인 전극 및 소스 전극과, 상기 소스 전극과 상기 드레인 전극 사이에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극의 하층측에 형성된 반도체막을 갖고, 상기 반도체막에 있어서의, 상기 제1 게이트 전극과 상기 드레인 전극 또는 상기 소스 전극 사이의 영역 중 한쪽의 제1 영역은 n형 이온이 높은 농도로 주입되고, 다른 한쪽의 제2 영역은 n형 이온이 낮은 농도로 주입되는 것을 특징으로 한 것이다.
또한, 본 발명의 다른 일 형태는, 복수의 화소를 갖고, 상기 각 화소에 유기 EL 소자에 흘리는 전류를 제어하는 트랜지스터를 갖는 유기 EL 표시 장치의 제조 방법으로서, 상기 트랜지스터에 포함되는 반도체막을 형성하는 공정과, 상기 반도체막의 상층측에, 상기 반도체막의 중앙부에 제1 게이트 전극을 형성하는 공정과, 상기 제1 게이트 전극을 마스크로 하여, 상기 반도체막에 n형 이온을 주입하는 공정과, 상기 반도체막과 상기 제1 게이트 전극을 덮도록 절연막을 형성하는 공정과, 상기 절연막의 상층측에, 상기 반도체막에 있어서의, 상기 제1 게이트 전극과 상기 드레인 전극측 또는 상기 소스 전극 사이의 영역 중 한쪽과만 겹치도록 제2 게이트 전극을 형성하는 공정과, 상기 제2 게이트 전극을 마스크로 하여, 상기 반도체막에 n형 이온을 주입하는 공정을 포함하는 것을 특징으로 한 것이다.
도 1은 본 발명의 실시 형태에 따른 유기 EL 표시 장치를 개략적으로 도시하는 도면.
도 2는 유기 EL 패널의 개략을 도시하는 도면.
도 3은 화소 및 제어 회로의 개략을 도시하는 도면.
도 4는 구동 트랜지스터의 평면도를 도시하는 도면.
도 5는 구동 트랜지스터 근방에 있어서의 TFT 기판의 단면을 도시하는 도면.
도 6은 유기 EL 표시 장치의 제조 공정에 대하여 설명하기 위한 플로우차트.
도 7은 킹크 현상에 대하여 설명하기 위한 도면.
이하에, 본 발명의 각 실시 형태에 대하여, 도면을 참조하면서 설명한다. 또한, 개시는 어디까지나 일례에 지나지 않고, 당업자에게 있어서, 발명의 주지를 유지한 적의 변경에 대하여 용이하게 상도할 수 있는 것에 대해서는, 당연히 본 발명의 범위에 함유되는 것이다. 또한, 도면은, 설명을 보다 명확하게 하기 위해, 실제의 형태에 비해, 각 부의 폭, 두께, 형상 등에 대하여 모식적으로 평가되는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 또한, 본 명세서와 각 도면에 있어서, 기출의 도면에 관하여 전술한 것과 마찬가지의 요소에는, 동일한 부호를 붙이고 상세한 설명을 적절히 생략하는 경우가 있다.
도 1은 본 발명의 실시 형태에 따른 유기 EL 표시 장치(100)의 개략을 도시하는 도면이다. 도면에 도시한 바와 같이, 유기 EL 표시 장치(100)는 상부 프레임(110) 및 하부 프레임(120) 사이에 끼워지도록 고정된 유기 EL 패널(200)을 포함하고 있다.
도 2는 도 1의 유기 EL 패널(200)의 구성을 도시하는 도면이다. 유기 EL 패널(200)은 TFT(Thin Film Transistor : 박막 트랜지스터) 기판(202)과, 보호 필름(204)과, 구동 IC(Integrated Circuit)(206)를 갖는다.
TFT 기판(202)은 표시 영역(210)에 매트릭스 형상으로 배치된 복수의 화소(208)를 갖는다. 구체적으로는, 예를 들어 TFT 기판(202)은 3개 내지 4개의 서로 다른 파장 영역의 광을 출사하는 복수의 화소(208)를 갖는다. 각 화소(208)는 유기 EL 소자로 형성되는 발광층(518) 및 발광층(518)에 흘리는 전류를 제어하는 구동 트랜지스터(300)를 갖는다. 발광층(518) 및 구동 트랜지스터(300)에 대해서는 후술한다. 보호 필름(204)은 TFT 기판(202)을 보호하는 필름으로서, 표시 영역(210)의 표면을 덮도록 접착제로 접합된다.
구동 IC(206)는, 각 화소(208)의 휘도를 제어함으로써, 표시 영역(210)에 화상을 표시시킨다. 구체적으로는, 예를 들어 도 3에 기재된 바와 같이 각 화소(208)에 설치된 구동 트랜지스터(300)에 흘리는 전류를 제어함으로써, 표시 영역(210)에 화상을 표시시킨다.
계속해서, 화소(208) 및 화소(208)가 발광하는 타이밍 및 휘도를 제어하는 제어 회로에 대하여 설명한다. 도 3에 도시한 바와 같이, 화소(208)는 구동 트랜지스터(300)와, 발광 다이오드(302)와, 전원 배선(304)과, 캐소드 배선(306)과, 캐패시터(308)와, 타이밍 제어 트랜지스터(310)와, 타이밍 제어 배선(312)과, 계조 신호 배선(314)을 포함한다. 또한, 유기 EL 패널(200)은 타이밍 제어 회로(316)를 포함한다. 또한, 구동 IC(206)는 계조 제어 회로(318)를 포함한다.
구동 트랜지스터(300)는 발광 다이오드(302)에 흘리는 전류를 제어한다. 구체적으로는, 구동 트랜지스터(300)는 캐패시터(308)가 유지하는 전압에 따라서, 발광 다이오드(302)에 흘리는 전류의 크기를 제어함으로써, 발광 다이오드(302)가 발하는 휘도를 제어한다.
발광 다이오드(302)는 발광 다이오드(302)의 애노드 단자로부터 캐소드 단자에 전류가 흐름으로써, 발광한다. 구체적으로는, 발광 다이오드(302)는 구동 트랜지스터(300)에 의해 제어되는 전류가, 애노드 단자로부터 캐소드 단자에 흐름으로써, 당해 전류의 크기에 따른 강도의 광을 발한다. 또한, 발광 다이오드(302)는 후술하는 발광층(518)을 포함한다.
전원 배선(304)은 전원을 구동 트랜지스터(300)에 공급한다. 구체적으로는, 전원 배선(304)은 구동 트랜지스터(300)의 소스 전극(402) 또는 드레인 전극(404) 중 한쪽과 전기적으로 접속된다. 또한, 전원 배선(304)은 구동 트랜지스터(300)의 소스 전극(402) 또는 드레인 전극(404)에 대하여 구동 트랜지스터(300)를 구동하기 위한 전원을 공급한다.
캐소드 배선(306)은 발광 다이오드(302)의 캐소드 단자와 전기적으로 접속된다. 또한, 캐소드 배선(306)은 후술하는 캐소드 전극(520)과 전기적으로 접속된다.
캐패시터(308)는 발광 다이오드(302)에 흘리는 전류의 크기에 따른 전압을 유지한다. 구체적으로는, 캐패시터(308)는 타이밍 제어 트랜지스터(310)를 통해, 계조 신호 배선(314)으로부터 공급된 전압을 유지한다.
타이밍 제어 트랜지스터(310)는 캐패시터(308)가 유지하는 전압을 변경하는 타이밍을 제어한다. 구체적으로는, 타이밍 제어 트랜지스터(310)는 타이밍 제어 트랜지스터(310)의 게이트 단자에 공급된 신호에 기초하여, 계조 신호 배선(314)의 전압을 캐패시터(308)에 공급한다.
타이밍 제어 배선(312)은 타이밍 제어 트랜지스터(310)의 게이트 단자와 전기적으로 접속되어, 타이밍 제어 회로(316)로부터 공급되는 신호를, 타이밍 제어 트랜지스터(310)의 게이트 단자에 공급한다.
계조 신호 배선(314)은 타이밍 제어 트랜지스터(310)의 소스 단자 또는 드레인 단자와 전기적으로 접속된다. 또한, 계조 신호 배선(314)은 계조 제어 회로(318)로부터 공급되는 전압을, 타이밍 제어 트랜지스터(310)를 통해, 캐패시터(308)에 공급한다.
타이밍 제어 회로(316)는 각 화소(208)의 발광 다이오드(302)가 발광하는 타이밍을 제어한다. 구체적으로는, 타이밍 제어 회로(316)는 각 화소(208)의 발광 다이오드(302)가 발광하는 타이밍을 제어하는 신호를 생성하고, 각 화소(208)의 타이밍 제어 배선(312)에 공급한다. 또한, 타이밍 제어 회로(316)는 TFT 기판(202)에 포함되는 기판(500) 상에 형성되어도 되고, 구동 IC(206)의 내부에 형성되어도 된다.
계조 제어 회로(318)는 각 화소(208)에 포함되는 발광 다이오드(302)가 발하는 휘도를 제어한다. 구체적으로는, 계조 제어 회로(318)는 유기 EL 표시 장치(100)의 외부로부터 공급된 표시 화상에 기초하여, 각 화소(208)의 휘도에 따른 전압을 생성하고, 각 화소(208)의 계조 신호 배선(314)에 공급한다. 또한, 계조 제어 회로(318)는 구동 IC(206)의 내부에 형성된다.
계속해서, 구동 트랜지스터(300)에 대하여 설명한다. 도 4는 평면에서 보아, 각 화소(208)에 설치되는 구동 트랜지스터(300)의 개략을 도시하는 도면이다. 도 4에 도시한 바와 같이, 구동 트랜지스터(300)는 소스 전극(402)과, 드레인 전극(404)과, 제1 게이트 전극(406)과, 반도체막(408)과, 제2 게이트 전극(410)을 갖는다.
드레인 전극(404) 및 소스 전극(402)은 한쪽이 발광층(518)과 전기적으로 접속되고, 다른 쪽이 유기 EL 표시 장치(100)의 외부로부터 표시하는 화상에 따른 전압이 인가된다. 구체적으로는, 예를 들어 드레인 전극(404)은 구동 트랜지스터(300)의 우측 단부에 배치되고, 후술하는 애노드 전극(514)을 통해, 발광층(518)과 전기적으로 접속된다. 소스 전극(402)은 구동 트랜지스터(300)의 좌측에 배치되고, 계조 신호 배선(314)을 통해, 구동 IC(206)에 의해, 계조값에 대응하는 전압이 인가된다. 또한, 드레인 전극(404)과 소스 전극(402)은 교체해도 된다.
또한, 드레인 전극(404)은 드레인 전극(404)과 반도체막(408) 사이의 층에 형성된 콘택트 홀(412)을 통해, 반도체막(408)과 전기적으로 접속된다. 마찬가지로, 소스 전극(402)은 소스 전극(402)과 반도체막(408) 사이의 층에 형성된 콘택트 홀(412)을 통해, 반도체막(408)과 전기적으로 접속된다. 당해 콘택트 홀(412)에 대해서는 단면도(도 5)를 사용하여 후술한다.
제1 게이트 전극(406)은 소스 전극(402)과 드레인 전극(404) 사이에 형성된다. 구체적으로는, 예를 들어 제1 게이트 전극(406)은 소스 전극(402)과 드레인 전극(404) 사이의 영역에 있어서, 소스 전극(402) 및 드레인 전극(404) 중 어느 것과도 평면에서 보아 중복되지 않도록 형성된다. 또한, 제1 게이트 전극(406)은 평면에서 보아 제1 영역의 적어도 일부와 겹치는 영역을 갖도록 형성된다.
반도체막(408)은 게이트 전극의 하층측에 형성된다. 구체적으로는, 반도체막(408)은 제1 게이트 전극(406), 드레인 전극(404) 및 소스 전극(402)의 하층측으로서, 드레인 전극(404)이 형성된 영역으로부터 소스 전극(402)이 형성된 영역에 걸쳐 형성된다.
구동 트랜지스터(300)는, 또한, 반도체막(408)에 있어서의, 게이트 전극과 드레인 전극(404) 또는 소스 전극(402) 사이의 영역 중 한쪽인 제1 영역(414)은 n형 이온이 높은 농도로 주입되고, 다른 한쪽인 제2 영역(416)은 n형 이온이 낮은 농도로 주입된다.
구체적으로는, 예를 들어 드레인 전극(404)에 형성된 콘택트 홀(412)과, 제1 게이트 전극(406) 사이의 영역인 제1 영역(414)에 형성된 반도체막(408)은 N형 반도체를 형성하기 위해 인 등의 불순물(n형 이온)이 고농도로 주입된다. 또한, 소스 전극(402)에 형성된 콘택트 홀(412)과, 제1 게이트 전극(406) 사이의 영역인 제2 영역(416)에 형성된 반도체막(408)은 인 등의 N형 반도체를 형성하기 위한 n형 이온이 제1 영역(414)보다도 저농도로 주입된다.
제2 게이트 전극(410)은 제1 게이트 전극(406)과 동전위로 되도록 접속되고, 제1 영역(414)과 제2 영역(416) 중, 제2 영역(416)과는 평면에서 보아 겹치는 영역을 갖고, 제1 영역(414)과는 겹치는 영역을 갖지 않도록 형성된다.
구체적으로는, 예를 들어 제2 게이트 전극(410)은 소스 전극(402)에 형성된 콘택트 홀(412) 근방으로부터, 제1 게이트 전극(406)의 드레인 전극(404)측의 단부에 걸쳐 형성된다. 또한, 제2 게이트 전극(410)은 절연층을 개재하여 제1 게이트 전극(406) 상에 형성된다.
제2 게이트 전극(410)의 전위를 제1 게이트 전극(406)과 동전위로 한 경우에는, 제2 게이트 전극(410)을 플로팅으로 하는 경우나, 제2 게이트 전극(410)을 형성하지 않은 경우보다도, 소스 전극(402)과 드레인 전극(404) 사이의 전계의 강도를 완화하는 효과가 높아져, 킹크 현상의 저감에 효과를 발휘한다.
또한, 만약 제2 게이트 전극(410)을 플로팅으로 한 경우에는, 화소(208)마다의 전위 변동이 커져 실드 효과를 기대할 수 없게 된다.
또한, 제2 게이트 전극(410)의 소스 전극(402)측의 단부는, 소스 전극(402)과 단락하지 않을 정도로, 소스 전극(402)에 근접시키는 것이 바람직하다. 구체적으로는, 그 단부를 가능한 한 소스 전극(402)에 근접시킴으로써, 제2 영역(416)을 가능한 한 제2 게이트 전극(410)으로 덮는 것이 바람직하다. 당해 구성에 의하면, 제1 영역(414)은 그 제1 영역(414)의 전역에 걸쳐, n형 이온이 높은 농도로 주입되고, 제2 영역(416)은 그 제2 영역(416)의 전역에 걸쳐, n형 이온이 낮은 농도로 주입된다.
계속해서, 도 5를 사용하여, 구동 트랜지스터(300) 근방에 있어서의 TFT 기판(202)의 단면에 대하여 설명한다. 도면에 도시한 바와 같이, TFT 기판(202)은 기판(500)과, 언더코트막(502)과, 반도체막(408)과, 게이트 절연막(504)과, 제1 게이트 전극(406)과, 제1 층간 절연막(506)과, 제2 층간 절연막(508)과, 제2 게이트 전극(410)과, 제3 층간 절연막(510)과, 드레인 전극(404)과, 소스 전극(402)과, 평탄화막(512)과, 애노드 전극(514)과, 리브(516)와, 발광층(518)과, 캐소드 전극(520)과, 밀봉막(522)을 포함한다.
기판(500)은, 예를 들어 유리나 가요성 수지로 형성된다. 언더코트막(502)은, 예를 들어 절연 재료로, 기판(500)의 표면에 반도체막(408)의 버퍼층으로서 형성된다.
반도체막(408)은 언더코트막(502)의 상층에, 구동 트랜지스터(300)가 형성되는 영역에 형성된다. 구체적으로는, 반도체막(408)은 언더코트막(502)의 상층으로서, 드레인 전극(404)과 소스 전극(402)이 형성되는 영역의 사이에, 아몰퍼스 실리콘 등의 반도체 재료에 의해 형성된다. 또한, 반도체막(408)은 제1 영역(414)에 있어서, n형 이온이 높은 농도로 주입되고, 제2 영역(416)에 있어서, n형 이온이 낮은 농도로 주입된다.
게이트 절연막(504)은 반도체막(408)을 덮도록, 예를 들어 SiO에 의해 형성된다. 제1 게이트 전극(406)은 게이트 절연막(504)의 상층으로서, 반도체막(408)이 형성된 영역의 일부와 중복되도록 형성된다.
제1 층간 절연막(506)은 제1 게이트 전극(406)을 덮도록, 예를 들어 SiN에 의해 형성된다. 제2 층간 절연막(508)은 제1 층간 절연막(506)의 상층에, 예를 들어 SiO에 의해 형성된다.
제2 게이트 전극(410)은 제2 층간 절연막(508)의 상층에 형성된다. 구체적으로는, 예를 들어 제2 게이트 전극(410)은 제2 층간 절연막(508)의 상층으로서, 제1 게이트 전극(406) 및 제2 영역(416)과 중복되도록 형성된다. 여기서, 제2 게이트 전극(410)의 소스 전극(402)측의 단부는, 소스 전극(402)과 단락하지 않을 정도로, 소스 전극(402)에 근접시키는 것이 바람직하다. 또한, 제2 게이트 전극(410)의 드레인 전극(404)측의 단부는, 제1 게이트 전극(406)과 중복되어 있어도 되고, 도 5에 도시한 바와 같이, 제1 게이트 전극(406)의 단부와 동일한 위치에 형성되지 않는 구성으로 해도 된다.
제3 층간 절연막(510)은 제2 게이트 전극(410)을 덮도록, 예를 들어 SiO에 의해 형성된다.
드레인 전극(404)은 제3 층간 절연막(510)의 상층에 형성된다. 구체적으로는, 예를 들어 드레인 전극(404)은 제3 층간 절연막(510)의 상층으로서, 반도체막(408)의 도면 상 우측 단부와 중복되도록 형성된다. 또한, 드레인 전극(404)은 드레인 전극(404)과, 반도체막(408) 사이에 형성된 층에 형성된 콘택트 홀(412)을 통해, 반도체막(408)과 전기적으로 접속된다.
소스 전극(402)은 제3 층간 절연막(510)의 상층에 형성된다. 구체적으로는, 예를 들어 소스 전극(402)은 제3 층간 절연막(510)의 상층으로서, 반도체막(408)의 도면 상 좌측 단부와 중복되도록 형성된다. 또한, 소스 전극(402)은 소스 전극(402)과, 반도체막(408) 사이에 형성된 층에 형성된 콘택트 홀(412)을 통해, 반도체막(408)과 전기적으로 접속된다.
평탄화막(512)은 드레인 전극(404) 및 소스 전극(402)을 덮도록 형성된다. 구체적으로는, 평탄화막(512)은 드레인 전극(404), 소스 전극(402) 및 드레인 전극(404)과 소스 전극(402)의 하층에 형성된 제3 층간 절연막(510)을 덮도록 형성되고, 평탄화막(512)보다 하측에 형성된 층에 의한 단차를 평탄화한다.
애노드 전극(514)은 평탄화막(512)의 상층에 형성된다. 구체적으로는, 애노드 전극(514)은 평탄화막(512)의 상층에 형성되고, 평탄화막(512)에 형성된 콘택트 홀을 통해 드레인 전극(404)과 전기적으로 접속된다.
리브(516)는 애노드 전극(514)의 주연부를 덮도록 형성된다. 당해 리브(516)에 의해, 애노드 전극(514)과 캐소드 전극(520)의 쇼트를 방지할 수 있다.
발광층(518)은 애노드 전극(514)의 상층측에 형성된다. 구체적으로는, 발광층(518)은 홀 주입층, 홀 수송층, 유기 EL 소자, 전자 주입층, 전자 수송층 및 상부 전극이 적층됨으로써 형성된다. 유기 EL 소자는, 애노드 전극(514)으로부터 주입된 홀과, 캐소드 전극(520)으로부터 주입된 전자가 재결합함으로써 발광한다. 홀 주입층, 홀 수송층, 전자 주입층 및 전자 수송층에 대해서는 종래 기술과 마찬가지이기 때문에 설명을 생략한다. 또한, 본 실시 형태에서는, 발광층(518)은 화소(208)마다 상이한 색의 광을 발광하는 재료를 사용하여 형성된다.
캐소드 전극(520)은 리브(516) 및 발광층(518)의 상층에 형성된다. 구체적으로는, 예를 들어 캐소드 전극(520)은 리브(516) 및 발광층(518)의 상층에 ITO(Indium Tin Oxide) 등의 투명 전극에 의해 형성되고, 애노드 전극(514)과의 사이에 전류를 흘림으로써, 발광층(518)을 발광시킨다.
밀봉막(522)은 캐소드 전극(520)의 상층에 TFT 기판(202)을 덮도록 형성된다. 밀봉막(522)은 수분 등의 유기 EL 소자를 열화시키는 요인으로 되는 분자가 발광층(518)에 진입하는 것을 방지한다.
상기한 바와 같이, 반도체막(408)에 있어서의, 제1 게이트 전극(406)의 소스 전극(402)측과 드레인 전극(404)측의 영역 중, 한쪽만이 제2 게이트 전극(410)과 중복됨으로써, 제1 영역(414)과 제2 영역(416)이 제1 게이트 전극(406)에 의해 분리된 구성으로 된다. 그리고, 제1 영역(414)과 제2 영역(416)을 분리하여 형성한 후에, 한쪽을 LDD 영역으로 하고, 다른 쪽을 고농도 불순물 영역으로 함으로써, LDD 영역과 고농도 불순물 영역의 경계 위치에 변동이 발생하는 것을 방지할 수 있다.
또한, 제1 영역(414)의 전역에 걸쳐 n형 이온을 높은 농도로 주입하고, 제2 영역(416)의 전역에 걸쳐 n형 이온이 낮은 농도로 주입됨으로써, 제1 영역(414) 및 제2 영역(416)에 있어서, n형 이온을 주입하는 영역의 크기에 변동이 발생하는 사태를 방지할 수 있다. 이에 의해, 구동 트랜지스터(300)마다, 킹크 현상에 의한 영향의 크기에 변동이 발생하는 사태를 방지할 수 있어, 표시 품위를 향상시킬 수 있다.
또한, 킹크 현상의 발생을 방지하기 위해, 구동 트랜지스터(300)의 채널의 길이를 길게 하는 방법도 생각된다. 그러나, 최근, 표시 장치의 고정밀화에 수반하여, 구동 트랜지스터(300)의 협소화가 진행되고 있어, 채널의 길이를 길게 하는 것은 곤란하기 때문에, 고정밀의 표시 장치에 있어서, 상기 구성은 특히 유효하다.
또한, 상기에 있어서, 제2 게이트 전극(410)을 갖는 구성으로 하고 있지만, 이것에 한정되지 않는다. 제1 영역(414)과 제2 영역(416)을 분리하여 형성하고, 한쪽을 LDD 영역으로 하고, 다른 쪽을 고농도 불순물 영역으로 하는 구성이면, 구동 트랜지스터(300)에 제2 게이트 전극(410)이 포함되지 않는 구성으로 해도 된다.
계속해서, 상기와 같은 구동 트랜지스터(300)를 갖는 유기 EL 표시 장치(100)의 제조 방법에 대하여 설명한다. 도 6은 당해 제조 방법을 나타내는 플로우차트이다. 먼저, 기판(500)을 덮도록 언더코트막(502)이 형성되고, 언더코트막(502) 상에 반도체막(408)이 형성된다(S601). 다음에, 게이트 절연막(504)을 형성한 후에, 제1 게이트 전극(406)이, 게이트 절연막(504)의 상층으로서, 반도체막(408)이 형성된 영역의 일부와 중복되도록 형성된다(S602).
계속해서, 1회째의 n형 이온의 주입을 행한다(S603). 구체적으로는, 예를 들어 반도체막(408)에 대하여, 제1 게이트 전극(406)을 마스크로 하여 n형 이온의 주입을 행한다. 즉, 반도체막(408)의 제1 영역(414) 및 제2 영역(416)에 n형 이온이 주입된다. 1회째의 n형 이온의 주입이 완료된 시점에서는, 제1 영역(414)과 제2 영역(416)에 있어서의 반도체막(408)은 모두 저농도의 n형 이온이 주입된 상태로 된다.
다음에, 제1 층간 절연막(506) 및 제2 층간 절연막(508)을 제1 게이트 전극(406) 및 게이트 절연막(504)을 덮도록 형성한다(S604). 그리고, 제2 게이트 전극(410)이, 제1 영역(414)과 제2 영역(416) 중, 제2 영역(416)과만 겹치도록 형성된다(S605).
계속해서, 2회째의 n형 이온의 주입을 행한다(S606). 구체적으로는, 예를 들어 반도체막(408)에 대하여, 제2 게이트 전극(410)을 마스크로 하여 n형 이온의 주입을 행한다. 즉, 반도체막(408)의 제1 영역(414) 및 제2 영역(416) 중, 제1 영역(414)에만 n형 이온이 주입된다. S606에 있어서, n형 이온이 제1 영역(414)에만 주입됨으로써, 제1 영역(414)에 있어서의 반도체막(408)은 고농도의 n형 이온이 주입된 상태로 된다. 즉, 2회째의 n형 이온의 주입이 완료된 시점에서는, 제1 영역(414)은 고농도의 n형 이온이 주입된 영역이고, 제2 영역(416)은 LDD 영역으로 된다.
다음에, 제2 게이트 전극(410)을 덮도록 제3 층간 절연막(510)을 형성한다(S607). 그리고, 반도체막(408)으로부터 제3 층간 절연막(510)에 걸쳐 적층된 각 층의, 반도체막(408)의 양단부에 있어서, 콘택트 홀(412)을 형성한 후에, 그 콘택트 홀(412)을 통해 반도체막(408)과 전기적으로 접속하도록 드레인 전극(404) 및 소스 전극(402)을 형성한다(S608).
또한, 유기 EL 표시 장치(100)를 제조하는 공정에는, 도 5에 있어서 설명한 평탄화막(512) 내지 밀봉막(522)의 각 층을 형성하는 공정이나, 상부 프레임과 하부 프레임 사이에 끼워 넣는 공정 등을 포함하지만, 당해 공정은 종래 기술과 마찬가지이기 때문에, 상세한 설명은 생략한다.
이상과 같이, 1회째에 n형 이온을 주입할 때에 사용하는 마스크와 2회째에 n형 이온을 주입할 때에 사용하는 마스크를 상이하게 함으로써, 제1 영역(414)에는 2번 n형 이온이 주입되고, 제2 영역(416)에는 1번만 n형 이온이 주입된다. 당해 공정에 의해, 제1 영역(414)에는 고농도의 n형 이온을 주입하고, 제2 영역(416)에는 저농도의 n형 이온을 주입할 수 있다.
본 발명의 사상의 범주에 있어서, 당업자라면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해된다. 예를 들어, 전술한 각 실시 형태에 대하여, 당업자가 적절히 구성 요소의 추가, 삭제 또는 설계 변경을 행한 것, 또는, 공정의 추가, 생략 또는 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
100 : 유기 EL 표시 장치
110 : 상부 프레임
120 : 하부 프레임
200 : 유기 EL 패널
202 : TFT 기판
204 : 보호 필름
206 : 구동 IC
208 : 화소
210 : 표시 영역
300 : 구동 트랜지스터
302 : 발광 다이오드
304 : 전원 배선
306 : 캐소드 배선
308 : 캐패시터
310 : 타이밍 제어 트랜지스터
312 : 타이밍 제어 배선
314 : 계조 신호 배선
316 : 타이밍 제어 회로
318 : 계조 제어 회로
402 : 소스 전극
404 : 드레인 전극
406 : 제1 게이트 전극
408 : 반도체막
410 : 제2 게이트 전극
412 : 콘택트 홀
414 : 제1 영역
416 : 제2 영역
500 : 기판
502 : 언더코트막
504 : 게이트 절연막
506 : 제1 층간 절연막
508 : 제2 층간 절연막
510 : 제3 층간 절연막
512 : 평탄화막
514 : 애노드 전극
516 : 리브
518 : 발광층
520 : 캐소드 전극
522 : 밀봉막
700 : 킹크 현상이 발생하는 영역

Claims (5)

  1. 복수의 화소를 갖고, 상기 각 화소에 유기 EL 소자에 흘리는 전류를 제어하는 트랜지스터를 갖는 유기 EL 표시 장치로서,
    상기 트랜지스터는,
    한쪽이 상기 유기 EL 소자와 전기적으로 접속되고, 다른 쪽이 상기 유기 EL 표시 장치의 외부로부터 전원이 공급되는 드레인 전극 및 소스 전극과,
    상기 소스 전극과 상기 드레인 전극 사이에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 하층측에 형성된 반도체막을 갖고,
    상기 반도체막에 있어서의, 상기 제1 게이트 전극과 상기 드레인 전극 또는 상기 소스 전극 사이의 영역 중 한쪽의 제1 영역은, n형 이온이 주입되고, 다른 한쪽의 제2 영역은, n형 이온이 상기 제1 영역보다 낮은 농도로 주입되고,
    상기 트랜지스터는, 상기 제1 게이트 전극 상에 절연층을 개재하여 제2 게이트 전극을 구비하고, 평면에서 보아 상기 제1 게이트 전극과 상기 제1 영역의 적어도 일부에서 겹치는 영역을 갖고,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 접속되어 있는 것을 특징으로 하는 유기 EL 표시 장치.
  2. 제1항에 있어서,
    상기 제1 영역은, 상기 제1 영역의 전역에 걸쳐, n형 이온이 주입되고, 상기 제2 영역은, 상기 제2 영역의 전역에 걸쳐, n형 이온이 상기 제1 영역보다 낮은 농도로 주입되는 것을 특징으로 하는 유기 EL 표시 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 게이트 전극은, 상기 제1 영역과 상기 제2 영역 중, 상기 제2 영역과는 평면에서 보아 겹치는 영역을 갖고, 상기 제1 영역과는 겹치는 영역을 갖지 않도록 형성되는 것을 특징으로 하는 유기 EL 표시 장치.
  5. 복수의 화소를 갖고, 상기 각 화소에 유기 EL 소자에 흘리는 전류를 제어하는 트랜지스터를 갖는 유기 EL 표시 장치의 제조 방법으로서,
    상기 트랜지스터에 포함되는 반도체막을 형성하는 공정과,
    상기 반도체막의 상층측에, 상기 반도체막의 중앙부에 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극을 마스크로 하여, 상기 반도체막에 n형 이온을 주입하는 공정과,
    상기 반도체막과 상기 제1 게이트 전극을 덮도록 절연막을 형성하는 공정과,
    상기 절연막의 상층측에, 상기 반도체막에 있어서의, 상기 제1 게이트 전극과 드레인 전극측 또는 소스 전극 사이의 영역 중 한쪽과만 겹치도록 제2 게이트 전극을 형성하는 공정과,
    상기 제2 게이트 전극을 마스크로 하여, 상기 반도체막에 n형 이온을 주입하는 공정을 포함하고,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 접속되어 있는 것을 특징으로 하는 제조 방법.
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