KR101894599B1

KR101894599B1 - 디버그 시스템, 전자 제어 장치, 정보 처리 장치, 반도체 패키지 및 트랜시버 회로

Info

Publication number: KR101894599B1
Application number: KR1020120116166A
Authority: KR
Inventors: 다까히로 시이나
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2011-10-21
Filing date: 2012-10-18
Publication date: 2018-09-03
Also published as: US20160062434A1; EP2600251B1; JP2013086742A; CN103116349A; US9201479B2; KR20130044164A; CN103116349B; EP2600251A1; JP5996177B2; US20130191657A1

Abstract

전자 제어 장치와 개발용 외부 장치 간의 통신 성능을 유지하면서, 장래에 사용하지 않게 될 기능에 대한 여분의 전력의 공급을 억제한다.
제어 대상의 동작을 제어하는 마이크로컴퓨터를 갖는 전자 제어 장치와, 마이크로컴퓨터와 데이터 통신 가능하게 설치된 트랜시버 회로와, 트랜시버 회로와 고속 데이터 통신 가능하게 설치된 개발용 외부 장치를 구비하는 디버그 시스템을 구축한다. 여기에 있어서, 그 전자 제어 장치는, 마이크로컴퓨터에 전력을 공급하는 전원 장치를 구비하는 것으로 한다. 그리고 트랜시버 회로는, 그 전원 장치와 상이한 외부 전원 장치로부터 공급되는 전력으로 동작하는 것으로 한다.

Description

디버그 시스템, 전자 제어 장치, 정보 처리 장치, 반도체 패키지 및 트랜시버 회로{DEBUG SYSTEM, ELECTRONIC CONTROL UNIT, INFORMATION PROCESSING UNIT, SEMICONDUCTOR PACKAGE, AND TRANSCEIVER CIRCUIT}

본 발명은 정보 처리 장치, 더 나아가서 정보 처리 장치가, 외부 장치와 특정한 통신을 행하는 기술에 관한 것으로, 예를 들면 통신 기능을 갖는 마이크로컴퓨터에 유효한 기술에 관한 것이다.

전자 제어 기술의 진보에 따라, 전자 제어 장치(ECU; Electric Control Unit)를 구비하는 제품 기기가 수많이 보급되어 오고 있다. 예를 들면, 차량, 선박, 및 항공기 등의 이동체 대부분은, 엔진이나 항법 장치 등의 제어가, 전자 제어 장치에 의해 행해지게 되어 오고 있다. 그와 같은 전자 제어 장치에는, 마이크로컴퓨터(LSI 등)를 갖는 정보 처리 장치가 조립되고 있다.

전자 제어 장치를 구비하는 제품 기기를 설계할 때, 시작이나 출하 전 등의 단계에서, 그 전자 제어 장치(ECU)의 제어 대상의 동작 검증이나, 전자 제어 장치(ECU) 자신의 문제점의 유무의 확인 등을 목적으로 한 다양한 시험이 실행된다. 예를 들면, 현재 시장에 유통되고 있는 자동차에는, 엔진 제어나 차량 제어의 용도로 전자 제어 장치(ECU)가 복수 사용되고 있다. 예를 들면, 엔진 제어용 전자 제어 장치(ECU)에는 파워 트레인 제어 마이크로컴퓨터 등이 구비되어 있다. 또한, 차량 제어용 전자 제어 장치(ECU)에는, 전동 파워 스티어링 모터를 제어하는 섀시 제어 마이크로컴퓨터 등이 구비되어 있다. 전자 제어 장치(ECU) 내의 마이크로컴퓨터에는, 제어 대상 기기(예를 들면, 엔진이나 모터 등)를 제어한 결과(소프트웨어의 실행 결과나 연산 데이터)를 출력하는 디버그 회로가 설치되어 있다. 시작이나 출하 전 등의 단계에서는, 마이크로컴퓨터의 디버그 회로로부터 얻어진 데이터를, 전자 제어 장치(ECU) 외부의 개발 장치로 취출하여 전자 제어 장치(ECU)의 동작을 확인한다. 또한, 마이크로컴퓨터가 제어 연산에 이용하는 데이터를 적절히 수정함으로써, 차량에 설치된 전자 제어 장치(ECU)의 조정을 행하는 기술이 알려져 있다(예를 들면, 특허 문헌 1 참조).

특허 문헌 1(일본 특허 출원 공개 평9-44372호 공보)에는, 전자 제어 유닛측의 전원 계통 스위치를 ON으로 하기 이전부터 전자 제어 유닛과 컨트롤러 사이의 통신의 검사나 데이터 전송을 가능하게 하는 기술이 기재되어 있다. 또한, 통신 이상에 기인하는 오제어를 미연에 방지함과 함께, ROM 에뮬레이션이나 RAM 모니터를 시동 개시부터 가능하게 하는 기술이 기재되어 있다. 또한, 그 특허 문헌 1에는, 제어용 CPU에 의해 엔진 제어하는 전자 제어 유닛과, 그 제어용 CPU와 통신 가능하게 접속된 컨트롤러를 구비한 시스템에 관한 기술이 기재되어 있다.

그 특허 문헌 1에 개시된 시스템에 있어서, 전자 제어 유닛에는, 그 제어용 CPU가 부착된 평가 보드와, 각종 신호의 입출력 단자가 부착된 입출력 보드가 구비되어 있다. 또한, 그 전자 제어 유닛은, 이그니션 스위치의 ON 조작에 의해 통전하도록 구성되어 있다. 그리고, 그 전자 제어 유닛의 평가 보드에 대해서만, 컨트롤러측의 전원 스위치의 ON 조작 시에, 그 컨트롤러를 통해서 통전을 행하고 있다.

전술한 특허 문헌 1에 기재된 기술에서는, 전자 제어 유닛과 컨트롤러 사이의 통신에 이상이 있는 것에 기인해서 제어 대상이 잘못 제어된다고 하는 문제를 회피하고 있다. 또한, 특허 문헌 1에 기재된 기술에서는, 전자 제어 유닛측의 전원 계통의 스위치를 ON으로 한 직후부터 ROM 에뮬레이션이나 RAM 모니터를 행하는 것이 가능해진다.

일본 특허 출원 공개 평 9-44372호 공보

자동차의 파워 트레인계의 시험을 행하는 경우, 제어 대상(엔진이나 모터)과 전자 제어 장치(ECU)가 벤치실 등의 공간에 설치된다. 또한, 작업자가 조작이나 측정을 행하는 제어실은, 그 벤치실으로부터 떨어진 장소에 설치된다. 그 때문에, 전자 제어 장치(ECU)와 제어실에 설치된 개발용 외부 장치와의 거리는 5m 이상이나 떨어져 버리는 경우가 있다. 또한, 실제차에서의 주행 시험에 있어서는, 전자 제어 장치(ECU)는 엔진룸 내에 설치된다. 그러나, 개발용 외부 장치는 승차 스페이스나 짐칸에 설치되기 때문에, 벤치실과 제어실의 거리가 떨어져 있는 것과 마찬가지로, 전자 제어 장치(ECU)와 개발용 외부 장치 사이를 접속하는 배선은 매우 길어진다.

자동차의 전자 제어 장치(ECU)는, 차량 탑재 배터리(이차 전지)로 동작하기 때문에, 소비 전력을 억제하도록 설계되어 있다. 따라서, 전자 제어 장치(ECU)에 실장되는 마이크로컴퓨터에도, 저소비 전력화가 요구되고 있다. 마이크로컴퓨터 내부의 디버그 회로는 고속 동작을 할 필요가 있기 때문에, 디버그 회로를 사용하지 않고 있을 때와 비교해서 소비 전력이 커져 버린다. 또한, 디버그 회로의 고속동작에 맞추어, 디버그 정보를 고속이면서 장거리에 걸쳐 전송하려고 하면, 소비 전력이 크고 회로 면적도 큰 트랜시버 회로가 필요해진다.

일반적으로 고속인 통신을 장거리에 걸쳐 실현하는 트랜시버 회로는, 소비 전력이 커지는 것이 알려져 있다. 최근 자동차에서는 한정된 이차 전지로부터 다양한 차량 탑재 전자 기기를 동작시킬 필요가 있어, 측정이나 동작 확인의 용도를 위해서만 추가 전력 여유를 고려하는 것이 곤란하다. 또한, 고속인 트랜시버 회로는 미세화가 어려워, 칩 사이즈와 소비 전력을 증가시킨다. 또한, 양산되는 완성품의 전자 제어 장치(ECU)에 있어서는, 디버그 회로나 고속 트랜시버는, 불필요한 기능이 되는 경우가 많다. 이와 같은, 장래에 사용하지 않게 될 기능에 대하여, 추가 전력을 계상하는 것은, 매우 곤란하다. 전자 제어 장치와 개발용 외부 장치 간의 통신 성능을 유지하면서, 장래에 사용하지 않게 될 기능에 대한 여분의 전력의 공급을 억제하는 것이 요구된다.

상기 과제를 해결하기 위해서, 제어 대상의 동작을 제어하는 마이크로컴퓨터를 갖는 전자 제어 장치와, 마이크로컴퓨터와 데이터 통신 가능하게 설치된 트랜시버 회로와, 트랜시버 회로와 고속 데이터 통신 가능하게 설치된 개발용 외부 장치를 구비하는 디버그 시스템을 구축한다. 여기에 있어서, 그 전자 제어 장치는, 마이크로컴퓨터에 전력을 공급하는 전원 장치를 구비하는 것으로 한다. 그리고 트랜시버 회로는, 그 전원 장치와 상이한 외부 전원 장치로부터 공급되는 전력으로 동작하는 것으로 한다.

전자 제어 장치와 개발용 외부 장치 간의 통신에 필요한 전력이나 디버그에 필요한 전력이, 차량 탑재 배터리 이외로부터 공급되고 있다. 그 때문에, 최종 제품에 아주 가까운 구성으로 디버그나 측정, 시험을 실시할 수 있게 된다.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 전자 제어 장치가 이차 전지라는 전원으로 동작하는 경우, 전자 제어 장치 본체의 기능과 별도로 잉여의 전력 공급 능력을 이차 전지측에 구하는 것을 회피할 수 있다.

환언하면, 마이크로컴퓨터와 직접 접속하는 개발용 외부 장치, 또는 마이크로컴퓨터가 조립된 전자 제어 장치와 접속하는 개발용 외부 장치를, 떨어진 장소에 설치 가능하게 하고 싶다는 요구가 있을 때, 안정된 통신을 실현 가능하게 한다. 안정된 고속, 장거리 통신에서는, 일반적으로 소비 전력이 커진다. 이 때, 마이크로컴퓨터 자신이 장거리 통신에 사용 가능한 소비 전력에 제한이 있는 경우나, 반도체 제조 기술에 의존해서 통신 회로의 성능이나 규모에 제약을 받는 경우에도, 적절한 시험 데이터를 얻는 것이 가능해진다.

도 1은 본원 발명의 정보 처리 장치를 개발하기 위한 디버그 시스템(1)의 구성을 예시하는 블록도.
도 2는 디버그 시스템(1)의 다른 구성을 예시하는 블록도.
도 3은 제1 실시 형태의 디버그 시스템(1)의 구체적인 구성을 예시하는 블록도.
도 4a는 트랜시버 회로(13)의 구성을 예시하는 블록도.
도 4b는 트랜시버 회로(13)의 구성을 예시하는 블록도.
도 4c는 트랜시버 회로(13)의 구성을 예시하는 블록도.
도 5는 제2 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도.
도 6은 제3 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도.
도 7은 제4 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도.
도 8a는 제4 실시 형태의 트랜시버 회로(42)의 구성을 예시하는 블록도.
도 8b는 제4 실시 형태의 트랜시버 회로(42)의 구성을 예시하는 블록도.
도 8c는 제4 실시 형태의 트랜시버 회로(42)의 구성을 예시하는 블록도.
도 9a는 제4 실시 형태의 타깃 마이크로컴퓨터(마이크로컴퓨터)(41)의 구성을 예시하는 블록도.
도 9b는 제4 실시 형태의 타깃 마이크로컴퓨터(마이크로컴퓨터)(41)의 구성을 예시하는 블록도.
도 10은 제5 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도.
도 11은 제5 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도.

이하, 본 발명의 실시 형태를 도면에 기초해서 설명한다. 또한, 실시 형태를 설명하기 위한 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 본원 발명의 이해를 쉽게 하기 위해서, 차량에 탑재되는 복수의 전자 제어 장치(ECU)의 시험을 행하는 경우를 예시하여, 본원 발명의 설명을 행한다.

[제1 실시 형태]

도 1은 본원 발명의 정보 처리 장치를 개발하기 위한 디버그 시스템(1)의 구성을 예시하는 블록도이다. 도 1은 개발 대상의 엔진 등을 실제차(완성차)에 탑재하기 전에 행해지는 시험에 있어서의 시스템의 구성을 예시하고 있다. 도 1을 참조하면, 실제차에 엔진을 탑재하기 전의 시험을 행하는 디버그 시스템(1)에는, 엔진 테스트 벤치실(2)과 테스트 제어실(3)을 구비하고 있다. 엔진 테스트 벤치실(2)에는 엔진(제어 대상)(4)과 ECU(전자 제어 장치)(5)가 구비되어 있다. 테스트 제어실(3)에는 개발용 외부 장치(6)와 호스트 컴퓨터(7)가 구비되어 있다.

도 1에 도시되어 있는 바와 같이, 엔진 테스트 벤치실(2)과 테스트 제어실(3)은, 장거리 배선(8)에 의해 접속되고, 그 장거리 배선(8)을 통해서 디버그나 측정 용도의 데이터의 송수신이 행해지고 있다. 본 실시 형태에 있어서, 엔진(제어 대상)(4)과 ECU(전자 제어 장치)(5)가 구비된 엔진 테스트 벤치실(2)과, 작업자가 시험이나 측정을 행하는 테스트 제어실(3) 사이의 길이는, 엔진(제어 대상)(4)과 ECU(전자 제어 장치)(5)의 길이보다도 훨씬 긴 길이(예를 들면 5m 이상)이다. 또한, ECU(전자 제어 장치)(5)와 개발용 외부 장치(6) 사이에 있어서의 통신은, 수Mbps로부터 수백Mbps로의 고속 통신이며, 장거리 배선(8)은, 그와 같은 고속 데이터 통신을 가능하게 한다.

도 2는 본원 발명의 정보 처리 장치를 개발하기 위한 디버그 시스템(1)의 다른 구성을 예시하는 블록도이다. 도 2는 개발 대상의 엔진을, 실제차(완성차)에 탑재한 후의 시험을 행하기 위한 시스템의 구성을 예시하고 있다. 도 2에 도시되어 있는 바와 같이, 엔진을 실제차(완성차)에 탑재한 후의 시험을 행하는 디버그 시스템(1)은, 차량(9)의 내부에 구성되어 있다. 그 차량(9)은 차량 탑재 배터리(11)를 구비하고 있다. 차량(9)의 내부에 구성된 ECU(전자 제어 장치)(5)는 차량 탑재 배터리(11)로부터 전력이 공급되고 있다.

차량(9)의 각 부에 배치된 ECU(전자 제어 장치)(5)는, 차량(9)에 배치된 개발용 외부 장치(6)와 장거리 배선(8)에 의해 접속되어 있다. 차량(9)에 장거리 배선(8)을 설치하는 경우, 배선을 통과시킬 수 있는 장소에 제약이 있다. 그 때문에, 도 1에서 예시한 디버그 시스템(1)과 마찬가지로, ECU(전자 제어 장치)(5)와 개발용 외부 장치(6) 사이의 길이는, 엔진(제어 대상)(4)과 ECU(전자 제어 장치)(5)의 길이보다도 훨씬 긴(예를 들면, 1m 이상) 길이가 된다.

도 3은 제1 실시 형태의 디버그 시스템(1)의 구체적인 구성을 예시하는 블록도이다. 도 3에는 본원 발명의 이해를 쉽게 하기 위해서, 개발 대상의 복수의 ECU(전자 제어 장치)(5) 중 임의의 하나를 도시하고 있다. 제1 실시 형태의 디버그 시스템(1)에 있어서, ECU(5)는 타깃 마이크로컴퓨터(마이크로컴퓨터)(12)와, 트랜시버 회로(13)와, 전원 회로(14)를 구비하고 있다. 또한, 개발용 외부 장치(6)는, 외부 전원(31)과 개발용 각종 툴을 구비하고 있다. ECU(5)의 전원 회로(14)는 차량 탑재 배터리(11)에 접속되어 있다. 전원 회로(14)는 차량 탑재 배터리(11)로부터 공급되는 전력에 기초하여, 타깃 마이크로컴퓨터(12)를 구동하기 위한 전력을 생성하고, 그 전력을 타깃 마이크로컴퓨터(12)에 공급하고 있다. 또한, 본 실시 형태에 있어서, ECU(5)가 트랜시버 회로(13)에 대하여, 복수의 타깃 마이크로컴퓨터(12)를 구비하는 것과 같은 구성이어도 된다.

도 3에 도시되어 있는 바와 같이, 타깃 마이크로컴퓨터(12)는, CPU(중앙 연산 처리 장치)(21)와, DMAC(Direct Memory Access Controller)(22)와, RAM(Random Access Memory)(23)과, Flash 메모리(24)와, ERAM(Emulation RAM)(25)을 구비하고 있다. 또한, 그들은 버스(26)를 통해서 접속되어 있다. CPU(21)는 타깃 마이크로컴퓨터(12)에 있어서 중심적인 연산 처리를 행하는 기능 블록이다. RAM(23)은 반도체 소자에 의해 구성되며, CPU(21)로부터 직접적인 액세스가 가능한 기억 장치이다. RAM(23)은 타깃 마이크로컴퓨터(12)에 있어서의 메인 메모리(주기억 장치)로서의 기능을 제공하고 있다. DMAC(22)는 CPU를 통하지 않고 RAM(23)과 주변 기기 사이의 데이터 전송을 행하기 위한 기능을 제공하는 기능 블록이다. Flash 메모리(24)는, CPU(21)에 실행시키기 위한 컴퓨터 프로그램을 유지하고 있다. ERAM(25)는 Flash 메모리(24)에 유지되어 있는 컴퓨터 프로그램을 수정하는 경우에, Flash 메모리(24)를 직접 재기입하지 않고, 일시적으로 수정 프로그램이나 수정 데이터 값 등을 기억하는 메모리이다.

또한, 타깃 마이크로컴퓨터(12)는 디버그 회로(27)를 구비하고 있다. 그 디버그 회로(27)는, Trace(28)와, JTAG(29)와, RAM Monitor(30)를 구비하고 있다. Trace(28)는 타깃 마이크로컴퓨터(12)의 CPU(21) 상에서 실행된 명령의 트레이스를 취하는 기능 블록이다. Trace(28)는 전용 고속 인터페이스를 구비하고, CPU(21)의 동작을 직접적으로 판독하여, CPU(21)의 동작을 추적하기 위한 대용량의 데이터를 개발용 외부 장치(6)에 공급한다. JTAG(29)는 타깃 마이크로컴퓨터(12) 내부에 탑재된 디버그 기능(디버그 회로(27))과, 개발용 외부 장치(6)와의 사이의 통신을, 표준적인 통신 규격에 따라서 행하는 인터페이스 기능 블록이다. JTAG(29)는 개발용 외부 장치(6)와 타깃 마이크로컴퓨터(12) 사이의 기본적인 데이터 통신을 실현하여, 컴퓨터 프로그램을 타깃 마이크로컴퓨터(12)로 송신하거나, 디버그 회로(27)의 제어 레지스터 설정을 행한다. RAM Monitor(30)는 타깃 마이크로컴퓨터(12)의 동작 시험을 행하는 경우에, 타깃 마이크로컴퓨터(12)의 RAM(23) 안에 저장되어 있는 데이터값을 판독하는 기능 블록이다. RAM Monitor(30)는 전용 고속 인터페이스를 구비하고, RAM(23)에 저장되어 있는 데이터를 직접 판독해서 그 데이터를 개발용 외부 장치(6)에 공급한다.

본 실시 형태의 트랜시버 회로(13)는 타깃 마이크로컴퓨터(12)의 내부 정보를 디버그 회로(27)로부터 수취하고, 그 수취한 신호를 개발용 외부 장치(6)로 송신하고 있다. 또한, 트랜시버 회로(13)는 개발용 외부 장치(6)로부터 공급되는 신호를, 타깃 마이크로컴퓨터(12)로 송신하고 있다. 일반적인 타깃 마이크로컴퓨터(12)는, 1m 미만의 단거리이면, 직접 개발용 외부 장치(6)의 에뮬레이터나 측정 기기의 통신이 가능한 기능을 갖추고 있다. 그러나, 타깃 마이크로컴퓨터(12)의 내장 기능을 실현할 수 없는 고속, 장거리 통신을 가능하게 하기 위해서는, 트랜시버 회로(13)를 타깃 마이크로컴퓨터(12)에 접속할 필요가 있다. 이 트랜시버 회로(13)는, 목표 성능을 달성하기 위해서 CPU, 메모리, 논리 회로, 아날로그 회로 등으로 구성 가능하다. 도 3에 도시되어 있는 바와 같이, 본 실시 형태의 트랜시버 회로(13)는, 개발용 외부 장치(6)의 외부 전원(31)으로부터 공급되는 전력으로 동작하고 있다. 또한, 전술한 통신과 전력 공급을 동시에 실현하는 기술에는, 일례로서, 파워 오버 이더넷(PoE)이라는 표준 기술을 적용할 수 있다. PoE는, 이더넷(등록상표)의 액세스 포인트에 전원이 없는 경우 등에, 저비용으로 통신 회선과 전원을 동시에 제공하는 기술이다.

도 4a는 본 실시 형태의 트랜시버 회로(13)의 구성을 예시하는 블록도이다. 도 4a에 도시되어 있는 바와 같이, 본 실시 형태의 트랜시버 회로(13)는, 트랜시버용 전원 회로(32)를 구비하고 있다. 그 트랜시버용 전원 회로(32)는, 개발용 외부 장치(6)의 외부 전원(31)으로부터 공급된 전력을, 그 트랜시버 회로에 적절한 전압, 전류가 되도록 조정하는 기능을 갖추고, 트랜시버용 전력을 생성한다. 트랜시버 회로(13)는 개발용 외부 장치(6)로부터 전력 공급을 받음으로써, 고객 시스템인 ECU(5)가 트랜시버 회로(13)에 전력을 추가 공급하는 기능을 삭감할 수 있다.

또한, 도 4a에 예시되어 있는 트랜시버 회로(13)는, 타깃 마이크로컴퓨터(12)와 개발용 외부 장치(6) 사이의 통신 성능을 확보하기 위한 트랜시버부(33)를 구비하고 있다. 트랜시버부(33)는, 송신기로서 동작하는 트랜스미터와 수신기로서 동작하는 리시버로 구성된 회로이다.

본 실시 형태의 디버그 시스템(1)에서는, 쌍방향 통신을 행하는 인터페이스와, 출력만으로 되는 단방향 통신 인터페이스가 필요에 따라서 사용된다. 도 4a의 예시되는 트랜시버 회로(13)에 있어서, 「JTAG 디버그 제어용 신호」와, 「RAM 모니터용 신호」는, 트랜시버부(33)를 통한 쌍방향 통신에 의해 송수신되고 있다. 또한, 타깃 마이크로컴퓨터(12)로부터 출력만 행해지는 「트레이스용 신호」에 대해서는, 트랜시버부(33)를 통해서 단방향으로 출력되고 있다. 또한, 트랜시버부(33)에 적용하는 회로는, 목적으로 하는 성능을 달성할 수 있으면, 임의의 회로 설계를 적용할 수 있다.

도 4b는 본 실시 형태의 트랜시버 회로(13)의, 다른 구성을 예시하는 블록도이다. 도 4b에 예시하는 트랜시버 회로(13)는, 개발용 외부 장치(6)로부터 공급된 전력을 받는 트랜시버용 전원 회로(32)와, 타깃 마이크로컴퓨터(12)와 트랜시버 회로(13) 사이의 통신 성능을 확보하기 위한 단거리용 입출력 버퍼(마이크로컴퓨터측 입출력 버퍼)(34)와, 트랜시버 회로(13)와 개발용 외부 장치(6) 사이의 통신 성능을 확보하기 위한 장거리용 트랜시버(외부 장치측 입출력 버퍼)(35)를 구비하고 있다.

또한, 단거리용 입출력 버퍼(34)와 장거리용 트랜시버(35) 사이에는, 메모리나 F/F 등의 기억 소자로 구성된 FIFO 버퍼(36)가 설치되어 있다. 또한, 이 버퍼를 제어하기 위해서, 제어 회로(37)가 내장되어 있다. 또한, 이 제어 회로(37)는 전용 논리 회로로 구성되어 있어도 되고, CPU에 의한 소프트웨어 제어여도 된다.

도 4b에 예시하는 트랜시버 회로(13)와 같이, FIFO 버퍼(36)를 사용하면, 타깃 마이크로컴퓨터(12)와 개발용 외부 장치(6) 사이에 전송되는 데이터량이 변화해도, 데이터 전송 속도의 변동을 흡수할 수 있게 된다. FIFO 버퍼(36)는 타깃 마이크로컴퓨터(12)의 인터페이스마다 분할해서 실장해 두면, 각 인터페이스의 프로토콜에 최적인 설계를 행할 수 있다.

예를 들면, 디버그 회로(27)의 Trace(28)로부터는, 대량의 데이터가 고속으로 출력된다. 따라서, 고속의 동작에 대응한 설계인 것이 바람직하다. 또한, Trace(28)는 데이터 출력만이기 때문에, 타깃 마이크로컴퓨터(12)로부터 개발용 외부 장치(6)로의 한방향의 FIFO 버퍼로 된다. JTAG(29)나 RAM Monitor(30)에서는 쌍방향으로 통신이 행해지기 때문에, FIFO 버퍼(36)의 구성은, 개발용 외부 장치(6)로부터 타깃 마이크로컴퓨터(12) 방향과, 타깃 마이크로컴퓨터(12)로부터 개발용 외부 장치(6) 방향의 두개가 필요하게 된다. 또한, FIFO 버퍼(36)가 CPU에서 제어 가능한 것이면, 트랜시버 회로 중 미사용인 부분을 정지하는 것이나, 트랜시버용 전원 회로(32)에 지시를 행하여, 전원 공급 제어를 행하는 것이 가능해진다.

도 4c는 본 실시 형태의 트랜시버 회로(13)의, 또 다른 구성을 예시하는 블록도이다. 도 4c에 예시하는 트랜시버 회로(13)는, 도 4b에 예시하는 트랜시버 회로(13)에, 또한 프로토콜 변환 제어 회로(38)가 추가된 구성이다. 도 4c의 트랜시버 회로(13)에서는, 그 트랜시버 회로(13)와 개발용 외부 장치(6) 사이에 최적인 통신 방식을 이용하는 것이 가능해진다. 도 4a 내지 도 4c의 각각 트랜시버 회로(13)는 타깃 마이크로컴퓨터(12)와는 별개의 단일 반도체 디바이스(IC칩)에 의해 구성된다.

전술한 바와 같이, 본 실시 형태의 디버그 시스템(1)은, 트랜시버 회로(13)에 의해 행해지는 장거리 통신을, 고속으로 행하는 것을 목적 중 하나로 하고 있다. 타깃 마이크로컴퓨터(12)가 갖고 있는 통신 프로토콜은, 장거리 통신 프로토콜로서는, 전기적 특성이나 잡음 내성의 면에서 불안정한 경우가 있다. 도 4c에 예시하는 트랜시버 회로(13)에서는, 타깃 마이크로컴퓨터(12)와 개발용 외부 장치(6) 사이의 통신을, 마이크로컴퓨터측의 인터페이스 프로토콜도 포함시킨 형태로 장거리 통신에 최적인 통신 프로토콜의 데이터로 한다.

예를 들면, 타깃 마이크로컴퓨터(12)에 JTAG(29)의 인터페이스가 있는 경우, JTAG 규격 상의 어떠한 시퀀스를 이용하여, 어떤 데이터 전송을 했는지를 하나의 데이터 덩어리라고 간주하고, 이것을 장거리 통신 프로토콜의 입력 데이터로 한다. 장거리 통신 프로토콜에서는, 오류 정정 정보 등이 전송 정보에 부가되어 전송되므로, 불안정한 JTAG 통신을 안정된 전송로로 확실하게 전송할 수 있다. 반대로 장거리 통신 프로토콜로 보내져 온 데이터로부터, JTAG의 시퀀스 동작과 전송 데이터를 복원하는 것도 가능하다.

장거리 통신 프로토콜에는 다양한 것을 적용할 수 있지만, PoE를 적용하면, 통신과 함께 전원 공급 제어도 동시에 실현 가능하다. 또한, PoE는 이더넷의 확장이기 때문에, 통신의 성능은 100m에 걸쳐 100Mbps의 속도를 획득할 수 있다. 트랜시버 회로의 소비 전력이 증가할 가능성이 있지만, 본 실시 형태의 트랜시버 회로(13)의 전원은 PoE로서 공급 가능하므로 문제가 안된다.

전술한 바와 같이, ECU(5)의 내부에는, 개발 대상의 타깃 마이크로컴퓨터(12)와, 그 타깃 마이크로컴퓨터(12)와 접속된 트랜시버 회로(13)와, 타깃 마이크로컴퓨터(12)에 전력을 공급하는 전원 회로(14)가 포함되어 있다. 타깃 마이크로컴퓨터(12)의 전원에는, 통상 이용되는 차량 탑재 배터리(11)가 사용되고 있다. 한편, 트랜시버 회로(13)는 타깃 마이크로컴퓨터(12)와는 달리, 개발용 외부 장치(6)로부터 직접 전력이 공급되고 있다.

제1 실시 형태의 디버그 시스템(1)에서는, 타깃 마이크로컴퓨터(12), 및 타깃 마이크로컴퓨터(12)를 내장한 ECU(5)는, 자동차의 제어를 행하면서, 트랜시버 회로(13)를 통해서 외부 장치(개발용 외부 장치(6), 호스트 컴퓨터(7))와 통신을 행한다. 통신의 내용은, 프로그램의 동작 검증이나 제어 파라미터를 저장하고 있는 메모리를 참조하는 등, 복수의 통신이 행해지고 있다.

전술한 도 3에 도시되어 있는 바와 같이, 본 실시 형태의 디버그 시스템(1)을, 전술한 바와 같은 구성으로 함으로써, 타깃 마이크로컴퓨터(12)의 내부에 장거리의 고속 통신을 하기 위한 회로(트랜시버 회로(13))를 실장할 필요가 없어진다. 또한, 트랜시버 회로(13)는 자기 자신이 동작하기 위한 전력을, 개발용 외부 장치(6)와 같은 외부 장치로부터 얻고 있다. 그 때문에, ECU(5)는 장거리 고속 통신의 목적에만 사용하는 전력을, ECU(5) 내의 전원 회로(전원 회로(14))로부터 취득할 필요가 없어진다. 즉 본 실시 형태의 디버그 시스템(1)은, 통신용 트랜시버 회로(13)에 필요한 전력을, 차량 탑재 배터리(11)로부터 얻을 필요가 없다. 그 때문에, 매우 최종 제품에 가까운 소비 전력 상태로 디버그나 측정을 하는 것이 가능해진다.

또한, 장거리 배선(8)에 대하여, PoE 기술을 응용하면, 염가로 100Mbps의 통신 속도와 최대 100m의 배선이 가능해진다. 전원면에서는, 정격 48V, 최대 350㎃(약 15w)를 공급할 수 있다. 그 때문에, 트랜시버 회로(13)나 타깃 마이크로컴퓨터(12)에 내장 디버그 회로나 측정 회로에 충분한 전력 공급을 행할 수 있다. 또한, 이들 복수의 기능을, 1개의 이더넷 케이블에 집약할 수 있기 때문에, 사용 편의성도 향상된다.

또한, PoE 기술의 적용은, 이더넷 준거의 프로토콜로 통신하는 경우의 일례이며, 조건을 충족시키면 그 밖의 기술을 적용하는 것을 부정하지 않는다. 예를 들면, USB 등도 통신과 전력 공급을 동시에 실현할 수 있는 기술이다. 또한, 이더넷 케이블은 이더넷의 네트워크 케이블 이외의 용도로 유용할 수 있다. 이더넷 케이블은 8개의 전선을 조합해서 만들어지고 있으며, 단순히 전원 배선과 통신 배선을 할당하는 수단으로 간주하는 것이 가능하다.

[제2 실시 형태]

이하에, 본원 발명의 제2 실시 형태에 대해서 설명을 행한다. 도 5는 제2 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도이다. 도 5에 도시되어 있는 바와 같이, 제2 실시 형태의 디버그 시스템(1)에서는, ECU(5)의 외부에 트랜시버 회로(13)가 설치되어 있다. ECU(5)가 케이스로서 제공되는 경우, 그 ECU 케이스에는, 타깃 마이크로컴퓨터(12)뿐만 아니라 다양한 디바이스가 탑재된다. 이러한 ECU 케이스에는, 통신용 트랜시버 회로(13)의 설치 스페이스를 확보할 수 없는 경우가 있다.

제2 실시 형태의 디버그 시스템(1)은, 이와 같은 경우에 대응하여, 트랜시버 회로를 외장 부품으로 한다. 타깃 마이크로컴퓨터(12)와 트랜시버 회로(13)의 사이에는 거리가 생기기 때문에, 타깃 마이크로컴퓨터(12)에 있어서 통신 성능을 유지하는 부담이 증가하는 경우가 있지만, 수십센티 정도의 범위 내이면, 일반적인 설계, 제조 기술로 대응 가능하다.

제2 실시 형태의 디버그 시스템(1)에 있어서도, 트랜시버 회로(13)와 개발용 외부 장치(6) 사이의 통신은, 장거리 통신이 된다. 그러나, 그 트랜시버 회로(13)가 필요로 하는 전력은, 개발용 외부 장치(6)측의 외부 전원(31)으로부터 공급되고 있기 때문에, 타깃 마이크로컴퓨터(12)나 전원 회로(14)에 대한 부하는 발생하지 않는다. 또한, 제2 실시 형태의 디버그 시스템(1)에 있어서, 트랜시버 회로(13)의 내부 구성에 제한은 없고, 제1 실시 형태와 마찬가지로, 전술한 도 4a∼도 4c에 예시한 회로로 구성하는 것이 가능하다.

[제3 실시 형태]

이하에, 본원 발명의 제3 실시 형태에 대해서 설명을 행한다. 도 6은 제3 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도이다. 제3 실시 형태의 디버그 시스템(1)에서는, ECU(5)의 내부에 탑재되는 타깃 마이크로컴퓨터(12)가, SIP(System In Package)로 만들어지고 있다. 도 6에 도시되어 있는 바와 같이, 제3 실시 형태의 타깃 마이크로컴퓨터(12)에 있어서, 마이크로컴퓨터 칩(15)은, 단일 반도체 디바이스(IC칩)로 구성되어 있다. 마찬가지로, 트랜시버 회로 칩(16)은, 마이크로컴퓨터 칩(15)과는 별개의 단일 반도체 디바이스(IC칩)로 구성되어 있다.

제3 실시 형태의 디버그 시스템(1)에 있어서, 타깃 마이크로컴퓨터(12)가 SIP로서 제공되고 있기 때문에, 트랜시버 회로 칩(16)을 다른 패키지로 밀봉하는 공정을 행할 필요가 없다. 또한, 이 구성에서는, 마이크로컴퓨터 칩(15)과 트랜시버 회로 칩(16)은, 다른 반도체 디바이스(IC칩)로서 제조할 수 있다. 따라서, 각각의 기능에 맞춰서 최적의 설계, 제조 기술을 적용하는 것이 가능하다.

이 구성에 있어서도, 마이크로컴퓨터 칩(15)과 트랜시버 회로 칩(16)의 전원은 분리 가능하다. 그 때문에, 전술한 제1, 제2 실시 형태와 마찬가지의 효과를 얻는 것이 가능하다. 또한, SIP로 하기 때문에, 마이크로컴퓨터 칩(15)과 트랜시버 회로 칩(16)의 거리는 아주 단거리가 되어, 전기적 특성이 우수한 실장이 가능해진다. 또한, 제3 실시 형태의 디버그 시스템(1)에 있어서, 트랜시버 회로 칩(16)의 내부의 구성에 제한은 없고, 제1 실시 형태와 마찬가지로, 전술한 도 4a∼도 4c에 예시한 회로로 구성하는 것이 가능하다.

[제4 실시 형태]

이하에, 본원 발명의 제4 실시 형태에 대해서 설명을 행한다. 도 7은 제4 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도이다. 도 7에 도시되어 있는 바와 같이, 제4 실시 형태의 디버그 시스템(1)에 있어서, ECU(5)는 타깃 마이크로컴퓨터(마이크로컴퓨터)(41)와, 트랜시버 회로(42)를 구비하고 있다. 그 타깃 마이크로컴퓨터(41)는 디버그 회로(43)를 포함하고 있다. 또한, 트랜시버 회로(42)는 전원 회로(44)를 구비하고 있다.

타깃 마이크로컴퓨터(41)의 디버그 회로(43)는, 고속으로 동작하기 때문에, 디버그 회로(43)를 포함하지 않는 타깃 마이크로컴퓨터(41)보다도 소비 전력이 커진다. 제4 실시 형태의 ECU(5)에 있어서, 트랜시버 회로(42)를 적용함으로써 타깃 마이크로컴퓨터(41)의 소비 전력 증가를 억제하는 것이 가능하다.

도 7에 도시되어 있는 바와 같이, 타깃 마이크로컴퓨터(41)는 전원의 구성이 분할되어 있다. 구체적으로는, 타깃 마이크로컴퓨터(41)는, 본체 기능의 전원과, 디버그 회로(43)의 전원이 분리된 설계로 되어 있다. 디버그 회로(43)가 필요로 하는 전력은, 트랜시버 회로(42)의 전원 회로(44)로부터 공급되고 있다. 트랜시버 회로(42)의 전원 회로(44)는 트랜시버 회로 자신이 사용하는 전력과, 디버그 회로(43)에 공급하는 전력을 생성하는 기능을 갖추고 있다. 이와 같은 타깃 마이크로컴퓨터(41)와 트랜시버 회로(42)를 구성함으로써, 디버그 회로(43)를 사용하고 있지 않은 경우의 소비 전력이 삭감되어, 타깃 마이크로컴퓨터(41)가 필요로 하고 있는 전력만을, ECU 내부의 전원 회로(14)로부터 공급하면 된다.

트랜시버 회로(42)가, 개발용 외부 장치(6)로부터 전력 공급을 받음으로써, 고객 시스템인 ECU(5)는 트랜시버 회로(42)에 전력을 추가 공급하는 기능을 삭감할 수 있다. 또한, 트랜시버 회로(42)는 외부로부터 공급된 전력을, 타깃 마이크로컴퓨터(41)에 내장되어 있는 측정 회로나 디버그 회로로 공급하는 기능을 더 갖고 있다. 이러한 트랜시버 회로(42)를 사용함으로써, 타깃 마이크로컴퓨터(41) 자신이나 ECU(5)의 전기적인 부담을 경감시키고, 나아가서는 자동차의 배터리(차량 탑재 배터리(11))에 대한 부담을 경감시킬 수 있다.

도 8a, 도 8b, 도 8c는 제4 실시 형태의 트랜시버 회로(42)의 구성을 예시하는 블록도이다. 제4 실시 형태의 트랜시버 회로(42)에 있어서, 전원 회로(44)는, 복수의 회로의 전원으로서 작용하는 기능을 갖추고 있다. 트랜시버 회로(42)에 설치된 전원 회로(44)는, 개발용 외부 장치(6)의 외부 전원(31)으로부터 공급된 전력을, 그 트랜시버 회로에 적절한 전압, 전류가 되도록 조정하는 기능을 갖추고 있다. 이러한 전원 회로는, 반도체의 내부에 일반적으로 내장되어 있고, 예를 들면 마이크로컴퓨터의 내장 전원 회로를 설계하는 기술을 기초로 할 수 있다. 이 전원 회로는, 특정한 단일 전원 출력에 한하지 않는 경우가 많고, 복수의 전원 전압을 생성 가능한 경우가 많다.

도 8a, 도 8b, 도 8c에 도시되어 있는 바와 같이, 전원 회로(44)는, 타깃 마이크로컴퓨터(41)에 대하여 전력을 공급하는 것이 가능해진다. 전원 회로(44)는, 개발용 외부 장치(6)로부터의 전력을 수전함과 함께, 타깃 마이크로컴퓨터(41)와 같은 다른 장치로 송전하는 기능을 갖추고 있다. 타깃 마이크로컴퓨터(41)로 보내지는 전력은, 디버그 회로(43)의 동작에 사용된다. 또한 도 8a 내지 도 8c의 트랜시버 회로(42)의 그 밖의 구성은 각각 도 4a 내지 도 4c와 동일하다.

도 9a는 제4 실시 형태의 타깃 마이크로컴퓨터(41)의 구체적인 구성을 예시하는 블록도이다. 도 9a에 도시되어 있는 바와 같이, 제4 실시 형태의 타깃 마이크로컴퓨터(41)는, 디지털 I/O 영역(45)과, 아날로그 I/O 영역(46)과, 디버그용 전원 회로(47)와, 디지털 회로부 I/O 전원 회로(48)를 구비하고, 단일의 반도체 디바이스(IC칩)에 의해 구성되어 있다. 또한, 타깃 마이크로컴퓨터(41)의 본체 기능의 블록과 디버그 회로(43) 사이에는, 아이솔레이터(49)가 설치되어 있다. 아이솔레이터(49)는 디버그 회로(43)를 정지해서 전원 공급을 정지할 때, 타깃 마이크로컴퓨터(41)의 본체 기능의 블록과 디버그 회로(43) 사이에 흐르는 관통 전류를 억제한다.

또한, 타깃 마이크로컴퓨터(41)는, 디버그용 전력 공급 전원 단자(51)와, 디지털용 전원 단자(52)와, 아날로그용 전원 단자(53)와, PLL용 전원 단자(54)와, 디버그 회로 전용 I/O 단자(55)를 구비하고 있다. 디지털용 전원 단자(52)와, 아날로그용 전원 단자(53)와, PLL용 전원 단자(54)는, 전원 회로(14)에 접속되어 있다. 디버그용 전력 공급 전원 단자(51)는, 트랜시버 회로(42)의 전원 회로(44)에 접속되어 있다. 그 전원 회로(44)는, 디버그용 전원 공급 회로(44a)와 트랜시버용 전원 공급 회로(44b)를 포함하고 있다. 디버그용 전원 공급 회로(44a)는, 디버그용 전력 공급 전원 단자(51)를 통해서 마이크로컴퓨터 내장 디버그 회로용 전력을 디버그용 전원 회로(47)에 공급하고 있다.

디지털 회로부 I/O 전원 회로(48)는, 디지털용 전원 단자(52)를 통해서 수취하는 전력에 따라서, 타깃 마이크로컴퓨터(41) 내부의 각 회로 블록에 공급하는 전력을 생성한다. 디지털 I/O 영역(45)은, 그 디지털 회로부 I/O 전원 회로(48)로부터 공급되는 전력에 따라서 동작하고 있다. 그 디지털 I/O 영역(45)의 일부는, 디버그 회로(43)용 I/O 버퍼로서 기능하고 있다. 디버그 회로 전용 I/O 단자(55)는, 그 디버그 회로(43)용 I/O 버퍼와 트랜시버 회로(42)를 접속하고 있다.

도 9a에 예시하는 타깃 마이크로컴퓨터(41)에 있어서, 디버그 회로(43) 전용의 I/O 버퍼를 설치하지 않고, 일반적인 디지털 I/O 영역(45)을 사용하여, 데이터의 송수신을 행하고 있다. 범용의 디지털 I/O 영역(45)을 사용하여, 디버그 기능의 단자와, 타깃 마이크로컴퓨터(41)의 본체 기능의 단자를 다중화시킴으로써, 실장품에, 디버그 회로(43)를 내장하는 것이 가능해진다. 이러한 구성에 의해, 소비 전력이 큰 디버그 회로(43)와의 전력을 외부로부터 수취함과 함께, 디지털 회로부 I/O 전원 회로(48)로부터의 전력으로 동작하는 디지털 I/O 영역(45)을 갖는 타깃 마이크로컴퓨터(41)를 실현할 수 있다.

도 9b는 제4 실시 형태의 타깃 마이크로컴퓨터(41)의 다른 구성을 예시하는 블록도이다. 도 9b에 도시되어 있는 바와 같이, 그 타깃 마이크로컴퓨터(41)는 디버그 회로 전용 I/O 버퍼(56)를 구비하고 있다. 디버그 회로 전용 I/O 버퍼(56)는 디버그 회로(43)의 고속 동작에 대응하기 위한 전용 특성을 갖는 I/O 버퍼이다. 또한, 도 9b에 예시하는 타깃 마이크로컴퓨터(41)에 있어서, 디버그용 전원 회로(47)는, 디버그 회로(43)에 전력을 공급함과 함께, 그 디버그 회로 전용 I/O 버퍼(56)에 대응한 전력을 공급하고 있다. 또한, 아이솔레이터(49)는 디버그 회로(43)를 정지해서 전원 공급을 정지할 때, 타깃 마이크로컴퓨터(41)의 본체 기능의 블록과 디버그 회로(43) 사이에 흐르는 관통 전류를 억제함과 함께, 디지털 I/O 영역(45)이나 아날로그 I/O 영역(46)과, 디버그 회로 전용 I/O 버퍼(56) 사이의 관통 전류를 억제한다.

도 9b에 예시하는 타깃 마이크로컴퓨터(41)에 있어서, 디버그 회로(43)에 전용 I/O 버퍼를 설치함으로써 단자의 다중화가 불필요해지고, 타깃 마이크로컴퓨터(41)의 본체 기능의 단자와 구별되고 있다. 그 때문에, 디버그 회로(43)의 기능과 타깃 마이크로컴퓨터(41)의 본체 기능을 전기적으로 완전히 분리하는 것이 가능하다.

[제5 실시 형태]

이하에, 본원 발명의 제5 실시 형태에 대해서 설명을 행한다. 도 10은 제5 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도이다. 도 10에 도시되어 있는 바와 같이, 제5 실시 형태의 디버그 시스템(1)에서는, ECU(5)의 외부에 트랜시버 회로(42)가 설치되어 있다. 또한, 제5 실시 형태의 트랜시버 회로(42)는, 제4 실시 형태의 트랜시버 회로(42)와 마찬가지로, 다른 회로에 전력을 공급하는 기능을 갖는 전원 회로(44)를 구비하고 있다.

ECU(5)가 케이스로서 제공되는 경우, 그 ECU 케이스에는, 타깃 마이크로컴퓨터(41)뿐만 아니라 다양한 디바이스가 탑재된다. 이러한 ECU 케이스에는, 통신용 트랜시버 회로(42)의 설치 스페이스를 확보할 수 없는 경우가 있다. 제5 실시 형태의 디버그 시스템(1)은, 이와 같은 경우에 대응하여, 트랜시버 회로를 외장 부품으로 한다. 타깃 마이크로컴퓨터(41)와 트랜시버 회로(42) 사이에는 거리가 생기기 때문에, 타깃 마이크로컴퓨터(12)에 있어서 통신 성능을 유지하는 부담이 증가하는 경우가 있지만, 수십센티 정도의 범위 내이면, 일반적인 설계, 제조 기술로 대응 가능하다.

제5 실시 형태의 디버그 시스템(1)에 있어서도, 트랜시버 회로(42)와 개발용 외부 장치(6) 사이의 통신은, 장거리 통신이 된다. 그러나, 그 트랜시버 회로(42)가 필요로 하는 전력은, 개발용 외부 장치(6)측의 외부 전원(31)으로부터 공급되고 있기 때문에, 타깃 마이크로컴퓨터(41)나 전원 회로(14)에 대한 부하는 발생하지 않는다.

트랜시버 회로(42)의 전원 회로(44)는, 트랜시버 회로 자신이 사용하는 전력과, 디버그 회로(43)에 공급하는 전력을 생성하는 기능을 갖추고 있다. 이와 같은 타깃 마이크로컴퓨터(41)와 트랜시버 회로(42)를 구성함으로써, 디버그 회로(43)를 사용하고 있지 않은 경우의 소비 전력이 삭감되어, 타깃 마이크로컴퓨터(41)가 필요로 하고 있는 전력만을, ECU 내부의 전원 회로(14)로부터 공급하면 된다. 또한, 제5 실시 형태의 디버그 시스템(1)에 있어서, 트랜시버 회로(42)의 내부의 구성에 제한은 없고, 제4 실시 형태와 마찬가지로, 전술한 도 8a 내지 도 8c에 예시한 회로로 구성하는 것이 가능하다.

[제6 실시 형태]

이하에, 본원 발명의 제6 실시 형태에 대해서 설명을 행한다. 도 11은 제6 실시 형태의 디버그 시스템(1)의 구성을 예시하는 블록도이다. 제6 실시 형태의 디버그 시스템(1)에서는, ECU(5)의 내부에 탑재되는 타깃 마이크로컴퓨터(41)가 SIP(System In Package)로 만들어져 있다. 도 11에 도시되어 있는 바와 같이, 제6 실시 형태의 타깃 마이크로컴퓨터(41)에 있어서, 마이크로컴퓨터 칩(57)은 단일의 반도체 디바이스(IC칩)로 구성되어 있다. 마찬가지로, 트랜시버 회로 칩(58)은, 단일의 반도체 디바이스(IC칩)로 구성되어 있다. 또한, 제6 실시 형태의 트랜시버 회로 칩(58)은, 제4 실시 형태의 트랜시버 회로(42)와 마찬가지로, 다른 회로에 전력을 공급하는 기능을 갖는 전원 회로(44)를 구비하고 있다.

제6 실시 형태의 디버그 시스템(1)에 있어서, 타깃 마이크로컴퓨터(41)가 SIP로서 제공되고 있기 때문에, 트랜시버 회로 칩(58)을 다른 패키지로 밀봉하는 공정을 행할 필요가 없다. 또한, 이 구성에서는, 마이크로컴퓨터 칩(57)과 트랜시버 회로 칩(58)은, 다른 반도체 디바이스(IC칩)로서 제조할 수 있다. 따라서, 각각의 기능에 맞춰서 최적의 설계, 제조 기술을 적용하는 것이 가능하다.

이 구성에 있어서도, 마이크로컴퓨터 칩(57)과 트랜시버 회로 칩(58)의 전원은 분리 가능하다. 구체적으로는, 트랜시버 회로 칩(58)의 전원 회로(44)는, 트랜시버 회로 자신이 사용하는 전력과, 디버그 회로(43)에 공급하는 전력을 생성한다. 이와 같은 마이크로컴퓨터 칩(57)과 트랜시버 회로 칩(58)을 갖는 타깃 마이크로컴퓨터(41)를 구성함으로써, 디버그 회로(43)를 사용하고 있지 않은 경우의 소비 전력이 삭감되어, 타깃 마이크로컴퓨터(41)가 필요로 하고 있는 전력만을, ECU 내부의 전원 회로(14)로부터 공급하면 된다. 그 때문에, 전술한 제4, 제5 실시 형태와 마찬가지의 효과를 얻는 것이 가능하다. 또한, 타깃 마이크로컴퓨터(41)가 SIP로서 제공되고 있기 때문에, 마이크로컴퓨터 칩(57)과 트랜시버 회로 칩(58)의 거리는 아주 단거리가 되어, 전원 공급 경로에 있어서 간신히 소비되는 전력도 삭감할 수 있어, 전기적 특성이 우수한 실장이 가능해진다. 또한, 제6 실시 형태의 디버그 시스템(1)에 있어서, 트랜시버 회로 칩(58)의 내부의 구성에 제한은 없고, 제4 실시 형태와 마찬가지로, 전술한 도 8a 내지 도 8c에 예시한 회로로 구성하는 것이 가능하다.

이상, 본원 발명의 실시 형태를 구체적으로 설명했다. 본원 발명은 전술한 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.

1 : 디버그 시스템
2 : 엔진 테스트 벤치실
3 : 테스트 제어실
4 : 엔진(제어 대상)
5 : ECU(전자 제어 장치)
6 : 개발용 외부 장치
7 : 호스트 컴퓨터
8 : 장거리 배선
9 : 차량
11 : 차량 탑재 배터리
12 : 타깃 마이크로컴퓨터(마이크로컴퓨터)
13 : 트랜시버 회로
14 : 전원 회로
15 : 마이크로컴퓨터 칩
16 : 트랜시버 회로 칩
21 : CPU
22 : DMAC
23 : RAM
24 : Flash 메모리
25 : ERAM
26 : 버스
27 : 디버그 회로
28 : Trace
29 : JTAG
30 : RAM Monitor
31 : 외부 전원
32 : 트랜시버용 전원 회로
33 : 트랜시버부
34 : 단거리용 입출력 버퍼
35 : 장거리용 트랜시버
36 : FIFO 버퍼
37 : 제어 회로
38 : 프로토콜 변환 제어 회로
41 : 타깃 마이크로컴퓨터(마이크로컴퓨터)
42 : 트랜시버 회로
43 : 디버그 회로
44 : 전원 회로
44a : 디버그용 전원 공급 회로
44b : 트랜시버용 전원 공급 회로
45 : 디지털 I/O 영역
46 : 아날로그 I/O 영역
47 : 디버그용 전원 회로
48 : 디지털 회로부 I/O 전원 회로
49 : 아이솔레이터
51 : 디버그용 전력 공급 전원 단자
52 : 디지털 전원 단자
53 : 아날로그용 전원 단자
54 : PLL용 전원 단자
55 : 디버그 회로 전용 I/O 단자
56 : 디버그 회로 전용 I/O 버퍼
57 : 마이크로컴퓨터 칩
58 : 트랜시버 회로 칩

Claims

디버그 시스템으로서,
엔진룸에 배치된 자동차용 전자 제어 장치와 - 상기 전자 제어 장치는 자동차 시스템과 연관된 제어 대상의 동작을 제어하는 마이크로컴퓨터 및 상기 마이크로컴퓨터와 데이터 통신 가능한 트랜시버 회로를 구비함 -,
상기 트랜시버 회로와 고속 데이터 통신 가능한, 벤치실에 배치된 개발용 외부 장치와 - 상기 외부 장치는 상기 전자 제어 장치의 동작들을 확인하는데 사용됨 -,
상기 엔진룸으로부터 상기 벤치실에 도달 가능한, 상기 개발용 외부 장치와 상기 트랜시버 회로를 접속하는 장거리 배선 - 상기 장거리 배선은 복수의 배선으로 구성되고, 고속 데이터 통신의 데이터와 전력이 전송됨 -
을 구비하고,
상기 전자 제어 장치는 상기 마이크로컴퓨터에 전력을 공급하는 전원 장치를 구비하고, 상기 전원 장치는 차량 탑재 배터리를 사용하여 상기 자동차에서 정상 동작 하에서 상기 마이크로컴퓨터를 동작시키는 용량으로 설계되고, 상기 전자 제어 장치는 상기 외부 장치에 상기 트랜시버 회로를 접속하는 상기 배선을 사용하여 상기 전자 제어 장치의 개발 시험에 충분한 속도로 상기 마이크로컴퓨터 및 상기 트랜시버 회로 양자에 전력을 공급하기에 불충분하며,
상기 트랜시버 회로는, 상기 복수의 배선 중 하나를 통하여, 상기 전자 제어 장치에 포함되는 상기 전원 장치와 상이한 외부 전원 장치로부터 공급되는 전력으로 동작하고,
상기 고속 데이터 통신에 이용하는 제1 통신 프로토콜을, 장거리 통신에 최적인 제2 통신 프로토콜로 변환하여 상기 개발용 외부 장치와의 통신을 행하는 디버그 시스템.
제1항에 있어서,
상기 마이크로컴퓨터는,
상기 전자 제어 장치의 시험 시에 상기 트랜시버 회로와의 데이터 통신을 실행하는 디버그 회로를 구비하고,
상기 디버그 회로는,
상기 트랜시버 회로로부터 공급되는 전력에 따라서 동작하는 디버그 시스템.
제2항에 있어서,
상기 트랜시버 회로는,
상기 외부 전원 장치로부터 공급되는 전력에 따라서 상기 디버그 회로에 공급하는 전력을 생성하는 내장 전원 장치를 구비하고,
상기 디버그 회로는,
상기 마이크로컴퓨터에 전력을 공급하는 상기 전원 장치로부터의 전력에 의존하지 않고, 상기 내장 전원 장치로부터 공급되는 전력으로 동작하는 디버그 시스템.
제1항에 있어서,
상기 외부 전원 장치는,
상기 개발용 외부 장치에 설치되고,
상기 트랜시버 회로는,
상기 배선을 통해서 상기 개발용 외부 장치의 상기 외부 전원 장치로부터 공급되는 전력으로 동작하는 디버그 시스템.
제1항에 있어서,
상기 트랜시버 회로는,
상기 전자 제어 장치를 구성하는 케이스의 내부에 배치되는 디버그 시스템.
제1항에 있어서,
상기 전자 제어 장치를 저장하는 케이스를 더 구비하고,
상기 트랜시버 회로는,
상기 케이스의 외부에 배치되는 디버그 시스템.
제1항에 있어서,
상기 마이크로컴퓨터는,
단일의 마이크로컴퓨터 칩으로 구성되고,
상기 트랜시버 회로는,
단일의 트랜시버 회로 칩으로 구성되고,
상기 전자 제어 장치는,
상기 마이크로컴퓨터 칩과 상기 트랜시버 회로 칩을 갖는 SIP(System In Package) 모듈로 구성되는 디버그 시스템.
제1항에 있어서,
상기 트랜시버 회로는,
상기 마이크로컴퓨터와 상기 개발용 외부 장치 사이의 통신 성능을 확보하기 위한 버퍼 회로를 구비하는 디버그 시스템.
제1항에 있어서,
상기 트랜시버 회로는,
상기 마이크로컴퓨터에 접속되는 단거리용 입출력 버퍼와,
상기 개발용 외부 장치에 접속되는 장거리용 트랜시버와,
상기 단거리용 입출력 버퍼와 상기 장거리용 트랜시버 사이에 설치된 FIFO 버퍼를 구비하는 디버그 시스템.
제9항에 있어서,
상기 트랜시버 회로는,
프로토콜 변환 제어 회로를 더 구비하고,
상기 프로토콜 변환 제어 회로는,
상기 마이크로컴퓨터로부터 상기 제1 통신 프로토콜로 공급되는 데이터를, 장거리 통신에 최적인 상기 제2 통신 프로토콜의 데이터로 변환하고,
상기 제2 통신 프로토콜로 보내져 온 데이터를, 상기 마이크로컴퓨터에 최적인 상기 제1 통신 프로토콜의 데이터로 변환하는 디버그 시스템.
제2항에 있어서,
상기 디버그 회로는,
상기 마이크로컴퓨터에 설치된 CPU의 동작을 직접 판독하는 Trace(트레이스)부와,
상기 개발용 외부 장치와, 상기 마이크로컴퓨터 사이에서 디버그 작업에 필요로 되는 통신을 실현하고, 상기 디버그 회로의 제어를 행하는 JTAG부와,
상기 마이크로컴퓨터에 설치된 RAM의 데이터를 판독하는 RAM 모니터부를 구비하는 디버그 시스템.
엔진룸에 배치된 자동차용 전자 제어 장치로서,
자동차 시스템과 연관된 제어 대상의 동작을 제어하는 마이크로컴퓨터와,
상기 마이크로컴퓨터와 벤치실에 배치된 개발용 외부 장치 사이에 설치되고, 상기 개발용 외부 장치와 고속 데이터 통신을 실행하는 트랜시버 회로와 - 상기 외부 장치는 상기 전자 제어 장치의 동작을 확인하는데 사용됨 -,
상기 마이크로컴퓨터에 전력을 공급하는 전원 장치 - 상기 전원 장치는 차량 탑재 배터리를 사용하여 상기 자동차에서 정상 동작 하에서 상기 마이크로컴퓨터를 동작시키는 용량으로 설계되고, 상기 전원 장치는 상기 외부 장치에 상기 트랜시버 회로를 접속하는 배선을 사용하여 상기 전자 제어 장치의 개발 시험에 충분한 속도로 상기 마이크로컴퓨터 및 상기 트랜시버 회로 양자에 전력을 공급하기에 불충분함 -
를 구비하고,
상기 마이크로컴퓨터는,
시험 시에 상기 트랜시버 회로와의 데이터 통신을 실행하는 디버그 회로를 구비하고,
상기 트랜시버 회로는,
상기 엔진룸으로부터 상기 벤치실에 도달 가능한, 상기 개발용 외부 장치와 상기 트랜시버 회로를 접속하는 장거리 배선 - 상기 장거리 배선은 복수의 배선으로 구성되고, 고속 데이터 통신의 데이터와 전력이 전송됨 - 중 하나를 통해서, 상기 전자 제어 장치에 포함되는 상기 전원 장치와 상이한 외부 전원 장치로부터 공급되는 전력으로 동작하고,
상기 고속 데이터 통신에 이용하는 제1 통신 프로토콜을, 장거리 통신에 최적인 제2 통신 프로토콜로 변환하여 상기 개발용 외부 장치와의 통신을 행하는 전자 제어 장치.
제12항에 있어서,
상기 디버그 회로는,
상기 트랜시버 회로로부터 공급되는 전력에 따라서 동작하는 전자 제어 장치.
제13항에 있어서,
상기 트랜시버 회로는,
상기 외부 전원 장치로부터 공급되는 전력에 따라서 상기 디버그 회로에 공급하는 전력을 생성하는 내장 전원 장치를 구비하고,
상기 디버그 회로는,
상기 마이크로컴퓨터에 전력을 공급하는 상기 전원 장치로부터의 전력에 의존하지 않고, 상기 내장 전원 장치로부터 공급되는 전력으로 동작하는 전자 제어 장치.
제12항에 있어서,
상기 트랜시버 회로는,
상기 전자 제어 장치를 구성하는 케이스의 내부에 배치되는 전자 제어 장치.
제12항에 있어서,
상기 마이크로컴퓨터는,
단일의 마이크로컴퓨터 칩으로 구성되고,
상기 트랜시버 회로는, 단일의 트랜시버 회로 칩으로 구성되고,
상기 전자 제어 장치는, 상기 마이크로컴퓨터 칩과 상기 트랜시버 회로 칩을 갖는 SIP(System In Package) 모듈로 구성되는 전자 제어 장치.
제12항에 있어서,
상기 트랜시버 회로는,
상기 마이크로컴퓨터와 상기 개발용 외부 장치 사이의 통신 성능을 확보하기 위한 버퍼 회로를 구비하는 전자 제어 장치.
제12항에 있어서,
상기 트랜시버 회로는,
상기 마이크로컴퓨터에 접속되는 입출력 버퍼와,
상기 배선을 통해서 상기 개발용 외부 장치에 접속되는 트랜시버와,
상기 입출력 버퍼와 상기 트랜시버 사이에 설치된 FIFO 버퍼를 구비하는 전자 제어 장치.
제12항에 있어서,
상기 트랜시버 회로는,
프로토콜 변환 제어 회로를 더 구비하고,
상기 프로토콜 변환 제어 회로는,
상기 마이크로컴퓨터로부터 상기 제1 통신 프로토콜로 공급되는 데이터를, 장거리 통신에 최적인 상기 제2 통신 프로토콜의 데이터로 변환하고,
상기 제2 통신 프로토콜로 보내져 온 데이터를, 상기 마이크로컴퓨터에 최적인 상기 제1 통신 프로토콜의 데이터로 변환하는 전자 제어 장치.
제13항에 있어서,
상기 디버그 회로는,
상기 마이크로컴퓨터에 설치된 CPU의 동작을 직접 판독하는 Trace(트레이스)부와,
상기 개발용 외부 장치와, 상기 마이크로컴퓨터 사이에서 디버그 작업에 필요로 되는 통신을 실현하고, 상기 디버그 회로의 제어를 행하는 JTAG부와,
상기 마이크로컴퓨터에 설치된 RAM의 데이터를 판독하는 RAM 모니터부를 구비하는 전자 제어 장치.
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