KR101871553B1 - 반도체 디바이스 - Google Patents

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안종근
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Abstract

본 발명은 방열, 접지 연결 및 전자파 차폐 기능이 개선된 구조의 반도체 디바이스를 제공한다.
이를 위해, 본 발명의 반도체 디바이스는 기판; 상기 기판의 상부에 형성되는 반도체 다이; 상기 반도체 다이와 상기 기판을 전기적으로 연결하는 도전성 연결 부재; 상기 기판의 상부에 상기 반도체 다이의 주변을 감싸도록 형성된 라미네이트층을 포함하고, 상기 라미네이트층은 상기 기판으로부터 인가되는 신호 중에서 기설정된 하나의 기준 신호가 전기적으로 연결될 수 있다.

Description

반도체 디바이스{Semiconductor Device}
본 발명은 방열, 접지 연결 및 전자파 차폐 기능이 개선된 구조의 반도체 디바이스에 관한 것이다.
현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.
그리고 이러한 반도체 디바이스는 신호의 안정적 공급을 고려하고, 배선간 전기적 간섭을 줄이기 위해 접지 신호가 공급되어야 한다. 이러한 접지 신호는 가급적이면 대면적의 배선을 통해 공급되는 것이 안정적이나 이를 위한 별도의 배선을 설계하기가 쉽지 않다. 또한, 반도체 디바이스는 동작의 신뢰성을 확보하기 위해 외부의 전자파나 서지에 대한 보호가 필요하다.
본 발명은 방열, 접지 연결 및 전자파 차폐 기능이 개선된 구조의 반도체 디바이스를 제공한다.
본 발명에 따른 반도체 디바이스는 기판; 상기 기판의 상부에 형성되는 반도체 다이; 상기 반도체 다이와 상기 기판을 전기적으로 연결하는 도전성 연결 부재; 상기 기판의 상부에 상기 반도체 다이의 주변을 감싸도록 형성된 라미네이트층을 포함하고, 상기 라미네이트층은 상기 기판으로부터 인가되는 신호 중에서 기설정된 하나의 기준 신호가 전기적으로 연결될 수 있다.
여기서, 상기 기준 신호는 접지 신호일 수 있다.
그리고 상기 라미네이트층은 상기 기판의 영역 중에서 적어도 일부를 커버하도록 형성될 수 있다.
또한, 상기 라미네이트층은 금속 플레이트 또는 금속 포일로 형성될 수 있다.
또한, 상기 라미네이트층은 상기 기판의 상부에 접착제 또는 솔더를 통해 결합될 수 있다.
또한, 상기 라미네이트층은 상기 기판의 상부에 도전성 연결 부재를 통해 결합될 수 있다.
또한, 상기 라미네이트층은 적어도 일 영역에 금속으로 형성된 패드를 포함하고, 상기 도전성 연결 부재를 통해 상기 패드와 상기 기판이 전기적으로 연결될 수 있다.
또한, 상기 기판은 리드 프레임으로 구비되고, 상기 라미네이트층은 상기 리드 프레임의 내부 리드에 대응된 영역에 형성될 수 있다.
또한, 상기 기판은 인쇄 회로 기판으로 구비되고, 상기 라미네이트층은 상기 인쇄 회로 기판의 도전성 페탄에 대응된 영역에 형성될 수 있다.
또한, 상기 기판은 상면으로부터 돌출되어 형성된 돌출부를 포함하고, 상기 라미네이트층은 상기 돌출부에 결합되어 상기 기판에 비해 높게 위치될 수 있다.
또한, 상기 돌출부는 리드 프레임으로 구성된 상기 기판의 타이바에 결합되어 형성될 수 있다.
또한, 상기 라미네이트층은 하측에 형성된 절연층과 상기 절연층을 관통하는 도전성 비아를 포함하고, 상기 도전성 비아는 상기 기판의 기준 신호를 인가하는 패턴과 전기적으로 연결될 수 있다.
본 발명에 의한 반도체 디바이스는 기판의 상부에 금속으로 형성된 라미네이트층을 형성하되, 상기 라미네이트층에 기준 전압을 공급함으로써, 방열 효과의 향상은 물론 신호선 간의 간섭을 제거하고, 안정적인 기준 전압의 경로 확보가 가능하며, 외부의 전자파를 효과적으로 차폐할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 다바이스의 평면도이다.
도 3은 도 2의 A-A'선 단면도이다.
도 4는 도 3의 B 부분 확대도이다.
도 5는 도 3의 B 부분을 확대한 사시도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 7은 본 도 6의 C 부분을 확대한 사시도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 사시도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 디바이스에서 라미네이트층과 기판의 연결 관계를 도시한 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 디바이스에서 라미네이트 층과 기판의 연결 관계를 도시한 평면도이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 다바이스의 평면도이다. 도 3은 도 2의 A-A'선 단면도이다. 도 4는 도 3의 B 부분 확대도이다. 도 5는 도 3의 B 부분을 확대한 사시도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 기판(110), 상기 기판(110)에 형성된 반도체 다이(120), 상기 반도체 다이(120)와 기판(110)을 연결하는 도전성 연결 부재(130), 상기 기판(110)의 상부에 결합되는 라미네이트층(140), 상기 반도체 다이(120)와 도전성 연결 부재(130)를 커버하는 인캡슐런트(150)를 포함하여 구성될 수 있다.
상기 기판(110)은 금속으로 구비되어 상기 반도체 다이(120)가 외부와 전기적으로 연결될 수 있는 경로를 제공한다. 상기 기판(110)은 리드 프레임(lead frame)으로 구비될 수 있으며, 통상의 재질인 구리 계열(구리 : 철 : 인 = 99.8 : 0.01 : 0.025), 구리 합금 계열(구리 : 크롬 : 주석 : 아연 = 99 : 0.25 : 0.25 : 0.22), 합금 42 계열(철 : 니켈 = 58 : 42) 등으로 구성될 수 있다. 또한, 상기 기판(110)은 산화를 방지하기 위한 솔더 도금을 더 형성하여 구성될 수 있다.
상기 기판(110)은 기판(110)의 내부로부터 외부로 연장되는 복수개의 내부 리드(111) 및 외부 리드(112), 상기 내부 리드(111)의 사이에 형성되는 적어도 하나의 타이바(113), 상기 타이바(113)로부터 내부로 단차를 갖도록 형성된 제 1 절곡부(114), 상기 제 1 절곡부(114)로부터 내측으로 연장된 연결부(115), 상기 연결부(115)로부터 내측으로 연장된 제 2 절곡부(116), 상기 제 2 절곡부(116)의 내측에 형성되고 반도체 다이(120)가 안착되기 위한 안착부(117), 상기 타이바(113)로부터 상부로 돌출된 돌출부(118)를 포함한다.
상기 내부 리드(111)는 다수개로 구비되며, 리드 프레임으로 구성된 상기 기판(110)에서 내측을 향하도록 형성된다. 상기 내부 리드(111)는 상기 반도체 다이(120)의 본드 패드와 전기적으로 연결된다.
상기 외부 리드(112)는 상기 내부 리드(111)와 연결되어, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 외부로 노출된다. 상기 외부 리드(112)는 외부의 회로 기판 등과 전기적으로 연결될 수 있어서, 상기 반도체 다이(120)가 최종적으로 외부와 전기적으로 연결되도록 한다.
상기 타이바(113)는 복수개로 구비된 상기 리드(111, 112)의 사이에 형성된다. 보다 구체적으로, 상기 타이바(113)는 4개로 구비되어 대략 정사각형으로 구성된 본 발명의 일 실시예에 따른 반도체 디바이스(100)에서 대각선 방향에 각각 배치된다. 상기 타이바(113)는 상기 기판(110)의 내측에 구비된 제 1 절곡부(114)를 통해 연결부(116)와도 연결되어 전체적인 기판(110)의 형상을 유지시킨다. 또한, 상기 타이바(113)는 상기 연결부(116), 제 2 절곡부(116)를 통해 상기 안착부(117)까지 연결되어, 상기 반도체 다이(120)가 형성되기 위한 영역을 고정시킨다.
또한, 상기 타이바(113)의 상부에는 상기 돌출부(118)가 형성되어, 후술할 바와 같이 라미네이트층(140)의 하부를 지지할 수 있다. 따라서, 상기 타이바(113)는 금속으로 구성된 상기 라미네이트층(140)이 고정되도록 하여, 접지와 같은 기준 신호가 안정적으로 인가되도록 하거나, 전자파(EMI) 차폐가 이루어지도록 할 수 있다.
상기 제 1 절곡부(114)는 상기 타이바(113)로부터 연결되어 형성된다. 상기 제 1 절곡부(114)는 상기 타이바(113)가 상기 연결부(115)에 결합되는 영역에 구비되며, 일정 깊이로 다운셋되어 형성된다. 따라서, 상기 연결부(115)는 상기 타이바(113)에 비해 더 낮게 형성된다.
상기 연결부(115)는 상기 제 1 절곡부(114)를 통해 4개로 도시된 상기 타이바(113)에 연결된다. 상기 연결부(115)는 대략 사각 링 형상으로 구비될 수 있으며, 이 때 각각의 모서리 부분이 상기 제 1 절곡부(114)에 연결된다. 따라서, 상기 연결부(115)는 상기 타이바(113)에 결합된 상태가 유지되어, 위치가 고정될 수 있다.
상기 제 2 절곡부(116)는 상기 연결부(115)의 내측으로 더 연결되어 형성된다. 또한, 상기 제 2 절곡부(116)의 내측에 안착부(117)이 더 연결된다. 상기 제 2 절곡부(116)는 상기 연결부(115)의 복수개의 영역에 연결되며, 다운셋되어 형성된다. 따라서, 상기 제 2 절곡부(116)로 인해, 상기 안착부(117)는 상기 연결부(115)에 비해 더 낮은 위치로 형성될 수 있다.
상기 안착부(117)는 상기 제 2 절곡부(116)를 통해 상기 연결부(115)에 연결된다. 상기 안착부(117)의 상부에는 상기 반도체 다이(120)가 안착되며, 이에 따라 상기 반도체 다이(120)의 하부가 지지될 수 있다. 상기 안착부(117)는 상기 반도체 다이(120)의 하면에 결합되므로, 상기 반도체 다이(120)의 열을 외부로 방열시킬 수 있고, 필요에 따라서는 접지 신호 등이 상기 안착부(117)를 따라 공급되도록 결합되는 것도 가능하다.
상기 돌출부(118)는 상기 타이바(113) 각각으로부터 상부로 돌출되도록 형성된다. 즉, 상기 돌출부(118)는 상기 타이바(113)와 동일한 갯수인 4개로 구비되고, 그 상부에 형성된 상기 라미네이트층(140)을 지지하게 된다. 상기 돌출부(118)는 각각 대략 'ㄱ'자의 형상을 갖도록 형성되며, 상부의 평평한 영역을 통해 상기 라미네이트층(140)의 하면을 지지한다. 또한, 상기 돌출부(118)는 가장자리에 단차(118a)를 구비하여, 상기 라미네이트층(140)이 상기 돌출부(118)의 내측 영역에서만 위치되도록 고정시킬 수 있다.
상기 반도체 다이(120)는 상기 기판(110)의 안착부(117)에 형성된다. 상기 반도체 다이(120)는 별도의 접착 페이스트 또는 다이 부착 필름을 통해 상기 안착부(117)와 결합된 상태를 유지할 수 있다.
또한, 상기 반도체 다이(120)는 일면에 복수개의 본드 패드를 포함한다. 상기 반도체 다이(120)는 상기 본드 패드가 상측을 향하도록 위치하며, 상기 도전성 연결 부재(130)를 통해 상기 내부 리드(111), 제 2 절곡부(115), 안착부(117) 또는 라미네이트층(140)과 전기적으로 연결될 수 있다. 따라서, 상기 반도체 다이(120)는 외부 회로 등과 전기적으로 연결되어 신호를 입출력할 수 있게 된다.
상기 도전성 연결 부재(130)는 상기 반도체 다이(120)의 본드 패드와 상기 기판의 내부 리드(111), 제 2 절곡부(115), 안착부(117) 또는 상기 라미네이트층(140)과 전기적으로 연결시킨다. 상기 도전성 연결 부재(130)는 도전성 와이어로 구성될 수 있으며, 이 경우 금(Au), 은(Ag) 또는 구리(Cu)와 같은 도전성 금속으로서 구성될 수 있다. 또한, 별도로 도시하지는 않았지만, 상기 반도체 다이(120)가 본드 패드의 방향이 하부를 향하도록 하는 플립칩(flip-chip)의 형태로 실장되는 경우, 상기 도전성 연결 부재(130)는 도전성 범프로 구성되는 것도 가능하다.
상기 라미네이트층(140)은 상기 기판(110) 및 반도체 다이(120)의 상부를 적어도 일부 커버하도록 형성된다. 또한, 상기 라미네이트층(140)은 상기 기판(110)의 타이바(113)로부터 돌출된 돌출부(118)의 상부에 안착되고, 보다 구체적으로는 상기 돌출부(118)의 단차(118a)에 의해 수평 방향에서 위치가 고정된다. 상기 라미네이트층(140)은 상기 기판(110)과 동일한 리드 프레임의 형태인 금속 플레이트 또는 금속 포일(metal foil)의 형태로 구비될 수 있다. 또한, 상기 라미네이트층(140)은 별도의 접착제 등으로 상기 돌출부(118)에 부착될 수 있다.
또한, 상기 라미네이트층(140)은 상기 돌출부(118)와 결합되는 단부에 솔더 조인트(141)를 더 포함할 수 있다. 상기 솔더 조인트(141)는 상기 라미네이트층(140)와 상기 돌출부(118)의 단차(118a)를 채우도록 형성되어, 양자간의 결합력을 높일 수 있다. 또한, 상기 솔더 조인트(141)를 통해 상기 라미네이트층(140)과 상기 돌출부(118)의 단차(118a)는 서로 전기적으로 연결될 수 있다.
또한, 상기 라미네이트층(140)은 내측에 상기 반도체 다이(120) 및 상기 기판(110)의 내측 리드(111)가 노출되기 위한 홀을 구비할 수 있고, 상기 홀의 가장자리를 따라 전기적 연결 영역(142)을 포함할 수 있다. 상기 전기적 연결 영역(142)에는 상기 반도체 다이(120)의 본드 패드 또는 상기 내부 리드(111)가 도전성 연결 부재(130)를 통해 연결될 수 있다. 또한, 상기 라미네이트층(140)은 적어도 상기 내부 리드(111) 또는 타이바(118)로부터 접지 신호와 같은 기준 전압을 인가받아 전위를 유지할 수 있다. 따라서, 상기 라미네이트층(140)은 상기 반도체 다이(120)에 대해 안정적인 기준 전압(그라운드)을 인가하게 되어, 전기적으로 안정적인 전원 공급이 가능하도록 한다. 또한, 상기 라미네이트층(140)은 상기 기준 전압(그라운드)를 통해, 전류의 귀환 경로를 추가하여, 반도체 다이(120)에 대한 안정적인 신호 입출력이 가능하다.
또한, 상기 라미네이트층(140)은 상기 기준 전압으로 인해, 상기 내부 리드(111), 외부 리드(112) 또는 도전성 연결 부재(130)이 상호간에 전기적으로 간섭되는 것을 방지하고, 외부의 전자파(EMI)를 차폐하는 기능을 수행할 수 있다. 따라서, 전기적 신호들이 서로간에 간섭되는 것이 방지되므로, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 동일한 면적 내에 기존에 비해 더 많은 수의 배선을 형성하는 것이 가능하다.
상기 인캡슐런트(150)는 상기 기판(110)에 실장된 반도체 다이(120), 도전성 연결 부재(130), 라미네이트층(140)을 감싸도록 형성된다. 이에 따라, 상기 기판(110)의 외부 리드(112)를 제외한 나머지 구성들은 상기 인캡슐런트(150)의 내부에 위치될 수 있어서, 외부로부터 보호될 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 구성을 설명하도록 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다. 도 7은 본 도 6의 C 부분을 확대한 사시도이다.
도 6 및 도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 기판(110), 상기 기판(110)에 형성된 반도체 다이(120), 상기 반도체 다이(120)와 기판(110)을 연결하는 도전성 연결 부재(130), 상기 기판(110)의 상부에 결합되는 라미네이트층(240), 상기 반도체 다이(120)와 도전성 연결 부재(130)를 커버하는 인캡슐런트(150)를 포함하여 구성될 수 있다.
동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와 차이점을 위주로 설명하도록 한다.
상기 라미네이트층(240)은 상기 기판(110)의 상부에 결합될 수 있다. 상기 라미네이트층(240)은 상기 기판(110)의 돌출부(118)에 결합될 수 있다. 또한, 상기 라미네이트층(240)은 상기 반도체 다이(120)와 전기적으로 연결될 수 있다.
이를 위해, 상기 라미네이트층(240)은 상기 타이바(113)와 전기적으로 연결되기 위한 패드(240a)를 포함할 수 있다. 상기 패드(240a)는 도전성 연결 부재(241)를 통해 상기 타이바(113)와 전기적으로 연결될 수 있다. 보다 구체적으로, 상기 타이바(113)는 상기 라미네이트층(240)의 수평 방향에서 외부로 더 돌출되어 형성되어 있고, 상기 라미네이트층(240)은 상기 타이바(113)에 비해 수직 방향에서 상부에 위치한다.
그리고 별도로 구비된 도전성 연결 부재(241)는 서로 다른 높이의 상기 타이바(113)와 라미네이트층(240)을 상호간에 전기적으로 연결시켜서, 전기적인 신호가 입출력될 수 있도록 한다. 여기서, 상기 타이바(113) 및 라미네이트층(240)에 인가되는 전기적인 신호는 접지 신호와 같은 기준 신호일 수 있다. 또한, 상기 도전성 연결 부재(241)는 상기 신호를 안정적으로 인가하기 위해, 복수개로 구비될 수 있다. 도 7에서는 상기 도전성 연결 부재(241)가 3개로 도시되어 있으나, 이로써 본 발명의 내용을 한정하는 것은 아니다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 사시도이다. 도 9는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 평면도이다.
도 8 및 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)는 기판(110), 상기 기판(110)에 형성된 반도체 다이(120), 상기 반도체 다이(120)와 기판(110)을 연결하는 도전성 연결 부재(130), 상기 기판(110)의 상부에 결합되는 라미네이트층(340), 상기 반도체 다이(120)와 도전성 연결 부재(130)를 커버하는 인캡슐런트(150)를 포함하여 구성될 수 있다.
상기 라미네이트층(340)은 내부에 적어도 하나의 관통홀(340a)을 포함한다. 상기 관통홀(340a)은 상기 라미네이트층(340)의 상부로부터 하부를 관통하도록 형성되며, 이를 통해, 상기 라미네이트층(340) 하부의 구성이 노출된다. 상기 관통홀(340a)은 상기 인캡슐런트(150)의 형성시 상기 라미네이트층(340) 및 그 하부의 구성이 상기 인캡슐런트(150)와 견고하게 결합되도록 구비된다. 보다 구체적으로, 상기 인캡슐런트(150)는 상기 라미네이트층(340)의 관통홀(340a)을 채우도록 형성되기 때문에, 상기 인캡슐런트(150)는 상기 라미네이트층(340)과 견고하게 결합되어, 그 하부에 위치한 상기 반도체 다이(120), 도전성 연결 부재(130) 및 기판(110)과 안정적으로 결합될 수 있다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 디바이스에서 기판의 평면도이다. 도 11은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도이다. 도 12는 본 발명의 또 다른 실시예에 따른 반도체 디바이스에서 라미네이트층과 기판의 연결 관계를 도시한 평면도이다.
도 10 내지 도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400)는 기판(410), 상기 기판(410)에 형성된 반도체 다이(미도시), 상기 반도체 다이와 기판(410)을 연결하는 도전성 연결 부재(430), 상기 기판(410)의 상부에 결합되는 라미네이트층(440), 상기 반도체 다이와 도전성 연결 부재(430)를 커버하는 인캡슐런트(미도시)를 포함하여 구성될 수 있다.
상기 기판(410)은 통상의 인쇄 회로 기판(Printed Circuit Board, PCB)의 형태로 구성될 수 있다. 상기 기판(410)은 상부면 및 하부면을 관통하는 비아(411)가 구비되고, 상부면 및 하부면에서 이를 연결하는 도전성 패턴(412, 413)을 포함한다. 상기 기판(410)은 상기 도전성 패턴(412)을 따라 그 위에 실장되는 반도체 다이의 신호를 전달할 수 있다.
상기 도전성 연결 부재(430)는 상기 도전성 패턴(412)와 전기적으로 연결된다. 또한, 별도로 도시되지 않았지만, 상기 도전성 연결 부재(430)는 반도체 다이의 본드 패드와도 연결되어, 반도체 다이와 상기 기판(410)이 연결되도록 한다.
상기 라미네이트층(440)은 상기 기판(410)의 상부에 형성된다. 상기 라미네이트층(440)은 상기 기판(410)의 상부면에 형성된 도전성 패턴(412) 중에서 적어도 일부를 커버하도록 형성된다. 보다 구체적으로, 상기 라미네이트층(440)은 대략 사각 링의 형상으로 형성되어, 상기 기판(410)의 상부 영역 중에서 상기 도전성 패턴(412)이 형성된 영역을 커버하도록 형성된다. 따라서, 앞의 실시예와 동일하게, 도전성 패턴(412) 간 간섭이 줄어들고, 외부의 전자파 차폐가 가능하게 되어 전기적으로 안정된 동작이 제공될 수 있다. 또한, 상기 라미네이트층(440)은 상기 기준 전압(그라운드)를 통해 전류의 귀환 경로를 추가하여, 반도체 다이에 대한 안정적인 신호 입출력이 가능하다.
또한, 상기 라미네이트층(440)은 그 하부에 절연층(441)과 상기 절연층(441)을 관통하는 도전성 비아(442)를 포함하여 구성될 수 있다. 상기 라미네이트층(440)은 상기 절연층(441)을 통해, 상기 기판(410)의 도전성 패턴(412)과 전기적으로 분리될 수 있다. 한편, 상기 도전성 비아(442)는 상기 기판(410)의 도전성 패턴(412)에 연결되도록 상기 절연층(441)을 관통하여 형성된다. 상기 도전성 비아(442)는 상기 기판(440)의 도전성 패턴(412)을 통해 접지 신호와 같은 기준 신호를 인가받고, 이를 상기 라미네이트층(440) 전체에 전달한다. 따라서, 상기 라미네이트층(440)은 기판(410)의 도전성 패턴(412, 413)들간의 전기적 간섭을 제거하고, 외부의 전자파 차폐 기능을 수행할 수 있다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 디바이스에서 라미네이트 층과 기판의 연결 관계를 도시한 평면도이다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(500)는 기판(410), 상기 기판(410)에 형성된 반도체 다이(미도시), 상기 반도체 다이와 기판(410)을 연결하는 도전성 연결 부재(미도시), 상기 기판(410)의 상부에 결합되는 라미네이트층(540), 상기 반도체 다이와 도전성 연결 부재를 커버하는 인캡슐런트(미도시)를 포함하여 구성될 수 있다.
상기 라미네이트층(540)은 앞선 실시예와 달리 상기 기판(410)의 일부 영역에 대해서만 커버하도록 구성된다. 상기 라미네이트층(540)은 앞선 실시예에서와 유사하며, 다만 사각형 평면 형상을 갖도록 구비되어 상기 기판(410)의 전체 영역 대신 일부 영역에 대해서만 형성된다는 점에서 차이가 있다. 상기 기판(410)의 커버되는 영역은 예를 들면, 고속의 신호가 전달되는 패턴 영역 또는 패턴간의 간격이 상대적으로 좁은 영역 등과 같이 신호 간섭이 예상되는 영역일 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400, 500; 반도체 디바이스
110, 410; 기판 111; 내부 리드
112; 외부 리드 113; 타이바
114; 제 1 절곡부 115; 연결부
116; 제 2 절곡부 117; 안착부
120; 반도체 다이 130; 도전성 연결 부재
140, 240, 340, 440, 540; 라미네이트층
150; 인캡슐런트

Claims (12)

  1. 기판;
    상기 기판의 상부에 형성되는 반도체 다이;
    상기 반도체 다이와 상기 기판을 전기적으로 연결하는 제 1 도전성 연결 부재;
    상기 기판의 상부에 상기 반도체 다이의 주변을 감싸도록 형성된 라미네이트층을 포함하고,
    상기 기판은 상면으로부터 돌출되어 형성된 돌출부를 포함하고, 상기 라미네이트층은 상기 돌출부에 결합되어 상기 기판의 상면에 대해 이격되도록 형성되며,
    상기 라미네이트층은 상기 기판으로부터 인가되는 신호 중에서 기설정된 하나의 기준 신호가 전기적으로 연결된 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 기준 신호는 접지 신호인 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 라미네이트층은 상기 기판의 영역 중에서 적어도 일부를 커버하도록 형성된 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 라미네이트층은 금속 플레이트 또는 금속 포일로 형성된 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 라미네이트층은 상기 기판의 상부에 접착제 또는 솔더를 통해 결합된 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 라미네이트층은 상기 기판의 상부에 제 2 도전성 연결 부재를 통해 결합된 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 라미네이트층은 적어도 일 영역에 금속으로 형성된 패드를 포함하고, 상기 제 2 도전성 연결 부재를 통해 상기 패드와 상기 기판이 전기적으로 연결된 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 기판은 리드 프레임으로 구비되고, 상기 라미네이트층은 상기 리드 프레임의 내부 리드에 대응된 영역에 형성된 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 기판은 인쇄 회로 기판으로 구비되고, 상기 라미네이트층은 상기 인쇄 회로 기판의 도전성 패턴에 대응된 영역에 형성된 반도체 디바이스.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 돌출부는 리드 프레임으로 구성된 상기 기판의 타이바에 결합되어 형성된 반도체 디바이스.
  12. 기판;
    상기 기판의 상부에 형성되는 반도체 다이;
    상기 반도체 다이와 상기 기판을 전기적으로 연결하는 도전성 연결 부재;
    상기 기판의 상부에 상기 반도체 다이의 주변을 감싸도록 형성된 라미네이트층을 포함하고,
    상기 라미네이트층은 상기 기판으로부터 인가되는 신호 중에서 기설정된 하나의 기준 신호가 전기적으로 연결되며,
    상기 라미네이트층은 하측에 형성된 절연층과 상기 절연층을 관통하는 도전성 비아를 포함하고, 상기 도전성 비아는 상기 기판의 기준 신호를 인가하는 패턴과 전기적으로 연결된 반도체 디바이스.
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