KR101860676B1 - 에칭 처리 방법 - Google Patents

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다카시 니시지마
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도쿄엘렉트론가부시키가이샤
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Abstract

내부에 플라즈마가 발생하는 처리실, 해당 처리실 내부에 배치된 탑재대, 해당 탑재대에 대향해서 상기 처리실 내부에 배치된 전극, 상기 처리실 내부에 제 1 고주파 전력을 인가하기 위한 제 1 고주파 전원, 상기 탑재대에 상기 제 1 고주파 전력보다 주파수가 낮은 제 2 고주파 전력을 인가하기 위한 제 2 고주파 전원, 상기 전극에 직류 전력을 인가하기 위한 직류 전원을 구비하는 기판 처리 장치에 있어서, 에칭 대상막과, 그 에칭 대상막 상에 형성된 마스크막을 갖는 기판에 에칭 처리를 실시하는 에칭 처리 방법이 제공된다. 상기 에칭 처리 방법은, 상기 기판 상의 마스크막에 형성된 패턴의 형상을 개량하는 패턴 형상 개량 스텝과, 상기 패턴의 형상이 개량된 마스크막을 이용하여 상기 에칭 대상막을 플라즈마로 에칭하는 대상막 에칭 스텝을 갖는다. 또한, 상기 패턴 형상 개량 스텝에서는, 상기 마스크 막을 플라즈마로 에칭하고, 상기 대상막 에칭 스텝에서는, 상기 직류 전력을 상기 전극에 인가하는 동시에, 상기 제 2 고주파 전력을 상기 탑재대에 제 1 전력 레벨과 상기 제 1 전력 레벨보다 낮은 제 2 전력 레벨이 반복되는 펄스파 형상으로 인가한다.

Description

에칭 처리 방법{ETCHING PROCESSING METHOD}
본 발명은 애스펙트비가 높은 홀 등을 형성하는 에칭 처리 방법에 관한 것이다.
플라즈마 에칭 처리를 이용하여 반도체 웨이퍼로 제조되는 반도체 디바이스에서는, 개구부의 직경에 비해서 깊이가 큰 패턴, 예컨대, 애스펙트비가 높은 홀을 형성하는 것이 요구되고 있다.
애스펙트비가 큰 홀을 형성하기 위해서는, 특히, 플라즈마 중의 양이온에 의한 대상막의 스퍼터를 다용할 필요가 있지만, 이 경우, 도 12에 도시하는 바와 같이, 대상막(120)에 형성된 홀(121)의 바닥부에 양이온(122)이 체류하고, 해당 체류한 양이온(122)에 이어 양이온(123)이 홀(121)의 바닥부에 도달하는 것을 전기적으로 방해하여, 홀(121) 안에서 뒤따르는 양이온(123)의 진로를 변경시키는 일이 있다. 그 결과, 홀(121)이 삐뚤어지는 등의 문제가 발생하는 일이 있다.
이에 대응해서, 홀의 바닥부에 전자를 도입하는 수법이 개발되어 있다(예컨대, 일본 특허 공개 제2007-134530호 공보 참조). 이것에 의하면, 홀의 바닥부에 체류한 양이온이 전기적으로 중화되어, 뒤따르는 양이온의 진로를 변경시키지 않는다.
일본 특허 공개 제2007-134530호 공보
그런데, 최근, 각 부의 미세화가 진행되고, 그에 따라, 대상막에 있어서 애스펙트비가 보다 높은 홀, 예컨대, 애스펙트비가 30 이상인 홀을 형성하는 것이 요구되고 있다. 애스펙트비가 30 이상이 되면, 상술한 수법을 이용해도, 홀이 비뚤어지는 것을 방지할 수 없다고 하는 문제가 있다.
본 발명의 목적은 형성되는 패턴의 애스펙트비가 높아도 패턴이 삐뚤어지는 것을 방지할 수 있는 에칭 처리 방법을 제공하는 것에 있다.
본 발명의 일 실시형태에 의하면, 내부에 플라즈마가 발생하는 처리실, 해당 처리실 내부에 배치된 탑재대 및 해당 탑재대에 대향해서 상기 처리실 내부에 배치된 전극을 구비하고, 상기 처리실 내부에 비교적 주파수가 높은 제 1 고주파 전력이 인가되고, 상기 탑재대에 상기 제 1 고주파 전력보다 주파수가 낮은 제 2 고주파 전력이 인가되고, 상기 전극에 직류 전력이 인가되는 기판 처리 장치에서, 에칭 대상막과 해당 에칭 대상막 상에 형성된 마스크 막을 가지고 또한 상기 탑재대에 탑재된 기판에 에칭 처리를 실시하는 에칭 처리 방법으로서, 상기 기판 상의 마스크 막에 형성된 패턴의 형상을 개량하는 패턴 형상 개량 스텝과, 상기 패턴의 형상이 개량된 마스크 막을 이용하여 상기 에칭 대상막을 플라즈마로 에칭하는 대상막 에칭 스텝을 가지고, 상기 패턴 형상 개량 스텝에서는, 상기 마스크 막을 플라즈마로 에칭하고, 상기 대상막 에칭 스텝에서는, 상기 직류 전력을 상기 전극에 인가하는 동시에, 적어도 상기 제 2 고주파 전력을 상기 탑재대에 펄스파 형상으로 인가해서 상기 제 2 고주파 전력이 상기 탑재대에 인가되지 않는 상태를 만들어내는 에칭 처리 방법을 제공한다.
상기 대상막 에칭 스텝에서는, 상기 제 1 고주파 전력도 펄스파 형상으로 인가해서 상기 제 1 고주파 전력이 상기 처리실 내부에 인가되지 않는 상태를 만들어내는 것으로 해도 좋다.
또한, 상기 대상막 에칭 스텝에서는, 상기 제 1 고주파 전력과 상기 제 2 고주파 전력을 동기시켜서 펄스파 형상으로 인가하는 것이어도 좋다.
상기 대상막 에칭 스텝에서는, 상기 기판에 발생하는 바이어스 전압의 전위보다도 낮은 전위에서 상기 직류 전력을 상기 전극에 인가하는 것이어도 좋다.
상기 대상막 에칭 스텝에서는, 상기 제 2 고주파 전력을 상기 탑재대에, 주파수가 1㎑∼50㎑ 중 어느 것인 펄스파 형상으로 인가하는 것이 바람직하다.
보다 바람직하게는, 상기 주파수가 10㎑∼50㎑ 중 어느 것이다.
또한, 상기 대상막 에칭 스텝에서는, 펄스파 형상으로 인가되는 상기 제 2 고주파 전력의 듀티비가 10%∼90% 중 어느 것인 것이 바람직하다.
보다 바람직하게는, 상기 듀티비가 50%∼90% 중 어느 것이다.
또한, 상기 대상막 에칭 스텝에서는, 상기 제 2 고주파 전력이 상기 탑재대에 인가되지 않는 상태가 적어도 5 마이크로초 동안 계속하는 것이 바람직하다.
상기 대상막 에칭 스텝에 있어서 상기 에칭 대상막에 형성되는 패턴의 애스펙트비는 30 이상인 것이어도 좋다.
상기한 에칭 처리 방법에 있어서, 상기 마스크 막은 유기막일 수 있고, 이 경우, 상기 패턴 형상 개량 스텝은, 상기 플라즈마로 에칭된 마스크 막에 전자를 접촉시켜서 상기 마스크 막을 경화시키는 마스크막 경화 스텝을 가지는 것으로 할 수도 있다.
또한, 상기 마스크막 경화 스텝에서는, 상기 직류 전력을 상기 전극에 인가해도 좋다.
상기 마스크막 경화 스텝에서는, 상기 인가되는 직류 전력의 전압은 -900V 이하인 것이 바람직하다.
또한, 상기 마스크막 경화 스텝에서는, 데포성 가스로부터 플라즈마를 생기게 하는 것으로 해도 좋다.
또한, 상기 마스크 막은 무기막인 것도 가능하다.
상기 무기막은 적어도 폴리실리콘 막을 포함하는 것일 수 있다.
또한, 상기 패턴 형상 개량 스텝에서는, 상기 패턴의 형상을 개량함으로써, 상기 마스크 막의 홀의 형상을, 상방으로부터 바라보았을 경우에 있어서 둥근 원에 가깝게 형성하는 것으로 할 수 있다.
상기한 에칭 처리 방법에 있어서, 상기 대상막 에칭 스텝에서는, 적어도 헬륨 가스를 포함하는 혼합 가스로 플라즈마를 생성하는 것으로 할 수도 있다.
본 발명에 의하면, 패턴의 애스펙트비가 높아도 패턴이 삐뚤어지는 것을 방지할 수 있는 에칭 처리 방법을 제공된다.
본 발명의 목적 및 특징은 이하와 같은 첨부 도면과 함께 주어지는 이후의 바람직한 실시예의 설명으로부터 명백하게 된다.
도 1은 본 발명의 제 1 실시형태에 따른 에칭 처리 방법을 실행하는 기판 처리 장치의 구성을 개략적으로 도시하는 도면이다.
도 2는 종래의 에칭 처리 방법에 의해 산화막에 형성된 홀의 형상을 도시하는 도면으로서, (a)은 산화막으로 형성된 홀의 종단면도이며, (b)는 산화막의 표면으로부터의 깊이가 300㎚에서의 홀의 수평단면도, (c)는 산화막의 표면으로부터의 깊이가 700㎚에서의 홀의 수평단면도, (d)는 산화막의 표면으로부터의 깊이가 1500㎚에서의 홀의 수평단면도, (e)는 산화막의 표면으로부터의 깊이가 2300㎚에서의 홀의 수평단면도, (f)는 산화막에 홀 형성전의 마스크 막의 종단면도, (g)는 도 2(f)에서의 마스크 막에 형성된 홀의 평면도이다.
도 3은 본 실시형태에 따른 에칭 처리 방법에 의해 처리되는 웨이퍼의 일부의 구조를 개략적으로 나타내는 단면도이다.
도 4는 본 실시형태에 따른 에칭 처리 방법을 나타내는 공정도이다.
도 5는 본 실시형태에 따른 에칭 처리 방법에 있어서의 마스크 막의 홀의 형상 개량을 설명하기 위한 도면으로서, (a)는 마스크 막의 홀 근방의 확대 도시한 종단면도, (b)는 형상 개량 전의 마스크 막의 홀을 나타내는 평면도, (c)는 형상 개량 후의 마스크 막의 홀을 나타내는 평면도이다.
도 6은 본 실시형태에 따른 에칭 처리 방법에 있어서의 마스크 막의 경화를 설명하기 위한 도면으로서, (a)는 마스크 막의 홀 근방을 확대 도시한 종단면도, (b)는 경화 전의 마스크 막의 홀을 나타내는 평면도, (c)는 경화 후의 마스크 막의 홀을 나타내는 평면도이다.
도 7은 본 실시형태에 따른 에칭 처리 방법에 있어서 SiO2막에 있어서의 홀의 형성을 설명하기 위한 도면으로서, (a)는 SiO2막의 에칭을 설명하기 위한 도면, (b)는 홀의 바닥부에 체류하는 양이온의 전기적 중화를 설명하기 위한 도면이다.
도 8은 본 실시형태에 따른 에칭 처리 방법에 있어서 인가되는 플라즈마 생성용의 고주파 전력 및 이온 인입용의 고주파 전력, 및 웨이퍼의 표면 근방을 흐르는 전류를 설명하기 위한 도면이다.
도 9는 본 발명의 제 2 실시형태에 따른 에칭 처리 방법에 의해 처리되는 웨이퍼의 일부 구조를 개략적으로 나타내는 단면도이다.
도 10은 본 실시형태에 따른 에칭 처리 방법을 나타내는 공정도이다.
도 11은 본 실시형태에 따른 에칭 처리 방법에 있어서의 마스크 막의 홀의 형상 개량을 설명하기 위한 도면으로서, (a)는 마스크 막의 홀 근방을 확대 도시한 종단면도, (b)는 형상 개량 전의 마스크 막의 홀을 나타내는 평면도, (c)는 형상 개량 후의 마스크 막의 홀을 나타내는 평면도이다.
도 12는 종래의 에칭 처리 방법에 있어서의 홀의 비뚤어짐의 발생을 설명하기 위한 종단면도이다.
도 13은 제 1 실시형태에 따른 에칭 처리 방법에 있어서의 고주파 전력의 인가의 변조를 설명하기 위한 도면으로서, (a)는 이온 인입용의 고주파 전력의 인가의 변조 상태를 나타내고, (b)는 이온 인입용의 고주파 전력의 ON, OFF를 반복할 때에 있어서의 이온 인입용의 고주파 전력의 파형을 나타낸다.
도 14는 홀의 영역에 있어서의 데포지션(deposition)의 부착 형태를 설명하기 위한 도면으로서, (a)는 고주파 전력의 연속 인가의 경우를 나타내고, (b)는 펄스파 형상 인가의 경우를 나타낸다.
도 15는 고주파 전력 계속 공급의 경우 및 펄스파 형상 인가의 경우의 처리실내에 있어서의 전자밀도의 변화 형태를 설명하기 위한 도이다.
도 16은 고주파 전력 계속 공급의 경우 및 펄스파 형상 인가의 경우의 처리실내에 있어서의 전자온도의 변화 형태를 설명하기 위한 도이다.
도 17은 래디컬의 부착 형태를 설명하기 위한 도면으로서, (a)는 고주파 전력 계속 공급의 경우를 나타내고, (b)는 펄스파 형상 전력 공급의 경우를 나타낸다.
도 18은 고주파 전력 계속 공급의 경우에, He 가스를 희가스로서 포함하는 혼합 가스를 이용했을 때의 래디컬의 부착 형태를 설명하기 위한 도면이다.
이하, 본 발명의 실시형태가 본 명세서의 일부를 이루는 첨부 도면을 참조하여 보다 상세하게 설명된다. 도면 전체에서 동일 또는 유사한 부분에는 동일한 부호를 붙이고 그것에 대한 중복하는 설명을 생략한다.
(제 1 실시형태)
우선, 본 발명의 제 1 실시형태에 따른 에칭 처리 방법을 행하는 기판 처리 장치에 대해서 설명한다.
도 1은, 본 실시형태에 따른 에칭 처리 방법을 실행하는 기판 처리 장치의 구성을 개략적으로 도시하는 도면이다. 본 기판 처리 장치는, 기판으로서의 반도체 디바이스용 웨이퍼(이하, 간단히 "웨이퍼"라고 함)에 플라즈마 에칭 처리를 실시한다.
도 1에 있어서, 기판 처리 장치(10)는, 예컨대, 직경이 300㎜인 웨이퍼(W)를 수용하는 챔버(11)를 가지고, 해당 챔버(11) 내부에는 반도체 디바이스용의 웨이퍼(W)를 탑재하는 원기둥 형상의 서셉터(12)가 배치되어 있다. 기판 처리 장치(10)에서는, 챔버(11)의 내부 측벽과 서셉터(12)의 측면에 의해 측방 배기로(13)가 형성된다. 이 측방 배기로(13)의 도중에는 배기 플레이트(14)가 배치된다.
배기 플레이트(14)는 다수의 관통 구멍을 가지는 판형상 부재이며, 챔버(11) 내부를 상부와 하부로 구분하는 구분판으로서 기능한다. 배기 플레이트(14)에 의해 구분된 챔버(11) 내부의 상부(이하, "처리실"이라고 함)(15)에는 후술하는 바와 같이 플라즈마가 발생한다. 또한, 챔버(11) 내부의 하부(이하, "배기실(매니폴드)"라고 함)(16)에는 챔버(11) 내부의 가스를 배출하는 배기관(17)이 접속된다. 배기 플레이트(14)는 처리실(15)에 발생하는 플라즈마를 포착 또는 반사해서 매니폴드(16)로의 누설을 방지한다.
배기관(17)에는 TMP(Turbo Molecular Pump) 및 DP(Dry Pump)(도시되지 않음)가 접속되고, 이들 펌프는 챔버(11) 내부를 진공 배기해서 압력을 내린다. 또, 챔버(11) 내부의 압력은 APC 밸브(도시하지 않음)에 의해 제어된다.
챔버(11) 내부의 서셉터(12)에는 제 1 고주파 전원(18)이 제 1 정합기(19)를 거쳐서 접속되고, 또한 제 2 고주파 전원(20)이 제 2 정합기(21)를 거쳐서 접속되어 있고, 제 1 고주파 전원(18)은 비교적 높은 주파수, 예컨대, 40㎒의 플라즈마 생성용 고주파 전력(제 1 고주파 전력)을 서셉터(12)에 인가하고, 제 2 고주파 전원(20)은 비교적 낮은 주파수, 예컨대, 2㎒의 이온 인입용의고주파 전력(제 2 고주파 전력)을 서셉터(12)에 인가한다. 이에 따라, 서셉터(12)는 전극으로서 기능한다. 또한, 제 1 정합기(19) 및 제 2 정합기(21)는, 서셉터(12)로부터의 고주파 전력의 반사를 저감해서 고주파 전력의 서셉터(12)로의 인가 효율을 최대로 한다.
서셉터(12)의 상부는, 큰 직경의 원기둥의 선단으로부터 그보다 작은 직경의 원기둥이 동심축을 따라 돌출되어 있는 형상을 갖고, 해당 상부에는 작은 직경의 원기둥 둘레에 단차가 형성된다. 작은 직경의 원기둥의 선단에는 정전 전극판(22)을 내부에 갖는 세라믹스로 이루어지는 정전척(23)이 배치되어 있다. 정전 전극판(22)에는 제 1 직류 전원(24)이 접속되고 있고, 정전 전극판(22)에 정전위의 직류 전력이 인가되면, 웨이퍼(W)에 있어서의 정전척(23) 쪽의 면(이하, "이면"이라 함)에는 부전위가 발생해서 정전 전극판(22)과 웨이퍼(W)의 이면과의 사이에 전위차가 발생하여, 해당 전위차에 기인하는 쿨롬력 또는 죤슨·라벡력에 의해, 웨이퍼(W)는 정전척(23)에 흡착 유지된다.
또한, 서셉터(12)의 상부에는, 정전척(23)에 흡착 유지된 웨이퍼(W)를 둘러싸도록 포커스링(25)이 서셉터(12) 상부의 단차에 탑재된다. 포커스링(25)은 Si로 이루어진다. 즉, 포커스링(25)은 반도체로 이루어지기 때문에, 플라즈마의 분포 영역을 웨이퍼(W)의 위뿐만 아니라 해당 포커스링(25)의 위까지 확대해서 웨이퍼(W)의 주연부 상에 있어서의 플라즈마의 밀도를 해당 웨이퍼(W)의 중앙부 상에 있어서의 플라즈마의 밀도와 같은 정도로 유지한다. 이에 따라, 웨이퍼(W)의 전면에 실시되는 플라즈마 에칭 처리의 균일성을 확보한다.
챔버(11)의 천장부에는, 서셉터(12)와 대향하도록 샤워헤드(26)가 배치된다. 샤워헤드(26)는, 예컨대, 실리콘으로 이루어지는 상부 전극판(27)과, 해당 상부 전극판(27)을 장착 및 분리 가능하게 매달아 유지하는 냉각판(28)과, 해당 냉각판(28)을 덮는 덮개(29)를 가진다. 상부 전극판(27)은 두께 방향으로 관통하는 다수의 가스 구멍(30)을 가지는 원판형 부재로 이루어지고, 반도체인 Si에 의해 구성된다. 또한, 냉각판(28)의 내부에는 버퍼실(31)이 마련되고, 이 버퍼실(31)에는 처리 가스 도입관(32)이 접속되어 있고, 처리 가스 도입관(32)은 처리 가스 공급 장치(도시하지 않음)에 접속되어 있다.
처리 가스 공급 장치는, 예컨대, 각종 가스의 유량비를 적절히 조정해서 혼합 가스를 생성하고, 해당 혼합 가스를 처리 가스 도입관(32), 버퍼실(31) 및 가스 구멍(30)을 거쳐서 처리실(15) 내부에 도입한다.
또한, 샤워헤드(26)의 상부 전극판(27)에는 제 2 직류 전원(33)이 접속되어, 상부 전극판(27)에 부전위의 직류 전력을 인가한다. 이때, 상부 전극판(27)에는 양이온이 주입되고, 이에 따라, 상부 전극판(27)은 2차전자를 방출해서 처리실(15) 내부의 플라즈마에 있어서의 전자 밀도 분포를 개선한다.
기판 처리 장치(10)에서는, 처리실(15) 내부에 도입된 처리 가스가 제 1 고주파 전원(18)로부터 서셉터(12)를 거쳐서 처리실(15) 내부에 인가된 플라즈마 생성용의 고주파 전력에 의해 여기되어서 플라즈마가 된다. 해당 플라즈마 중의 양이온은, 제 2 고주파 전원(20)이 서셉터(12)에 인가하는 이온 인입용 고주파 전력에 의해 웨이퍼(W)를 향해서 끌어당겨지고, 해당 웨이퍼(W)에 플라즈마 에칭 처리를 실시한다.
그런데, 상술한 바와 같이，예컨대, 애스펙트비가 30 이상인 홀을 플라즈마 에칭 처리에 의해 형성할 경우, 상술한 특허문헌 1에 관련되는 수법을 이용해도 홀이 비뚤어진다.
따라서, 본 발명자는, 도 2의 (a)에 나타내는 것과 같은, 종래의 에칭 처리 방법에 의해 삐뚤어진 홀(34)에 있어서의，산화막(35)의 표면으로부터의 깊이가 각각 300㎚(애스펙트비가 4에 상당), 700㎚(애스펙트비가 9에 상당), 1500㎚(애스펙트비가 20에 상당) 및 2300㎚(애스펙트비가 30에 상당)안 각 수평단면(36a∼36d)을 관찰한 바, 도 2의 (b)∼(e)에 도시하는 바와 같이, 홀(34)은 바닥부 근방에서 비뚤어져 있을 뿐 아니라, 비교적 얕은 부분에서도 비뚤어져 있고, 또한 각 수평단면(36a∼36d)에 있어서의 비뚤어짐의 경향이 동일한 것을 확인했다.
또한, 본 발명자는, 도 2의 (f)에 나타내는 것과 같이, 홀(34)의 형성 전에 있어서의 산화막(35) 상의 마스크막(37)에 있어서의 홀(38)의 형상을 확인한 바, 도 2의 (g)에 도시하는 바와 같이, 홀(38)은 평면에서 보아 비뚤어져 있고, 해당 비뚤어짐의 경향은 각 수평단면(36a∼36d)에 있어서의 비뚤어짐의 경향과 같은 것을 확인했다.
이러한 확인된 사실을 숙고한 결과, 본 발명자는, 홀(34)이 비뚤어지는 주 원인은 홀(38)의 형상 불량이며, 플라즈마 에칭 처리에 의해 산화막(35)에 홀(34)을 형성할 때, 마스크막(37)의 홀(38)의 비뚤어짐이 홀(34)에 반영된다는 지견을 얻기에 이르렀다.
본 실시형태에 따른 에칭 처리 방법에서는, 이러한 지견에 근거하여, 산화막에 홀을 형성하기 전에, 마스크막에 있어서의 홀의 비뚤어짐을 해소시킨다.
이하, 본 실시형태에 따른 에칭 처리 방법에 대해서 상세히 설명한다.
도 3은 본 실시형태에 따른 에칭 처리 방법에 의해 처리되는 웨이퍼의 일부의 구조를 개략적으로 나타내는 단면도이다.
도 3에 있어서, 웨이퍼(W)는, 베이스부가 되는 실리콘부(39)와, 해당 실리콘부(39) 상에 형성된，예컨대, 두께가 2600㎚인 SiO2막(40)(에칭 대상막)과, 해당 SiO2막(40) 상에 형성된，예컨대, 두께가 900㎚인 카본막(41)과, 해당 카본막(41) 상에 형성된 SiON막(42)과, 해당 SiON막(42) 상에 형성된 BARC막(반사 방지 막)(43)과, 해당 BARC막(43) 상에 형성되고 또한 BARC막(43)을 노출시키는 홀(44)(패턴)을 가지는 포토레지스트 막(45)를 구비한다.
도 4는 본 실시형태에 따른 에칭 처리 방법을 나타내는 공정도이다.
우선, 도 4의 (a)에 도시된 바와 같은 구조를 갖는 웨이퍼(W)를 챔버(11) 내부의 서셉터(12)에 탑재해서 정전척(23)에 흡착 유지시킨다 .
계속해서, 챔버(11) 내부를 배기관(17)에 의해 압력을 줄이고, 해당 내부의 압력을 APC 밸브에 의해, 예컨대, 15mTorr(1.96Pa)로 설정하고, 유량이, 예컨대, 300sccm의 CO 가스와, 유량이, 예컨대, 300sccm의 Ar(아르곤) 가스의 혼합 가스를 샤워 헤드(26)로부터 처리실(15) 내부에 도입하고, 상부 전극판(27)에 직류 전력을 인가하지 않고, 처리실(15) 내부에, 예컨대, 200W의 플라즈마 생성용 고주파 전력을 인가하고, 또한 서셉터(12)에, 예컨대, 300W의 이온 인입용 고주파 전력을 인가한다(패턴 형상 개량 스텝).
이때, 도 5의 (a)에 도시하는 바와 같이, 플라즈마 생성용의 고주파 전력에 의해 혼합 가스가 여기 되어 플라즈마가 발생하는 동시에, 이온 인입용 고주파 전력에 기인해서 웨이퍼(W)의 표면 상에 시스(sheath)(46)가 형성된다. 시스는 플라즈마 중의 전자 및 양이온의 웨이퍼로의 도달 속도의 차이로부터 발생하는 플라즈마 입자 밀도, 특히, 전자 밀도가 낮은 영역으로서, 양이온을 웨이퍼를 향해 가속하는 동시에, 전자의 웨이퍼로의 진행을 저지한다.
여기서, 이온 인입용 고주파 전력의 출력값이 비교적 낮으므로, 생성되는 시스(46)는 얇고, 플라즈마 중의 양이온(47)을 그다지 가속시키지 않는다. 따라서, 각 양이온(47)은 포토레지스트 막(45)을 약하게 스퍼터(sputter)한다. 이때, 홀(44)의 비뚤어짐의 대부분을 구성하는 홀(44)의 하부(44a)나 돌출형상부(44b)가 우선적으로 스퍼터되어 제거된다. 또한, 플라즈마 중의 래디컬도 하부(44a)나 돌출형상부(44b)와 우선적으로 화학반응해서 이들을 제거한다. 그 결과, 도 5의 (b)에 나타내는 것과 같은 삐뚤어진 홀(44)의 형상이 개량되어, 도 5의 (c)에 나타내는 것과 같은 둥근 원형상에 접근한다.
상술한 홀(44)의 형상 개량시, 혼합 가스에 상술한 CO 가스가 아니라, 예컨대, O2 가스, CO2 가스, H2/N2 가스, NH3 가스 중 어느 하나를 혼합해도 좋고, 또한, 필요에 따라서 O2 가스를 더욱 첨가해도 좋다.
또한, 챔버(11) 내부의 압력, 인가되는 플라즈마 생성용 고주파 전력 및 이온 인입용 고주파 전력의 출력값, 혼합 가스의 유량도 필요에 따라 변경해도 좋다. 예컨대, 상술한 혼합 가스 대신에, 유량이, 예컨대, 5sccm인 O2 가스와, 유량이, 예컨대, 10sccm인 COS 가스와, 유량이, 예컨대, 300sccm인 Ar 가스의 혼합 가스를 처리실(15) 내부에 도입해도 좋다.
또한, 필요에 따라서 상부 전극판(27)에 직류 전력을 인가해도 좋다. 이 경우, 처리실(15) 내부의 플라즈마에 있어서의 전자 밀도 분포가 개선되어, 홀(44)의 형상 개량을 웨이퍼(W)의 전 표면에 걸쳐서 거의 균일하게 실행할 수 있다.
상술한 홀(44)의 형상 개량시, 확실하게 홀(44)의 형상을 개량하기 위해서, 홀(44)의 직경이 소망하는 직경보다도 커질 때까지 포토레지스트 막(45)이 에칭된다. 그에 따라， 포토레지스트 막(45)의 막두께도 얇아지기 때문에, SiO2막(40)에 있어서 플라즈마의 에칭에 의해 후술의 홀(51)을 형성할 때, 홀(51)의 깊이가 소망값에 도달하기 전에 포토레지스트 막(45)이 소모되어 없어질 우려가 있다.
본 실시형태에 따른 에칭 처리 방법에서는, 이에 대응해서, 홀(44)의 형상 개량 후 SiO2막(40)에 있어서 홀(51)을 형성하기 전에, 포토레지스트 막(45), BARC막(43), SiON막(42) 및 카본막(41)을 경화시킨다. 예컨대, 도 4의 (b)에 도시하는 바와 같이 포토레지스트 막(45) 및 노출된 BARC막의 표면에 경화층(48)을 형성한다.
여기서는, 홀(44)의 형상을 개량한 후, 챔버(11) 내부의 압력을 APC 밸브에 의해, 예컨대, 50mTorr(6.67Pa)로 설정하고, 유량이, 예컨대, 100sccm인 H2 가스와, 유량이, 예컨대, 40sccm인 CF4 가스와, 유량이, 예컨대, 800sccm인 Ar 가스의 혼합 가스를 처리실(15) 내부에 도입하고, 상부 전극판(27)에, 예컨대, -900V의 직류 전력을 인가하고, 처리실(15) 내부에, 예컨대, 300W의 플라즈마 생성용 고주파 전력을 인가하는 한편, 서셉터(12)에는 이온 인입용 고주파 전력을 인가하지 않는다(마스크막 경화 스텝).
이때, 도 6의 (a)에 도시하는 바와 같이, 혼합 가스로부터 플라즈마가 발생할 뿐만 아니라, 상부 전극판(27)은 전자(49)를 방출해서 처리실(15) 내부의 전자밀도가 높아진다. 또한, 플라즈마 생성용 고주파 전력에 기인해서 웨이퍼(W)에 셀프 바이어스 전압이 발생하고, 해당 셀프 바이어스 전압에 기인해서 웨이퍼(W)의 표면 상 시스(50)가 생성된다. 이 시스(50)은 극히 얇고, 전자(49)의 웨이퍼(W)로의 진행을 거의 방해하지 않는다. 따라서, 처리실(15) 내부의 전자(49)가 포토레지스트 막(45)이나 홀(44)에있어서 노출하는 BARC막(43)에 도달해서 접촉한다. 일반적으로 유기계의 막은 전자와 접촉하면 경화하므로, 포토레지스트 막(45)이나 BARC막(43)의 표면에 경화층(48)이 형성된다. 또한, 전자(49)는 포토레지스트 막(45)과 접촉할 뿐만 아니라, 포토레지스트 막(45)이나 그 아래에 형성된 BARC막(43), SiON막(42) 및 카본막(41)까지 도프(dope) 되어, 이들의 막을 경화한다.
또한, CF4 가스는 증착성의 가스이기 때문에, CF4 가스의 플라즈마는 포토레지스트 막(45)과의 반응에서 데포지션(deposition)을 생성하고, 해당 데포지션은 포토레지스트 막(45)나 BARC막(43)의 표면, 특히, 홀(44)의 내부 표면에 부착된다. 이에 따라, 도 6의 (b)에 나타내는 것 같이 직경이 커진 홀(44)을, 도 6의 (c)에 나타내는 것 같이 소망하는 직경을 가지는 홀(44)로 복구할 수 있다.
상술한 포토레지스트 막(45) 등의 경화시, 상술한 H2 가스, CF4 가스 및 Ar 가스의 혼합 가스가 아니라, 예컨대, H2 가스 및 Ar 가스의 혼합 가스, H2 가스, COS 가스 및 Ar 가스의 혼합 가스나 COS 가스, CF4 가스 및 Ar 가스의 혼합 가스를 이용해도 좋다.
또한, 챔버(11) 내부의 압력, 인가되는 직류 전력 및 플라즈마 생성용의 고주파 전력의 출력값, 혼합 가스의 유량도 필요에 따라 변경해도 좋고, 예컨대, -900V 이하의 직류 전력을 상부 전극판(27)에 인가해도 좋다. 이 경우, 상부 전극판(27)으로부터 방출되는 전자의 양을 늘릴 수 있는 동시에, 웨이퍼(W)와 상부 전극판(27)의 전위차의 절대값을 소정값 이상 확보할 수 있다. 그 결과, 포토레지스트 막(45)이나 BARC막(43)에 도달해서 접촉하는 전자의 수를 증가시킬 수 있다.
또, 본 실시형태에 따른 에칭 처리 방법에서는, 상술한 홀(44)의 형상 개량 및 포토레지스트 막(45) 등의 경화는 각각 1회씩 실행된다.
계속해서, 포토레지스트 막(45) 등이 경화된 후, 도 4의 (c)에 도시하는 바와 같이 SiO2막(40)에 있어서 플라즈마의 에칭에 의해 후술의 홀(51)을 형성한다.
여기서는, 포토레지스트 막(45) 등이 경화된 후, 챔버(11) 내부의 압력을 APC 밸브에 의해, 예컨대, 30mTorr(4.00Pa)로 설정하고, 유량이, 예컨대, 32sccm인 C4F6 가스와, 유량이, 예컨대, 16sccm인 C4F8 가스와, 유량이, 예컨대, 24sccm인 CF4 가스와, 유량이, 예컨대, 600sccm인 Ar 가스와, 유량이, 예컨대, 36sccm인 O2 가스의 혼합 가스를 처리실(15) 내부에 도입하고, 상부 전극판(27)에, 예컨대, -300V의 직류 전력을 인가하고, 처리실(15) 내부에, 예컨대, 2200W의 플라즈마 생성용의 고주파 전력을 인가하고, 서셉터(12)에, 예컨대, 7800W의 이온 인입용 고주파 전력을 인가한다(대상막 에칭 스텝).
이때, 도 7의 (a)에 도시하는 바와 같이, 혼합 가스로부터 플라즈마가 발생하고, 상부 전극판(27)로부터 전자(53)가 방출되지만, 고출력의 이온 인입용 고주파 전력에 기인해서 웨이퍼(W)에 셀프 바이어스 전압이 발생하고, 해당 셀프 바이어스 전압에 기인해서 웨이퍼(W)의 표면 상에 시스(52)가 발생한다. 이 시스(52)는 극히 두껍고, 전자(53)의 웨이퍼(W)로의 진행을 거의 저지하는 한편, 플라즈마 중의 양이온(54)을 크게 가속한다. 따라서, 각 양이온(54)은 홀(44)의 바닥부를 강하게 스퍼터하고, 특히, 홀(44) 내부에 있어서 BARC막(43), SiON막(42), 카본막(41)을 에칭하고, 이윽고 노출한 SiO2막(40)을 에칭한다.
상술한 SiO2막(40)의 에칭시, 상술한 C4F6 가스, C4F8 가스, CF4 가스, Ar 가스 및 O2 가스의 혼합 가스가 아니라, 예컨대, C4F6 가스, Ar 가스 및 O2 가스의 혼합가스, C4F8 가스, Ar 가스 및 O2 가스의 혼합 가스나 C4F6 가스, C4F8 가스, Ar 가스 및 O2 가스의 혼합 가스를 이용해도 좋고, 또한, 필요에 따라서 CF4 가스, C3F8 가스나 COS 가스를 첨가해도 좋다.
또한, 챔버(11) 내부의 압력, 인가되는 직류 전력의 출력값, 플라즈마 생성용 고주파 전력 및 이온 인입용 고주파 전력의 출력값, 혼합 가스의 유량도 필요에 따라 변경해도 좋다. 예컨대, 챔버(11) 내부의 압력을, 예컨대, 20mTorr(2.67Pa)로 설정하고, 유량이, 예컨대, 50sccm인 C4F6 가스와, 유량이, 예컨대, 20sccm인 C4F8 가스와, 유량이, 예컨대, 200sccm인 Ar 가스와, 유량이, 예컨대, 55sccm인 O2 가스의 혼합 가스를 처리실(15) 내부에 도입하고, 상부 전극판(27)에, 예컨대, -300V의 직류 전력을 인가하고, 처리실(15) 내부에, 예컨대, 1000W의 플라즈마 생성용 고주파 전력을 인가하고, 서셉터(12)에, 예컨대, 7800W의 이온 인입용 고주파 전력을 인가해도 좋다.
여기서, 각 양이온(54)은 포토레지스트 막(45)도 강하게 스퍼터하지만, 포토레지스트 막(45)은 경화되어 있으므로 즉시는 소모되지 않고, 또한, 포토레지스트 막(45)이 소모해도, 포토레지스트 막(45) 밑에 형성된 BARC막(43), SiON막(42) 및 카본막(41)도 경화되어 있으므로, 이들의 막도 즉시 소모하지는 않는다. 이에 따라, SiO2막(40)에 관한 포토레지스트 막(45) 등의 선택비가 유지되어서 포토레지스트 막(45) 등은 소정의 기간에 걸쳐, 마스크막으로서의 기능을 유지할 수 있다. 그 결과, SiO2막(40)에 있어서 홀(44)에 대응한 장소에 홀(51)이 형성된다.
여기서, SiO2막(40)이 에칭되어서 홀(51)의 깊이가 커지면, 시스(52)에 의해 가속되어서 홀(51)에 진입한 양이온(54)이 홀(51)의 바닥부에 체류한다. 본 실시형태에 따른 에칭 처리 방법에서는, 체류하는 양이온(54)을 전기적으로 중화하기 위해서, 전자(53)을 홀(51)의 바닥부에 적극적으로 도입한다. 구체적으로는, 이온 인입용 고주파 전력 및 플라즈마 생성용 고주파 전력을 펄스파 형상으로 인가한다(대상막 에칭 스텝). 보다 구체적으로는, 이온 인입용 고주파 전력과 플라즈마 생성용 고주파 전력이 함께 인가되는 제 1 기간과, 이온 인입용 고주파 전력과 플라즈마 생성용 고주파 전력이 함께 인가되지 않는 제 2 기간이 소정의 주기로 교대로 반복되도록 제어한다. 바꾸어 말하면, 제 1 고주파 전원(18)으로부터의 플라즈마 생성용 고주파 전력을 변조시켜서 서셉터(12)에 인가하는 동시에, 제 2 고주파 전원(20)으로부터의 이온 인입용 고주파 전력을, 플라즈마 생성용 고주파 전력의 변조와 같은 타이밍으로 변조시켜서 서셉터(12)에 인가한다. 인가의 변조의 전형적인 예로서는, 도 13의 (a)에 나타내는 것과 같은 펄스 형상의 변조가 해당한다. 또, 도 13의 (a)에서는 대표적으로 이온 인입용 고주파 전력의 인가의 변조 상태를 나타내고 있다. 도 13의 (a)에서는 이온 인입용 고주파 전력이 인가되는 기간이 기간 A이며, 이온 인입용 고주파 전력이 인가되지 않는 기간이 기간 B이다. 이 전형예에서는, 이온 인입용 고주파 전력의 ON 및 OFF를 반복한다. 이 경우에 있어서의 이온 인입용 고주파 전력의 파형은 도 13의 (b)에 나타내게 된다.
도 8은 플라즈마 생성용 고주파 전력, 이온 인입용 고주파 전력 및 웨이퍼의 표면 근방을 흐르는 전류의 관계를 도시하는 도면이다. 도 8에 있어서, 가로축은 시간을 나타내고, 세로축은 전력값 또는 전류치를 나타낸다.
도 8에서는, 플라즈마 생성용 고주파 전력(55)과, 이온 인입용 고주파 전력(56)이 동기해서 펄스파 형상으로 인가될 때, 이온 인입용 고주파 전력(56) 및 플라즈마 생성용 고주파 전력(55)의 출력값이 0이 되고, 이온 인입용 고주파 전력(56) 및 플라즈마 생성용 고주파 전력(55)이 인가되지 않는 상태가 적극적으로 형성되어 있다.
이온 인입용 고주파 전력(56) 및 플라즈마 생성용 고주파 전력(55)이 인가되지 않게 되면, 도 7의 (b)에 도시하는 바와 같이 시스(52)가 소멸한다. 이때, 상부 전극판(27)으로의 부 전위의 직류 전력의 인가가 계속되고 있기 때문에, 상부 전극판(27)으로의 양이온의 입사에 의해 생성된 전자(53)가 상부 전극판(27)에 인가되고 있는 부의 직류 전압에 의해 가속되어, 시스(52)에 의해 방해받지 않고 홀(51)에 고속 진입하는 상태가 발생한다. 이에 따라, 홀(51)의 바닥부에 체류하는 양이온(54)은 전기적으로 중화된다.
여기서, 홀(51)의 바닥부에 도입되는 전자의 흐름은 웨이퍼의 표면 근방을 흐르는 전류로서 관측되지만, 도 8에 도시하는 바와 같이 웨이퍼(W)의 표면 근방을 흐르는 전류(57)은, 이온 인입용 고주파 전력(56) 및 플라즈마 생성용 고주파 전력(55)의 출력값이 0이 된 후, 근소한 시간, 구체적으로는 5㎲가 경과하고 나서 순간적으로 스파이크 형상으로 흐르고, 그 후, 급속하게 전류(57)의 전류치가 내려간다.
이온 인입용 고주파 전력(56) 등의 출력값이 0이 된 후, 5㎲가 경과하고 나서 전류(57)가 흐르는 것은, 이온 인입용 고주파 전력(56) 등의 출력값이 0이 된 후, 전자 온도가 충분히 저하해서 시스(52)가 소멸할 때까지 5㎲ 정도 요하기 때문이라고 생각된다. 한편，전류(57)가 일순간 흐르고, 그 후, 급속하게 전류(57)의 전류치가 내려가는 것은, 상부 전극판(27)으로부터 방출되는 전자(53)의 생성에 필요한 양이온 밀도의 급격한 저하에 의한 것이라고 생각된다. 따라서, 일정량의 전자(53)를 홀(51)의 바닥부에 도입해서 체류하는 양이온(54)을 전기적으로 중화하기 위해서는, 이온 인입용의 고주파 전력(56) 등의 출력값이 0이 되는 상태, 즉, 이온 인입용 고주파 전력(56) 등이 인가되지 않는 상태가 적어도 5㎲ 계속되면 된다.
그러므로, 펄스파 형상으로 인가되는 플라즈마 생성용 고주파 전력(55) 및 이온 인입용 고주파 전력에서는, 이온 인입용 고주파 전력(56) 등의 출력값이 0이 되는 상태를 길게 할 필요는 없다. 바꾸어 말하면, 플라즈마 생성용 고주파 전력(55) 및 이온 인입용 고주파 전력(56)의 듀티비를 높게 설정해도 좋다. 구체적으로는, 듀티비를 10%∼90% 중에서 설정하면 좋고, 바람직하게는, 50%∼90% 중에서 설정하면 좋다. 이 경우, 듀티비는 최고이어도 90%이므로, 이온 인입용 고주파 전력(56) 등이 인가되지 않는 상태를 확실하게 만들어낼 수 있고, 따라서, 홀(51)의 바닥부에 전자(53)를 확실하게 도입할 수 있다. 또한, 이온 인입용 고주파 전력(56) 등이 인가되지 않는 상태에서는 시스(52)가 소멸하기 때문에, 양이온(54)에 의한 스퍼터가 저하하고, SiO2막(40)의 에칭 효율이 저하하지만, 이 경우, 듀티비는 최저이어도 50%이므로, 시스(52)가 소멸하는 상태가 발생하는 것을 적당히 억제하고, SiO2막(40)의 에칭 효율이 저하하는 것을 방지할 수 있다. 또, 본 실시형태에 따른 에칭 처리 방법에서는, 듀티비가 70%로 설정된다.
또한, 플라즈마 생성용 고주파 전력(55) 및 이온 인입용 고주파 전력(56)의 펄스파의 주파수(펄스 주파수)가 높을수록 전자(53)가 홀(51)의 바닥부에 도입되는 빈도를 높일 수 있으므로, 해당 주파수는 높은 편이 바람직하다. 한편， 해당 주파수가 지나치게 높으면, 이온 인입용 고주파 전력(56) 등이 인가되지 않는 상태를 시스(52)가 소멸하기 위해서 필요한 시간 이상 유지할 수 없게 된다. 따라서, 플라즈마 생성용 고주파 전력(55) 및 이온 인입용 고주파 전력(56)의 펄스파의 주파수는, 1㎑∼50㎑ 범위이면 되고, 바람직하게는, 10㎑∼50㎑의 범위 내이면 좋다. 또, 본 실시형태에 따른 에칭 처리 방법에서는, 해당 펄스파의 주파수가 10㎑로 설정된다.
본 실시형태에 따른 에칭 처리 방법에서는, 이온 인입용 고주파 전력(56) 등이 인가되지 않는 상태에 있어서도, 상부 전극판(27)으로 부 전위의 직류 전력의 인가가 계속되고 있기 때문에, 상부 전극판(27)의 전위도 부(-)로 된다. 한편， 이온 인입용 고주파 전력(56)이 서셉터(12)에 인가되지 않으면, 웨이퍼(W)에 바이어스 전압이 거의 발생하지 않기 때문에, 웨이퍼(W) 근방의 전위는 거의 0이 된다. 따라서, 웨이퍼(W)와 상부 전극판(27)의 전위차의 절대값을 소정값 이상 확보할 수 있고, 해당 전위차는 전자(53)를 웨이퍼(W)를 향해서 끌어당기기 때문에, 전자(53)의 홀(51)의 바닥부로의 도입을 촉진할 수 있다. 또한, 상부 전극판(27)으로 부전위의 직류 전력의 인가를 계속하는 것에 의해, 상부 전극판(27)으로부터의 전자(53)의 방출을 계속할 수 있고, 그것에 의해, 처리실(15) 내부의 전자 밀도를 높일 수 있고, 이에 따라, 전자(53)가 홀(51)의 바닥부에 도입되는 확률을 향상시킬 수 있다.
또, 본 실시형태에 따른 에칭 처리 방법에서는, 전자(53)를 홀(51)의 바닥부에 도입할 때, 이온 인입용 고주파 전력(56) 등의 출력값을 0으로 했지만, 웨이퍼(W)와 상부 전극판(27)의 전위차의 절대값을 소정값 이상 확보할 수 있는 것이라면, 전자(53)를 웨이퍼(W)를 향해서 끌어당길 수 있으므로, 이온 인입용 고주파 전력(56) 등의 출력값을 반드시 0으로 할 필요는 없다. 예컨대, -300V의 직류 전력이 상부 전극판(27)에 인가되고 있을 경우, 웨이퍼(W)에 발생하는 바이어스 전압이 -300V보다도 높아지도록 이온 인입용 고주파 전력(56)의 값을 설정해도 좋다.
그 후, 플라즈마 생성용 고주파 전력(55) 및 이온 인입용 고주파 전력(56)의 펄스파 형상의 인가를 계속하고, 도 4의 (d)에 도시하는 바와 같이, 카본막(41)이 소모되어 없어지고, SiO2막(40)에서, 예컨대, 애스펙트비가 30 이상의 홀(51)이 형성되어, 해당 홀(51)의 바닥부에 실리콘부(39)가 노출하면, 본 실시형태에 따른 에칭 처리 방법을 종료한다.
본 실시형태에 따른 에칭 처리 방법에 의하면， 포토레지스트 막(45)에 형성된 홀(44)의 형상이 개량되므로, SiO2막(40)에 형성되는 홀(51)의 형상에 포토레지스트 막(45)에 형성된 홀(44)의 형상불량(비뚤어짐 등)이 반영되는 것을 방지할 수 있다.
또한, 전자(49)에 의해 포토레지스트 막(45) 등이 경화되므로, SiO2막(40)이 플라즈마에서 에칭될 때, 포토레지스트 막(45)이 조기에 소모되는 것을 방지할 수 있고, 그것에 의해, SiO2막(40)에 있어서 홀(51)을 확실하게 형성할 수 있다.
또한, SiO2막(40)이 플라즈마에 의해 에칭될 때, 부전위의 직류 전력이 상부 전극판(27)에 인가되는 동시에, 이온 인입용 고주파 전력(56)이 서셉터(12)에 펄스파 형상으로 인가되어서 이온 인입용 고주파 전력(56)이 서셉터(12)에 인가되지 않는 상태가 만들어지므로, 전자(53)를 대량으로 발생시킬 수 있는 동시에 웨이퍼(W) 표면 상의 시스(52)가 소멸하는 상태를 만들어낼 수 있고, 그것에 의해, 전자(53)를 SiO2막(40)에 형성되는 홀(51)의 바닥부에 확실하게 도입할 수 있다.
그 결과, 형성되는 홀(51)의 애스펙트비가 높아도 홀(51)의 측부가 부풀어 커지거나 홀(51)의 비뚤어짐이 생기는 것을 방지할 수 있다.
또한, 본 실시형태에 따른 에칭 처리 방법에서는, SiO2막(40)이 플라즈마에 의해 에칭될 때, 플라즈마 생성용 고주파 전력(55)도 펄스파 형상으로 인가되어서 플라즈마 생성용 고주파 전력(55)이 처리실(15) 내부에 인가되지 않는 상태가 만들어지므로, 그것에 의해, 시스(52)가 소멸하는 상태를 확실하게 만들어낼 수 있다.
또한, 본 실시형태에 따른 에칭 처리 방법에서는, 플라즈마 생성용 고주파 전력(55)과 이온 인입용 고주파 전력(56)이 동기되어서 펄스파 형상으로 인가되므로, 플라즈마 생성용 고주파 전력(55) 및 이온 인입용 고주파 전력(56)이 함께 인가되지 않는 상태를 만들어낼 수 있고, 그것에 의해, 시스(52)가 소멸하는 상태를 더욱 확실하게 만들어낼 수 있다.
그런데, 플라즈마 생성용 고주파 전력(55)과 이온 인입용 고주파 전력(56)이 계속적으로 공급되면(이하, "연속 인가의 경우"라고 함), 도 14의 (a)에 도시하는 바와 같이, 홀(51)의 영역(63)에 있어서 카본막(41)에 데포지션이 부착되어 돌출부(41a)가 형성되어서 폭(63)이 좁아지는 일이 있다.
한편, 본 실시형태와 같이 플라즈마 생성용 고주파 전력(55)과 이온 인입용 고주파 전력(56)이 동기되어 펄스파 형상으로 공급되면(이하, "펄스파 형상 인가의 경우"라고 함), 도 14의 (b)에 도시하는 바와 같이, 돌출부(41a)가 형성되지 않고, 폭(63)이 좁아지는 일이 없다.
본 발명자 등은 상술한 현상을 해명하기 위해서, 각종 검증을 실행한 바, 플라즈마 생성용 고주파 전력(55)과 이온 인입용 고주파 전력(56)을 동기해서 인가하느냐 아니냐에 따라, 플라즈마 생성시에 처리실(15) 내에 발생하는 전자 밀도나 전자 온도가 변화되는 것을 확인했다. 구체적으로는, 도 15에 도시하는 바와 같이, 연속 인가의 경우, 전자 밀도는 변화되는 일 없이 높은 값을 유지하는 것에 대해서, 펄스파 형상 인가의 경우, 전자 밀도는 이온 인입용 고주파 전력(56) 등이 인가되지 않을 때에 저하한다. 또한, 듀티비가 작아짐에 따라서 전자 밀도가 저하하는 시간이 길어지는 것을 확인했다. 또한, 도 16에 도시하는 바와 같이, 계속 공급의 경우, 전자 온도(보다 구체적으로는, 혼합 가스 중의 Ar 가스가 여기했을 때의 발광 강도)는 변화하는 일이 없이 거의 일정값을 유지하는 것에 대해서, 펄스파 형상 공급의 경우, 전자 온도는 일순 상승하지만, 계속 공급의 경우보다 낮아지는 시간이 길고, 그 시간은 듀티비가 작아짐에 따라서 길어지는 것을 확인했다. 즉, 시간에 관해서 평균적으로 생각하면, 펄스파 형상 공급의 경우의 전자 밀도나 전자 온도는, 계속 공급의 경우의 전자 밀도나 전자 온도에 비교해서 낮아지는 것을 확인했다.
전자 밀도나 전자 온도가 저하하면, 혼합 가스의 래디컬로의 해리가 진행되지 않고, 해리도가 저하한다. 해리도가 저하하면 래디컬의 부착 계수가 높아진다. 여기서, 래디컬의 부착 계수란, 래디컬이 어떤 층에 충돌했을 때의 해당 층으로의 부착의 용이도를 나타내는 지표이며, 부착 계수가 높아지면 래디컬은 어떤 층으로 용이하게 부착된다. 또, 해리도가 저하하면 래디컬의 부착 계수가 높아지는 것은, 해리도가 저하하는 것은 래디컬의 에너지가 낮은 것을 나타내고, 래디컬의 에너지가 낮으면 래디컬은 어떤 층과 수회 충돌한 것만으로 에너지를 잃고, 그 자리에 머무르기 쉬워지기 때문이라고 생각되었다.
즉, 계속 공급의 경우, 전자 밀도나 전자 온도가 높기 때문에, 해리도가 상승하는 한편, 부착 계수가 저하한다. 그 결과, 도 17의 (a)에 도시하는 바와 같이, 혼합 가스로부터 발생한 래디컬, 특히, CF계의 래디컬(64)은 카본막(41)의 표면에 충돌을 반복해도 에너지를 조금밖에 잃지 않기 때문에 카본막(41)의 표면에 부착될 일이 없고, 해당 래디컬(64)은 폭(63)까지 도달해서 처음으로 카본막(41)으로부터 튀어오르는 것만큼의 에너지를 잃고, 그대로, 폭(63) 근방의 카본막(41)에 데포지션으로서 부착된다. 이에 따라, 폭(63)이 좁아진다.
한편, 펄스파 형상 공급의 경우, 전자 밀도나 전자 온도가 낮기 때문에, 해리도가 저하하는 한편, 부착 계수가 높아진다. 그 결과, 도 17의 (b)에 도시하는 바와 같이, 혼합 가스로부터 발생한 CF계의 래디컬(64)은 카본막(41)의 표면에 충돌하면 쉽게 에너지를 잃고, 그대로 카본막(41)의 표면에 부착되기 때문에, 래디컬(64)이 폭(63)에 도달하는 일이 없고, 폭(63)이 좁아지는 일이 없다.
즉, 본 실시형태에 따른 에칭 처리 방법에서는, 플라즈마 생성용 고주파 전력(55)과 이온 인입용 고주파 전력(56)이 동기되어 펄스파 형상으로 공급되므로, 혼합 가스로부터 발생한 래디컬(64)의 부착 계수가 높아지고, 래디컬(64)은 폭(63)까지 도달하는 일 없이 카본막(41)의 표면에 부착된다. 그 결과, 폭(63)이 좁아지는 일이 없고, 양이온(54)이 원활하게 홀(51)에 도입될 수 있고, 또한, 양이온(54)이 돌출부(41a)와 충돌해서 진로가 변경되는 일이 없다. 이에 따라, 홀(51)의 측부에서 부풀어 커지거나 홀(51)의 비뚤어짐이 발생하는 것을 확실하게 방지할 수 있다.
래디컬(64)의 부착 계수가 높을수록 폭(63)이 좁아질 가능성이 낮아지기 때문에, 래디컬(64)의 부착 계수는 높은 것이 바람직하지만, 일반적으로, 높은 차원의 CF계 가스, 예컨대, C4F6 가스나 C4F8 가스 쪽이 저차원의 CF계 가스, 예컨대, CF2 가스나 CF4 가스보다 발생하는 CF계 래디컬의 부착 계수가 높아지므로, 혼합 가스에 있어서의 CF계 가스로서는, C4F6 가스나 C4F8 가스를 이용하는 것이 바람직하다. 또, C4F6 가스나 C4F8 가스의 부착 계수는 0.1∼0.01 정도이며, CF2 가스나 CF4 가스의 부착 계수는 0.01∼0.0001 정도이다.
또한, 펄스파 형상 공급의 경우, 듀티비가 낮을수록 전자 밀도나 전자 온도가 낮아져, CF계 래디컬의 부착 계수가 높아지므로, 듀티비는 낮은 편이 바람직하고, 예컨대, 70% 이하, 보다 바람직하게는, 50% 이하인 것이 좋다. 이에 따라, 폭(63)이 좁아질 가능성을 더욱 낮게 할 수 있다.
상술한 본 실시형태에 따른 에칭 처리 방법에서는, 플라즈마의 에칭에 의해 홀(51)을 형성할 때, C4F6 가스와, C4F8 가스와, CF4 가스와, Ar 가스 및 O2 가스의 혼합 가스를 처리실(15) 내부에 도입하고, 해당 혼합 가스로부터 플라즈마를 발생시켰지만, 희가스로서 Ar 가스 대신에 He(헬륨) 가스를 혼합해도 좋다.
Ar 가스의 양이온이 실리콘으로 이루어지는 상부 전극판(27)에 주입되면, 상부 전극판(27)은 2차전자를 방출하지만, He 가스의 양이온이 실리콘으로 이루어지는 상부 전극판(27)에 주입되면, 상부 전극판(27)은 보다 많은 2차전자를 방출한다. 구체적으로는, 실리콘의 He 양이온의 주입에 대한 2차전자 방출계수는 0.172이며, 실리콘의 Ar 양이온의 주입에 대한 2차전자 방출 계수는 0.024이다. 따라서, Ar 가스 대신에 He 가스를 혼합하는 것에 따라 상부 전극판(27)로부터 방출되는 2차전자의 양을 늘릴 수 있다. 그 결과, 홀(51)을 형성할 때, 이온 인입용 고주파 전력과 플라즈마 생성용 고주파 전력이 함께 인가되지 않는 제 2 기간에 있어서, 해당 홀(51)에 침입하는 전자(53)의 수를 늘릴 수 있고, 홀(51)의 바닥부에 체류하는 양이온(54)의 전기적 중화를 확실하게 실행할 수 있다.
He 가스가 여기되면, 그 전자 온도는 Ar 가스가 여기 되었을 때의 전자 온도보다 높아지는 것이 본 발명자 등에 의해 확인되어 있다. 따라서, 혼합 가스에 He 가스를 혼합하면 해리도가 매우 높아지고, 래디컬의 부착 계수가 대폭 저하한다.
래디컬의 부착 계수가 대폭 저하하면, 도 18에 도시하는 바와 같이 래디컬(65)은 카본막(41)의 표면에 충돌을 반복해도 에너지를 조금씩밖에 잃지 않기 때문에 카본막(41)의 표면에 부착될 일이 없고, 래디컬(65)은 폭(63)에 도달해도 아직 에너지를 잃지 않았기 때문에, 폭(63) 근방의 카본막(41)에 데포지션으로서 부착되는 일이 없고, 홀(51) 내로 바닥부를 향해서 진입한다. 그 후, 홀(51)의 측벽과 수회 정도 충돌을 반복해서 에너지를 잃고, 그대로, 홀(51)의 측벽에 데포지션으로서 부착되어 데포지션 박막(4lb)을 형성한다. 즉, 폭(63)이 좁아지는 일이 없기 때문, 양이온(54)이 돌출부(41a)와 충돌해서 진로가 변경되는 일이 없다.
또한, He 양이온은 Ar 양이온보다 질량이 훨씬 작기 때문에, 예컨대, 홀(51)의 측벽에 충돌해도 해당 측벽을 에칭하지 않는다.
그 결과, 홀(51)의 측부의 부풀어커짐이나 홀(51)의 비뚤어짐의 발생을 방지 할 수 있다.
(제 2 실시형태)
이하, 본 발명의 제 2 실시형태에 따른 에칭 처리 방법에 대해서 상세히 설명한다.
본 실시형태는, 그 구성 및 작용이 상술한 제 1 실시형태와 기본적으로 동일하므로, 중복한 구성 및 작용에 대해서는 설명을 생략하고, 이하에서는 다른 구성 및 작용에 관한 설명을 실행한다.
도 9는 본 실시형태에 따른 에칭 처리 방법에 의해 처리되는 웨이퍼의 일부의 구조를 개략적으로 나타내는 단면도이다.
도 9에서, 웨이퍼(Wa)는, 베이스부가 되는 실리콘부(39)와, 그 실리콘부(39) 상에 형성된，예컨대, 두께가 2600㎚의 SiO2막(40)(에칭 대상막)과, 해당 SiO2막(40) 상에 형성된 폴리실리콘 막(58)과, 해당 폴리실리콘 막(58) 상에 형성된 SiO2로 이루어지는 잔사(찌꺼기)막(59)을 구비한다. 폴리실리콘 막(58) 및 잔사막(59)은 SiO2막(40)을 노출시키는 홀(60)을 가진다. 잔사막(59)은 폴리실리콘 막(58)에 홀(60)을 형성할 때에 이용된 하드 마스크막으로서의 SiO2막의 잔사로 이루어진다. 또한, 폴리실리콘 막(58) 및 잔사막(59)은 모두 무기계의 막(무기막)이다.
도 10은 본 실시형태에 따른 에칭 처리 방법을 나타내는 공정도이다.
우선, 도 10의 (a)에 도시된 바와 같은 구조를 갖는 웨이퍼(Wa)를 챔버(11) 내부의 서셉터(12)에 탑재해서 정전척(23)에 흡착 유지시킨다.
계속해서, 챔버(11) 내부를 배기관(17)에 의해 압력을 줄여, 해당 내부 압력을 APC 밸브에 의해, 예컨대, 40mTorr(5.33Pa)로 설정하고, 유량이, 예컨대, 150sccm의 HBr 가스와, 유량이, 예컨대, 5sccm의 O2 가스와, 유량이, 예컨대, 7sccm의 NF3 가스의 혼합 가스를 샤워헤드(26)로부터 처리실(15) 내부에 도입하고, 상부 전극판(27)에 직류 전력을 인가하지 않고, 처리실(15) 내부에, 예컨대, 900W의 플라즈마 생성용 고주파 전력을 인가하고, 또한 서셉터(12)에, 예컨대, 150W의 이온 인입용 고주파 전력을 인가한다(패턴 형상 개량 스텝).
이때, 도 11의 (a)에 도시하는 바와 같이, 혼합 가스가 여기 되어서 플라즈마가 발생하는 동시에, 웨이퍼(Wa)의 표면 상에 시스(61)가 발생한다. 이 경우에도, 이온 인입용 고주파 전력의 출력값이 비교적 낮으므로, 생성되는 시스(61)는 얇고, 플라즈마 중의 양이온(62)을 그다지 가속하지 않는다. 따라서, 각 양이온(62)은 폴리실리콘 막(58)이나 잔사막(59)을 약하게 스퍼터한다. 이때, 홀(60)의 비뚤어짐의 대부분을 구성하는 홀(60)의 하부(60a)나 돌출형상부(60b)가 우선적으로 스퍼터되어 제거된다. 또한, 플라즈마 중의 래디컬도 하부(60a)나 돌출형상부(60b)와 우선적으로 화학반응해서 이들을 제거한다. 그 결과, 도 11의 (b)에 나타내는 것 같은 삐뚤어진 홀(60)의 형상이 개량되어, 도 11의 (c)에 나타내는 것과 같은 둥근 원형상에 근접한다.
상술한 홀(60)의 형상 개량시, 혼합 가스에, 상술한 HBr 가스나 NF3 가스가 아니라, 예컨대, CF4 가스, Cl2 등의 할로겐계의 가스 중 어느 하나를 혼합해도 좋고, 또한, 필요에 따라서 희가스, 예컨대, Ar 가스를 더욱 첨가해도 좋다.
또한, 챔버(11) 내부의 압력, 인가되는 플라즈마 생성용 고주파 전력 및 이온 인입용 고주파 전력의 출력값, 혼합 가스의 유량도 필요에 따라 변경해도 좋다. 예컨대, 챔버(11) 내부의 압력을 10mTorr(1.33Pa)로 설정하고, 상술한 혼합 가스 대신에, 유량이, 예컨대, 50sccm의 CF4 가스와, 유량이, 예컨대, 400sccm의 Ar 가스와, 유량이, 예컨대, 20sccm인 O2 가스의 혼합 가스를 처리실(15) 내부에 도입하고, 상부 전극판(27)에 직류 전력을 인가하지 않고, 처리실(15) 내부에, 예컨대, 250W의 플라즈마 생성용 고주파 전력을 인가하고, 또한 서셉터(12)에, 예컨대, 500W의 이온 인입용 고주파 전력을 인가해도 좋다.
또한, 필요에 따라서 상부 전극판(27)에 직류 전력을 인가해도 좋다. 이 경우, 처리실(15) 내부의 플라즈마에 있어서의 전자 밀도 분포가 개선되어, 홀(60)의 형상 개량을 웨이퍼(Wa)의 전 표면에 걸쳐서 거의 균일하게 실행할 수 있다.
계속해서, 홀(60)의 형상을 개량한 후, 도 10의 (b)에 도시하는 바와 같이, SiO2막(40)에 플라즈마 에칭에 의해 홀(51)을 형성한다. 이때의 처리 조건, 예컨대, 챔버(11) 내부의 압력, 혼합 가스의 종류, 혼합 가스를 구성하는 각종 가스의 혼합비, 상부 전극판(27)에 인가되는 직류 전력의 출력값, 플라즈마 생성용 고주파 전력의 출력값, 및 이온 인입용 고주파 전력의 출력값은 제 1 실시형태와 같고, 특히, 이온 인입용 고주파 전력 및 플라즈마 생성용 고주파 전력을 펄스파 형상으로 인가하는 것도, 그 주파수 및 듀티비를 포함해서 제 1 실시형태와 같다. 이에 따라, 홀(51)의 바닥부에 체류하는 양이온(54)을 전기적으로 중화하면서 홀(51)을 형성할 수 있다.
이때, 폴리실리콘 막(58)이나 잔사막(59)은 포토레지스트 막(45) 등보다 플라즈마에 의해 소모되기 어렵기 때문에, 폴리실리콘 막(58)이나 잔사막(59)을 경화시키지 않아도, 홀(51)의 형성시, 마스크막으로서 충분히 기재시킬 수 있다.
그 후, 도 10의 (c)에 도시하는 바와 같이, 폴리실리콘 막(58)이나 잔사막(59)이 소모되어 없어지고, SiO2막(40)에 홀(51)이 형성되고, 해당 홀(51)의 바닥부에 실리콘부(39)가 노출하면, 본 실시형태에 따른 에칭 처리 방법을 종료한다.
본 실시형태에 따른 에칭 처리 방법에 의하면，폴리실리콘 막(58)이나 잔사막(59)에 형성된 홀(60)의 형상이 개량되므로, SiO2막(40)에 형성되는 홀(51)의 형상에 폴리실리콘 막(58)이나 잔사막(59)에 형성된 홀(60)의 형상불량(비뚤어짐 등)이 반영되는 것을 방지할 수 있다.
또한, SiO2막(40)이 플라즈마에 의해서 에칭될 때, 부전위의 직류 전력이 상부 전극판(27)에 인가되는 동시에, 이온 인입용 고주파 전력(56)이 서셉터(12)에 펄스파 형상으로 인가되어서 이온 인입용 고주파 전력(56)이 서셉터(12)에 인가되지 않는 상태가 만들어지므로, 전자(53)를 SiO2막(40)에 형성되는 홀(51)의 바닥부에 확실하게 도입할 수 있다.
그 결과, 형성되는 홀(51)의 애스펙트비가 높아도 홀(51)의 측부에서의 부풀어커짐이나 커지기나 홀(51)의 비뚤어짐의 발생을 방지할 수 있다.
또한, 본 실시형태에 따른 에칭 처리 방법에서는, 플라즈마의 에칭에 의해 홀(51)을 형성할 때, 폴리실리콘 막(58)이나 잔사막(59)이 마스크 막으로서 이용되었는데, 이들 막은 플라즈마에 의해 에칭될 때의 소모량이 작다. 따라서, 폴리실리콘 막(58)이나 잔사막(59)을 경화시킬 필요가 없고, 그것에 의해, 에칭 처리 방법의 효율을 향상시킬 수 있다.
상술한 각 실시형태에 따른 에칭 처리 방법에서는, 플라즈마 생성용 고주파 전력과 이온 인입용 고주파 전력이 동기되어 펄스파 형상으로 인가되었는데, 웨이퍼(W)(Wa)의 표면 상의 시스가 소멸하는 상태를 만들어낼 수 있으면, 이들 고주파 전력은 반드시 동기되어 인가되지 않아도 좋다.
또한, 상술한 각 실시형태에 따른 에칭 처리 방법에서는, SiO2막(40)이 플라즈마에 의해서 에칭될 때, 이온 인입용 고주파 전력뿐만 아니라 플라즈마 생성용 고주파 전력도 펄스파 형상으로 인가되었지만, 웨이퍼(W)(Wa)의 표면 상의 시스가 소멸하는 상태를 만들어낼 수 있으면, 플라즈마 생성용 고주파 전력은 반드시 펄스파 형상으로 인가될 필요는 없다.
또한, 상술한 각 실시형태에 따른 에칭 처리 방법은 플라즈마의 에칭에 의해 SiO2막(40), 즉, 산화막에 홀이 형성될 경우에 적용되었지만, 플라즈마의 에칭에 의해 질화막, 예컨대, SiN막에 홀이 형성될 경우에 적용되어도 좋다.
상술한 각 실시형태에 따른 에칭 처리 방법은, 서셉터(12)에 플라즈마 생성용 고주파 전력 및 이온 인입용 고주파 전력이 인가되는 기판 처리 장치(10)에 적용되었지만, 각 실시형태에 따른 에칭 처리 방법은, 상부 전극판에 플라즈마 생성용 고주파 전력이 인가되고, 또한 서셉터에 이온 인입용 고주파 전력이 인가되는 기판 처리 장치에 적용되어도 좋다.
상술한 각 실시형태에 따른 에칭 처리 방법을 실행하는 기판 처리 장치가 플라즈마 에칭 처리를 실시하는 기판은, 반도체 디바이스용 웨이퍼에 한정되지 않고, LCD(Liquid Crystal Display) 등을 포함하는 FPD(Flat Panel Display) 등에 이용하는 각종 기판이나, 포토 마스크, CD 기판, 프린트 기판 등이어도 좋다.
이상, 본 발명에 대해서, 상기 각 실시형태를 이용하여 설명했지만, 본 발명은 상기 각 실시형태에 한정되는 것은 아니다.
본 발명의 목적은, 상술한 각 실시형태의 기능을 실현하는 소프트웨어의 프로그램을 기록한 기억 매체를, 컴퓨터 등에 공급하고, 컴퓨터의 CPU가 기억 매체에 저장된 프로그램을 판독해서 실행함으로써도 달성된다.
이 경우, 기억 매체로부터 판독된 프로그램 자체가 상술한 각 실시형태의 기능을 실현하는 것이 되고, 프로그램 및 그 프로그램을 기억한 기억 매체는 본 발명을 구성하게 된다.
또한, 프로그램을 공급하기 위한 기억 매체로서는, 예컨대, RAM, NV-RAM, 플로피(등록상표) 디스크, 하드 디스크, 광자기 디스크, CD-ROM, CD-R, CD-RW, DVD(DVD-ROM, DVD-RAM, DVD-RW, DVD+RW) 등의 광디스크, 자기 테이프, 비휘발성의 메모리 카드, 다른 ROM 등의 상기 프로그램을 기억할 수 있는 것이면 좋다. 혹은, 상기 프로그램은, 인터넷, 상용 네트워크, 혹은 LAN 등에 접속되는 도시하지 않은 다른 컴퓨터나 데이타베이스 등으로부터 다운로드함으로써 컴퓨터에 공급되어도 좋다.
또한, 컴퓨터의 CPU가 판독한 프로그램을 실행하는 것에 의해, 상기 각 실시형태의 기능이 실현될 뿐만 아니라, 그 프로그램의 지시에 근거해서, CPU 상에서 가동하고 있는 OS(오퍼레이팅 시스템) 등이 실제의 처리의 일부 또는 전부를 실행하고, 그 처리에 의해 상술한 각 실시형태의 기능이 실현될 경우도 포함된다.
또한, 기억 매체로부터 판독된 프로그램이, 컴퓨터에 삽입된 기능 확장 보드나 컴퓨터에 접속된 기능 확장 유닛에 갖춰지는 메모리에 기입된 후, 그 프로그램의 지시에 근거해서, 그 기능 확장 보드나 기능 확장 유닛에 구비되는 CPU 등이 실제의 처리의 일부 또는 전부를 실행하고, 그 처리에 의해 상술한 각 실시형태의 기능이 실현될 경우도 포함된다.
상기 프로그램의 형태는, 오브젝트 코드(object code), 인터프리터(interpreter)에 의해 실행되는 프로그램, OS에 공급되는 스크립트 데이터(script data) 등의 형태로 이루어져도 좋다.
W, Wa: 웨이퍼 10: 기판 처리 장치
12: 서셉터 15: 처리실
18: 제 1 고주파 전원 20: 제 2 고주파 전원
40: SiO2막 41: 카본 막
42: SiON막 43: BARC막
44, 51, 60: 홀 45: 포토레지스트 막
55: 플라즈마 생성용의 고주파 전력 56: 이온 인입용의 고주파 전력
58: 폴리실리콘 막 59: 잔사막

Claims (18)

  1. 내부에 플라즈마가 발생하는 처리실, 상기 처리실 내부에 배치된 탑재대, 상기 탑재대에 대향해서 상기 처리실 내부에 배치된 전극, 상기 처리실 내부에 제 1 고주파 전력을 인가하기 위한 제 1 고주파 전원, 상기 탑재대에 상기 제 1 고주파 전력보다도 주파수가 낮은 제 2 고주파 전력을 인가하기 위한 제 2 고주파 전원, 상기 전극에 부(-)전위의 직류 전력을 인가하기 위한 직류 전원을 구비하는 기판 처리 장치에서, 에칭 대상막과 상기 에칭 대상막 상에 형성되며 패턴이 형성되어 있는 마스크막을 가지고 또한 상기 탑재대에 탑재된 기판에 에칭 처리를 실시하는 에칭 처리 방법에 있어서,
    상기 마스크막을 이용하여 상기 에칭 대상막을 플라즈마로 에칭하는 대상막 에칭 스텝을 구비하고,
    상기 대상막 에칭 스텝에서는, 상기 부전위의 직류 전력을 상기 전극에 인가함과 아울러, 상기 제 2 고주파 전력을 상기 탑재대에 제 1 전력 레벨과 상기 제 1 전력 레벨보다 낮은 제 2 전력 레벨이 반복되는 펄스파 형상으로 인가하고,
    상기 제 2 고주파 전력이 상기 탑재대에 상기 제 2 전력 레벨로 인가되는 것은, 상기 제 2 고주파 전력이 상기 탑재대에 인가되지 않는 상태를 포함하며,
    상기 대상막 에칭 스텝에서는, 상기 부전위의 직류 전력이 상기 전극에 인가되어 있는 동안에 상기 제 2 고주파 전력이 상기 탑재대에 인가되지 않는 상태를 만들어 내는 것에 의해, 상기 기판의 표면 상에 발생하는 시스를 소멸시켜 상기 부전위의 직류 전력이 인가되는 상기 전극에서 발생하는 전자를 상기 에칭 대상막에 형성된 패턴으로 진입시키는
    에칭 처리 방법.
  2. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서는, 상기 제 1 고주파 전력도 펄스파 형상으로 인가해서 상기 제 1 고주파 전력이 상기 처리실 내부에 인가되지 않는 상태를 만들어내는
    에칭 처리 방법.
  3. 제 2 항에 있어서,
    상기 대상막 에칭 스텝에서는, 상기 제 1 고주파 전력과 상기 제 2 고주파 전력을 동기시켜서 펄스파 형상으로 인가하는
    에칭 처리 방법.
  4. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서 상기 기판에 발생하는 바이어스 전압의 전위보다 낮은 전위에서 상기 부전위의 직류 전력을 상기 전극에 인가하는
    에칭 처리 방법.
  5. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서는, 상기 제 2 고주파 전력을 상기 탑재대에 1㎑ 내지 50㎑ 중 어느 것인 주파수의 펄스파 형상으로 인가하는
    에칭 처리 방법.
  6. 제 5 항에 있어서,
    상기 주파수가 10㎑ 내지 50㎑ 중 어느 것인
    에칭 처리 방법.
  7. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서는, 펄스파 형상으로 인가되는 상기 제 2 고주파 전력의 듀티비가 10% 내지 90% 중 어느 것인
    에칭 처리 방법.
  8. 제 7 항에 있어서,
    상기 듀티비가 50% 내지 90% 중 어느 것인
    에칭 처리 방법.
  9. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서는, 상기 제 2 고주파 전력이 상기 탑재대에 인가되지 않는 상태를 적어도 5㎲ 동안 계속하는
    에칭 처리 방법.
  10. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서 상기 에칭 대상막에 형성되는 패턴의 애스펙트비는 30 이상인
    에칭 처리 방법.
  11. 제 1 항에 있어서,
    상기 마스크막은 유기막이며, 상기 대상막 에칭 스텝에 앞서서, 상기 마스크막에 전자를 접촉시켜서 상기 마스크막을 경화시키는 마스크막 경화 스텝을 더 구비하는
    에칭 처리 방법.
  12. 제 11 항에 있어서,
    상기 마스크막 경화 스텝에서는, 상기 부전위의 직류 전력을 상기 전극에 인가하는
    에칭 처리 방법.
  13. 제 12 항에 있어서,
    상기 마스크막 경화 스텝에서는, 상기 인가되는 부전위의 직류 전력의 전압은 -900V 이하인
    에칭 처리 방법.
  14. 제 11 항에 있어서,
    상기 마스크막 경화 스텝에서는, 퇴적성(depositive) 가스로부터 플라즈마를 생성시키는
    에칭 처리 방법.
  15. 제 1 항에 있어서,
    상기 마스크막은 무기막인
    에칭 처리 방법.
  16. 제 15 항에 있어서,
    상기 무기막은 적어도 폴리실리콘 막을 포함하는
    에칭 처리 방법.
  17. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서는, 적어도 헬륨 가스를 포함하는 혼합 가스로부터 플라즈마를 생성시키는
    에칭 처리 방법.
  18. 제 1 항에 있어서,
    상기 대상막 에칭 스텝에서, 상기 제 2 전력 레벨은 상기 제 2 고주파 전력이 인가되지 않는 상태인
    에칭 처리 방법.
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