KR101814824B1 - 칩 패키지 부재 제조 방법 및 그 칩 패키지 부재 - Google Patents

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Abstract

본 발명은 칩 패키지 부재 제조 방법 및 그 칩 패키지 부재를 개시한다. 상기 칩 패키지 부재 제조 방법은 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)으로 이루어진 절연층의 일 면상에 접착층을 형성하고, 상기 절연층 다른 면을 플라즈마(Plasma) 처리하며, 상기 접착층 상에 회로패턴층을 형성하는 것을 포함한다. 본 발명은 PET의 열적 특성을 보완한 PEN을 적용하여 생산 원가를 낮출수 있다. 즉 본 발명은 가격이 비싼 폴리이미드 대신에 PEN을 이용하여 스마트 IC 베이스 기재를 형성하고 있기 때문에, 스마트 IC 칩 패키지의 제조 비용을 감소시킬 수 있다.

Description

칩 패키지 부재 제조 방법 및 그 칩 패키지 부재{METHOD OF MANUFACTURING CHIP PACKAGE MEMBER AND THE CHIP PACKAGE MEMBER}
본 발명은 칩 패키지 부재 제조 방법 및 그 칩 패키지 부재에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩 방식이나 플립 칩 본딩 방식(Flip Chip Bonding Type) 등을 통해 기판 상에 본딩되어 스마트 IC 칩 패키지가 형성된다.
도 1은 와이어 본딩 방식을 이용한 스마트 IC 칩 패키지의 단면도를 나타내며, 도 2는 도 1의 스마트 IC 칩 패키지의 정면 및 이면을 찍은 사진들이다
도 1을 참조하면, 일반적인 스마트 IC 칩 패키지는 비아홀이 형성된 절연층(10), 상기 절연층(10)의 일면에 형성된 회로패턴층(20), 회로패턴층(20) 중 상기 비아홀에 의해 노출된 부분에 실장된 IC 칩(30)을 포함하여 이루어진다.
IC 칩(30)은 와이어(40)에 의해 회로패턴층(20)에 전기적으로 접속된다. IC 칩(30)과 와이어(40)는 에폭시 수지(Epoxy Resin) 등으로 이루어진 몰딩부(50)에 의해 몰딩되며, 이러한 몰딩부(50)는 도 1에 도시된 바와 같이, 절연층(10) 상에 형성된다.
스마트 IC 칩 패키지의 정면을 찍은 사진은 도 2(a)에 도시되어 있고, 스마트 IC 칩 패키지의 이면을 찍은 사진은 도 2(b)에 도시되어 있다. 스마트 IC 칩 패키지의 정면은 콘택 영역측에서 바라본 면이며, 스마트 IC 칩 패키지의 이면은 본딩영역측에서 바라본 면이다.
이러한 기존 스마트 IC 칩 패키지에서, 절연층(10)은 기존 글래스 에폭시(Glass Epoxy) 또는 폴리이미드(Polyimide, 이하 P.I라고 함)을 이용하여 형성될 수 있다. 특히, 폴리이미드 기재(Polyimide base)는 내약품성 및 열적 특성(thermal characteristics)이 우수하다.
하지만, 폴리이미드 기재의 가격이 고가이기 때문에, 스마트 IC 칩 패키지의 제조 비용이 고가인 문제점이 발생하였다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은, 기존의 폴리이미드 기재 대신 저가의 PEN을 이용하여 칩 패키지 부재를 제조하는 방법 및 그 칩 패키지 부재를 제공하는데 있다.
전술한 문제를 해결하기 위한 본 발명의 일 실시예에 따른 칩 패키지 부재 제조 방법은, 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)으로 이루어진 절연층의 일 면상에 접착층을 형성하고, 상기 절연층 다른 면을 플라즈마(Plasma) 처리하며, 상기 접착층 상에 회로패턴층을 형성하는 것을 포함한다.
상기 칩 패키지 부재 제조 방법은 상기 플라즈마 처리는 아르곤 플라즈마를 이용하여 수행되는 것을 더 포함할 수 있다.
상기 칩 패키지 부재 제조 방법은, 상기 칩 패키지 부재를 도금하는 것을 더 포함할 수 있다.
상기 도금하는 것은 상기 회로패턴층의 양 면 중 상기 접착층에 접하는 일 면에 니켈을 이용하여 도금하는 것을 포함할 수 있다.
상기 도금하는 것은 상기 회로패턴층의 다른 면에 금을 이용하여 도금하는 것을 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 칩 패키지 부재는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)으로 이루어진 절연층; 상기 절연층 일 면 상에 접착된 접착층; 상기 접착층 상에 형성된 회로패턴층을 포함한다.
상기 절연층의 다른 면에 요철이 형성될 수 있다.
상기 칩 패키지 부재는 상기 회로패턴층의 상기 접착층에 접하는 일 면에 형성된 도금층을 더 포함할 수 있다.
상기 도금층은 니켈을 이용하여 형성될 수 있다.
상기 칩 패키지 부재는 상기 회로패턴층의 다른 면에 형성된 다른 도금층을 더 포함할 수 있다.
상기 다른 도금층은 금(Au)을 이용하여 형성될 수 있다.
본 발명은 PET의 열적 특성을 보완한 PEN을 적용하여 생산 원가를 낮출수 있다. 즉 본 발명은 가격이 비싼 폴리이미드 대신에 PEN을 이용하여 스마트 IC 베이스 기재를 형성하고 있기 때문에, 스마트 IC 칩 패키지의 제조 비용을 감소시킬 수 있다.
도 1은 와이어 본딩 방식을 이용한 스마트 IC 칩 패키지의 단면도를 나타낸다.
도 2는 도 1의 스마트 IC 칩 패키지의 정면 및 이면을 찍은 사진들이다.
도 3은 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
도 4는 다양한 절연재를 이용한 스마트 IC 칩 패키지를 나타낸 사진들이다.
이하에서는 첨부한 도면을 참조하여 바람직한 실시형태들에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 3은 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
도 3에는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재를 제조하는 공정이 나타나 있다. 본 발명은 폴리이미드 기재의 절연층을 기준으로 세팅된 공정에 PEN 기재를 이용하여 칩 패키지 부재를 제조하기 위해 PEN 특성에 맞는 공정 조건을 제공한다. 또한, 칩 패키지 부재 제조 공정은 TCP(Tape Carrier Package) 공법을 사용한다.
도 3을 참조하면, 먼저, 절연층(110)을 마련하고, 절연층(110)의 일 면 상에 접착제를 도포하여 접착층(120)을 형성한다(S10). 절연층(110)은 본 발명의 바람직한 실시예에 따라, 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, 이하 PEN이라 함)로 형성된다.
본 발명은 절연층(110)으로서 PEN 기재를 사용하는데, 상기 PEN의 물리적 특성은 다른 절연재와 비교하여 다음 표 1과 같다.
항목 PEN PET PI
절연파괴전압(kV/mm) 300 280 280
유전율 at 25℃
60 Hz 3.0 3.2 3.3
1 kHz 2.9 3.1 3.3
16 GHz 2.9 3.0
Tan5 at 25℃
60 Hz 0.003 0.002 0.001
1 kHz 0.005 0.006 0.002
16 GHz 0.005 0.008
표면저항률 at 25℃ 1011Ω 2 5 65
체적저항률 at 25℃ 1017Ωcm 10 7 45
또한, 접착층을 형성하는 물질로서는 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 특히 에폭시 수지나 폴리이미드 수지를 사용 하는 것이 바람직하다. 이들 접착층 형성 물질에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 또한, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다. 다만, 이는 하나의 예시일 뿐이며 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 접착성을 갖는 수지로 본 발명의 접착층을 형성할 수 있다고 할 것이다.
특히 본 발명에 따라 접착층은 일본 Cu Lamination 용 접착제(Adhesive) 대신 국내 이녹스 社 접착제 또는 본딩 시트(Bonding Sheet)를 사용하여 형성될 수 있다.
이어서, 상기 절연층(110)의 기판에 본딩되는 다른 면을 플라즈마(Plasma) 처리하여 절연층(110)의 다른 면에 거칠기를 증가시킨다(S20). 다시 말해, 즉, 몰딩 수지다 도포될 면을 거칠기 처리하여 요철을 형성한다. 거칠기는 조도라고도 한다.
상기 조도 처리는 절연층(110)의 스마트 IC 칩 패키지의 기판에 본딩되는 일 면 즉, 몰딩 수지로 도포되는 면을 공지된 플라즈마 가스들중 아르곤 가스(Ar Gas)를 이용하여 플라즈마 처리함으로써 수행된다.
구체적으로, 플라즈마 처리는 절연층(110)을 플라즈마 가스를 이온화시켜 전자, 중성자 및 양자로 구성된 플라즈마를 형성하고 이온화된 플라즈마를 절연층(110)에 노출시킴으로써 수행된다. 플라즈마는 수소, 산소 및 아르곤 플라즈마를 포함한다. 본 발명은 복수개의 플라즈마 가스 중에서 아르곤 가스를 이용하여 절연층(110)을 플라즈마 처리한다.
아르곤 플라즈마(230)를 절연층(110)의 몰딩 수지가 도포되는 면에 노출시키면, 아르곤 플라즈마(230)는 절연층(110)의 몰딩 수지가 도포되는 면 상에 존재하는 탄소에 결합되면서 절연층(110)의 몰딩 수지가 도포되는 면에 그대로 붙어있게 된다. 그에 따라, 절연층(110)의 몰딩 수지가 도포되는 면의 거칠기(Roughness)를 증가시킨다.
그에 따라, 상기 거칠기가 향상된 면에 몰딩 수지를 도포하면 몰딩 수지는 절연층(110)으로부터 잘 벗겨지지 않는다. 이러한 절연층(110)으로부터 몰딩 수지가 벗겨지지 않은 힘을 “박리 강도(Peel Strength)”라고 한다. 아래 표 2는 플라즈마 처리 강도에 따른 박리 강도를 나타낸다.
플라즈마 처리 강도(PLASMA POWER) 박리 강도(Peel Strength)(kgf/츠)
플라즈마 없음 0.02
2500 W 1.47
3000 W 1.43
3500 W 1.51
4000 W 1.57
상기 표 2에 나타난 바와 같이, 플라즈마 처리 강도가 클수록 실질적으로 박리 강도가 높아진다. 즉, 플라즈마 처리 강도가 증가할수록 절연층(110)의 거칠기가 증가한다.
절연층(110)을 플라즈마 처리한 후 절연층(110)에 비아홀들(130)을 형성한다(S30). 절연층(110)을 관통하여 형성된 비아홀들은 광소자, 즉 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 바이홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다.
이어서, 금속층(140)을 접착층(120) 상에 형성한다(S40). 상기 금속층(220)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(142)을 형성한다(S50).
여기에서, 회로패턴층(142)의 상부 면은 콘택 영역(contact area)이 된다. 그리고, 회로패턴층(142)의 절연층(110)에 접하는 면과 절연층(110)의 몰딩 수지가 도포되는 면은 칩 패키지의 기판에 본딩되며, 그에 따라 본딩 영역(bonding area)이 된다.
이어서, 칩 패키지 부재를 도금하는 공정을 수행한다(S60). 여기에서, 도금은 전해 도금인 것이 바람직하다. 구체적으로 설명하면, 회로패턴층(142)의 콘택 영역 상에 금(Au)을 이용하여 도금하여 도금층(154)를 형성한다. 또한, 절연층(110)의 비아홀(130)에 의해 노출된 회로패턴층(142)의 부분 즉, 회로패턴층(142)의 접착층(120)에 접하는 면에는 니켈(Ni)을 이용하여 도금하여 도금층(152)를 형성한다.
이 경우, 절연층(110)은 절연 재료로 이루어 지므로, 절연층(110)에 대해 도금이 수행되더라도 절연층(110) 상에는 원칙적으로 도금이 이루어지지 않는다.
이어서, 절연층(110)에 대해 몰딩 수지를 도포함으로써 몰딩부를 형성하는데, 절연층(110)의 몰딩 수지가 도포되는 면은 아르곤 플라즈마 처리에 의해 증가된 거칠기를 가진다.
그에 따라, 절연층(110)에 대해 몰딩 수지가 도포되면, 절연층(110)과 몰딩부가 박리되기 어렵게 된다. 그에 따라, 절연층(110)과 몰딩부 사이의 접착력(adhesion power)이 상승하게 된다. 이와 같이 생성된 칩 패키지 부재는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)으로 이루어진 절연층(110), 상기 절연층 일 면 상에 접착된 접착층(120), 및 상기 접착층 상에 형성된 회로패턴층(142)을 포함한다.
도 4는 다양한 절연재를 이용한 스마트 IC 칩 패키지를 나타낸 사진들로서, 도 4(a)는 종래 폴리이미드를 사용한 스마트 IC 칩 패키지를 찍은 사진을 나타낸 도면이고, 도 4(b)는 본 발명에 따라 PEN를 사용한 스마트 IC 칩 패키지을 찍은 사진을 나타낸 도면이다.
본 발명은 PET의 열적 특성을 보완한 PEN을 적용하여 생산 원가를 낮출수 있다. 즉 본 발명은 가격이 비싼 폴리이미드 대신에 PEN을 이용하여 스마트 IC 베이스 기재를 형성하고 있기 때문에, 스마트 IC 칩 패키지의 제조 비용을 감소시킬 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 절연층 120: 접착층
142: 회로패턴층 152,154: 도금층

Claims (11)

  1. 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)으로 이루어진 절연층의 하면에 접착층을 형성하고
    상기 절연층의 상면을 플라즈마(Plasma) 처리하여 상기 절연층의 상면에 요철을 형성하며,
    상기 절연층의 상면과 상기 접착층의 하면을 관통하는 관통 홀을 형성하고,
    상기 접착층의 하면에 상기 관통 홀의 하부 영역을 덮는 회로패턴층을 형성하며,
    상기 형성된 회로패턴층의 하면에 제 1 도금층을 형성하고,
    상기 관통홀을 통해 노출되는 상기 회로패턴층의 상면에 상기 절연층의 상면보다 낮게 위치하는 제 2 도금층을 형성하며,
    상기 절연층의 상면에 몰딩 수지를 도포하여 몰딩부를 형성하는 것을 포함하며,
    상기 절연층의 상면은,
    상기 몰딩부와 직접 접촉하는 면이며,
    상기 요철은,
    상기 몰딩부와 직접 접촉하는 상기 절연층의 상면에만 형성되는 것을 포함하는 칩 패키지 부재 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마 처리는 아르곤 플라즈마를 이용하여 수행되는 것을 더 포함하는 칩 패키지 부재 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제 2 도금층은,
    니켈을 포함하는 도금층인 칩 패키지 부재 제조 방법.
  5. 제4항에 있어서,
    상기 제 1 도금층은, 금을 포함하는 도금층인 패키지 부재 제조 방법.
  6. 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)으로 이루어지며, 상면에 요철이 형성된 절연층;
    상기 절연층의 하면에 접착된 접착층;
    상기 절연층의 상면과 상기 접착층의 하면을 관통하는 관통 홀;
    상기 접착층의 하면에 상기 관통 홀의 하부를 덮으며 배치되는 회로패턴층;
    상기 회로 패턴층의 하면에 배치된 제 1 도금층;
    상기 관통 홀을 통해 노출되는 상기 회로패턴층의 상면에 배치되고, 상기 절연층의 상면보다 낮게 위치하는 제 2 도금층; 및,
    상기 절연층의 상면에 배치되는 몰딩부를 포함하고,
    상기 절연층의 상면은,
    상기 몰딩부와 직접 접촉하는 면이며,
    상기 요철은,
    상기 몰딩부와 직접 접촉하는 상기 절연층의 상면에만 형성되는 칩 패키지 부재.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서,
    상기 제 2 도금층은 니켈을 이용하여 형성되는 칩 패키지 부재.
  10. 삭제
  11. 제9항에 있어서,
    상기 제 1 도금층은, 금(Au)을 이용하여 형성되는 칩 패키지 부재.
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