KR101812987B1 - 적층된 콘택 레벨들을 구비하는 집적 회로 장치를 위한 마스크들의 개수를 감소시키는 방법 및 집적 회로 장치를 위한 마스크들의 세트 - Google Patents

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Abstract

3차원 적층 집적 회로 장치는 인터커넥트 영역에서 콘택 레벨들의 적층부를 구비한다. 본 발명의 예시적인 실시예들에 따르면, 콘택 레벨들의 적층부에서 인터커넥트 콘택 영역들의 2N개까지의 층들을 생성하는데 N개의 식각 마스크들의 세트만이 필요하다. 다른 예시적인 실시예들에 따르면, 각각의 마스크 순서 번호 x에 대해서, 2x-1개의 콘택 레벨들이 식각되고, 하나의 마스크에 대해서 x=1, 다른 마스크에 대해서 x=2, 계속해서 x=n까지 지정된 x는 상기 마스크들의 순서 번호이다. 상기 콘택 레벨들에서 랜딩 영역들과 정렬되는 인터커넥트 콘택 영역들을 생성하는 방법이 개시된다.

Description

적층된 콘택 레벨들을 구비하는 집적 회로 장치를 위한 마스크들의 개수를 감소시키는 방법 및 집적 회로 장치를 위한 마스크들의 세트{METHOD OF REDUCING NUMBER OF MASKS FOR IC DEVICE WITH STACKED CONTACT LEVELS AND A SET OF MASKS FOR IC DEVICE}
본 발명은 일반적으로 고밀도 집적 회로 장치들에 관한 것으로서, 보다 상세하게는 다층 3차원 적층 구조의 장치들을 위한 인터커넥트 구조물(interconnect structure)들에 관한 것이다.
본 출원은 2011년 1월 19일에 미국 특허청에 출원된 미국 특허 출원 제61/434,086호를 우선권으로 하는 출원이다.
고밀도 메모리 장치들의 제조에 있어서, 집적 회로 상의 단위 면적당 데이터의 양은 중요한 요소가 될 수 있다. 따라서, 상기 메모리 장치들의 임계 치수(critical dimension)들이 리소그래피 기술 한계들에 다가갈수록, 더 높은 저장 밀도와 단위 비트당 더 낮은 가격을 달성하기 위해서, 메모리 셀들의 복수의 레벨로 적층하는 기술들이 제안되어 왔다.
예를 들어, 박막 트랜지스터 기술들은 Lai 등의 논문("A Multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory", IEEE Int'l Electron Devices Meeting 2006)과 Jung 등의 논문("Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si layers on ILD and TANOS Structure for Beyond 30nm Node", IEEE Int'l Electron Devices Meeting 2006)에서 전하트래핑 메모리에 적용되어 왔다.
또한, 크로스-포인트 어레이 기술들은 Johnson 등의 논문("512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells", IEEE J. of Solid-State Circuits 2003)에서 안티-퓨즈 메모리에 적용되어 왔다. 또한, Cleeves등에 허여된 미국 특허 제7,081,377호(발명의 명칭:"Three-Dimensional Memory")가 참고 될 수 있다.
전하 트래핑 메모리 기술에서 수직 낸드 셀들을 제시하는 다른 구조는 Kim 등의 논문("Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE", 2008 Symposium on VLSI Technology Digest of Technical Papers)에 설명되어 있다.
3차원 적층 메모리 장치들에서, 도전성 인터커넥트들은 더 높은 레벨을 통과해서, 더 낮은 레벨의 메모리 셀들을 디코딩 회로 등에 연결시키는데 이용된다. 상기 인터커넥트들을 구현하는 비용은 필요한 리소그래피 단계들의 개수에 따라 증가한다. 리소그래피 단계들의 개수를 줄이는 하나의 방법이 Tanaka 등의 논문("Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory", 2007 Symposium on VLSI Technology Digest of Technical Papers)에 설명되어 있다.
그러나, 종래의 3차원 적층 메모리 장치들의 단점 중에 하나는 일반적으로 각각의 콘택 레벨에 대해서 별개의 마스크가 사용된다는 것이다. 따라서, 예를 들어, 만일 20개의 콘택 레벨들이 있다면, 20개의 다른 마스크들이 일반적으로 필요하고, 각각의 콘택 레벨은 레벨을 위한 마스크의 형성과 레벨을 위한 식각 단계를 필요로 한다.
본 발명의 예시적인 실시예들에 따르면, 2N개의 콘택 레벨들에서 랜딩 영역으로 액세스를 제공하는데 오직 N개의 마스크들만이 필요하다.
본 발명의 예시적인 실시예들에 따르면, 순서 번호 x의 식각 마스크에 대해서 2x-1개의 콘택 레벨들이 식각된다.
인터커넥트 영역에서 콘택 레벨들의 적층부를 구비하는 3차원 적층 집적 회로 장치에 사용되는 방법의 실시예에 있어서, 상기 콘택 레벨들에서 랜딩 영역들과 정렬되고, 상기 랜딩 영역들을 노출시키는 인터커넥트 콘택 영역들을 생성하는데 사용된다. 상기 콘택 레벨들의 상기 적층부에서 인터커넥트 콘택 영역들의 2N개까지의 층들을 생성하기 위해서 N개의 식각 마스트 세트가 사용된다. 각각의 마스크는 마스크와 식각 영역을 구비한다. N은 적어도 2 이상인 정수이다. 하나의 마스크에 x=1, 다른 마스크에 x=2, 계속해서 x=n까지 지정된 x는 순서 번호이다. 상기 인터커넥트 영역에서 콘택 레벨들의 상기 적층부 위에 놓인 임의의 상부층의 적어도 일부분이 제거된다. 상기 인터커넥트 영역은 상기 마스크들을 선택된 순서대로 사용하여 N번 식각된다. 이에 따라 표면막으로부터 각각의 콘택 레벨로 연장되는 콘택 개구들을 생성한다. 상기 콘택 개구들은 상기 2N개의 콘택 레벨들 각각에서 랜딩 영역들과 정렬되고 상기 랜딩 영역들에 대한 액세스를 제공한다. 순서 번호 x의 각각의 마스크에 대한 상기 식각 단계 동안 2x-1개의 콘택 레벨들이 식각된다. 전기적 도전체들이 이후 상기 콘택 개구들을 관통하여 형성되어, 상기 콘택 레벨들에서 상기 랜딩 영역들에 접촉한다. 예시적인 실시예들은 아래의 단계들을 포함한다. 상기 개구들 상에 충진 물질을 적용하여 비아(via) 패턴 표면을 정의한다. 비아들은 상기 충진 물질을 관통하여 개방되어 각각의 콘택 레벨에서 상기 랜딩 영역들을 노출시킨다. 예시적인 실시예들에 있어서, 상기 액세싱 단계는 적어도 4이상인 N개의 마스크들에 의해서 수행된다. 예시적인 실시예들에 있어서, 상기 제거 단계는 상기 인터커넥트 영역을 노출시키는 추가적인 마스크를 이용하여 수행되지만, 다른 예시적인 실시예들에 따르면 상기 제거 단계는 상기 인터커넥트 영역에서 블랭킷(blanket) 식각 단계를 사용하여 수행된다. 예시적인 실시예들에서 측벽 물질은 상기 N개의 식각 마스크들 중에서 하나로 기능한다.
다른 예시적인 실시예에 있어서, 3차원 적층 집적 회로 장치를 위한 인터커넥트 영역의 콘택 레벨들의 적층부에서 랜딩 영역들에 전기적으로 연결하는 방법이 제공된다. 상기 집적 회로 장치는 인터커넥트 영역을 포함하는 형태이고, 상기 인터커넥트 영역은 상부층과 상부층 하부에 적어도 제1, 제2, 제3 및 제4 콘택 레벨들의 적층부를 구비한다. 적어도 제1 및 제2 개구들이 상기 상부층에 형성되고, 각각의 개구는 제1 콘택 레벨의 표면 부분을 노출시키고, 제1 및 제2 개구들은 상부층 측벽들에 의해서 부분적으로 접한다. 측벽 물질이 각각의 제1 및 제2 개구들의 상기 측벽들과 각각의 상기 표면 부분들의 제1 부분 상에 증착되지만, 상기 표면 부분들의 제2 부분 상에는 측벽 물질을 증착하지 않고 남겨둔다. 상기 제1 및 제2 개구들은 상기 표면 부분들의 상기 제2 부분들을 관통하여 연장되어서 각각의 상기 제1 및 제2 개구들에 대해서 상기 제2 콘택 레벨의 표면을 노출시킨다. 각각의 개구에서 상기 측벽 물질의 적어도 일부가 제거되어서 각각의 개구에서 상기 표면 부분의 상기 제1 부분의 적어도 일부를 노출시켜서, 상기 제2 개구들에서 인터커넥트 콘택 영역들을 형성한다. 상기 제2 개구에서 상기 인터커넥트 콘택 영역들은 상기 제1 및 제2 콘택 레벨들에서 랜딩 영역들과 정렬된다. 상기 제1 개구는 (1) 상기 상부 표면 부분의 상기 노출된 제1 부분으로부터 상기 제1 및 제2 콘택 레벨들을 관통해서 연장되어 제3 콘택 레벨의 상기 상부 표면을 노출시키고, (2) 상기 제2 콘택 레벨의 상기 노출된 상부 표면 부분으로부터 상기 제2 및 제3 콘택 레벨들을 관통해서 연장되어 제4 콘택 레벨의 상기 상부 표면을 노출시킨다. 이에 따라, 상기 제3 및 제4 콘택 레벨들의 랜딩 영역들과 정렬되는 상기 제1 개구에서 인터커넥트 콘택 영역들을 형성한다. 전기적 도전체들이 상기 제1, 제2, 제3 및 제4 콘택 레벨들에서 상기 랜딩 영역들로 형성된다. 예시적인 실시예들에 있어서, 상기 전기적 도전체들 형성하는 단계는, 비아 패턴 표면을 정의하는 상기 개구들 상에 충진 물질을 적용하는 단계, 상기 충진 물질을 관통하는 비아들을 개방하여 각각의 콘택 레벨에서 상기 랜딩 영역들을 노출시키는 단계, 상기 비아들 내에 전도성 물질을 증착하는 단계 등을 포함한다.
예시적인 실시예에 있어서, 마스크들의 세트는 3차원 적층 집적 회로 장치를 위한 인터커넥트 영역의 콘택 레벨들의 적층부에서 랜딩 영역들과 정렬되는 인터커넥트 콘택 영역들을 생성하는데 사용되고, 콘택 레벨들의 상기 적층부는 상부층에 의해서 커버된다. N개의 식각 마스크들의 세트의 각각의 마스크는 마스크와 식각 영역들을 포함하고, 상기 식각 영역들은 3차원 적층 집적 회로 장치의 인터커넥트 영역의 2N-1개까지의 콘택 레벨들의 랜딩 영역들과 정렬되는 상기 인터커넥트 콘택 영역들을 생성하는데 사용된다. N은 적어도 3 이상의 정수이다. 하나의 마스크에 x=1, 다른 마스크에 x=2, 계속해서 x=n까지 지정된 x는 순서 번호이다. 예시적인 실시예들에 있어서, 측벽 물질은 N개의 식각 마스크들 중에 하나로 기능한다. 예시적인 실시예들에 있어서, 상기 식각 마스크들은 적어도 하나 이상의 상기 식각 마스크들 상에 더미 마스크 영역을 포함한다. 예시적인 실시들에 있어서, 상기 식각 마스크들은 적어도 몇 개의 상기 식각 마스크들 상에 대응되는 위치들에 있는 더미 마스크 영역들을 포함한다. 예시적인 실시들에 있어서, 상기 식각 마스크들은 각각의 상기 식각 마스크들 상에 대응되는 위치들에 있는 적어도 하나의 더미 마스크 영역들을 포함한다. 예시적인 실시들에 있어서, N은 4 이상이다.
다른 예시적인 실시들에 있어서, 마스크들의 세트는 3차원 적층 집적 회로 장치를 위한 인터커넥트 영역의 콘택 레벨들의 적층부에 있는 랜딩 영역들과 정렬되는 인터커넥트 콘택 영역들을 생성하는데 사용된다. N개의 식각 마스크들의 세트의 각각의 마스크는 마스크와 식각 영역들을 포함하고, 상기 식각 영역들은 3차원 적층 집적 회로 장치의 인터커넥트 영역의 2N개까지의 콘택 레벨들의 랜딩 영역들과 정렬되는 상기 인터커넥트 콘택 영역들을 생성하는데 사용된다. N은 적어도 2 이상인 정수이다. 하나의 마스크에 x=1, 다른 마스크에 x=2, 계속해서 x=n까지 지정된 x는 순서 번호이다.
본 발명의 다른 측면들과 이점들이 아래의 상기 도면들과 상기 상세한 설명, 및 특허 청구 범위에서 인식될 수 있을 것이다.
본 발명에 따른 인터커넥트 구조물을 구현하기 위한 기술은 종래 기술과 비교하여 복수의 레벨들에 콘택들을 형성하는데 필요한 영역 또는 면적을 크게 감소시킨다. 그 결과, 다양한 레벨들에서 더 많은 공간이 메모리 회로들을 구현하는데 사용될 수 있다. 이에 따라, 종래 기술과 비교하여 더 높은 메모리 밀도와 비트당 보다 낮은 가격의 구현이 가능하다.
도 1 내지 도 16과 그와 관련된 설명들은 2009년 10월 14일에 미국 특허청에 출원되었으며, 본 출원과 양수인이 동일한 미국 특허 출원 제12/579,192호(발명의 명칭: "3D Integrated Circuit Layer Interconnect")에 기재되어 있으며, 그 내용은 본 명세서에서 참조로 언급되어 있다.
도 1은 작은 면적(footprint)을 가지며, 도전체들(180)이 여러 레벨들(160-1 내지 160-4)로 연장되는 인터커넥트 구조물(190)을 구비하는 3차원 구조물을 포함하는 장치를 설명하기 위한 단면도를 도시한 것이다.
도 2a는 랜딩 영역들을 나타내는 레벨(160-1)의 평면도를 도시한 것이다.
도 2b는 랜딩 영역들에 인접하는 개구들을 나타내는 레벨(160-2)의 평면도를 도시한 것이다.
도 2c는 랜딩 영역들에 인접하는 개구들을 나타내는 레벨(160-3)의 평면도를 도시한 것이다.
도 2d는 랜딩 영역에 인접하는 개구들을 나타내는 레벨(160-4)의 평면도를 도시한 것이다.
도 3a 및 도 3b는 각기 작은 면적을 가지는 3차원 인터커넥트 구조물을 포함하는 3차원 적층 집적 회로 장치의 일부를 나타내며, 서로 직교하는 단면도들을 도시한 것이다.
도 4는 본 발명의 실시예에 따라 메모리 어레이의 두 측면들 상의 주변부에 위치하는 인터커넥트 구조물들을 구비하는 장치의 레이아웃의 상면도를 도시한 것이다.
도 5는 본 발명의 실시예에 따라 메모리 어레이의 네 측면들의 주변부 상에 위치하는 인터커넥트 구조물들을 구비하는 장치의 레이아웃의 상면도를 도시한 것이다.
도 6은 본 명세서에 기재된 인터커넥트 구조물을 포함하는 메모리 장치의 일부를 나타내는 개략도를 도시한 것이다.
도 7은 본 명세서에 기재된 인터커넥트 구조물을 포함하는 3차원 메모리 어레이를 구비하는 집적 회로 장치의 단순화된 블록도를 도시한 것이다.
도 8a 내지 도 8c로부터 도 15는 본 명세서에 기재된 인터커넥트 구조물을 제조하기 위한 제조 공정을 설명하기 위한 단면도들 및 상면도들을 도시한 것이다.
도 16은 종방향으로 단차 방식으로 변화하는 폭을 가져 레벨들에서 변화하는 랜딩 영역들의 폭들을 수용할 수 있는 마스크 내의 개구를 설명하기 위한 평면도를 도시한 것이다.
본 발명은 주로 도 17 내지 도 47을 참조하여 설명된다.
도 17은 본 발명에 따른 인터커넥트 콘택 영역 영역들을 형성하는 방법의 단순화된 흐름도이다.
도 18 내지 도 27은 본 발명의 제1 실시예에 따라 3차원 적층 집적 회로 장치의 인터커넥트 영역의 다수의 콘택 레벨들에서 인터커넥트 콘택 영역들을 형성하는 방법을 나타내는 단면도들을 도시한 것이다.
도 18은 상부층 상에 형성된 추가적인 마스크를 구비하는 콘택 레벨들로 이루어진 적층부의 단순화된 단면도를 도시한 것이다.
도 19는 도 18의 추가적인 마스크 내의 개방 영역을 통해서 상기 상부층을 식각한 결과를 나타내는 단면도를 도시한 것이다.
도 20은 도 19의 콘택 레벨들의 적층부에 적용된 제1 마스크를 나타내는 단면도를 도시한 것이다.
도 21은 상기 제1 마스크를 사용하여 단일 콘택 레벨을 식각한 결과를 나타내는 단면도를 도시한 것이다.
도 22는 도 21의 콘택 레벨들의 적층부에 적용된 제2 마스크를 나타내는 단면도를 도시한 것이다.
도 23은 도 22의 2개의 콘택 레벨들을 통해서 식각한 결과를 나타내는 단면도를 도시한 것이다.
도 24는 도 23에 도시한 구조에서 제2 마스크를 제거함에 따라 4개의 다른 콘택 레벨들에서 인터커넥트 콘택 영역들을 노출시킨 결과를 나타내는 단면도를 도시한 것이다.
도 25는 도 24에 도시한 구조의 노출된 표면들 상에 적용된 식각 방지막을 구비하는 구조를 나타내는 단면도를 도시한 것이다.
도 26은 도 25에 도시한 구조가 층간 절연막에 의해서 커버되는 단면도를 도시한 것이다.
도 27은 전기적 도전체들이 층간 절연막과 식각 저지막을 관통하여 형성되어, 상기 전기적 도전체들이 상기 4개의 콘택 레벨들 각각의 인터커넥트 콘택 영역들에서 랜딩 영역과 접촉한 후의 도 26에 도시한 구조를 나타내는 단면도를 도시한 것이다.
도 28 내지 도 34는 본 발명의 제2 실시예에 따라 3차원 적층 집적 회로 장치의 인터커넥트 영역에서 다수의 콘택 레벨들에서 인터커넥트 콘택 영역들을 형성하는 방법을 나타내는 단면도들을 도시한 것이다.
도 35 내지 도 44는 본 발명의 제3 실시예에 따라 3차원 적층 집적 회로 장치의 인터커넥트 영역에서 다수의 콘택 레벨들에서 인터커넥트 콘택 영역들을 형성하는 방법을 나타내는 단면도들을 도시한 것이다.
도 45 및 도 46은 16개의 콘택 레벨들의 적층부에 대한 예시적인 공정을 도시한 도표들이며, 도 46은 식각 결과들을 도시한 도표이다.
도 47은 마스크들이 더미 콘택 영역을 구비하여 인터커넥트 콘택 영역들 사이에 더미 적층 구조들을 생성할 경우에 식각 결과들을 도시한 도표이다.
도 1은 작은 면적(footprint)을 가지며, 도전체들(180)이 여러 레벨들(160-1 내지 160-4)로 연장되는 인터커넥트 구조물(190)을 구비하는 3차원 구조물을 포함하는 장치를 설명하기 위한 단면도이다. 예시적인 실시예에 따라 4개의 레벨들(160-1 내지 160-4)이 도시되어 있다. 보다 일반적으로, 본 명세서에서 설명하는 작은 인터커넥트 구조물(190)은 0내지 N의 레벨들을 구비하는 구조로 구현될 수 있으며, 여기서 N은 적어도 2이상의 값을 가질 수 있다.
도전체들(180)은 인터커넥트 구조물(190) 내에 배치되어 다양한 레벨들(160-1 내지 160-4) 상에서 랜딩 영역(landing areas)들과 접촉한다. 아래에서 보다 상세하게 설명하는 바와 같이, 각각의 개별 레벨을 위한 도전체들(180)은 상부에 위치하는 레벨들의 개구들을 관통해서 연장되어, 랜딩 영역들(161-1a, 161-1b, 161-2a, 161-2b, 161-3a, 161-3b, 161-4)에 접촉된다. 도전체들(180)은 예시적인 실시예에 있어서 콘택 레벨들(160-1 내지 160-4)을 레벨들(160-1 내지 160-4)의 상부에 위치하는 배선층 내의 인터커넥트 라인들(185)에 커플링(coupling)시키는데 사용된다.
상기 랜딩 영역들은 도전체들(180)과 접촉하는데 사용되는 콘택 레벨들(160-1 내지 160-4)의 일부들이다. 상기 랜딩 영역들의 크기는, 도전체들(180)과 다른 레벨 내에 위치하는 랜딩 영역들을 위한 상부에 위치하는(overlying) 상기 개구들 사이의 미스-얼라인먼트(mis-alignment)와 같은 문제들뿐만 아니라 도전체들(180)을 위한 충분한 공간을 제공하여 다양한 콘택 레벨들(160-1 내지 160-4)의 상기 랜딩 영역들 내에 전기적으로 도전성인 랜딩 영역들을 상기 상부에 위치하는 인터커넥트 라인들(185)에 커플되기에 충분하도록 크다.
상기 랜딩 영역의 크기는 사용되는 도전체들의 크기와 개수를 포함하는 다양한 변수들에 따라 달라질 수 있으며, 실시예들에 따라서도 변화될 수 있다. 또한, 도전체들(180)의 개수는 상기 랜딩 영역들 각각에 따라서 달라질 수 있다.
도시된 실시예에 있어서, 콘택 레벨들(160-1 내지 160-4)은 각기 도핑된 폴리실리콘과 같은 물질로 이루어진 평면적인 도전성 물질층들과 상기 레벨들(160-1 내지 160-4)을 분리하는 절연 물질로 이루어진 층들로 구성되어 있다. 이와는 달리, 상기 레벨들(160-1 내지 160-4)은 평면으로 적층된 레벨들일 필요는 없으며, 대신에 상기 물질층들은 수직 치수로 크기가 변할 수 있다.
다른 레벨들(160-1 내지 160-4)에 접촉하는 도전체들(180)은 도 1에 도시된 단면을 따라 연장되는 방향으로 배치된다. 여기서, 다른 레벨들(160-1 내지 160-4)에 접촉하는 도전체들(180)의 배치에 의해서 정의되는 방향은 "종방향(longitudinal direction)"으로 정의한다. 또한, "횡방향(transverse direction)"은 상기 종방향에 직교하며, 도 1에 도시된 단면을 통과하는 방향으로 정의한다. 상기 종방향 및 상기 횡방향 모두는 "측면 치수들(lateral dimensions)"이며, 상기 레벨들(160-1 내지 160-4)에 대한 평면도의 2차원 영역 내에 있는 방향을 의미한다. 구조들 또는 특징부들의 "길이(length)"는 상기 종방향으로의 길이이며, 상기 구조들 또는 특징부들의 "폭(width)"은 상기 횡방향으로의 폭이다.
레벨(160-1)은 복수의 레벨들(160-1 내지 160-4) 중에서 가장 낮은 레벨이다. 이러한 레벨(160-1)은 절연층(164) 상에 위치한다.
레벨(160-1)은 도전체들(180)에 접촉하는 제1 및 제2 랜딩 영역들(161-1a, 161-1b)을 포함한다.
도 1에 있어서, 레벨(160-1)은 인터커넥트 구조물(190)의 대향하는 단부들에 2개의 랜딩 영역들(161-1a, 161-1b)을 포함한다. 다른 실시예들에 따르면, 제1 및 제2 랜딩 영역들(161-1a, 161-1b) 중에서 하나는 생략될 수 있다.
도 2a는 인터커넥트 구조물(190)의 상기 면적 내의 랜딩 영역들(161-1a, 161-1b)을 포함하는 레벨(160-1)의 일부를 나타내는 평면도이다. 인터커넥트 구조물(190)의 상기 면적은 상기 도전체들을 위한 비아(via) 크기의 폭에 가까울 수 있으며, 이러한 폭보다 더 긴 길이를 가질 수 있다. 도 2a에 도시된 바와 같이, 제1 랜딩 영역(161-1a)은 횡방향으로의 폭(200)과 종방향으로의 길이(201)를 구비한다. 제2 랜딩 영역(161-1b)은 횡방향으로의 폭(202)과 종방향으로의 길이(203)를 구비한다. 도 2a에 도시한 실시예에 있어서, 랜딩 영역들(161-1a, 161-1b) 각각은 직사각형의 단면을 가진다. 다른 실시예들에 따르면, 랜딩 영역들(161-1a, 161-1b)은 각기 원형, 타원형, 정사각형, 직사각형 또는 다소 불규칙적인 형상을 가질 수 있다.
레벨(160-1)이 가장 낮은 층이기 때문에, 도전체들(180)은 레벨(160-1)의 아래에 놓인 층을 통과할 필요가 없다. 이에 따라, 예시적인 실시예에 따른 레벨(160-1)은 인터커넥트 구조물(190) 내에 개구들을 구비하지 않는다.
다시 도 1을 참조하면, 다른 레벨(160-2)이 레벨(160-1) 상에 위치한다. 다른 레벨(160-2)은 레벨(160-1) 상의 랜딩 영역(161-1a) 상부에 위치하는 개구(250)를 포함한다. 개구(250)는 이러한 개구(250)의 길이(252)를 정의하는 말단 종방향 측벽(distal longitudinal sidewall)(251a)과 근접 종방향 측벽(proximal longitudinal sidewall)(251b)을 구비한다. 개구(250)의 길이(252)는 적어도 아래에 놓인 랜딩 영역(161-1a)의 길이(201)보다 커서, 랜딩 영역(161-1a)의 도전체들(180)은 다른 레벨(160-2)을 통과할 수 있다.
다른 레벨(160-2)도 랜딩 영역(161-1b) 상에 위치하는 개구(255)를 구비한다. 개구(255)는 이와 같은 개구(255)의 길이(257)를 정의하는 말단 및 근접 종방향 측벽(256a, 256b)을 구비한다. 개구(255)의 길이(257)는 적어도 아래에 위치하는 랜딩 영역(161-1b)의 길이(203)보다 커서, 랜딩 영역(161-1b)의 도전체들(180)은 다른 레벨(160-2)을 통과할 수 있다.
다른 레벨(160-2)도 또한 개구들(250, 255) 각각에 근접하는 제1 및 제2 랜딩 영역들(161-2a, 161-2b)을 포함한다. 제1 및 제2 랜딩 영역들(161-2a, 161-2b)은 도전체들(180)과 접촉하는 다른 레벨(160-2)의 일부들이다.
도 2b는 인터커넥트 구조물(190) 내에 제1 및 제2 랜딩 영역들(161-2a, 161-2b) 및 개구들(250, 255)을 구비하는 다른 레벨(160-2)의 일부에 대한 평면도이다.
도 2b에 도시된 바와 같이, 개구(250)는 그 길이(252)를 정의하는 종방향 측벽들(251a, 251b)을 구비하고, 개구(250)의 폭(254)을 정의하는 횡방향 측벽들(253a, 253b)을 구비한다. 상기 폭(254)은 적어도 아래에 위치하는 랜딩 영역(161-1a)의 폭(200)보다 커서, 도전체들(180)은 개구(250)를 통과할 수 있다.
다른 개구(255)는 그 길이(257)를 정의하는 종방향 측벽들(256a, 256b)과 상기 폭(259)을 정의하는 횡방향 측벽들(258a, 258b)을 구비한다. 상기 폭(259)은 적어도 아래에 놓인 랜딩 영역(161-1b)의 폭(202)보다 커서, 도전체들(180)은 다른 개구(255)를 통과할 수 있다.
도 2b의 평면도에서, 개구들(250, 255)은 각기 직사각형의 단면을 가진다. 예시적인 실시예들에 있어서, 개구들(250, 255)은 각기 이들을 형성하는데 사용되는 마스크의 형태에 따라 원형, 타원형, 정사각형, 직사각형 또는 다소 불규칙적인 형상을 가질 수 있다.
도 2b에 도시한 바와 같이, 랜딩 영역(161-2a)은 개구(250)에 인접하고, 횡방향으로의 폭(204)과 종방향으로의 길이(205)를 가진다. 다른 랜딩 영역(161-2b)은 다른 개구(255)에 인접하며, 횡방향으로의 폭(206)을 가지고, 종방향으로의 길이(207)를 가진다.
다시 도 1을 참조하면, 또 다른 레벨(160-3)은 다른 레벨(160-2) 상에 위치한다. 또 다른 레벨(160-3)은 레벨(160-1) 상의 랜딩 영역(161-1a)과 다른 레벨(160-2) 상의 랜딩 영역(161-2a) 위에 놓인 개구(260)를 구비한다. 개구(260)는 그 길이(262)를 정의하는 말단 및 근접 종방향 측벽들(261a, 261b)을 구비한다. 개구(260)의 길이(262)는 적어도 아래에 놓인 랜딩 영역들(161-1a, 161-2a)의 길이들(201, 205)의 합보다 커서, 랜딩 영역들(161-1a, 161-2a)의 도전체들(180)은 또 다른 레벨(160-3)을 통과할 수 있다.
도 1에서 볼 수 있는 바와 같이, 개구(260)의 말단 종방향 측벽(261a)은 아래에 위치하는 개구(250)의 말단 종방향 측벽(251a)과 수직하게 정렬되어 있다. 아래에서 보다 상세하게 설명하는 제조 방법의 실시예에 있어서, 상기 개구들은 임계 정렬(critical alignment) 단계 없이 상기 추가적인 마스크를 식각하는 공정들뿐만 아니라 단일 식각 마스크에 있는 개구와 상기 단일 식각 마스크에 있는 상기 개구 상에 형성된 하나의 추가적인 마스크를 사용하여 형성될 수 있다. 그 결과, 수직으로 정렬된 상기 단일 마스크의 상기 주변부를 따라서 말단 종방향 측벽들(261a, 251a,…)을 구비하는 개구들이 형성된다.
또 다른 레벨(160-3)도 레벨(160-1) 상의 랜딩 영역(161-1b)과 다른 레벨(160-2) 상의 랜딩 영역(161-2b) 상에 위치하는 개구(265) 구비한다. 개구(265)는 개구(265)의 길이(267)를 정의하는 외측 및 내측 종방향 측벽들(266a, 266b)을 구비한다. 개구(265)의 외측 종방향 측벽(266a)은 아래에 놓인 개구(255)의 외측 종방향 측벽(256a)과 수직하게 정렬되어 있다.
개구(265)의 길이(267)는 적어도 아래에 놓인 랜딩 영역들(161-1b, 161-2b)의 길이들(203, 207)의 합보다 커서, 랜딩 영역들(161-1b, 161-2b)의 도전체들(180)은 또 다른 레벨(160-3)을 통과할 수 있다.
또 다른 레벨(160-3)은, 또한 개구들(260, 265) 각각에 인접하는 제1 및 제2 랜딩 영역들(161-3a, 161-3b)을 구비한다. 제1 및 제2 랜딩 영역들(161-3a, 161-3b)은 도전체들(180)과 접촉하는데 사용되는 또 다른 레벨(160-3)의 일부들이다.
도 2c는 인터커넥트 구조물(190) 내에 제1 및 제2 랜딩 영역들(161-3a, 161-3b)과 개구들(260, 265)을 구비하는 또 다른 레벨(160-3)의 일부를 나타내는 평면도이다. 도 2c에 도시된 바와 같이, 개구(260)는 그 길이(262)를 정의하는 외측 및 내측 종방향 측벽들(261a, 261b)을 구비하고, 개구(260)의 폭(264a, 264b)을 정의하는 횡방향 측벽들(263a, 263b)을 구비한다. 상기 폭(264a)은 적어도 아래에 놓인 랜딩 영역(161-1a)의 폭(200)보다 크고, 상기 폭(264b)은 아래에 놓인 랜딩 영역(161-2a)의 폭(204)보다 커서, 도전체들(180)은 개구(260)를 통과할 수 있다.
도시된 실시예들에 있어서, 상기 폭들(264a, 264b)은 실질적으로 동일하다. 이와는 달리, 상이한 폭들을 가지는 랜딩 영역들을 수용하기 위해서, 상기 폭들(264a, 264b)이 서로 다를 수 있다.
개구(265)는 그 길이(267)를 정의하는 종방향 측벽들(266a, 266b)을 구비하고, 그 폭들(269a, 269b)을 정의하는 횡방향 측벽들(268a, 268b)을 구비한다. 폭(269a)은 적어도 아래에 위치하는 랜딩 영역(161-1b)의 폭(202)보다 크고, 폭(269b)은 적어도 아래에 놓인 랜딩 영역(161-2b)의 폭(206)보다 커서, 도전체들(180)은 개구(265)를 통과할 수 있다.
도 2c에 도시된 바와 같이, 랜딩 영역(161-3a)은 개구(260)에 인접하고, 횡방향으로의 폭(214)과 종방향으로의 길이(215)를 가진다. 랜딩 영역(161-3b)은 개구(265)에 인접하며, 횡방향으로의 폭(216)과 종방향으로의 길이(217)를 가진다.
도 1을 다시 참조하면, 또 다른 레벨(160-4)이 또 다른 레벨(160-3) 상에 위치한다. 또 다른 레벨(160-4)은 레벨(160-1) 상의 랜딩 영역(161-1a), 다른 레벨(160-2) 상의 랜딩 영역(161-2a) 및 또 다른 레벨(160-3) 상의 랜딩 영역(161-3a) 위에 놓인 개구(270)를 포함한다. 개구(270)는 개구(270)의 길이(272)를 정의하는 종방향 측벽들(271a, 271b)을 구비한다. 개구(270)의 길이(272)는 적어도 아래에 놓인 랜딩 영역들(161-1a, 161-2a, 161-3a)의 길이들(201, 205, 215)의 합보다 커서, 랜딩 영역들(161-1a, 161-2a, 161-3a)의 도전체들(180)은 또 다른 레벨(160-4)을 통과할 수 있다. 도 1에 도시된 바와 같이, 개구(270)의 측벽(271a)은 아래에 놓인 개구(260)의 종방향 측벽(261a)에 수직하게 정렬되어 있다.
또한, 또 다른 레벨(160-4)은 레벨(160-1) 상의 랜딩 영역(161-1b), 다른 레벨(160-2) 상의 랜딩 영역(161-2b) 및 또 다른 레벨(160-3) 상의 랜딩 영역(161-3b) 위에 놓인 개구(275) 구비한다. 개구(275)는 개구(275)의 길이(277)를 정의하는 종방향 측벽들(276a, 276b)을 구비한다. 개구(275)의 종방향 측벽(276a)은 아래에 위치하는 개구(265)의 종방향 측벽(266a)과 수직으로 정렬되어 있다.
개구(275)의 길이(277)는 적어도 아래에 놓인 랜딩 영역들(161-1b, 161-2b, 및 161-3b)의 길이들(203, 207, 및 217)의 합보다 커서, 랜딩 영역들(161-1b, 161-2b, 및 161-3b)의 도전체들(180)은 또 다른 레벨(160-4)을 통과할 수 있다.
또한, 또 다른 레벨(160-4)은 개구들(270, 275) 사이의 랜딩 영역(161-4)을 포함한다. 랜딩 영역(161-4)은 도전체들(180)과 접촉하는 또 다른 레벨(160-4)의 일부이다. 도 1에 있어서, 또 다른 레벨(160-4)은 하나의 랜딩 영역(161-4)을 구비한다. 이와는 달리, 또 다른 레벨(160-4)은 하나 이상의 랜딩 영역들을 포함할 수도 있다.
도 2d는 인터커넥트 구조물(190) 내에 랜딩 영역(161-4)과 개구들(270, 275)을 포함하는 또 다른 레벨(160-4)의 일부를 나타내는 평면도이다.
도 2d에 도시된 바와 같이, 개구(270)는 그 길이(272)를 정의하는 종방향 측벽들(271a, 271b)을 구비하고, 개구(270)의 폭(274a, 274b, 274c)을 정의하는 횡방향 측벽들(263a, 263b)을 구비한다. 상기 폭들(264a, 274b, 274c)은 적어도 아래에 놓인 랜딩 영역들(161-1a, 161-2a, 161-3a)의 폭(200, 204, 214)보다 각각 커서, 도전체들(180)은 개구(270)를 통과할 수 있다.
개구(275)는 길이(277)를 정의하는 종방향 측벽들(276a, 276b)을 구비하고, 개구(275)의 폭(279a, 279b, 279c)을 정의하는 횡방향 측벽들(278a, 278b)을 구비한다. 폭들(279a, 279b, 279c)은 적어도 아래에 놓인 랜딩 영역들(161-1b, 161-2b, 161-3b)의 폭(202, 206, 216)보다 각각 커서, 도전체들(180)은 개구(275)를 통과할 수 있다.
도 2d에 도시된 바와 같이, 랜딩 영역(161-4)은 개구들(270, 275) 사이에 있고, 횡방향으로의 폭(224)과 종방향으로의 길이(225)를 가진다.
다시 도 1을 참조하면, 개구들(270, 260, 250)의 말단 종방향 측벽들(271a, 261a, 251a)은 수직하게 정렬되어 있으므로, 개구들(270, 260, 250)의 길이의 차이는 측벽들(271b, 261b, 251b)의 수평 방향 오프셋(horizontal offset)에 기인한다. 본 명세서에 있어서, "수직으로 정렬된" 구성 요소 또는 부재들은 횡방향과 종방향 양쪽에 수직인 가상적인 평면과 실질적으로 동일한 평면상에 위치한다. 본 명세서에 있어서, "실질적으로 동일한 평면(substantially flush)"이란 용어는 하나의 식각 마스크와 상기 측벽들의 평면에서의 변화를 야기하는 복수의 식각 공정들에서 상기 개구를 이용하여 상기 개구들을 형성하는데 제조 공차를 수용하는 의도로 사용된다.
도 1에 도시된 바와 같이, 개구들(275, 265, 255)의 종방향 측벽들(276a, 266a, 256a)도 또한 수직하게 정렬되어 있다.
이와 유사하게, 상기 레벨들에서 상기 개구들의 상기 횡방향 측벽들도 또한 수직하게 정렬되어 있다. 도 2a 내지 도 2d를 참조하면, 개구들(270, 260, 250)의 횡방향 측벽들(273a, 263a, 253a)은 수직하게 정렬되어 있다. 또한, 횡방향 측벽들(273b, 263b, 253b)도 수직하게 정렬되어 있다. 개구들(275, 265, 255)의 종방향 측벽들(276a, 266a, 256a)은 수직하게 정렬되어 있으며, 횡방향 측벽들(278b, 268b, 258b)도 수직하게로 정렬되어 있다.
도시된 실시예에 있어서, 여러 레벨들(160-1 내지 160-4) 내의 상기 개구들은 횡방향으로 실질적으로 같은 폭을 가진다. 이와는 달리, 상기 개구들의 상기 폭은 상이한 폭들을 가지는 랜딩 영역들을 수용하기 위해서, 예를 들면, 단차(step-like) 방식 또는 계단 방식으로 상기 종방향을 따라 변할 수 있다.
본 명세서에 있어서, 인터커넥트 구조물(190)을 구현하기 위한 기술은 종래 기술과 비교하여 복수의 레벨들(160-1 내지 160-4)에 콘택들을 형성하는데 필요한 영역 또는 면적을 크게 감소시킨다. 그 결과, 다양한 레벨들(160-1 내지 160-4)에서 더 많은 공간이 메모리 회로들을 구현하는데 사용될 수 있다. 이는 종래 기술과 비교하여 더 높은 메모리 밀도와 비트당 더 낮은 가격을 구현가능하게 한다.
도 1의 단면도에 있어서, 인터커넥트 구조물(190) 내의 상기 개구들은 레벨(160-4) 상의 랜딩 영역(161-4)의 양측 면들 상에 계단 형태의 패턴을 구비하는 상기 레벨들을 형성하게 한다. 즉, 각각의 레벨의 상기 2개의 개구들은 상기 종방향과 상기 횡방향 양쪽에 직교하는 축에 대해서 대칭적이고, 각각의 레벨의 2개의 랜딩 영역들도 또한 상기 축에 대해서 대칭적이다. 본 명세서에 있어서, "대칭적(symmetrical)"이라는 용어는 하나의 식각 마스크와 상기 개구들의 크기에 변화를 야기하는 복수의 식각 공정들에서 상기 개구를 이용하여 상기 개구들을 형성하는데 제조 공차를 수용하는 의도로 사용된다.
다른 실시예들에 따라 각각의 레벨들이 하나의 개구와 하나의 랜딩 영역을 포함할 경우, 상기 레벨들은 오직 일측에만 계단 형태의 패턴을 구비한다.
예시적인 실시예들에 있어서, 4개의 레벨들(160-1 내지 160-4)이 도시되어 있다. 보다 일반적으로, 본 명세서에서 작은 인터커넥트 구조물은 0에서 N 레벨(여기서 N은 적어도 2이상 이다)로 구현될 수 있다. 일반적으로, (i)레벨((i)은 1에서 N까지의 값 중에 하나와 동일하다)은 (i-1)레벨 상에 위치하고, (i)레벨 상의 (i)랜딩 영역에 인접하는 (i)개구를 구비한다. (i)개구는 (i-1)레벨 상의 (i-1)랜딩 영역으로 연장되고, (i)가 1보다 클 경우에는 (i-1)레벨에 인접하는 (i-1)개구로 연장된다. (i)개구는 (i)레벨에 (i-1)개구의 말단 종방향 측벽과 정렬된 말단 종방향 측벽과 (i)개구의 길이를 정의하는 근접 종방향 측벽을 구비한다. (i)개구의 상기 길이는 어떤 경우에도 적어도 (i-1)랜딩 영역의 길이에 (i-1)개구의 길이를 더한 값보다 크다. (i)가 1보다 클 경우, (i)개구는 (i-1)레벨의 (i-1)개구의 횡방향 측벽들과 정렬된 횡방향 측벽들을 구비하고, 적어도 (i-1)랜딩 영역의 폭보다 큰 (i)개구의 폭을 가진다.
본 발명에 따르면 다른 형태의 메모리 셀들과 구조들이 다른 실시예들에서 이용될 수 있다. 이용될 수 있는 다른 형태의 메모리 셀들의 예시들은 유전체 전하트래핑 메모리 셀과 플로팅 게이트 메모리 셀을 포함한다. 예를 들어, 다른 실시예에 있어서, 상기 장치의 상기 레벨은 절연 물질에 의해서 분리되고, 상기 레벨들 내에 박막 트랜지스터들 또는 관련된 기술들을 사용하여 형성된 상기 액세스 장치들과 액세스 라인들과 함께 평면 메모리 셀 어레이들로 구현될 수 있다. 또한, 본 명세서에서의 상기 인터커넥트 구조물은 장치 내에 다양한 레벨들로 연장되는 도전체들을 작은 면적(footprint) 내에 구비하는 것이 유용한 다른 형태들의 3차원 적층 집적 회로 장치들에 구현될 수 있다.
도 3a는 본 명세서에 기재된 인터커넥트 구조물(190) 내에 메모리 어레이 영역(110)과 주변 영역(120)을 포함하는 3차원 적층 집적 회로 장치(100)의 일부를 나타내는 단면도이다.
도 3a에 있어서, 메모리 어레이 영역(110)은 Lung이 출원한 미국 특허 출원 제 12/430,290호에서 설명된 원-타임 프로그래밍 가능한 멀티-레벨 메모리 셀들로 구현되었으며, 상기 미국 특허 출원은 본 출원의 양수인의 소유이고, 여기에서 참조로 포함된다. 본 명세서에 설명되는 3차원 인터커넥트 구조가 내부에서 구현되는 대표적인 집적 회로 구조물로서 이하 설명된다.
메모리 어레이 영역(110)은 반도체 기판(130) 내에 소스 영역들(132a, 132b)과 드레인 영역들(134a, 134b)을 구비하는 수평 전계 효과 트랜지스터 액세스 장치들(131a, 131b)을 포함하는 메모리 액세스층(112)을 포함한다. 트렌치 소자 분리 구조물들(135a, 136b)은 기판(130) 내의 영역들을 분리한다. 워드 라인들(140a, 140b)은 액세스 장치들(131a, 131b)의 게이트들로 기능한다. 콘택 플러그들(142a, 142b)은 층간 절연층(144)을 관통해서 연장되어, 드레인 영역들(134a, 134b)을 비트 라인들(150a, 150b)을 커플링하여 연결한다.
콘택 패드들(152a, 152b)은 아래에 위치하는 콘택들(146a, 146b)에 커플링되어, 상기 액세스 트랜지스터들의 소스 영역들(132a, 132b)에 연결된다. 콘택 패드들(152a, 152b)과 비트 라인들(150a, 150b)은 층간 절연층(154) 내에 위치한다.
도시된 실시예에 있어서, 상기 레벨들은 각기 도핑된 폴리실리콘과 같은 물질로 이루어진 평면적인 도전성 물질막들로 구성될 수 있다. 이와는 달리, 상기 레벨들(160-1 내지 160-4)은 평면적으로 적층된 물질막들일 필요는 없으며, 대신에 상기 물질막들은 수직 방향을 따라 크기가 변화할 수 있다.
절연층들(165-1 내지 165-3)은 레벨들(160-1 내지 160-4)을 각기 분리한다. 다른 절연층(166)은 레벨들(160-1 내지 160-4)과 절연층들(165-1 내지 165-3) 위에 위치한다.
복수의 전극 필라들(electrode pillars)(171a, 171b)이 메모리 셀 액세스층(112) 상에 배열되고 상기 레벨들을 관통해서 연장된다. 도시한 바에 있어서, 제1 전극 필라(171a)는, 예를 들어, 텅스텐 또는 다른 적합한 전극 물질로 이루어지고, 폴리실리콘 피복(sheath)(172a)으로 둘러 싸여진 중앙 도전성 중심부(core)(170a)를 포함한다. 안티-퓨즈 물질 또는 다른 프로그래밍 가능한 메모리 물질층(174a)이 폴리실리콘 피복(172a)과 복수의 레벨들(160-1 내지 160-4) 사이에 형성된다. 예시적인 실시예에 있어서, 레벨들(160-1 내지 160-4)은 상대적으로 고농도 도핑된 n형 폴리실리콘을 포함하지만, 폴리실리콘 피복(172a)은 상대적으로 저농도 도핑된 p형 폴리실리콘을 포함한다. 바람직하게는, 폴리실리콘 피복(172a)의 두께는 p-n 접합에 의해서 형성되는 공핍 영역의 깊이보다 크다. 이러한 공핍 영역의 깊이는 이를 형성하는데 사용되는 n형 및 p형 폴리실리콘의 상대적 도핑 농도에 의해 부분적으로 결정된다. 레벨(160-1 내지 160-4)과 피복(172a)은, 또한 비정질 실리콘을 사용하여 형성될 수 있다. 또한, 다른 반도체 물질들도 사용될 수 있다.
제1 전극 필라(171a)는 패드(152a)에 연결된다. 도전성 중심부(170b), 폴리실리콘 피복(172b)과 안티-퓨즈 물질막(174b)을 포함하는 제2 전극 필라(171b)는 패드(152b)에 연결된다.
복수의 레벨들(160-1 내지 160-4)과 필라들(171a, 171b)사이의 경계 영역들은 다음에서 상세하게 설명하는 바와 같이, 프로그래밍 가능한 소자가 정류기와 함께 연속적으로 구비된 메모리 소자들을 포함한다.
기본적인 상태에서, 필라(171a)의 안티-퓨즈 물질의 막(174a)은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 실리콘 산화물일 수 있으며, 높은 저항을 가진다. 실리콘 질화물과 같이 다른 안티-퓨즈 물질들이 이용될 수도 있다. 워드 라인들(140), 비트 라인들(150) 및 복수의 레벨들(160-1 내지 160-4)에 적절한 전압을 가하여 프로그래밍한 이후에, 안티-퓨즈 물질층(174a)은 브레이크다운(break down)되고, 대응되는 레벨 근처의 상기 안티-퓨즈 물질 내의 액티브 영역은 낮은 저항 상태를 가지게 된다.
도 3a에 도시된 바와 같이, 레벨들(160-1 내지 160-4)의 복수의 도전성 막들은 주변 영역(120)으로 연장되고, 주변 영역(120)에서 지지 회로와 도전체들(180)이 복수의 레벨들(160-1 내지 160-4)에 생성된다. 매우 다양한 장치들이 집적 회로(100) 상에의 주변부(120) 내에 구현되어 디코딩 논리 회로와 다른 회로들을 지원한다.
도전체들(180)은 인터커넥트 구조물(190) 내에 배열되어, 다양한 레벨들(160-1 내지 160-4)상에 있는 랜딩 영역들과 접촉한다. 아래에서 보다 자세하게 설명하는 바와 같이, 각각의 개별 레벨(160-1 내지 160-4)의 도전체들(180)은 상부에 위치하는 층들에 존재하는 개구를 관통해서 연장되어, 도전성 인터커넥트 라인들(185)을 포함하는 배선층을 향한다. 도전성 인터커넥트 라인들(185)은 레벨들(160-1 내지 160-4) 사이의 상호 접속과 주변부(120) 내의 회로를 디코딩하도록 제공된다.
도 3a에서 쇄선(dashed line)으로 표시된 것처럼, 다른 레벨들(160-1 내지 160-4)과 접촉하는 도전체들(180)은 종방향으로 배열되어 도 3a에 도시된 단면을 통과해서 연장된다.
도 3b는 종방향을 따라 도 3a의 인터커넥트 구조물(190)을 관통하여 도 3B-도 3B 라인을 따라서 절단한 단면도이고, 도 1에서 도시된 바와 같은 인터커넥트 구조물(190)이 도시된다. 도 3b에서 볼 수 있는 바와 같이, 각각의 별개의 레벨의 도전체들(180)은 위에 놓인 상기 레벨들 내의 개구들을 관통해서 연장되어 랜딩 영역들과 접촉한다.
예시적인 실시예에 있어서, 4개의 레벨들(160-1 내지 160-4)이 도시되어 있다. 보다 일반적으로, 본 명세서에 기재된 작은 인터커넥트 구조물은 0에서 N층(여기서 N은 적어도 2이상이다)으로 구현될 수 있다.
다른 형태의 메모리 셀들과 구조들이 다른 실시예들에 이용될 수 있다. 예를 들어, 다른 방식으로 상기 장치의 상기 레벨들은 박막 트랜지스터 또는 관련된 기술들을 이용하여 상기 레벨들 내에 형성된 액세스 장치들과 액세스 라인들과 함께, 절연 물질에 의해서 분리된 평면형 메모리 셀 어레이를 구현한다. 또한, 본 명세서에 설명된 인터커넥트 구조물은 장치 내에 다양한 레벨들로 연장되는 도전체들을 작은 면적(footprint) 내에 구비하는 것이 유용한 다른 형태들의 3차원 적층 집적 회로 장치들에서 구현될 수 있다.
도 3a 및 도 3b에 있어서, 단일 인터커넥트 구조물(190)이 도시된다. 복수의 인터커넥트 구조물들이 메모리 어레이 영역(110)을 둘러싸는 것 등과 같이 상기 장치 내의 다양한 위치에 배치될 수 있으므로 보다 고르게 전력 분산이 제공된다. 도 4는 어레이의 각각 측면들에 위치하는 주변부(120)에 있는 영역들 내의 시리즈(series)(190-1, 190-2)를 포함하는, 즉 인터커넥트 구조물들의 2개의 시리즈를 포함하는 장치(100)의 실시예의 레이아웃을 설명하기 위한 상면도이다. 도 5는 주변부(120)에 있는 어레이의 4개의 측면들에 위치하고 시리즈(190-1, 190-2, 190-3, 및 190-4)를 포함하는, 즉 인터커넥트 구조물들의 4개의 시리즈를 포함하는 다른 실시예의 레이아웃을 설명하기 위한 상면도이다. 예를 들어, 1,000개 정도의 컬럼(column)들과 1,000개 정도의 로우(low)들을 포함하고, 10개 정도의 레벨들을 가지는 어레이 크기와 워드 라인폭과 비트 라인폭을 정의하는 최소 배선폭 F와 상기 레벨들에서 상기 랜딩 영역들의 크기가 약 F라고 하면, 하나의 인터커넥트 구조물에 의해서 차지되는 영역의 길이는 약 2F 곱하기 레벨들의 개수 또는 20F, 워드 라인당 피치(pitch)는 약 2,000F 정도의 상기 어레이의 폭을 만드는 약 2F 또는 그 이상이다. 따라서, 예시적인 실시예들에 따르면, 약 100개 정도의 인터커넥트 구조물들이 시리즈(190-3)와 같이 상기 어레이 폭을 따라서 연속으로 형성될 수 있으며, 유사한 개수가 시리즈(190-1)와 같이 상기 어레이 길이를 따라서 연속으로 형성될 수 있다.
또 다른 실시예들에 있어서, 주변부(120)에 인터커넥트 구조를 구비하는 점에 추가하여, 또는 이를 대신하여, 하나 또는 그 이상의 인터커넥트 구조물들이 메모리 어레이 영역(110) 내에 구현될 수 있다. 또한, 상기 인터커넥트 구조물들은 메모리 어레이 영역(110)의 가장 자리에 평행이 아닌, 대각선이나 다른 임의의 방향으로 연장될 수 있다.
도 6은 상술한 인터커넥트 구조를 포함하는 상기 메모리 장치의 일부를 나타내는 개략적인 도면이다. 제1 전극 필라(171a)는 비트 라인(150a)과 워드 라인(140a)을 이용하여 선택된 액세스 트랜지스터(131a)에 연결된다. 복수의 메모리 소자들(544-1 내지 544-4)은 필라(171a)에 연결된다. 각각의 메모리 소자들은 정류기(549)와 함께 프로그래밍 가능한 소자(548)를 각기 구비한다. 비록, 안티-퓨즈 물질층막이 상기 p-n 접합에 위치하더라도, 이러한 연속적인 배치는 도 3a 및 도 3b에서 도시한 바와 같은 구조를 나타낸다. 프로그래밍 가능한 소자(548)는 종종 안티-퓨즈를 표시하는데 사용되는 기호로 표시된다. 하지만, 다른 종류의 프로그래밍 가능한 저항 물질들과 구조들이 이용될 수 있다.
또한, 상기 전극 필라 내의 상기 폴리실리콘과 상기 도전성 평면 사이에 있는 상기 p-n 접합에 의해서 구현되는 정류기(549)는 다른 정류기들에 의해서 대체될 수 있다. 예를 들어, 게르마늄 실리사이드와 같은 고체 전해질 또는 다른 적합한 물질들에 기반을 둔 정류기들이 이용될 수 있다. 다른 대표적인 고체 전해질 물질들은 미국 등록 특허 제 7,382,647호에 참조로 기재되어 있다.
각각의 메모리 소자들(544-1 내지 544-4)은 대응하는 도전성 레벨들(160-1 내지 160-4)에 연결된다. 상기 레벨들(160-1 내지 160-4)은 도전체들(180)과 인터커넥트 라인들(185)을 통해서 평면 디코더(546)에 연결된다. 평면 디코더(546)는 어드레스들에 반응하여, 선택된 층에 접지(547)와 같이 전압을 인가하여 상기 메모리 소자 내에 상기 정류기가 순방향으로 바이어스되고 도전성을 가지며, 선택되지 않은 층들에 전압을 인가하거나 플로팅(float)시켜 상기 메모리 소자 내에 상기 정류기가 역방향으로 바이어스(biased)되거나 도전성을 가지지 않도록 한다.
도 7은 전술한 인터커넥트 구조물을 포함하는 3차원 메모리 어레이(360)를 구비하는 집적 회로 장치(300)의 단순화된 블록도이다. 로우 디코더(row decoder)(361)는 메모리 어레이(360) 내의 로우들을 따라 배열된 복수의 워드 라인들(140)에 연결된다. 컬럼 디코더(363)는 메모리 어레이(360) 내의 컬럼들을 따라 배열되고, 어레이(360) 내의 상기 메모리 셀들로부터 데이터를 독출(read)하고, 프로그래밍하기 위한 복수의 비트 라인들(150)에 연결된다. 평면 디코더(546)는 도전체들(180)과 인터커넥트 라인들(185)을 통해서 메모리 어레이(360) 내의 복수의 레벨들(160-1 내지 160-4)에 연결된다. 어드레스들이 버스(365)를 통해서 컬럼 디코더(363), 로우 디코더(361) 및 평면 디코더(546)로 제공된다. 블록(366) 내의 감지 증폭기들과 데이터 입력 구조(data-in structure)들은 예시적인 실시예에 따라 데이터 버스(367)를 통해서 컬럼 디코더(363)에 연결된다. 데이터들은 데이터 입력 라인(data-in line)(371)을 통해서 집적 회로(300) 상의 입력/출력 포트로부터 블록(366) 내의 상기 데이터 입력 구조들로 제공된다. 도시된 실시예에 있어서, 다른 회로(374)는 범용 프로세서(general purpose processor) 또는 특정 응용 회로(special purpose application circuitry), 또는 상기 메모리 셀 어레이에 의해 지원되는 시스템-온-칩 기능(system-on-a-chip functionality)을 제공하는 모듈들의 조합과 같은 집적 회로(300)에 포함될 수 있다. 데이터는 데이터 출력 라인(data-out line)(372)을 통해서 블록(366)내의 감지 증폭기들로부터 집적 회로(300) 상의 입력/출력 포트들로 제공되거나 집적 회로(300) 내부 또는 외부의 다른 데이터 목적지(data destination)들로 제공된다.
상술한 예시적인 실시예에 있어서, 바이어스 배열 상태 머신(bias arrangement state machine)(369)을 이용하여 구현된 제어기는 독취 및 프로그래밍 전압들과 같이 블록(368) 내의 상기 전압 공급기 또는 공급기들을 통해서 생성되거나 제공되는 바이어스 배열 공급 전압의 적용을 제어한다. 상기 제어기는 해당 기술 분야에서 알려진 특정 논리 회로(special-purpose logic circuitry)를 사용하여 구현될 수 있다. 다른 실시예들에 있어서, 상기 제어기는 상기 장치의 상기 작동들을 제어하는 컴퓨터 프로그램을 실행하는 집적 회로와 동일한 집적 회로에서 구현되는 범용 프로세서를 포함한다. 또 다른 실시예들에 있어서, 특정 논리 회로와 범용 프로세서의 조합이 상기 제어기의 구현에 사용될 수 있다.
도 8a 내지 도 8c로부터 도 15는 전술한 인터커넥트 구조물을 제조하기 위한 제조 공정의 단계들을 설명하기 위한 단면도 및 상면도들을 도시한 것이다.
도 8a 및 도 8c는 제조 공정에서 제1 단계를 설명하기 위한 단면도들을 도시한 것이고, 도 8b는 제조 공정에서 제1 단계를 설명하기 위한 상면도를 도시한 것이다. 본 명세서에 있어서, 상기 제1 단계는 상기 제공된 메모리 셀 액세스층(112) 상에 위치하는 복수의 레벨들(160-1 내지160-4)을 형성하는 과정을 포함한다. 도시된 실시예에 있어서, 도 8a 내지 도 8c에 도시된 구조는 앞에서 참조 자료로 기재된 Lung 등이 출원한 미국 특허 출원 제12/430,290호에서 설명되는 공정들을 사용하여 형성될 수 있다.
다른 실시예들에 있어서, 상기 레벨들은 해당 기술 분야에서 알려진 표준 공정들에 의해서 형성될 수 있고, 상기 레벨들은 본 명세서에 설명된 상기 인터커넥트 구조물이 구현되는 상기 장치에 따라 기판 내에 트랜지스터들 및 다이오드들과 같은 액세스 장치들, 워드 라인들, 비트 라인들, 소스 라인들, 전도성 플러그들 및 도핑된 영역들을 포함한다.
상술한 바와 같이, 메모리 어레이 영역(110)에 대한 다른 형태의 메모리 셀들과 구성들이 또한 다른 실시예들에서 사용될 수 있다.
다음으로, 개구(810)를 구비하는 제1 마스크(800)가 도 8a 내지 도 8c에 도시된 상기 구조물 상에 형성되어, 각각 도 9a 및 도 9b의 상면도 및 단면도에 도시된 상기 구조물을 형성한다. 제1 마스크(800)는 제1 마스크(800)를 위한 막을 증착하고, 리소그래피 기술들을 사용하여 상기 막들을 패터닝하여 개구(810)를 형성함으로써 수득될 수 있다. 제1 마스크(800)는 예를 들어 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물과 같은 하드 마스크 물질을 포함할 수 있다.
제1 마스크(800)의 개구(810)는 레벨들(160-1 내지 160-4)상의 랜딩 영역들의 결합체 주변을 둘러싼다. 이에 따라, 개구(810)의 폭(192)은 적어도 레벨들(160-1 내지 160-4)상의 상기 랜딩 영역들의 상기 폭들보다 커서, 후속하여 형성되는 도전체들(180)은 상기 레벨들의 상기 개구들을 통과할 수 있다. 개구(810)의 길이(194)는 적어도 레벨들(160-1 내지 160-4)상의 상기 랜딩 영역들의 길이들의 합보다 커서, 후속하여 형성되는 도전체들(180)은 상기 레벨들의 상기 개구들을 통과할 수 있다.
다음으로, 제2 식각 마스크(900)가 도 9a 및 도 9b에 도시되고 개구(810)를 포함하는 상기 구조상에 형성되어, 각각 도 10a 및 도 10b의 상면도와 단면도에서 도시된 구조를 형성한다. 상기 도면들에 도시된 바와 같이, 제2 식각 마스크(900)는 개구(810)의 길이(194)보다 작은 길이(910)를 가지고, 적어도 개구(810)의 폭(192)보다 큰 폭을 가진다.
도시된 실시예에 있어서, 제2 식각 마스크(900)는 제1 마스크(800)의 상기 물질과 선택적으로 식각될 수 있는 물질로 구성되어, 개구(810) 내에서 제2 마스크(900)의 길이는 후술하는 후속 공정 단계에서 선택적으로 감소될 수 있다. 즉, 제2 마스크(900)의 물질은 제2 마스크(900)의 길이를 줄이는데 적용되는 공정 동안 제1 마스크(800)의 상기 물질의 식각 속도보다 더 큰 식각 속도를 가진다. 예를 들어, 제1 마스크(800)가 하드 마스크 물질을 포함하는 실시예에 있어서, 제2 마스크(900)는 포토레지스트를 포함할 수 있다.
다음으로, 제1 및 제2 마스크들(800, 900)을 식각 마스크들로 사용하여 도 10a 및 도 10b에 도시된 구조에 식각 공정을 수행하여, 각기 도 11a 및 도 11b의 상면도 및 단면도에 도시된 구조를 형성한다. 상기 식각 공정은 예를 들어 타이밍 모드 에칭(timing mode etching)을 사용하는 단일 식각 화학 반응을 사용하여 수행될 수 있다. 이와는 달리, 상기 식각 공정은 각각의 절연층(166), 레벨(160-4), 절연 물질(165-3) 및 레벨(160-3)을 개별적으로 식각하는 다른 식각 화학 반응들을 이용하여 수행될 수 있다.
상술한 식각에 따라 레벨(160-4)을 통과하는 개구(1000)가 형성되어, 레벨(160-3)의 일부를 노출시킨다. 개구(1000)는 레벨(160-1) 상의 랜딩 영역(161-1a) 위에 위치한다. 개구(1000)는 적어도 랜딩 영역(161-1a)의 길이보다 큰 길이(1002)를 가지고, 적어도 랜딩 영역(161-1a)의 폭보다 큰 폭(1004)을 가진다.
또한, 상술한 식각에 따라 레벨(160-4)을 통과하는 개구(1010)가 형성되어, 레벨(160-3)의 일부분을 노출시킨다. 개구(1010)는 레벨(160-1) 상의 랜딩 영역(161-1b) 상부에 위치한다. 개구(1010)는 적어도 랜딩 영역(161-1b)의 길이보다 큰 길이(1012)를 가지고, 적어도 랜딩 영역(161-1b)의 폭보다 큰 폭(1014)을 가진다.
다음으로, 마스크(900)의 길이(910)가 감소되어, 다른 길이(1110)를 가지는 감소된 길이의 마스크(1100)를 형성하여, 각기 도 12a 및 도 12b의 상면도와 단면도에서 도시된 구조가 형성된다. 도시된 실시예에 있어서, 마스크(900)는 포토레지스트를 포함하고, 예를 들어 염소(Cl2) 또는 브롬화수소(HBr)에 기반을 둔 화학물의 반응성 이온 식각을 사용하여 표면 처리될 수 있다.
다음으로, 제1 마스크(800)와 감소된 길이의 마스크(1100)를 식각 마스크들로 사용하여 도 12a 및 도 12b에 도시된 상기 구조들에 대해 식각 공정을 수행하여, 도 13a 및 도 13b의 상면도 및 단면도로 도시된 구조를 형성한다.
상술한 식각 공정에 따라 개구들(1000, 1010)이 레벨(160-3)을 관통해서 확장되어, 레벨(160-2)의 아래에 놓인 부분을 노출시킨다.
또한, 전술한 식각에 따른 마스크(1100)의 상기 길이의 감소 때문에 더 이상 마스크(1100)에 의해서 커버되지 않는 레벨(160-4)의 일부를 통해서 개구들(1200, 1210)이 형성된다. 개구(1200)는 개구(1000) 근처에 형성되고, 레벨(160-2) 상의 랜딩 영역(161-2a) 상부에 위치한다. 개구(1200)는 적어도 랜딩 영역(161-2a)의 길이보다 큰 길이(1202)를 가지고, 랜딩 영역(161-2a)의 폭보다 큰 폭(1204)을 가진다.
개구(1210)는 개구(1010)에 인접하여 형성되고, 레벨(160-2)상의 랜딩 영역(161-2b) 상에 위치한다. 개구(1210)는 적어도 랜딩 영역(161-2b)의 길이보다 큰 길이(1212)를 가지고, 적어도 랜딩 영역(161-2b)의 폭보다 큰 폭(1204)을 가진다.
다음으로, 마스크(1100)의 길이(1110)가 감소하여 다른 길이(1305)를 가지는 감소된 길이의 마스크(1300)를 형성한다. 제1 마스크(800)와 상기 마스크(1300)를 식각 마스크들로 사용하여 식각 공정을 수행함으로써, 도 14a 및 도 14b의 상면도와 단면도에서 도시된 구조를 형성한다.
상술한 식각 공정에 따라 개구들(1000, 1010)이 레벨(160-2)을 관통하여 확장되어, 레벨(160-1) 상의 랜딩 영역들(161-1a, 161-1b)을 노출시킨다. 또한, 상술한 식각 공정에 따라 개구들(1200, 1210)이 레벨(160-3)을 관통하여 확장되어, 레벨(160-2) 상의 랜딩 영역들(161-2a, 161-2b)을 노출시킨다.
또한, 전술한 식각에 따라 마스크(1300)의 길이의 감소 때문에 더 이상 커버되지 않는 레벨(160-4)의 부분을 통해서 개구들(1310, 1320)이 형성되어, 레벨(160-3) 상의 랜딩 영역들(161-3a, 161-3b)을 노출시킨다.
개구(1310)는 개구(1200)에 인접하여 형성된다. 개구(1310)는 적어도 랜딩 영역(161-3a)의 길이보다 큰 길이(1312)를 가지고, 적어도 랜딩 영역(161-3a)의 폭보다 큰 폭(1314)을 가진다.
개구(1320)는 개구(1210)에 인접하여 형성된다. 개구(1320)는 적어도 랜딩 영역(161-3b)의 길이보다 큰 길이(1322)를 가지고, 적어도 랜딩 영역(161-3b)의 폭보다 큰 폭(1324)을 가진다.
다음으로, 절연 충진 물질(1400)이 도 14a 및 도 14b에 도시된 상기 구조상에 증착되고, 화학 기계적 연마(chemical mechanical polishing)와 같은 평탄화 공정이 수행되어 마스크들(800, 1300)을 제거하여, 도 15의 단면도에 도시된 구조를 형성한다.
다음으로, 리소그래피 패턴이 형성되어 도전체들(180)을 위한 비아들을 상기 랜딩 영역들에 형성한다. 반응성 이온 식각이 적용되어 절연 충진 물질(1400)을 통해서 깊고, 큰 종횡비를 가지는 비아들을 형성하여 도전체들(180)을 위한 비아들이 제공된다. 상기 비아들이 오픈된 이후에, 상기 비아들은 텅스텐(W) 또는 다른 도전성 물질들로 채워져서 도전체들(180)을 형성한다. 이 후, 배선 공정들이 적용되어 상기 장치의 도전체들(180)과 평면 디코딩 회로 사이에 상호 연결을 제공하는 인터커넥트 라인들(185)을 형성한다. 마지막으로, 후공정(back end of line) 과정들이 적용되어 상기 집적 회로를 완성하고, 도 3a 및 도 3b에 도시된 바와 같은 구조를 성형한다.
실시예들에 있어서, 도전체들이 아래에 놓인 레벨들 상의 상기 랜딩 영역들로 통과하는데 사용되는 다양한 레벨들의 상기 개구들은 임계 정렬(critical alignment) 단계 없이 추가적인 마스크를 식각하는 공정을 통해서 뿐만 아니라 단일 식각 마스크(800)의 개구(810)를 사용하여 상기 레벨들을 패터닝하여 형성된다. 그 결과, 다양한 레벨들에 수직하게 정렬된 측벽들을 구비하는 개구들이 자기 정렬되는 방식으로 형성된다.
도시된 실시예들에 있어서, 마스크(800) 내의 개구(810)는 평면상으로 직사각형의 단면을 가진다. 그 결과, 상기 다양한 레벨들들 내의 개구들은 횡방향을 따라서 실질적으로 같은 폭을 가진다. 이와는 달리, 마스크(800) 내의 상기 개구는 상기 다양한 레벨들의 상기 랜딩 영역들의 상기 형태에 따라서 원형, 타원형, 정사각형, 직사각형 또는 다소 불규칙한 모양을 가질 수 있다.
예를 들면, 마스크(800) 내의 상기 개구의 폭은 상이한 폭들을 가지는 랜딩 영역들을 수용하기 위해서 종방향을 따라서 변할 수 있다. 도 16은 종방향으로 불연속적으로 변화하는 폭을 가지는 마스크(800) 내의 개구(1510)를 나타내는 평면도를 도시한 것이고, 상기 레벨들 내의 상기 개구들의 폭은 이에 따라 변화된다.
본 발명의 실시예들에 대하여 이하에서 주로 도 17 내지 도 47을 참조하여 설명한다. 후술하는 바는 일반적으로 특정한 구조적 실시예들과 방법들을 참고하여 설명된다. 구체적으로 개시된 실시예들과 방법들에 의해 본 발명을 한정하려는 의도는 아니며, 본 발명은 다른 부재들, 구성 요소들, 방법들 및 실시예들을 사용하여 실행될 수 있다. 예시적인 실시예들은 본 발명을 도시하기 위해서 설명되는 것이고, 청구항들에 의해서 정의되는 본 발명의 기술적 사상을 제한하려는 것은 아니다. 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 설명에 대한 다양한 균등 또는 변형물들을 인식할 수 있을 것이다. 다양한 실시예들에 있어서 동일한 요소들은 일반적으로 동일한 참조 부호들로 지시된다.
도 17은 본 발명에 따른 인터커넥트 콘택 영역들(14)을 생성하는 방법(10)을 설명하기 위한 단순화된 흐름도이다. 도 17에 도시한 상기 인터커넥트 콘택 영역 형성 방법(10)은 N개의 마스크들의 세트를 수득하는 단계(12)를 포함한다. 도 17에서 도시된 방법(10)에서 추가적인 단계들은 본 발명을 실행하기 위한 방법의 제1 실시예를 나타내는 도 18 내지 도 27과 함께 다음에서 설명한다.
상기 N개의 마스크들 세트는 콘택 레벨들(18.1, 18.2, 18.3, 18.4)의 적층부(16)에서 2N개까지의 인터커넥트 콘택 영역들(14)을 형성하는데 사용되며, 적층부(16)는 3차원 적층형 집적 회로 장치의 인터커넥트 영역(17)에 위치한다. 인터커넥트 영역(17)은 일반적으로 도 4 및 도 5에서 도시된 바와 같이 주변부 인터커넥트 영역이지만, 어느 곳에나 위치할 수 있다. 도 18 내지 도 44에 도시한 3개의 예시적인 실시예들에서, 도시의 편이를 위하여 4개의 콘택 레벨들이 기판(19) 상에 나타나 있지만, 3차원 적층형 집적 회로 장치들은 일반적으로 보다 많은 콘택 레벨들을 구비한다. 후술하는 바와 같이, 각각의 마스크는 마스크와 식각 영역들을 구비하고, N은 적어도 2인 정수, x는 상기 마스크들의 순서 번호이므로, x=1인 마스크, x=2인 다른 마스크 및 x=n인 마스크까지 있다. x=1일 때, 상기 관련된 마스크의 식각 단계에서 하나의 콘택 레벨(18)이 식각되고, x=2일 때, 상기 관련된 마스크의 식각 단계에서 2개의 콘택 레벨들이 식각된다.
다음으로, 부분 제거 단계(20)(도 17 참조)가 수행되어 콘택 레벨들(18)의 적층부(16) 위에 위치하는 상부층(24)의 일부(22)(도 19 참조)가 제거된다. 예시적인 실시예에 있어서, 상부층(24)은 제1 및 제2 실리콘 산화막들(26, 28) 사이에 위치하고, 일반적으로 실리콘 질화막을 포함하는 전하 트래핑막(27)과 함께 제1 및 제2 실리콘 산화막들(26, 28)을 포함한다. 예시적인 실시예에 있어서, 전술한 부분 제거는 오픈 영역(32)을 구비하는 추가 마스크(30)(도 18 참조)를 사용하여 수행되어, 도 19에 도시된 바와 같이 상부층(24)의 일부(22)가 식각될 수 있다. 예시적인 실시예에 있어서, 각각의 콘택 레벨들(18)은 일반적으로 패터닝되어 워드 라인들과 같은 도전체를 형성하는 폴리실리콘막을 포함하는 상부 도전층(34)과 일반적으로 실리콘 산화막 또는 실리콘 질화막 혼합물을 포함하는 하부 절연층(36)을 구비한다. 참조의 편의를 위하여, 층(34)은 일반적으로 폴리실리콘층(34)을 의미한다. 그러나, 층(34)은 폴리실리콘, 금속 실리사이드 및 금속 중에 하나 이상의 조합에 의한 다층 구조, 금속 및 금속 실리사이드와 같이 다른 적절한 물질들로 이루어질 수 있다. 상부층(24)의 유전막(28)을 통한 상술한 식각은 일반적으로 물질-선택적 식각 공정의 적용에 의해 조절될 수 있다. 예를 들어, 유전막(28)이 실리콘 산화물이고, 층(34)이 폴리실리콘층일 때, 유전막(28)에 대하여 식각하는 반응성 이온 식각을 사용하면, 이러한 식각은 층(34)에 도달하면 효과적으로 정지된다. 유사한 기술들이 다른 상황들에서 식각의 깊이를 제어하는데 사용될 수 있다. 식각의 깊이를 조절하는 다른 기술들 또한 사용될 수 있다. 추가 마스크(30)는 단순히 콘택 레벨들(18)의 적층부(16)의 식각을 위한 공간을 개방하는데 사용되기 때문에, 추가 마스크(30)는 N개의 마스크들 세트의 일부로 여겨지지 않을 수 있다. 도 28 내지 도 34를 참조하여 후술하는 예시적인 실시예들에 있어서, 어느 추가적인 층(24)은 추가적인 마스크가 없어도 블랭킷 식각을 사용하여 상기 인터커넥트 콘택 영역으로부터 제거된다.
도 20은 도 19의 콘택 레벨들(18)의 적층부(16) 상의 제1 마스크(38.1)의 형성 과정을 도시한 단면도이다. 예시적인 실시예에 있어서, 제1 마스크(38.1)는 포토레지스트 마스크 구성 요소들(40.1, 40.2, 및 40.3)을 포함하고, 마스크 구성 요소(40.2)는 제1 폴리실리콘막(34.1)의 중심부(42.1)를 커버하고, 다른 마스크 구성 요소(40.3)는 제1 폴리실리콘막(34.1)의 가장 자리부(42.2)를 커버한다. 도 21은 포토레지스트 마스크 구성 요소들(40)에 의해서 커버되지 않은 콘택 레벨(18.1)의 부분이 콘택 레벨(18.2)까지 식각되는 식각 단계의 결과를 도시한 단면도이다. 즉, 하나의 콘택 레벨(18)이 상술한 제1 식각 단계에서 식각된다.
도 22는 도 21의 콘택 레벨(18)들의 적층부(16) 상에 제2 포토레지스트 마스크(38.2)를 형성하는 과정을 도시한 단면도이다. 도 22의 파선에 의해서 암시되듯이, 이후에 인터커넥트 콘택 영역들(14.1, 14.2)로 이용될 수 있는 폴리실리콘막들(34.1, 34.2)의 노출된 영역을 마스크(38.2)가 커버한다. 도 23은 2개의 콘택 레벨들이 식각되는 제2 식각 단계의 결과를 도시한 단면도이다. 특히, 폴리실리콘막(34.2)의 노출된 표면 부분(44)은 2개의 막들이 식각되어 폴리실리콘막(34.4)의 일부(46)를 노출시킨다. 또한, 폴리실리콘막(34.1)의 노출된 부분(42.3)은 또한 2개의 막들이 식각되어 폴리실리콘막(34.3)의 일부(47)를 노출시킨다. 도 24는 인터커넥트 콘택 영역들(14.1, 14.2, 14.3, 14.4)로 기능하는 폴리실리콘막들(34.1, 34.2, 34.3, 34.4)의 일부들을 남겨두고, 제2 마스크(38.2)를 제거한 결과를 도시한 단면도이다. 콘택 레벨(18.1)의 얇은 컬럼 부분(48)(간혹 더미 적층부 또는 부분 높이 더미 적층부로 불림)은 제조 공차의 결과 또는 제조 공차를 목적으로 형성된다.
도 18 내지 도 24에 도시한 예시적인 실시예에 있어서, 2개의 마스크들(38.1, 38.2)은 서로 다른 4개의 콘택 레벨들(18.1 내지 18.4)에서 4개의 인터커넥트 콘택 영역들(14.1 내지 14.4)에 있는 랜딩 영역들로 액세스를 제공하는데 사용된다. 본 발명에 따르면, 인터커넥트 영역(17)은 N개의 마스크들을 사용하여 N번 식각되어, 각각 2N개의 콘택 레벨들(18)에 인터커넥트 콘택 영역을 생성한다. 인터커넥트 콘택 영역들(14)은 각각 2N개의 콘택 레벨들의 랜딩 영역들(56)에 정렬되고, 또한 이에 대한 액세스를 제공한다. 각각의 식각 단계는 순서번호 x의 식각 마스크로 2x-1개의 콘택 레벨들을 관통해서 식각하는 과정을 포함한다. 도 17의 인터커넥트 영역 식각 단계(49)를 참조하기 바란다.
도 25는 층간 절연체가 실리콘 산화물일 때, 실리콘 질화막과 같은 식각 저지막(50)을 콘택 레벨들(18)의 식각된 적층부(16)의 상기 노출된 표면에 적용하는 선택적인 단계의 결과를 나타내는 단면도이다. 이후에, 층간 절연층(52)이 도 26에 도시된 바와 같이, 또한 도 17의 식각 영역 충진 단계(53)에 의해서 도 25에 도시한 구조물 상에 증착된다. 이어서, 층간 절연층(52)과 식각 저지막(50)을 관통하는 전기적 도전체들(54)이 형성되어, 인터커넥트 콘택 영역(14)에서 전기적인 도전성 랜딩 영역들(56)과 전기적으로 접촉된다. 도전체들(54)은 상기 선택된 막들 상의 상기 랜딩 영역들에 개구들을 제공하는 비아(via)들을 상기 유전체를 관통해서 형성하는 단계, 후속하는 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 공정을 사용하여 접착 라이너(adhesive liner)가 상기 비아에 형성되고 텅스텐의 증착에 의해서 상기 비아들이 채워지는 단계, 수직의 전도체들(54)을 형성하는 단계 등을 포함하는 텅스텐 플러그 공정을 사용하여 형성된다. 이러한 과정은 도 27에 도시되어있으며, 도 17에서 전기적 도전체 형성 단계(60)로 나타나 있다.
본 발명의 방법에 대한 제2 실시예는, 도 28 내지 도 34를 참조하여, 도 17 내지 도 27의 상술한 제1 실시예와 동일한 구성 요소들을 동일한 참조 부호를 사용하여 설명된다. 도 28의 인터커넥트 영역(17)에서 콘택 레벨들(18)의 적층부(16)는 도 18과 동일한 기본 구조를 가진다. 예시적인 실시예에 있어서, 상부층(24)의 유전막(26)과 전하 트래핑막(27)은 블랭킷 식각 공정에 의해서 제거되어서 추가 마스크(30)의 필요성도 없어진다. 마스크 구성 요소들(40.1, 40.2) 사이와 마스크 구성 요소들(40.2, 40.3)사이에 오픈 영역들(41.1, 41.2)을 가지는 제1 마스크(38.1)가 유전막(28) 상에 형성된다. 후속하여 도 31에 도시된 제1 식각 단계에 의해서, 상기 마스크 구성 요소들(40.1, 40.2) 사이와 상기 마스크 구성 요소들(40.2, 40.3)사이에 상기 개구 영역들(41.1, 41.2)에서 유전막(28)과 폴리실리콘막(34.1)을 관통하는 개구(62, 63)가 형성된다. 비록 이러한 식각 단계가 폴리실리콘막(34.2)까지 계속될 수 있지만, 도 33 및 도 34를 참조하여 설명할 경우에 명백한 이유 때문에 폴리실리콘막(34.2)까지 식각하는 것은 불필요하다. 제2 마스크(38.2)가 이후 콘택 레벨들(18)의 식각된 적층부(16) 상에 형성된다. 제2 마스크(38.2)는 마스크 구성 요소들(40.4, 40.5)을 포함하고, 마스크 구성 요소(40.5)는 개구들(62, 63) 사이에 유전막(28)의 부분(64)과 개구(62)를 커버하지 않도록 남겨둔 채, 다른 개구(63)를 커버한다.
도 33은 2개의 콘택 레벨들이 식각되는 제2 식각 단계의 결과를 도시한 단면도이다. 특히, 유전막(28)의 일부(64)가 산화막(36.2)까지 식각되어 내려갈 동안, 개구(62)가 산화막(36.3)까지 식각되어 내려간다. 이 후, 제2 마스크(38.2)가 제거되고 층간 절연층(52)이 도 34에 도시된 것처럼 상기 식각된 구조물에 증착된다. 이 후, 층간 절연층(52)과 폴리실리콘막들(34.1 내지 34.4)을 커버하는 산화막들(28, 36.1, 36.2, 36.3)을 관통하는 전기적 도전체들(54.1 내지 54.4)이 형성되어 인터커넥트 콘택 영역들(14.1 내지 14.4)에서 랜딩 영역들(56.1 내지 56.4)과 접촉한다.
도 18 내지 도 24에 예시적으로 도시한 바와 같이, 2개의 마스크들(38.1, 38.2)은 도 18 내지 도 24에서 예시적으로 사용되어 4개의 다른 콘택 레벨들(18.1 내지 18.4)에서 4개의 인터커넥트 콘택 영역들(14.1 내지 14.4)에서 랜딩 영역들(56.1 내지 56.4)에 액세스를 제공한다. 본 발명에 따르면, 인터커넥트 영역(17)은 N개의 마스크들을 사용하여 N번 식각하여, 각각의 콘택 레벨(18)에서 인터커넥트 콘택 영역(14)을 생성한다. 인터커넥트 콘택 영역들(14)은 각각의 2N개의 콘택 레벨들의 랜딩 영역들(56)에 정렬되고, 랜딩 영역들에 접근을 제공한다. 상기 식각 단계는 순서 번호 x의 각각의 식각 마스크로 2x-1번 콘택 레벨들을 관통해서 식각하는 과정을 포함한다.
도 35 내지 도 44에서 동일한 참조 부호는 동일한 구성 요소들을 가리키며, 본 발명을 수행하기 위한 제3 실시예가 도시된다. 제1 마스크(38.1)는 인터커넥트 영역(17)에 콘택 레벨들(18)의 적층부(16)의 상부층(24) 상에 형성된다. 포토레지스트 마스크 구성 요소들(40.1, 40.2, 40.3)은 도 35에 도시된 바와 같이 마스크 구성 요소들(40.1, 40.2) 사이와 마스크 구성 요소들(40.1, 40.2) 사이에 오픈 영역들(66.1, 66.2)을 형성한다. 오픈 영역들(66.1, 66.2)에 아래에 위치하는 상부층(24)의 일부들이 제1 콘택 레벨(18)의 폴리실리콘막(34.1)까지 식각되어 상부층(24) 내에 제1 및 제2 개구들(68.1, 68.2)을 생성한다. 개구들(68.1, 68.2)은 제1 폴리실리콘막(34.1)의 표면 부분들(70.1, 70.2)을 노출시킨다.
도 38은 제1 및 제2 개구들(68.1, 68.2)의 상기 측벽들 상에 측벽 물질(72.1, 72.2)을 증착한 결과를 도시한 단면도이다. 이는 실리콘 질화물과 같은 절연 물질의 블랭킷막을 화학 기상 증착(CVD) 공정 또는 스퍼터링(sputtering) 공정에 의해서 웨이퍼 상에 증착하고, 이후 측벽 스페이서들이 남아있는 수직 측벽들 근처의 영역들을 제외하고, 상기 웨이퍼의 수평 표면들로부터 상기 물질들이 제거될 때까지 비등방성 식각을 하는 것과 같은 다른 방법들로 구현될 수 있다. 측벽 물질(72.1, 72.2)은 각각의 표면 부분들(70.1, 70.2)의 제2 파트들(76.1, 76.2)이 커버되지 않도록 남겨두면서, 각각의 표면 부분들(70.1, 70.2)의 제1 파트들(74.1, 74.2)을 커버한다.
도 38에 도시한 구조에 있어서, 이후에 상기 측벽 물질을 손상(attack)시키지 않고, 측벽 물질(72.1, 72.2)의 크기를 감소시키고, 하나의 콘택 레벨을 관통해서 제1 및 제2 개구들(68.1, 68.2)을 확장시키는 비등방성 반응성 이온 식각에 의해서 식각되어 폴리실리콘막(34.2)을 노출시킨다. 도 39를 참조하기 바란다. 다음으로, 측벽 물질(72.1, 72.2)이 제거되어(도 40 참조), 표면 부분들(70.1, 70.2)의 제1 파트들(74.1, 74.2)을 노출시킨다. 도 41은 도 40의 상기 구조물 상에 제2 개구(68.2)를 채우는 제2 마스크(38.2)를 도시한 단면도이다. 제1 개구(68.1)는 이후 2개의 콘택 레벨들(18)을 통해서 식각되어서 제1 파트(74.1) 아래의 제3 폴리실리콘막(34.3)의 일부(78)와 제2 파트(76.1) 아래의 제4 폴리실리콘막(34.4)의 일부(80)를 노출시킨다.
제2 마스크(38.2)는 이후 제거되고, 도 42에 도시된 구조는 도 43에 도시된 바와 같이 층간 절연막(52)에 의해서 커버된다. 도 44는 인터커넥트 콘택 영역들(14.1 내지 14.4)에서 랜딩 영역들(56.1 내지 56.4)과 접촉하는 도전체들(54.1 내지 54.4)을 형성한 결과를 도시한 단면도이다.
도 35 내지 도 44에 도시된 방법은 상대적으로 두꺼운 상부층(24)이 콘택 레벨들(18)의 적층부(16) 상에서 이용될 경우에 특히 적합하다. 실리콘 질화막(SiNx)(50)은(도 18 내지 도 27에 예시적으로 도시한 바와 같이 사용됨) 제2 및 제3 실시예들에 사용될 수 있다.
도 45는 16개의 콘택 레벨들(18)의 적층부에 대한 공정을 예시적으로 도시한도표이다. 본 발명에 따르면, 16개의 콘택 레벨들(18)의 각각에 대한 인터커넥트 콘택 영역들(14)은 오직 4개의 마스크들(38)에 의해서 액세스될 수 있다. 예시적인 실시예에 있어서, 제1 마스크(38.1)는 1, 3, 5 등으로 표시된 8개의 포토레지스트 마스크 구성 요소들(40)과 2, 4, 6, 등으로 표시된 오픈 식각 영역들(41)을 구비한다. 상술한 실시예에서 각각의 마스크 구성 요소(40)와 각각의 영역(41)의 가장자리는 1단위(unit) 종방향 크기를 가진다. 제1 마스크(38.1)에 대해서 1개의 막이 식각된다. 제2 마스크(38.2)는 각각이 2단위 종방향 크기를 가지며, 1/2, 5/6 등으로 표시된 4개의 포토레지스트 마스크 구성 요소들과 3/4, 7/8 등으로 표시된 오픈 식각 영역들을 구비한다. 제2 마스크(38.2)와 함께 2개의 막들이 식각된다. 제3 마스크(38.3)는 각각이 4단위 종방향 크기를 가지며, 1-4, 9-12로 표시된 2개의 포토레지스트 마스크 구성 요소들과 5-8, 13-16으로 표시된 오픈 식각 영역들을 구비한다. 제3 마스크(38.3)와 함께 4개의 막들이 식각된다. 제4 마스크(38.4)는 각기 8단위 종방향 크기를 가지며, 1-8로 표시된 1개의 포토레지스트 마스크 구성 요소와 9-16으로 표시된 오픈 식각 영역을 구비한다. 제4 마스크(38.4)와 함께 8개의 막들이 식각된다.
상술한 바와 같이, 제1 마스크를 사용할 때(x=1) 하나의 막(18)이 식각되고(2x-1=20=1); 제2 마스크(38.2)를 사용할 때, 2개의 막들(18)이 식각되며(2x-1=21=2); 제3 마스크(38.3)를 사용할 때, 4개의 막들(18)이 식각되고(2x-1=22=4); 제4 마스크(38.4)를 사용할 때, 8개의 막들(18)이 식각된다(2x-1=23=8). 상술한 방식으로 1에서 16사이의 어떠한 콘택 레벨(18)도 1개 층 식각, 2개 층들 식각, 4개 층들 식각 및 8개 층들 식각의 어떤 조합을 사용하여 액세스될 수 있다. 상술한 방식을 고려한 다른 방법은 4개의 마스크들이 4자리 2진수를 나타내고, 즉 0000, 0001, 0010, … 1111 등이 10진수 1에서 16에 대응하는 것이다. 예를 들어, 콘택 레벨(18)에 있는 인터커넥트 콘택 영역들(14)에 접근하기 위해서는 12개의 콘택 레벨들을 통해서 식각하는 것이 필요하고, 이것은 제3 마스크(38.3)(4개의 콘택 레벨들을 통해서 식각함)와 제4 마스크(38.4)(8개의 콘택 레벨들을 통해서 식각함)의 오픈 영역(41)을 사용하여 달성될 수 있다. 콘택 레벨들(18)의 적층부(16)에 대해서 도 45의 마스크들(38.1 내지 38.4)을 사용한 결과를 도 46에 도시한다. 종래 방식은 일반적으로 16개의 다른 마스크들을 필요로 하고, 이에 따라 보다 높은 공정 비용과 빌드업(buildup) 오차로 인한 실패의 확률의 증가를 야기한다.
도 45 및 도 46에 예시적으로 도시한 랜딩 영역들(56)에 대해 정렬된 인터커넥트 콘택 영역들(14)을 위한 연속적인 오픈 단계 영역을 결과로 도출한다. 도 47은 4개의 마스크들(38)이 구성되어, 각각의 인터커넥트 콘택 영역(14) 사이에 있는 전체높이 더미 적층부들(82)과 콘택 영역(14.16)에 인접하는 전체 높이 경계 적층부(84)를 구비하는 16개의 콘택 레벨들(18)의 적층부(16)를 생성한다. 이는 더미 적층부(82)가 생성되는 어떤 곳이나 각각의 마스크(38)를 위한 더미 마스크 영역들(86)을 제공함으로써 달성될 수 있다. 예시적인 실시예에서 각각의 인터커넥트 콘택 영역(14) 사이에 더미 적층부(82)가 위치한다. 그러나, 다른 예시적인 실시예들에서, 하나 또는 그 이상의 더미 적층부들(82)이 제거될 수 있다. 또한, 더미 적층부들(82)의 종방향 크기가 동일할 필요는 없다.
식각 마스크에 의해서 식각되는 콘택 레벨(18)의 상기 숫자의 순서에 따라서 마스크(38)들이 사용될 필요는 없다. 즉, 마스크(38.2)가 마스크(38.1) 사용 이전에 사용될 수 있다. 하지만, 식각되는 콘택 레벨들의 상기 숫자의 오름차순 순서대로 사용하는 것, 즉 더 넓은 공정 윈도우(process window)를 위해서 1개의 콘택 레벨을 식각하는데 사용되는 마스크를 첫 번째, 2개의 콘택 레벨을 식각하는데 사용되는 마스크를 두 번째 등의 순서로 사용하는 것이 바람직하다.
도 47에 예시적으로 도시한 바에 있어서, 더미 마스크 영역들(86)은 각각의 마스크(38)에서 대응하는 위치들에 배치되어, 결과적인 더미 적층부(82)는 전체 높이(full height) 더미 적층부이다. 도 24의 얇은 컬럼 부분(48)같은 부분의 높이 더미 적층부들은 모든 마스크들(38)이 아닌 하나 또는 그 이상의 마스크들의 대응하는 위치들에 더미 마스크 영역들(86)을 배치함으로써 만들어질 수 있다.
비록 본 발명에 있어서. 도 17 내지 도 44에 대해서는 N=2일 때, 도 45 내지 도 47에 대해서는 N=4일 때를 참조하여 설명되었지만, 마스크들의 개수는 3이외의 숫자이거나 N은 4보다 클 수 있다. 비록 N개의 마스크 세트가 2N개의 층들의 인터커넥트 콘택 영역들을 생성하는데 사용될 수 있지만, 상기 마스크 세트는 또한 2N개까지의 그리고 2N개를 포함하는 인터커넥트 콘택 영역들을 생성하는데 사용될 수 있다. 예를 들어, N이 4일 때, 상기 4개의 마스크들은 13, 14 또는 15개의 레벨들의 인터커넥트 콘택 영역들과 같이 16개의 레벨들보다 적은 인터커넥트 콘택 영역들을 생성하는데 사용될 수 있다.
본 발명이 상술된 예시적인 실시예들을 참조하여 개시되었지만, 이들 예시적인 실시예들은 발명을 제한하는 것이 아니라 설명하는 것일 뿐이다. 해당 기술 분야에 통상의 지식을 가진 자는 용이하게 변형 및 조합을 할 수 있으며, 그러한 변형 및 조합은 아래 청구항들의 범위와 발명의 기술적 사상 내에 있음을 예상할 수 있을 것이다.
본 발명에 따른 인터커넥트 구조물을 구현하기 위한 기술은 복수의 레벨들에 콘택들을 형성하는데 필요한 영역 또는 면적을 크게 감소시킬 수 있으며, 다양한 레벨들에서 더 많은 공간이 메모리 회로들을 구현하는데 사용될 수 있다. 따라서, 보다 높은 메모리 밀도와 비트당 보다 낮은 가격의 구현이 가능하다. 또한, 본 발명에 따르면, 유전체 전하 트래핑 메모리 셀, 플로팅 게이트 메모리 셀 등을 포함하는 다른 형태의 메모리 셀들과 구조들을 구현할 수 있다. 또한, 본 발명에 따른 인터커넥트 구조물은 장치 내에 다양한 레벨들로 연장되는 도전체들을 작은 면적 내에 구비하는 다른 형태들의 3차원 적층 집적 회로 장치들에 구현될 수 있다.
14, 14.1, 14.2, 14.3, 14.4：인터커넥트 콘택 영역들
16：적층부 17：인터커넥트 영역
18, 18.1, 18.2, 18.3, 18.4：콘택 레벨들
24：상부층 26, 28, 36.1, 36.2, 36.3：산화막
27：전하 트래핑막 30：추가 마스크
34：상부 도전층 36：하부 절연층
38, 38.1, 38.2：마스크들 50：식각 저지막
52：층간 절연층 54, 54-1, 54-2, 54-3, 54-4：도전체들
56, 56-1, 56-2, 56-3, 56-4：랜딩 영역들
62, 63, 68.1, 68.2：개구들 72.1, 72.2：측벽 물질들
82：더미 적층부 84：전체 높이 경계 적층부
100：3차원 적층 집적 회로 장치 110：메모리 어레이 영역
120：주변 영역 112: 메모리 셀 액세스층
130：반도체 기판
131a, 131b：수평 전계 효과 트랜지스터 액세스 장치
140a, 140b：워드 라인들 142a, 142b：콘택 플러그들
144, 154：층간 절연층 150a, 150b：비트 라인들
152a, 152b：콘택 패드들 160-1, 160-2, 160-3, 160-4：레벨들
161-1a, 161-1b, 161-2a, 161-2b, 161-3a, 161-3b, 161-4：랜딩 영역들
165-1, 165-2. 165-3：절연층들 166：다른 절연층
171a, 171b：전극 필라들 180：도전체들
185：인터커넥트 라인들 190：인터커넥트 구조물
250, 255, 260, 265, 270, 275：개구들
300：집적 회로 장치 360：3차원 메모리 어레이
361：로우 디코더 363：칼럼 디코더
365：버스 366：블록
367：데이터 버스 371：데이터 입력 라인
372：데이터 출력 라인 374：다른 회로
544-1, 544-2, 544-3, 544-4：메모리 소자들
546：평면 디코더 800, 900, 1100, 1300：마스크들
810, 1000, 1010, 1200, 1210, 1310, 1320：개구들
1400：충진 물질

Claims (27)

  1. 인터커넥트 영역에 콘택 레벨들의 적층부(stack)를 구비하는 3차원 적층 집적 회로 장치에 사용되는 상기 콘택 레벨들에서 랜딩 영역(landing area)들을 노출시키고, 상기 랜딩 영역들과 정렬되는 인터커넥트 콘택 영역들을 생성하는 방법에 있어서,
    상기 콘택 레벨들의 상기 적층부에서 인터커넥트 콘택 영역들의 2N개까지의 층들을 생성하기 위하여, 각각의 마스크가 마스크 및 식각 영역을 구비하고, 적어도 2이상의 정수인 N개의 식각 마스크들의 세트를 이용하는 단계;
    상기 인터커넥트 영역에서 상기 콘택 레벨들의 상기 적층부 위를 덮는 임의의 상부층 중에 적어도 일부를 제거하는 단계; 및
    상기 마스크들을 선택된 순서대로 사용하여 상기 인터커넥트 영역을 N번 식각하여, 각각의 상기 2N개의 콘택 레벨들에서 상기 랜딩 영역들과 정렬되고 상기 랜딩 영역들에 대한 액세스를 제공하며, 표면 막으로부터 각각의 콘택 레벨로 연장되는 콘택 개구들을 생성하는 단계를 포함하며,
    상기 인터커넥트 영역을 N번 식각하는 단계는, 하나의 마스크에 x=1, 다른 마스크에 x=2, 계속해서 x=N까지 지정하는 x는 순서 번호이고, 각각의 순서번호 x의 마스크에 대해서 2x-1개의 콘택 레벨들을 통해서 식각하는 단계를 포함하고,
    이에 따라 전기적 도전체들이 상기 콘택 개구들을 관통해서 형성되어 상기 콘택 레벨들에서 상기 랜딩 영역들과 접촉할 수 있는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 개구들 상에 충진 물질(fill material)을 적용하여 비아(via) 패턴 표면을 정의하는 단계;
    상기 충진 물질을 관통해서 비아들을 개방하여 각각의 콘택 레벨 내의 상기 랜딩 영역들을 노출시키는 단계; 및
    상기 비아들 내에 도전성 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 랜딩 영역들에 대한 액세스를 제공하는 단계는 적어도 하나의 상기 마스크들 상에 더미 마스크 영역을 포함하는 상기 마스크들에 의해서 수행되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 랜딩 영역들에 대한 액세스를 제공하는 단계는 적어도 몇 개의 상기 마스크들 상에 대응되는 위치들에 있는 더미 마스크 영역들을 포함하는 상기 마스크들에 의해서 수행되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 랜딩 영역들에 대한 액세스를 제공하는 단계는 각각의 상기 마스크들 상에 대응되는 위치들에 있는 적어도 하나의 더미 마스크 영역들을 포함하는 상기 마스크들에 의해서 수행되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 랜딩 영역들에 대한 액세스를 제공하는 단계는 적어도 4이상인 N개의 마스크들에 의해서 수행되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 마스크들을 선택된 순서대로 사용하여 상기 인터커넥트 영역을 N번 식각하는 단계는 상기 순서 번호 x의 순서에 따라 수행되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 인터커넥트 영역에서 상기 콘택 레벨들의 상기 적층부 위를 덮는 임의의 상부층 중에 적어도 일부를 제거하는 단계는 상기 인터커넥트 영역을 노출시키는 추가적인 마스크를 이용하여 수행되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 인터커넥트 영역에서 상기 콘택 레벨들의 상기 적층부 위를 덮는 임의의 상부층 중에 적어도 일부를 제거하는 단계는 상기 인터커넥트 영역에서 블랭킷 식각(blanket etching) 단계를 사용하여 수행되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 인터커넥트 영역에서 상기 콘택 레벨들의 상기 적층부 위를 덮는 임의의 상부층 중에 적어도 일부를 제거하는 단계는 제1 콘택 레벨의 상부 표면 부분을 노출시키며 측벽들에 의해서 부분적으로 제한되는 개구를 상기 상부층에 형성하는 단계를 포함하고;
    상기 인터커넥트 영역 식각 단계는:
    상기 개구의 상기 측벽들 및 상기 상부 표면 부분의 제1 부분 상에 측벽 물질을 증착하고, 상기 상부 표면 부분의 제2 부분에는 상기 측벽 물질을 증착하지 않고 남겨두는 단계;
    상기 상부 표면 부분의 제2 부분을 관통하는 상기 개구를 연장하여, 아래에 위치하는 콘택 레벨의 상기 상부 표면에 액세스를 제공하는 단계; 및
    상기 측벽 물질의 적어도 일부를 제거하여 상기 상부 표면 부분의 제1 부분의 적어도 일부를 노출시켜, 상기 제1 및 그 아래에 위치하는 콘택 레벨들에 있는 상기 랜딩 영역들과 정렬되고, 상기 랜딩 영역들에 액세스를 제공하는 상기 인터커넥트 콘택 영역들을 형성하는 단계를 포함하며,
    이에 따라 상기 측벽 물질이 상기 N개의 식각 마스크들 중에 하나로 역할하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 측벽 물질의 적어도 일부를 제거하는 단계는 상기 랜딩 영역들을 노출시키도록 수행되는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 측벽 물질의 적어도 일부를 제거하는 단계가 상기 측벽 물질들을 실질적으로 모두 제거함으로써 수행되는 것을 특징으로 하는 방법.
  13. 삭제
  14. 제1항에 있어서,
    상기 인터커넥트 영역에서 상기 콘택 레벨들의 상기 적층부 위를 덮는 임의의 상부층 중에 적어도 일부를 제거하는 단계는 각각의 개구에서 제1 콘택 레벨의 상부 표면 부분을 노출시키는 상부층에 측벽들에 의해서 부분적으로 제한되는 제1 및 제2 개구를 형성하는 단계를 포함하고;
    인터커넥트 영역 식각 단계는:
    각각의 개구들의 상기 측벽들 및 각각의 상부 표면 부분 상에 측벽 물질을 증착하고, 각각의 상부 표면 부분의 제2 부분에는 상기 측벽 물질을 증착하지 않고 남겨두는 단계;
    상기 상부 표면 부분의 제2 부분을 관통하는 각각의 제1 및 제2 개구를 연장하여, 각각의 개구에서 제2 콘택 레벨의 상기 상부 표면을 노출시키는 단계;
    각각의 개구에서 상기 측벽 물질의 적어도 일부를 제거하여 각각의 개구에서 상기 상부 표면 부분의 제1 부분의 적어도 일부를 노출시켜서, 상기 제1 및 제2 콘택 레벨들의 상기 랜딩 영역들과 정렬되고, 상기 랜딩 영역들에 액세스를 제공하는 상기 인터커넥트 콘택 영역들을 상기 제2 개구들에 형성하는 단계; 및
    상기 제1 개구는 (1) 상기 상부 표면 부분의 상기 노출된 제1 부분으로부터 상기 제1 및 제2 콘택 레벨들을 관통해서 연장되어 제3 콘택 레벨의 상기 상부 표면을 노출시키고, (2) 상기 제2 콘택 레벨의 상기 노출된 상부 표면 부분으로부터 상기 제2 및 제3 콘택 레벨들을 관통해서 연장되어 제4 콘택 레벨의 상기 상부 표면을 노출시켜서, 상기 제3 및 제4 콘택 레벨들의 상기 랜딩 영역들과 정렬되고 상기 랜딩 영역들에 액세스를 제공하는 상기 인터커넥트 콘택 영역들을 상기 제1 개구에 형성하는 단계를 포함하며,
    이에 따라 상기 측벽 물질이 상기 N개의 식각 마스크들 중에 하나로 역할 하는 것을 특징으로 하는 방법.
  15. 인터커넥트 영역은 상부층과 상기 상부층 하부에 적어도 제1, 제2, 제3 및 제4 콘택 레벨의 적층부를 포함하고, 3차원 적층 집적 회로 장치의 인터커넥트 영역의 콘택 레벨들의 적층부에서 랜딩 영역들에 전기적 연결을 제공하는 방법에 있어서,
    각각이 제1 콘택 레벨의 표면 부분을 노출시키며 상부층 측벽들에 의해서 부분적으로 제한되는 제1 및 제2 개구들을 상기 상부층에 형성하는 단계;
    각각의 상기 제1 및 제2 개구들의 상기 측벽들 및 각각의 상기 표면 부분의 제1 부분 상에 측벽 물질을 증착하고, 상기 표면 부분의 제2 부분에는 측벽 물질을 증착하지 않고 남겨두는 단계;
    상기 표면 부분의 제2 부분을 관통하는 제1 및 제2 개구를 연장하여, 각각의 상기 제1 및 제2 개구에서 제2 콘택 레벨의 표면을 노출시키는 단계;
    각각의 개구에서 상기 측벽 물질의 적어도 일부를 제거하여 각각의 개구에서 상기 표면 부분의 상기 제1 부분의 적어도 일부를 노출시켜서, 상기 제1 및 제2 콘택 레벨들의 상기 랜딩 영역들과 정렬되는 인터커넥트 콘택 영역들을 상기 제2 개구들에 형성하는 단계;
    상기 제1 개구를 (1) 상기 표면 부분의 상기 노출된 제1 부분으로부터 상기 제1 및 제2 콘택 레벨들을 관통해서 연장시켜서 제3 콘택 레벨의 표면을 노출시키고, (2) 상기 제2 콘택 레벨의 노출된 표면으로부터 상기 제2 및 제3 콘택 레벨들을 관통해서 연장시켜서 제4 콘택 레벨의 표면을 노출시켜서, 상기 제3 및 제4 콘택 레벨들의 상기 랜딩 영역들과 정렬되는 상기 인터커넥트 콘택 영역들을 상기 제1 개구에 형성하는 단계;
    상기 제1, 제2, 제3 및 제4 콘택 레벨들에서 상기 랜딩 영역들로 전기적 전도체를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 전기적 전도체들을 형성하는 단계는:
    상기 개구들 상에 충진 물질을 적용하여 비아 패턴 표면을 정의하는 단계;
    상기 충진 물질을 관통해서 비아들을 오픈하여 각각의 콘택 레벨 내의 상기 랜딩 영역들을 노출시키는 단계; 및
    상기 비아들 내에 도전성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 상기 제1 및 제2 개구들을 형성하는 단계가 수행되어 제1 콘택 레벨의 상면이 노출되고, 추가적인 연장 단계가 수행되어 상기 제3 및 제4 콘택 레벨들에서 상기 랜딩 영역들이 노출되는 것을 특징으로 하는 방법.
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