KR101750290B1 - 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 보다 구체적으로, 박막 패턴 또는 박막 트랜지스터의 제조 공정을 단순화하여 제조 단가를 감소시키고 생산성을 향상시킬 수 있도록 한 박막 패턴의 제조 방법과 이를 이용한 박막 트랜지스터 및 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것으로, 박막 패턴의 제조 방법은 개방 영역과 차단 영역을 가지는 섀도우 마스크를 기판 상에 정렬하는 단계; 상기 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 상기 기판 상에 박막 패턴을 형성하는 단계; 상기 섀도우 마스크를 제거하는 단계; 및 상기 박막 패턴의 형성 단계에서 생성된 상기 박막 패턴의 테일(Tail)부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 디스플레이 장치에 관한 것으로, 보다 구체적으로, 박막 패턴 또는 박막 트랜지스터의 제조 공정을 단순화하여 제조 단가를 감소시키고 생산성을 향상시킬 수 있도록 한 박막 패턴의 제조 방법과 이를 이용한 박막 트랜지스터 및 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자 또는 액정 디스플레이 소자 또는 발광 디스플레이 소자 등의 평판 디스플레이 소자 등은 신호가 공급되는 박막 패턴 및 스위칭 신호에 따라 스위칭되는 박막 트랜지스터를 포함하여 구성된다.
박막 패턴 또는 박막 트랜지스터는 박막 증착 공정, 포토리소그래피(Photorithography) 공정 및 식각 공정을 통해 형성된다.
도 1은 일반적인 박막 패턴의 제조 방법을 개략적으로 설명하기 위한 도면이다.
도 1을 참조하여 일반적인 박막 패턴의 제조 방법을 설명하면 다음과 같다.
먼저, 도 1의 (a)에 도시된 바와 같이, 기판(10) 상에 박막층(20a)을 증착한다. 여기서, 박막층(20a)은 금속, 유기, 또는 무기 재질로 이루어질 수 있다.
그런 다음, 도 1의 (b)에 도시된 바와 같이, 박막층(20a)의 전면에 감광층을 형성한다. 이어서, 노광 공정 및 현상 공정을 통해 감광층을 선택적으로 제거하여 박막층(20a) 상의 소정 부분에 마스크 패턴(30)을 형성한다.
그런 다음, 도 1의 (c)에 도시된 바와 같이, 마스크 패턴(30)을 마스크로 한 식각 공정을 통해 박막층(20a)을 식각하여 기판(10) 상에 박막 패턴(20)을 형성한다.
그런 다음, 박막 패턴(20) 상에 형성된 마스크 패턴(30)을 제거함으로써 최종적으로 기판(10) 상에 박막 패턴(20)을 형성한다.
이와 같은, 일반적인 박막 패턴의 제조 방법은 박막 증착 공정, 포토리소그래피 공정 및 식각 공정으로 인하여 공정이 복잡하고 제조 단가와 생산성에 문제가 있다.
한편, 일반적인 박막 트랜지스터는 게이트 전극, 게이트 전극과 절연되도록 형성된 반도체층, 반도체층 상에 채널 영역을 갖도록 형성된 소스 전극과 드레인 전극을 포함하여 구성된다. 이러한, 박막 트랜지스터의 제조 방법은 상술한 박막 증착 공정, 포토리소그래피 공정 및 식각 공정을 반복적으로 수행하여 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 형성하므로 공정이 복잡하고, 제조 단가와 생산성에 문제가 있다.
따라서, 일반적인 박막 패턴 또는 박막 트랜지스터의 제조 방법은 박막 증착 공정, 포토리소그래피 공정 및 식각 공정으로 인하여 공정이 복잡하고 제조 단가 및 생산성에 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 박막 패턴 또는 박막 트랜지스터의 제조 공정을 단순화하여 제조 단가를 감소시키고 생산성을 향상시킬 수 있도록 한 박막 패턴의 제조 방법과 이를 이용한 박막 트랜지스터 및 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 패턴 형성시 형성되는 테일부를 제거함으로써 고해상도의 미세 박막 패턴을 형성할 수 있도록 한 박막 패턴의 제조 방법과 이를 이용한 박막 트랜지스터 및 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 박막 패턴의 제조 방법은 개방 영역과 차단 영역을 가지는 섀도우 마스크를 기판 상에 정렬하는 단계; 상기 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 상기 기판 상에 박막 패턴을 형성하는 단계; 상기 섀도우 마스크를 제거하는 단계; 및 상기 박막 패턴의 형성 단계에서 생성된 상기 박막 패턴의 테일(Tail)부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 테일부를 제거하는 단계는 건식 식각 공정 또는 습식 식각 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기 박막 패턴은 상기 식각 공정에 의해 상기 테일부가 제거될 수 있도록 제 1 두께로 형성되고, 상기 식각 공정에 의해 제 2 두께를 가지도록 식각되는 것을 특징으로 한다.
상기 박막 패턴은 금속 재질, 유기 재질, 또는 무기 재질로 이루어지는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 패턴에 대응되는 상기 게이트 절연막 상에 반도체 패턴을 형성하는 단계; 및 상기 반도체 패턴 상에 채널 영역을 갖도록 소정 간격으로 이격되는 소스 패턴과 드레인 패턴을 형성하는 단계를 포함하며, 상기 반도체 패턴을 형성하는 단계는, 개방 영역과 차단 영역을 가지는 반도체 패턴용 섀도우 마스크를 기판 상에 정렬하는 단계; 상기 반도체 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 상기 게이트 절연막 상에 상기 반도체 패턴을 형성하는 단계; 상기 반도체 패턴용 섀도우 마스크를 제거하는 단계; 및 상기 반도체 패턴의 형성 단계에서 생성된 상기 반도체 패턴의 테일부(Tail)를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 테일부를 제거하는 단계는 건식 식각 공정 또는 습식 식각 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기 반도체 패턴은 상기 식각 공정에 의해 상기 테일부가 제거될 수 있도록 제 1 두께로 형성되고, 상기 식각 공정에 의해 제 2 두께를 가지도록 식각되는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판 상에 형성되는 게이트 패턴, 게이트 절연막, 반도체 패턴, 소스/드레인 패턴을 포함하여 구성된 박막 트랜지스터의 제조 방법에 있어서, 상기 게이트 패턴, 반도체 패턴, 및 소스/드레인 패턴 중 적어도 하나의 패턴의 제조 방법은 개방 영역과 차단 영역을 가지는 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 제 1 두께를 가지는 상기 패턴을 형성하는 단계; 상기 섀도우 마스크를 제거하는 단계; 및 상기 패턴의 두께를 제 2 두께로 식각하여 상기 패턴의 형성 단계에서 생성된 상기 패턴의 테일(Tail)부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 형성되는 게이트 패턴, 게이트 절연막, 반도체 패턴, 소스/드레인 패턴을 구비하는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법에 있어서, 상기 기판 상에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터가 형성된 기판 상에 보호막을 형성하는 단계; 상기 박막 트랜지스터의 드레인 패턴에 대응되는 상기 보호막의 소정 영역을 제거하여 컨택홀을 형성하는 단계; 및 상기 컨택홀을 통해 상기 드레인 패턴에 전기적으로 접속되는 화소 전극 패턴을 상기 보호막 상에 형성하는 단계를 포함하며, 상기 박막 트랜지스터를 형성하는 단계는 상기 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 패턴에 대응되는 상기 게이트 절연막 상에 반도체 패턴을 형성하는 단계; 및 상기 반도체 패턴 상에 채널 영역을 갖도록 소정 간격으로 이격되는 소스 패턴과 드레인 패턴을 형성하는 단계를 포함하며, 상기 반도체 패턴을 형성하는 단계는, 개방 영역과 차단 영역을 가지는 반도체 패턴용 섀도우 마스크를 기판 상에 정렬하는 단계; 상기 반도체 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 상기 게이트 절연막 상에 상기 반도체 패턴을 형성하는 단계; 상기 반도체 패턴용 섀도우 마스크를 제거하는 단계; 및 상기 반도체 패턴의 형성 단계에서 생성된 상기 반도체 패턴의 테일부(Tail)를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 기판 상에 박막 트랜지스터를 형성하는 단계는 상기 게이트 패턴의 형성과 동시에 게이트 라인을 형성하는 단계; 및 상기 소스 및 드레인 패턴의 형성과 동시에 데이터 라인을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
상기 화소 전극 패턴을 형성하는 단계는 상기 컨택홀을 포함하는 상기 보호막의 소정 영역에 대응되는 개방 영역과 상기 개방 영역을 제외한 나머지 차단 영역을 가지는 화소 전극 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 상기 보호막 상에 제 1 두께를 가지는 상기 화소 전극 패턴을 형성하는 단계; 상기 화소 전극 패턴용 섀도우 마스크를 제거하는 단계; 및 상기 화소 전극 패턴의 두께를 제 2 두께로 식각하여 상기 화소 전극 패턴의 형성 단계에서 생성된 상기 화소 전극 패턴의 테일부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 박막 패턴의 제조 방법과 이를 이용한 박막 트랜지스터 및 박막 트랜지스터 어레이 기판의 제조 방법은 다음과 같은 효과가 있다.
첫째, 섀도우 마스크를 이용한 증착 공정을 통해 원하는 두께보다 두꺼운 두께를 가지는 패턴을 형성한 후, 식각 공정을 통해 패턴의 두께를 원하는 두께로 식각하여 패턴의 형성 공정에서 생성된 패턴의 테일부를 제거함으로써 고해상도의 미세 패턴을 형성할 수 있다.
둘째, 패턴 형성을 위한 포토리소그래피(Photorithography) 공정을 생략할 수 있어 패턴의 형성 공정을 단순화함과 아울러 제조 단가를 감소시키고 생산성을 향상시킬 수 있다.
도 1은 일반적인 박막 패턴의 제조 방법을 개략적으로 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 제 1 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 4a 내지 도 4f는 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 5는 도 4f에 도시된 반도체 패턴과 소스/드레인 패턴 사이에 형성되는 오믹 컨택 패턴을 설명하기 위한 도면이다.
도 6a 내지 도 6c은 도 5에 도시된 오믹 컨택 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 7a 내지 도 7c에 도시된 바와 같이, 제 1 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 8a 내지 도 8c에 도시된 바와 같이, 제 2 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 9a 내지 도 9d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 있어서, 화소 전극 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 10a 내지 도 10c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 있어서, 섀도우 마스크를 이용한 화소 전극 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 제 1 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 4a 내지 도 4f는 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 5는 도 4f에 도시된 반도체 패턴과 소스/드레인 패턴 사이에 형성되는 오믹 컨택 패턴을 설명하기 위한 도면이다.
도 6a 내지 도 6c은 도 5에 도시된 오믹 컨택 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 7a 내지 도 7c에 도시된 바와 같이, 제 1 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 8a 내지 도 8c에 도시된 바와 같이, 제 2 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 9a 내지 도 9d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 있어서, 화소 전극 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 10a 내지 도 10c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 있어서, 섀도우 마스크를 이용한 화소 전극 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 제 1 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 2a 내지 도 2c를 참조하여 본 발명의 제 1 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 개방 영역(110o)과 개방 영역(110o)을 제외한 나머지 차단 영역(110b)을 가지는 섀도우 마스크(110)를 기판(100) 상에 정렬하여 배치한다.
그런 다음, 도 2b에 도시된 바와 같이, 섀도우 마스크(110)를 이용한 증착 공정을 통해 개방 영역(110o)에 대응되는 기판(100) 상에 박막 패턴(120)을 형성한다. 여기서, 박막 패턴(120)은 섀도우 마스크(110)의 개방 영역(110o)을 통과하는 박막 물질에 의해 기판(100) 상에 소정 형태로 증착된다. 이때, 박막 패턴(120)은 금속, 유기, 또는 무기 재질로 이루어진 박막 물질이 될 수 있다.
그런 다음, 도 2c에 도시된 바와 같이, 기판(100) 상에 배치된 섀도우 마스크(110)를 제거한다. 이에 따라, 기판(100) 상에는 소정 형태의 박막 패턴(120)이 형성된다.
이와 같은, 본 발명의 제 1 실시 예에 따른 박막 패턴의 제조 방법은 섀도우 마스크(110)를 이용한 증착 공정만으로 기판(100) 상에 박막 패턴(120)을 형성함으로써 포토리소그래피(Photorithography) 공정 및 식각 공정을 생략할 수 있어 공정을 단순화함과 아울러 제조 단가를 감소시키고 생산성을 향상시킬 수 있다.
한편, 본 발명의 제 1 실시 예에 따른 박막 패턴의 제조 방법을 통해 기판(100) 상에 박막 패턴(120)을 형성할 경우, 섀도우 마스크(110)의 개방 영역(110o)을 통과하는 박막 물질은, 도 2b 및 도 2c에 도시된 바와 같이, 개방 영역(110o)에 대응되는 기판(100) 상에 증착될 뿐만 아니라 섀도우 마스크(110)의 차단 영역(110b) 내부로 침투하여 차단 영역(110b)에 대응되는 기판(100) 상에 증착된다. 이에 따라, 기판(100) 상에는 박막 패턴(120)이 형성됨과 동시에 박막 패턴(120)의 모서리 부분에 꼬리 형태의 테일부(120t)가 생성되게 된다.
이러한, 박막 패턴(120)의 모서리 부분에 형성되는 테일부(120t)는 박막 패턴(120)의 성능을 저하시킨다. 이에 따라, 본 발명의 제 1 실시 예에 따른 박막 패턴의 제조 방법은 박막 패턴의 형성 공정을 단순화함과 아울러 제조 단가를 감소시키고 생산성을 향상시킬 수 있는 효과를 제공함에도 불구하고, 박막 패턴(120)에 형성되는 테일부(120t)로 인하여 고해상도의 미세 패턴을 형성할 수 없다는 단점이 있다.
이하에서는 테일부(120t) 없이 원하는 박막 패턴(120)을 기판(100)에 형성할 수 있는 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법에 대하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 3a 내지 도 3d를 참조하여 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 개방 영역(210o)과 개방 영역(210o)을 제외한 나머지 차단 영역(210b)을 가지는 섀도우 마스크(210)를 기판(200) 상에 정렬하여 배치한다.
그런 다음, 도 3b에 도시된 바와 같이, 섀도우 마스크(210)를 이용한 증착 공정을 통해 개방 영역(210o)에 대응되는 기판(200) 상에 제 1 두께(T1)를 가지는 박막 패턴(220)을 형성한다. 이때, 박막 패턴(220)은 금속, 유기, 또는 무기 재질로 이루어진 박막 물질이 될 수 있다. 이러한 박막 패턴(220)은 상기의 박막 물질에 따라 스퍼터링(Sputtering) 공정, CVD(Chemical Vapor Deposition) 공정, 증발기(Evaporator)를 이용한 진공 증착 공정에 의해 형성될 수 있다.
박막 패턴(220)은 박막 물질이 섀도우 마스크(210)의 개방 영역(210o)을 통과하여 기판(200) 상에 증착됨으로써 기판(200) 상에 소정 형태를 가지도록 형성된다.
한편, 섀도우 마스크(210)를 이용한 박막 패턴(220)의 증착 공정에서, 섀도우 마스크(210)의 개방 영역(210o)을 통과하는 박막 물질은 개방 영역(210o)에 대응되는 기판(200) 상에 증착될 뿐만 아니라 섀도우 마스크(210)의 차단 영역(210b) 내부로 침투하여 차단 영역(210b)에 대응되는 기판(200) 상에 증착된다. 이에 따라, 기판(200) 상에는 박막 패턴(220)이 형성됨과 동시에 박막 패턴(220)의 모서리 부분에 꼬리 형태의 테일부(220t)가 생성되게 된다. 이러한, 박막 패턴(220)의 테일부(220t)는 인접한 박막 패턴(220)의 전기적인 접속을 발생시킬 수 있기 때문에 고해상도의 미세 패턴을 형성할 수 없게 하는 불필요한 패턴이 된다.
그런 다음, 도 3c에 도시된 바와 같이, 기판(200) 상에 배치된 섀도우 마스크(210)를 제거한다.
그런 다음, 도 3d에 도시된 바와 같이, 식각 공정을 통해 제 1 두께(T1)를 가지도록 형성된 박막 패턴(220)의 전체 두께를 원하는 제 2 두께(T2)로 식각함으로써 박막 패턴(220)에 형성된 테일부(220t)를 제거한다. 여기서, 식각 공정으로는 습식 식각 공정 또는 건식 식각 공정이 사용될 수 있다. 예를 들어, 습식 식각 공정에서는 전면 식각(Blanket Etch) 방식을 사용할 수 있으며, 건식 식각 공정에서는 전면 식각 방식을 사용하거나, 별도의 식각 마스크 또는 상기의 섀도우 마스크(210)를 이용한 부분 식각 방식을 사용할 수 있다.
이와 같은, 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법은 섀도우 마스크(210)를 이용한 증착 공정을 통해 원하는 두께(T2)보다 두꺼운 두께(T1)를 가지는 박막 패턴(220)을 형성한 후, 식각 공정을 통해 박막 패턴(220)의 전체 두께를 원하는 두께(T2)로 식각하여 박막 패턴(220)에 형성된 테일부(220t)를 제거함으로써 고해상도의 미세 패턴을 형성할 수 있다.
또한, 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법은 포토리소그래피(Photorithography) 공정을 생략할 수 있어 박막 패턴의 형성 공정을 단순화함과 아울러 제조 단가를 감소시키고 생산성을 향상시킬 수 있다.
이와 같은, 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법은 박막 트랜지스터를 제조하는데에도 동일하게 적용될 수 있다.
도 4a 내지 도 4f는 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 단계적으로 설명하기 위한 도면이다.
도 4a 내지 도 4f를 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 4a에 도시된 바와 같이, 기판(300) 상에 소정 형태를 가지는 게이트 패턴(310)을 형성한다. 이때, 게이트 패턴(310)은 구리(Cu), 구리합금(Cu Alloy), 알루미늄(Al), 알루미늄 합금(AlNd: Aluminum Neodymium), 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 은(Ag), 및 은 합금 중 적어도 하나의 금속 물질로 형성되는 단층 또는 다층 구조를 가질 수 있다. 이러한, 게이트 패턴(310)은 스퍼터링(Sputtering) 공정과 같은 증착 공정에 의해 형성될 수 있다.
그런 다음, 도 4b에 도시된 바와 같이, 게이트 패턴(310)이 형성된 기판(300)의 전면에 게이트 절연막(320)을 형성한다. 이때, 게이트 절연막(320)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기물질이 될 수 있다.
그런 다음, 도 4c에 도시된 바와 같이, 게이트 패턴(310)에 대응되는 개방 영역(410o)과 개방 영역(410o)을 제외한 나머지 차단 영역(410b)을 가지는 반도체 패턴용 섀도우 마스크(410)를 기판(300) 상에 정렬하여 배치한다.
이어서, 반도체 패턴용 섀도우 마스크(410)를 이용한 증착 공정을 통해 개방 영역(410o)에 대응되는 게이트 절연막(320) 상에 제 1 두께(T1)를 가지는 반도체 패턴(330)을 형성한다. 이때, 증착 공정은 CVD 공정이 될 수 있다.
반도체 패턴(330)은 반도체 물질이 반도체 패턴용 섀도우 마스크(410)의 개방 영역(410o)을 통과하여 게이트 절연막(320) 상에 소정 형태로 증착되어 형성된다. 이때, 반도체 패턴(330)의 모서리 부분에는 상술한 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법에서와 같이 테일부(330t)가 생성되게 된다. 이러한, 반도체 패턴(330)의 테일부(330t)는 포토 커런트(Photo current)에 의한 박막 트랜지스터의 오프 커런트(Off current)를 증가시켜 박막 트랜지스터의 성능을 저하시킴과 아울러 고해상도의 미세 패턴을 형성할 수 없게 한다.
그런 다음, 도 4d에 도시된 바와 같이, 기판(300) 상에 배치된 반도체 패턴용 섀도우 마스크(410)를 제거한다.
그런 다음, 도 4e에 도시된 바와 같이, 식각 공정을 통해 제 1 두께(T1)를 가지도록 형성된 반도체 패턴(330)의 전체 두께를 원하는 제 2 두께(T2)로 식각함으로써 반도체 패턴(330)에 형성된 테일부(330t)를 제거한다. 이에 따라, 게이트 절연막(320) 상에는 테일부(330t) 없이 원하는 제 2 두께(T2)를 가지는 반도체 패턴(330)이 형성된다. 여기서, 식각 공정으로는 습식 식각 공정 또는 건식 식각 공정이 사용될 수 있다. 예를 들어, 습식 식각 공정에서는 전면 식각(Blanket Etch) 방식을 사용할 수 있으며, 건식 식각 공정에서는 전면 식각 방식을 사용하거나, 별도의 식각 마스크 또는 상기의 반도체 패턴용 섀도우 마스크(410)를 이용한 부분 식각 방식을 사용할 수 있다.
그런 다음, 도 4f에 도시된 바와 같이, 반도체 패턴(330) 상에 채널 영역을 갖도록 소정 간격 이격되는 소스 패턴(340)과 드레인 패턴(350)을 형성함으로써 박막 트랜지스터의 제조 공정을 완료한다. 여기서, 소스 패턴(340)과 드레인 패턴(350)은 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 텅스텐(W) 중 어느 하나의 금속 물질로 형성되는 단층 또는 다층 구조를 가질 수 있다. 이러한, 소스 패턴(340)과 드레인 패턴(350)은 스퍼터링 공정 등과 같은 증착 공정에 의해 형성될 수 있다.
이와 같은, 본 발명의 제 1 실시 예에 따른 박막 트랜지스터의 제조 방법은 반도체 패턴용 섀도우 마스크(410)를 이용한 증착 공정을 통해 원하는 두께(T2)보다 두꺼운 두께(T1)를 가지는 반도체 패턴(330)을 형성한 후, 식각 공정을 통해 반도체 패턴(330)의 전체 두께를 원하는 두께(T2)로 식각하여 반도체 패턴(330)에 형성된 테일부(330t)를 제거함으로써 박막 트랜지스터의 성능을 향상시킴과 아울러 고해상도의 미세 패턴을 형성할 수 있다.
또한, 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법은 포토리소그래피 공정을 생략할 수 있어 반도체 패턴의 형성 공정을 단순화함과 아울러 제조 단가를 감소시키고 생산성을 향상시킬 수 있다.
한편, 상술한 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법은, 도 5에 도시된 바와 같이, 반도체 패턴(330)의 형성 공정과 소스 패턴(340)과 드레인 패턴(350)의 형성 공정 사이에 오믹 컨택 패턴(335)을 형성하는 공정을 더 포함하여 이루어질 수 있다.
오믹 컨택 패턴(335)은 소스 패턴(340)/드레인 패턴(350)과 반도체 패턴(330) 사이의 접촉 특성을 향상시켜 온 전류(On current)를 증가시키기 위하여, 반도체 패턴(330) 상에 소정 간격으로 이격되도록 형성된다. 즉, 오믹 컨택 패턴(335)은 소스 패턴(340)과 드레인 패턴(350) 사이의 채널 영역을 제외한 반도체 패턴(330) 상에 형성된다. 여기서, 오믹 컨택 패턴(335)은 몰리티타늄(MoTi), 티타늄(Ti), 몰리브덴(Mo), 질화구리(CuN) 등의 재질로 형성될 수 있다.
제 1 실시 예에 따른 오믹 컨택 패턴(335)은 반도체 패턴(330)을 포함하는 기판(300) 전면에 오믹 컨택 물질층(미도시)을 형성하는 증착 공정, 오믹 컨택 물질층을 선택적으로 제거하는 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다.
제 2 실시 예에 따른 오믹 컨택 패턴(335)은 상술한 섀도우 마스크를 이용한 증착 공정을 통해 형성될 수 있다.
도 6a 내지 도 6c는 제 2 실시 예에 따른 오믹 컨택 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 6a 내지 도 6c를 참조하여 제 2 실시 예에 따른 오믹 컨택 패턴의 형성 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 6a에 도시된 바와 같이, 반도체 패턴(330)이 형성된 기판(300) 상에 오믹 컨택 패턴용 섀도우 마스크(510)를 정렬하여 배치한다. 이때, 오믹 컨택 패턴용 섀도우 마스크(510)는 반도체 패턴(330)의 일측과 타측에 대응되는 개방 영역(510o1, 510o2)과 개방 영역(510o1, 510o2)을 제외한 나머지 차단 영역(510b)을 포함하여 구성된다. 즉, 개방 영역(510o1, 510o2)은 상술한 박막 트랜지스터의 소스 패턴(340)과 드레인 패턴(350)이 형성될 반도체 패턴(330)의 일측과 타측 영역에 대응된다.
이어서, 오믹 컨택 패턴용 섀도우 마스크(510)를 이용한 증착 공정을 통해 개방 영역(510o1, 510o2)에 대응되는 반도체 패턴(330) 상에 제 1 두께(T1)를 가지는 오믹 컨택 패턴(335)을 형성한다. 여기서, 오믹 컨택 패턴(335)은 몰리티타늄(MoTi), 티타늄(Ti), 몰리브덴(Mo), 질화구리(CuN) 등의 재질로 형성될 수 있다.
오믹 컨택 패턴(335)은 오믹 컨택 물질이 오믹 컨택 패턴용 섀도우 마스크(510)의 개방 영역(510o1, 510o2)을 통과하여 반도체 패턴(330) 상에 소정 형태로 증착되어 형성된다. 이때, 오믹 컨택 패턴(335)의 각 모서리 부분에는 상술한 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법에서와 같이 테일부(335t)가 생성되게 된다. 이러한, 오믹 컨택 패턴(335)의 테일부(335t)는 소정 간격 이격되도록 반도체 패턴(330)의 일측과 타측 영역에 형성되는 오믹 컨택 패턴(335)의 전기적인 접속을 유발시킴으로써 고해상도의 미세 패턴을 형성할 수 없게 하는 불필요한 패턴이 된다.
그런 다음, 도 6b에 도시된 바와 같이, 기판(300) 상에 배치된 오믹 컨택 패턴용 섀도우 마스크(510)를 제거한다.
그런 다음, 도 6c에 도시된 바와 같이, 식각 공정을 통해 제 1 두께(T1)를 가지도록 형성된 오믹 컨택 패턴(335)의 전체 두께를 원하는 제 2 두께(T2)로 식각함으로써 오믹 컨택 패턴(335)에 형성된 테일부(335t)를 제거한다. 이에 따라, 반도체 패턴(330) 상에는 테일부(335t) 없이 원하는 제 2 두께(T2)를 가지는 오믹 컨택 패턴(335)이 형성된다. 여기서, 식각 공정은 반도체 패턴(330)의 식각 공정과 동일한 상술한 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
상술한 바와 같이 오믹 컨택 패턴(335)은 증착 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있지만, 제조 단가 및 생산성을 위해 상술한 섀도우 마스크(510)를 이용한 증착공정 및 식각 공정을 형성되는 것이 바람직하다.
한편, 상술한 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법에서 게이트 패턴(310)은 기판(300) 전면에 게이트 물질층(미도시)을 형성하는 증착 공정, 게이트 물질층을 선택적으로 제거하는 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 하지만, 제조 단가 및 생산성을 위해 상술한 본 발명의 제 2 실시 예에 따른 박막 패턴의 형성 방법과 동일한 방법을 이용하여 형성하는 것이 바람직하다. 즉, 게이트 패턴(310)은 게이트 패턴용 섀도우 마스크(미도시)를 이용한 증착공정 및 식각 공정을 통해 기판(300) 상에 형성되는 것이 바람직하다.
이와 마찬가지로, 상술한 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법에서 소스 및 드레인 패턴(340, 350)은 반도체 패턴(330) 또는 오믹 컨택 패턴(335) 상에 소스/드레인 물질층(미도시)을 형성하는 증착 공정, 소스/드레인 물질층을 선택적으로 제거하는 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 하지만, 제조 단가 및 생산성을 위해 상술한 오믹 컨택 패턴(335)의 형성 방법과 동일한 방법을 이용하여 형성하는 것이 바람직하다. 즉, 소스 및 드레인 패턴(340, 350)은 소스/드레인 패턴용 섀도우 마스크를 이용한 증착공정 및 식각 공정을 통해 반도체 패턴(330) 또는 오믹 컨택 패턴(335) 상에 형성되는 것이 바람직하다.
도 7a 내지 도 7c에 도시된 바와 같이, 제 1 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 7a 내지 도 7c를 참조하여 제 1 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 7a에 도시된 바와 같이, 반도체 패턴(330)이 형성된 기판(300) 상에 소스/드레인 패턴용 섀도우 마스크(610)를 정렬하여 배치한다. 이때, 소스/드레인 패턴용 섀도우 마스크(610)는 반도체 패턴(330)의 일측과 타측에 대응되는 개방 영역(610o1, 610o2)과 개방 영역(610o1, 610o2)을 제외한 나머지 차단 영역(610b)을 포함하여 구성된다.
이어서, 소스/드레인 패턴용 섀도우 마스크(610)를 이용한 증착 공정을 통해 개방 영역(610o1, 610o2)에 대응되는 반도체 패턴(330) 상에 제 1 두께(T1)를 가지는 소스 및 드레인 패턴(340, 350)을 형성한다. 여기서, 소스 및 드레인 패턴(340, 350)은 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 텅스텐(W) 중 어느 하나의 금속 물질로 형성되는 단층 또는 다층 구조를 가질 수 있다. 이러한, 소스 및 드레인 패턴(340, 350)은 스퍼터링 공정 등과 같은 증착 공정에 의해 형성될 수 있다.
소스 및 드레인 패턴(340, 350)은 소스/드레인 물질이 소스/드레인 패턴용 섀도우 마스크(610)의 개방 영역(610o1, 610o2)을 통과하여 반도체 패턴(330) 상에 소정 형태로 증착되어 형성된다. 이때, 소스 및 드레인 패턴(340, 350)의 각 모서리 부분에는 상술한 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법에서와 같이 테일부(340t, 350t)가 생성되게 된다. 이러한, 소스 및 드레인 패턴(340, 350)의 테일부(340t, 350t)는 소정 간격 이격되도록 반도체 패턴(330)의 일측과 타측 영역에 형성되는 소스 및 드레인 패턴(340, 350)의 전기적인 접속을 유발시킴으로써 고해상도의 미세 패턴을 형성할 수 없게 하는 불필요한 패턴이 된다.
그런 다음, 도 7b에 도시된 바와 같이, 기판(300) 상에 배치된 소스/드레인 패턴용 섀도우 마스크(610)를 제거한다.
그런 다음, 도 7c에 도시된 바와 같이, 식각 공정을 통해 제 1 두께(T1)를 가지도록 형성된 소스 및 드레인 패턴(340, 350)의 전체 두께를 원하는 제 2 두께(T2)로 식각함으로써 소스 및 드레인 패턴(340, 350)에 형성된 테일부(340t, 350t)를 제거한다. 이에 따라, 반도체 패턴(330) 상에는 테일부(340t, 350t) 없이 원하는 제 2 두께(T2)를 가지는 소스 및 드레인 패턴(340, 350)이 형성된다. 여기서, 식각 공정은 반도체 패턴(330)의 식각 공정과 동일한 상술한 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 8a 내지 도 8c에 도시된 바와 같이, 제 2 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하기 위한 도면이다.
도 8a 내지 도 8c를 참조하여 제 2 실시 예에 따른 소스 및 드레인 패턴의 형성 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 8a에 도시된 바와 같이, 오믹 컨택 패턴(335)이 형성된 기판(300) 상에 소스/드레인 패턴용 섀도우 마스크(610)를 정렬하여 배치한다. 이때, 소스/드레인 패턴용 섀도우 마스크(610)는 오믹 컨택 패턴(335)에 대응되는 개방 영역(610o1, 610o2)과 개방 영역(610o1, 610o2)을 제외한 나머지 차단 영역(610b)을 포함하여 구성된다.
이어서, 소스/드레인 패턴용 섀도우 마스크(610)를 이용한 증착 공정을 통해 개방 영역(610o1, 610o2)에 대응되는 오믹 컨택 패턴(335) 상에 제 1 두께(T1)를 가지는 소스 및 드레인 패턴(340, 350)을 형성한다. 여기서, 소스 및 드레인 패턴(340, 350)은 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 텅스텐(W) 중 어느 하나의 금속 물질로 형성되는 단층 또는 다층 구조를 가질 수 있다. 이러한, 소스 및 드레인 패턴(340, 350)은 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다.
소스 및 드레인 패턴(340, 350)은 소스/드레인 물질이 소스/드레인 패턴용 섀도우 마스크(610)의 개방 영역(610o1, 610o2)을 통과하여 오믹 컨택 패턴(335) 상에 소정 형태로 증착되어 형성된다. 이때, 소스 및 드레인 패턴(340, 350)의 각 모서리 부분에는 상술한 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법에서와 같이 테일부(340t, 350t)가 생성되게 된다. 이러한, 소스 및 드레인 패턴(340, 350)의 테일부(340t, 350t)는 소정 간격 이격되도록 오믹 컨택 패턴(335)의 일측과 타측 영역에 형성되는 소스 및 드레인 패턴(340, 350)의 전기적인 접속을 유발시킴으로써 고해상도의 미세 패턴을 형성할 수 없게 하는 불필요한 패턴이 된다.
그런 다음, 도 8b에 도시된 바와 같이, 기판(300) 상에 배치된 소스/드레인 패턴용 섀도우 마스크(610)를 제거한다.
그런 다음, 도 8c에 도시된 바와 같이, 식각 공정을 통해 제 1 두께(T1)를 가지도록 형성된 소스 및 드레인 패턴(340, 350)의 전체 두께를 원하는 제 2 두께(T2)로 식각함으로써 소스 및 드레인 패턴(340, 350)에 형성된 테일부(340t, 350t)를 제거한다. 이에 따라, 오믹 컨택 패턴(335) 상에는 테일부(340t, 350t) 없이 원하는 제 2 두께(T2)를 가지는 소스 및 드레인 패턴(340, 350)이 형성된다. 여기서, 식각 공정은 상술한 소스 및 드레인 패턴(340, 350)의 식각 공정과 동일한 상술한 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
상술한 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법은 박막 트랜지스터를 구성하는 게이트 패턴(310), 반도체 패턴(330), 오믹 컨택 패턴(335), 소스 및 드레인 패턴(340, 350) 중 적어도 하나를 섀도우 마스크를 이용한 증착 공정을 통해 원하는 두께보다 두꺼운 제 1 두께(T1)로 형성한 후, 식각 공정을 통해 테일부를 제거함으로써 박막 트랜지스터의 형성 공정을 단순화함과 아울러 제조 단가를 감소시키고 생산성을 향상시킬 수 있으며, 고해상도의 미세 패턴을 형성할 수 있다.
한편, 상술한 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법은 반도체 소자의 제조 방법에 적용될 수 있으며, 반도체 소자 이외에도 박막 트랜지스터를 포함하는 화소를 가지는 액정 디스플레이 소자 또는 발광 디스플레이 소자에 구성되는 박막 트랜지스터 어레이 기판의 제조 방법에 적용될 수 있다.
도 9a 내지 도 9d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 개략적으로 설명하기 위한 도면이다.
도 9a 내지 도 9d를 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 개략적으로 설명하면 다음과 같다.
먼저, 도 9a에 도시된 바와 같이, 도 4a 내지 도 4f에 도시된 박막 트랜지스터의 제조 방법을 이용하여 기판(700) 상에 게이트 패턴(310), 게이트 절연막(320), 반도체 패턴(330), 오믹 컨택 패턴(335), 소스 및 드레인 패턴(340, 350)을 포함하는 박막 트랜지스터(TFT)를 형성한다. 이때, 박막 트랜지스터(TFT)의 제조 방법은 도 6a 내지 도 6c에 도시된 오믹 컨택 패턴의 제조 공정, 도 7a 내지 도 7c 또는 도 8a 내지 도 8c에 도시된 소스 및 드레인 패턴의 제조 공정 중 적어도 하나의 공정을 포함하여 이루어질 수 있다.
한편, 기판(700) 상에는 게이트 패턴(310)과 동시에 형성되는 복수의 게이트 라인(미도시), 소스 및 드레인 패턴(340, 350)과 동시에 형성되는 복수의 데이터 라인(미도시), 및 게이트 패턴(310) 또는 소스 및 드레인 패턴(340, 350)과 동시에 형성되는 공통전극 패턴(미도시)이 형성된다.
그런 다음, 도 9b에 도시된 바와 같이, 기판(700) 상에 형성된 박막 트랜지스터(TFT)를 덮도록 기판(700)의 전면에 보호막(710)을 형성한다. 이때, 보호막(710)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), BCB(Benzocyclobutene), 및 아크릴 수지 중 어느 한 물질로 형성될 수 있다.
그런 다음, 도 9c에 도시된 바와 같이, 박막 트랜지스터(TFT)의 드레인 패턴(350)의 일측 영역에 대응되는 보호막(710)의 소정 영역을 제거하여 드레인 패턴(350)의 일측 영역을 노출시키는 컨택홀(720)을 형성한다. 여기서, 컨택홀(720)은 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다.
그런 다음, 도 9d에 도시된 바와 같이, 컨택홀(720)을 포함하는 보호막(710) 상에 화소 전극 패턴(730)을 형성한다. 이때, 화소 전극 패턴(730)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO, ZnO 등의 투명재질이 될 수 있다. 이에 따라, 화소 전극 패턴(730)은 컨택홀(720)을 통해 박막 트랜지스터(TFT)의 드레인 전극(350)에 전기적으로 접속된다.
상술한 화소 전극 패턴(730)은 컨택홀(720)을 포함하는 보호막(710) 상에 화소 전극 물질층(미도시)을 형성하는 스퍼터링 또는 CVD 등과 같은 증착 공정, 화소 전극 물질층을 선택적으로 제거하는 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 하지만, 제조 단가 및 생산성을 위해 상술한 화소 전극 패턴(730)은, 도 10a 내지 도 10c에 도시된 바와 같이, 화소 전극 패턴용 섀도우 마스크(미도시)를 이용한 증착공정 및 식각 공정을 통해 형성되는 것이 바람직하다.
도 10a 내지 도 10c을 참조하여 화소 전극 패턴용 섀도우 마스크를 이용한 화소 전극 패턴의 형성 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 10a에 도시된 바와 같이, 박막 트랜지스터(TFT)가 형성된 기판(700) 상에 화소 전극 패턴용 섀도우 마스크(710)를 정렬하여 배치한다. 이때, 화소 전극 패턴용 섀도우 마스크(710)는 컨택홀(720)을 포함하는 보호막(710)의 소정 영역에 대응되는 개방 영역(710o)과 개방 영역(710o)을 제외한 나머지 차단 영역(710b)을 포함하여 구성된다.
이어서, 화소 전극 패턴용 섀도우 마스크(710)를 이용한 증착 공정을 통해 개방 영역(710o)에 대응되는 보호막(710) 상에 제 1 두께(T1)를 가지는 화소 전극 패턴(730)을 형성한다. 여기서, 화소 전극 패턴(730)은 ITO, IZO, AZO, ZnO 등의 투명재질이 될 수 있다. 이에 따라, 화소 전극 패턴(730)은 컨택홀(720)을 통해 박막 트랜지스터(TFT)의 드레인 전극(350)에 전기적으로 접속된다.
화소 전극 패턴(730)은 화소 전극 물질이 화소 전극 패턴용 섀도우 마스크(710)의 개방 영역(710o)을 통과하여 컨택홀(720) 및 보호막(710)에 소정 형태로 증착되어 형성된다. 이때, 보호막(710) 상에 증착되는 화소 전극 패턴(730)의 모서리 부분에는 상술한 본 발명의 제 2 실시 예에 따른 박막 패턴의 제조 방법에서와 같이 테일부(730t)가 생성되게 된다.
그런 다음, 도 10b에 도시된 바와 같이, 기판(700) 상에 배치된 화소 전극 패턴용 섀도우 마스크(710)를 제거한다.
그런 다음, 도 10c에 도시된 바와 같이, 식각 공정을 통해 제 1 두께(T1)를 가지도록 형성된 화소 전극 패턴(730)의 전체 두께를 원하는 제 2 두께(T2)로 식각함으로써 화소 전극 패턴(730)에 형성된 테일부(730t)를 제거한다. 이에 따라, 보호막(710) 상에는 테일부(730t) 없이 원하는 제 2 두께(T2)를 가지는 화소 전극 패턴(730)이 형성된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
300, 700: 기판 310: 게이트 패턴
320: 게이트 절연막 330: 반도체 패턴
340: 소스 패턴 350: 드레인 패턴
410, 510, 610, 810: 섀도우 마스크 710: 보호막
720: 컨택홀 730: 화소 전극 패턴
320: 게이트 절연막 330: 반도체 패턴
340: 소스 패턴 350: 드레인 패턴
410, 510, 610, 810: 섀도우 마스크 710: 보호막
720: 컨택홀 730: 화소 전극 패턴
Claims (16)
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- 기판 상에 게이트 패턴을 형성하는 단계;
상기 게이트 패턴이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 패턴에 대응되는 상기 게이트 절연막 상에 반도체 패턴을 형성하는 단계; 및
상기 반도체 패턴 상에 채널 영역을 갖도록 소정 간격으로 이격되는 소스 패턴과 드레인 패턴을 형성하는 단계를 포함하며,
상기 반도체 패턴을 형성하는 단계는,
상기 반도체 패턴의 형성을 위한 개방 영역과 차단 영역을 가지는 반도체 패턴용 섀도우 마스크를 기판 상에 정렬하는 단계;
상기 반도체 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 상기 게이트 절연막 상에 상기 반도체 패턴을 형성하는 단계;
상기 반도체 패턴용 섀도우 마스크를 제거하는 단계; 및
상기 반도체 패턴의 형성 단계에서 생성된 상기 반도체 패턴의 테일부(Tail)를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 5 항 있어서,
상기 테일부를 제거하는 단계는 건식 식각 공정 또는 습식 식각 공정을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 5 항 있어서,
상기 반도체 패턴은 상기 테일부를 제거하는 단계에 의해 상기 테일부가 제거될 수 있도록 제 1 두께로 형성되고, 상기 테일부를 제거하는 단계에 의해 제 2 두께를 가지도록 식각되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 5 항에 있어서,
상기 소스 패턴과 드레인 패턴을 형성하는 단계는,
상기 소스 및 드레인 패턴의 형성을 위한 개방 영역과 차단 영역을 가지는 소스/드레인 패턴용 섀도우 마스크를 상기 기판 상에 정렬하는 단계;
상기 소스/드레인 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 소스/드레인 패턴용 섀도우 마스크의 개방 영역에 대응되는 상기 반도체 패턴 상에 제 1 두께를 가지는 상기 소스 및 드레인 패턴을 형성하는 단계;
상기 소스/드레인 패턴용 섀도우 마스크를 제거하는 단계; 및
상기 소스 및 드레인 패턴의 두께를 제 2 두께로 식각하여 상기 소스 및 드레인 패턴의 형성 단계에서 생성된 상기 소스 및 드레인 패턴의 테일부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]제 5 항에 있어서,
상기 소스 패턴과 드레인 패턴의 형성 단계 이전에 상기 반도체 패턴 상에 소정 간격 이격되도록 오믹 컨택 패턴을 형성하는 단계를 더 포함하며,
상기 소스 패턴과 드레인 패턴은 상기 채널 영역을 갖도록 상기 오믹 컨택 패턴 상에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]제 9 항에 있어서,
상기 오믹 컨택 패턴을 형성하는 단계는,
상기 오믹 컨택 패턴의 형성을 위한 개방 영역과 차단 영역을 가지는 오믹 컨택 패턴용 섀도우 마스크를 상기 기판 상에 정렬하는 단계;
상기 오믹 컨택 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 오믹 컨택 패턴용 섀도우 마스크의 개방 영역에 대응되는 상기 반도체 패턴 상에 제 1 두께를 가지는 상기 오믹 컨택 패턴을 형성하는 단계;
상기 오믹 컨택 패턴용 섀도우 마스크를 제거하는 단계; 및
상기 오믹 컨택 패턴의 두께를 제 2 두께로 식각하여 상기 오믹 컨택 패턴의 형성 단계에서 생성된 상기 오믹 컨택 패턴의 테일부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]제 9 항에 있어서,
상기 소스 패턴과 드레인 패턴을 형성하는 단계는,
상기 소스 및 드레인 패턴의 형성을 위한 개방 영역과 차단 영역을 가지는 소스/드레인 패턴용 섀도우 마스크를 상기 기판 상에 정렬하는 단계;
상기 소스/드레인 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 소스/드레인 패턴용 섀도우 마스크의 개방 영역에 대응되는 상기 오믹 컨택 패턴 상에 제 1 두께를 가지는 상기 소스 및 드레인 패턴을 형성하는 단계;
상기 소스/드레인 패턴용 섀도우 마스크를 제거하는 단계; 및
상기 소스 및 드레인 패턴의 두께를 제 2 두께로 식각하여 상기 소스 및 드레인 패턴의 형성 단계에서 생성된 상기 소스 및 드레인 패턴의 테일부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 5 항에 있어서,
상기 게이트 패턴을 형성하는 단계는,
상기 게이트 패턴의 형성을 위한 개방 영역과 차단 영역을 가지는 게이트 패턴용 섀도우 마스크를 기판 상에 정렬하는 단계;
상기 게이트 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 게이트 패턴용 섀도우 마스크의 개방 영역에 대응되는 상기 기판 상에 제 1 두께를 가지는 상기 게이트 패턴을 형성하는 단계;
상기 게이트 패턴용 섀도우 마스크를 제거하는 단계; 및
상기 게이트 패턴의 두께를 제 2 두께로 식각하여 상기 게이트 패턴의 형성 단계에서 생성된 상기 게이트 패턴의 테일부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 기판 상에 형성되는 게이트 패턴, 게이트 절연막, 반도체 패턴, 소스/드레인 패턴을 포함하여 구성된 박막 트랜지스터의 제조 방법에 있어서,
상기 게이트 패턴, 반도체 패턴, 및 소스/드레인 패턴 중 적어도 하나의 패턴의 제조 방법은,
개방 영역과 차단 영역을 가지는 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 영역 상에 제 1 두께를 가지는 상기 패턴을 형성하는 단계;
상기 섀도우 마스크를 제거하는 단계; 및
상기 패턴의 두께를 제 2 두께로 식각하여 상기 패턴의 형성 단계에서 생성된 상기 패턴의 테일(Tail)부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]기판 상에 형성되는 게이트 패턴, 게이트 절연막, 반도체 패턴, 소스/드레인 패턴을 구비하는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법에 있어서,
제 5 항 내지 제 12 항 중 어느 한 항에 기재된 박막 트랜지스터의 제조 방법을 이용하여 상기 기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터가 형성된 기판 상에 보호막을 형성하는 단계;
상기 박막 트랜지스터의 드레인 패턴에 대응되는 상기 보호막의 소정 영역을 제거하여 컨택홀을 형성하는 단계; 및
상기 컨택홀을 통해 상기 드레인 패턴에 전기적으로 접속되는 화소 전극 패턴을 상기 보호막 상에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]제 14 항에 있어서,
상기 기판 상에 박막 트랜지스터를 형성하는 단계는,
상기 게이트 패턴의 형성과 동시에 게이트 라인을 형성하는 단계; 및
상기 소스 및 드레인 패턴의 형성과 동시에 데이터 라인을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]제 14 항에 있어서,
상기 화소 전극 패턴을 형성하는 단계는,
상기 컨택홀을 포함하는 상기 보호막의 소정 영역에 대응되는 개방 영역과 상기 개방 영역을 제외한 나머지 차단 영역을 가지는 화소 전극 패턴용 섀도우 마스크를 이용한 증착 공정을 통해 상기 개방 영역에 대응되는 상기 보호막 상에 제 1 두께를 가지는 상기 화소 전극 패턴을 형성하는 단계;
상기 화소 전극 패턴용 섀도우 마스크를 제거하는 단계; 및
상기 화소 전극 패턴의 두께를 제 2 두께로 식각하여 상기 화소 전극 패턴의 형성 단계에서 생성된 상기 화소 전극 패턴의 테일부를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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|---|---|---|---|
| KR1020100054303A KR101750290B1 (ko) | 2010-06-09 | 2010-06-09 | 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 어레이 기판의 제조 방법 |
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| KR1020100054303A KR101750290B1 (ko) | 2010-06-09 | 2010-06-09 | 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 어레이 기판의 제조 방법 |
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-
2010
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Patent Citations (1)
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|---|---|---|---|---|
| KR100832873B1 (ko) | 2007-07-02 | 2008-06-02 | 한국기계연구원 | 자기정렬 유기박막 트랜지스터 및 그 제조 방법 |
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| KR20110134629A (ko) | 2011-12-15 |
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