KR101706804B1 - 고온 및 저온의 2개의 스크린-프린트된 부분으로 구성된 광기전력 전지 - Google Patents

고온 및 저온의 2개의 스크린-프린트된 부분으로 구성된 광기전력 전지 Download PDF

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Abstract

본 발명은 반도체 재료(1) 상에 최소 하나의 전기 컨덕터를 형성하는 방법을 제공하며, 상기 방법은 다음 단계를 포함하는 것을 특징으로 한다:
(E1) - 세리그라피에 의해 고온소성용 제1 페이스트를 증착하는 단계;
(E2) - 세리그라피에 의해 저온소성용 제2 페이스트를, 앞선 단계 동안 증착된 상기 고온소성용 제1 페이스트 상에 적어도 부분적으로 겹치도록 증착하는 단계.

Description

고온 및 저온의 2개의 스크린-프린트된 부분으로 구성된 광기전력 전지{Photovoltaic cell conductor consisting of two, high-temperature and low-temperature, screen-printed parts}
본 발명은 반도체 재료 상에 전도 트랙(conducting track)을 형성하는 방법에 관한 것이며, 또한 산출된 반도체 소자에 관한 것이다. 본 발명은 이러한 방법에 의해 수득된 광기전력 전지에 관한 것이다.
광기전력 전지는 일반적으로 실리콘인 반도체 재료의 웨이퍼로부터 출발하여 제조된다. 이러한 제조는 특히 이러한 웨이퍼 표면 상의 전기 컨덕터의 형성을 필요로 한다. 이러한 목적을 위하여, 선행 기술의 한 방법은 실크스크린 프린팅, 또는 세리그라픽(serigraphic) 공정에 의해 전도성 잉크를 웨이퍼 상에 증착하는 것을 포함한다. 이러한 방법은 단순성 및 저비용의 장점을 갖는다.
세리그라피(serigraphy)에 의한 금속배선(metallization)을 위한 첫 번째 기술은 수행되는 방법에 대하여 "고온소성용 페이스트"로 불리는 페이스트 형태를 취하는 전도성 잉크를 사용하는 것을 포함하는데, 상기 방법은 상기 페이스트를, 그 도포 이후에, 500 ℃ 이상, 일반적으로 700 내지 800 ℃의 고온까지 온도를 상승시키는 것으로 구성되는 최종 단계를 포함한다. 이러한 고온소성용 페이스트는 일반적으로, 전도 특성을 위한 은(silver) 및 잠재적으로 알루미늄, 반도체 상에서 전기적 접촉을 형성하기 위하여 절연층을 관통하는 기능을 하는 유리 입자, 및 만족스러운 유동적 특성(rheological property)을 페이스트에 제공하는 기능을 하며 예컨대 1종 이상의 첨가 용매에 용해된 수지와 같은 유기 성분을 포함한다. 이러한 페이스트를 고온으로 가열하기 위한 단계는, 은을 치밀화시키고 최종적으로 전기적 접촉 및 우수한 접착을 획득하기 위하여 절연층이 관통되도록 한다. 유기 성분은 이러한 가열 단계 동안 연소되거나 증발된다. "고온" 페이스트는 현재 결정성 실리콘(헤테로결합 전지는 제외)에 기초한 광기전력 전지에 사용되고 있다.
세리그라피(serigraphy)에 의한 금속배선을 위한 두 번째 기술은 수행되는 방법에 대하여 "저온소성용 페이스트"로 불리는 페이스트 형태를 취하는 전도성 잉크를 사용하는 것을 포함하는데, 상기 방법은 상기 페이스트를, 그 도포 이후에, 500 ℃ 미만, 일반적으로 300 ℃ 미만의 저온으로 이동시키는 것으로 구성되는 최종 단계를 포함한다. 이러한 페이스트는 비결정질 실리콘을 포함하는 전지, 예컨대 "박막 전지"로 불리는 전지, 및 고온을 견딜 수 없는 헤테로결합 결정형 전지를 위하여 사용된다. 저온소성용 페이스트는 전도 특성을 위한 은 입자, 및 우수한 유동성을 나타내기 위한 유기 성분을 포함한다. 이러한 페이스트는 큰 저항값을 가지며 따라서 나쁜 전도 특성을 가진다.
기존이 전도성 잉크의 사용은 낮은 전도 특성 때문에 제한된 응용분야에 한정된다.
따라서, 이러한 기술들은 결합 전지 및 결정형 실리콘 기판의 후면부 상의 접촉을 위하여 현재 사용되는 예가 아니다. 이러한 전지는 일반적으로 전지의 전면부 상에 존재하는 금속배선의 제거에 의한 섀도잉의 감소로 인한 고효율성의 장점을 가진다. 문헌 US2004/0200520은 이러한 해결책을 제시한다. 그렇지만, 상기 문헌에 제시된 해결책은 매우 복잡하다는 단점이 있는데 왜냐하면 3가지 금속의 스퍼터링 및 구리계 전해질의 재충전에 의해 컨덕터가 형성되기 때문이다. 따라서, 이러한 해결책의 생산 처리량이 제한되고 그 비용이 고가이다.
따라서, 본 발명의 일반적인 목적은 광범위한 실시를 가능하게 하는 세리그라피에 의한 전기 컨덕터의 형성을 위한 해결책을 제공하는 것이다.
더욱 상세하게는, 본 발명은 이하의 목적의 전부 또는 일부를 달성하고자 한다.
본 발명의 첫 번째 목적은, 감소된 전기 접촉 표면적에 의해 광기전력 전지의 우수한 전기 전도성 및 우수한 효율성이 달성되도록 하는, 광기전력 전지 상에 세리그라피에 의한 전기 컨덕터를 형성하기 위한 방안을 제공하는 것이다.
본 발명의 두 번째 목적은 우수한 생산성을 갖는 효율적이고 저비용의 방법에 의해 광기전력 전지 상에 세리그라피에 의한 전기 컨덕터를 형성하기 위한 방안을 제공하는 것이다.
이러한 목적을 위하여, 본 발명은 반도체 재료 상에 최소 하나의 전기 컨덕터를 형성하는 방법에 기초하며, 상기 방법은 다음 단계를 포함하는 것을 특징으로 한다:
(E1) - 세리그라피에 의해 고온소성용 제1 페이스트를 증착하는 단계;
(E2) - 세리그라피에 의해 저온소성용 제2 페이스트를, 앞선 단계 동안 증착된 상기 고온소성용 제1 페이스트 상에 적어도 부분적으로 겹치도록 증착하는 단계.
제1 단계는 세리그라피된 상기 고온소성용 제1 페이스트를 500 ℃ 이상의 온도까지 가열하는 단계를 포함할 수 있으며, 제2 단계(E2)는 세리그라피된 상기 저온소성용 제2 페이스트를 500 ℃ 미만의 온도까지 가열하는 단계를 포함할 수 있다.
유리한 변형에 따르면, 제1 단계는 세리그라피된 상기 고온소성용 제1 페이스트를 700 ℃ 이상의 온도까지 가열하는 단계를 포함할 수 있으며, 제2 단계는 세리그라피된 상기 저온소성용 제2 페이스트를 300 ℃ 미만의 온도까지 가열하는 단계를 포함할 수 있다.
제1 단계는 반도체 재료의 표면 상에 위치한 절연층 상에 고온소성용 페이스트를 증착시켜 절연층 하부에 위치한 도핑된 영역과 겹치도록 하는 단계를 포함할 수 있으며, 이러한 방식에 따라 세리그라피된 고온소성용 제1 페이스트를 가열시키는 것은 이러한 절연층이 관통되도록 하여 절연층 하부에 위치한 도핑된 영역과의 전기적 접촉을 수득할 수 있다.
제2 단계는 반도체 재료의 표면 상에 위치한 절연층 상에 저온소성용 페이스트를 증착시키는 단계를 포함할 수 있으며, 이러한 방식에 따라 세리그라피된 저온소성용 제2 페이스트를 가열시키는 것은 절연층을 관통시키지 않는다.
본 발명은 또한 최소 하나의 전기 컨덕터를 포함하는 반도체 재료에 관한 것이며, 상기 전기 컨덕터가 세리그라피된 고온소성용 페이스트를 포함하는 제1 부분 및 상기 제1 부분을 적어도 부분적으로 덮는 세리그라피된 저온소성용 페이스트를 포함하는 제2 부분을 포함하는 것을 특징으로 한다.
세리그라피된 고온소성용 페이스트는 은 및 알루미늄을 포함하거나 또는 단지 은을 포함하는 금속 부분을 포함할 수 있으며, 세리그라피된 저온소성용 페이스트는 은, 알루미늄 및/또는 구리와 같은 1종 이상의 금속을 포함할 수 있다.
세리그라피된 고온소성용 페이스트는 유리 입자를 포함할 수 있다.
세리그라피된 고온소성용 페이스트를 포함하는 컨덕터의 제1 부분은 상기 제1 부분의 하부를 제외하고 절연층에 의해 덮인 반도체 재료에 존재하는 도핑된 우물(doped well)과 전기적 접촉을 할 수 있다.
세리그라피된 저온소성용 페이스트를 포함하는 컨덕터의 제2 부분은 상기 제1 부분보다 더 넓을 수 있다.
컨덕터는 버섯(mushroom) 형태의 횡단면을 가질 수 있으며, 그 제1 부분은 발(foot)을 나타내며 제2 부분은 머리(head)를 나타낸다. 컨덕터의 머리의 폭은 발의 폭의 적어도 2배 일 수 있다.
세리그라피된 고온소성용 페이스트를 포함하는 컨덕터의 제1 부분은 반도체 재료의 전체 폭에 걸쳐 하나 이상의 연속 또는 불연속 스트립(strip)을 형성할 수 있다.
최소 하나의 전기 컨덕터를 포함하는 반도체 재료는 광기전력 전지일 수 있다.
이러한 경우에, 반대되는 전기적 도핑을 갖는 두 개의 우물이 그 위에 배치된 후면부가 포함될 수 있고 상기 후면부는 절연층에 의해 덮이며, 그리고 2개의 컨덕터가 포함될 수 있으며 이들 각각은 절연층의 두께 내의 우물과 접촉하는 세리그라피된 고온소성용 페이스트를 갖는 제1 부분을 포함하며, 컨덕터의 상기 제1 부분과 접촉하고 절연층의 표면 상에 위치하며 캐소드와 애노드를 형성하는 세리그라피된 저온소성용 페이스트를 갖는 제2 부분을 포함한다.
적어도 하나의 우물은 컨덕터의 제1 부분의 폭의 적어도 2배와 동일한 폭을 가질 수 있다.
본 발명의 이러한 목적, 특징 및 장점들은 첨부된 도면과 함께, 비-제한적인 예로서, 이하의 특정 구체 예의 설명에서 더욱 상세하게 제시될 것이다.
도 1은 본 발명의 한 구체 예에 따라, 컨덕터 형성 이전의 제조(fabrication) 단계에서 후면 접촉부(rear contacts)를 갖는 광기전력 전지의 개략적인 횡단면 측면도를 나타낸다.
도 2는 본 발명의 한 구체 예에 따라, 컨덕터 형성을 위한 제1 단계 이후의 후면 접촉부를 갖는 광기전력 전지의 개략적인 횡단면 측면도를 나타낸다.
도 3은 본 발명의 한 구체 예에 따라, 컨덕터 형성을 위한 제1 단계 이후의 후면 접촉부를 갖는 광기전력 전지의 후면부의 개략적인 모습을 나타낸다.
도 4는 본 발명의 한 구체 예의 첫 번째 변형에 따라, 컨덕터 형성을 위한 제1 단계 이후의 후면 접촉부를 갖는 광기전력 전지의 후면부의 개략적인 모습을 나타낸다.
도 5는 본 발명의 한 구체 예의 두 번째 변형에 따라, 컨덕터 형성을 위한 제1 단계 이후의 후면 접촉부를 갖는 광기전력 전지의 후면부의 개략적인 모습을 나타낸다.
도 6은 본 발명의 한 구체 예에 따라, 컨덕터 형성을 위한 제2 단계 이후의 후면 접촉부를 갖는 광기전력 전지의 개략적인 횡단면 측면도를 나타낸다.
도 7은 본 발명의 한 구체 예에 따라, 컨덕터 형성을 위한 제2 단계 이후의 후면 접촉부를 갖는 광기전력 전지의 후면부의 개략적인 모습을 나타낸다.
도 8은 본 발명의 한 구체 예의 한 변형에 따라, 후면 접촉부를 갖는 광기전력 전지의 개략적인 횡단면 측면도를 나타낸다.
본 발명은 동일 반도체 성분 상에 고온 및 저온에서 2개의 페이스트를 혼합 사용하여, 만족할만한 전도 특성을 갖는 컨덕터를 획득하는 동시에 반도체 성분의 전반적인 구조에 대한 손상 없이 세리그라피에 의한 하나 이상의 컨덕터를 단순히 획득하는 것에 기초한다.
본 발명은 또한 후면 접촉부가 있는 광기전력 전지의 프레임워크 내의 한 예로서 제시된다. 그렇지만, 여전히 임의 유형의 광기전력 전지의 실행에 적합하며, 더욱 일반적으로는 반도체 구조 상에 컨덕터의 형성이 요구되는 임의 전기적 성분의 제작을 위하여 적합하다.
도 1은 제조과정의 한 단계에서의 광기전력 전지를 나타낸다. 상기 광기전력 전지는 텍스쳐된 전면부(2) 및 연마된 후면부(3)를 포함한다. 전면부(2)는 재조합에 의한 에너지 손실을 제한하기 위하여 특수 처리될 수 있다. 광기전력 전지의 반도체 기판(1)을 형성하는 실리콘 웨이퍼(1)는 P형 또는 N형일 수 있으며, 바람직하게는 단결정이다. 도핑 우물(4, 5)이 광기전력 전지(1)의 후면부(3) 상에 대칭 방식으로 배치된다. 우물(4)은 광기전력 전지의 기판(1)과 동일한 유형의 도핑 유형을 가지며, 반면에 우물(5)은 기판과 반대되는 도핑을 가진다. 마지막으로, 절연 페시베이션 층을 형성하는 유전체의 하나 이상의 절연층(6)이 후면부(3) 상에 부가된다.
도 1에 도시된 광기전력 전지의 마무리는 금속 컨덕터, 특히 우물(4, 5)을 외부에 전기적으로 연결시키기 위한 금속 컨덕터의 형성을 요구한다.
도 2 및 3은 본 발명의 한 구체 예에 따르는 금속 컨덕터 형성 방법을 위한 제1 단계(E1)를 나타낸다. 이러한 단계는 각각 절연층(6)을 관통하여 우물(4, 5)에 도달되도록 하는 제1 접촉부의 컨덕터(7, 8)를 형성하기 위하여, 세리그라피에 의해 고온소성용 페이스트를 증착시키는 것을 포함한다. 실제로, 사용된 페이스트를 예컨대 적외선 오븐을 사용하여 고온 처리한 이후에, 상기 페이스트는 절연층(6)을 관통하여 우물(4, 5)에 도달한다. 유리하게는, 붕소(p+)로 도핑된 우물에 접촉하기 위하여 사용되는 고온소성용 페이스트는 은 및 알루미늄(1-2 %)으로 구성될 것이며, 인(n+)으로 도핑된 우물에 접촉하기 위하여 사용되는 페이스트는 은으로 구성될 것이다.
결과물인 세리그라프된 컨덕터(7, 8)는 도 3에 도시된 바와 같이, 각각 우물(4, 5)의 중심 부분을 대면하도록 배치된 광기전력 전지의 전체 폭을 점유하는 스트립으로 구성된다. 이러한 스트립이 전체 폭을 필수적으로 점유할 필요가 있는 것은 아니다. 유리하게는, 접촉 스트립 형태의 컨덕터(7, 8)는 우물(4, 5)의 폭에 비하여 감소된 폭을 가진다. 예를 들면, 0.5 내지 1.5 mm 범위의 폭을 갖는 우물에 대하여, 접촉 스트립 형태의 컨덕터(7, 8)는 100 내지 200 ㎛, 더욱 일반적으로 300 ㎛ 미만 범위의 폭을 가질 수 있다. 더욱 일반적으로, 적어도 하나의 우물의 폭이 접촉 스트립의 폭의 적어도 2배와 동일한 것이 유리하다. 도면에서, 이러한 접촉 스트립의 치수는 명확하게 나타내기 위해 의도적으로 확대되었다.
도 4 및 5는 이러한 첫 번째 접촉부의 변형 예를 나타낸다. 따라서 도 4는 불연속 접촉부의 컨덕터(7', 8')의 두 번의 2개 스트립을 갖는 접촉부를 나타낸다. 도 5는 두 번째 변형을 나타내며 여기서 각각의 접촉부는 더 작은 치수의 두 개의 연속 스트립의 컨덕터(7", 8")로 구성된다. 이러한 두 가지 방안은 접촉 표면적을 감소시킨다.
어떠한 경우던지, 접촉부를 형성하기 위한 최적의 배치는 저항 손실(resistive losse)을 제한하기 위하여 도핑 우물(4, 5)의 중심 영역에 다양한 접촉부를 배치하는 것이다.
도 6 및 7은 본 발명의 구체 예에 따르는 컨덕터 형성 방법의 제2 및 최종 단계(E2)를 나타낸다. 본 단계는 광기전력 전지의 애노드 기능의 접촉부(17) 및 캐소드 기능의 접촉부(18)를 형성하기 위하여 세리그라피에 의해 저온소성용 페이스트를 증착하는 것을 포함한다. 이러한 접촉부(17, 18)는 자연적으로 제1 접촉부의 컨덕터(7, 8)에 겹쳐져서 각각 우물(4, 5)로부터 접촉부(17, 18)까지의 전기적 연결을 형성한다.
저온소성용 페이스트는 약 200 ℃의 온도까지 상승된다. 이러한 저온소성용 페이스트는 절연층(6) 내로 침투되지 않기 때문에, 이러한 페이스트로 매우 넓은 접촉부(17, 18)를 형성하는 것이 가능하며, 이는 이렇게 형성되는 컨덕터의 전도도를 증가시키는 장점이 있다. 이러한 저온소성용 페이스트는 은, 알루미늄 및/또는 구리와 같은 1종 이상의 금속을 포함할 수 있다. 또한 또 다른 형태를 취할 수도 있다.
이러한 제2 단계에서 사용된 저온소성용 페이스트는 따라서 절연층(6)을 관통하지 않는 장점을 가지며, 이는 그 폭의 추가적인 증가를 가능하며 잠재적으로는 연결된 우물의 치수를 초과할 수 있다. 도 8은 이러한 방안을 도시하며, 여기서 제2 연결부 기능의 접촉부(18')는 매우 넓으며 우물(4)의 폭보다 훨씬 더 크다.
따라서, 개시된 방법은 컨덕터의 형성에 기초하는데 상기 컨덕터의 횡단면은, 고온 세리그라피를 사용하여 형성된 좁은 제1 부분, 즉 발, 및 저온 세리그라피를 사용하여 형성된 제2 부분, 즉 머리를 포함하는 버섯 형상이다. 컨덕터 머리의 폭은 유리하게는 발의 폭의 적어도 2배이다. 이러한 2가지 유형의 세리그라피의 결합은 최적 결과를 얻을 수 있으며, 절연층의 개방에 필요한 단계를 제거함으로써 제조 방법이 단순해지며 획득된 컨덕터가 매우 만족스러운 전도 특성을 나타낸다.
또한, 선택된 방안은 우물 내 한정된 접촉 표면적을 획득하는데, 이는 재조합 현상을 방지하여 광기전력 전지의 성능에 바람직하다. 이러한 목적을 위하여, 고온 컨덕터의 폭을 최소한의 크기로 선택하여 우수한 접촉을 보장하면서 동시에 절연층(6)의 관통을 최소화함으로써 큰 패시브 표면적(passive surface area)을 보존한다. 또한, 고온소성용 페이스트로부터 형성된 트랙의 이러한 감소된 폭(예컨대 100 내지 200 ㎛)은, 고온에서의 치밀화(densification) 이후에, 이러한 트랙의 냉각 동안 발생하는 휨 효과(warping effect)를 감소시킨다. 더욱이, 이러한 페이스트는 휨 효과를 더욱 감소시키기 위하여 감소된 두께(1 내지 5 ㎛)로 증착될 수 있다. 그렇지만, 외부면 상의 컨덕터의 넓어짐으로 인하여 만족할만한 전도 특성을 얻을 수 있다. 이와 대조적으로, 저온 세리그라피를 사용하는 접촉은 저항을 최소화하는 최대 폭을 나타내어 최적의 전도 특성을 달성한다. 이러한 방안은 따라서 약 1 mm의 폭을 갖는 광기전력 전지에 대한 도핑 우물의 일반적인 치수와 상용가능한 이익을 갖는다.
보충적인 선택사항으로, 이러한 방안은 또한 동일 물질, 즉 중합된 저온소성용 페이스트로 코팅된 접촉 영역의 캐소딕 접촉에 의한 갈바닉 충전과 사용가능하다.
전술한 것 이외에 또 다른 본 발명의 사상이 구체 예에서 실시되는 것이 또한 가능하다.
따라서 본 발명은 다음의 본질적인 단계를 포함하여, 반도체 재료 상에 최소 하나의 전기 컨덕터를 형성하기 위한 모든 방법에 관한 것이다:
E1 - 세리그라피에 의해 고온소성용 제1 페이스트를 증착하는 단계;
E2 - 세리그라피에 의해 저온소성용 제2 페이스트를, 앞선 단계 동안 증착된 상기 고온소성용 제1 페이스트 상에 적어도 부분적으로 겹치도록 증착하는 단계.
최종적으로, 상기 방안은 이하의 장점을 가진다:
- 고온소성용 페이스트 상의 저온소성용 페이스트의 세리그라피는 낮은 전도도를 갖는 트랙의 저항을 감소시키며, 특히 N+ 도핑된 소자와의 접촉을 위하여 사용되는 고온소성용 페이스트로 획득된 전도 트랙의 저항을 감소시킨다.
- 알루미늄을 함유하는 고온소성용 페이스트 상의 저온소성용 페이스트의 세리그라피는 알루미늄이 없는 계면을 수득되도록 하며, 이는 갈바니 공정에서의 충전 공정과 사용가능하다.
- 몇몇 고온소성용 페이스트가 여러 컨덕터를 형성하기 위하여 사용될 때, 서로 다를 수 있는 이러한 여러 고온소성용 페이스트 상의 저온소성용 페이스트의 세리그라피는 최종적으로 전지 전체 표면에 걸친 균일한 층을 갖는 접촉부를 산출하며, 이는 갈바니 공정에서의 충전과 같은 잠재적인 추후 공정 단계에 대하여 바람직하다.

Claims (16)

  1. 반도체 재료(1) 상에 최소 하나의 전기 컨덕터를 형성하는 방법에 있어서, 상기 방법은
    (E1) - 세리그라피에 의해 고온소성용 제1 페이스트를 증착하고, 세리그라피된 상기 고온소성용 제1 페이스트를 500 ℃ 이상의 온도까지 가열하는 단계;
    (E2) - 세리그라피에 의해 저온소성용 제2 페이스트를, 앞선 단계 동안 증착된 상기 고온소성용 제1 페이스트 상에 적어도 부분적으로 겹치도록 증착하고, 세리그라피된 상기 저온소성용 제2 페이스트를 500 ℃ 미만의 온도까지 가열하는 단계
    를 포함하는, 반도체 재료 상에 최소 하나의 전기 컨덕터를 형성하는 방법.
  2. 삭제
  3. 반도체 재료(1) 상에 최소 하나의 전기 컨덕터를 형성하는 방법에 있어서, 상기 방법은
    (E1) - 세리그라피에 의해 고온소성용 제1 페이스트를 증착하고, 세리그라피된 상기 고온소성용 제1 페이스트를 700 ℃ 이상의 온도까지 가열하는 단계;
    (E2) - 세리그라피에 의해 저온소성용 제2 페이스트를, 앞선 단계 동안 증착된 상기 고온소성용 제1 페이스트 상에 적어도 부분적으로 겹치도록 증착하고, 세리그라피된 상기 저온소성용 제2 페이스트를 300 ℃ 미만의 온도까지 가열하는 단계
    를 포함하는, 반도체 재료 상에 최소 하나의 전기 컨덕터를 형성하는 방법.
  4. 제 1 항 또는 제 3 항에 있어서, 제1 단계(E1)는 반도체 재료의 표면 상에 위치한 절연층(6) 상에 상기 고온소성용 제1 페이스트를 증착시켜 상기 절연층(6) 하부에 위치한 도핑된 영역(4, 5)과 겹치도록 하는 단계를 포함하며, 이에 따라 세리그라피된 상기 고온소성용 제1 페이스트를 가열시키는 것이 상기 절연층(6)이 관통되도록 하여 상기 절연층(6) 하부에 위치한 상기 도핑된 영역(4, 5)과의 전기적 접촉을 하도록 함을 특징으로 하는, 반도체 재료 상에 최소 하나의 전기 컨덕터를 형성하는 방법.
  5. 제 4 항에 있어서, 제2 단계(E2)는 반도체 재료의 표면 상에 위치한 절연층(6) 상에 상기 저온소성용 제2 페이스트를 증착시키는 단계를 포함하며, 이에 따라 세리그라피된 상기 저온소성용 제2 페이스트를 가열시키는 것이 상기 절연층(6)을 관통시키지 않음을 특징으로 하는, 반도체 재료 상에 최소 하나의 전기 컨덕터를 형성하는 방법.
  6. 최소 하나의 전기 컨덕터를 포함하는 반도체 재료에 있어서, 상기 전기 컨덕터는
    500 ℃ 이상의 온도로 세리그라피된 고온소성용 페이스트(7, 8)를 포함하는 제1 부분 및
    상기 제1 부분을 적어도 부분적으로 덮는, 500 ℃ 미만의 온도로 세리그라피된 저온소성용 페이스트(17, 18)를 포함하는 제2 부분
    을 포함하는 것을 특징으로 하는, 반도체 재료.
  7. 제 6 항에 있어서, 상기 세리그라피된 고온소성용 페이스트(7, 8)는 은(silver) 및 알루미늄을 포함하거나 또는 단지 은(silver)을 포함하는 금속 부분을 포함하며, 상기 세리그라피된 저온소성용 페이스트(17, 18)는 은(silver), 알루미늄 및 구리 중 적어도 하나와 같은 1종 이상의 금속을 포함함을 특징으로 하는, 반도체 재료.
  8. 제 7 항에 있어서, 상기 세리그라피된 고온소성용 페이스트(7, 8)는 유리 입자를 포함함을 특징으로 하는, 반도체 재료.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 세리그라피된 고온소성용 페이스트(7, 8)를 포함하는 컨덕터의 상기 제1 부분은 상기 제1 부분의 하부를 제외하고 절연층(6)에 의해 덮인 반도체 재료에 존재하는 도핑된 우물(4, 5)과 전기적으로 접촉함을 특징으로 하는, 반도체 재료.
  10. 제 9 항에 있어서, 상기 세리그라피된 저온소성용 페이스트(17, 18)를 포함하는 컨덕터의 상기 제2 부분은 상기 제1 부분보다 더 넓음을 특징으로 하는, 반도체 재료.
  11. 제 10 항에 있어서, 상기 컨덕터는 버섯(mushroom) 형태의 횡단면을 가지며, 상기 버섯 형태의 제1 부분은 발(foot)을 나타내며 제2 부분은 머리(head)를 나타냄을 특징으로 하는, 반도체 재료.
  12. 제 11 항에 있어서, 상기 컨덕터의 머리의 폭은 발의 폭의 적어도 2배임을 특징으로 하는, 반도체 재료.
  13. 제 7 항 또는 제 8 항에 있어서, 세리그라피된 고온소성용 페이스트(7, 8)를 포함하는 컨덕터의 상기 제1 부분은 반도체 재료의 전체 폭에 걸쳐 하나 이상의 연속 또는 불연속 스트립(strip)을 형성함을 특징으로 하는, 반도체 재료.
  14. 제 7 항 또는 제 8 항에 있어서, 최소 하나의 전기 컨덕터를 포함하는 반도체 재료는 광기전력 전지임을 특징으로 하는, 반도체 재료.
  15. 제 14 항에 있어서, 상기 반도체 재료는 반대되는 전기적 도핑을 갖는 두 개의 우물(4, 5)이 그 위에 배치되는 후면부(3)를 포함하며, 상기 후면부는 절연층(6)에 의해 덮이며, 그리고 상기 후면부는 2개의 컨덕터를 포함하는데 이들 각각은 절연층(6)의 두께 내의 우물(4, 5)과 접촉하는 세리그라피된 고온소성용 페이스트(7, 8)를 갖는 제1 부분을 포함하며, 그리고 컨덕터의 상기 제1 부분(7, 8)과 접촉하고 절연층(6)의 표면 상에 위치하며 캐소드와 애노드를 형성하는 세리그라피된 저온소성용 페이스트(17, 18)를 갖는 제2 부분을 포함함을 특징으로 하는, 반도체 재료.
  16. 제 15 항에 있어서, 적어도 하나의 우물(4, 5)은 컨덕터의 제1 부분(7, 8)의 폭의 적어도 2배와 동일한 폭을 가짐을 특징으로 하는, 반도체 재료.
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