KR101662400B1 - 측면 연장부를 가진 트랜지스터의 매립형 소스 또는 드레인 영역을 형성하는 방법 - Google Patents
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Abstract
방법의 일부 실시형태에 있어서, 게이트 구조가 위에 구성된 본체 구조가 제공된다. 상기 게이트 구조는 상기 본체 구조를 횡단하는 게이트 측벽을 포함한다. 상기 게이트 측벽 위에는 스페이서가 형성된다. 제1 오목부가 상기 본체 구조 내에 형성된다. 상기 제1 오목부는 상기 스페이서 옆에 형성되어 상기 스페이서 아래에서 횡방향으로 연장된다. 상기 제1 오목부 아래에는 상기 제1 오목부의 수직 깊이를 연장시키기 위해 오목 연장부가 형성된다. 연장된 제1 오목부를 충전하도록 상기 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질이 성장한다.
Description
본 발명은 일반적으로 측면 연장부를 가진 트랜지스터의 매립형 소스 또는 드레인 영역에 관한 것이다.
채널 영역에 인가된 기계적 응력이 도입되는 전계 효과 트랜지스터(FET)는 채널 영역에서의 캐리어 이동도의 증가에 의해 구동 강도(driving strength)가 향상된다. FET의 일부 접근법에 있어서, 게이트의 양측에 있는 소스 영역 및 드레인 영역은 본체 구조 내에 매립된 스트레서(stressor) 영역을 포함한다. 채널 영역의 물질과 매립형 스트레서 영역의 물질 간의 격자 부정합(lattice mismatch)은 채널 영역에 기계적 응력을 인가한다. 기계적 응력의 크기는 채널 영역에 대한 매립형 스트레서 영역의 근접성 및 매립형 스트레서 영역의 체적에 의존한다. 그러나, FET의 본체 내에 스트레서 물질이 성장하는 오목부(recess)를 형성할 경우, 오목부의 윤곽(profile)은 FET마다 다를 수 있는 이웃하는 기하학적 외형(geometry)의 로딩 효과(loading effect)에 의존하고, 이것에 의해 장치 성능의 불균일을 야기한다.
본 발명의 하나 이상의 실시형태의 세부가 첨부 도면에 도시되고 이하에서 설명된다. 본 발명의 다른 특징 및 장점은 이하의 설명, 도면 및 특허 청구범위로부터 명백하게 될 것이다.
도 1a는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역을 가진 FinFET 구조의 개략적 투시도이다.
도 1b 및 도 1c는 각각 일부 실시형태에 따른, 도 1a의 선 A-A' 및 선 B-B'를 따라 취한 개략적 단면도이다.
도 2는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역을 가진 FET 구조를 형성하는 방법의 흐름도이다.
도 3a는 일부 실시형태에 따른, 핀(fin)으로서 구현되는 본체 구조에 걸쳐진 희생 게이트 구조를 가진 반도체 구조물의 개략적 투시도이다.
도 3b 및 도 3c는 일부 실시형태에 따른, 도 3a의 선 C-C' 및 선 D-D'를 따라 취한 개략적 단면도이다.
도 4는 일부 실시형태에 따른, 게이트 측벽 위에 형성된 스페이서를 예시하는 개략적 단면도이다.
도 5 내지 도 8은 일부 실시형태에 따른, 소스 또는 드레인 영역 및 공유형 소스 또는 드레인 영역의 형성을 예시하는 개략적 단면도이다.
도 9 내지 도 11은 일부 실시형태에 따른, 희생 게이트 물질을 게이트 물질로 교체하는 것을 예시하는 개략적 단면도이다.
도 12는 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(206)에 의해 형성된 반도체 구조물의 개략적 단면도이다.
도 13은 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(208) 중의 반도체 구조물의 개략적 단면도이다.
도 14는 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(208)에 의해 형성된 반도체 구조물의 예시하는 개략적 단면도이다.
도 15는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역을 가진 MOSFET 구조의 개략적 단면도이다.
도 16 내지 도 19는 일부 실시형태에 따른, 도 15의 MOSFET 구조를 형성하기 위한 방법의 각 작업 후의 반도체 구조물을 예시하는 개략적 단면도이다.
각종 도면의 동일한 참조 기호는 동일한 요소를 표시한다.
도 1a는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역을 가진 FinFET 구조의 개략적 투시도이다.
도 1b 및 도 1c는 각각 일부 실시형태에 따른, 도 1a의 선 A-A' 및 선 B-B'를 따라 취한 개략적 단면도이다.
도 2는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역을 가진 FET 구조를 형성하는 방법의 흐름도이다.
도 3a는 일부 실시형태에 따른, 핀(fin)으로서 구현되는 본체 구조에 걸쳐진 희생 게이트 구조를 가진 반도체 구조물의 개략적 투시도이다.
도 3b 및 도 3c는 일부 실시형태에 따른, 도 3a의 선 C-C' 및 선 D-D'를 따라 취한 개략적 단면도이다.
도 4는 일부 실시형태에 따른, 게이트 측벽 위에 형성된 스페이서를 예시하는 개략적 단면도이다.
도 5 내지 도 8은 일부 실시형태에 따른, 소스 또는 드레인 영역 및 공유형 소스 또는 드레인 영역의 형성을 예시하는 개략적 단면도이다.
도 9 내지 도 11은 일부 실시형태에 따른, 희생 게이트 물질을 게이트 물질로 교체하는 것을 예시하는 개략적 단면도이다.
도 12는 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(206)에 의해 형성된 반도체 구조물의 개략적 단면도이다.
도 13은 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(208) 중의 반도체 구조물의 개략적 단면도이다.
도 14는 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(208)에 의해 형성된 반도체 구조물의 예시하는 개략적 단면도이다.
도 15는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역을 가진 MOSFET 구조의 개략적 단면도이다.
도 16 내지 도 19는 일부 실시형태에 따른, 도 15의 MOSFET 구조를 형성하기 위한 방법의 각 작업 후의 반도체 구조물을 예시하는 개략적 단면도이다.
각종 도면의 동일한 참조 기호는 동일한 요소를 표시한다.
이제, 도면에 예시된 본 발명의 실시형태 또는 예를 구체적으로 설명한다. 그러나, 본 발명의 범위는 이러한 설명으로 제한되지 않는다는 점을 이해하여야 한다. 설명된 실시형태에 있어서의 임의의 변경 및 수정, 및 이 명세서에서 설명한 원리의 임의의 추가적인 응용이 본 발명과 관련된 기술에 통상의 지식을 가진 사람에게는 통상적으로 발생할 것으로 예상된다. 실시형태 전반에 걸쳐 참조 번호들이 반복될 수 있지만, 이러한 반복은 특징들이 동일한 참조 번호를 공유한다 하더라도 하나의 실시형태의 특징들이 다른 실시형태에 적용되는 것을 반드시 요구하는 것은 아니다. 특징이 다른 특징 또는 기체(substrate)로 형성된 경우, 개재하는 특징들이 존재할 수 있다는 것을 이해하여야 한다. 또한, 용어 "상부"(top) 및 "하부"(bottom) 등은 각각 그 위에서 특징이 더 크게 및 더 작게 형성되거나 그 아래에서 특징이 더 작게 및 더 크게 형성되는 기체의 표면과 관련하여 특징의 상대적 거리를 묘사하기 위해 사용되고, 실시형태의 범위를 임의의 특정 방위로 제한하는 것으로 의도되지 않는다.
일부 실시형태는 하기의 특징 및/또는 장점 중의 하나 또는 조합을 갖는다. 일부 실시형태에 있어서, 채널 영역에 대한 기계적 응력을 생성하기 위한 스트레서 물질이 있는 소스 또는 드레인 영역은 본체 구조 내에 매립된 제1 영역 및 제2 영역을 갖는다. 제1 영역은 게이트 구조에 의해 스페이서 아래에서 횡방향으로 연장된다. 제2 영역은 제1 영역의 수직 깊이를 연장시킨다. 일부 실시형태에 있어서, 상기 제1 영역이 형성되는 오목부는 로딩 효과에 덜 취약한 처리에 의해 생성된다. 상기 제2 영역이 형성되는 오목 연장부는 소스 또는 드레인 영역의 바람직한 체적을 위한 총 수직 깊이를 달성하는 것과 관련하여 더 최적화된 처리에 의해 생성된다. 그러므로, 채널 영역에 대한 소스 또는 드레인 영역의 근접성이 향상되고 더욱 안정화된다. 또한, 바람직한 총 수직 깊이를 생성하기 위한 처리는 채널 영역에 대한 소스 또는 드레인 영역의 근접성 제어를 위한 처리와 별개로 최적화될 수 있다.
도 1a는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역(142, 144)을 가진 FinFET 구조(10)의 개략적 투시도이다. 도 1b 및 도 1c는 각각 일부 실시형태에 따른, 도 1a의 선 A-A' 및 선 B-B'를 따라 취한 개략적 단면도이다. 도 1a는 FinFET 구조(10)에서 기판(112), 본체 구조(122), 게이트 구조(132), 및 소스 및 드레인 영역(142, 144)의 상대적인 방위를 나타낸다. 도 1b는 게이트 구조(132)의 폭(Wg1)을 따라 취한 본체 구조(122)의 단면도를 나타낸다. 도 1c는 게이트 구조(132)의 길이(Lg1)을 따라 취한 소스 및 드레인 영역(142, 144)과 본체 구조(122)의 단면도를 나타낸다.
도 1a를 참조하면, FinFET 구조(10)는 기판(112), 본체 구조(122), 유전체 절연 영역(114), 스페이서(1344)를 구비한 게이트 구조(132), 및 소스 및 드레인 영역(142, 144)을 포함한다. 일부 실시형태에 있어서, 기판(112)은 벌크 실리콘 기판과 같은 결정질 구조의 벌크 반도체 기판이다. 기판(112)은 상부 표면(112A)(상부 표면의 레벨에서 표시됨)을 갖는다.
일부 실시형태에 있어서, 본체 구조(122)는 기판(112)의 표면(112A)으로부터 돌출한 핀(fin) 구조를 포함한다. 도 1b를 참조하면, 일부 실시형태에 있어서, 게이트 구조(132)의 폭(Wg1)을 따라 취한 본체 구조(122)의 단면은 표면(112A)으로부터 본체 구조(122)의 상부까지 수직 윤곽을 갖는다. 본체 구조(122)의 상기 수직 윤곽은 예시적인 것이다. 예를 들면, 게이트 구조(132)의 폭(Wg1)을 따라 취한 본체 구조(122)의 단면은 상기 표면(112A)으로부터 유전체 절연 영역(114)의 상부 표면(114A)까지 점감하는 윤곽(tapered profile), 또는 상기 표면(112A)으로부터 상기 본체 구조(122)의 상부까지 점감하는 윤곽을 가질 수 있다. 일부 실시형태에 있어서, 본체 구조(122)는 기판(112)과 동일한 물질을 갖고, 예를 들면 실리콘의 결정질 구조를 갖는다.
도 1a를 참조하면, 일부 실시형태에 있어서, 얕은 트렌치 절연(shallow trench isolation, STI)과 같은 유전체 절연 영역(114)이 기판(112)의 표면(112A)에서 상기 본체 구조(122)를 둘러싸도록 형성된다. 유전체 절연 영역(114)은 상부 표면(114A)을 갖는다. 도 1b를 참조하면, 본체 구조(122)는 유전체 절연 영역(114)의 상부 표면(114A)의 위로 연장된다. 일부 실시형태에 있어서, 유전체 절연 영역(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑 실리케이트(FSG) 및/또는 적당한 저-k(low-k) 유전체 물질을 포함한다.
도 1a를 참조하면, 일부 실시형태에 있어서, 게이트 구조(132)는 유전체 절연 영역(114)의 상부 표면(114A)에 형성되고 본체 구조(122)의 일부를 횡단한다. 도 1b를 참조하면, 게이트 구조(132)의 폭(Wg1)을 따라서, 게이트 구조(132)는 본체 구조(122)를 횡단하고 본체 구조(122) 주변을 둘러싼다. 일부 실시형태에 있어서, 게이트 구조(132)는 본체 구조(122)를 등각으로 둘러싸는 게이트 유전체 층(1322)과, 게이트 유전체 층(1322) 위에 씌워지는 게이트 전극(1324)을 포함한다. 일부 실시형태에 있어서, 게이트 유전체 층(1322)은 HfO2, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, ZrO2, Y2O3, La2O5, Gd2O5, TiO2. Ta2O5, SrTiO, 또는 그 조합물과 같은 고-k(high-k) 유전체 물질을 포함한다. 일부 실시형태에 있어서, 게이트 전극(1324)은 게이트 전극(1324)의 일함수를 조정하기 위해 게이트 유전체 층(1322) 위에 등각으로 형성된 일함수 금속 층, 및 게이트 전극(1324)의 메인 도전부로서 소용되는 상기 일함수 금속 층 위에 씌워지는 충전 금속(fill metal)을 포함한다. 일함수 금속 층의 예로는 TaC, TaN, TiN, TaAlN, TaSiN, 및 그 조합물이 있다. 충전 금속의 예로는 W, Al, Cu 및 그 조합물이 있다. 상기 게이트 구조(132) 내의 층들은 예시적인 것이다. 예를 들면 다른 층, 층들의 다른 커버리지, 다른 수의 층을 가진 게이트 구조(132)는 본 발명의 예상된 범위 내에 포함된다.
도 1a를 참조하면, 일부 실시형태에 있어서, 게이트 구조(132)의 양측에 있는 소스 및 드레인 영역(142, 144)은 에피택셜 방식으로 성장한 스트레서 물질을 포함한다. 도 1c를 참조하면, 게이트 구조(132)는 게이트 구조(132)의 게이트 길이(Lg1)를 가로질러 양측의 측벽(132A, 132B)을 갖는다. 스페이서(1344)는 게이트 구조(132)의 측벽(132A, 132B) 위에 형성된다. 소스 및 드레인 영역(142, 144)은 상기 스페이서(1344)의 옆에 구성되고 영역(1442) 및 영역(1444)과 같이 본체 구조(122) 내에 매립되는 영역, 및 영역(1446)과 같이 본체 구조(122)를 넘어서는 영역을 갖는다. 일부 실시형태에 있어서, 영역(1444)은 스페이서(1344) 아래에서 횡방향으로 연장하고, 영역(1442)은 영역(1444) 아래에 위치하면서 영역(1442)과 영역(1444)이 총 수직 깊이(Dv)를 갖도록 영역(1444)의 수직 깊이를 연장시킨다. 일부 실시형태에 있어서, 영역(1444)은 영역(1442)으로부터 횡방향으로 돌출한다. 일부 실시형태에 있어서, 영역(1444)은 스페이서(1344) 아래에 벽 부분(1444A)을 갖는다. 벽 부분(1444A)은 벽 부분(1444A)의 하부로부터 벽 부분(1444A)의 상부까지 게이트 측벽(132B)과 정렬된 본체 구조(122)의 평면을 향하여 점감한다. 벽 부분(1444A)의 하부는 스페이서(1344)의 측벽(1344B)과 정렬 즉 더 밀접하게 정렬되고, 벽 부분(1444A)의 상부는 스페이서(1344)의 측벽(1344A)과 정렬 즉 더 밀접하게 정렬된다. 도 1c에 도시된 실시형태에 있어서, 스페이서(1344)의 측벽(1344A)은 게이트 측벽(132B)과 일치한다. 도 5와 관련하여 설명하는 다른 실시형태에 있어서, 스페이서(1344)의 측벽(1344A)은 게이트 측벽(332B)과 일치하지 않는다. 게이트 측벽(132B)과 정렬된 본체 구조(122)의 평면은 게이트 구조(132) 아래의 채널 영역(1222)의 일단부로서 고려된다. 일부 실시형태에 있어서, 벽 부분(1444A)은 라운드형 윤곽을 갖는다. 일부 실시형태에 있어서, 영역(1442)은 타원형 윤곽을 갖는다. 일부 실시형태에 있어서, 본체 구조(122)를 넘는 영역(1446)은 패싯(facet)(1446A)을 갖는다(도 1a에도 표시됨). 소스 및 드레인 영역(142, 144)의 에피택셜 성장의 시작시에는 패싯이 충분히 확립되지 않을 수 있다. 그러나, 에피택셜 성장을 진행하는 동안, 다른 표면에서의 상이한 에피택셜 성장 속도에 기인해서 패싯이 점차적으로 형성된다.
일부 실시형태에 있어서, 소스 및 드레인 영역(142, 144)에서 성장한 스트레서 물질은 본체 구조(122)의 격자 상수와는 상이한 격자 상수를 갖는다. 일부 실시형태에 있어서, FinFET 구조(10)(도 1a에 표시됨)는 p형 FET이고, 소스 및 드레인 영역(142, 144)에서 성장한 스트레서 물질은 본체 구조(122)의 채널 영역(1222)에 압축 응력을 인가하도록 본체 구조(122)의 격자 상수보다 더 큰 격자 상수를 갖는다. 일부 실시형태에 있어서, 본체 구조(122)는 실리콘(Si)으로 구성되고, 스트레서 물질은 실리콘 게르마늄(SiGe)이다. 다른 실시형태에 있어서, FinFET 구조(10)는 n형 FET이고, 소스 및 드레인 영역(142, 144)에서 성장한 스트레서 물질은 본체 구조(122)의 채널 영역(1222)에 인장 응력을 인가하도록 본체 구조(122)의 격자 상수보다 더 작은 격자 상수를 갖는다. 일부 실시형태에 있어서, 본체 구조(122)는 Si로 구성되고, 스트레서 물질은 실리콘 인화물(Si:P) 또는 실리콘 탄화물(Si:C)이다.
예를 들면, 본체 구조(122) 내에 매립된 소스 또는 드레인 영역(144)과 게이트 측벽(132B) 간의 거리는 게이트 구조(132) 아래의 채널 영역(1222)에 대한 소스 또는 드레인 영역(144)의 근접성으로서 규정된다. 채널 영역(1222)에 대한 소스 또는 드레인 영역(144)의 근접성이 더 가까울수록 채널 영역(1222)에 대한 기계적 응력이 더 커지고 캐리어 이동도 향상이 더 커진다. 스페이서(1344) 아래에서 횡방향으로 연장되는 영역(1444)을 형성함으로써, 게이트 구조(132) 아래의 채널 영역(1222)에 대한 소스 또는 드레인 영역(144)의 근접성이 개선된다. 또한, 채널 영역(1222)에 인가되는 기계적 응력은 소스 또는 드레인 영역(144)의 체적에 의존하고, 소스 또는 드레인 영역(144)의 체적은 영역(1442) 및 영역(1444)의 총 수직 깊이(Dv)에 의존한다. 근접성 효과 및 체적 효과를 향상시키기 위해 별개의 영역(1444, 1442)을 각각 형성함으로써, 영역(1444, 1442)을 형성하는 공정의 최적화가 분리될 수 있다.
도 2는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역을 가진 FET 구조를 형성하는 방법(200)의 흐름도이다. 작업 202에서, 위에 게이트 구조가 구성된 본체 구조가 제공된다. 작업 204에서, 게이트 구조의 게이트 측벽 위에 스페이서가 형성된다. 작업 206에서, 스페이서의 옆에 있고 스페이서 아래에서 횡방향으로 연장되는 오목부가 상기 본체 구조 내에 형성된다. 작업 208에서, 오목부의 수직 깊이를 연장시키기 위해 상기 오목부 아래에 오목 연장부가 형성된다. 작업 210에서, 상기 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질이 상기 연장된 오목부 내에서 성장한다.
도 3 내지 도 11은 일부 실시형태에 따른, 도 1a의 FinFET 구조(10)를 형성하는 방법의 각 작업 후의 반도체 구조물을 보인 개략도이다. 도 3 내지 도 11에 도시된 방법은 도 2를 참조하여 설명한 방법에 대한 추가의 세부를 제공한다. 작업 202에서, 위에 게이트 구조가 구성된 본체 구조가 제공된다. 도 3a는 일부 실시형태에 따른, 핀(fin)으로서 구현되는 본체 구조에 걸쳐진(straddling) 희생 게이트 구조(332)를 가진 반도체 구조물(30)의 개략적 투시도이다. 일부 실시형태에 있어서, 기판(112)의 표면(112A)으로부터 돌출하는 본체 구조(322)는 벌크 반도체 기판에 트렌치를 에칭함으로써 형성된다. 상기 표면(112A)은 상기 트렌치의 하부 표면의 레벨에 위치한다. 상기 트렌치들 사이에는 기판(112)의 표면(112A)으로부터 연장되는 본체 구조(322)가 있다. 또한, 트렌치는 유전체 절연 영역(114)을 형성하기 위해 도 1a 및 도 1b를 참조하여 설명한 것처럼 유전체 물질로 충전된다. 일부 실시형태에 있어서, 유전체 절연 영역(114)은 본체 구조(322)가 유전체 절연 영역(114)의 상부 표면(114A)을 넘어서 연장되도록 추가로 에칭된다. 다른 실시형태에 있어서, 유전체 절연 영역(114)의 상부 표면(114A)을 넘어서 연장되는 본체 구조(322) 부분은 에피택셜 방식으로 성장한다.
도 3b 및 도 3c는 일부 실시형태에 따른, 도 3a의 선 C-C' 및 선 D-D'를 따라 취한 개략적 단면도이다. 일부 실시형태에 있어서, 도 3a의 본체 구조(322)에 걸쳐진 희생 게이트 구조(332)를 형성하기 위해, 도 3b 및 도 3c에 도시된 희생 게이트 전극(3322)으로 패터닝되는 희생 게이트 층은 표면(114A)(도 3b에 도시됨) 및 본체 구조(322)(도 3b 및 도 3c 둘 다에 도시됨)의 노출된 표면 부분 위에 블랭킷 적층된다. 다른 실시형태에 있어서, 희생 게이트 유전체 층(도시 생략됨)은 희생 게이트 층이 희생 게이트 전극(3322)을 형성하기 위해 패터닝될 때 본체 구조(322)를 보호하기 위해 희생 게이트 층과 본체 구조(322) 사이에 형성된다. 또한 하나 이상의 하드 마스크 층이 희생 게이트 층 위에 형성되고, 포토레지스트 층이 상기 하나 이상의 하드 마스크 층 위에 형성된다. 희생 게이트 구조(332)를 형성하기 위한 층들은 물리 기상 증착(PVD), 플라즈마 강화 화학 기상 증착(PECVD), 화학 기상 증착(CVD), 원자 층 증착(ALD)과 같은 임의의 방법, 또는 당업계에 공지된 적당한 다른 방법을 이용하여 적층될 수 있다. 희생 게이트 구조(332)(도 3a에 표시됨)가 요구되는 영역을 규정하는 포토레지스트 마스크에 포토레지스트 층을 패터닝하기 위해 포토리소그래피 기술이 사용된다. 희생 게이트 구조(332)의 영역은 게이트 폭(Wg1)(도 3b에 도시됨) 및 게이트 길이(Lg1)(도 3c에 도시됨)를 갖는다. 포토레지스트 마스크의 패턴은 그 다음에 하나 이상의 하드 마스크 층에 전사되어 희생 게이트 층을 패터닝하는 동안 크게 에칭되거나 부식되지 않는 하드 마스크(3324)(도 3b 및 도 3c 둘 다에 도시됨)를 형성한다. 더 나아가, 하드 마스크(3324)의 패턴은 희생 게이트 층에 전사되어 희생 게이트 전극(3322)을 형성한다. 포토레지스트 마스크로부터 하부 층으로의 패턴의 전사는 적당한 에칭 가스를 이용한 이방성 에칭에 의해 수행된다. 도 3c를 참조하면, 희생 게이트 구조(332)는 게이트 길이(Lg1)를 가로질러 수직 게이트 측벽(332A, 332B)을 갖는다. 일부 실시형태에 있어서, 희생 게이트 전극(3322)은 폴리실리콘으로 형성되고, 하드 마스크(3324)는 SiO2, Si3N4 또는 SiON을 포함한다. 다른 실시형태에 있어서, 희생 게이트 전극(3322)은 Si3N4로 형성되고, 하드 마스크(3324)는 SiO2 또는 SiON을 포함한다.
도 4 내지 도 11은 게이트 길이(Lg1)(도 3c에 표시됨)를 따라 취한 단면도이다. 작업 204에서, 스페이서가 게이트 구조의 게이트 측벽 위에 형성된다. 도 4는 일부 실시형태에 따른, 게이트 측벽(332A, 332B) 위에 형성된 스페이서(3344)를 예시한 것이다. 일부 실시형태에 있어서, 희생 게이트 구조(332)(도 3a에 표시됨)를 둘러싸는, 게이트 측벽(332A, 332B)을 포함한 게이트 측벽에 밀봉 층(3342)이 형셩된다. 밀봉 층(3342)은 후속 처리 중의 손상 또는 손실로부터 희생 게이트 구조(332)를 보호한다. 일부 실시형태에 있어서, 밀봉 층은 Si3N4를 포함한다. 이어서, 일부 실시형태에 있어서, 스페이서(3344)가 상기 밀봉 층(3342) 위에 형성된다. 스페이서(3344)는 생산 이슈(production issue) 없는 장치 성능을 확보하기 위해 희생 게이트 구조(332)에 대한 소스 및 드레인 영역(142, 144)(도 1c에 도시됨)의 오프셋을 제어하기 위해 사용된다. 각 스페이서(3344)는 하나 이상의 층을 포함할 수 있다. 일부 실시형태에 있어서, 스페이서(3344)는 Si3N4, SiON, SiOCN, SiCN 또는 SiO2를 포함한다. 밀봉 층(3342)과 스페이서(3344)는 PVD, PECVD, CVD, ALD와 같은 임의의 방법, 또는 당업계에 공지된 적당한 다른 방법을 이용하여 적층될 수 있다. 도 1에 도시한 것과 같은 다른 실시형태에 있어서, 밀봉 층(3342)은 형성되지 않고, 스페이서(1344)가 게이트 구조(132)를 밀봉하기 위해 또한 소용된다.
일부 실시형태에 있어서, 희생 게이트 구조(332)는 도 8에 도시한 바와 같이 인접 게이트 구조(352)와 공유하는 소스 또는 드레인 영역(844)을 갖는다. 도 5 내지 도 8은 일부 실시형태에 따른, 소스 또는 드레인 영역(842) 및 공유형 소스 또는 드레인 영역(844)의 형성을 예시하고 있다. 공유형 소스 또는 드레인 영역(844)의 형성은 희생 게이트 구조(332) 및 인접 게이트 구조(352) 둘 다에 의존하기 때문에, 공유형 소스 또는 드레인 영역(844)은 대칭의 윤곽을 갖는다. 그럼에도 불구하고, 도 5 내지 도 8과 관련하여 설명하는 작업들은 도 1에 예시한 FinFET 구조(10)의 제조에 또한 적용될 수 있다. 더욱이, 도 1에 도시한 비대칭 윤곽을 가진 소스 및 드레인 영역, 및 도 8에 도시한 대칭 윤곽을 가진 소스 및 드레인 영역 중의 하나 또는 둘 다를 가진 반도체 구조물은 본 발명의 예상된 범위 내에 포함된다.
작업 206에서, 스페이서 옆에 있고 스페이서 아래에서 횡방향으로 연장되는 오목부가 본체 구조 내에 형성된다. 도 5를 참조하면, 일부 실시형태에 있어서, 오목부(542, 544)는 스페이서(3344) 옆의 본체 구조(322) 내에 형성된다. 오목부(542, 544)는 스페이서(3344) 아래에서 횡방향으로 연장된다. 일부 실시형태에 있어서, 오목부(544)는 희생 게이트 구조(332)와 인접 게이트 구조(352) 사이에 형성되고, 게이트 구조(352)의 스페이서(3544) 아래에서 횡방향으로 또한 연장된다.
일부 실시형태에 있어서, 오목부(542, 544)는 등방성 에칭에 의해 형성된다. 일부 실시형태에 있어서, 등방성 에칭을 수행하기 위해 습식 에칭이 사용된다. 스페이서(3344, 3544) 아래에서 횡방향으로 연장되는 오목부(542, 544)의 부분은 유사하거나 대칭이기 때문에, 스페이서(3544) 아래에서 횡방향으로 연장되는 오목부(544)의 부분이 오목부(542, 544)의 윤곽을 특징화하기 위한 예로서 사용된다. 오목부(544)는 스페이서(3344) 아래의 측면 깊이(DL1)를 갖는다. 일부 실시형태에 있어서, 상기 측면 깊이(DL1)는 본체 구조(322)의 상부 표면(322A)의 레벨에서 스페이서(3344)의 측벽(3344A)과 측벽(3344B) 간의 제1 거리, 및 상기 상부 표면(322A)의 레벨에서 상기 측벽(3344A)과 게이트 측벽(332B) 간의 제2 거리의 범위 내에 있다. 일부 실시형태에 있어서, 본체 구조(322)에서 스페이서(3344)의 표면(3344C)은 노출된다. 도 5에 도시된 실시형태에 있어서, 측면 깊이(DL1)는 스페이서(3344)의 측벽(3344A)까지 연장된다. 도 12를 참조하여 설명하는 다른 실시형태에 있어서, 측면 깊이(DL2)는 측벽(3344A)을 넘어서 게이트 측벽(332B)까지 추가로 연장한다. 도 1c를 참조하여 설명한 실시형태에서는 밀봉 층이 게이트 구조(132)와 스페이서(1344) 사이에 형성되지 않기 때문에, 상기 측면 깊이는 게이트 측벽(132B)과 일치하는 측벽(1344A)까지 연장된다.
일부 실시형태에 있어서, 오목부(544)는 스페이서(3344) 아래에 벽 부분(544A)을 갖는다. 벽 부분(544A)은 벽 부분(544A)의 하부로부터 벽 부분(544A)의 상부까지 게이트 측벽(332B)과 정렬된 본체 구조(322)의 평면을 향하여 점감한다. 벽 부분(544A)의 하부는 스페이서(3344)의 측벽(3344B)과 정렬 즉 더 밀접하게 정렬되고, 벽 부분(3444A)의 상부는 스페이서(3344)의 측벽(3344A)과 정렬 즉 더 밀접하게 정렬된다. 일부 실시형태에 있어서, 오목부(544)에 의해 노출된 표면(3344C) 아래의 벽 부분(544A)은 스페이서(3344)의 표면(3344C)의 노출 방향을 따라 게이트 측벽(332B)과 정렬된 본체 구조(322)의 평면을 향하여 점감한다. 스페이서(3344)의 표면(3344C)의 노출 방향은 오목부(544)의 측면 에칭의 방향을 따른다. 일부 실시형태에 있어서, 본체 구조(322)의 상부 표면(322A)의 레벨에서, 벽 부분(544A)은 스페이서(3344)의 표면(3344C)과 게이트 측벽(332B) 사이의 영역 내에 위치된다.
작업 208에서, 오목부의 수직 깊이를 연장시키기 위해 상기 오목부 아래에 오목 연장부가 형성된다. 도 6을 참조하면, 일부 실시형태에 있어서, 오목부(542, 544)의 수직 깊이(Dv1)를 연장시키기 위해, 본체 구조(322) 내에 에칭 속도 제어 도핑 영역(642, 644)이 형성된다. 도핑 영역(642, 644)은 스페이서(3344)의 옆에 그리고 오목부(542, 544)의 아래에 각각 형성된다. 도핑 영역(642, 644)을 형성할 때 사용되는 도펀트는 본체 구조(322)의 에칭 속도를 증가시킬 수 있는 그 능력에 기초하여 선정된다. 사용되는 특수한 도펀트는 본체 구조(322)의 물질 및 오목 연장부를 형성하기 위해 후속 에칭에서 사용되는 에칭제에 의존한다. 일부 실시형태에 있어서, 도펀트는 비소(As), 인(P) 또는 다른 적당한 물질이다. 일부 실시형태에 있어서, 이온 주입을 이용하여 도핑을 수행한다. 일부 실시형태에 있어서, As는 1×1014 내지 5×1015 원자/㎤ 범위의 주입량(dosage)으로 사용된다. 일부 실시형태에 있어서, As는 3×1014 원자/㎤의 주입량으로 사용된다. 일부 실시형태에 있어서, As는 2~10 KeV의 이온 에너지로 구현된다.
도 7을 참조하면, 일부 실시형태에 있어서, 본체 구조(322)의 에칭이 수행되어 오목부(542 또는 544) 및 오목 연장부(742 또는 744)를 포함한 연장된 오목부가 Dv1 + Dv2의 총 수직 깊이를 갖도록 수직 깊이(Dv2)를 가진 오목 연장부(742, 744)를 형성한다. 일부 실시형태에 있어서, 오목 연장부(742, 744)를 형성하기 위한 본체 구조(322)의 에칭은 도핑 영역(642, 644)의 에칭 속도를 증가시키기 위해 도핑 작업에서 사용된 도펀트를 보충하는 에칭액을 사용한다. 그러므로, 도핑 영역(642, 644)의 수직 깊이는 오목 연장부(742, 744)의 수직 깊이(Dv2)를 제어한다. 일부 실시형태에 있어서, 오목 연장부(742, 744)를 형성하기 위한 본체 구조(322)의 에칭은 플라즈마 에칭과 같은 건식 화학 에칭을 이용하여 수행된다. 일부 실시형태에 있어서, 오목 연장부(744)는 대칭이고 타원형 윤곽을 갖는다. 다시 말하면, 오목 연장부(744)의 수직 에칭 속도는 오목 연장부(744)의 측면 에칭 속도보다 더 높다. 오목 연장부(742)는 비대칭이고 타원형 윤곽을 갖는다. 일부 실시형태에 있어서, 오목부(542 또는 544)는 오목 연장부(742 또는 744)로부터 횡방향으로 돌출한다.
작업 210에서, 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질이 상기 연장된 오목부 내에서 성장한다. 상기 연장된 오목부는 도 7에 도시된 오목부(542 또는 544) 및 오목 연장부(742 또는 744)를 포함한다. 도 8을 참조하면, 일부 실시형태에 있어서, 스트레서 물질은 소스 및 드레인 영역(842, 844)을 형성하기 위해 연장된 오목부 내에 및 연장된 오목부를 넘어서 성장한다. 일부 실시형태에 있어서, 스트레서 물질은 선택적 에피택셜 적층 공정을 이용하여 성장한다. 일부 실시형태에 있어서, 소스 또는 드레인 영역(844)은 상기 연장된 오목부를 충전하는 영역(8442, 8444) 및 상기 연장된 오목부를 넘어서 연장된 영역(8446)을 갖는다. 상기 연장된 오목부의 윤곽에 따라서, 영역(8444)은 스페이서(3344) 아래에서 횡방향으로 연장되고, 영역(8442)은 영역(8444) 아래에 위치하여 영역(8444)의 수직 깊이를 연장시킨다. 연장된 오목부의 윤곽에 대해서는 도 5를 참조하여 설명하였다. 상기 연장된 오목부를 넘어서 연장된 영역(8446)의 윤곽은 도 1c를 참조하여 설명한 영역(1446)과 유사하지만, 윤곽의 대칭이 도 5를 참조하여 설명한 인접 게이트(352)로부터 발생한다는 점이 다르다. 스트레서 물질은 도 1a를 참조하여 이미 설명하였으므로 여기에서는 그 설명을 생략한다.
게이트 측벽(332B)에 대한 소스 또는 드레인 영역(844)(도 8에 도시됨)의 근접성은 오목부(544)(도 5에 도시됨)의 측면 깊이(DL1)에 의해 제어되고, 소스 또는 드레인 영역(844)의 체적은 오목 연장부(744)(도 7에 도시됨)의 수직 깊이(Dv2)에 의해 제어된다. 오목부(542 또는 544)를 형성하는 작업과 오목 연장부(742 또는 744)를 형성하는 작업을 분리시킴으로써, 예를 들면 오목 연장부(742 또는 744)를 형성하기 위한 본체 구조(322)의 건식 에칭 중에 발생하는 로딩 효과는 예를 들면 오목부(542 또는 544)를 형성하기 위한 본체 구조(322)의 습식 에칭 중에 확립된 소스 또는 드레인 영역(842 또는 844)의 근접성에 영향을 주지 않는다. 그러므로, 소스 또는 드레인 영역(842 또는 844)의 근접성이 더 안정되고 로딩 효과에 덜 취약하게 된다. 또한, 오목부(542 또는 544)를 형성하는 작업은 측면 에칭 속도와 관련하여 최적화될 수 있고 오목 연장부(742 또는 744)를 형성하는 작업은 수직 에칭 속도와 관련하여 최적화될 수 있기 때문에, 오목부(542 또는 544) 및 오목 연장부(742 또는 744)를 형성하는 작업의 최적화가 단순화될 수 있다.
도 9 내지 도 11은 일부 실시형태에 따른, 희생 게이트 물질을 게이트 물질로 교체하는 것을 예시한 것이다. 간단히 하기 위해, 인접 게이트 구조(352)의 교체는 도시하지 않았다. 도 9를 참조하면, 일부 실시형태에 있어서, 희생 게이트 구조(332)를 둘러싸고 스페이서(3344)에 인접한 층간 유전체(inter-layer dielectric, ILD) 층(952)이 형성된다. 일부 실시형태에 있어서, ILD 층(952)은 기판(112)(도 3a에 표시됨)의 표면(112A) 위에 블랭킷 적층되고, ILD 층(952)의 상부 표면이 하드 마스크(3324)와 평면으로 될 때까지 평탄화된다. ILD 층(952)은 희생 게이트 구조(332)가 소스 또는 드레인 영역(842, 844)에 영향을 주지 않고 제거될 수 있게 하는 물질로 형성된다.
도 10을 참조하면, 일부 실시형태에 있어서, 도 9에 도시된 하드 마스크(3324)와 희생 게이트 구조(3322)가 순차적으로 제거된다. 그 다음에 패턴화 희생 게이트 유전체 층(만일 있으면)이 제거된다. 하드 마스크(3324) 및 희생 게이트 구조(3322)의 제거는 하부의 본체 구조(322)를 노출시키고 게이트 구조(132')가 형성될 개구(10332)를 형성한다.
도 11을 참조하면, 일부 실시형태에 있어서, 게이트 구조(132')가 개구(10332)(도 10에 도시됨) 내에 형성된다. 일부 실시형태에 있어서, 게이트 유전체 층(1324')과 같은 하나 이상의 게이트 유전체 층이 본체 구조(332)의 노출된 표면 및 밀봉 층(3342) 위에 등각으로 적층된다. 다른 실시형태에 있어서, 게이트 유전체 층(도시 생략됨)이 본체 구조(332)의 노출된 표면 위에 열적으로 성장한다. 도 1b를 참조하여 설명한 바와 같이, 게이트 유전체 층(1324')은 고-k 유전체 물질을 포함한다. 게이트 유전체 층(1324')은 예를 들면 CVD 또는 ALD에 의해 형성될 수 있다. 그 다음에, 개구(10322)의 나머지 부분을 충전하는 게이트 전극(1322')이 형성된다. 일부 실시형태에 있어서, 게이트 전극(1322')은 일함수 금속 층 및 충전 금속을 포함한다. 일부 실시형태에 있어서, 일함수 금속 층은 예를 들면 CVD 또는 ALD를 이용하여 게이트 유전체 층(1324') 위에 등각으로 적층된다. 그 다음에, 충전 금속이 예를 들면 CVD, ALD 또는 스퍼터링을 이용하여 일함수 금속 층 위에 씌워진다. 충전 금속은 게이트 전극(1322')의 상부 표면이 ILD 층(952)과 평면으로 될 때까지 추가로 평탄화된다. 일함수 금속 층 및 충전 금속을 형성하기 위한 예시적인 물질은 도 1b를 참조하여 이미 설명하였으므로, 여기에서는 그 설명을 생략한다.
도 1a 내지 도 1c를 참조하여 설명한 실시형태 및 도 3a 내지 도 11을 참조하여 설명한 실시형태는 게이트 교체 공정에 의해 형성된 게이트 구조(132, 132')에 관련된 것이다. 그러나, 본 발명은 게이트 교체 공정을 이용하여 형성된 게이트 구조(132, 132')로 제한되지 않는다. 일부 실시형태에 있어서, 게이트 구조(132, 132')와 동일한 윤곽을 가진 게이트 구조는 게이트 비 교체(non-replacement) 공정에 의해 형성되고 도 5에 도시된 오목부(542, 544)를 형성하기 전에 형성된다. 게이트 비 교체 공정에 대한 일부 실시형태를 도 15 내지 도 19를 참조하여 설명한다.
도 12는 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(206)에 의해 형성된 반도체 구조물의 개략적 단면도이다. 도 12의 단면도는 희생 게이트 구조(332)의 게이트 길이(Lg1)(도 3c에 표시됨)를 따라 취한 것이다. 도 5를 참조하여 설명한 실시형태와 비교하면, 오목부(546)는 스페이서(3344)의 측벽(3344A)까지 연장되는 측면 깊이(DL1) 대신에 게이트 측벽(332B)까지 연장되는 측면 깊이(DL2)를 갖는다. 일부 실시형태에 있어서, 오목부(546)에 의한 스페이서(3344)의 노출된 표면(3344C) 외에 스페이서(3344)의 표면(3344C) 옆의 밀봉 층(3342)의 표면(표시 생략됨)이 또한 노출된다. 또한, 오목부(546)는 스페이서(3344)의 표면(3344B)에 대응하는 측벽(546A)의 부분으로부터 게이트 측벽(332B)에 대응하는 벽 부분(546A)까지 게이트 측벽(332B)과 정렬된 본체 구조(322) 내의 평면을 향하여 점감하는 벽 부분(546A)을 갖는다. 일부 실시형태에 있어서, 스페이서(3344)의 표면(3344C) 및 오목부(546)에 의해 노출된 밀봉 층(3342)의 표면 아래의 벽 부분(546A)은 스페이서(3344)의 표면(3344C) 및 밀봉 층(3342)의 표면의 노출 방향을 따라 게이트 측벽(332B)과 정렬된 본체 구조(322) 내의 평면을 향하여 점감한다.
도 13은 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(208) 중의 반도체 구조물의 개략적 단면도이다. 도 13의 단면도는 희생 게이트 구조(332)의 게이트 길이(Lg1)(도 3c에 표시됨)를 따라 취한 것이다. 도 6을 참조하여 설명한 실시형태와 비교하면, 더미 스페이서(3346)가 도핑 영역(646, 648)을 형성하기 전에 스페이서(3344) 위에 추가로 형성된다. 일부 실시형태에 있어서, 내열성의 금속 실리사이트 층이 소스 및 드레인 영역(842, 844)(도 8에 도시됨) 위에 형성된다. 실리콘 막 층과 같은 반도체 막 층이 소스 및 드레인 영역(842, 844)과 상기 실리사이드 층 사이에 형성되어, 예를 들면 실리사이드 층의 형성 중에 사용 또는 소비되는 충분한 실리콘 물질을 제공한다. 더미 스페이서(3346)를 형성함으로써, 도 11에 도시된 게이트 구조(132')는 실리사이드 층을 형성하는 동안 가능한 실리사이드 침식으로부터 차폐되어 게이트 구조(132')의 단축 가능성을 최소화한다. 일부 실시형태에 있어서, 더미 스페이서(3346)는 Si3N4, SiOCN, SiON, SiCN 또는 SiO2를 포함한다. 일부 실시형태에 있어서, 더미 스페이서(3346)는 PVD, PECVD, CVD, ALD와 같은 임의의 방법, 또는 당업계에 공지된 적당한 다른 방법에 의해 형성된다. 도 13에 예시적으로 도시한 실시형태에 있어서, 도핑 영역(646, 648)은 더미 스페이서(3346) 옆에 형성된다.
도 14는 다른 실시형태에 따른, 도 2를 참조하여 설명한 작업(208)에 의해 형성된 반도체 구조물의 예시하는 개략적 단면도이다. 도 14의 단면도는 희생 게이트 구조(332)의 게이트 길이(Lg1)(도 3c에 표시됨)를 따라 취한 것이다. 오목 연장부(742, 744)를 형성하는 예를 들면 건식 화학 에칭의 에칭 속도를 향상시키기 위해 도핑 영역(642, 644)을 형성하는 도 6 및 도 7을 참조하여 설명한 실시형태와 비교하면, 도 14의 오목 연장부(746, 748)는 이온, 전자 또는 광자를 충돌시킴으로써 에칭되도록 표면에서의 화학 반응을 유도하는 반응성 이온 에칭을 이용하여 형성된다. 반응성 이온 에칭에 의해 형성된 오목 연장부(746, 748)는 직사각형 윤곽을 가지며, 이것은 도핑 및 건식 화학 에칭에 의해 형성된 오목 연장부(742, 744)보다 더 이방성이다.
도 15는 일부 실시형태에 따른, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역(242, 244)을 가진 MOSFET 구조(20)의 개략적 단면도이다. MOSFET 구조(20)는 본체 구조(214), 유전체 절연 영역(216), 스페이서(232)를 구비한 게이트 구조(222), 및 소스 및 드레인 영역(242, 244)을 포함한다.
일부 실시형태에 있어서, MOSFET 구조(20)는 p형 FET를 포함한다. 본체 구조(214)는 p형 기판(212) 내의 N-웰 영역이다. 일부 실시형태에 있어서, 기판(212)은 벌크 실리콘 기판과 같은 결정질 구조의 벌크 반도체 기판이다. 기판(212)은 p형 기판을 형성하도록 p형 도펀트로 도핑된다. 기판(212)의 소정 영역은 N-웰 영역을 형성하도록 인(P) 및 비소(As)와 같은 n형 도펀트로 추가로 도핑된다. 다른 실시형태에 있어서, 본체 구조(도시 생략됨)는 n형 기판이다. 일부 실시형태에 있어서, MOSFET 구조(도시 생략됨)는 n형 FET를 포함한다. 본체 구조는 p형 기판(212)이다.
일부 실시형태에 있어서, 게이트 구조(222)는 본체 구조(214) 위에 형성된다. 게이트 구조(222)는 본체 구조(214) 위에 형성된 게이트 유전체 층(2222) 및 게이트 유전체 층(2222) 위에 형성된 게이트 전극(2224)을 포함한다. 일부 실시형태에 있어서, 게이트 유전체 층(2222)은 도 1a를 참조하여 설명한 고-k 유전체 물질을 포함한다. 일부 실시형태에 있어서, 게이트 전극(2224)은 도 1a를 참조하여 설명한 게이트 전극(1324)의 일함수 금속 층 및 충전 금속과 유사한 일함수 금속 층 및 금속 층과 같은 하나 이상의 층을 각각 포함한다.
일부 실시형태에 있어서, 유전체 절연 영역(216)은 MOSFET 구조(20)를 절연시키기 위해 본체 구조(214)의 경계의 2개의 단부에서 형성된다. 일부 실시형태에 있어서, 유전체 절연 영역(216)은 도 1b를 참조하여 설명한 유전체 절연 영역(114)과 유사한 물질을 포함한다.
일부 실시형태에 있어서, 에피택셜 방식으로 성장한 스트레서 물질을 내포한 소스 및 드레인 영역(242, 244)는 게이트 구조(222)의 양측에 구성되고 유전체 절연 영역(216)에 접한다. 일부 실시형태에 있어서, 게이트 구조(222)는 게이트 구조(132)의 게이트 길이(Lg2)를 가로질러 양측의 측벽(222A, 222B)을 갖는다. 스페이서(232)는 게이트 구조(222)의 상기 측벽(222A, 222B)에 형성된다. 소스 및 드레인 영역(242, 244)은 스페이서(232)의 옆에 구성되고 영역(2442) 및 영역(2444)과 같이 본체 구조(214) 내에 매립된 영역, 및 영역(2446)과 같이 본체 구조(214)를 넘는 영역을 갖는다. 도 15의 영역(2442, 2444, 2446)은 도 1c를 참조하여 설명한 영역(1442, 1444, 1446)과 유사하다. 영역(1446)과 영역(2446) 간의 차이점 중 하나는 영역(1446)이 타원형 윤곽을 갖는 반면에 영역(2446)은 다이아몬드형 윤곽을 갖는다는 점이다. 다이아몬드형 윤곽의 벽 부분(2442A)과 함께 정점(vertex)을 형성하는 다이아몬드형 윤곽의 벽 부분은 영역(2444)의 벽 부분(2444A)에 의해 교체된다. 벽 부분(2444A)은 스페이서(232) 아래에 있고 벽 부분(2444A)의 하부로부터 벽 부분(2444A)의 상부까지 게이트 측벽(222B)과 정렬된 본체 구조(214)의 평면을 향하여 점감한다. 벽 부분(2444A)의 하부는 스페이서(232)의 측벽(232B)과 정렬, 즉 더 밀접하게 정렬되고, 벽 부분(2444A)의 상부는 스페이서(232)의 측벽(232A)과 정렬, 즉 더 밀접하게 정렬된다. 그러므로, 벽 부분(2444A)은 다이아몬드형 윤곽의 벽 부분(2442A)과 함께 정점을 형성하는 교체된 벽 부분보다 채널 영역(2222)에 대한 더 밀접한 근접성을 갖는다. 소스 및 드레인 영역(242, 244)을 형성하는 스트레서 물질은 도 1c를 참조하여 설명한 소스 및 드레인 영역(142, 144)을 형성하는 스트레서 물질과 유사하므로, 여기에서는 그 설명을 생략한다.
도 16 내지 도 19 및 도 15는 일부 실시형태에 따른, 도 15의 MOSFET 구조(20)를 형성하기 위한 방법의 각 작업 후의 반도체 구조물을 예시하는 개략적 단면도이다. 도 16 내지 도 19 및 도 15에 예시된 방법은 도 2를 참조하여 설명한 방법에 대한 추가의 세부를 제공한다. 작업 202에서, 위에 게이트 구조가 구성된 본체 구조가 제공된다. 도 16을 참조하면, 일부 실시형태에 있어서, 본체 구조(214)는 기판(212) 내의 웰 영역이다. 기판(212)은 p형과 같은 일 도전형으로 도핑되고 본체 구조(214)는 n형과 같은 반대 도전형으로 도핑된다. 본체 구조(214)의 경계의 2개의 단부에는 트렌치가 형성되고, 유전체 절연 영역(216)을 형성하기 위해 하나 이상의 유전체 물질로 충전된다. 게이트 교체 공정에 의해 형성된 게이트 구조(132')(도 11에 도시됨)와 비교하면, 게이트 구조(222)는 게이트 비 교체 공정에 의해 형성된다. 게이트 유전체 층은 기판(212) 위에 블랭킷 적층되고 하나 이상의 금속 층이 상기 게이트 유전체 층 위에 적층된다. 일부 실시형태에 있어서, 상기 게이트 유전체 층 및 하나 이상의 금속 층은 CVD, ALD, 또는 당업계에 공지된 적당한 다른 적층 방법을 이용하여 적층된다. 게이트 유전체 층 및 하나 이상의 금속 층의 물질은 도 1b를 참조하여 설명한 것과 유사하므로, 여기에서는 그 설명을 생략한다. 게이트 유전체 층 및 하나 이상의 금속 층을 게이트 유전체 층(2222) 및 게이트 전극(2224)으로 패터닝하기 위해, 포토레지스트 층이 하나 이상의 금속 층 위에 적층되고 게이트 구조(222)의 바람직한 영역을 규정하는 포토레지스트 마스크로 패터닝된다. 포토레지스트 마스크의 패턴은 그 다음에 하부에 있는 하나 이상의 금속 층 및 게이트 유전체 층에 전사된다. 일부 실시형태에 있어서, 포토레지스트 층에 의해 규정된 패턴의 전사를 촉진하고 게이트 전극(222)을 후속 처리 작업의 영향으로부터 보호하기 위해 하드 마스크가 하나 이상의 금속 층 위에 형성된다. 일부 실시형태에 있어서, 포트레지스트 마스크로부터 하부 층으로의 패턴의 전사는 이방성 에칭에 의해 수행된다. 형성된 게이트 구조(222)는 게이트 길이(Lg2)를 가로지르는 수직 게이트 측벽(222A, 222B)을 갖는다.
작업 204에서, 게이트 구조의 게이트 측벽 위에 스페이서가 형성된다. 도 17을 참조하면, 일부 실시형태에 있어서, 스페이서(232)는 게이트 구조(222)의 게이트 측벽(222A, 222B) 위에 형성된다. 각 스페이서(232)는 하나 이상의 층을 포함할 수 있다. 일부 실시형태에 있어서, 스페이서(232)를 형성하는 물질 및 방법은 도 4를 참조하여 설명한 스페이서(3344)의 물질 및 방법과 유사하다.
작업 206에서, 스페이서의 옆에 있고 스페이서 아래에서 횡방향으로 연장되는 오목부가 상기 본체 구조 내에 형성된다. 도 18을 참조하면, 일부 실시형태에 있어서, 오목부(2842, 2844)는 스페이서(232)와 유전체 절연 영역(216) 사이의 본체 구조(214) 내에 형성된다. 오목부(2842, 2844)는 스페이서(232) 아래에서 횡방향으로 연장한다. 오목부(2842, 2844)는 도 5를 참조하여 설명한 오목부(542, 544)와 유사하게 형성된다.
작업 208에서, 오목부의 수직 깊이를 연장시키기 위해 상기 오목부 아래에 오목 연장부가 형성된다. 도 19를 참조하면, 일부 실시형태에 있어서, 오목부(2844)의 수직 깊이(Dv3)는 연장된 오목부가 Dv3 + Dv4의 총 수직 깊이를 갖도록 수직 깊이(Dv4)를 가진 오목 연장부(2944)만큼 연장된다. 일부 실시형태에 있어서, 오목 연장부(2944)는 오목부(2844)와 관련하여 수직 깊이(Dv4)에 도달하도록 먼저 건식 에칭에 의해, 및 그 다음에 다이아몬드형 윤곽을 형성하도록 이방성 습식 에칭에 의해 형성된다. 이방성 습식 에칭은 다른 결정 방향을 따라 다른 에칭 속도를 갖는 방위 의존적 습식 에칭으로서 또한 알려져 있다. 일부 실시형태에 있어서, 오목 연장부(2942, 2944)는 오목부(2842, 2844)가 오목 연장부(2942, 2944)로부터 횡방향으로 돌출하도록 형성된다. 비록 도 7 및 도 14를 참조하여 설명한 FinFET 구조의 오목 연장부(744, 748)가 타원형 윤곽 및 직사각형 윤곽을 갖고, 도 19를 참조하여 설명한 MOSFET 구조의 오목 연장부(2944)가 다이아몬드형 윤곽을 갖지만, 타원형 윤곽 및 직사각형 윤곽을 MOSFET 구조에 적용하고 다이아몬드형 윤곽을 FinFET 구조에 적용하는 것도 가능하다.
작업 210에서, 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질이 상기 연장된 오목부 내에서 성장한다. 연장된 오목부는 도 19에 도시된 오목부(2842 또는 2844) 및 오목 연장부(2942 또는 2944)를 포함한다. 도 15를 참조하면, 일부 실시형태에 있어서, 소스 및 드레인 영역(242, 244)을 형성하기 위해 상기 연장된 오목부 내에서 및 상기 연장된 오목부를 넘어서까지 스트레서 물질이 성장한다. 스트레서 물질을 성장시키는 방법 및 스트레서 물질은 도 8 및 도 1c를 참조하여 설명한 것과 유사하므로, 여기에서는 그 설명을 생략한다.
도 3a 및 도 11을 참조하여 설명한 방법과 유사하게, 게이트 측벽(222A 또는 222B)에 대한 소스 또는 드레인 영역(242 또는 244)(도 15에 도시됨)의 근접성 및 소스 또는 드레인 영역(242 또는 244)의 체적은 오목부(2842 또는 2844)(도 18에 도시됨)를 형성하는 작업 및 오목 연장부(2942 또는 2944)(도 19에 도시됨)를 형성하는 작업에 의해 별도로 제어된다. 그러므로, 채널 영역(2142)(도 15에 도시됨)에 대한 소스 또는 드레인 영역(242 또는 244)의 근접성이 안정화된다. 또한, 오목부(2842 또는 2844) 및 오목 연장부(2942 또는 2944)를 형성하기 위한 작업의 최적화는 각각 측면 에칭 속도 및 수직 에칭 속도와 관련될 수 있다.
방법의 일부 실시형태에 있어서, 게이트 구조가 위에 구성된 본체 구조가 제공된다. 상기 게이트 구조는 상기 본체 구조를 횡단하는 게이트 측벽을 포함한다. 상기 게이트 측벽 위에는 스페이서가 형성된다. 제1 오목부가 상기 본체 구조 내에 형성된다. 상기 제1 오목부는 상기 스페이서 옆에 형성되어 상기 스페이서 아래에서 횡방향으로 연장된다. 상기 제1 오목부 아래에는 상기 제1 오목부의 수직 깊이를 연장시키기 위해 오목 연장부가 형성된다. 상기 연장된 제1 오목부를 충전하도록 상기 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질이 성장한다.
방법의 일부 실시형태에 있어서, 게이트 구조가 위에 구성된 본체 구조가 제공된다. 상기 게이트 구조는 상기 본체 구조를 횡단하는 게이트 측벽을 포함한다. 상기 게이트 측벽 위에는 스페이서가 형성된다. 제1 오목부가 상기 본체 구조 내에 형성된다. 상기 제1 오목부는 상기 본체 구조에 의해 덮여진 상기 스페이서의 표면을 노출시키기 위해 상기 스페이서 옆에 형성된다. 연장된 제1 오목부를 충전하도록 상기 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질이 성장한다.
일부 실시형태에 있어서, 반도체 구조물은 본체 구조, 게이트 구조, 스페이서 및 소스 또는 드레인 영역을 포함한다. 게이트 구조는 본체 구조 위에 구성된다. 게이트 구조는 상기 본체 구조를 횡단하는 게이트 측벽을 포함한다. 상기 소스 또는 드레인 영역은 상기 게이트 구조 옆의 상기 본체 구조 내에 매립된다. 상기 소스 또는 드레인 영역은 상기 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질을 내포한다. 상기 소스 또는 드레인 영역은 제1 영역 및 제2 영역을 포함한다. 상기 제1 영역은 상기 스페이서 아래에서 횡방향으로 연장한다. 상기 제2 영역은 상기 제1 영역 아래에서 구성되고 상기 제1 영역의 수직 깊이를 연장시킨다.
전술한 설명이 예시적인 작업들을 포함하지만, 그 작업들은 반드시 도시된 순서대로 수행될 필요가 없다. 작업들은 본 발명의 정신 및 범위에 따라서 적절하게 추가, 교체, 순서 변경, 및/또는 제거될 수 있다. 따라서, 본 발명의 범위는 이하의 특허청구범위에서 주어지는 전체적인 균등물의 범위와 함께 이하의 특허 청구범위를 참조하여 결정하여야 한다.
Claims (10)
- 게이트 구조가 위에 구성된 본체 구조를 제공하는 단계로서, 상기 게이트 구조는 상기 본체 구조를 횡단하는 게이트 측벽을 포함하는 것인, 상기 본체 구조 제공 단계;
상기 게이트 측벽 위에 스페이서를 형성하는 단계;
상기 스페이서 옆에 형성되어 상기 스페이서 아래에서 횡방향으로 연장되는 제1 오목부를 상기 본체 구조 내에 형성하는 단계로서, 상기 제1 오목부는 상기 스페이서 아래에서 벽 부분을 가지고, 상기 벽 부분의 상부는 상기 게이트 측벽과 상기 스페이서의 제1 측벽 － 상기 스페이서의 상기 제1 측벽은 상기 스페이서의 제2 측벽보다 상기 게이트 측벽에 가까이 있는 것임 － 사이에 위치한 것인, 상기 제1 오목부 형성 단계;
상기 스페이서 옆의 그리고 상기 제1 오목부 아래의 상기 본체 구조에 에칭 속도 제어 도핑 영역을 형성하는 단계;
상기 제1 오목부의 수직 깊이를 연장시키기 위해 상기 제1 오목부 아래에 오목 연장부를 형성하도록 상기 본체 구조의 부분 － 상기 부분은 상기 에칭 속도 제어 도핑 영역을 포함함 － 을 에칭하는 단계; 및
연장된 제1 오목부를 충전하도록 상기 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질을 성장시키는 단계
를 포함하는 방법. - 제1항에 있어서,
상기 게이트 구조가 위에 구성된 본체 구조를 제공하는 단계는,
핀(fin) 구조를 포함하는 본체 구조를 제공하는 단계; 및
상기 핀 구조의 일부를 둘러싸는 게이트 구조를 형성하는 단계
를 포함하는 것인, 방법. - 제1항에 있어서,
상기 본체 구조 내에 제1 오목부를 형성하는 단계는,
상기 본체 구조의 상부 표면의 레벨에서 상기 스페이서의 상기 제1 측벽과 상기 제2 측벽 간의 제1 거리 및 상기 본체 구조의 상부 표면의 레벨에서 상기 스페이서의 제1 측벽과 상기 게이트 측벽 간의 제2 거리의 범위 내의 측면 깊이에 도달할 때까지 상기 본체 구조를 등방성 에칭하는 단계를 포함하는 것인, 방법. - 제3항에 있어서,
상기 게이트 측벽 위에 스페이서를 형성하는 단계는,
(i) 상기 게이트 측벽 상에 밀봉 층을 형성하고, 상기 밀봉 층 상에 스페이서를 형성하는 단계, 또는
(ii) 상기 게이트 측벽 상에 스페이서를 형성하는 단계
를 포함하는 것인, 방법. - 제1항에 있어서,
상기 본체 구조의 상기 부분을 에칭하는 단계는,
상기 오목 연장부를 형성하기 위해 상기 본체 구조의 상기 부분을 이방성 에칭하는 단계를 포함하는 것인, 방법. - 제1항에 있어서,
상기 본체 구조의 상기 부분을 에칭하는 단계는,
상기 오목 연장부를 형성하기 위해 상기 본체 구조의 상기 부분을 이방성의 반응성 이온 에칭하는 단계를 포함하는 것인, 방법. - 제1항에 있어서,
상기 게이트 구조가 위에 구성된 본체 구조를 제공하는 단계는,
본체 구조를 포함하는 기판을 제공하는 단계; 및
상기 본체 구조 위에 상기 게이트 구조를 형성하는 단계
를 포함하는 것인, 방법. - 제7항에 있어서,
상기 본체 구조의 상기 부분을 에칭하는 단계는,
상기 제1 오목부의 수직 깊이를 연장시키기 위해 상기 본체 구조의 상기 부분을 이방성 건식 에칭하는 단계; 및
상기 오목 연장부의 윤곽을 형성하기 위해 상기 본체 구조의 상기 부분을 이방성 습식 에칭하는 단계
를 포함하는 것인, 방법. - 게이트 구조가 위에 구성된 본체 구조를 제공하는 단계로서, 상기 게이트 구조는 상기 본체 구조를 횡단하는 게이트 측벽을 포함하는 것인, 상기 본체 구조 제공 단계;
상기 게이트 측벽 위에 스페이서를 형성하는 단계;
상기 본체 구조에 의해 덮여진 상기 스페이서의 표면이 노출되도록 상기 스페이서 옆에 형성되는 제1 오목부를 상기 본체 구조 내에 형성하는 단계로서, 상기 제1 오목부는 상기 스페이서 아래에서 벽 부분을 가지고, 상기 벽 부분의 상부는 상기 게이트 측벽과 상기 스페이서의 제1 측벽 － 상기 스페이서의 상기 제1 측벽은 상기 스페이서의 제2 측벽보다 상기 게이트 측벽에 가까이 있는 것임 － 사이에 위치한 것인, 상기 제1 오목부 형성 단계;
상기 스페이서 옆의 그리고 상기 제1 오목부 아래의 상기 본체 구조에 에칭 속도 제어 도핑 영역을 형성하는 단계;
상기 제1 오목부의 수직 깊이를 연장시키기 위해 상기 제1 오목부 아래에 오목 연장부를 형성하도록 상기 본체 구조의 부분 － 상기 부분은 상기 에칭 속도 제어 도핑 영역을 포함함 － 을 에칭하는 단계; 및
연장된 제1 오목부를 충전하도록 상기 본체 구조의 격자 상수와는 상이한 격자 상수를 가진 스트레서 물질을 성장시키는 단계
를 포함하는 방법. - 삭제
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