KR101661919B1 - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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Abstract

반도체 패키지의 제조 방법이 개시된다.본 발명의 반도체 패키지의 제조 방법은 상면 중 일부는 이후의 단계에서 상부에 반도체 칩의 유효 영역이 위치하게 되는 실장 영역이고, 상기 실장 영역에 적어도 하나의 전극 패드가 형성된 회로 기판을 준비하는 단계, 상기 실장 영역의 주변부를 포함하는 영역에 마스킹 테이프를 부착하는 단계, 상기 전극 패드와 대응하는 부분에 솔더볼이 형성되고, 상기 유효 영역 및 상기 유효 영역 주변으로 연장되어 형성되는 더미 영역을 포함하는 반도체 칩을 상기 실장 영역에 실장 하는 단계, 상기 회로 기판과 상기 반도체 칩 사이에 언더필재를 형성하는 단계 및 상기 더미 영역 및 상기 더미 영역 하부에 위치하는 언더필재를 제거하는 단계를 포함한다.

Description

반도체 패키지의 제조 방법{Manufacturing method of semiconductor package}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로,더욱 상세하게는 언더필 공정을 이용한 반도체를 패키징하는 방법에 관한 것이다.
반도체 패키지를 제조하는데 있어서, 반도체 칩을 회로 기판에 실장하는 경우가 많다. 반도체 칩을 회로 기판에 실장하는 것을 본딩 공정이라 하는데, 본딩은 다이 본딩(die bonding),와이어 본딩(wire bonding) 및 플립 칩 본딩(flip chip bonding) 등이 주로 사용된다.
이 중, 플립 칩 본딩은 반도체 칩과 회로 기판을 솔더볼을 이용하여 직접 접속하는 방식이다. 플립 칩 본딩은 와이어가 사용되지 않아 접적도 및 성능 면에서 다른 방식에 비해 탁월하다. 따라서 소형화 및 슬림화가 중요한 전자 장치에 널리 사용되고 있다. 예를 들어, 스마트폰, 태블릿 컴퓨터, 휴대 전화기 등에 널리 사용된다.
플립 칩 본딩에서 반도체 칩과 회로 기판은 솔더볼을 사이에 두고 결합되어, 그 사이에 이격 공간이 형성될 수 있다. 이로 인해, 이격 공간에 이물이 침투하여 불량을 발생시킬 수 있고, 반도체 칩과 회로 기판의 결합이 충분히 견고하지 않을 수 있다. 따라서 반도체 칩과 회로 기판 사이의 공간에 비도전성수지재를충진하는언더필 공정이 널리 사용되고 있다. 언더필재로는 주로 에폭시 수지 등이 사용된다.대한민국 등록특허 제10-0691443호에는 이러한 반도체 패키지에서 언더필 공정이 사용된 것이 개시되어 있다.
언더필재는 주로 액상의 상태로 상기 이격 공간에 주입된 후 경화되는데, 경화되기 전에 언더필재가 반도체 칩과 회로 기판 사이의 공간 외부로 흐르게 되는 경우가 종종 발생하였다. 이후 언더필재가 경화되면 언더필재는 반도체 칩과 회로 기판 사이의 공간뿐만 아니라 그 주변부까지도 형성되게 된다.
반도체 패키지가 외부로 노출되는 경우 이격 공간의 주변부에 형성된 언더필재는 외관 불량 문제를 야기할 수 있다. 또한, 반도체 패키지에 다른 구조물이 결합되는 경우 이격 공간의 주변부에 형성된 언더필재는 간섭 문제를 야기할 수 있다.
본 발명이 해결하려는 또 다른 과제는, 회로 기판과 반도체 칩 사이에 언더필재를 효과적으로 충진할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는,회로 기판과 반도체 칩 사이에 언더필재를충진하되, 언더필재가 외부로 흘러나온 것을 효율적으로 제거할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 반도체 칩 주변부에 베젤부가 밀착되어 결합 될 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기과제를 해결하기 위한본 발명의 반도체 패키지의 제조 방법은, 상면 중 일부는 이후의 단계에서 상부에 반도체 칩의 유효 영역이 위치하게 되는 실장 영역이고, 상기 실장 영역에 적어도 하나의 전극 패드가 형성된 회로 기판을 준비하는 단계, 상기 실장 영역의 주변부를 포함하는 영역에 마스킹 테이프를 부착하는 단계, 상기 전극 패드와 대응하는 부분에 솔더볼이 형성되고, 상기 유효 영역 및 상기 유효 영역 주변으로 연장되어 형성되는 더미 영역을 포함하는 반도체 칩을 상기 실장 영역에 실장하는 단계, 상기 회로 기판과 상기 반도체 칩 사이에 언더필재를 형성하는 단계 및 상기 더미 영역 및 상기 더미 영역 하부에 위치하는 언더필재를 제거하는 단계를 포함한다.
본 발명의 일 실시예에 있어서,상기마스킹 테이프를 부착하는 단계는, 상기 실장 영역의 테두리 부분 및 주변부에 마스킹 테이프를 부착할 수 있다.
본 발명의 일 실시예에 있어서,상기 마스킹 테이프는 상기 반도체 칩을 실장하는 단계에서 가해지는 온도 이상의 내열 온도를 가질 수 있다.
본 발명의 일 실시예에 있어서,상기 반도체 칩의 유효 영역에는 신호 입출력부가 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서,상기 언더필재를 형성하는 단계는, 상기 회로 기판과 상기 반도체 칩 사이에 언더필재를 주입하는 단계 및 상기 주입된 상기 언더필재를 경화시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서,상기 언더필재를 주입하는 단계는, 언더필재를 상기 더미 영역과 상기 실장 영역의 주변부 사이까지 주입할 수 있다.
본 발명의 일 실시예에 있어서,상기 언더필재를 주입하는 단계는, 상기 실장 영역의 일측 부분이 반대측 부분보다 상대적으로 상부에 위치하도록 상기 회로 기판을 기울여 배치한 상태로 언더필재를 주입하는 것일 수 있다.
본 발명의 일 실시예에 있어서,상기 제거하는 단계는, 상기 더미 영역 및 상기 더미 영역 하부에 위치하는 언더필재를 각각 상기 유효 영역 및 상기 유효 영역 하부에 위치하는 언더필재로부터 분리시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서,상기 분리시키는 단계는, 상기 더미 영역 및 상기 유효 영역 사이에 해당하는 부분을 CNC커팅으로 절단하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서,상기 회로 기판의 상면과 상기 마스킹 테이프 사이에는 절단 보호층이 형성되고, 상기 절단 보호층은 상기 CNC커팅에 의해 절단되지 않을 수 있다.
본 발명의 일 실시예에 있어서,상기 분리시키는 단계는, 상기 더미 영역 및 상기 유효 영역 사이에 해당하는 부분에 상방에서 레이저를 조사하여 절단하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서,상기 회로 기판의 상면과 상기 마스킹 테이프 사이에는 절단 보호층이 형성되고, 상기 절단 보호층은 상기 레이저에 의해 절단되지 않을 수 있다.
본 발명의 일 실시예에 있어서,상기 회로 기판의 상면과 상기 마스킹 테이프 사이에는 절단 보호층이 형성될 수 있다.
본 발명의 일 실시예에 있어서,상기 반도체 칩의 유효 영역 주변에 베젤부를 결합시키는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서,상기 회로기판은 상기 실장 영역의 외곽에 해당하는 부분에 금속층이 형성되고, 상기 베젤부를 결합시키는 단계는, 상기 베젤부를 상기 금속층과 전기적으로 연결시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서,상기 반도체 칩은 상기 유효 영역 하면에 결합되는 지문인식 센서칩을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 따르면 회로 기판과 반도체 칩 사이에 언더필재를 효과적으로 충진할 수 있다.
또한,본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 따르면 회로 기판과 반도체 칩 사이에 언더필재를 충진하되, 언더필재가 외부로 흘러나온 것을 효율적으로 제거할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 따르면 반도체 칩 주변부에 베젤부가 밀착되어 결합 될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 단계를 설명하기 위한 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 단계를 설명하기 위한 평면도이다.
도 3a은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 마스킹 테이프를 부착하는 단계를 설명하기 위한 단면도이다.
도 3b은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 마스킹 테이프를 부착하는 단계를 설명하기 위한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 반도체 칩을 실장하는 단계를 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재를 형성하는 단계를 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재의 일부를 제거하는 단계를 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 베젤부를 결합시키는 단계를 설명하기 위한 단면도이다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조 방법의 마스킹 테이프를 부착하는 단계, 반도체 칩을 실장하는 단계를 설명하기 위한 단면도이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재를 형성하는 단계를 설명하기 위한 단면도이다.
도 10은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재가 형성된 상태를 설명하기 위한 단면도이다.
도 11은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재의 일부를 제거하는 단계를 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명하는데 있어서, 해당 분야에 이미 공지된 기술 또는 구성에 대한 구체적인 설명을 부가하는 것이 본 발명의 요지를 불분명하게 할 수 있다고 판단되는 경우에는 상세한 설명에서 이를 일부 생략하도록 한다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 실시예들을 적절히 표현하기 위해 사용된 용어들로서, 이는 해당 분야의 관련된 사람 또는 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 첨부한 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 반도체 패키지의 제조 방법은 회로 기판을 준비하는 단계(S100), 마스킹 테이프를 부착하는 단계(S200), 반도체 칩을 실장하는 단계(S300), 언더필재를 형성하는 단계(S400), 언더필재의 일부를 제거하는 단계(S500) 및 베젤부를 결합시키는 단계(S600)를 포함한다.
도 2a 및 도 2b를 참조하여, 회로 기판을 준비하는 단계(S100)에 대해서 설명하도록 한다. 도 2a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 단계를 설명하기 위한 단면도이다. 도 2b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 단계를 설명하기 위한 평면도이다.
회로 기판(100)은 상면(101)과 하면(102)을 가지는 판형으로 형성될 수 있다.
회로 기판(100)의 상면(101)에는 일부의 영역에 실장 영역(110)이 있을 수 있다. 실장 영역(110)은 이후의 단계에서 상부에 반도체 칩(300)의 유효 영역(311)이 위치하게 되는 영역이다. 반도체 칩(300)의 유효 영역(311)에 대해서는 후술하도록 한다.실장 영역(110)에는 적어도 하나의 전극 패드(111)가 형성되어 있을 수 있다. 전극 패드(111)는 회로 기판(100)의 상면에 노출된 금속 패턴층일 수 있다.
회로 기판(100)의 상면(101) 중 실장 영역(110)의 테두리 부분과 주변에 절단 보호층(120)이 형성되어 있을 수 있다. 절단 보호층(120)은 실장 영역(110)을 적어도 일부의 부분에서 둘러싸도록 형성될 수 있다. 절단 보호층(120)은 구리, 알루미늄, 금 또는 은 등으로 형성된 소정의 두께의 금속 박막일 수 있다. 또한, 절단 보호층(120)은 회로 기판(100)보다 경성의 재질로 형성된 수지층일 수도 있다. 절단 보호층(120)은 이후의 단계에서 레이저 커팅이 사용될 경우 레이저가 조사되면 레이저에 의해 절단되지 않고, 레이저를 통과시키지 않을 수 있다.또한, 절단 보호층(120)은 이후의 단계에서 CNC커팅이 사용될 경우 CNC커팅에 의해 절단되지 않거나 절단이 후술할 언더필재보다 상대적으로 용이하지 않을 수 있다.
회로 기판(100)의 하면(102)에는 적어도 하나의 전극 패드가 형성될 수 있다. 하면(102)의 전극 패드는 상면(101)의 전극 패드(111)와 회로 기판(100)의 내부를 통해서 전기적으로 연결되어 있을 수 있다. 하면(102)의 전극 패드는 이후의 단계에서 전자 장치에 실장되는 경우, 전자 장치의 전극 패드와 전기적으로 연결될 수 있다. 하면(102)의 전극 패드는 예를 들어, 신호의 입출력 단자, 전원 입력 단자 및 접지 단자 등으로 사용될 수 있다.
회로 기판(100)은 인쇄회로 기판일 수 있다. 회로 기판(100)은 경성 또는 연성의 회로 기판일 수 있다. 특히, 회로 기판(100)이 연성 회로 기판인 경우 베이스는 폴리이미드와 같은 연성의 수지재 필름으로 형성되고, 구리, 알루미늄, 금, 은과 같은 도전성의 재질로 형성된 패턴이 전극 패드를 형성할 수 있다.
도 3a 및 도 3b를 참조하여, 마스킹 테이프를 부착하는 단계(S200)에 대해서 설명하도록 한다. 도 3a은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 마스킹 테이프를 부착하는 단계를 설명하기 위한 단면도이다. 도 3b은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 마스킹 테이프를 부착하는 단계를 설명하기 위한 평면도이다.
마스킹 테이프(200)는 회로 기판(100)의 상면(101)에 부착되게 된다. 마스킹 테이프(200)의 하면에는 접착물질이 도포 되어 있어, 부착된 이후 회로 기판(100)의 상면(101)과 결합 될 수 있다. 마스킹 테이프(200)는 이후의 단계에서 다시 외력에 의해 회로 기판(100)의 상면(101)으로부터 분리될 수 있다.
마스킹 테이프(200)는 이후의 반도체 칩(300)을 실장 하는 단계에서 가해지는 온도 이상의 내열 온도를 가지는 재질로 형성될 수 있다. 구체적으로, 마스킹 테이프(200)는 170℃ 내지 300℃ 이상의 내열 온도를 가지는 것이 바람직하다. 예를 들어, 마스킹 테이프(200)는 폴리이미드의 재질로 형성된 필름으로 형성될 수 있다.
마스킹 테이프(200)는 회로 기판(100)의 상면(101) 중 실장 영역(110)의 주변부를 포함하는 영역에 부착되게 된다. 더욱 구체적으로, 마스킹 테이프(200)는 실장 영역(110)의 테두리 부분에서 실장 영역(110) 외부의 주변 부분까지 걸쳐서 부착될 수 있다.
마스킹 테이프(200)는 회로 기판(100)에 형성된 금속층(120)을 덮도록 부착될 수 있다. 구체적으로, 마스킹 테이프(200)와 금속층(120)은 적어도 일부의 영역에서 겹치게 될 수 있다.
도 4를 참조하여, 반도체 칩을 실장 하는 단계(S300)에 대해서 설명하도록 한다. 도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 반도체 칩을 실장 하는 단계를 설명하기 위한 단면도이다.
반도체 칩(300)은 상부 기판(310), 센서칩(320)및 솔더볼(330)을 포함한다.
상부 기판(310)은 평판 형태의 기판으로 형성된다.상부 기판(310)은 유효 영역(311)과 더미 영역(312)을 포함한다.센서칩(320)이 출력하거나 센서칩(320)에 입력되는 신호는 유효 영역(311)을 통해 전달될 수 있다. 유효 영역(311)은 회로 기판(100)의 실장 영역(110) 상부에 위치하게 된다. 더미 영역(312)은 상기 유효 영역(311)의 주변으로 연장되어 형성되는 부분이다. 더미 영역(312)에는 전기적 소자가 형성되지 않는 부분일 수 있다. 유효 영역(311)은 이후의 단계에서도 계속 유지되게 되고, 더미 영역(312)은 이후의 단계에서 분리되어 제거되게 된다.
유효 영역(311)의 하면에는 적어도 하나의 전극 패드가 형성될 수 있다. 전극 패드에는 센서칩(320)및 솔더볼(330)이 결합될 수 있다.유효 영역(311)의 하면에 형성된 전극 패드 중 솔더볼(330)이 결합된 것은 회로 기판(100)의 실장 영역(110)의 전극 패드(111)와 대응하는 부분에 형성될 수 있다.
센서칩(320)은 상부 기판(310) 중 유효 영역(311)의 하면에 결합된다. 센서칩(320)은 유효 영역(311)보다 작게 형성되어 유효 영역(311)의 하면의 적어도 일부에 결합된다. 센서칩(320)은 유효 영역(311)의 하면의 가운데 부분에 결합 될 수 있다.
센서칩(320)은 다양한 기능을 수행하는 센서칩(320)이 될 수 있다. 예를 들어, 센서칩(320)은 지문인식 센서칩일 수 있다. 센서칩(320)이 지문인식 센서칩인 경우, 센서칩(320)에서 발생한 신호가 유효 영역(311)을 통해 출력될 수 있다. 출력된 신호는 유효 영역(311)의 상면에 직접 또는 다른 층을 사이에 두고 접하게 되는 인식하려는 지문에 입력될 수 있다. 지문에 입력된 신호는 지문의 적어도 일부분을 통과하여 다시 출력된다. 출력된 신호는 다시 유효 영역(311)을 통해 센서칩에 입력되게 된다. 센서칩(320)은 출력 신호와 입력 신호를 비교하여 지문의 고유한 특징을 인식할 수 있다.
솔더볼(330)은 상부 기판(310)의 하면의 전극 패드(111)에 적어도 하나가 결합되어 있을 수 있다. 솔더볼(330)은 소정의 높이를 가져 상부 기판(310)의 하면에서하방 방향으로 돌출되도록 형성된다. 솔더볼(330)은 센서칩(320)보다 높이가 크도록 형성되어, 상부 기판(310)의 하면에서 솔더볼(330)이 센서칩(320)보다 하방으로 더 많이 돌출되어 있도록 형성될 수 있다. 따라서 센서칩(320)은 솔더볼(330)에 의해 둘러싸여 위치하게 된다.
반도체 칩(300)은 회로 기판(100)의 실장 영역(110)에 실장 되기 위하여 유효 영역(311)이 실장 영역(110)에 대응되도록 회로 기판(100) 상에 배치된다. 이 때, 반도체 칩(300)에 결합된 솔더볼(330)이 회로 기판(100)의 실장 영역(110)의 전극 패드(111)에 대응되도록 배치되는 것이 중요하다. 이 후, 솔더볼(330)이 일정한 정도로 용융될 수 있도록 열을 가한다. 솔더볼(330)은 용융되어 회로 기판(100)의 실장 영역(110)의 전극 패드(111)와 전기적으로 연결되게 된다. 이 후, 온도를 다시 상온으로 조절하여 솔더볼(330)이 응고되도록 한다. 이러한 과정을 통해, 솔더볼(330)은 회로 기판(100)의 전극 패드(111)와 반도체 칩(300)의 전극 패드(111)를 전기적으로 연결한다.
경우에 따라서 반도체 칩(300)이 회로 기판(100) 상에 배치되기 전에 회로 기판(100)의 전극 패드(111)에 솔더 크림이 도포될 수 있다. 솔더 크림은 솔더볼(330)과 회로 기판(100)의 전극 패드(111)를 전기적으로 연결시키는데 도움이 될 수 있다.
도 5를 참조하여, 언더필재를 형성하는 단계(S400)에 대해서 설명하도록 한다. 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재를 형성하는 단계를 설명하기 위한 단면도이다.
언더필재(400)는 반도체 칩(300)과 실장 영역(110) 사이에 주입되어 형성된다. 언더필재(400)는 비도전성의 수지재일 수 있다. 그리고 언더필재(400)는 처음에는 액체 상태였다가 주입된 이후에 경화되는 수지재일 수 있다. 언더필재(400)는 예를 들어, 에폭시 수지 또는 실리콘 수지 등이 사용될 수 있다.
언더필재를 형성하는 단계(S400)는 언더필재를 주입하는 단계 및 경화시키는 단계를 포함한다.
언더필재를 주입하는 단계는 디스펜서 등을 통해서 액상의 언더필재(400)를 회로 기판(100)과 반도체 칩(300) 사이에 주입하는 단계이다. 이 단계에서, 액상의 언더필재(400)는 회로 기판(100)과 반도체 칩(300) 사이 중 실장 영역(110)과 유효 영역(311) 사이뿐만 아니라 실장 영역(110)의 주변 영역 및 더미 영역(312) 사이까지에도 주입될 수 있다.이에 따라 액상의 언더필재(400)는 실장 영역(110)의 주변부에 부착된 마스킹 테이프(200)의 상면에까지 도포 되게 될 수 있다. 액상의 언더필재(400)는 마스킹 테이프(200)의 상면까지만 흘러나오고, 마스킹 테이프(200) 외측의 회로 기판(100)의 상면에까지는 도포 되지 않도록 적당량이 주입될 수 있다. 또한, 이를 위해 마스킹 테이프(200)가 적절한 면적으로 부착되는 것이 바람직하다.
언더필재를 경화시키는 단계는 회로 기판과 반도체 칩(300) 사이에 충진된언더필재(400)를 경화시키는 단계이다. 언더필재(400)는 상온에서 소정의 시간에 걸쳐서 또는 가열되어 경화될 수 있다.
언더필재(400)는 경화된 후, 반도체 칩(300)의 하면, 센서칩(320), 솔더볼(330) 및 회로 기판(100)의 상면(101)과 견고하게 접합되게 된다. 따라서 반도체 칩(300)과 회로 기판(100)의 접합 신뢰성을 향상시킬 수 있다. 또한,언더필재(400)는 실장 영역(110)과 반도체 칩(300)의 유효 영역(311) 사이에 빈틈 없이 충진 될 수 있다. 따라서 실장 영역(110)과 반도체 칩(300)의 유효 영역(311) 사이에 이물이 침투되는 불량을 억제할 수 있다.
도 6을 참조하여, 언더필재의 일부를 제거하는 단계(S500)에 대해서 설명하도록 한다. 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재의 일부를 제거하는 단계를 설명하기 위한 단면도이다.
언더필재(400) 중 일부(420)는 제거되게 된다. 구체적으로, 언더필재(400) 중 회로 기판(100)의 실장 영역(110)과 반도체 칩(300)의 유효 영역(311) 사이에 위치하는 것(410)이 아닌 실장 영역(110)의 주변부와 더미 영역(312) 사이에 위치하는 언더필재 중 적어도 일부(420)는 제거되게 된다. 언더필재(400) 중 일부(420)가 제거되면서, 제거될 언더필재(420)와 결합된 마스킹 테이프(220)도 함께 제거되게 된다.상술한 언더필재(420)가 제거되는 과정에서 반도체 칩(300)의 더미 영역(312)도 함께 제거된다.
언더필재(400) 중 회로 기판(100)의 실장 영역(110)과 반도체 칩(300)의 유효 영역(311) 사이에 위치하는 것(410)이 아닌 실장 영역(110)의 주변부와 더미 영역(312) 사이에 위치하는 언더필재(420)는 반도체 패키지의 신뢰성 향상 및 이물 침투 억제에 기여하지 않는다. 반면, 이러한 부분(420)은 후술할 단계에서 결합 되는 베젤부(500)가 반도체 칩(300)과 밀착되어 결합 되는 것을 방해하게 된다. 따라서 후술할 단계에서의 베젤부(500)가 반도체 칩(300)에 밀착되어 결합 될 수 있도록 실장 영역(110)의 주변부와 더미 영역(312) 사이에 위치하는 언더필재(420)는 선택적으로 제거되게 된다.
언더필재(400) 중 회로 기판의 실장 영역(110)과 반도체 칩(300)의 유효 영역(311) 사이에 위치하는 것(410)은 남겨지게 된다. 그리고 남겨지는 언더필재(410)와 결합된 마스킹 테이프(210)도 남겨지게 된다. 그리고 반도체 칩(300)의 더미 영역(312), 실장 영역(110)의 주변부에 위치하는 언더필재(420) 및 그에 결합된 마스킹 테이프(220)는 제거되게 된다.
언더필재 중 일부를 제거하는 단계(S500)는 남겨질 부분(210, 311, 410)과 제거될 부분(220, 312, 420)을 분리시키는 단계를 포함한다. 분리시키는 단계에서는, 반도체 칩(300)의 유효 영역(311)과 더미 영역(312)을 분리시키고, 남겨질 언더필재(410)와 제거될 언더필재(420)를 분리시킨다. 또한, 남겨질 마스킹 테이프(210)와 제거될 마스킹 테이프(220)를 분리시킨다.
분리시키는 단계는 CNC커팅으로 절단하는 방법 및 레이저를 조사하여 절단하는 방법 중 하나 또는 둘 모두가 사용될 수 있다.
분리시키는 단계는 남겨질 부분(210, 311, 410)과 제거될 부분(220, 312, 420) 사이를 수직한 방향으로 절단하여 분리하게 된다. 그러나 이 과정에서 회로 기판(100)은 절단되지 않는 것이 필요하다.
CNC커팅으로 절단하는 방법은 커팅기가 상방에서부터 절단을 시작하여 반도체 칩(300)의 상부 기판(310), 언더필재(400) 및 회로 기판(100)에 결합된 마스킹 테이프(200)까지 절단하게 된다. 이에 따라 반도체 칩(300)의 상부 기판(310), 언더필재(400)와 마스킹 테이프(200)는 절단되지만 그 아래의 회로 기판(100)은 절단되지 않게 된다.
레이저를 조사하여 절단하는 방법은 상방에서 레이저를 조사하게 된다. 레이저는 반도체 칩(300)의 상부 기판(310), 언더필재(400)를 절단하며 통과하고, 마스킹 테이프(200)를 절단하며 통과하게 된다. 레이저가 조사되며 이동하면 언더필재(400)와 마스킹 테이프(200)가 절단되게 된다. 조사된 레이저는 마스킹 테이프(200)의 하부에 형성된 절단 보호층(120)에 조사된다. 레이저는 절단 보호층(120)을 통과하지 못하고, 절단 보호층(120)을 절단하지도 못한다. 따라서 레이저에 의해서 반도체 칩(300)의 상부 기판(310), 언더필재(400)와 마스킹 테이프(200)만 절단되게 된다.
경우에 따라서 CNC커팅과 레이저 조사가 복합적으로 수행될 수 있다. 예를 들어서, 반도체 칩(300)의 상부 기판(310), 언더필재(400)와 마스킹 테이프(200)가 결합된 부분 중 반도체 칩(300)의 상부 기판(310) 및 언더필재(400) 등 상부의 일부는 CNC커팅 방식으로 절단되고, 마스킹 테이프(200) 등 하부의 일부는 레이저 조사 방식으로 절단될 수 있다. CNC커팅 방식은 절단면의 외관이 우수하게 절단되는 장점을 가지는 반면 회로 기판(100) 직전까지만 정밀하게 절단되도록 조절하는 것이 어렵다는 단점을 가진다. 반면에, 레이저 조사 방식은 회로 기판(100) 직전까지만 정밀하게 절단되도록 조절될 수 있지만, 레이저의 열에 의해 절단면에 그을음이 생길 수 있다는 단점을 가진다. 따라서 상술한 것과 같은 복합적 절단 방법에 의해 상부의 절단면의 외관을 우수하게 유지하면서도 회로 기판(100) 직전까지만 정밀하게 절단하는 것이 가능하다.
이러한 방법으로 반도체 칩(300)의 상부 기판(310), 언더필재(400) 및 마스킹 테이프(200)를 분리할 수 있다. 이 후, 반도체 칩(300)의 더미 영역(312), 분리된 언더필재(420)와 마스킹 테이프(220)는 회로 기판(100)에서 탈거 되어 제거되게 된다. 이에 따라 남겨진 반도체 칩의 유효 영역(311), 언더필재(410)에는 수직 하게 평평해진 측면(311a, 411)이 형성된다.
도 7을 참조하여, 베젤부를 결합시키는 단계(S600)에 대해서 설명하도록 한다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 베젤부를 결합시키는 단계를 설명하기 위한 단면도이다.
베젤부(500)는 반도체 칩(300)의 유효 영역(311) 주변에 위치하게 된다. 베젤부(500)의 내주면은 수직 하게 형성되어 수직 하게 평평해진 반도체 칩의 유효 영역(311)의 측면(311a) 및언더필재(400)의 측면(411)과 접하거나 밀착되어 결합 될 수 있다.
베젤부(500)는 전도성의 재질로 형성될 수 있다. 예를 들어, 베젤부(500)는 금속 재질 또는 전도성 플라스틱 등의 재질로 형성될 수 있다. 베젤부(500)는 회로 기판(100)의 접지와 전기적으로 연결될 수 있다. 구체적으로, 회로 기판(100)에서 실장 영역(110)의 테두리 부분과 주변에 형성된 절단 보호층(120)은 접지를 이룰 수 있다. 그리고 베젤부(500)는 회로 기판(100)의 이러한 절단 보호층(120)과 전기적으로 연결될 수 있다. 이를 위해, 베젤부(500)는 반도체 칩(300) 주변에 결합된 이후에 솔더링(510) 등의 방법으로 접지의 절단 보호층(120)과 연결될 수 있다. 이러한 연결을 통해 베젤부(500)의 전기적 안정성을 향상시킬 수 있다.
이하, 첨부한 도 8 내지 도 11을 참조하여, 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 설명한다.
설명의 편의성을 위해서, 본 실시예는 상술한 실시예와 다른 점을 중심으로 설명하도록 한다.
도 8을 참조하여, 본 실시예의 마스킹 테이프를 부착하는 단계(S200) 및 반도체 칩을 실장 하는 단계(S300)에 대해서 설명하도록 한다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 마스킹 테이프를 부착하는 단계, 반도체 칩을 실장 하는 단계를 설명하기 위한 단면도이다.
본 실시예에서는 마스킹 테이프가 회로 기판의 유효 영역의 일측의 주변부를 포함하는 영역에 부착될 수 있다. 구체적으로, 회로 기판의 유효 영역이 다각형 형태로 형성되는 경우, 마스킹 테이프는 회로 기판의 복수의 측단 중 하나의 측단 부근에만 부착될 수 있다.
또한, 본 실시예의 반도체 칩의 상부 기판은 유효 영역과 더미 영역을 포함한다. 여기서, 더미 영역은 유효 영역의 일측 방향으로만 연장되어 형성된다.따라서 유효 영역은 복수의 측단 중 일 측단만이 더미 영역과 접하게 된다.
여기서 유효 영역에서 마스킹 테이프가 부착되는 부분과 반도체 칩에서 더미 영역이 형성되는 부분은 동일한 방향으로 형성되는 것일 수 있다. 즉, 마스킹 테이프와 더미 영역은 서로 대향하게 위치할 수 있다.
도 9및 도 10을 참조하여, 본 실시예의 언더필재를 형성하는 단계(S400)에 대해서 설명하도록 한다. 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재를 형성하는 단계를 설명하기 위한 단면도이다.도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재가 형성된 상태를 설명하기 위한 단면도이다.
언더필재(400)는 회로 기판(100)과 반도체 칩(300) 사이에 주입된다. 언더필재(400)는 회로 기판(100)과 반도체 칩(300) 사이의 공간 중 마스킹 테이프(200)가 부착된 일측에서 주입될 수 있다. 구체적으로, 언더필재(400)는 액상의 상태로 디스펜서 등에서 토출되어 주입될 수 있다. 도 9에 도시된 것과 같이, 언더필재(400)가 주입되는 동안 회로기판(100)은 실장 영역(110)의 상기 일측 부분이 반대측 부분보다 상대적으로 상부에 위치하도록 기울여 배치될 수 있다. 이에 따라 회로 기판(100)과 반도체 칩(300) 사이의 일측으로 주입된 액상의 언더필재(400)는 중력에 의해 하방으로 흘러 반대측까지 도달할 수 있다. 언더필재(400)가 반대측까지 흐르면서 회로 기판(100)과 반도체 칩(300) 사이의 공간을 고르게 충진할 수 있다.
도 10을 참조하면, 언더필재를 주입하는 단계(S400)에서 토출된언더필재(400)는 실장 영역(110)과 유효 영역(311) 사이에만 머물러 있지 않고 그 주변부까지 흘러 나올 수 있다. 특히, 언더필재(400)는 언더필재(400)가 주입된 일측 부근으로 흘러나오는 경우가 많다. 바람직하게는 언더필재(400)는 주입된 일측 부근으로만 흘러나오고 다른 측으로는 흘러나오지 않도록 주입되는 양이 적절하게 조절될 수 있다.
도 11을 참조하여, 언더필재의 일부를 제거하는 단계(S500)에 대해서 설명하도록 한다. 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 언더필재의 일부를 제거하는 단계를 설명하기 위한 단면도이다.
상술한 것과 같이, 남겨질 부분(210, 311, 410)과 제거될 부분(220, 312, 420)을 분리시킨 후 제거한다. 여기서 분리시키는 것은 더미 영역(312) 및 마스킹 테이프(210)가 형성된 부분에만 수행될 수 있다.
이상, 본 발명의 반도체 패키지의 제조 방법의 실시예들에 대해 설명하였다. 본 발명은 상술한 실시예 및 첨부한 도면에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자의 관점에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 범위는 본 명세서의 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 회로 기판 110: 실장 영역
200: 마스킹 테이프 300: 반도체 칩
310: 상부 기판 311: 유효 영역
312: 더미 영역 320: 센서칩
330: 솔더볼 400: 언더필재
500: 베젤부

Claims (16)

  1. 상면 중 일부는 이후의 단계에서 상부에 반도체 칩의 유효 영역이 위치하게 되는 실장 영역이고, 상기 실장 영역에 적어도 하나의 전극 패드가 형성된 회로 기판을 준비하는 단계;
    상기 실장 영역의 주변부를 포함하는 영역에 마스킹 테이프를 부착하는 단계;
    상기 전극 패드와 대응하는 부분에 솔더볼이 형성되고, 상기 유효 영역 및 상기 유효 영역 주변으로 연장되어 형성되는 더미 영역을 포함하는 반도체 칩을 상기 실장 영역에 실장하는 단계;
    상기 회로 기판과 상기 반도체 칩 사이에 언더필재를 형성하는 단계; 및
    상기 더미 영역 및 상기 더미 영역 하부에 위치하는 언더필재를 제거하는 단계를 포함하는 반도체 패키지의 제조 방법.
  2. 제1 항에 있어서,
    상기 마스킹 테이프를 부착하는 단계는,
    상기 실장 영역의 테두리 부분 및 주변부에 마스킹 테이프를 부착하는 것인 반도체 패키지의 제조 방법.

  3. 제1 항에 있어서,
    상기 마스킹 테이프는 상기 반도체 칩을 실장 하는 단계에서 가해지는 온도 이상의 내열 온도를 가지는 반도체 패키지의 제조 방법.
  4. 제1 항에 있어서,
    상기 반도체 칩의 유효 영역에는 신호 입출력부가 형성되어 있는 반도체 패키지의 제조 방법.
  5. 제1 항에 있어서,
    상기 언더필재를 형성하는 단계는,
    상기 회로 기판과 상기 반도체 칩 사이에 언더필재를 주입하는 단계; 및
    상기 주입된 상기 언더필재를 경화시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  6. 제5 항에 있어서,
    상기 언더필재를 주입하는 단계는,
    언더필재를 상기 더미 영역과 상기 실장 영역의 주변부 사이까지 주입하는 것인 반도체 패키지의 제조 방법.
  7. 제5 항에 있어서,
    상기 언더필재를 주입하는 단계는,
    상기 실장 영역의 일측 부분이 반대 측 부분보다 상대적으로 상부에 위치하도록 상기 회로 기판을 기울여 배치한 상태로 언더필재를 주입하는 것인 반도체 패키지의 제조 방법.
  8. 제1 항에 있어서,
    상기 제거하는 단계는,
    상기 더미 영역 및 상기 더미 영역 하부에 위치하는 언더필재를 각각 상기 유효 영역 및 상기 유효 영역 하부에 위치하는 언더필재로부터 분리시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  9. 제8 항에 있어서,
    상기 분리시키는 단계는,
    상기 더미 영역 및 상기 유효 영역 사이에 해당하는 부분을 CNC커팅으로 절단하는 단계를 포함하는 반도체 패키지의 제조 방법.
  10. 제9 항에 있어서,
    상기 회로 기판의 상면과 상기 마스킹 테이프 사이에는 절단 보호층이 형성되고,
    상기 절단 보호층은 상기 CNC커팅에 의해 절단되지 않는 반도체 패키지의 제조 방법.
  11. 제8 항에 있어서,
    상기 분리시키는 단계는,
    상기 더미 영역 및 상기 유효 영역 사이에 해당하는 부분에 상방에서 레이저를 조사하여 절단하는 단계를 포함하는 반도체 패키지의 제조 방법.
  12. 제11 항에 있어서,
    상기 회로 기판의 상면과 상기 마스킹 테이프 사이에는 절단 보호층이 형성되고,
    상기 절단 보호층은 상기 레이저에 의해 절단되지 않는 반도체 패키지의 제조 방법.
  13. 제1 항에 있어서,
    상기 회로 기판의 상면과 상기 마스킹 테이프 사이에는 절단 보호층이 형성되는 반도체 패키지의 제조 방법.
  14. 제1 항에 있어서,
    상기 제거하는 단계가 수행된 이후에, 상기 반도체 칩의 유효 영역 주변에 베젤부를 결합시키는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  15. 제14 항에 있어서,
    상기 회로기판은 상기 실장 영역의 외곽에 해당하는 부분에 금속층이 형성되고,
    상기 베젤부를 결합시키는 단계는,
    상기 베젤부를 상기 금속층과 전기적으로 연결시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  16. 제1 항에 있어서,
    상기 반도체 칩은 상기 유효 영역 하면에 결합되는 지문인식 센서칩을 포함하는 반도체 패키지의 제조 방법.

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Cited By (1)

* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置
JP2010251625A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法
JP2015032834A (ja) * 2013-07-31 2015-02-16 環旭電子股▲分▼有限公司 電子部品実装モジュール及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置
JP2010251625A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法
JP2015032834A (ja) * 2013-07-31 2015-02-16 環旭電子股▲分▼有限公司 電子部品実装モジュール及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101946525B1 (ko) 2017-04-27 2019-02-11 (주)파트론 반도체 패키지 제조용 회로기판 및 반도체 패키지의 제조 방법

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