KR101971664B1 - 반도체 패키지 - Google Patents

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KR101971664B1
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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는 상면에 실장 영역이 형성되는 회로 기판, 상기 실장 영역에 실장된 반도체 칩, 상기 반도체 칩의 적어도 일부를 둘러싸고, 상기 회로 기판에 결합되되, 일부가 상기 회로 기판의 상면을 초과하게 위치하는 베젤 및 상기 회로 기판과 상기 반도체 칩 및 상기 베젤 사이에 충진된 언더필재를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 언더필 공정을 이용한 반도체 패키지에 관한 것이다.
반도체 패키지를 제조하는데 있어서, 반도체 칩을 회로기판에 실장하는 경우가 많다. 반도체 칩을 회로기판에 실장하는 것을 본딩 공정이라 하는데, 본딩은 다이 본딩(die bonding), 와이어 본딩(wire bonding) 및 플립 칩 본딩(filp chip bonding) 등이 주로 사용된다.
이 중, 플립 칩 본딩은 반도체 칩과 회로기판을 솔더볼을 이용하여 직접 접속하는 방식이다. 플립 칩 본딩은 와이어가 사용되지 않아 접적도 및 성능 면에서 다른 방식에 비해 탁월하다. 따라서 소형화 및 슬림화가 중요한 전자 장치에 널리 사용되고 있다. 예를 들어, 스마트폰, 태블릿 컴퓨터, 휴대 전화기 등에 널리 사용된다. 플립 칩 본딩에서 반도체 칩과 회로기판은 솔더볼을 사이에 두고 결합되어, 그 사이에 이격 공간이 형성될 수 있다. 이로 인해, 이격 공간에 이물이 침투하여 불량을 발생시킬 수 있고, 반도체 칩과 회로기판의 결합이 충분히 견고하지 않을 수 있다. 따라서 반도체 칩과 회로기판 사이의 공간에 비도전성 수지재를 충진하는 언더필 공정이 널리 사용되고 있다. 언더필재로는 주로 에폭시 수지 등이 사용된다. 대한민국 등록특허 제10-0691443호에는 이러한 반도체 패키지에서 언더필 공정이 사용된 것이 개시되어 있다.
언더필재는 주로 액상의 상태로 상기 이격 공간에 주입된 후 경화되는데, 언더필재를 액상의 형태로 이격 공간에 주입하기 위해서는 반도체칩과 기판사이로 주입할 수 있도록 기판의 일정부분이 외부로 노출되어야 할 필요가 있다.
한편, 최근의 스마트폰, 태블릿 PC 등 모바일 전자 장치는 단순한 통화나 SMS 송수신 기능뿐만 아니라 전자 우편 송수신, 인터넷 뱅킹 및 온라인 주식 거래 등 다양한 기능이 복합적으로 수행될 수 있다. 따라서, 모바일 전자 장치에 있어서 보안의 중요성이 증대되고 있다. 이러한 추세에 따라 종래의 비밀번호 및 패턴키 등의 인증방법 보다 강력한 보안성을 가지는 생체 인식 방식이 도입되고 있으며, 가장 일반적인 생체 인식 방식이 지문인식 보안 시스템이다.
도 1은 모바일 기기의 대표적인 예로 나타낸 것으로, 도 1의 (a)는 스마트폰을 도시한 것이며, 도 1의 (b)는 태블릿 PC를 도시한 것이다.
대부분의 모바일 기기는 도 1에 도시된 바와 같이, 전면 중앙에 대면적의 디스플레이 디바이스(13, 23)가 구비되며, 이 디스플레이 디바이스는 터치에 의해 구동될 수 있다. 그리고 모바일 기기(10, 20)의 전면 하단에는 홈키(H)가 마련되어 있다.
최근 모바일 기기의 보안 강화 추세에 따라, 모바일 기기에도 지문인식 모듈이 적용될 필요성이 있다.
종래에는 지문인식 모듈(30)을 제작하는 방법의 하나로, 베이스기판(31) 위에 지문인식센서(32)가 접합되고 이를 EMC몰딩(33)를 사용하여 밀봉하고, 주위를 베젤(34)을 둘러 감싸는 형태로 부착된다. 베젤(34)은 지문인식센서(32)로 주위의 전자파가 간섭되지 않도록 하는 역할을 수행하여 FPCB 기판(41)의 접지 단자에 연결된다.
이러한 베젤을 기판에 부착하는 경우 통상적으로 지문인식센서가 포함되어 있는 반도체 칩을 우선적으로 표면실장하고 이후에 베젤을 부착하게 된다. 이 경우 작업효율이 저하될 수 있으므로, 베젤을 반도체 칩에 부착한 후에 이를 기판에 실장하는 경우에는 보다 효율적인 작업이 가능하다.
그러나 이 경우에 기판의 크기의 제한이 있기 때문에 베젤이 부분이 더 바깥쪽으로 노출되고 이 경우 언더필 공정이 어려울 수 있다.
상기한 배경기술로서 설명된 사항들은 본 발명의 배경에 대한 이해 증진을 위한 것일 뿐, 이 기술분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술에 해당함을 인정하는 것으로 받아들여져서는 안 될 것이다.
본 발명은 이러한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 베젤과 반도체 칩이 부착된 형태로 회로기판에 실장되는 경우 사이의 이격공간에 언더필재를 보다 효과적으로 충진할 수 있는 반도체 패키지를 제공하는 데 있다.
위 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 패키지는 상면에 실장 영역이 형성되는 회로 기판, 상기 실장 영역에 실장된 반도체 칩, 상기 반도체 칩의 적어도 일부를 둘러싸고, 상기 회로 기판에 결합되되, 일부가 상기 회로 기판의 상면을 초과하게 위치하는 베젤 및 상기 회로 기판과 상기 반도체 칩 및 상기 베젤 사이에 충진된 언더필재를 포함한다.
상기 베젤의 상기 일부의 하면은 상기 회로 기판의 상면과 맞닿지 않고, 상기 일부를 제외한 나머지의 하면은 상기 회로 기판의 상면과 맞닿을 수 있다.
상기 반도체 칩 및 상기 베젤은 상기 회로 기판의 상면과 표면실장에 의해 결합될 수 있다.
상기 베젤은 상기 반도체 칩의 측면을 적어도 일부를 둘러싸고, 상기 반도체 칩과 상기 베젤은 접착 수지재에 의해 결합될 수 있다.
상기 언더필재는 상기 베젤의 일부의 하면에도 결합될 수 있다.
상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재는 연속적으로 연결될 수 있다.
상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재가 연결되는 부분에 홈이 형성될 수 있다.
상기 회로 기판은 측면에서 돌출되고, 상면이 상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재가 연결되는 부분의 언더필재에 맞닿는 돌출부를 포함할 수 있다.
상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재는 서로 이격되어 있을 수 있다.
상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이의 이격 공간에 의해 노출되는 상기 베젤의 하면에 그을음이 형성될 수 있다.
본 발명에 의한 반도체 패키지에 따르면 회로기판의 크기를 크게 하지 않고도 안정적으로 언더필재를 충진할 수 있기 때문에 부품의 크기를 보다 작게 제조하는 것이 가능하고, 반도체 칩과 베젤을 일체로 실장하는 경우에 보다 효과적으로 언더필재를 충진시키는 것이 가능하다.
도 1은 모바일 기기의 일예로서 스마트폰과 태블릿 PC를 간략하게 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 과정을 설명하기 위한 단면도이다. 도 3b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 과정을 설명하기 위한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 제조방법의 반도체 칩과 베젤을 접합하는 과정을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 반도체 칩과 베젤을 실장하는 과정을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 언더필재를 형성하는 과정의 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 회로기판의 더미영역을 제거하는 과정을 설명하기 위한 단면도이다.
도8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에서 더미영역이 제거된 다양한 형태를 나타낸 도면이다.
여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 의한 ~에 대하여 설명하기로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 의한 반도체 패키지의 제조방법에 대하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 2을 참조하면, 더미영역이 형성된 회로기판을 준비하는 과정(S10), 반도체칩과 베젤을 접합하는 과정(S20), 접합된 반도체 칩과 베젤을 회로기판에 실장하는 과정(S30), 더미영역을 통하여 언더필재를 형성하는 과정(S40) 및 회로기판의 더미영역을 제거하는 과정(S50)을 포함한다.
도 3a 및 도 3b를 참조하여, 더미영역이 형성된 회로 기판을 준비하는 과정(S10)에 대해서 설명한다. 도 4a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 과정을 설명하기 위한 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 회로 기판을 준비하기 위한 과정을 설명하기 위한 평면도이다.
회로 기판(100)은 상면(101)과 하면(102)을 가지는 판형상으로 형성될 수 있다.
회로 기판(100)의 상면(101)에는 일부의 영역에 실장 영역(110)이 있을 수 있다. 실장 영역(110)은 이후의 과정에서 상부에 반도체 칩(200) 및 베젤(240)이 위치하게 되는 영역이다. 실장 영역(110)에는 적어도 하나의 전극 패드(111)가 형성될 수 있다. 전극 패드(111)는 회로기판의 상면에 노출된 금속 패턴층일 수 있다.
회로 기판(100)의 상면(101) 중 실장 영역(110)의 테두리 부분의 일정 부분 이상은 더미 영역(120)이 형성될 수 있다. 더미 영역(120)은 실장 영역(110)의 바깥부분이라면 어느 부분이라도 형성되는 것이 가능하다. 더미 영역(120)의 폭은 다양하게 변화할 수 있으나 추후에 언더필재를 주입하는 경우에 주입 가능한 폭 이상이 되어야 한다. 더미 영역(120)은 언더필재를 경화시킨 후에 제거되는 부분에 해당하는 부분이다. 회로 기판(100)의 상면(101)에 반도체 칩(200)과 베젤(240)이 접합되어 표면실장되는 경우에는 베젤(240)의 끝부분이 실장영역과 같거나 실장영역보다 연장되어 형성될 수 있다. 이 경우는 언더필재를 주입하기 어렵기 때문에 베젤(240)의 끝 부분보다 연장되도록 더미영역을 형성하고 언더필재를 주입한 후에 이를 제거하게 된다.
회로 기판(100)의 하면(102)에는 적어도 하나의 전극 패드(112)가 형성될 수 있다. 하면(102)의 전극 패드(112)는 상면(101)의 전극 패드(111)와 회로 기판(100)의 내부를 통해서 전기적으로 연결되어 있을 수 있다. 하면(102)의 전극 패드(112)는 이후의 단계에서 전자 장치에 실장되는 경우, 전자 장치의 전극 패드와 전기적으로 연결될 수 있다. 하면(102)의 전극 패드(112)는 예를 들어, 신호의 입출력 단자, 전원 입력 단자 및 접지 단자 등으로 사용될 수 있다.
회로 기판(100)은 인쇄회로 기판일 수 있다. 회로 기판(100)은 경성 또는 연성의 회로 기판일 수 있다. 특히 회로 기판(100)이 연성 회로 기판의 경우 베이스는 폴리이미드와 같은 연성의 수지재 필름으로 형성되고, 구리, 알루미늄, 금, 은과 같은 도전성의 재질로 형성된 패턴이 전극 패드(111, 112)를 형성할 수 있다.
도 4를 참조하여, 반도체 칩(200)과 베젤(240)을 접합하는 과정(S20)을 설명한다. 도 4는 본 발명의 일 실시예에 따른 반도체 제조방법의 반도체 칩과 베젤을 접합하는 과정을 설명하기 위한 단면도이다.
반도체 칩(200)은 상부기판(210), 센서칩(220), EMC 몰딩(230)을 포함할 수 있다. 상부기판(210)은 평판 형태의 기판으로 형성된다. 상부기판(210)의 형상과 구조는 조금씩 다르게 실시되어도 무방하며 반드시 도시된 형상에 따라 제공될 필요는 없다. 상부기판(210)은 통상적인 인쇄회로기판으로 형성될 수 있다. 인쇄회로기판은 경성 또는 연성의 재질로 형성될 수 있다. 상부기판(210)의 상면에는 센서칩(220)이 전기적으로 연결될 수 있는 컨택트 단자(미도시)가 형성될 수 있고, 하면에는 회로 기판(100)의 전극패드(111)와 전기적으로 연결될 수 있는 단자가 형성될 수 있다.
상부기판(210) 위에 센서칩(220)이 부착될 수 있으며, 상기 센서칩은 지문인식센서일 수 있다. 지문인식센서가 사용되는 경우 지문인식센서는 상부기판(210)의 컨택트 단자와 전기적으로 연결될 수 있다. 부착되는 지문인식센서는 인식하려는 지문으로부터 수신한 신호를 처리하여 지문의 고유 정보를 인식한다. 구체적으로 지문인식센서은 신호송신부와 신호수신부를 구비할 수 있다. 신호송신부는 인식하려는 지문에 특정 주파수를 가지는 전기 신호를 송신한다. 송신된 신호는 인식하려는 지문 또는 그 주변을 통과하여 변형될 수 있다. 변형된 신호는 신호수신부에 의해 수신되어 처리될 수 있다.
상부기판(210)과 센서칩(220)의 상면에는 EMC 몰딩(230)이 형성될 수 있다. EMC 몰딩(230)은 상부기판(210)의 상면에서 센서칩(220)을 덮도록 형성되어 센서칩(220)을 밀봉한다. EMC(Epoxy Molding Compound)는 외부의 열에 의한 3차원 경화구조를 형성하는 열경화성의 고분자소재를 기본으로 하여, 재료의 기능 강화를 위해 무기소재를 혼합한 무기/유기 복합소재를 말한다. EMC(Epoxy Molding Compound)는 특히 성형이 쉽고 기계적 특성이 우수하며 가격이 저렴한 에폭시라는 유기재료를 통하여 경화특성이 발현되기 때문에 전자부품의 패키지 공정에서 이용될 수 있다.
EMC 몰딩(230)은 센서칩(220) 상면에서 일정한 두께를 가지는 형태로 형성될 수 있다. 구체적으로, 센서칩(220)의 상면을 덮는 EMC 몰딩(230)의 두께는 800 ㎛이하인 것이 바람직하다. 또한, EMC 몰딩(230)은 비유전율이 4 이상인 것이 바람직하다. 이는 센서칩(220)에서 송신되거나 수신되는 신호가 EMC 몰딩(230)의 상면을 통과하여 인식하려는 지문으로 전달되기 때문이다.
EMC 몰딩(230)의 상면은 지문 인식면이 될 수 있다. EMC 몰딩(230)의 상면은 모바일 기기의 외측으로 노출되어 인식하려는 지문이 접촉된다. EMC 몰딩(230)의 상면에는 추가적인 코팅층 등이 형성될 수 있다. 또한 EMC 몰딩(230)의 상면에는 패턴 등이 형성될 수도 있다. EMC 몰딩(230)의 상면은 일 방향의 폭이 인식하려는 지문의 폭의 절반 이상이 되도록 형성되는 것이 바람직하다.
EMC 몰딩(230)의 하면은 센서칩(220)의 주변의 상부기판(210)에 접하도록 형성될 수 있다. EMC 몰딩(230)의 측면은 상면과 하면을 연결하도록 형성된다. EMC 몰딩(230)의 측면은 상면과 하면이 수직인 방향으로 형성될 수 있으나, 반드시 수직한 방향에 한정되는 것은 아니다.
상기 반도체 칩(200)에 테두리 부분에 베젤(240)을 접합시킨다(S30). 이 때 전도성 본드를 사용하여 접합시키는 것이 가능하다. 베젤(240)을 접합하는 과정은 회로 기판(100)을 준비하는 과정과의 순서와는 상관없이 별도로 이루어질 수 있다. 따라서, 상기 순서에 의해 본 발명이 한정되는 것은 아니다. 베젤(240)은 상기 반도체 칩(200)의 측면, 즉 EMC 몰딩(230)의 측면의 적어도 일부를 둘러싸는 형태로 준비된다. 그 형상은 링 형태일 수 있다. 베젤(240)은 EMC 몰딩(230)의 상면의 주변에서 모바일 기기의 외부로 노출된다. 베젤(240)은 사용자의 터치에 의해 신호를 전달할 수 도 있으며, 센서칩(220)의 주변을 감싸 외부의 전자파로부터 보호하여 지문인식과 관련된 신호의 왜곡이 발생되지 않도록 하는 기능을 수행할 수 있다. 따라서, 베젤(240)은 높은 전기전도성을 가지는 것이 바람직하다.
베젤(240)로 사용되는 소재는 스테인리스 스틸이나 알루미늄 또는 알루미늄 합금이 통상적으로 사용되고 있다. 스테인리스 스틸의 경우 기판에 부착이 쉬운 장점이 있으나 가공성이 떨어지고 알루미늄보다 전기전도성이 떨어지는 단점이 있다.
또한, 전기 전도성과 작업효율을 향상시키기 위해서는 베젤(240)을 회로 기판(100)의 상면(101)에 부착할 때 표면실장(SMT, Surface Mounting Technology) 방식으로 부착하는 것이 바람직하다. 알루미늄 또는 알루미늄 합금의 경우에는 납땜이 잘 붙질 않아 표면실장 방식으로 회로 기판(100)의 상면(101)에 부착하기 어렵다.
표면실장 방식으로 사용하여, 베젤(140)을 부착할 수 있도록 베젤(140)의 부착면인 하면에 솔더와의 결합력이 높은 금속층(141)을 증착하여 형성한다. 베젤(140)의 하면에 솔더와의 결합력이 높은 금속층(141)을 형성하는 방법으로 도금 방식을 채용하는 경우에는 도금층이 두껍게 형성될 수 있으며, 특히 알루미늄 또는 알루미늄 합금의 경우에는 표면에 형성되어 있는 산화막 때문에 도금하여 금속층을 형성하는 것이 어렵다. 증착(deposition) 공정을 통하여 상기 금속층(141)을 형성시키는 것이 가능하다.
증착(deposition)이란 기체 상태의 금속 입자를 금속, 플라스틱과 같은 물체 표면에 수 마이크로미터의 얇은 고체 막을 입히는 방법이다. 물체의 표면에 금속막을 씌우는 점에서 도금(plating)과 유사하나, 일반적인 도금 공정이 금속원이 녹아 있는 전해질과 같은 용액에 물체를 담아 금속막을 입히는 것과는 달리 증착은 기체화된 금속원으로 박막을 만든다. 따라서, 두께 조절의 비교적 쉬우며, 박막형성이 가능하고, 도금공정과 달리 유해한 화학물질의 사용, 폐유기물의 처리 등이 없는 장점이 있다.
상기 금속층 증착과정은 PVD 방식으로 증착될 수 있다. PVD 방식은 증착하려는 금속 물질에 가해진 에너지가 운동에너지로 변하여 물질이 이동, 증착대상에 쌓여 박막을 형성하는 방법이다. 물리적 기상 증착면은 수 나노미터에서 수천 나노미터의 두께를 가지며 증착대상의 크기에 구애 받지 않고 증착 가능하다. PVD 방식은 기체 생성 방법에 따라 열증발 진공증착(thermal evaporation deposition), 스퍼터링법(sputtering deposition), 이온빔 보조법(ion-beam assisted deposition) 등 다양한 방식으로 구현이 가능하다.
상기 증착되는 금속은 니켈 또는 니켈 합금일 수 있다. 니켈 또는 니켈합금의 경우에는 납땜과의 접합성이 높기 때문에 제2기판의 상면에 베젤의 하면을 부착할 때에 표면실장 방식을 사용하여 접합하는 것이 가능하다.
알루미늄 또는 알루미늄 합금 소재의 베젤에 금속층을 증착하는 경우에는 표면에 형성된 산화막을 제거할 필요가 있다. 산화막을 제거하기 위해 PVE 표면처리 챔버 내에서 표면에 아르곤, 규소 등을 이용하여 베젤의 표면에 에칭하여 산화막을 제거할 수 있다.
상기 표면처리를 통하여 산화막을 제거한 후에 금속층을 증착하게 되면 전기전도성을 유지할 수 있을 뿐만 아니라, 알루미늄 또는 알루미늄 합금과의 접합성도 향상될 수 있다.
도 5를 참조하여, 접합된 반도체 칩과 베젤을 회로기판에 실장하는 과정(S30)을 설명한다. 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 반도체 칩과 베젤을 실장하는 과정을 설명하기 위한 단면도이다.
베젤(240)이 접합된 반도체 칩(200)의 하면을 표면실장 방식으로 회로 기판(100)의 상면(101)에 부착한다. 이 때 솔더볼(250)을 통하여 결합될 수 있다. 반도체 칩(200)은 회로 기판(100)의 실장 영역(110)에 실장 되기 위하여 회로 기판(100) 상에 배치된다. 이 때, 반도체 칩(200)에 결합된 솔더볼(250)이 회로 기판(100)의 실장 영역(110)의 전극 패드(111)에 대응되도록 배치되는 것이 중요하다. 이 후, 솔더볼(250)이 일정한 정도로 용융될 수 있도록 열을 가한다. 솔더볼(250)은 용융되어 회로 기판(100)의 실장 영역(110)의 전극 패드(111)와 전기적으로 연결되게 된다. 이 후, 온도를 다시 상온으로 조절하여 솔더볼(250)이 응고되도록 한다. 이러한 과정을 통해, 솔더볼(250)은 회로 기판(100)의 전극 패드(111)와 반도체 칩(250)을 전기적으로 연결한다
이 때 베젤(240)의 하면도 솔더볼(250)을 통하여 회로 기판(100)의 상면(101)에 접합된다. 이 경우 더미 영역(120)에 솔더볼(205)이 형성되지 않게 된다. 이와 같이 표면실장 방식에 의해 베젤(240)을 회로 기판(100)에 부착하게 되면, 전도성 본드를 이용하여 베젤(240)을 부착하였을 경우에 비해 부착력을 향상시킬 수 있으며 베젤(240)의 위치 정렬을 보다 정확하게 할 수 있다.
도 6을 참조하여, 더미 영역(120)을 통하여 언더필재(300)를 형성하는 과정(S40)을 설명한다. 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 언더필재를 형성하는 과정의 설명하기 위한 단면도이다.
언더필재(300)는 반도체 칩(200) 및 베젤(240)과 회로 기판(100)에 더미 영역(120)을 통하여 주입되어 형성된다. 언더필재(300)는 비도전성의 수지재일 수 있다. 그리고 언더필재(300)는 처음에는 액체 상태였다가 주입된 이후에 경화되는 수지재일 수 있다. 언더필재(300)는 예를 들어, 에폭시 수지 또는 실리콘 수지 등이 사용될 수 있다.
언더필재(300)를 형성하는 과정은 언더필재(300)를 주입하는 과정 및 경화시키는 과정을 포함한다.
언더필재(300)를 주입하는 과정은 디스펜서 등을 통하여 액상의 언더필재(300)를 회로 기판과 반도체 칩 및 베젤 사이에 주입하는 과정이다. 이 과정에서 회로기판의 더미 영역을 통하여 언더필재(300)를 주입하게 된다. 언더필재(300)를 안정적으로 주입하기 위해서는 더미 영역(120)의 폭과 길이가 충분하게 확보되어야 한다.
언더필재(300)를 경화시키는 과정은 회로 기판(100)과 반도체 칩(200) 및 베젤(240) 사이에 충진된 언더필재(300)를 경화시키는 과정이다. 언더필재(300)는 상온에서 소정의 시간을 걸쳐서 또는 가열되어 경화될 수 있다.
언더필재(300)는 경화된 후, 반도체 칩(200)의 하면 및 베젤(240)의 하면과 회로 기판(100)의 상면을 견고하게 접합하게 된다. 따라서 반도체 칩(200)과 회로 기판(100)의 접합 신뢰성을 향상시킬 수 있다. 또한 언더필재(300)는 표면실장되는 솔더볼(250) 사이를 빈틈없이 충진될 수 있다. 따라서, 이물질이 침투되어 발생되는 불량을 억제하는 것이 가능하다.
상술한 과정을 통해, 언더필재(300)는 회로 기판(100)과 반도체 칩(200) 및 베젤(240) 사이에 충진된다. 구체적으로, 언더필재(300)의 일부는 회로 기판(100)의 더미 영역(120)과 베젤(240) 사이에 충진된 부분과 회로 기판(100)의 나머지 부분(110)과 반도체 칩(200) 및 베젤(240) 사이에 충진된 부분으로 구분될 수 있다. 그러나 언더필재(300)는 처음에는 액체 상태였다가 주입된 이후에 경화되는 수지재로 형성되어 상기 구분된 두 부분은 서로 연속적으로 연결된 부분일 수 있다.
도 7을 참조하여, 회로기판의 더미 영역을 제거하는 과정(S50)을 설명한다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 회로기판의 더미영역을 제거하는 과정을 설명하기 위한 단면도이다.
더미 영역(120)은 추후에 반도체 패키지가 장치에 설치되는 경우 간섭을 줄이기 위해서 제거할 필요가 있다. 더미 영역(120)을 제거하고 나면 반도체 패키지의 폭을 베젤(240)의 폭으로 한정될 수 있으므로 불필요한 영역을 차지하지 않으며, 치수 안정성을 확보할 수 있다.
더미 영역(120)은 다양한 방식으로 제거될 수 있으나, 레이저를 조사하여 절단하여 제거할 수 있다. 레이저를 조사하는 방법은 하방에서 레이저를 조사하는 방법이 사용된다. 레이저는 회로기판의 더미영역을 절단하게 되나 우선적으로 더미영역만을 제거하는 것이 바람직하다. 다만 공정상 언더필재(300)의 일부 또는 베젤(240)의 하면에 손상을 입을 수 있다.
더미 영역(120)이 제거되면 회로 기판(100)이 축소되기 때문에 베젤(240)의 일부가 회로 기판(100)의 상면을 초과하게 위치하게 된다. 구체적으로, 하면이 더미 영역(120)과 맞닿고 있던 베젤(240)의 일부는 하면이 더 이상 회로 기판(100)의 상면과 맞닿지 않게 된다. 반면에 베젤(240)의 상기 일부를 제외한 나머지는 하면이 여전히 회로 기판(100)의 상면과 맞닿게 된다.
더미 영역(120)이 제거되면 회로 기판(100)의 더미 영역(120)과 베젤(240) 사이에 충진된 언더필재(300)는 더 이상 회로 기판(100)과 베젤(240) 사이에 위치하는 것이 아니게 된다. 이러한 부분의 언더필재(300)는 베젤(240)의 상기 일부의 하면에 결합된 부분이다. 반면에 회로 기판(100)의 나머지 부분과 반도체 칩(200) 및 베젤(240) 사이에 충진된 언더필재(300)는 여전히 회로 기판(100)과 반도체 칩(200) 및 베젤(240) 사이에 위치하게 된다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에서 더미 영역(120)이 제거된 다양한 형태를 나타낸 도면이다.
도 8의 (a)를 참조하면, 베젤(240)의 상기 일부의 하면에 결합된 언더필재(300)와 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300)는 연속적으로 연결되어 있을 수 있다. 베젤(240)의 상기 일부의 하면에 결합된 언더필재(300)와 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300)는 원래 일체로 형성된 것이고, 레이저를 조사하여 회로 기판(100)의 더미 영역(120)을 제거하는 과정에서도 서로 분리되지 않아 여전히 연속적으로 연결되어 있다.
경우에 따라, 레이저가 회로 기판(100)을 완전히 제거하지 않고 레이저의 조사가 중단될 수 있다. 이에 따라 회로 기판(100)의 더미 영역(120)의 경계 부근의 상면 측이 완전히 제거되지 않고 남겨질 수 있다. 이러한 경우, 회로 기판(100)에 약한 충격을 가해서 남겨진 부분을 절단하여 더미 영역(120)을 제거할 수 있다.
이러한 과정에서 회로 기판(100)의 더미 영역(120) 경계면 부분에는 회로 기판(100)의 측면에서 돌출되는 돌출부가 형성될 수 있다. 돌출부는 회로 기판(100)의 더미 영역(120) 경계면의 측면에서 돌출된 형태이며, 상면이 언더필재(300)에 맞닿아 결합된 상태이다. 구체적으로, 돌출부의 상면은 베젤(240)의 상기 일부의 하면에 결합된 언더필재(300) 및 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300)가 연결되는 부분의 언더필재(300)에 맞닿아 결합된다. 돌출부의 하면에는 회로 기판(100)에 충격이 가해져서 더미 영역(120)이 분리될 때 생성되는 크랙 흔적이 있을 수 있다.
도 8의 (b)를 참조하면, 언더필재(300)의 하부에는 홈이 형성될 수 있다. 구체적으로, 홈은 베젤(240)의 상기 일부에 결합된 언더필재(300) 및 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300)가 연결되는 부분에 형성된다. 홈은 회로 기판(100)을 절단하는 레이저가 회로 기판(100)을 관통한 후에도 일정 시간 동안 계속 조사되어 언더필재(300)를 제거하는 것에 의해 생성될 수 있다. 이러한 홈이 형성되더라도 레이저가 조사되는 부분의 언더필재(300)가 완전히 제거되지는 않아, 베젤(240)의 상기 일부의 하면에 결합된 언더필재(300) 및 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300)는 연속적으로 연결되어 있을 수 있다.
도 8의 (c)를 참조하면, 베젤(240)의 상기 일부의 하면에 결합된 언더필재(300) 및 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300)는 서로 이격되어 있을 수 있다. 이는 회로 기판(100)을 절단하는 레이저가 회로 기판(100)을 관통한 후에도 일정 시간 동안 계속 조사되어 언더필재(300)를 제거하는 것에 의해 생성될 수 있다. 구체적으로, 레이저가 조사되는 부분의 언더필재(300)가 완전히 제거되어 베젤(240)의 상기 일부의 하면에 결합된 언더필재(300)와 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300)가 서로 분리되게 된다.
경우에 따라서 베젤(240)의 상기 일부의 하면에 결합된 언더필재(300) 및 회로 기판(100)과 베젤(240) 사이에 충진된 언더필재(300) 사이의 이격 공간에 의해 노출되는 베젤(240)의 하면에 그을음이 형성될 수 있다. 그을음은 회로 기판(100)을 절단하는 레이저가 회로 기판(100)을 관통하고, 레이저가 조사되는 부분의 언더필재(300)도 모두 제거한 후에도 일정 시간 동안 계속 조사되어 베젤(240)의 하면에 조사되어 형성된 것이다. 베젤(240)은 상술한 것과 같이 금속으로 형성되어, 레이저가 조사되더라도 표면에 그을음이 생길 뿐 파손되거나 형태가 변형되지는 않는다.
이와 같이 제조된 반도체 패키지는 회로기판의 크기를 크게 하지 않고도 안정적으로 언더필재를 충진할 수 있기 때문에 부품의 크기를 보다 작게 제조하는 것이 가능하고, 반도체 칩(200)과 베젤(240)을 일체로 실장하는 경우에 보다 효과적으로 언더필재를 충진시키는 것이 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변경된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 회로 기판
111: 전극 패드
110: 실장 영역
120: 더미 영역
200: 반도체 칩
210: 상부기판
220: 센서칩
230: EMC 몰딩
240: 베젤
250: 솔더볼
300: 언더필재

Claims (10)

  1. 상면에 실장 영역이 형성되는 회로 기판;
    상기 실장 영역에 실장된 반도체 칩;
    상기 반도체 칩의 적어도 일부를 둘러싸고, 상기 회로 기판에 결합되되, 일부가 상기 회로 기판의 상면을 초과하게 위치하는 베젤; 및
    상기 회로 기판과 상기 반도체 칩 및 상기 베젤 사이에 충진되고, 상기 베젤의 일부의 하면에도 결합되는 언더필재를 포함하고,
    상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재는 연속적으로 연결되고,
    상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재가 연결되는 부분에 홈이 형성되는 반도체 패키지.
  2. 상면에 실장 영역이 형성되는 회로 기판;
    상기 실장 영역에 실장된 반도체 칩;
    상기 반도체 칩의 적어도 일부를 둘러싸고, 상기 회로 기판에 결합되되, 일부가 상기 회로 기판의 상면을 초과하게 위치하는 베젤; 및
    상기 회로 기판과 상기 반도체 칩 및 상기 베젤 사이에 충진되고, 상기 베젤의 일부의 하면에도 결합되는 언더필재를 포함하고,
    상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재는 연속적으로 연결되고,
    상기 회로 기판은 측면에서 돌출되고, 상면이 상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재가 연결되는 부분의 언더필재에 맞닿는 돌출부를 포함하는 반도체 패키지.
  3. 상면에 실장 영역이 형성되는 회로 기판;
    상기 실장 영역에 실장된 반도체 칩;
    상기 반도체 칩의 적어도 일부를 둘러싸고, 상기 회로 기판에 결합되되, 일부가 상기 회로 기판의 상면을 초과하게 위치하는 베젤; 및
    상기 회로 기판과 상기 반도체 칩 및 상기 베젤 사이에 충진되고, 상기 베젤의 일부의 하면에도 결합되는 언더필재를 포함하고,
    상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이에 충진된 언더필재는 서로 이격되어 있는 반도체 패키지.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 베젤의 상기 일부의 하면은 상기 회로 기판의 상면과 맞닿지 않고, 상기 일부를 제외한 나머지의 하면은 상기 회로 기판의 상면과 맞닿는 반도체 패키지.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 반도체 칩 및 상기 베젤은 상기 회로 기판의 상면과 표면실장에 의해 결합되는 반도체 패키지.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 베젤은 상기 반도체 칩의 측면의 적어도 일부를 둘러싸고,
    상기 반도체 칩과 상기 베젤은 접착 수지재에 의해 결합되는 반도체 패키지.
  7. 청구항 3에 있어서,
    상기 베젤의 일부의 하면에 결합된 언더필재 및 상기 회로 기판과 상기 베젤 사이의 이격 공간에 의해 노출되는 상기 베젤의 하면에 그을음이 형성된 반도체 패키지.
  8. 삭제
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