KR101657977B1

KR101657977B1 - 전지 보호 집적 회로 및 회로 특성 설정 방법

Info

Publication number: KR101657977B1
Application number: KR1020150133694A
Authority: KR
Inventors: 료타 카게야마; 츠토무 야마우치; 노부히토 타나카; 타카시 타케다; 요시히로 사타케; 타케시 야마구치; 코지 코시미즈; 노리히토 카와구치
Original assignee: 미쓰미덴기가부시기가이샤
Priority date: 2015-06-17
Filing date: 2015-09-22
Publication date: 2016-09-20
Also published as: JP2017011802A; CN106257794B; CN106257794A; JP5850197B1; US20160372945A1; US9755442B2

Abstract

소비 전류나 칩 사이즈의 증대를 억제할 수 있는 것.
이차전지에 대해서 과충전과 과방전과 과전류의 적어도 하나가 검출된 경우, 상기 이차전지의 충방전을 제어함으로써, 상기 이차전지를 보호하는 전지 보호 집적 회로로서, 상기 전지 보호 집적 회로의 회로 특성을 설정하기 위한 특성 설정 데이터와, 상기 전지 보호 집적 회로의 회로 특성에 대한 개체차를 조정하기 위한 특성 조정 데이터의 양 데이터를 기억하는 메모리부를 가지고, 상기 메모리부는 1비트를 상보적으로 기억하는 불휘발성의 한 쌍의 메모리 셀과, 상기 한 쌍의 메모리 셀의 출력에 크로스 커플로 접속되는 휘발성의 메모리 회로의 세트를, 상기 양 데이터의 비트수 만큼 이상을 가지고, 상기 메모리 회로는 상기 전지 보호 집적 회로의 전원의 시동에 따라, 상기 양 데이터분의 상기 메모리 셀에 기억된 데이터를 정적으로 출력하는 전지 보호 집적 회로.

Description

전지 보호 집적 회로 및 회로 특성 설정 방법{INTEGRATED CIRCUIT FOR BATTERY PROTECTION, AND METHOD OF SETTING THE CHARACTERISTICS OF CIRCUIT}

본 발명은 전지 보호 집적 회로 및 회로 특성 설정 방법에 관한 것이다.

종래, 이차전지를 보호하는 전지 보호 집적 회로가 알려져 있다(예를 들면, 특허문헌 1을 참조).

일본 특개 2011-239652호 공보

이차전지를 보호하는 전지 보호 집적 회로의 회로 특성은 이차전지의 종류 또는 전지 보호 집적 회로가 탑재되는 제품의 종류에 따라 커스터마이즈될 필요가 있다. 그 때문에, 복수의 상이한 회로 특성에 대응할 수 있도록, 전지 보호 집적 회로의 구성을 이차전지 또는 제품의 종류마다 개발하면, 개발의 리드타임이나 비용이 증대하기 쉽다.

그래서, 복수의 상이한 회로 특성에 공통의 회로 구성으로 대응할 수 있도록, 전지 보호 집적 회로의 회로 특성을 설정하기 위한 특성 설정 데이터 등의 데이터가 기입되는 메모리를 구비하고, 그 메모리로부터 읽어들인 데이터에 기초하여 회로 특성을 설정하는 구성이 고려된다. 이 구성에 의하면, 메모리에 기억되는 데이터의 내용을 바꿈으로써, 회로 특성을 공통의 회로 구성으로 변경할 수 있다. 예를 들면, 회로 특성의 하나인 과충전 검출 전압(과충전의 검출용 역치 전압)을 설정 가능한 데이터가 메모리에 기억되는 경우, 그 데이터를 바꿈으로써, 과충전 검출 전압의 설정 전압값을 공통의 회로 구성으로 변경할 수 있다.

한편, 도 1에 나타내는 바와 같이, 메모리 셀(160)에 기억된 데이터를 전지 보호 제어 회로(198)에 출력하는 경우, 당해 데이터를 래치하는 데이터 래치 회로(161)를 사용하는 것이 고려된다. 전지 보호 제어 회로(198)는 메모리 셀(160)로부터 판독된 데이터에 의해 정해지는 전지 보호 사양에 따라 이차전지의 보호 동작을 제어하는 회로이다. 이러한 데이터 래치 회로(161)를 사용하는 경우, 데이터 래치 회로(161)의 상태를 제어하는 래치 제어 클록을 생성하는 클록 생성 회로(162)가 필요하게 되기 때문에, 데이터를 판독하는 판독 회로의 회로 동작이 복잡해진다. 또, 클록 생성 회로(162)를 추가함으로써, 소비 전류나 칩 사이즈가 증대한다.

도 2는 종래의 판독 회로를 사용하여 전지 보호 제어 회로에 데이터를 출력하는 구성의 하나의 구체예를 나타내는 도면이다. 종래 방식에서는 메모리 셀에 격납된 데이터는 메모리 셀에 흐르는 전류를 제어하는 클록(1)과 래치 회로를 제어하는 클록(2)을 사용함으로써 판독된다. 이 방식에서는 데이터의 판독을 위한 클록(1, 2)을 생성할 필요가 있어, 데이터 판독시에 전류가 순간적으로 흐른다.

도 3은 도 2의 판독 회로의 동작 타이밍의 일례를 나타내는 도면이다. 데이터의 판독은 전원의 시동시에 행해짐과 아울러, 전원의 시동 후의 일정 간격으로 데이터 리프레시로서 행해진다.

그래서, 본 발명은 소비 전류나 칩 사이즈의 증대를 억제할 수 있는 것을 목적으로 한다.

하나의 안으로는,

이차전지의 과충전을 검출하는 과충전 검출 회로와,

상기 이차전지의 과방전을 검출하는 과방전 검출 회로와,

상기 이차전지의 과전류를 검출하는 과전류 검출 회로와,

상기 과충전과 상기 과방전과 상기 과전류의 적어도 하나의 이상이 검출된 경우, 상기 이차전지의 충방전을 제어함으로써, 상기 이차전지를 보호하는 제어 회로와,

상기 이상이 검출되고나서 상기 이차전지의 충방전을 제어할 때까지의 지연 시간을 생성하는 지연 회로를 구비하는 전지 보호 집적 회로로서,

상기 전지 보호 집적 회로의 회로 특성을 설정하기 위한 특성 설정 데이터와, 상기 전지 보호 집적 회로의 회로 특성에 대한 개체차를 조정하기 위한 특성 조정 데이터의 양 데이터를 기억하는 메모리부와,

상기 메모리부로부터 출력된 상기 양 데이터에 기초하여, 상기 회로 특성을 설정하고, 상기 개체차를 조정하는 설정 회로를 가지고,

상기 메모리부는,

1비트를 상보적으로 기억하는 불휘발성의 한 쌍의 메모리 셀과, 상기 한 쌍의 메모리 셀의 출력에 크로스 커플로 접속되는 휘발성의 메모리 회로의 세트를, 상기 양 데이터의 비트수 만큼 이상을 가지고,

상기 메모리 회로는 상기 전지 보호 집적 회로의 전원의 시동에 따라, 상기 양 데이터분의 상기 메모리 셀에 기억된 데이터를 상기 설정 회로에 정적으로 출력하는 전지 보호 집적 회로가 제공된다.

또 하나의 안으로는,

이차전지의 과충전과 상기 이차전지의 과방전과 상기 이차전지의 과전류의 적어도 하나의 이상이 검출되고나서, 지연 시간의 경과를 기다려, 상기 이차전지의 충방전을 제어함으로써, 상기 이차전지를 보호하는 전지 보호 집적 회로에 있어서,

상기 전지 보호 집적 회로의 회로 특성을 설정하기 위한 특성 설정 데이터와, 상기 전지 보호 집적 회로의 회로 특성에 대한 개체차를 조정하기 위한 특성 조정 데이터의 적어도 일방의 데이터가 메모리부로부터 출력됨으로써, 상기 회로 특성의 설정 또는 상기 개체차의 조정을 설정 회로에 의해 행하는 방법으로서,

상기 메모리부는,

1비트를 상보적으로 기억하는 불휘발성의 한 쌍의 메모리 셀과, 상기 한 쌍의 메모리 셀의 출력에 크로스 커플로 접속되는 휘발성의 메모리 회로의 세트를, 상기 일방의 데이터의 비트수 만큼 이상을 가지는 것이며,

상기 전지 보호 집적 회로의 전원의 시동에 따라, 상기 일방의 데이터분의 상기 메모리 셀에 기억된 데이터를 상기 설정 회로에 정적으로 출력하는 회로 특성 설정 방법이 제공된다.

하나의 태양에 의하면, 소비 전류나 칩 사이즈의 증대를 억제할 수 있다.

도 1은 종래의 판독 회로를 사용하여 전지 보호 제어 회로에 데이터를 출력하는 구성의 일례를 나타내는 도면이다.
도 2는 종래의 판독 회로를 사용하여 전지 보호 제어 회로에 데이터를 출력하는 구성의 하나의 구체예를 나타내는 도면이다.
도 3은 도 2의 판독 회로의 동작 타이밍의 일례를 나타내는 도면이다.
도 4는 전지 보호 집적 회로를 구비하는 전지 팩의 일례를 나타내는 구성도이다.
도 5는 메모리부의 구성의 제1예를 나타내는 도면이다.
도 6은 출력 데이터 레벨의 확정 타이밍의 일례를 나타내는 도면이다.
도 7은 메모리부의 동작의 일례를 나타내는 도면이다.
도 8은 메모리부의 구성의 제2예를 나타내는 도면이다.
도 9는 도 8의 형태의 메모리부를 모델화한 회로의 일례를 나타내는 도면이다.
도 10은 도 8의 형태의 메모리부의 동작의 일례를 나타내는 도면이다.
도 11은 메모리부의 구성의 제3예를 나타내는 도면이다.
도 12는 도 11의 형태의 메모리부를 모델화한 회로의 일례를 나타내는 도면이다.
도 13은 도 11의 형태의 메모리부의 동작의 일례를 나타내는 도면이다.
도 14는 한 쌍의 메모리 셀의 기입을 금지하는 기입 금지 회로의 구성의 일례를 나타내는 도면이다.
도 15는 기입 금지 동작의 일례를 나타내는 도면이다.
도 16은 전지 보호 집적 회로의 회로 특성을 선택하는 선택 회로의 일례를 나타내는 도면이다.
도 17은 지연 시간을 생성하는 지연 회로의 일례를 나타내는 도면이다.
도 18은 지연 시간을 생성하는 지연 회로의 일례를 나타내는 도면이다.

이하, 본 발명의 실시형태를 도면에 따라 설명한다.

도 4는 전지 보호 집적 회로(120)를 구비하는 전지 팩(100)의 일례를 나타내는 구성도이다. 전지 팩(100)은 부하 접속 단자(5, 6)에 접속되는 도시하지 않는 외부 부하에 전력을 공급 가능한 이차전지(200)와, 이차전지(200)를 보호하는 전지 보호 장치(110)를 내장하여 구비한다. 전지 팩(100)은 외부 부하에 내장되어도 되고, 외부 부착되어도 된다. 외부 부하의 구체예로서, 휴대 가능한 휴대 단말 장치 등을 들 수 있다. 휴대 단말 장치의 구체예로서 휴대전화, 스마트폰, 태블릿형 컴퓨터, 게임기, 텔레비전, 음악이나 영상의 플레이어, 카메라 등의 전자 기기를 들 수 있다.

이차전지(200)는 부하 접속 단자(5, 6)에 접속되는 도시하지 않는 충전기에 의해 충전 가능하다. 이차전지(200)의 구체예로서 리튬 이온 전지나 리튬 폴리머 전지 등을 들 수 있다.

전지 보호 장치(110)는 부하 접속 단자(5)와, 부하 접속 단자(6)와, 셀 접속 단자(3, 4)를 구비하고, 셀 접속 단자(3, 4)에 접속된 이차전지(200)를 과전류 등으로부터 보호하는 전지 보호 장치의 일례이다. 셀 접속 단자(3)는 부하 접속 단자(5)에 전원 경로(8)를 통하여 연결된다. 셀 접속 단자(4)는 부하 접속 단자(6)에 전원 경로(7)를 통하여 연결된다. 셀 접속 단자(3)는 이차전지(200)의 정극에 접속된다. 셀 접속 단자(4)는 이차전지(200)의 부극에 접속된다.

전지 보호 장치(110)는 트랜지스터(11, 12)를 구비한다. 트랜지스터(11)는 이차전지(200)의 충전 경로를 차단 가능한 충전 경로 차단부의 일례이며, 트랜지스터(12)는 이차전지(200)의 방전 경로를 차단 가능한 방전 경로 차단부의 일례이다. 도시의 경우, 트랜지스터(11)는 이차전지(200)의 충전 전류가 흐르는 전원 경로(7)를 차단할 수 있고, 트랜지스터(12)는 이차전지(200)의 방전 전류가 흐르는 전원 경로(7)를 차단할 수 있다. 트랜지스터(11, 12)는 전원 경로(7)의 도통/차단을 전환 가능한 스위칭 소자이며, 전원 경로(7)에 직렬로 삽입된다.

트랜지스터(11, 12)는 예를 들면 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 트랜지스터(11)는 트랜지스터(11)의 기생 다이오드의 순방향을 이차전지(200)의 방전 방향에 일치시켜 전원 경로(7)에 삽입된다. 트랜지스터(12)는 트랜지스터(12)의 기생 다이오드의 순방향을 이차전지(200)의 충전 방향에 일치시켜 전원 경로(7)에 삽입된다.

전지 보호 장치(110)는 캐패시터(10, 13)를 구비해도 된다. 캐패시터(10)는 트랜지스터(11)와 트랜지스터(12)의 직렬 회로에 병렬로 접속된다. 캐패시터(13)는 부하 접속 단자(5)에 접속되는 일단과, 부하 접속 단자(6)에 접속되는 타단을 가진다. 캐패시터(10) 또는 캐패시터(13)를 구비함으로써, 전압 변동이나 외래 노이즈에 대한 내량을 향상시킬 수 있다.

전지 보호 장치(110)는 전지 보호 집적 회로(120)를 구비한다. 전지 보호 집적 회로(120)는 이차전지(200)를 전원으로 하여 동작하고, 이차전지(200)의 충방전을 제어함으로써 이차전지(200)를 과전류 등으로부터 보호하는 전지 보호 집적 회로의 일례이다. 전지 보호 집적 회로(120)는 이차전지(200)로부터 급전되어 이차전지(200)를 보호한다.

전지 보호 집적 회로(120)는 예를 들면 전원 단자(91)와, 접지 단자(92)와, 전류 검출 단자(95)와, 제1 소스 단자(96)와, 제2 소스 단자(97)와, 드레인 단자(15)와, 메모리 전원 단자(14)를 구비한다.

전원 단자(91)는 저항(1)을 통하여 셀 접속 단자(3) 또는 전원 경로(8)에 접속되는 정극측 전원 단자이며, VDD 단자라고 불리는 경우가 있다. 전원 단자(91)는 예를 들면 전원 경로(8)에 일단이 접속되는 저항(1)의 타단과, 전원 경로(7)에 일단이 접속되는 캐패시터(2)의 타단의 접속점에 접속된다. 캐패시터(2)의 일단은 셀 접속 단자(4)와 트랜지스터(12) 사이의 전원 경로(7)에 접속된다.

접지 단자(92)는 셀 접속 단자(4)와 트랜지스터(12) 사이의 전원 경로(7)에 접속되는 부(負)측 전원 단자이며, VSS 단자라고 불리우기도 한다.

전류 검출 단자(95)는 이차전지(200)에 흐르는 전류에 따른 검출 전압이 입력되는 단자이며, V-단자라고 불리는 경우가 있다. 전류 검출 단자(95)는 부하 접속 단자(6)와 트랜지스터(11) 사이의 전원 경로(7)에 저항(9)을 통하여 접속된다.

제1 소스 단자(96)는 전지 보호 집적 회로(120) 내의 방전 제어용의 트랜지스터(12)의 소스에 접속되는 단자이며, S1 단자라고 불리우기도 한다.

제2 소스 단자(97)는 전지 보호 집적 회로(120) 내의 충전 제어용의 트랜지스터(11)의 소스에 접속되는 단자이며, S2 단자라고 불리는 경우가 있다.

드레인 단자(15)는 트랜지스터(11)의 드레인과 트랜지스터(12)의 드레인의 접속점으로부터 인출되는 단자이며, D 단자라고 불리는 경우가 있다. 드레인 단자(15)는 전지 보호 집적 회로(120)의 테스트용 단자이다.

메모리 전원 단자(14)는 메모리부(60)의 전원 입력 단자이며, VPP 단자라고 불리는 경우가 있다. 메모리 전원 단자(14)는 전지 보호 집적 회로(120)의 사양을 결정하는 선별 테스트 공정에 있어서, 메모리부(60)에 데이터를 기입하는 모드, 혹은 메모리부(60)로부터 데이터를 읽어들이는 모드로 하기 위한 전압이 입력되는 단자이다. 선별 테스트 공정은 전지 보호 집적 회로(120)가 전지 보호 장치(110)의 기판에 실장되기 전 또는 실장된 후의 제조 공정 내의 1공정이다. 선별 테스트 공정을 마친 후에는, 메모리부(60)로의 오기입을 방지하기 위해서, 메모리 전원 단자(14)는 도 4에 나타내는 바와 같이 VSS 단자 및 S1 단자와 동일 전위에 접속된다.

전지 보호 집적 회로(120)는 예를 들면 메모리부(60)와, 설정 회로(61)와, 전지 보호 제어 회로(98)를 구비한다. 메모리부(60)는 예를 들면 메모리 전원 단자(14)에 입력되는 기입 전압에 의해 데이터의 기입이 가능한 불휘발성 메모리의 일례이다. 메모리부(60)의 구체예로서, OTPROM(One Time Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 들 수 있다.

메모리부(60)에 기입되는 데이터로서, 예를 들면, 전지 보호 집적 회로(120)의 회로 특성을 설정하기 위한 특성 설정 데이터를 들 수 있다. 설정 회로(61)는 예를 들면 메모리부(60)로부터 판독된 특성 설정 데이터의 내용에 대응하는 전지 보호 특성에, 전지 보호 집적 회로(120)의 회로 특성을 설정한다. 전지 보호 제어 회로(98)는 예를 들면 메모리부(60)로부터 설정 회로(61)에 의해 판독된 특성 설정 데이터에 의해 설정되는 전지 보호 사양에 따라, 이차전지(200)의 보호 동작을 제어하는 보호 동작 회로이다.

따라서, 메모리부(60)에 기입되는 특성 설정 데이터가 변하면, 이차전지(200)의 보호 동작을 바꿀 수 있으므로, 복수의 상이한 회로 특성에 공통의 회로 구성으로 대응할 수 있다. 예를 들면, 이차전지(200)의 종류나 전지 보호 집적 회로(120)가 탑재되는 제품의 종류가 상이해도, 전지 보호 집적 회로(120)의 하드웨어의 공통화가 가능하다.

또, 전지 보호 집적 회로(120)는 특성 설정 데이터를 기입 가능한 메모리부(60)를 구비하므로, 예를 들면, 회로 특성을 커스터마이즈하기 위해서, IC 칩의 메탈 배선 변경이나 퓨즈의 레이저 트리밍이 불필요하게 된다. 그 결과, 개발이나 제조의 리드타임이나 비용의 저감이 가능하다.

도 16은 전지 보호 집적 회로(120)의 회로 특성을 선택하는 선택 회로(61a)를 가지는 설정 회로(61)의 일례를 나타내는 도면이다. 선택 회로(61a)는 복수의 회로 특성 후보(도 16의 경우, 회로 특성 1, 2)로부터, 메모리부(60)로부터 판독된 특성 설정 데이터의 내용에 대응하는 회로 특성을 선택한다. 설정 회로(61)는 선택 회로(61a)에 의해 선택된 회로 특성에, 전지 보호 집적 회로(120)의 회로 특성을 설정한다.

도 4에 있어서, 메모리부(60)에 기입되는 특성 설정 데이터로서, 예를 들면, 후술하는 이상 검출 회로(21)의 검출 특성을 설정하기 위한 데이터를 들 수 있다.

이상 검출 회로(21)의 검출 특성을 설정하기 위한 특성 설정 데이터로서, 예를 들면, 후술하는 방전 과전류 검출 전압 Vdet3 등의 과전류 검출 전압(과전류 검출용의 역치 전압)을 설정하기 위한 역치 전압 설정 데이터를 들 수 있다. 예를 들면, 설정 회로(61)는 메모리부(60)로부터 판독된 과전류 검출 전압의 설정을 위한 역치 전압 설정 데이터에 따라, 과전류 검출 전압의 티피컬값(대표값)을 설정할 수 있다. 따라서, 메모리부(60)에 기입되는 역치 전압 설정 데이터의 내용을 바꿈으로써, 과전류 검출 전압 등의 역치 전압의 티피컬값을 공통의 회로 구성으로 변경할 수 있다.

또, 이상 검출 회로(21)의 검출 특성을 설정하기 위한 특성 설정 데이터로서, 예를 들면, 후술하는 방전 과전류 검출 지연 시간 tVdet3 등의 지연 시간을 설정하기 위한 지연 시간 설정 데이터를 들 수 있다. 예를 들면, 설정 회로(61)는 메모리부(60)로부터 판독된 지연 시간 설정 데이터에 따라, 지연 시간의 티피컬값(대표값)을 설정할 수 있다. 따라서, 메모리부(60)에 기입되는 지연 시간 설정 데이터의 내용을 바꿈으로써, 지연 시간의 티피컬값을 공통의 회로 구성으로 변경할 수 있다.

또, 메모리부(60)에 기입되는 데이터로서, 예를 들면, 전지 보호 집적 회로(120)의 회로 특성에 대한 전지 보호 집적 회로(120) 사이의 개체차를 조정하기 위한 특성 조정 데이터를 들 수 있다. 설정 회로(61)는 예를 들면 메모리부(60)로부터 판독된 특성 조정 데이터의 내용에 따라, 전지 보호 집적 회로(120)의 회로 특성을 미조정한다. 이것에 의해, 전지 보호 집적 회로(120)의 회로 특성에 대한 전지 보호 집적 회로(120) 사이의 개체차의 불균일을 억제할 수 있다.

메모리부(60)에 기입되는 특성 조정 데이터로서, 예를 들면, 후술하는 이상 검출 회로(21)의 검출 특성의 개체차를 흡수하기 위한 데이터를 들 수 있다.

이상 검출 회로(21)의 검출 특성의 개체차를 흡수하기 위한 특성 조정 데이터로서, 예를 들면, 후술하는 방전 과전류 검출 전압 Vdet3 등의 과전류 검출 전압의 개체차를 조정하기 위한 역치 전압 조정 데이터를 들 수 있다. 예를 들면, 설정 회로(61)는 메모리부(60)로부터 판독된 과전류 검출 전압의 조정을 위한 역치 전압 조정 데이터에 따라, 메모리부(60)로부터 판독된 특성 설정 데이터에 의해 설정된 과전류 검출 전압의 티피컬값을 미조정할 수 있다.

또, 이상 검출 회로(21)의 검출 특성의 개체차를 조정하기 위한 특성 조정 데이터로서, 예를 들면, 후술하는 방전 과전류 검출 지연 시간 tVdet3 등의 지연 시간의 개체차를 조정하기 위한 지연 시간 조정 데이터를 들 수 있다. 예를 들면, 설정 회로(61)는 메모리부(60)로부터 판독된 지연 시간 조정 데이터에 따라, 메모리부(60)로부터 판독된 특성 설정 데이터에 의해 설정된 지연 시간의 티피컬값을 미조정할 수 있다.

전지 보호 제어 회로(98)는 이차전지(200)의 전류 또는 전압의 이상을 검출하는 이상 검출 회로(21)와, 이상 검출 회로(21)에 의한 이상 검출 결과에 기초하여 트랜지스터(11, 12)의 온 및 오프를 제어하는 논리 회로(44)를 구비한다. 이상 검출 회로(21)는 예를 들면 과충전 검출 회로(22)와, 과방전 검출 회로(27)와, 방전 과전류 검출 회로(32)와, 충전 과전류 검출 회로(35)와, 단락 검출 회로(38)를 구비한다.

논리 회로(44)는 과충전과 과방전과 방전 과전류와 충전 과전류와 단락의 적어도 하나의 이상이 검출된 경우, 이차전지(200)의 충방전을 제어함으로써, 이차전지(200)를 보호하는 제어 회로의 일례이다.

전지 보호 제어 회로(98)는 예를 들면 이차전지(200)를 과충전으로부터 보호하는 동작(과충전 보호 동작)을 행한다. 예를 들면, 과충전 검출 회로(22)는 전원 단자(91)와 접지 단자(92) 사이의 전압을 저항(23, 24)에 의해 검출함으로써, 이차전지(200)의 전지전압(셀 전압)을 감시한다. 과충전 검출 회로(22)는 메모리부(60)로부터 판독되는 역치 전압 설정 데이터에 따라 설정되는 과충전 검출 전압 Vdet1 이상의 셀 전압을 검지함으로써, 이차전지(200)의 과충전이 검출되었다고 하여 과충전 검출 신호를 출력한다. 과충전 검출 전압 Vdet1 이상의 셀 전압의 검지 및 과충전 검출 신호의 출력은 기준 전압(26) 및 비교기(25)에 의해 행해진다.

과충전 검출 신호를 검지한 논리 회로(44)는 메모리부(60)로부터 판독되는 지연 시간 설정 데이터에 따라 설정되는 과충전 검출 지연 시간 tVdet1의 경과를 기다려, 트랜지스터(11)를 오프시키는 로우 레벨의 제어 신호를 트랜지스터(11)의 게이트에 출력하는 과충전 보호 동작을 실행한다. 트랜지스터(11)가 오프가 됨으로써, 트랜지스터(12)의 온 상태 및 오프 상태에 관계없이, 이차전지(200)가 과충전되는 것을 방지할 수 있다. 논리 회로(44)는 트랜지스터(46)를 오프로 하고 또한 트랜지스터(47)를 온으로 함으로써, 트랜지스터(11)를 오프시킨다.

전지 보호 제어 회로(98)는 예를 들면 이차전지(200)를 과방전으로부터 보호하는 동작(과방전 보호 동작)을 행한다. 예를 들면, 과방전 검출 회로(27)는 전원 단자(91)와 접지 단자(92) 사이의 전압을 저항(28, 29)에 의해 검출함으로써, 이차전지(200)의 전지전압(셀 전압)을 감시한다. 과방전 검출 회로(27)는 메모리부(60)로부터 판독되는 역치 전압 설정 데이터에 따라 설정되는 과방전 검출 전압 Vdet2 이하의 셀 전압을 검지함으로써, 이차전지(200)의 과방전이 검출되었다고 하여 과방전 검출 신호를 출력한다. 과방전 검출 전압 Vdet2 이하의 셀 전압의 검지 및 과방전 검출 신호의 출력은 기준 전압(31) 및 비교기(30)에 의해 행해진다.

과방전 검출 신호를 검지한 논리 회로(44)는 메모리부(60)로부터 판독되는 지연 시간 설정 데이터에 따라 설정되는 과방전 검출 지연 시간 tVdet2의 경과를 기다려, 트랜지스터(12)를 오프시키는 로우 레벨의 제어 신호를 트랜지스터(12)의 게이트에 출력하는 과방전 보호 동작을 실행한다. 트랜지스터(12)가 오프가 됨으로써, 트랜지스터(11)의 온 상태 및 오프 상태에 관계없이, 이차전지(200)가 과방전되는 것을 방지할 수 있다. 논리 회로(44)는 트랜지스터(48)를 오프로 하고 또한 트랜지스터(49)를 온으로 함으로써, 트랜지스터(12)를 오프시킨다.

전지 보호 제어 회로(98)는 예를 들면 이차전지(200)를 방전 과전류로부터 보호하는 동작(방전 과전류 보호 동작)을 행한다. 예를 들면, 방전 과전류 검출 회로(32)는 전류 검출 단자(95)와 접지 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압 P-를 감시한다. 방전 과전류 검출 회로(32)는 메모리부(60)로부터 판독되는 역치 전압 설정 데이터에 따라 설정되는 방전 과전류 검출 전압 Vdet3 이상의 전압 P-를 검지함으로써, 부하 접속 단자(6)에 흐르는 이상 전류로서 방전 과전류가 검출되었다고 하여 방전 과전류 검출 신호를 출력한다. 방전 과전류 검출 전압 Vdet3 이상의 전압 P-의 검지 및 방전 과전류 검출 신호의 출력은 기준 전압(34) 및 비교기(33)에 의해 행해진다.

방전 과전류 검출 신호를 검지한 논리 회로(44)는 메모리부(60)로부터 판독되는 지연 시간 설정 데이터에 따라 설정되는 방전 과전류 검출 지연 시간 tVdet3의 경과를 기다려, 트랜지스터(12)를 오프시키는 로우 레벨의 제어 신호를 트랜지스터(12)의 게이트에 출력하는 방전 과전류 보호 동작을 실행한다. 트랜지스터(12)가 오프가 됨으로써, 트랜지스터(11)의 온 상태 및 오프 상태에 관계없이, 이차전지(200)를 방전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.

여기서, 트랜지스터(12)가 온으로 되어 있는 상태에서, 이차전지(200)를 방전하는 방전 전류가 흐름으로써 전압 P-가 상승하는 것은 트랜지스터(12)의 온 저항에 의한 전압 상승이 생기기 때문이다.

전지 보호 제어 회로(98)는 예를 들면 이차전지(200)를 충전 과전류로부터 보호하는 동작(충전 과전류 보호 동작)을 행한다. 예를 들면, 충전 과전류 검출 회로(35)는 전류 검출 단자(95)와 접지 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압 P-를 감시한다. 충전 과전류 검출 회로(35)는 메모리부(60)로부터 판독되는 역치 전압 설정 데이터에 따라 설정되는 충전 과전류 검출 전압 Vdet4 이하의 전압 P-를 검지함으로써, 부하 접속 단자(6)에 흐르는 이상 전류로서 충전 과전류가 검출되었다고 하여 충전 과전류 검출 신호를 출력한다. 충전 과전류 검출 전압 Vdet4 이하의 전압 P-의 검지 및 충전 과전류 검출 신호의 출력은 기준 전압(37) 및 비교기(36)에 의해 행해진다.

충전 과전류 검출 신호를 검지한 논리 회로(44)는 메모리부(60)로부터 판독되는 지연 시간 설정 데이터에 따라 설정되는 충전 과전류 검출 지연 시간 tVdet4의 경과를 기다려, 트랜지스터(11)를 오프시키는 로우 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력하는 충전 과전류 보호 동작을 실행한다. 트랜지스터(11)가 오프가 됨으로써, 트랜지스터(12)의 온 상태 및 오프 상태에 관계없이, 이차전지(200)를 충전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.

여기서, 트랜지스터(11)가 온으로 되어 있는 상태에서, 이차전지(200)를 충전하는 충전 전류가 흐름으로써 전압 P-가 저하하는 것은 트랜지스터(11)의 온 저항에 의한 전압 저하가 생기기 때문이다.

전지 보호 제어 회로(98)는 예를 들면 이차전지(200)를 단락 전류로부터 보호하는 동작(단락 보호 동작)을 행한다. 예를 들면, 단락 검출 회로(38)는 전류 검출 단자(95)와 접지 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압 P-를 감시한다. 단락 검출 회로(38)는 메모리부(60)로부터 판독되는 역치 전압 설정 데이터에 따라 설정되는 단락 검출 전압 Vshort 이상의 전압 P-를 검지함으로써, 부하 접속 단자(5)와 부하 접속 단자(6) 사이의 단락이 검출되었다고 하여 단락 검출 신호를 출력한다. 단락 검출 전압 Vshort 이상의 전압 P-의 검지 및 단락 검출 신호의 출력은 기준 전압(40) 및 비교기(39)에 의해 행해진다.

단락 검출 신호는 지연 회로(41)에 입력되고나서 단락 검출 지연 시간 tshort의 경과 후에 지연 회로(41)로부터 출력된다. 단락 검출 지연 시간 tshort는 메모리부(60)로부터 판독되는 지연 시간 설정 데이터에 따라 설정되는 시간이다.

지연 회로(41)를 통하여 단락 검출 신호를 검지한 논리 회로(44)는 트랜지스터(12)를 오프시키는 로우 레벨의 제어 신호를 트랜지스터(12)의 게이트에 출력하는 단락 보호 동작을 실행한다. 트랜지스터(12)가 오프가 됨으로써, 트랜지스터(11)의 온 상태 및 오프 상태에 관계없이, 이차전지(200)를 방전하는 방향으로 단락 전류가 흐르는 것을 방지할 수 있다.

과충전 검출 전압 Vdet1, 과방전 검출 전압 Vdet2, 방전 과전류 검출 전압 Vdet3, 충전 과전류 검출 전압 Vdet4, 단락 검출 전압 Vshort 등의 역치 전압을 설정하기 위한 역치 전압 설정 데이터는 메모리부(60)에 미리 기입된다.

예를 들면, 설정 회로(61)는 메모리부(60)로부터 판독되어 출력된 과충전 검출 전압 Vdet1의 역치 전압 설정 데이터에 기초하여, 저항(23)의 저항값과 저항(24)의 저항값의 적어도 일방을 변경한다. 이것에 의해, 설정 회로(61)는 과충전 검출 전압 Vdet1을, 과충전 검출 전압 Vdet1의 역치 전압 설정 데이터에 의해 결정되는 전압값으로 설정할 수 있다. 또, 설정 회로(61)는 메모리부(60)로부터 판독되어 출력된 과충전 검출 전압 Vdet1의 역치 전압 조정 데이터에 기초하여, 저항(23)의 저항값과 저항(24)의 저항값의 적어도 일방을 미조정한다. 이것에 의해, 설정 회로(61)는 과충전 검출 전압 Vdet1의 역치 전압 설정 데이터에 의해 설정된 과충전 검출 전압 Vdet1을, 과충전 검출 전압 Vdet1의 역치 전압 조정 데이터에 의해 결정되는 전압값으로 조정할 수 있다. 과방전 검출 전압 Vdet2의 설정에 대해서도 마찬가지이다.

예를 들면, 설정 회로(61)는 메모리부(60)로부터 판독된 방전 과전류 검출 전압 Vdet3의 역치 전압 설정 데이터에 기초하여, 기준 전압(34)의 전압값을 변경한다. 이것에 의해, 설정 회로(61)는 방전 과전류 검출 전압 Vdet3을, 방전 과전류 검출 전압 Vdet3의 역치 전압 설정 데이터에 의해 결정되는 전압값으로 설정할 수 있다. 또, 설정 회로(61)는 메모리부(60)로부터 판독되어 출력된 방전 과전류 검출 전압 Vdet3의 역치 전압 조정 데이터에 기초하여, 기준 전압(34)의 전압값을 미조정한다. 이것에 의해, 설정 회로(61)는 방전 과전류 검출 전압 Vdet3의 역치 전압 설정 데이터에 의해 설정된 방전 과전류 검출 전압 Vdet3을, 방전 과전류 검출 전압 Vdet3의 역치 전압 조정 데이터에 의해 결정되는 전압값으로 조정할 수 있다. 충전 과전류 검출 전압 Vdet4, 단락 검출 전압 Vshort 등의 역치 전압의 설정에 대해서도 마찬가지이다.

과충전 검출 지연 시간 tVdet1, 과방전 검출 지연 시간 tVdet2, 방전 과전류 검출 지연 시간 tVdet3, 충전 과전류 검출 지연 시간 tVdet4, 단락 검출 지연 시간 tshort 등의 지연 시간을 설정하기 위한 지연 시간 설정 데이터는 메모리부(60)에 미리 기입된다.

예를 들면 도 17에 나타내는 바와 같이, 설정 회로(61)는 메모리부(60)로부터 판독되어 출력된 과충전 검출 지연 시간 tVdet1의 지연 시간 설정 데이터에 기초하여, 지연 회로(45)의 카운터(42)에 의해 생성되는 지연 시간을 선택하는 선택 회로(61b)를 가진다. 이것에 의해, 설정 회로(61)는 과충전 검출 지연 시간 tVdet1을, 과충전 검출 지연 시간 tVdet1의 지연 시간 설정 데이터에 의해 결정되는 값으로 설정할 수 있다. 따라서, 지연 회로(45)는 설정 회로(61)의 선택 회로(61b)에 의해 선택된 과충전 검출 지연 시간 tVdet1을 생성할 수 있다. 또한, 과충전 검출 지연 시간 tVdet1은 과충전이 과충전 검출 회로(22)에 의해 검출되고나서 트랜지스터(11)가 오프가 될 때까지의 지연 시간이다.

과방전 검출 지연 시간 tVdet2, 방전 과전류 검출 지연 시간 tVdet3, 충전 과전류 검출 지연 시간 tVdet4 등의 지연 시간의 설정에 대해서도 마찬가지이다.

지연 회로(45)는 카운터(42)와 발진기(43)를 가진다. 카운터(42)는 예를 들면 복수의 플립플롭이 직렬로 접속된 회로를 가지고, 복수의 상이한 지연 시간을 생성할 수 있다. 카운터(42)는 발진기(43)로부터의 클록에 따라 동작한다.

예를 들면 도 18에 나타내는 바와 같이, 설정 회로(61)는 메모리부(60)로부터 판독된 단락 검출 지연 시간 tshort의 지연 시간 설정 데이터에 따라, 지연 회로(41) 내의 1차 지연 회로(41a)의 시상수를 1차 지연 회로(41a)의 저항값의 조정에 의해 변경하는 변경 회로(61c)를 가진다. 이것에 의해, 설정 회로(61)는 단락 검출 지연 시간 tshort를, 단락 검출 지연 시간 tshort의 지연 시간 설정 데이터에 의해 결정되는 값으로 설정할 수 있다. 따라서, 지연 회로(41)는 설정 회로(61)의 변경 회로(61c)에 의해 설정된 단락 검출 지연 시간 tshort를 생성할 수 있다. 또한, 단락 검출 지연 시간 tshort는 단락이 단락 검출 회로(38)에 의해 검출되고나서 트랜지스터(12)가 오프가 될 때까지의 지연 시간이다.

이와 같이, 전지 보호 집적 회로(120)는 전원 경로(7)의 일부의 전류 경로와, 한 쌍의 트랜지스터(11, 12)와, 전지 보호 제어 회로(98)와, 메모리부(60)와, 설정 회로(61)를 내장한다. 전지 보호 집적 회로(120)는 예를 들면 이들 요소를 하나의 패키지(예를 들면, 레진 밀봉체) 내에 구비한 것이다.

도 5는 메모리부(60)의 구성의 제1예를 나타내는 도면이다. 메모리부(60)는 과충전 검출 회로(22)와, 과방전 검출 회로(27)와, 방전 과전류 검출 회로(32)와, 충전 과전류 검출 회로(35)와, 단락 검출 회로(38) 중 적어도 하나의 검출 회로의 검출 특성에 관하여, 특성 설정 데이터와 특성 조정 데이터의 적어도 일방의 데이터를 기억한다. 하나의 검출 회로의 검출 특성에는 과충전 검출 전압 Vdet1과, 과방전 검출 전압 Vdet2와, 방전 과전류 검출 전압 Vdet3과, 충전 과전류 검출 전압 Vdet4와, 단락 검출 전압 Vshort 중 적어도 하나의 검출 전압(검출용 역치 전압)이 포함된다.

메모리부(60)는 한 쌍의 메모리 셀(64, 65)과, 메모리 회로(66)를 가진다. 또한, 도 5에 나타내는 메모리부(60)는 특성 설정 데이터 등의 데이터의 1비트분을 기억하는 회로이며, 필요한 비트수분의 메모리부(60)가 전지 보호 집적 회로(120)에 복수 탑재된다. 메모리부(60)는 한 쌍의 메모리 셀(64, 65)과 메모리 회로(66)의 세트를, 특성 설정 데이터와 특성 조정 데이터의 적어도 일방의 데이터의 비트수분 이상 가진다.

한 쌍의 메모리 셀(64, 65)은 1비트를 상보적으로 기억하는 불휘발성의 메모리 소자이다. 즉, 제1 메모리 셀(64)과 제2 메모리 셀(65)은 서로 반전된 값을 유지하고, 예를 들면, 제1 메모리 셀(64)이 「0」을 유지하고 있는 경우, 제2 메모리 셀(65)은 「1」을 유지하고 있다.

메모리부(60)는 데이터를 정적으로 (스태틱하게) 출력시키는 메모리 셀을 선택하는 한 쌍의 선택 트랜지스터(62, 63)를 가져도 된다. 제1 선택 트랜지스터(62)는 제1 메모리 셀(64)과 메모리 전원 사이에 직렬로 접속되고, 제2 선택 트랜지스터(63)는 제2 메모리 셀(65)과 메모리 전원 사이에 직렬로 접속된다. 한 쌍의 선택 트랜지스터(62, 63)는 모두 P 채널형의 MOSFET(PMOS 트랜지스터)이다.

제1 선택 트랜지스터(62)는 게이트 제어 신호가 온(액티브 레벨)일 때 온으로 하고, 제1 메모리 셀(64)에 기억된 데이터를 출력 노드 B에 정적으로 출력하는 것을 허가한다. 한편, 제1 선택 트랜지스터(62)는 게이트 제어 신호가 오프(비액티브 레벨)일 때 오프로 하고, 제1 메모리 셀(64)에 기억된 데이터를 출력 노드 B에 출력하는 것을 금지한다.

제2 선택 트랜지스터(63)는 게이트 제어 신호가 온(액티브 레벨)일 때 온으로 하고, 제2 메모리 셀(65)에 기억된 데이터를 출력 노드 A에 정적으로 출력하는 것을 허가한다. 한편, 제2 선택 트랜지스터(63)는 게이트 제어 신호가 오프(비액티브 레벨)일 때 오프로 하고, 제2 메모리 셀(65)에 기억된 데이터를 출력 노드 A에 출력하는 것을 금지한다.

도 5의 경우, 게이트 제어 신호가 온이라는 것은 게이트 제어 신호의 레벨이 로우 레벨인 것을 의미하고, 게이트 제어 신호가 오프라는 것은 게이트 제어 신호의 레벨이 하이 레벨인 것을 의미한다.

이러한 선택 트랜지스터를 설치함으로써, 데이터를 정적으로 출력시키는 메모리 셀을 제어 게이트 신호에 따라서 선택할 수 있다.

게이트 제어 신호는 메모리부(60)의 외부 회로로부터 공급되는 신호이다. 게이트 제어 신호는 데이터를 메모리 셀에 기입할 때에 온이 되고, 기입 후 데이터를 메모리 셀로부터 정적으로 출력시키기 위해서 상시 온에 고정된다.

메모리 회로(66)는 한 쌍의 메모리 셀(64, 65)의 출력 노드 A, B에 크로스 커플로 접속되는 휘발성의 메모리 회로의 일례이다. 메모리 회로(66)는 전지 보호 집적 회로(120)의 전원 단자(91)의 전원 전압 VDD(도 4 참조)의 상승에 따라, 특성 설정 데이터와 특성 조정 데이터의 적어도 일방의 데이터분의 한 쌍의 메모리 셀(64, 65)에 기억된 데이터를 출력 노드 A, B에 정적으로(즉, 상시 판독 가능하게) 출력한다. 도 5의 경우, 메모리 회로(66)는 예를 들면 전지 보호 집적 회로(120)의 전원 전압 VDD의 상승 이후에, 한 쌍의 메모리 셀(64, 65) 중 일방의 제2 메모리 셀(65)에 기억된 데이터를 설정 회로(61)에 정적으로 출력한다.

메모리 회로(66)에 공급되는 메모리 전원의 전압은 전원 단자(91)의 전원 전압 VDD의 상승에 따라 상승하고, 예를 들면, 전원 전압 VDD가 레귤레이터에 의해 강압된 레귤레이트 전압이다. 메모리 전원의 전압은 전원 전압 VDD와 동일해도 된다.

도 5에는 메모리 회로(66)가 크로스 래치 회로인 경우가 예시되어 있다. 크로스 래치 회로는 예를 들면 서로 크로스로 접속된 제1 도전형 제1 MOS 트랜지스터와 제1 도전형 제2 MOS트랜지스터를 포함하는 회로이다. 도 5의 크로스 래치 회로는 제1 NMOS 트랜지스터(68)와 제2 NMOS 트랜지스터(70)를 크로스로 접속한 회로를 포함한다. NMOS 트랜지스터는 N 채널형의 MOSFET를 의미한다.

제1 NMOS 트랜지스터(68)는 제1 메모리 셀(64)과 접지(VSS) 사이에 직렬로 접속되고, 제2 NMOS 트랜지스터(70)는 제2 메모리 셀(65)과 접지(VSS) 사이에 직렬로 접속된다. 제1 NMOS 트랜지스터(68)의 게이트는 제2 메모리 셀(65)의 드레인과 제2 NMOS 트랜지스터(70)의 드레인 사이의 출력 노드 A에 접속된다. 제2 NMOS 트랜지스터(70)의 게이트는 제1 메모리 셀(64)의 드레인과 제1 NMOS 트랜지스터(68)의 드레인 사이의 출력 노드 B에 접속된다.

메모리부(60)는 제1 메모리 셀(64)과 제1 NMOS 트랜지스터(68) 사이에 직렬로 접속되는 제1 기동 트랜지스터(67)와, 제2 메모리 셀(65)과 제2 NMOS 트랜지스터(70) 사이에 직렬로 접속되는 제2 기동 트랜지스터(69)를 구비해도 된다. 제1 기동 트랜지스터(67) 및 제2 기동 트랜지스터(69)는 예를 들면 NMOS 트랜지스터이다.

제1 기동 트랜지스터(67) 및 제2 기동 트랜지스터(69)는 기동 신호 CROSS_SW가 온(액티브 레벨)일 때 온으로 하고, 메모리 회로(66)의 래치 기능을 유효화한다. 한편, 제1 기동 트랜지스터(67) 및 제2 기동 트랜지스터(69)는 기동 신호 CROSS_SW가 오프(비액티브 레벨)일 때 오프로 하고, 메모리 회로(66)의 래치 기능을 무효화한다. 도 5의 경우, 기동 신호 CROSS_SW가 온이라는 것은 기동 신호 CROSS_SW의 레벨이 하이 레벨인 것을 의미하고, 기동 신호 CROSS_SW가 오프라는 것은 기동 신호 CROSS_SW의 레벨이 로우 레벨인 것을 의미한다.

기동 신호 CROSS_SW는 메모리부(60)의 외부 회로로부터 공급되는 신호이다. 기동 신호 CROSS_SW는 한 쌍의 메모리 셀(64, 65)로의 데이터의 기입이 완료한 후에 오프로부터 온으로 바뀐다. 기동 신호 CROSS_SW의 온에 의해 메모리 회로(66)의 래치 기능이 유효가 되므로, 메모리 회로(66)는 한 쌍의 메모리 셀(64, 65)에 기입된 데이터를 유지(래치)한다.

이러한 크로스 구성에 의해, 한 쌍의 메모리 셀(64, 65)로의 데이터의 기입이 한번 완료하면, 한 쌍의 메모리 셀(64, 65)로부터의 데이터의 판독용의 제어 신호를 사용하지 않아도, 한 쌍의 메모리 셀(64, 65)의 데이터가 정적으로 출력 가능하게 된다.

메모리부(60)는 이와 같이 데이터를 상보적으로 기억하는 불휘발성의 한 쌍의 메모리 셀(64, 65)과, 한 쌍의 메모리 셀(64, 65)의 출력에 크로스 커플로 접속되는 휘발성의 메모리 회로(66)를 가지는 구성을 구비한다. 이러한 구성에 의하면, 한 쌍의 메모리 셀(64, 65)에 서로 반전된 값을 기입해둠으로써, 메모리 전원의 시동에 따라, 한 쌍의 메모리 셀(64, 65)에 기억된 데이터는 메모리 회로(66)에 의해 즉시 래치된다. 따라서, 도 6과 같이, 메모리 전원의 시동과 거의 동시에, 한 쌍의 메모리 셀(64, 65)로부터 출력되는 데이터가 하이 레벨인지 레벨인지를 신속하게 확정 가능하다. 그리고, 메모리 회로(66)에 의해 래치된 데이터는 상시 출력되어 있게 되므로, 데이터의 상시 판독이 가능하게 된다.

도 7은 메모리부(60)의 동작의 일례를 나타내는 도면이다. 제1 메모리 셀(64)이 오프 상태(데이터 미기입 상태)이고 제2 메모리 셀(65)이 온 상태(데이터 기입 상태)일 때의 회로 동작예를 설명한다.

출력 노드 A는 제2 메모리 셀(65)이 온이므로, 메모리 전원과 동일한 하이 레벨의 데이터가 출력된다. 또, 출력 노드 A의 전위가 게이트에 입력되어 있는 제1 NMOS 트랜지스터(68)도 온이 된다. 제1 NMOS 트랜지스터(68)의 온 및 제1 메모리 셀(64)의 오프에 의해, 출력 노드 B는 로우 레벨(접지 레벨:0V)이 된다. 출력 노드 B의 전위가 게이트에 입력되어 있는 제2 NMOS 트랜지스터(70)는 오프가 된다.

즉, 메모리 전원의 시동 직후에서도, 제1 NMOS 트랜지스터(68)가 온이라도 제1 메모리 셀(64)이 오프이며, 제2 메모리 셀(65)이 온이라도 제2 NMOS 트랜지스터(70)가 오프이므로, 메모리부(60)에 흐르는 관통 전류를 억제 가능하다.

또, 본 구성에 의해, 메모리 셀의 데이터를 상시 계속해서 출력할 수 있는 스태틱 동작을 실현할 수 있다. 또, 전원의 시동시에도 메모리 셀의 데이터 및 메모리부(60)의 출력 데이터를 안정적으로 판독하는 것이 가능하게 된다.

또, 본 회로는 메모리 셀과 직렬로 접속된 트랜지스터에 의해, 스태틱 래치를 실현하고 있으므로, 종래의 래치 회로나 판독용의 제어 신호를 필요로 하지 않고, 전원의 시동 직후에도 안정적인 메모리 데이터를 그대로 설정 회로(61)로 사용할 수 있다. 따라서, 데이터를 판독할 때마다 발생하는 전류를 없앨 수 있다. 또, 정상적으로 판독 제어를 하는 클록 회로 등의 추가가 불필요하게 되어, 사용상 편의의 향상, 소비 전류 및 칩 사이즈의 저감을 실현할 수 있다.

도 8은 메모리부(60)의 구성의 제2예를 나타내는 도면이다. 제1예와 마찬가지의 구성에 대해서는, 제1예의 상기 서술한 설명을 원용한다. 도 8의 메모리 회로(71)는 도 7의 구성에 대하여 한 쌍의 PMOS 트랜지스터를 추가한 구성(즉, CMOS(Complementary MOS) 구성)을 포함하는 회로이다.

래치 회로를 CMOS 구성으로 함으로써, 데이터의 래치 상태에 맞추어 미기입측의 메모리 셀 회로의 전원 라인을 차단 제어하여, 불필요한 리크 전류의 발생 방지, 미기입 메모리 셀의 스트레스 회피가 가능하다.

메모리 회로(71)는 제1 PMOS 트랜지스터 Q1와 제1 NMOS 트랜지스터 Q3에 의해 구성되는 제1 CMOS 인버터와, 제2 PMOS 트랜지스터 Q2와 제2 NMOS 트랜지스터 Q4에 의해 구성되는 제2 CMOS 인버터를 포함하는 회로이다. 메모리 회로(71)는 제1 CMOS 인버터와 제2 CMOS 인버터에 의해 래치 회로가 구성된다.

제1 NMOS 트랜지스터 Q3는 제1 도전형 제1 MOS 트랜지스터의 일례이며, 제1 PMOS 트랜지스터 Q1는 제2 도통형 제1 MOS 트랜지스터의 일례이며, 제2 NMOS 트랜지스터 Q4는 제1 도전형 제2 MOS 트랜지스터의 일례이며, 제2 PMOS 트랜지스터 Q2는 제2 도통형 제2 MOS 트랜지스터의 일례이다.

제1 PMOS 트랜지스터 Q1는 제1 NMOS 트랜지스터 Q3와 한 쌍의 메모리 셀(64, 65) 중 일방의 메모리 셀(64)과의 사이에 직렬로 삽입되어 접속되어 있다. 한편, 제2 PMOS 트랜지스터 Q2는 제2 NMOS 트랜지스터 Q4와 한 쌍의 메모리 셀(64, 65) 중 타방의 메모리 셀(65)과의 사이에 직렬로 삽입되어 접속되어 있다.

한 쌍의 메모리 셀(64, 65)로부터의 데이터가 판독될 때, 게이트 제어 신호 및 기동 신호 CROSS_SW는 함께 온 상태이다. 이 상태에서 메모리 전원이 시동할 때의 도 8의 메모리부(60)의 동작을 도 9 및 도 10을 참조하여 설명한다.

도 9는 도 8의 형태의 메모리부(60)를 모델화한 회로의 일례를 나타내는 도면이다. 도 10은 도 8의 형태의 메모리부(60)의 동작의 일례를 나타내는 도면이다. 제1 메모리 셀(64)이 온 상태(데이터 기입 상태)이며 제2 메모리 셀(65)이 오프 상태(데이터 미기입 상태)일 때의 회로 동작예를 설명한다.

기간 T1에 있어서, 제2 메모리 셀(65)이 오프이기 때문에, 노드 G4, G1의 전위는 부정값(거의 제로)이다. 따라서, 제1 PMOS 트랜지스터 Q1의 게이트-소스간 전압(G3-G1)은 제1 PMOS 트랜지스터 Q1의 역치 |Vthp(Q1)| 이상이기 때문에, 제1 PMOS 트랜지스터 Q1는 온이 된다.

한편, 기간 T1에 있어서, 제2 메모리 셀(65)이 오프이기 때문에, 노드 G4(제2 PMOS 트랜지스터 Q2의 소스 전위)가 부정값(거의 제로)이다. 따라서, 제2 PMOS 트랜지스터 Q2의 게이트-소스간 전압(G4-G2)은 제2 PMOS 트랜지스터 Q2의 역치 |Vthp(Q2)| 미만이기 때문에, 제2 PMOS 트랜지스터 Q2는 오프인 그대로이다.

제1 PMOS 트랜지스터 Q1이 온이 됨으로써, 노드 G2의 전위가 메모리 전원과 동일한 하이 레벨로 변화한다(기간 T2). 노드 G2의 전위가 상승하면, 제2 NMOS 트랜지스터 Q4가 온이 되고, 노드 G1의 전위가 로우 레벨(접지 레벨)로 변화한다(기간 T2). 이 상태에서 회로가 계속적으로 안정된다(기간 T3).

이와 같이, 본 구성에 의하면, 판독용의 제어 클록 등이 없어도, 메모리 전원과 대략 동시에 데이터 출력을 확정할 수 있다.

도 11은 메모리부(60)의 구성의 제3예를 나타내는 도면이다. 제1예 및 제2예와 마찬가지의 구성에 대해서는, 제1예 및 제2예의 상기 서술한 설명을 원용한다. 도 11의 메모리 회로(72)는 도 8의 구성에 대하여, 한 쌍의 메모리 셀(64, 65) 및 한 쌍의 선택 트랜지스터(62, 63)의 하나를 변경한 것이다.

제1 PMOS 트랜지스터 Q1은 메모리 전원과 한 쌍의 메모리 셀(64, 65) 중 일방의 메모리 셀(64)과의 사이에 직렬로 삽입되어 접속되어 있다. 한편, 제2 PMOS 트랜지스터 Q2는 메모리 전원과 한 쌍의 메모리 셀(64, 65) 중 타방의 메모리 셀(65)과의 사이에 직렬로 삽입되어 접속되어 있다.

한 쌍의 메모리 셀(64, 65)로부터의 데이터가 판독될 때, 게이트 제어 신호 및 기동 신호 CROSS_SW는 함께 온 상태이다. 이 상태에서 메모리 전원이 시동될 때의 도 11의 메모리부(60)의 동작을 도 12 및 도 13을 참조하여 설명한다.

도 12는 도 11의 형태의 메모리부(60)를 모델화한 회로의 일례를 나타내는 도면이다. 도 13은 도 11의 형태의 메모리부(60)의 동작의 일례를 나타내는 도면이다. 제1 메모리 셀(64)이 온 상태(데이터 기입 상태)이며 제2 메모리 셀(65)이 오프 상태(데이터 미기입 상태)일 때의 회로 동작예를 설명한다.

기간 T11에 있어서, 제2 메모리 셀(65)이 오프이기 때문에, 메모리 전원과 동일한 하이 레벨이 출력되지 않으므로, 노드 G1(제1 PMOS 트랜지스터 Q1의 게이트 전위)의 초기 상태는 로우 레벨을 유지한다. 따라서, 제1 PMOS 트랜지스터 Q1의 게이트-소스간 전압은 제1 PMOS 트랜지스터 Q1의 역치 |Vthp(Q1)| 이상이기 때문에, 제1 PMOS 트랜지스터 Q1은 온이 된다.

제1 PMOS 트랜지스터 Q1이 온이 됨으로써, 노드 G2의 전위가 부정값으로부터 메모리 전원과 동일한 하이 레벨로 변화한다(기간 T12). 노드 G2의 전위가 상승하면, 제2 NMOS 트랜지스터 Q4가 온이 됨으로써, 노드 G1의 전위는 로우 레벨(접지 레벨)로 변화한다(기간 T2). 이 상태에서 회로가 계속적으로 안정된다(기간 T13).

이와 같이, 본 구성에 의하면, 판독용의 제어 클록 등이 없어도, 메모리 전원과 거의 동시에 데이터 출력을 확정할 수 있다.

도 14는 한 쌍의 메모리 셀(64, 65)에 기입된 데이터를 보호하는 데이터 보호 회로(80)의 일례를 나타내는 도면이다. 메모리부(60)는 기입 데이터 생성 회로(86)와, 데이터 보호 회로(80)와, 로직 회로(85)를 구비해도 된다. 데이터 보호 회로(80)는 기입 데이터 생성 회로(86)가 한 쌍의 메모리 셀(64, 65)에 데이터를 기입한 후, 한 쌍의 메모리 셀(64, 65)의 데이터 기입을 금지하는 기입 금지 회로의 일례이다. 다음에, 도 14 및 도 15를 참조하여, 데이터 기입의 금지 동작의 일례에 대해서 설명한다.

한 쌍의 메모리 셀(64, 65)로의 데이터의 기입 기간에서는, 기입 데이터 생성 회로(86)는 기입 데이터 Wa, Wb를 출력하고, 로직 회로(85)는 한 쌍의 메모리 셀(64, 65)로의 데이터의 기입을 허가하는 기입 허가 신호를 유효화한다. 기입 허가 신호의 유효화에 의해, 한 쌍의 스위치(87, 88)가 온이 된다. 이것에 의해, 기입 데이터 Wa는 제1 메모리 셀(64)에 기입되고, 기입 데이터 Wb는 제2 메모리 셀(65)에 기입된다.

기입 데이터는 기입 데이터 생성 회로(86)에 의해 제어되고 기입이 행해진다. 기입 데이터 생성 회로(86)는 데이터 출력을 하이 레벨로 설정할 때의 메모리의 기입을 행하는 경우, 데이터 Wa를 하이 레벨, 데이터 Wb를 로우 레벨으로 한다. 이것에 의해, 메모리 셀(65)이 온이 된다. 한편, 기입 데이터 생성 회로(86)는 데이터 출력을 로우 레벨로 설정할 때의 메모리의 기입을 행하는 경우, 데이터 Wa를 로우 레벨, 데이터 Wb를 하이 레벨로 한다. 이것에 의해, 메모리 셀(64)이 온이 된다. 이 때문에, 한 쌍의 메모리 셀(64, 65)에 기입되는 데이터의 레벨은 반드시 반전한다. 이 상태에서는 데이터 보호 회로(80)는 비활성 상태, 기입 허가 신호는 액티브 상태이며, 메모리 셀은 기입 가능 상태이다.

다음에 기입 데이터 생성 회로(86)가 메모리 셀에 대하여 기입 완료 후, 데이터 보호 회로용 게이트 제어 신호가 유효가 되어 트랜지스터(81)가 온이 된다. 또한 로직 회로(85)는 데이터 보호 회로용 기입 허가 신호를 유효화함으로써, 트랜지스터(84)는 온이 된다. 이것에 의해, 보호 비트의 메모리(82)는 기입 가능하게 된다.

보호 비트의 메모리(82)가 기입되면, 데이터 보호 신호는 메모리 전원의 레벨이 출력되어, 보호 동작이 유효하게 되고, 로직 회로(85)는 한 쌍의 스위치(87, 88)를 오프에 고정함으로써, 모든 데이터 메모리의 기입 허가 신호를 무효로 한다. 따라서, 데이터용 메모리의 재기입이나 오기입을 방지할 수 있고, 데이터 메모리 정보의 보호에 효과가 있다.

메모리 셀로의 기입은 PMOS 트랜지스터의 소스에 고전압을 인가하고, 전하를 접지로 도출함으로써 행해진다. 그 때문에, 메모리 셀로부터 접지에 연결되는 경로, 예를 들면 한 쌍의 스위치(87, 88)의 경로가 없어지면, 메모리 셀에 데이터를 기입할 수 없게 된다. 따라서, 한 쌍의 메모리 셀(64, 65)로의 데이터의 오기입을 방지할 수 있다.

이상, 전지 보호 집적 회로를 실시형태에 의해 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 다른 실시형태의 일부 또는 전부의 조합이나 치환 등의 각종 변형 및 개량이 본 발명의 범위 내에서 가능하다.

예를 들면, 데이터를 정적으로 출력시키는 메모리 셀을 선택하는 선택 트랜지스터는 메모리 셀과 접지 사이에 위치해도 된다. 예를 들면, 도 5에 있어서, 제1 선택 트랜지스터(62)는 제1 메모리 셀(64)과 출력 노드 B 사이에 직렬로 접속되어 되고, 제2 선택 트랜지스터(63)는 제2 메모리 셀(65)과 출력 노드 A 사이에 직렬로 접속되어도 된다.

21…이상 검출 회로 22…과충전 검출 회로
27…과방전 검출 회로 32…방전 과전류 검출 회로
35…충전 과전류 검출 회로 38…단락 검출 회로
41, 45…지연 회로 44…논리 회로
60…메모리부 61…설정 회로
62, 63…선택 트랜지스터 64, 65…메모리 셀
66…메모리 회로 80…데이터 보호 회로
98…전지 보호 제어 회로 100…전지 팩
110…전지 보호 장치 120…전지 보호 집적 회로
200…이차전지

Claims

이차전지의 과충전을 검출하는 과충전 검출 회로와,
상기 이차전지의 과방전을 검출하는 과방전 검출 회로;
상기 이차전지의 과전류를 검출하는 과전류 검출 회로;
상기 과충전과 상기 과방전과 상기 과전류의 적어도 하나의 이상이 검출된 경우, 상기 이차전지의 충방전을 제어함으로써, 상기 이차전지를 보호하는 제어 회로; 및
상기 이상이 검출되고나서 상기 이차전지의 충방전을 제어할 때까지의 지연 시간을 생성하는 지연 회로;를 구비하는 전지 보호 집적 회로로서,
상기 전지 보호 집적 회로의 회로 특성을 설정하기 위한 특성 설정 데이터와, 상기 전지 보호 집적 회로의 회로 특성에 대한 개체차를 조정하기 위한 특성 조정 데이터의 양 데이터를 기억하는 메모리부와,
상기 메모리부로부터 출력된 상기 양 데이터에 기초하여, 상기 회로 특성을 설정하고, 상기 개체차를 조정하는 설정 회로를 가지고,
상기 메모리부는,
1비트를 상보적으로 기억하는 불휘발성의 한 쌍의 메모리 셀과, 상기 한 쌍의 메모리 셀의 출력에 크로스 커플로 접속되는 휘발성의 메모리 회로의 세트를, 상기 양 데이터의 비트수 만큼 이상을 가지고,
상기 메모리 회로는 상기 전지 보호 집적 회로의 전원의 시동에 따라, 상기 양 데이터분의 상기 메모리 셀에 기억된 데이터를 상기 설정 회로에 정적으로 출력하는 것을 특징으로 하는 전지 보호 집적 회로.
이차전지의 과충전을 검출하는 과충전 검출 회로;
상기 이차전지의 과방전을 검출하는 과방전 검출 회로;
상기 이차전지의 과전류를 검출하는 과전류 검출 회로;
상기 과충전과 상기 과방전과 상기 과전류의 적어도 하나의 이상이 검출된 경우, 상기 이차전지의 충방전을 제어함으로써, 상기 이차전지를 보호하는 제어 회로; 및
상기 이상이 검출되고나서 상기 이차전지의 충방전을 제어할 때까지의 지연 시간을 생성하는 지연 회로;를 구비하는 전지 보호 집적 회로로서,
상기 전지 보호 집적 회로의 회로 특성을 설정하기 위한 특성 설정 데이터와, 상기 전지 보호 집적 회로의 회로 특성에 대한 개체차를 조정하기 위한 특성 조정 데이터의 적어도 일방의 데이터를 기억하는 메모리부와,
상기 메모리부로부터 출력된 상기 일방의 데이터에 기초하여, 상기 회로 특성을 설정 또는 상기 개체차를 조정하는 설정 회로를 가지고,
상기 메모리부는,
1비트를 상보적으로 기억하는 불휘발성의 한 쌍의 메모리 셀과, 상기 한 쌍의 메모리 셀의 출력에 크로스 커플로 접속되는 휘발성의 메모리 회로의 세트를, 상기 일방의 데이터의 비트수 만큼 이상을 가지고,
상기 메모리 회로는 상기 전지 보호 집적 회로의 전원의 시동에 따라, 상기 일방의 데이터분의 상기 메모리 셀에 기억된 데이터를 상기 설정 회로에 정적으로 출력하는 것을 특징으로 하는 전지 보호 집적 회로.
제 1 항 또는 제 2 항에 있어서, 상기 회로 특성에는 상기 과충전의 검출용 역치 전압과, 상기 과방전의 검출용 역치 전압과, 상기 과전류의 검출용 역치 전압과, 상기 지연 시간 중 적어도 하나의 특성이 포함되는 것을 특징으로 하는 전지 보호 집적 회로.
제 1 항 또는 제 2 항에 있어서, 상기 메모리 셀과 메모리 전원 또는 접지 사이에, 데이터를 정적으로 출력시키는 메모리 셀을 선택하는 선택 트랜지스터를 가지는 것을 특징으로 하는 전지 보호 집적 회로.
제 4 항에 있어서, 상기 선택 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 전지 보호 집적 회로.
제 1 항 또는 제 2 항에 있어서, 상기 메모리 회로는 크로스 래치 회로인 것을 특징으로 하는 전지 보호 집적 회로.
제 6 항에 있어서, 상기 크로스 래치 회로는 서로 크로스로 접속된 제1 도전형 제1 MOS 트랜지스터와 제1 도전형 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 전지 보호 집적 회로.
제 7 항에 있어서, 상기 크로스 래치 회로는 상기 제1 도전형 제1 MOS 트랜지스터와 상기 한 쌍의 메모리 셀 중 일방의 메모리 셀과의 사이에 삽입되고, 제어 단자가 상기 제1 도전형 제1 MOS 트랜지스터의 제어 단자에 접속된 제2 도전형 제1 MOS 트랜지스터와, 상기 제1 도전형 제2 MOS 트랜지스터와 상기 한 쌍의 메모리 셀 중 타방의 메모리 셀과의 사이에 삽입되고, 제어 단자가 상기 제1 도전형 제2 MOS 트랜지스터의 제어 단자에 접속된 제2 도전형 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 전지 보호 집적 회로.
제 7 항에 있어서, 상기 크로스 래치 회로는 메모리 전원과 상기 한 쌍의 메모리 셀 중 일방의 메모리 셀과의 사이에 삽입되고, 제어 단자가 상기 제1 도전형 제1 MOS 트랜지스터의 제어 단자에 접속된 제2 도전형 제1 MOS 트랜지스터와, 메모리 전원과 상기 한 쌍의 메모리 셀 중 타방의 메모리 셀과의 사이에 삽입되고, 제어 단자가 상기 제1 도전형 제2 MOS 트랜지스터의 제어 단자에 접속된 제2 도전형 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 전지 보호 집적 회로.
제 1 항 또는 제 2 항에 있어서, 상기 한 쌍의 메모리 셀의 기입을 금지하는 기입 금지 회로를 구비하는 것을 특징으로 하는 전지 보호 집적 회로.
이차전지의 과충전과 상기 이차전지의 과방전과 상기 이차전지의 과전류의 적어도 하나의 이상이 검출되고나서, 지연 시간의 경과를 기다려, 상기 이차전지의 충방전을 제어함으로써, 상기 이차전지를 보호하는 전지 보호 집적 회로에 있어서,
상기 전지 보호 집적 회로의 회로 특성을 설정하기 위한 특성 설정 데이터와, 상기 전지 보호 집적 회로의 회로 특성에 대한 개체차를 조정하기 위한 특성 조정 데이터의 적어도 일방의 데이터가 메모리부로부터 출력됨으로써, 상기 회로 특성의 설정 또는 상기 개체차의 조정을 설정 회로에 의해 행하는 방법으로서,
상기 메모리부는,
1비트를 상보적으로 기억하는 불휘발성의 한 쌍의 메모리 셀과, 상기 한 쌍의 메모리 셀의 출력에 크로스 커플로 접속되는 휘발성의 메모리 회로의 세트를, 상기 일방의 데이터의 비트수 만큼 이상을 가지는 것이며,
상기 전지 보호 집적 회로의 전원의 시동에 따라, 상기 일방의 데이터분의 상기 메모리 셀에 기억된 데이터를 상기 설정 회로에 정적으로 출력하는 것을 특징으로 하는 회로 특성 설정 방법.