KR100386082B1 - 셀 플레이트 전압 생성 회로 - Google Patents

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Abstract

본 발명은 셀 플레이트 전압 생성 회로에 관한 것으로 특히, 복수의 매트(Mat)중 임의의 매트에 대한 매트 선택 신호를 생성하고 그 매트 선택 신호에 따라 해당 매트의 셀 플레이트 전압을 생성하도록 함에 목적이 있다. 이러한 목적의 본 발명은 파워 온신호(PUPB)와 각각의 매트 선택신호(MSBi, i=0∼3)를 연산하여 각기 셀 플레이트 전압(, i=0∼3)을 출력하는 4개의 셀 플레이트 전압 생성 보드(210∼240)를 구비하고 상기 4개의 셀 플레이트 전압 생성 보드(210∼240)중 하나의 보드에서만 셀 플레이트 전압을 생성하도록 구성함에 있어서, 상기 셀 플레이트 전압 생성 보드(210∼240)는 셀 플레이트 전압(

Description

셀 플레이트 전압 생성 회로{CELL PLATE VOLTAGE GENERATION CIRCUIT}
본 발명은 반도체 메모리에 관한 것으로 특히, 셀 플레이트 전압 생성 회로에 관한 것이다.
도1은 종래 기술의 회로도로서 이에 도시된 바와 같이, 일측 단자에 전압(Vcc)이 인가된 저항(R1)의 타측 단자를 엔모스 트랜지스터(QN1)의 게이트 및 드레인과 드레인에 전압(Vcc)이 인가된 엔모스 트랜지스터(QN2)의 게이트에 공통 접속하고 상기 엔모스 트랜지스터(QN1)의 소스가 소스 및 바이어스 단자에 접속된 피모스 트래지스터(QP1)의 게이트 및 드레인을 저항(R2)을 통해 접지함과 아울러 드레인이 접지된 피모스 트랜지스터(QP2)의 게이트에 접속하며 상기 엔모스 트랜지스터(QN2)의 소스와 바이어스 단자에 전압(Vcc)이 인가된 상기 피모스 트랜지스터(QP2)의 소스를 공통 접속하여 그 공통 접속점에서 셀 플레이트 전압()이 출력되도록 구성된다.
상기 저항(R1)(T2)과 모스 트랜지스터(QN1)(QP1)는 바이어스 회로를 구성하게 된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
바이어스 단의 저항(R1)이 충분히 크다면 노드(N2)의 전압은 Vcc/2로 되기 때문에 트랜지스터(QN1)(QP1)의 문턱 전압이일 경우 노드(N1)(N3)의 전압은 각각,로 된다.
이에 따라, 노드(N1)(N3)의 전압이 게이트에 각기 인가되는 엔모스 트랜지스터(QN2)와 피모스 트랜지스터(QP2)의 소스 공통 접속점에서 출력되는 셀 플레이트 전압()은 Vcc/2가 된다.
이때, 2개의 출력 트랜지스터(QN2)(QP2)의 게이트-소스간 전압()은로 되어 있어 충분히 온(ON)이 되기 직전의 상태이므로 미량의 관통 전류만 흐르게 된다.
따라서, 출력 전압이 초기에 Vcc/2로 있다가 외부 조건에 따라 조금 변동한다면 출력단의 트랜지스터(QN2)(QP2)중 하나는 충분히 온(ON)되고 다른 하나는 오프(OFF)되어 셀 플레이트 전압()을 신속히 원래의 Vcc/2로 원상 회복시킨다.
상기에서 셀 플레이트 전압이란 Vcc/2의 레벨값을 가지는 메모리 셀 캐패시터 전극의 전압으로 신호 전하량을 결정하거나 비트 라인의 프리챠지 전압에 이용되어 신호 검출의 기준이 되는 전압이다.
그런데, 현재 메모리 용량이 대용량화되어감에 따라 셀 플레이트 전압의 캐패시터 값도 커지고 있다.
따라서, 종래에는 메모리 소자가 외부 부하(load)의 시간 변화를 만족시키는 응답 특성이 나빠지는데, 전원 전압 인가시와 같이 큰 부하일 경우 안정된 셀 플레이트 전압으로 충전하기 까지 오랜 시간이 소요되는 문제점이 있다.
특히, 디램(DRAM)의 경우 동작시 부하의 급격한 변동 또는 전원 전압(Vcc)의 변화에 대하여 빠른 반응을 보이지 못하는 문제점이 있다.
따라서, 대용량의 메모리 소자는 외부 전원 전압의 변동이나 부하 변동 등에 대해 신속한 응답 특성을 필요로 한다.
이에, 본 발명은 종래의 문제점을 개선하기 위하여 복수의 매트(Mat)중 임의의 매트에 대한 매트 선택 신호를 생성하고 그 매트 선택 신호에 따라 해당 매트의 셀 플레이트 전압을 생성하도록 창안한 셀 플레이트 전압 생성 회로를 제공함에 목적이 있다.
도1은 종래 기술의 회로도.
도2는 본 발명의 실시예에서의 회로도.
* 도면의 주요부분에 대한 부호 설명 *
210∼240 : 셀 플레이트 전압 생성 보드
211 : 신호 연산부 212 : 셀 플레이트 전압 생성부
본 발명은 상기의 목적을 달성하기 위하여 셀 플레이트 전압을 생성하기 위한 복수의 셀 플레이트 전압 생성부와, 상기 복수의 셀 플레이트 전압 생성부에 각기 연결되어 파워 온신호와 매트 선택신호를 각기 연산하기 위한 복수의 신호 연산부와, 파워 온 여부를 점검하여 그에 따른 파워 온신호를 출력하기 위한 파워 점검부와, 상기 복수의 셀 플레이트 전압 생성부중 하나를 동작시키기 위한 매트 선택 신호를 생성하기 위한 선택신호 발생부를 구비하여 구성함을 특징으로 한다.
상기 복수의 신호 연산부는 매트 선택신호(MSB)를 반전하기 위한 인버터와, 파워 온신호와 상기 인버터에서의 출력신호를 노아링하는 노아 게이트로 각기 구성함을 특징으로 한다.
상기 복수의 셀 플레이트 전압 생성부는 소스에 전압(Vcc)이 인가된 제3 피모스 트랜지스터의 게이트에 신호 연산부의 출력 신호를 인가하여 상기 제3 피모스 트랜지스터의 드레인을 제1 저항의 일측 단자와 제2 엔모스 트랜지스터의 드레인에 공통접속하고 상기 신호 연산부의 출력 신호를 반전하는 인버터의 출력 신호가 게이트에 인가된 제3 엔모스 트랜지스터의 소스를 접지하며 상기 제1 저항의 타측 단자를 제1 엔모스 트랜지스터의 게이트 및 드레인과 상기 제2 엔모스 트랜지스터의 게이트에 공통 접속하고 상기 제1 엔모스 트랜지스터의 소스가 소스 및 바이어스 단자에 접속된 제1 피모스 트래지스터의 게이트 및 드레인을 제2 저항의 일측 단자와 전원 전압이 바이어스 단자에 인가된 제2 피모스 트랜지스터의 게이트에 접속하며 상기 제2 저항의 타측 단자를 상기 제3 엔모스 트랜지스터의 드레인과 상기 제2 피모스 트랜지스터의 드레인에 공통 접속하고 상기 제2 엔모스 트랜지스터와 제2 피모스 트랜지스터의 소스를 공통 접속하여 그 공통 접속점에서 셀 플레이트 전압을 출력하도록 각기 구성함을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도2는 본 발명의 실시예를 위한 셀 플레이트 전압 발생 회로의 블럭도로서 이에 도시한 바와 같이, 파워 점검부(도면 미도시)에서의 파워 온신호(PUPB)와 선택신호 발생부(도면 미도시)에서의 각각의 매트 선택신호(MSBi, i=0∼3)를 연산하여 각기 셀 플레이트 전압(, i=0∼3)을 출력하는 4개의 셀 플레이트 전압 생성 보드(210∼240)를 구비하고 상기 4개의 셀 플레이트 전압 생성 보드(210∼240)중 하나의 보드에서만 셀 플레이트 전압을 생성하도록 구성한다.
상기 셀 플레이트 전압 생성 보드(210∼240)는 셀 플레이트 전압()을 생성하기 위한 셀 플레이트 전압 생성부(212)와, 이 셀 플레이트 전압 생성부(212)에 연결되며 파워 온신호(PUPB)와 매트 선택신호(MSB)를 연산하여 상기 셀 플레이트 전압 생성부(212)를 인에이블시키기 위한 신호 연산부(211)를 각기 구비하여 구성한다.
상기 신호 연산부(211)는 매트 선택신호(MSB)를 반전하기 위한 인버터(INV1)와, 파워 온신호(PUPB)와 상기 인버터(INV1)에서의 출력신호를 노아링하여 셀 플레이트 전압 생성부(212)로 출력하는 노아 게이트(NOR1)로 구성한다.
상기 셀 플레이트 전압 생성부(212)는 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(QP3)의 게이트에 신호 연산부(211)의 출력 신호를 인가하여 상기 피모스 트랜지스터(QP3)의 드레인을 저항(R1)의 일측 단자와 엔모스 트랜지스터(QN2)의 드레인에 공통 접속하고 상기 신호 연산부(211)의 출력 신호를 반전하는 인버터(INV2)의 출력 신호가 게이트에 인가된 엔모스 트랜지스터(QN3)의 소스를 접지하며 상기 저항(R1)의 타측 단자를 엔모스 트랜지스터(QN1)의 게이트 및 드레인과 상기 엔모스 트랜지스터(QN2)의 게이트에 공통 접속하고 상기 엔모스 트랜지스터(QN1)의 소스가 소스 및 바이어스 단자에 접속된 피모스 트래지스터(QP1)의 게이트 및 드레인을 저항(R2)의 일측 단자와 전원 전압(Vcc)이 바이어스 단자에 인가된 피모스 트랜지스터(QP2)의 게이트에 접속하며 상기 저항(R2)의 타측 단자를 상기 엔모스 트랜지스터(QN3)의 드레인과 상기 피모스 트랜지스터(QP2)의 드레인에 공통 접속하고 상기 엔모스 트랜지스터(QN2)와 피모스 트랜지스터(QP2)의 소스를 공통 접속하여 그 공통 접속점에서 셀 플레이트 전압()을 출력하도록 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
본 발명의 실시예에서 셀 플레이트 전압 생성 보드(210∼240)는 동일하게 구성되고 다만 매트 선택신호(MSBi, i= 0~3)에 의해 상기 셀 플레이트 전압 생성 보드(210∼240)중 하나의 보드만이 동작하므로 상기 셀 플레이트 전압 생성 보드(210)의 경우를 예를 들어 설명하기로 한다.
우선, 파워 온신호(PUPB)가 하이이면 신호 연산부(211)는 노아 게이트(NOR1)가 로우 신호를 출력하므로 노드(N6)가 로우가 된다.
이때, 셀 플레이트 전압 생성부(212)는 노드(N6)의 로우 신호에 의해 피모스 트랜지스터(QP3)가 턴온되고 상기 노드(N6)의 로우 신호를 인버터(INV2)가 하이로 반전함에 의해 엔모스 트랜지스터(QN3)가 턴온되게 된다.
이에 따라, 셀 플레이트 전압 생성부(212)는 종래 회로와 동일하게 동작하게 된다.
즉, 저항(R1)(R2)과 모스 트랜지스터(QN1)(QP1)로 이루어진 바이어스단의 저항이 충분히 크다면 노드(N2)의 전압은 Vcc/2로 되기 때문에 상기 모스 트랜지스터(QN1)(QP1)의 문턱 전압이 Vt이면 노드(N1)(N3)의 전압은 각각,로 되어 출력 전압은 Vcc/2의 전압을 갖는다.
반대로, 파워 온신호(PUPB)가 로우이면 노드(N6)의 레벨은 매트 선택신호(MSB; Mat Selection Signal)에 의해서 결정된다.
먼저, 매트 선택신호(MSB)가 하이이면 신호 연산부(211)는 인버터(INV1)가 상기 매트 선택신호(MSB)를 로우로 반전시키고 노아 게이트(NOR1)가 로우인 파워 온신호(PUPB)와 상기 인버터(INV1)의 로우 출력신호를 입력으로 노드(N6)의 레벨이 하이가 되도록 한다.
이때, 셀 플레이트 전압 생성부(212)는 노드(N6)의 하이신호에 의해 피모스 트랜지스터(QP3)가 턴오프되고 상기 노드(N6)의 하이 신호를 인버터(INV2)가 로우로 반전시킴에 의해 엔모스 트랜지스터(QN3)가 턴오프된다.
따라서, 셀 플레이트 전압 생성부(212)는 동작하지 않는다.
그리고, 매트 선택신호(MSB)가 로우이면 신호 연산부(211)는 인버터(INV1)가 상기 매드 선택신호(MSB)를 하이로 반전시키고 노아 게이트(NOR1)가 상기 인버터(INV1)의 하이 출력신호에 의해 노드(N6)의 레벨을 로우가 되도록 한다.
이때, 셀 플레이트 전압 생성부(212)는 노드(N6)의 로우 신호에 의해 피모스 트랜지스터(QP3)가 턴온되고 상기 노드(N6)의 로우 신호를 인버터(INV2)가 하이로 반전함에 의해 엔모스 트랜지스터(QN3)가 턴온되어 동작 상태가 된다.
이에 따라, 셀 플레이트 전압 생성부(212)는 모스 트랜지스터(QN1)(QP1)의 문턱 전압이 Vt이면 노드(N1)(N3)의 전압은 각각,로 되어 상기 노드(N1)(N3)의 전압이 게이트에 각기 인가되는 엔모스 트랜지스터(QN2)와 피모스 트랜지스터(QP2)의 소스 공통 접속점에서 출력되는 셀 플레이트 전압()은 Vcc/2가 된다.
한편, 상기의 동작 설명은 셀 플레이트 전압 생성 보드(210)의 경우에 대해 설명하였지만 셀 플레이트 전압 생성 보드(220∼240)는 상기 셀 플레이트 전압 생성 보드(210)와 동일하게 구성되어 있으므로 매트 선택신호(MSBi, i=1∼3)가 로우인 경우 각기 동작하여 셀 플레이트 전압(, i=1∼3)을 생성하게 된다.
즉, 본 발명의 실시예에서는 매트 선택신호(MSBi, i=0∼3)를 이용하여 셀 플레이트 전압 생성 보드(210∼240)중 하나를 선택하고 그 선택된 보드에서 해당 셀 플레이트 전압()을 생성하게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 메모리 용량이 대용량화되어 셀 플레이트 전압의 캐패시터 값이 커지는 경우에도 매드 선택신호(MSB)를 이용하여 복수의 매트중 해당 매트의 셀 플레이트 전압을 생성함으로 부하를 분산시킴에 의해 셀 플레이트 전압의 충전 시간을 줄이고 응답 특성을 개선할 수 있는 효과가 있다.

Claims (3)

  1. 파워 온신호(PUPB)와 복수의 매트 선택신호(MSBi, i=0∼n) 각각을 연산하여 각기 셀 플레이트 전압(, i=0∼n)을 출력하는 복수의 셀 플레이트 전압 생성 수단과, 파워 온 여부를 점검하여 그에 따른 파워 온신호를 출력하기 위한 파워 점검부와, 상기 복수의 셀 플레이트 전압 생성 수단 중 하나를 동작시키기 위한 매트 선택신호를 생성하기 위한 선택신호 발생부를 구비하고,
    상기 복수의 셀 플레이트 전압 생성 수단은
    파워 온신호(PUPB)와 매트 선택신호(MSBi)를 연산하기 위한 신호 연산부와, 이 신호 연산부의 출력 신호에 인에이블되어 셀 플레이트 전압()을 생성하기 위한 셀 플레이트 전압 생성부를 각기 구비하여 구성함을 특징으로 하는 셀 플레이트 전압 생성 회로.
  2. 제1항에 있어서, 신호 연산부는 매트 선택신호(MSB)를 반전하기 위한 인버터와, 파워 온신호와 상기 인버터에서의 출력신호를 노아링하여 셀 플레이트 전압 생성부로 출력하는 노아 게이트로 구성함을 특징으로 하는 셀 플레이트 전압 생성 회로.
  3. 제1항에 있어서, 셀 플레이트 전압 생성부는 소스에 전압(Vcc)이 인가된 제3 피모스 트랜지스터의 게이트에 신호 연산부의 출력 신호를 인가하여 상기 제3 피모스 트랜지스터의 드레인을 제1 저항의 일측 단자와 제2 엔모스 트랜지스터의 드레인에 공통 접속하고 상기 신호 연산부의 출력 신호를 반전하는 인버터의 출력 신호가 게이트에 인가된 제3 엔모스 트랜지스터의 소스를 접지하며 상기 제1 저항의 타측 단자를 제1 엔모스 트랜지스터의 게이트 및 드레인과 상기 제2 엔모스 트랜지스터의 게이트에 공통 접속하고 상기 제1 엔모스 트랜지스터의 소스가 소스 및 바이어스 단자에 접속된 제1 피모스 트래지스터의 게이트 및 드레인을 제2 저항의 일측 단자와 전원 전압이 바이어스 단자에 인가된 제2 피모스 트랜지스터의 게이트에 접속하며 상기 제2 저항의 타측 단자를 상기 제3 엔모스 트랜지스터의 드레인과 상기 제2 피모스 트랜지스터의 드레인에 공통 접속하고 상기 제2 엔모스 트랜지스터와 제2 피모스 트랜지스터의 소스를 공통 접속하여 그 공통 접속점에서 셀 플레이트 전압을 출력하도록 구성함을 특징으로 하는 셀 플레이트 전압 생성 회로.
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