KR101650670B1 - 패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법 - Google Patents

패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법 Download PDF

Info

Publication number
KR101650670B1
KR101650670B1 KR1020157000897A KR20157000897A KR101650670B1 KR 101650670 B1 KR101650670 B1 KR 101650670B1 KR 1020157000897 A KR1020157000897 A KR 1020157000897A KR 20157000897 A KR20157000897 A KR 20157000897A KR 101650670 B1 KR101650670 B1 KR 101650670B1
Authority
KR
South Korea
Prior art keywords
photosensitive material
thickness
conductive element
dose
radiant energy
Prior art date
Application number
KR1020157000897A
Other languages
English (en)
Other versions
KR20150030722A (ko
Inventor
오웬 알. 패이
루크 지. 잉글랜드
크리스토퍼 제이. 잼비
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20150030722A publication Critical patent/KR20150030722A/ko
Application granted granted Critical
Publication of KR101650670B1 publication Critical patent/KR101650670B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191—Forming a passivation layer after forming the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3651—Formation of intermetallics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/381—Pitch distance

Abstract

반도체 다이용 인터커넥트 구조체 제조 방법은, 전도 요소의 총 필러 직경에 걸쳐 액티브 표면 상의 본드 패드와 접촉하도록 전도 요소를 형성하는 단계에 이어, 상기 전도 요소 위에서 상기 액티브 표면에 포토레지스트를 포함하는 감광성 물질을 도포하는 단계를 포함한다.　　 폴리이미드 물질이 선택적으로 노출 및 현상되어, 전도 요소의 적어도 상부를 덮는 감광성 물질을 제거하게 된다.　　 반도체 다이 및 반도체 다이 조립체가 또한 개시된다.　

Description

패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법 {PILLAR ON PAD INTERCONNECT STRUCTURES, SEMICONDUCTOR DICE AND DIE ASSEMBLIES INCLUDING SUCH INTERCONNECT STRUCTURES, AND RELATED METHODS}
우선권주장
본 출원은 2012년 7월 16일 출원된 미국특허출원 제13/550,225호(발명의 명칭: "PILLAR ON PAD INTERCONNECT STRUCTURES, SEMICONDUCTOR DICE AND DIE ASSEMBLIES INCLUDING SUCH INTERCONNECT STRUCTURES, AND RELATED METHODS")의 출원일의 우선권을 주장한다.　
기술분야
본 발명의 실시예는 반도체 다이용 패드 인터커넥트 구조체 상의 필러(pillars), 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법에 관한 것이다.　
집적 회로 밀도는 반도체 소자의 제조사에게 계속적인 목표다.　오랜 숙원 중 하나는 수직 적층 반도체 다이들의 조립체로서, 그 중 적어도 일부는 전기적으로 상호연결되고 적층된 다이 조립체는 인터포저 또는 기타 기판-보유 전도 트레이스와 같이, 더 높은 레벨의 패키징에 기계적 및 전기적으로 연결된다.　
복수의 적층 반도체 다이를 이용하는 일 구조는 마이크로필러 그리드 어레이 패키지("MPGA")다.　　 이러한 패키지는 최상위 다이로부터 최하위 다이까지 수직으로 상호연결되는 복수의(가령, 4개의) 동적 랜덤 액세스 메모리(DRAM) 반도체 메모리 다이들의 스택을 포함하며, 로직 다이 또는 시스템 온 칩(SoC) 다이에 연결을 위해 최하위 메모리 다이의 하부측으로부터 연장되는 복수의 전기 전도 필러를 포함한다.
로직 다이 또는 SoC 다이의 제공자는 볼 그리드 어레이(BGA) 기판과 같이, 인터포저에 소자를 종래의 방식으로 장착하고, MPGA의 하부측 상의 전도 필러에 연결을 위해 전도성 관통 비아를 포함한다.　　MPGA는 인터포저 상의 로직 다이 또는 SoC 다이에 장착되고, 조립체는 그 후, 완성된 볼 그리드 어레이(BGA) 패키지 내로 봉합재(encapsulant)로 오버몰딩된다.　
소위 "와이드 I/O" 메모리 소자로 구현되는 기언급한 구조에서는 고속 메모리 액세스가 가능하고, 전력 요건이 감소한다. 　
MPGA의 한가지 특별한 유망한 구조는 관통 실리콘 비아(TSV)와 상호연결된 DRAM 다이들의 수직 스택 아래에 고속 로직 다이를 포함하는 다이 조립체다.　　 DRAM 다이는 데이터만을 취급하도록 전용으로 구성되고, 로직 다이는 다이 조립체 내의 모든 DRAM 제어를 제공한다.　　 이러한 설계는 대기시간을 단축시키고 대역폭 및 속도를 크게 증가시키면서도, 훨씬 감소된 전력 수요 및 물리적 공간 요건을 제공하고, 서로 다른 로직 다이의 이용을 통해 복수의 플랫폼 및 애플리케이션을 위한 유동성을 제공한다.　　 앞서 설명한 것과 같은 다이 조립체의 이러한 일 구현예는, DRAM 다이들의 스택의 주변부 너머로 연장되도록 로직 다이와 접촉하는, DRAM 다이들 위에 열전도성 오버몰드를 포함하는, 메모리 큐브 DRAM(MCDRAM)의 특징을 가질 수 있다.　　 이러한 다이 조립체의 다른 구현예는, 로직 다이와 주변부에서 접촉하는 DRAM 다이들의 스택 위에 리드(lid)가 배치되는, 하이브리드 메모리 큐브(HMC)의 특징을 가질 수 있다.　
위 설계의 최종 제품은 다른 것들 중에서도, 이동 전자 장치에서, 가령, 소위 "스마트폰", 랩탑 및 노트북 컴퓨터, 수퍼컴퓨터, BLACKBERRY® 장치, iPHONE® 및 iPAD® 장치, 및 DROID® 장치를 포함하는 폭넓고 다양한 응용예를 발견할 것이다.　
기언급한 설계의 구현예와 관련한 한가지 중요한 고려사항은, 스택 내 반도체 다이 위 또는 아래의 다른 반도체 다이, 인터포저, 또는 기타 기판에 대한 신뢰가능한 전기적 연결을 제공하기 위해 이용되는 타이트한 피치에서 작은 직경의 필러 및 반도체 다이의 본드 패드 간에, 신뢰도 응력 테스트를 견뎌내기에 충분한, 양호한 접착을 제공하는 것이다.　
도 1을 참조하면, 반도체 다이(102)에 대한 종래의 필러 온 패드 인터커넥트 구조체(100)는, 약 30마이크로미터 직경의 구리 물질(106)과, 그 위의 니켈 물질(108)과, 니켈 물질(108) 위에, SnAg 땜납과 같은 땜납 물질(110)을 포함하는 필러 형태의 전기 전도 요소(104)를 포함한다.　　반도체 다이(102)의 액티브 표면(114) 상의 본드 패드(112)는 예를 들어, SiNx　및 SiOx　중 적어도 하나의, 부동태(passivation) 물질(116)에 의해 둘러싸인다. 　　 부동태 물질(116) 위에 폴리머 재부동태 물질(118)이 위치하여, 본드 패드(112) 위에서 연장되고, 30 마이크로미터 직경의 구리 물질(106)과 본드 패드(112)의 접촉을 위해 약 9마이크로미터 직경의 개구부를 남긴다.　　 기언급한 응력 테스트 중, 그리고 도 2에 도시되는 바와 같이, 폴리머 재부동태 물질(118)에 의해 제공되는 본드 패드(112)의 비교적 작은 노출 표면적으로 인해, 전도성 요소(104)의 구리 물질(106)이, 반도체 다이(102)의 회로, 예를 들어 전도 비아(120)와 전기적으로 접촉하는 본드 패드(112)를 들어 올리고, 본드 패드(112) 사이에 개회로 OC를 생성한다.　　 폴리머 재부동태 물질(118)의 비교적 소프트한, 그리고 플라스틱성 성질에 의해 본드 패드(112)와의 접촉 영역에 대해 주변에 위치한 전도 요소(104)에 제공되는 제한된 구조적 지지체는 반도체 다이(102)를 다른 구성요소에 부착 및 전기적 연결하기 위해 땜납 물질(110)의 리플로(reflow)에 이용되는 열압착 본딩 중 연결 문제를 악화시킨다.
종래 기술로 인정되지 않는, 또는, 그렇지 않을 경우 공개 문헌을 포함하는, 기언급한 문제점을 치유하기 위한 발명자들의 최근 시도에서, 30 마이크로미터 전도 요소가 폴리머 부동태 물질없이 직접 본드 패드 상에 형성되었다.　　 그러나, 땜납 물질이 리플로될 때, 땜납 물질이 니켈 물질 및 구리 물질을 지나 필러의 측부를 따라 적셔저서 본드 패드와 접촉하여, 본드 패드 물질과 금속간 화합물의 형성으로 인해 반도체 다이의 고장을 야기하게 되고, 이러한 화합물들을 부풀게 하며, 본드 패드 하의 회로와의 전기적 단락을 야기한다.　　 추가적으로, 일부 예에서, 필러를 따라 땜납 물질이 적셔짐으로서, 리플로 중 인접 구성요소 상의 랜딩 패드에 땜납 물질이 부적절하게 연결되게 된다.　
도 1은 위에 종래의 인터커넥트 구조체를 가진 반도체 다이의 일부분의 개략적 측면 단면도다. 　
도 2는 반도체 다이의 신뢰도 응력 테스트 후, 도 1의 타입의 고장난 인터커넥트 구조의 25,000배 확대 단면도다. 　
도 3a-3c는 발명의 실시예에 따른 인터커넥트 구조체의 제조 방법의 일부분의 개략적 측면 단면도다.　
도 4a-4c는 발명의 일부 실시예에 따른 인터커넥트 구조체의 제조 방법의 나머지 부분의 개략적 측면 단면도다.　
도 5a-5b는 발명의 다른 실시예에 따른 인터커넥트 구조체의 제조 방법의 나머지 부분의 개략적 측면 단면도다.　
도 6a-6c는 발명의 일 실시예에 따라 위에 형성된 인터커넥트 구조체를 가진 반도체 다이의 일부분의 단면 확대 사진이다. 　
도 6d는 발명의 일 실시예에 따라 위에 형성된 인터커넥트 구조체를 가진 반도체 다이의 일부분의 사시도 확대 사진이다.　
도 7은 발명의 실시예에 따른 인터커넥트 구조체를 이용하는 다이 조립체의 개략적 측면 단면도다.　
패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법　여기서 사용되는 바와 같이, "인터커넥트 구조체"라는 용어는 다른 구성요소에 대한 전기적 연결을 위해, 위에 형성되는 본드 패드 및 전도 요소들과, 관련 물질 및 구조체를 의미 및 포함한다.
도면에서, 유사 요소 및 특징들은 명료성을 위해, 동일한, 또는 유사한, 도면 부호로 표시된다.　
여기서 사용되는 바와 같이, "웨이퍼"라는 용어는 벌크 반도체 기판 형태의 소정 부피의 반도체 물질을 의미 및 포함하며, 기존의, 실질적으로 원형의, 웨이퍼에 제한되지 않는다.　　 여기서 사용되는 바와 같이, "반도체 물질"은 실리콘, 게르마늄, 갈륨 아시나이드, 인듐 포스파이드, 및 기타 3-5족 또는 2-6족 반도체 물질을 의미 및 포함한다.여기서 사용되는 바와 같이, "반도체 기판", "반도체 다이", 및 "다이" 및 그 복수 형태는, 벌크 반도체 기판으로부터 개별화(singulation)된, 집적 회로를 지닌 반도체 물질의 세그먼트를 의미 및 포함한다.　　 여기서 사용되는 바와 같이, "메모리 다이" 및 그 복수 형태는 비제한적인 예로서, DRAM, SRAM, 플래시 메모리, 및 기타 메모리 형태를 포함하는 모든 형태의 집적 회로 메모리를 의미 및 포함한다.
여기서 사용되는 바와 같이, "주 표면"은 웨이퍼, 반도체 기판, 또는 반도체 다이의 액티브 표면 및 후방 표면 중 하나를 의미 및 포함한다.　
여기서 사용되는 바와 같이, "감광성 물질"(photodefinable material)은 복사 에너지 노출에 응답하여 하나 이상의 물질 특성을 변경하도록 정형화된 물질을 의미 및 포함한다.　　 이러한 물질 특성은, 물질의 화학적 및 구조적 특성을 포함하지만 이에 제한되지 않으며, 구체적으로, 선택된 용매 내 상대적 용해도 또는 부족성을 포함한다.　　 감광성 물질의 예는 상업적으로 가용한 양성 및 음성 포토레지스트와, 이러한 포토레지스트에서 기언급한 거동을 제공하는데 사용되는 캐리어 유체 내 용액 또는 현탁액 내 물질을 포함한다.　　 용매의 예는 복사 에너지 노출 후 포토레지스트와 연계되어 이용되는 현상액(developers)을 포함한다.　
여기서 사용되는 바와 같이, 주어진 파라미터와 연계하여 사용되는 "약" 및 "실질적으로"라는 용어 각각은, 당 업자에 의해 이해될 수 있는, 명목 제조 허용공차, 물질 변화, 측정 기기 정확도, 제어 일관성, 등 내의 특정 파라미터에 대해 참조되는 지정 값으로부터의 변화를 의미 및 포함한다.　
다음의 설명은 본 발명의 실시예에 대한 완전한 설명을 제공하기 위해 물질 종류 및 처리 조건과 같은 구체적인 세부사항들을 제공한다.　　 그러나, 본 발명의 실시예가 이러한 구체적 세부사항의 이용없이 실시될 수 있음을 당 업자는 이해할 것이다.　　 게다가, 본 발명의 실시예는 해당 산업에서 이용되는 기존의 반도체 제조 기술과 연계하여 실시될 수 있다.　　 추가적으로, 아래 제공되는 설명은 반도체 소자 제조의 완전한 프로세스 흐름도를 형성하지 않는다.　　 본 발명의 실시예를 이해하는데 필요한 프로세스 과정 및 구조들만이 아래에서 상세하게 설명된다.　　 반도체 구조로부터 완전한 반도체 소자를 형성하기 위한 추가적인 과정들은 기존 제조 기술에 의해 수행될 수 있다.　
다음의 상세한 설명에서, 본 발명을 실시할 수 있는 구체적 실시예들이 제시되는, 그리고 발명의 일부분을 형성하는, 첨부 도면을 참조한다.　　 이러한 실시예들은 본 발명의 실시예를 당 업자에 의해 구현할 수 있도록 충분히 상세하게 설명된다.　　 그러나, 다른 실시예가 구현될 수 있고, 발명에 포함되는 구조적, 논리적, 및 전기적 변화가 이루어질 수 있다.　　 여기서 제시되는 예시는 임의의 특정 반도체 다이 또는 반도체 소자의 실제 모습을 의미하는 것이 아니며, 본 발명의 실시예를 더욱 완전하게 설명하기 위해 이용되는, 이상적인 모습을 단지 제시하는 것에 불과하다.　　 여기서 제시되는 도면은 반드시 축적에 맞게 그려진 것이 아니다.　　 추가적으로, 도면 간에 공통인 요소들은 동일 또는 유사 도면 부호를 지닐 수 있다.　
발명의 방법 및 관련 구조체의 실시예에 대한 다음의 설명은 명료성을 위해, 주로, 반도체 기판 상에 형성되는 단일 인터커넥트 구조체에 대해 특성화된다.　　 그러나, 실제로, 다양한 실시예는 웨이퍼 상에 위치하는 수백개의 반도체 다이 상에 수천개의 인터커넥트 구조체를 형성하기 위해, 웨이퍼 단위로 효율적으로 수행될 수 있다.　　 이러한 웨이퍼 스케일 처리는 당 업자에게 잘 알려져 있고, 따라서 상세하게 설명되지 않을 것이다.　
일 실시예에서, 　적어도 하나의 인터커넥트 구조체의 형성 방법은, 반도체 기판의 표면으로부터 돌출하는 적어도 하나의 전도 요소의 주변부를 둘러싸는 반도체 기판의 표면 상에 제 1 두께로, 그리고, 적어도 하나의 전도 요소의 적어도 상부 표면 위에 제 1 두께보다 얇은 제 2 두께로, 감광성 물질을 도포하는 단계와, 상기 제 2 두께의 감광성 물질을 투과하기에 충분한 복사 에너지의 도즈로 상기 적어도 하나의 전도 요소의 적어도 상부 표면을 노출시키는 단계와, 상기 제 2 두께의 감광성 물질을 제거하는 단계를 포함한다. 　 　 　 　　
다른 실시예에서, 반도체 기판의 액티브 표면 상에 인터커넥트 구조체를 형성하는 방법은, 필러의 총 직경에 걸쳐 본드 패드와 접촉하도록 본드 패드 상에 구리 및 땜납 물질을 포함하는 필러를 형성하는 단계와, 상기 액티브 표면 위에 소정 두께로, 그리고, 상기 필러의 땜납 물질 위에 더 작은 제 2 두께로, 감광성 물질을 스핀 코팅하는 단계와, 상기 제 2 두께를 투과하기에 실질적으로 충분한 복사 에너지의 도즈로 상기 땜납 물질 위의 상기 감광성 물질을 노출시키는 단계를 포함한다.　
추가 실시예에서, 적어도 하나의 인터커넥트 구조체의 형성 방법은, 반도체 기판의 표면으로부터 돌출하는 적어도 하나의 전도 요소의 주변부를 둘러싸는 반도체 기판의 표면에, 그리고 상기 적어도 하나의 전도 요소 위에, 감광성 물질을 도포하는 단계와, 상기 적어도 하나의 전도 요소의 상부 표면 위에서 상기 감광성 물질을 마스킹하면서, 상기 감광성 물질을 투과하기에 충분한 복사 에너지의 도즈로 상기 반도체 기판의 표면을 노출시키는 단계와, 상기 적어도 하나의 전도 요소의 상부 표면 위의 상기 감광성 물질을 제거하는 단계를 포함한다.
이제, 도면 중 도 3a-5b를 참조하여, 반도체 다이용 인터커넥트 구조체의 제조 방법 및 결과적 구조체의 실시예가 설명된다.
도 3a에서, 반도체 다이(102)는 부동태 물질(116)에 의해 둘러싸이는 액티브 표면(114) 상의 본드 패드(112)를 포함한다. 　　　본드 패드(112)는 구리 물질을 포함할 수 있고, 부동태 물질(116)은 예를 들어, SiNx,SiOx　및 SiOxNy　중 적어도 하나를 포함할 수 있다.　　 일 실시예에서, 부동태 물질(116)은 화학적 기상 증착(CVD) 기술에 의해 공급되는 SiO2　및 Si3N4를 포함할 수 있다.　　 도 1에 도시되는 구조와 달리, 부동태 물질(116)은 본드 패드(112)의 측방 주변부(113) 위에서 짧은 거리만큼, 가령, 약 5마이크로미터만큼 연장될 수 있어서, 전기 전도 요소(104)의 형성을 위해 노출된 본드 패드(112)의 실질적 주부분들을 남기게 된다(도 3b 참조).
도 3b에서, 전기 전도 요소(104)(이후 단순화를 위해 간단히 "전도 요소(104)"로 호칭함)가, 본드 패드(112) 바로 위에 구리 물질(106), 선택적으로 니켈 물질(108), 및 땜납 물질(110)(가령, SnAg) 또는 다른 전기도금가능 물질(가령, Sn, SnCu)을 순차적으로 증착시킴으로써 형성될 수 있고, 약 5 마이크로미터 내지 약 70 마이크로미터, 가령, 약 30 마이크로미터의 총 전도 요소 측방 크기(가령, 직경)의 구리 물질(106)이 본드 패드(112)와 접촉한다.　　 일 실시예에서, 본드 패드(112)의 환형 영역(111)이 부동태 물질(116)의 내측 경계부(115)와 전도 요소(104) 사이에서 노출 상태로 남는다.　　 양성 또는 음성 포토레지스트(122)는, 파선으로 표시되는 바와 같이, 충분한 두께로 도포되어(가령, 약 44마이크로미터), 기존 방식처럼, 액티브 표면(114) 위에 물리적 기상 증착(PVD)에 의해 증착되는 시드층(도시되지 않음) 위에 전도 요소(104)의 물질을 전기도금하기 위해 개구(124)를 제공하도록 패턴처리 및 현상된다.　　전기도금된 구리 물질(106)은, 예를 들어, 약 5마이크로미터 약 15마이크로미터 사이의 높이를 포함할 수 있다.　　 전기도금된 니켈 물질(108)은 일부 실시예에서, 구리 물질(106)과 땜납 물질(110)의 주석 사이에 금속간 화합물의 형성을 방지하기 위해 장벽층으로 이용될 수 있다.　　 니켈 물질(108)은 예를 들어, 약 3마이크로미터의 두께를 포함할 수 있다.　　 전기도금된 땜납 물질(110)은 예를 들어, 약 15마이크로미터의 두께를 포함할 수 있다.　　 도 6a-6d로부터 알 수 있듯이, 전도 요소의 모든 물질 두께는 전기도금된 구리 물질(106), 니켈 물질(108), 및 땜납 물질(110)이 실제로, 인접 물질들 사이의 비선형(가령, 아치형) 경계부를 나타낼 수 있기 때문에, 비슷하다.　　 전기도금 프로세스 완료 후, 포토레지스트(122) 및 시드층은 그 후 액티브 표면(114)으로부터 제거된다.　
도 3c에서, 전도 요소(104) 제조 후, 유전(즉, 전기 절연) 성질을 나타내는, 그리고, 비제한적인 예로서 포토레지스트와 같은 양성 감광성 물질을 포함하는, 감광성 물질(218)은, 본드 패드(112)의 노출된 환영 영역(111)을 포함하여, 약 5마이크로미터의 제 1 두께 t1로 액티브 표면(114) 위에 비-선택적으로 도포되며, 이는 예를 들어, 약 1마이크로미터 이하의 더 작은 제 2 두께 t2로, 전도 요소(104)를 또한 덮는다.　　 원심력 및 중력의 조합을 이용하여 전도 요소(104) 위에 감광성 물질(218)의 두께를 감소시킬 수 있기 때문에, 액티브 표면 위에 감광성 물질(218)를 도포하는데 스핀 코팅이 이용될 수 있다.　　 비교적 점성질을 가진 감광성 물질(218)을 이용함으로써, 액티브 표면(114) 위에 감광성 물질(218)의 충분한 두께를 보장하면서 전도 요소(104) 위에서 시닝(thinning)될 수 있다.　　 감광성 물질(218)은 진공 래미네이션을 이용하여 건식 필름으로 또한 도포될 수 있고, 이러한 기술은 전도 요소(104) 위에 감광성 물질(218)의 시닝(thinning)을 또한 촉진시킨다.　　 감광성 물질에 사용하기 적합한 유전 물질은, 예를 들어, 폴리이미드, 에폭시, 폴리벤족사졸, 및 벤조사이크롤로부텐을 포함한다.　　 일 실시예에서 이용될 수 있는 구체적 제품은, 예를 들어, 미국, 캘리포니아주, Snunvale 소재 JSR Micro, Inc. 사에서 제공하는 WPR-5070과, 일본, 토쿄 소재 Sumitomo Bakelite Co., Ltd.사에서 제공하는 CRC-7561를 포함한다.　
도 4a에서, 그리고 일 실시예에서, 액티브 표면(114) 및 전도 요소(104)에 감광성 물질(218) 도포 후, 감광성 물질(218)은 선택된 도즈의 광대역 복사 에너지 RSD (예를 듦) 수은 아크 광원에 노출된다. 　　 선택된 도즈 양은 "서브 도즈"로 불릴 수 있고, 현상액에서 용해가능하게 함으로써, 액티브 표면(114) 위로부터 감광성 물질(218)의 두께를 실질적으로 완전하게 제거하기 위해 요구되는 복사 에너지 도즈인 E0의 약 25% 내지 50%의 에너지 크기를 포함할 수 있다.　　 에너지 측면에서, 약 5마이크로미터 두께(즉, t1)의 폴리이미드-계 감광성 물질(218)에 도포되는 서브도즈는 약 150mJ의 에너지를 포함할 수 있고, 이때, E0　= 500mJ이다.　　 광대역 복사 에너지는 각각 436, 405, 365nm의 파장 피크에서 G-H-I 초음파 광대역 노광을 포함할 수 있다.　　 E0보다 낮은 선택된 도즈의 광대역 복사 에너지 RSD 를 이용함으로써, 파선으로 도시되는 바와 같이 감광성 물질(218)의 두께 t1의 일부분만을 투과하게 되고, 따라서, 투과된 부분만이, 현상액에서 용해가능하게 되고, 따라서, 제거되게 된다.　
도 4b에 도시되는 바와 같이, 감광성 물질의 노출에 사용되는 복사 에너지의 에너지를 감소시키는 대신에, 기언급한 수은 아크 광원과 같은 에너지원을 이용하여, 일 군의 반도체 다이(102) 상의 감광선 물질(218)을 감소된 도즈의 복사 에너지 RSD 로 노광시키기 위해 스테퍼와 함께 이용되는, 당 분야에서 "리키 크롬"(leaky chrome) 마스크로 알려진 부분 광-투과성 포토마스크(130)로 풀 도즈의 복사 에너지 RFD　를 생성할 수 있다.　　 크롬은 광투과를 차단하기 위해 마스크 물질로 기존에 이용되고 있고, 리키 크롬 마스크는 크롬 또는 다른 마스크 물질의 체커보드 패턴을 포함하고, 극히 낮은 분해능, 예를 들어, 1마이크로미터 미만, 가령, 0.5마이크로미터 또는 심지어 0.25마이크로미터 분해능으로 오픈 영역을 포함한다.　　 부분 광투과성 포토마스크(130)를 이용한 반도체 다이(102)의 커버리지는, 요망 에너지 감소를 실행하기 위해 포토마스크의 특성을 이용하여 복사 에너지 투과를 제한함으로써, 　풀 도즈의 복사 에너지 RFD 를 적절한 서브 도즈 RSD 로 감소시키는데 이용될 수 있다.　　 다시, E0보다 낮은 선택된 도즈의 광대역 복사 에너지 RSD 를 이용함으로써, 감광성 물질(218)의 두께 t1의 일부분만을 투과하게 되고, 따라서, 투과된 부분만이, 현상액에서 용해가능하게 되고, 따라서, 제거되게 된다.　
도 4c에 도시되는 바와 같이, 복사 에너지의 서브도즈로 노광 후, 양성 감광성 물질(218)이 현상된다.　　 복사 에너지 서브도즈 RSD 에 의해 실질적으로 완전히 투과되는, 그래서 노광된, 전도 요소(104)의 측부 주위로 그리그 그 위로 더 작은 두께 t2의 감광성 물질(218)이 그 후 제거된다. 　　 그러나, 감소된 양의 복사 에너지 RSD 로 인해, 액티브 표면(114) 및 주변 전도 요소(104) 위의 감광선 물질(218)의 완전한 두께 t1는 완전히 투과되지 않았고 노출되지 않았다.　　 그 결과, 감광성 물질(218)의 두께 t1의 노출 부분이 현상되고 해리될 때, 비노출 두께 t3는 전도 요소(104)와 접촉하며 둘러싸면서, 액티브 표면(114) 위에 남는다.
도 5a에서, 그리고 다른 실시예에서, 액티브 표면(114) 및 전도 요소(104)에 감광성 물질(218) 도포 후, 전도 요소(104) 위 및 인접한 감광성 물질(218)은, 전도 요소(104) 상부로부터 두께 t2의 감광성 물질(218) 제거에 충분한 수은 아크 광원으로부터의 서브 도즈 광대역 복사 에너지 RSD 로 불투명 마스크(132) 내 개구(134)를 통해 노광된다.　　 에너지 측면에서, 인가되는 도즈는, 다시, 약 150mJ의 에너지일 수 있고, 이때, E0　= 500mJ이다.　　 다시, 선택된 서브도즈의 복사 에너지 RSD 는 감광성 물질(218)의 두께 t1의 일부분만이 투과 및 노출되게 된다.
물론, 풀 도즈의 복사 에너지 RFD 는 전도 요소와 개구(134)의 치수 및 정렬이 주변 감광성 물질(218)의 노출을 충분히 차단할 경우 또한 이용될 수 있다.　　 다른 대안으로서, 전도 요소(104) 위에 정렬되는 부분 광투과 부분을 가진 불투명 마스크(132)와 함께 폴 도즈의 복사 에너지 RFD 가 이용될 수 있고, 또는, 전도 요소 위에 정렬되는 개구(134)를 가진 부분 광투과성 마스크(130)(도 4b)가 이용될 수 있다.　　 이용되는 복사 에너지 파워와, 마스크는, 전도 요소(104)를 둘러싸는 그리고 전도 요소(104)와 접촉하는, 감광성 물질(218)의 요망되는 나머지 두께를 제공하면서, 전도 요소(104) 위로부터 감광성 물질(218)을 제거하도록 선택될 수 있다.　
도 5b에 도시되는 바와 같이, 복사 에너지의 서브도즈 RSD 로 노광 후, 감광성 물질(218)이 현상된다.　　실질적으로 완전히 노출된, 전도 요소(104) 위의, 그리고 전도 요소의 측부 주위로, 감광성 물질(218)의 두께, t2가, 그 후 제거된다.　　 그러나, 불투명 마스크(132)에 의한 복사 에너지 차단으로 인해, 액티브 표면(114) 위의, 그리고 전도 요소(104)를 둘러싸는, 폴리이미드 물질(218)의 전체 두께 t1는 전도 요소(104)에 바로 인접한 곳을 제외하곤 노출되지 않는다.　　 그 결과, 감광성 물질이 현상될 때, 노출되지 않은 두께 t3가 유지되어 전도 요소(104)를 둘러싸고 전도 요소와 접촉하며, 이때, 마스킹된 감광성 물질(218)의 전체 두께 t1는 액티브 표면(114)의 나머지 위에 위치한다. 　
따라서, 일 실시예는 본드 패드와, 필러를 포함하는 전도 요소 - 상기 필러의 총 직경에 걸쳐 본드 패드와 직접 접촉하고 상기 본드 패드 상에 놓임 - 와, 상기 본드 패드에 대향된 필러의 일 단부 상의 땜납 물질과, 상기 필러와 접촉하는, 상기 필러 주위 본드 패드의 일부분 위에 놓인 감광성 물질을 포함하는, 반도체 기판용 인터커넥트 구조체를 포함한다.　
도 6a는 전도 요소(104)에 인접하여 둘러싸는 감광성 물질(218)과 본드 패드(112) 사이의 부동태 물질(116)과, 그리고, 관통 실리콘 비아(120)와, 연통되는 본드 패드(112) 상에 위치하는 반도체 다이(102) 상의 도 4a-4b의 실시예에 따라 처리된 여러개의 전도 요소(104)를 도시한다. 　　 도 6b는 도 6a의 확대도로서, 2개의 인접한 전도 요소(104)의 부분을 도시하며, 도 6c는 땜납 물질(110)과 니켈 물질(108)의 경계부 위 높이까지 전도 요소(104)를 둘러싸는 감광성 물질(218)에 의해 둘러싸이는 구리 물질(106), 니켈 물질(108), 및 땜납 물질(110)을 보여주는 단일 전도 요소(104)의 확대도다.　　 그러나, 감광성 물질(218)의 높이를 실질적으로 구리 물질(106)의 높이로 유지시키기 위해 감광성 물질(218)의 노광 중 프로세스 파라미터를 제어하는 것이 바람직할 수 있어서, 모든 땜납 물질을 감광성 물질(218) 위로 돌출하게 하고, 다른 구성요소 상에 랜딩 패드(140)(도 7)와의 인터커넥트 형성을 개선시킬 수 있다.　　도 6d는 감광성 물질(218)에 의해 둘러싸인 일 로우의 전도 요소(104)의 사시도다.
이러한 일 실시예에서, 반도체 기판은 직접 회로를 포함하는 그리고 액티브 표면 상에 본드 패드를 가진, 반도체 물질과, 필러의 총 직경에 걸쳐 본드 패드와 직접 접촉하는 본드 패드 상의 금속 필러를 포함하는 전도 요소와, 각각의 금속 필러 상의 땜납 물질과, 금속 필러와 적어도 접촉하면서 금속 필러를 둘러싸는 액티브 표면 위의 감광성 물질을 포함한다.　
도 7은 열압착 본딩을 이용하여 반도체 다이(102b, 102c)의 후방 측부(142) 상의 랜딩 패드(140)에 각각 연결하기 위해 전도 요소(104)의 땜납 물질(110)의 리플로에 의한 소위 "플립 칩" 본딩을 위한 반도체 다이(102a) 및 반도체 다이(102b)의 역전 후 상호 인접한 반도체 다이(102a, 102b, 102c)의 연결에 의해 형성되는 다이 조립체를 도시한다.　　 SnAg 땜납 물질(110)이 이용될 경우, 전도 요소(104)와 랜딩 패드(140) 사이의 인터커넥트는, 전도 요소(104)의 구리 물질(106)을 랜딩 패드(140)에 본딩하기 위해 가령, 약 250℃의 온도에서, 땜납 물질(110)을 리플로(즉, 용융)시킴으로써 형성된다. 　　 열압착 본딩에 대한 대안으로서, 반도체 다이(102, 102a, 102b)의 역전 후, 전도 요소(104)의 땜납 물질(110)이 리플로를 위해 오븐 내에 위치한 다이 조립체 및 랜딩 패드(140)와 접촉하도록 배치되어 플럭스 내에 담궈질 수 있다.　　 감광성 물질(218)이 전도 요소(104)의 적어도 구리 물질(106)을 둘러쌈에 따라, 유전체 언더필 물질(150)이 반도체 다이(102a, 102b, 102c) 사이에 위치하여, 전도 요소(104) 및 주로 땜납 물질(110)을 둘러싼다.　
앞서 설명한 바의 실시예는 주 표면 상에 본드 패드를 가진 반도체 다이와, 본드 패드 상에 위치하는 전도 필러와, 주 표면 상에 랜딩 패드를 가진, 그리고, 땜납 물질로 전도 필러에 연결되는 랜딩 패드를 가진 다른 반도체 다이와, 　전도 필러와 접촉하면서 전도 필러를 둘러싸는 반도체 다이 주 표면 위의 유전 감광성 물질과, 랜딩 패드에 전도 필러를 연결하는 땜납 물질의 적어도 일부분을 측방으로 둘러싸는, 그리고 감광성 물질과 접촉하는, 다른 반도체 다이의 주 표면 위에 유전 물질을 포함하는 반도체 다이 조립체의 특징을 가질 수 있다.
도 1 및 도 2에 예시되는 패드 구조 상의 종래의 필러를 이용하는 다이 조립체에 비교할 때 도 7과 관련하여 여기서 설명되는 바와 같이 발명의 실시예에 따라 인터커넥트 구조체를 포함하는 다이 조립체의 실험시, 초가속 응력 검사(HAST) 및 온도 사이클(TMCL) 검사를 이용한 투-하이 다이 스택의 신뢰도 응력 검사 후 기능성 반도체 다이의 수율이 10% 이상 증가하였다. 　
예를 들어, 포토레지스트를 포함하는 감광성 물질은, 하나 이상의 적절한 파장의 복사 에너지에 노출 및 그 후 현상될 때, 제거될 수 있는, 소위 "양성" 물질로 여기서 설명되었다.　　 그러나, 발명자는 복사 에너지에 감광성 물질-코팅 반도체 다이를 포함하는 웨이퍼를 노광하는 동안 필러-형 전도 요소의 상부를 주로 덮도록 스켈레콘 마스크와 연계하여 음성 감광성 물질을 이용하여, 그리고 이러한 노광에 이어 양성 현상액을 이용하여 현상함으로써, 여기서 설명되는 기술이 또한 구현될 수 있음을 여기서 고려한다.　　 이러한 상황에서, 전도 요소의 상부를 덮는 노출되지 않은 감광성 물질이 제거되어, 본드 패드 및 주변 부동태 물질과, 전도 요소의 적어도 측부 위로 노출된, 현상된 감광성 물질을 남긴다.
발명이 다양한 변형예 및 대안의 형태를 취할 수 있지만, 구체적인 실시예가 도면의 예를 통해 제시되었고, 여기서 상세하게 설명되었다.　　 그러나, 발명은 개시되는 특정 형태에 제한되지 않는다.　　 차라리, 발명은 다음의 첨부 청구범위 및 그 법적 등가물에 의해 규정되는 발명의 범위 내에 있는 모든 변형예, 등가물, 및 대안들을 포괄한다.

Claims (32)

  1. 적어도 하나의 인터커넥트 구조체 형성 방법에 있어서,
    적어도 하나의 전도 요소를, 상기 적어도 하나의 전도 요소의 총 측방 크기에 걸쳐 반도체 기판의 표면 상의 본드 패드와 접촉하도록 상기 본드 패드 상에 형성하는 단계와,
    상기 반도체 기판의 표면으로부터 돌출하는 상기 적어도 하나의 전도 요소의 주변부를 둘러싸도록 상기 반도체 기판의 표면 상에서 상기 적어도 하나의 전도 요소에 인접한 상기 본드 패드의 노출된 영역 위에 제 1 두께로, 그리고, 상기 적어도 하나의 전도 요소의 적어도 상부 표면 위에 상기 제 1 두께보다 얇은 제 2 두께로, 감광성 물질을 도포하는 단계와,
    상기 제 2 두께의 감광성 물질을 투과하는 복사 에너지의 도즈로 상기 적어도 하나의 전도 요소의 적어도 상부 표면을 노출시키는 단계와,
    상기 제 2 두께의 감광성 물질을 제거하는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  2. 제 1 항에 있어서, 상기 제 2 두께의 감광성 물질을 투과하는 복사 에너지의 도즈로 상기 적어도 하나의 전도 요소의 적어도 상부 표면을 노출시키는 단계는, 투과된 감광성 물질을 현상액에서 용해가능하게 하는 단계를 포함하고, 상기 제 2 두께의 감광성 물질을 제거하는 단계는 현상액에서 용해가능한 감광성 물질을 해리시키는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  3. 제 1 항에 있어서, 상기 적어도 하나의 전도 요소에 바로 인접한 상기 제 1 두께의 감광성 물질 외에, 상기 복사 에너지의 도즈로의 상기 제 1 두께의 감광성 물질의 노출을 차단하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  4. 제 3 항에 있어서, 상기 복사 에너지의 도즈는 상기 제 1 두께의 감광성 물질의 일부만을 투과하고, 상기 방법은, 상기 복사 에너지의 도즈에 바로 인접한 상기 제 1 두께의 감광성 물질만을 노출시키는 단계와, 상기 제 1 두께의 감광성 물질의 투과 부분을 제거하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  5. 제 1 항에 있어서, 상기 복사 에너지의 도즈는 상기 제 1 두께의 감광성 물질의 일부만을 투과하고, 상기 방법은, 상기 복사 에너지의 도즈에 상기 제 1 두께의 감광성 물질을 노출시키는 단계와, 상기 제 1 두께의 감광성 물질의 투과된 일부를 제거하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  6. 제 5 항에 있어서, 상기 제 2 두께의 감광성 물질을 투과하고 상기 제 1 두께의 감광성 물질의 일부만을 투과하는 복사 에너지의 도즈로 상기 적어도 하나의 전도 요소의 적어도 상부 표면을 노출시키는 단계는, 투과된 감광성 물질을 현상액에서 용해가능하게 하는 단계를 포함하고, 상기 제 2 두께의 감광성 물질 및 상기 제 1 두께의 감광성 물질의 일부를 제거하는 단계는, 상기 용해가능한 감광성 물질을 현상액에서 해리시키는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  7. 제 5 항에 있어서, 상기 복사 에너지를 위한 광원으로부터 출력되는 파워를 제어함으로써 상기 복사 에너지의 도즈를 생성하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  8. 제 5 항에 있어서, 부분 투과 포토마스크를 이용하여, 상기 복사 에너지를 위한 광원으로부터 복사 에너지의 투과를 감소시킴으로써 상기 복사 에너지의 도즈를 생성하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  9. 제 1 항에 있어서, 땜납을 포함하는 상기 상부 표면을 갖는 상기 적어도 하나의 전도 요소를 형성하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  10. 제 1 항에 있어서, 상기 적어도 하나의 전도 요소를 형성하는 단계는,
    상기 본드 패드 상에 시드 물질을 형성하는 단계와,
    상기 본드 패드 위에 정렬되는 개구를 이용하여 상기 시드 물질 위에서 포토레지스트를 패턴처리하는 단계와,
    상기 개구 내에서,
    구리 물질과,
    상기 구리 물질 위에 니켈 물질과,
    상기 니켈 물질 위에 땜납 물질을 전기도금하는 단계와,
    상기 반도체 기판의 표면 위에서, 그리고, 상기 적어도 하나의 전도 요소 주위에서, 상기 포토레지스트 및 시드 물질을 제거하는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  11. 제 1 항에 있어서, 상기 감광성 물질은 폴리이미드, 에폭시, 폴리벤족사졸, 벤조사이클로부텐으로 구성되는 그룹으로부터 선택되는 물질을 포함하는, 인터커넥트 구조체 형성 방법.
  12. 제 1 항에 있어서, 스핀 코팅 및 건식 필름 진공 래미네이션 중 하나에 의해 상기 감광성 물질을 도포하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  13. 반도체 기판의 액티브 표면 상에 인터커넥트 구조체를 형성하는 방법에 있어서, 상기 방법은,　
    구리 및 땜납 물질을 포함하는 필러들을, 상기 필러들의 총 직경에 걸쳐 본드 패드들과 접촉하도록 상기 본드 패드들 상에 형성하되, 상기 필러들을 둘러싸는 각 본드 패드의 주변 영역은 노출된 채로 남기도록 상기 필러들을 형성하는 단계와,
    상기 액티브 표면 위에 제 1 두께로, 그리고, 상기 필러들의 땜납 물질 위에 상기 제 1 두께보다 얇은 제 2 두께로, 감광성 물질을 스핀 코팅하는 단계와,
    상기 제 2 두께의 감광성 물질을 투과하는 복사 에너지의 도즈로 상기 땜납 물질 위의 감광성 물질을 노출시키는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  14. 제 13 항에 있어서, 상기 투과된 제 2 두께의 감광성 물질을 현상액으로 해리시키는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  15. 제 13 항에 있어서, 상기 제 2 두께의 감광성 물질을 투과하는 크기로 상기 복사 에너지의 도즈를 제한하는 단계와, 상기 복사 에너지의 도즈로 적어도 상기 필러들에 인접한 상기 제 1 두께의 감광성 물질을 노출시키는 단계와, 상기 노출된 제 1 두께의 감광성 물질의 일부를 현상액으로 해리시키는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  16. 제 15 항에 있어서, 상기 복사 에너지의 도즈로 적어도 상기 필러들에 인접한 상기 제 1 두께의 감광성 물질을 노출시키는 단계는, 상기 반도체 기판의 액티브 표면 전체를 노출시키는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  17. 제 13 항에 있어서, 복사 에너지 광원의 파워를 제어함으로써, 또는, 상기 감광성 물질에 대한 복사 에너지의 투과를 마스크를 통해 감소시킴으로써, 상기 제 2 두께의 감광성 물질을 투과하도록 상기 복사 에너지의 도즈의 크기를 제어하는 단계를 더 포함하는, 인터커넥트 구조체 형성 방법.
  18. 제 13 항에 있어서, 상기 감광성 물질은 폴리이미드, 에폭시, 폴리벤족사졸, 벤조사이클로부텐으로 구성되는 그룹으로부터 선택되는 유전 물질을 포함하는, 인터커넥트 구조체 형성 방법.
  19. 적어도 하나의 인터커넥트 구조체 형성 방법에 있어서,　
    적어도 하나의 전도 요소를, 상기 적어도 하나의 전도 요소의 총 측방 크기에 걸쳐 반도체 기판의 표면 상의 본드 패드와 접촉하도록 상기 본드 패드 상에 형성하는 단계와,
    상기 반도체 기판의 표면으로부터 돌출하는 상기 적어도 하나의 전도 요소의 주변부를 둘러싸도록 상기 반도체 기판의 표면에, 그리고 상기 적어도 하나의 전도 요소에 인접한 상기 본드 패드의 노출된 영역 위에, 감광성 물질을 도포하는 단계와,
    상기 적어도 하나의 전도 요소의 상부 표면 위에서 상기 감광성 물질을 마스킹하면서, 상기 감광성 물질을 투과하는 복사 에너지의 도즈로 상기 반도체 기판의 표면을 노출시키는 단계와,
    상기 적어도 하나의 전도 요소의 상부 표면 위의 감광성 물질을 제거하는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  20. 제 19 항에 있어서, 상기 적어도 하나의 전도 요소의 상부 표면 위의 감광성 물질을 제거하는 단계는, 상기 마스킹된 감광성 물질을 현상액으로 해리시키는 단계를 포함하는, 인터커넥트 구조체 형성 방법.
  21. 반도체 다이 조립체에 있어서,　
    주 표면 상에 본드 패드들을 갖고 상기 본드 패드들 상에 위치하는 전도성 필러들을 가진 반도체 다이와,
    주 표면 상에 랜딩 패드들을 가진 제 2 반도체 다이 - 상기 랜딩 패드들은 땜납 물질을 이용하여 상기 전도성 필러들과 연결됨 - 와,
    상기 전도성 필러들을 둘러싸고 상기 전도성 필러들과 접촉하는 상기 반도체 다이의 주 표면 위의 유전 감광성 물질과,
    상기 감광성 물질과 접촉하고, 상기 랜딩 패드들에 상기 전도성 필러들을 연결하는 땜납 물질의 적어도 일부분을 측방으로 둘러싸는 상기 제 2 반도체 다이의 주 표면 위의 유전 물질을 포함하는, 반도체 다이 조립체.
  22. 제 21 항에 있어서, 각각의 전도성 필러는 구리를 포함하고, 상기 전도성 필러의 측방 크기 전체에 걸쳐 본드 패드와 직접 접촉하는, 반도체 다이 조립체.
  23. 제 21 항에 있어서, 상기 유전 감광성 물질은 폴리이미드, 에폭시, 폴리벤족사졸, 벤조사이클로부텐 중 하나를 포함하는, 반도체 다이 조립체.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
KR1020157000897A 2012-07-16 2013-07-02 패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법 KR101650670B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/550,225 US8659153B2 (en) 2012-07-16 2012-07-16 Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods
US13/550,225 2012-07-16
PCT/US2013/049021 WO2014014652A1 (en) 2012-07-16 2013-07-02 Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods

Publications (2)

Publication Number Publication Date
KR20150030722A KR20150030722A (ko) 2015-03-20
KR101650670B1 true KR101650670B1 (ko) 2016-08-23

Family

ID=49913299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157000897A KR101650670B1 (ko) 2012-07-16 2013-07-02 패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법

Country Status (7)

Country Link
US (2) US8659153B2 (ko)
EP (1) EP2873091A4 (ko)
JP (1) JP6163550B2 (ko)
KR (1) KR101650670B1 (ko)
CN (1) CN104471680B (ko)
TW (1) TWI603445B (ko)
WO (1) WO2014014652A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY149251A (en) * 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
US9583425B2 (en) * 2012-02-15 2017-02-28 Maxim Integrated Products, Inc. Solder fatigue arrest for wafer level package
US8659153B2 (en) 2012-07-16 2014-02-25 Micron Technology, Inc. Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods
US10468363B2 (en) 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
US9603283B1 (en) 2015-10-09 2017-03-21 Raytheon Company Electronic module with free-formed self-supported vertical interconnects
US10103069B2 (en) 2016-04-01 2018-10-16 X-Celeprint Limited Pressure-activated electrical interconnection by micro-transfer printing
JP2018006391A (ja) 2016-06-28 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10242926B2 (en) * 2016-06-29 2019-03-26 Alpha And Omega Semiconductor (Cayman) Ltd. Wafer level chip scale package structure and manufacturing method thereof
US10222698B2 (en) 2016-07-28 2019-03-05 X-Celeprint Limited Chiplets with wicking posts
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
IT201700055983A1 (it) 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per produrre dispositivi a semiconduttore, dispositivo a semiconduttore e circuito corrispondenti
US10734269B1 (en) 2017-06-07 2020-08-04 Apple Inc. Micro device metal joint process
US10903151B2 (en) * 2018-05-23 2021-01-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10790251B2 (en) * 2018-06-20 2020-09-29 Micron Technology, Inc. Methods for enhancing adhesion of three-dimensional structures to substrates
US11869841B2 (en) * 2020-11-19 2024-01-09 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
TWI811133B (zh) * 2022-10-12 2023-08-01 友達光電股份有限公司 顯示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030059718A1 (en) 2001-09-24 2003-03-27 Koninklijke Philips Electronics N.V. Method for forming a contact window in a semiconductor device
JP2004193518A (ja) * 2002-12-13 2004-07-08 Seiko Epson Corp 半導体チップの製造方法、半導体チップ、半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器
JP2006245289A (ja) * 2005-03-03 2006-09-14 Casio Micronics Co Ltd 半導体装置及び実装構造体

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072236A (en) 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
CN100474544C (zh) * 1996-12-04 2009-04-01 精工爱普生株式会社 半导体装置及其制造方法
JP3314662B2 (ja) 1997-05-16 2002-08-12 松下電器産業株式会社 バンプの形成方法
KR100260561B1 (ko) * 1997-12-31 2000-11-01 윤종용 반도체 장치의 보호막 제조방법
JP3216130B2 (ja) 1999-12-10 2001-10-09 ソニーケミカル株式会社 接続構造体の製造方法
US6566016B1 (en) * 2000-06-28 2003-05-20 Koninklijke Philips Electronics N.V. Apparatus and method for compensating critical dimension deviations across photomask
KR100440507B1 (ko) * 2000-03-23 2004-07-15 세이코 엡슨 가부시키가이샤 반도체장치 및 그 제조방법, 회로기판 및 전자기기
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US7276801B2 (en) 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
JP2006040955A (ja) * 2004-07-22 2006-02-09 Fuji Photo Film Co Ltd 画像パターンの形成方法及びプリント配線板の製造方法
TWI252546B (en) 2004-11-03 2006-04-01 Advanced Semiconductor Eng Bumping process and structure thereof
JP4324572B2 (ja) 2005-03-03 2009-09-02 カシオマイクロニクス株式会社 バンプの形成方法
JP2007103571A (ja) * 2005-10-03 2007-04-19 Tokai Rika Co Ltd 半導体装置の製造方法
JP2007305667A (ja) * 2006-05-09 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP5017930B2 (ja) * 2006-06-01 2012-09-05 富士通株式会社 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法
WO2009122867A1 (ja) * 2008-03-31 2009-10-08 日本電気株式会社 半導体装置、複合回路装置及びそれらの製造方法
WO2010046408A2 (en) * 2008-10-22 2010-04-29 Micronic Laser Systems Ab Method of iterative compensation for non-linear effects in three-dimensional exposure of resist
US7642128B1 (en) 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
JP2010147252A (ja) * 2008-12-18 2010-07-01 Sharp Corp イオン注入方法、および半導体装置の製造方法
JP2011009363A (ja) * 2009-06-24 2011-01-13 Nec Corp 半導体装置及びその製造方法並びにこれを用いた複合回路装置
US20110285013A1 (en) * 2010-05-20 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling Solder Bump Profiles by Increasing Heights of Solder Resists
US20110291263A1 (en) * 2010-05-28 2011-12-01 Texas Instruments Incorporated Ic having dielectric polymeric coated protruding features having wet etched exposed tips
US9484259B2 (en) * 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
US9082832B2 (en) * 2011-09-21 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
US8659153B2 (en) 2012-07-16 2014-02-25 Micron Technology, Inc. Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030059718A1 (en) 2001-09-24 2003-03-27 Koninklijke Philips Electronics N.V. Method for forming a contact window in a semiconductor device
JP2004193518A (ja) * 2002-12-13 2004-07-08 Seiko Epson Corp 半導体チップの製造方法、半導体チップ、半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器
JP2006245289A (ja) * 2005-03-03 2006-09-14 Casio Micronics Co Ltd 半導体装置及び実装構造体

Also Published As

Publication number Publication date
WO2014014652A1 (en) 2014-01-23
CN104471680A (zh) 2015-03-25
US20140015124A1 (en) 2014-01-16
CN104471680B (zh) 2018-02-16
EP2873091A1 (en) 2015-05-20
JP6163550B2 (ja) 2017-07-12
TWI603445B (zh) 2017-10-21
US8659153B2 (en) 2014-02-25
US20140167259A1 (en) 2014-06-19
KR20150030722A (ko) 2015-03-20
TW201411796A (zh) 2014-03-16
JP2015526899A (ja) 2015-09-10
US9129869B2 (en) 2015-09-08
EP2873091A4 (en) 2016-03-30

Similar Documents

Publication Publication Date Title
KR101650670B1 (ko) 패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법
TWI644402B (zh) 半導體封裝及其形成方法
US10242972B2 (en) Package structure and fabrication method thereof
US9627346B2 (en) Underfill pattern with gap
US9704739B2 (en) Semiconductor device packages, packaging methods, and packaged semiconductor devices
US20150279793A1 (en) Semiconductor structure and manufacturing method thereof
KR102425696B1 (ko) 강화 패치를 사용한 강화 패키지 및 이를 제조하는 방법
US20160049359A1 (en) Interposer with conductive post and fabrication method thereof
US8835193B2 (en) Non-uniform alignment of wafer bumps with substrate solders
TWI793364B (zh) 封裝結構及其形成方法
KR20190003294A (ko) 패키지 내의 격리막으로서의 릴리스막
US11158600B2 (en) Lithography process for semiconductor packaging and structures resulting therefrom
KR102481141B1 (ko) 반도체 패키징된 디바이스 내의 본딩 구조물 및 그 형성 방법
US20240128232A1 (en) Semiconductor package
US9877386B2 (en) Substrate structure and method of manufacturing the same
TW202243048A (zh) 半導體元件及其製造方法
KR20200036689A (ko) 반도체 패키지 및 그 제조 방법
CN218996710U (zh) 半导体封装
TWI837588B (zh) 封裝結構
TW202301603A (zh) 封裝結構
TW202029283A (zh) 半導體元件及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190816

Year of fee payment: 4