TWI793364B - 封裝結構及其形成方法 - Google Patents

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TWI793364B
TWI793364B TW108128830A TW108128830A TWI793364B TW I793364 B TWI793364 B TW I793364B TW 108128830 A TW108128830 A TW 108128830A TW 108128830 A TW108128830 A TW 108128830A TW I793364 B TWI793364 B TW I793364B
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conductive
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鄭心圃
林柏堯
陳碩懋
許峯誠
林嘉祥
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台灣積體電路製造股份有限公司
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

一種封裝結構包括形成在基板上的第一再分佈結構，並且第一再分佈結構包括第一導電線、第二導電線以及在第一導電線與第二導電線之間的第一重疊導電線。第一導電線具有第一寬度，與第一導電線平行的第二導電線具有第二寬度，並且第一重疊導電線具有大於第一寬度和第二寬度的第三寬度。封裝結構包括形成在第一再分佈結構上方的第一封裝單元，第一封裝單元包括第一半導體晶粒和第一晶粒堆疊，並且第一半導體晶粒具有與第一晶粒堆疊不同的功能。

Description

封裝結構及其形成方法
本揭露係關於一種封裝結構形成方法，特別是不使用任何具有穿基板通孔的中介基板的封裝結構形成方法。
半導體裝置被使用於各種電子應用，例如個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常藉由在半導體基板上順應地沉積絕緣或介電層、導電層以及半導體材料層，並且使用微影製程圖案化各種材料層，以在其上形成電路部件和元件來製造。許多積體電路通常在單一半導體晶圓上製造，並且在晶圓上的個別晶粒(die)藉由沿著切割線(scribe line)在積體電路之間鋸切而被單一化。個別晶粒通常分開封裝在多晶片模組中或其他類型的封裝中。
新的封裝技術已經發展，例如堆疊式封裝(package on package；PoP)，其堆疊式封裝中具有裝置晶粒的頂部封裝結合到與具有另一個裝置晶粒的底部封裝。藉由採用新的封裝技術，具有不同或類似功能的各種封裝被整合在一起。
雖然現有的封裝結構和封裝結構的製造方法通常已足夠用於其預期目的，但它們在所有方面都不是完全令人滿意。
本揭露提供一種封裝結構形成方法。封裝結構形成方法包括在載體基板上形成介電層，其中載體基板包括第一區域、第二區域以及第三區域，第三區域在第一區域與第二區域之間；在介電層上方形成光阻層；在光阻層上執行第一曝光製程，以形成第一單一曝光區；在光阻層上執行第二曝光製程，以形成第二單一曝光區和雙重曝光區，其中雙重曝光區的寬度大於第一單一曝光區的寬度；顯影光阻層以形成圖案化光阻層；藉由使用圖案化光阻層作為罩幕來圖案化介電層，以形成溝槽；在介電層中的溝槽中形成導電層，其中導電層包括在第一區域中的第一導電線、在第二區域中的第二導電線以及在第三區域中的重疊導電線，並且導電層的重疊導電線的第三寬度比起導電層的第一導電線的第一寬度較寬；以及在導電層上方設置半導體晶粒和晶粒堆疊，其中半導體晶粒具有與晶粒堆疊不同的功能。
本揭露提供一種封裝結構形成方法。封裝結構形成方法包括在載體基板上形成介電層，其中載體基板包括第一區域、第二區域以及第三區域，第三區域在第一區域與第二區域之間；在介電層上方形成光阻層，其中光阻層包括在第一區域中的第一部分、在第二區域中的第二部分以及在第三區域中的第三部分；在第一區域和第三區域上設置第一光罩；在光阻層的第一部分和第三部分上執行第一曝光製程；在第二區域和第三區域上設置第二光罩；在光阻層的第二部分和第三部分上執行第二曝光製程，其中光阻層的第三部分是被曝光兩次的第一重疊部分；顯影光阻層以形成圖案化光阻層；圖案化介電層以形成溝槽；在介電層中的溝槽中形成第一再分佈結構，其中第一再分佈結構包括在第一區域中的第一導電線和在第三區域中的重疊導電線，重疊導電線的第三寬度大於第一導電線的第一寬度；在第一再分佈結構上方形成第一封裝單元，其中第一封裝單元包括第一半導體晶粒和第一晶粒堆疊，並且第一半導體晶粒具有與第一晶粒堆疊不同的功能；在第一封裝單元上方形成封裝層；移除載體 基板；以及在第一再分佈結構下方形成封裝基板。
本揭露提供一種封裝結構。封裝結構包括第一再分佈結構和第一封裝單元。第一再分佈結構形成在基板上方。第一再分佈結構包括第一導電線、第二導電線以及第一重疊導電線，第一重疊導電線在第一導電線與第二導電線之間，其中第一導電線具有第一寬度、第二導電線平行於第一導電線並且具有第二寬度、以及第一重疊導電線具有第三寬度，第三寬度大於第一寬度和第二寬度。第一封裝單元形成在第一再分佈結構上方。第一封裝單元包括第一半導體晶粒和第一晶粒堆疊，並且第一半導體晶粒具有與第一晶粒堆疊不同的功能。
100a:封裝結構
174:封裝單元
178:輸入/輸出埠口
180:封裝基板
182:環狀物
104:介電層
120:半導體裸晶
130:裸晶堆疊
Wa:寬度
La:長度
A-A’:線段
102:載體基板
106:光阻層
11:第一區域
12:第二區域
13:第三區域
104a、106a:第一部分
104b、106b:第二部分
104c、106c:第三部分
10:第一光罩
15:第一曝光製程
E1:單一曝光區
B:未曝光區
20:第二光罩
25:第二曝光製程
E2:雙重曝光區
A:區域
27:顯影製程
107:溝槽
108:導電層
110:再分佈結構
108a:第一導電線
108b:第二導電線
108c:重疊導電線
W1:第一寬度
W2:第二寬度
W3:第三寬度
S1:第一間距
S2:第二間距
S3:第三間距
112:導電墊
108g:連接金屬線
122:基板
124、144:導電墊
126、146:導電連接器
132A、132B、132C:半導體晶粒
131:緩衝晶粒
136:接合結構
134:穿基板通孔
138、148:底膠層
H1:第一高度
H2:第二高度
G1:第一間隙
G2:第二間隙
150:封裝層
160:框架帶
164:導電連接器
170:黏合層
172:蓋結構
100b:封裝結構
Lx、Ly:長度
Wx、Wy:寬度
16:第一標記
26:第二標記
10a:第一切割線
20a:第二切割線
Lo:重疊長度
Le:曝光長度
109:第一監測導電線
209:第二監測導電線
100c:封裝結構
B-B’:線段
30:第三光罩
40:第四光罩
21:第四區域
108d:第四導電線
22:第五區域
108e:第五導電線
23:第六區域
108f:第二重疊導電線
100d:封裝結構
C-C’:線段
G3:第三間隙
174a:第一封裝單元
110a:第一再分佈結構
174b:第二封裝單元
110b:第一再分佈結構
100e:封裝結構
D-D’:線段
174c:第三封裝單元
174d:第四封裝單元
100f:封裝結構
E-E’:線段
本揭露之觀點從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。
第1圖顯示了根據本揭露實施例之封裝結構的俯視圖。
第2A圖至第2M圖顯示了根據本揭露實施例之形成封裝結構的各個站點的剖面圖。
第2M’圖顯示了根據本揭露實施例之封裝結構的剖面圖。
第3A-1圖顯示了根據本揭露實施例之在第一曝光製程之後的光阻層的曝光區的俯視圖。
第3A-2圖顯示了在第3A-1圖中的區域A的放大示意圖。
第3B-1圖顯示了根據本揭露實施例之在第二曝光製程之後的光阻層的曝光區的俯視圖。
第3B-2圖顯示了在第3B-1圖中的區域A的放大示意圖。
第3C-1圖顯示了根據本揭露實施例之在第1圖中的封裝結構的再分佈結構 中的導電層的俯視圖。
第3C-2圖顯示了第3C-1圖的區域A的放大示意圖。
第4A圖顯示了根據本揭露實施例之第一光罩和第二光罩的俯視圖。
第4B圖顯示了根據本揭露實施例之第一光罩與第二光罩之間的重疊的俯視圖。
第4C圖顯示了根據本揭露實施例之第一光罩與第二光罩之間的重疊的俯視圖。
第4D圖顯示了根據本揭露實施例之在封裝結構的再分佈結構中的監測圖案的俯視圖。
第5A圖顯示了根據本揭露實施例之封裝結構的俯視圖。
第5B圖顯示了根據本揭露實施例之第一光罩、第二光罩、第三光罩以及第四光罩的重疊的俯視圖。
第5C圖顯示了根據本揭露實施例之封裝結構的導電層的俯視圖。
第5D圖顯示了根據本揭露實施例之封裝結構的導電層的俯視圖。
第6A圖顯示了根據本揭露實施例之封裝結構的俯視圖。
第6B圖顯示了根據本揭露實施例之沿著第6A圖的線段C-C’截取的剖面圖。
第6C圖顯示了根據本揭露實施例之封裝結構的導電層的俯視圖。
第6D圖顯示了根據本揭露實施例之封裝結構的導電層的俯視圖。
第7A圖顯示了根據本揭露實施例之封裝結構的俯視圖。
第7B圖顯示了根據本揭露實施例之沿著第7A圖的線段D-D’截取的剖面圖。
第7C圖至第7E圖顯示了根據本揭露實施例之封裝結構的導電層的俯視圖。
第8A圖顯示了根據本揭露實施例之封裝結構的俯視圖。
第8B圖顯示了根據本揭露實施例之沿著第8A圖的線段E-E’截取的剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
實施例的一些變化被描述。在各種示意圖和實施例中，相同的圖式標記用於表示相同的元件。應理解可以在方法之前、之間以及之後提供額外操作，並且對於方法的其他實施例，可以替換或移除所述的一些操作。
其他特徵和程序亦可被包括。舉例來說，測試結構可被包括以幫助3D封裝或3D積體電路(integrated circuit；IC)裝置的驗證測試。測試結構可包括形成在再分佈層或基板上的測試墊(pad)，測試墊允許探針及/或探針卡等的使用以測試3D封裝或3D積體電路。驗證測試可以在中間結構以及最終結構上執行。另外，本揭露的結構和方法可以與測試方法結合使用，其測試方法結合已知良好晶粒的中間驗證，以增加良率並且降低成本。
本揭露提供一種用於封裝結構及其形成方法的實施例。第1圖顯示了根據本揭露實施例之封裝結構100a的俯視圖。封裝結構100a是多晶片模組(multi-chip module；MCM)，其包括整合在扇出再分佈結構上的至少兩個不同功能晶粒。封裝結構100a可以是基板上晶圓上晶片(chip-on-wafer-on-substrate；CoWoS)封裝或其他合適封裝。
如第1圖所示，封裝單元174和輸入/輸出埠口178形成在封裝基板180上方，並且環狀物182圍繞封裝單元174。封裝單元174包括形成在介電層104上的半導體晶粒120和多個晶粒堆疊130。半導體晶粒120具有與晶粒堆疊130不同的功能。在一些實施例中，半導體晶粒120在兩個相鄰晶粒堆疊130之間。在一些實施例中，半導體晶粒120的尺寸大於晶粒堆疊130的尺寸。
在一些實施例中，半導體晶粒120從晶圓鋸切，並且可為“已知良好晶粒(known-good-die)”。半導體晶粒120可以是系統單晶片(system-on-chip；SoC)。在一些其他實施例中，半導體晶粒120是積體電路上系統(system on integrated circuit；SoIC)，其包括具有整合功能的兩個或多個晶片。
晶粒堆疊130包括多個記憶體晶粒。半導體晶粒120具有與複數記憶體晶粒中的每一者不同的功能。記憶體晶粒可包括靜態隨機存取存儲器(static random access memory；SRAM)裝置、動態隨機存取存儲器(dynamic random access memory；DRAM)裝置、高頻寬記憶體(high bandwidth memory；HBM)或另一記憶體晶粒。在一些實施例中，半導體晶粒120是積體電路上系統(SoIC)裝置，並且晶粒堆疊130是高頻寬記憶體(HBM)。
輸入/輸出埠口178被形成相鄰於封裝單元174。輸入/輸出埠口178被配置以從半導體晶粒120和晶粒堆疊130接收訊號或將訊號發送到外部環境。輸入/輸出埠口178可以是晶粒。
在一些實施例中，封裝基板180是印刷電路板(printed circuit board；PCB)、陶瓷襯底或另一合適封裝基板。環狀物182用於保護封裝單元174，並且防止封裝單元174彎曲。
環狀物182提供足夠的輔助功能和翹曲(warpage)控制。在一些實施例中，環狀物182包括輔助材料，例如金屬、陶瓷或其組合。
封裝單元174沿著垂直方向具有寬度Wa，並且沿著水平方向具有 長度La。在一些實施例中，封裝單元174的面積(Wa×La)在約1710mm2至約3430mm2的範圍內。
雖然第1圖所示的四個晶粒堆疊130圍繞一個半導體晶粒120，但是可以根據實際應用調整半導體晶粒120的數量和晶粒堆疊130的數量。
第2A圖至第2M圖顯示了根據本揭露實施例之形成封裝結構100a的各個站點的剖面圖。第2A圖顯示了沿著第1圖的線段A-A’截取的剖面圖。
如第2A圖所示，介電層104形成在載體基板102上方。光阻層106形成在介電層104上方。載體基板102包括第一區域11、第二區域12以及第三區域13，第三區域13在第一區域11與第二區域12之間。介電層104包括在第一區域11中的第一部分104a、在第二區域12中的第二部分104b以及在第一區域11與第二區域12之間的第三區域13中的第三部分104c。光阻層106包括在第一區域11中的第一部分106a、在第二區域12中的第二部分106b以及在第三區域13中的第三部分106c。
載體基板102被配置以在後續製程步驟期間提供臨時機械和結構輔助。根據一些實施例，載體基板102包括玻璃、氧化矽、氧化鋁、金屬、上述組合及/或類似物。根據一些實施例，載體基板102包括金屬框架(metal frame)。
介電層104可由一或多種聚合物材料製造，或包括一或多種聚合物材料。(多種)聚合物材料可包括聚苯並噁唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide；PI)、一或多種其他合適聚合物材料或其組合。在一些實施例中，聚合物材料是光敏感的。在一些實施例中，一些或所有介電層104由除了聚合物材料之外的介電材料製造，或包括除了聚合物材料之外的介電材料。介電材料可包括氧化矽、碳化矽、氮化矽、氮氧化矽、一或多種其他合適材料或其組合。
之後，如第2B圖所示，根據本揭露實施例，第一光罩10設置在光阻層106上方，並且在光阻層106上執行第一曝光製程15。第一光罩10設置在第 一區域11和第三區域13上方，但不在第二區域12上方。在執行第一曝光製程15之後，光阻層106的一些部分被曝光，並且被標記為單一曝光區E1。光阻層106的一些其他部分未被曝光，並且被標記為未曝光區B。
接著，如第2C圖所示，根據本揭露實施例，第二光罩20設置在光阻層106上方，並且在光阻層106上執行第二曝光製程25。第二光罩20設置在第二區域12和第三區域13上方，但不在第一區域11上方。在執行第二曝光製程25之後，光阻層106的一些部分被曝光，並且被標記為單一曝光區域E1。光阻層106的一些其他部分未被曝光，並且被標記為未曝光區B。另外，光阻層106的一些部分在第三區域13中被曝光兩次，並且被標記為雙重曝光區E2。
第一曝光製程15和第二曝光製程25在相同腔室中執行，以減少製程成本和時間。在一些其他實施例中，除了第一曝光製程15和第二曝光製程25之外，在相同腔室中執行第三曝光製程和第四曝光製程，並接著顯影一次金屬材料以形成在再分佈結構中的導電線。
第3A-1圖顯示了根據本揭露實施例之在第一曝光製程15之後的光阻層106的曝光區的俯視圖。第3A-2圖顯示了在第3A-1圖中的區域A的放大示意圖。第3B-1圖顯示了根據本揭露實施例之在第二曝光製程25之後的光阻層106的曝光區的俯視圖。第3B-2圖顯示了在第3B-1圖中的區域A的放大示意圖。
如第3A-1圖和第3A-2圖所示，單一曝光區E1在第一區域11和第三區域13中。如第3B-1圖和第3B-2圖所示，單一曝光區E1在第二區域12和第三區域13中。由於在第三區域13中的光阻層106的一些部分被曝光兩次，因此光阻層106的一些部分被稱為雙重曝光區E2。雙重曝光區E2的寬度大於單一曝光區E1的寬度。
應注意的是，第一光罩10被限於所提出之標線片(reticle)的最大尺寸。由於第一光罩10不夠大以覆蓋光阻層106的整個區域，因此可以使用兩個或 更多個掩模來曝光光阻層106的整個區域。在一些實施例中，第一光罩模10和第二光罩20用於曝光光阻層106的整個區域。
之後，如第2D圖所示，根據本揭露實施例，顯影光阻層106以形成圖案化的光阻層106。藉由執行顯影製程27來顯影光阻層106。
有兩種類型的顯影製程：正型顯影(positive tone development；PTD)製程和負型顯影(negative tone development；NTD)製程。正型顯影製程使用正型顯影劑，其通常是指選擇性地溶解和移除光阻層106的曝光部分的顯影劑。負型顯影製程使用負型顯影劑，其通常是指選擇性地溶解和移除光阻層106的未曝光部分的顯影劑。在一些實施例中，正型顯影劑是水性(aqueous-based)顯影劑，例如氫氧化四烷銨(tetraalkylammonium hydroxide；TMAH)。在一些實施例中，負型顯影劑是有機(organic-based)顯影劑，例如乙酸正丁酯(n-butyl acetate；n-BA)。
接著，如第2E圖所示，執行正型顯影(PTD)製程，藉由顯影劑移除光阻層106的單一曝光區E1和雙重曝光區E2，並且保留未曝光區B。
之後，如第2F圖所示，根據本揭露實施例，藉由使用圖案化的光阻層106作為罩幕(mask)來圖案化介電層104。圖案化的光阻層106的圖案被轉移到介電層104。結果，溝槽107形成在介電層104中。
之後，如第2G圖所示，根據本揭露實施例，在溝槽107中形成金屬材料以形成導電層108。導電層108是再分佈結構110的一部分。
導電層108可以由銅(Cu)，銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)或鉭合金製造。在一些實施例中，導電層108藉由電鍍、無電鍍、印刷、化學氣相沉積(chemical vapor deposition；CVD)製程或物理氣相沉積(physical vapor deposition；PVD)製程來形成。
第3C-1圖顯示了根據本揭露實施例之在封裝結構100a的再分佈結構110中的導電層108的俯視圖。第3C-1圖顯示了在再分佈結構110中的介電層 104的第一區域11、第二區域12以及第三區域13的位置。第3C-2圖顯示了第3C-1圖的區域A的放大示意圖。
如第3C-1圖和第3C-2圖所示，導電層108包括在第一區域11中的第一導電線108a、在第二區域12中的第二導電線108b、以及在第三區域13中的重疊導電線108c。第一導電線108a平行於第二導電線108b。在一些實施例中，第一導電線108a和第二導電線108b直線對齊。在一些其他實施例中，第一導電線108a和第二導電線108b未對齊。
第一導電線108a具有第一寬度W1、第二導電線108b具有第二寬度W2以及重疊導電線108c具有第三寬度W3。第三寬度W3大於第一寬度W1和第二寬度W2。第一寬度W1可以大於、等於或小於第二寬度W2。在一些實施例中，重疊導電線108c的第三寬度(W3)和第一導電線108a的第一寬度(W1)具有等式(I)所示的關係：W3=W1+y，單位：μm-----等式(I)，並且y在約0.4μm至約4μm的範圍內。
在一些實施例中，第一導電線108a的第一寬度(W1)為約2μm，重疊導電線108c的第三寬度(W3)為約6μm。在一些實施例中，第一導電線108a的第一寬度(W1)為約2μm，重疊導電線108c的第三寬度(W3)為約2.4μm。當y值在上述範圍內時，可以提升第一導電線108a與第二導電線108b之間的對準精度，並且提升再分佈結構110的可靠度。
第一間距S1被定義為兩個相鄰的第一導電線108a之間的距離、在兩個相鄰的第二導電線108b之間具有第二間距S2以及在兩個相鄰的重疊導電線108c之間存在第三間距S3。應注意的是，第三間距S3小於第二間距S2和第一間距S1。在一些實施例中，第一間距S1等於第二間距S2。在一些其他實施例中，第一間距S1小於第二間距S2。
此外，半導體晶粒120和晶粒堆疊130形成在再分佈結構110的介電 層104上方。在一些實施例中，重疊導電線108c直接在半導體晶粒120下方。在一些其他實施例中，重疊導電線108c直接在晶粒堆疊130下方。
之後，如第2H圖所示，根據本揭露實施例，堆疊多個介電層104，並且在介電層104中形成多個導電層108，並且相鄰的導電層108彼此電性連接。因此，再分佈結構110形成在載體基板102上方。每個導電層108可藉由第一曝光製程15、第二曝光製程25以及一個顯影製程27來形成，以在第三區域13中形成重疊導電線108c。
之後導電墊(pad)112從最頂部的介電層104的頂表面突出。導電墊112可以用來作為接合墊(bonding pad)，導電墊112中稍後將形成導電凸塊(例如含錫焊接凸塊)及/或導電柱(例如銅柱)。在一些實施例中，在第三區域13中的導電墊112是重疊墊。在第三區域13中的導電墊112具有比第一區域11中的導電墊112更大的寬度。
應注意的是，如第2H圖所示，連接金屬線108g用於電性連接半導體晶粒120和晶粒堆疊130(稍後形成)。連接金屬線108g形成在再分佈結構110中。在一些實施例中，連接金屬線108g和重疊導電線108c在相同的層級。在一些實施例中，連接金屬線108g的寬度等於第一導電線108a的第一寬度W1。在一些實施例中，連接金屬線108g不在第三區域13中。由於兩個相鄰的連接金屬線108g之間的線間距可能太小，因此沒有足夠的間距來形成重疊連接線。
之後，如第2I圖所示，根據本揭露實施例，半導體晶粒120和晶粒堆疊130形成在載體基板102上方。在一些實施例中，半導體晶粒120在兩個晶粒堆疊130之間。半導體晶粒120被設置在再分佈結構110上方。半導體晶粒120具有基板122。在一些實施例中，基板122是矽(Si)基板。
在一些實施例中，多個導電墊124形成在半導體晶粒120下方，並且每個導電墊124透過導電連接器126接合到導電墊112。
導電墊124由金屬材料製造，例如銅(Cu)，銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)或鉭合金。在一些實施例中，導電墊124藉由電鍍、無電鍍、印刷、化學氣相沉積(CVD)製程或物理氣相沉積(PVD)製程來形成。導電連接器126由焊接材料製造，例如錫(Sn)、錫銀(SnAg)、錫鉛(SnPb)、錫銀銅(SnAgCu)、錫銀鋅(SnAgZn)、錫鋅(SnZn)、錫鉍銦(SnBiIn)、錫銦(SnIn)、錫金(SnAu)、錫銅(SnCu)、錫鋅銦(SnZnIn)、錫銀銻(SnAgSb)或其他合適材料。在一些實施例中，導電連接器126藉由電鍍、無電鍍、印刷、化學氣相沉積(CVD)製程或物理氣相沉積(PVD)製程來形成。
晶粒堆疊130設置在再分佈結構110上方。晶粒堆疊130包括多個半導體晶粒132A、132B、132C。在一些實施例中，半導體晶粒132A、132B、132C是記憶體晶粒。半導體晶粒132A、132B、132C的數量不限於兩個，並且可以根據實際應用來調整數量。
半導體晶粒132A、132B、132C堆疊在作為邏輯電路執行的緩衝晶粒(或基本晶粒(base die))131上。半導體晶粒132A、132B、132C藉由多個接合結構136彼此接合。多個穿基板通孔(through substrate via；TSV)134形成在半導體晶粒132A、132B、132C中。半導體晶粒132A、132B、132C之間的訊號可以透過穿基板通孔(TSV)134和接合結構136傳輸。底膠層(underfill layer)138形成在接合結構136之間。
在一些實施例中，多個導電墊144形成在晶粒堆疊130上，並且每個導電墊144透過導電連接器146接合到再分佈結構110的導電墊112。
導電墊144由金屬材料製造，例如銅(Cu)，銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)或鉭合金。在一些實施例中，導電墊144藉由電鍍、無電鍍、印刷、化學氣相沉積(CVD)製程或物理氣相沉積(PVD)製程來形成。
導電連接器146由焊接材料製造，例如錫(Sn)、錫銀(SnAg)、錫鉛(SnPb)、錫銀銅(SnAgCu)、錫銀鋅(SnAgZn)、錫鋅(SnZn)、錫鉍銦(SnBiIn)、錫銦(SnIn)、錫金(SnAu)、錫銅(SnCu)、錫鋅銦(SnZnIn)、錫銀銻(SnAgSb)或其他合適材料。在一些實施例中，導電連接器146藉由電鍍、無電鍍、印刷、化學氣相沉積(CVD)製程或物理氣相沉積(PVD)製程來形成。
半導體晶粒120沿著垂直方向具有第一高度H1，並且晶粒堆疊130沿著垂直方向具有第二高度H2。第一高度H1大抵等於第二高度H2。在一些實施例中，半導體晶粒120的第一高度H1在約750μm至約850μm的範圍內。在半導體晶粒120和晶粒堆疊130之間具有第一間隙G1。在一些實施例中，第一間隙G1在約70μm至約190μm的範圍內。在晶粒堆疊130的邊緣與再分佈結構110的邊緣之間具有第二間隙G2。在一些實施例中，第二間隙G2在約600μm至約800μm的範圍內。
之後，如第2J圖所示，根據本揭露實施例，在半導體晶粒120、晶粒堆疊130以及再分佈結構110之間形成底膠層148。
底膠層148圍繞並保護導電連接器126和146。在一些實施例中，底膠層148直接接觸導電連接器126和146。
在一些實施例中，底膠層148由聚合物材料製造或包括聚合物材料。底膠層148可包括環氧基樹脂(epoxy-based resin)。在一些實施例中，底膠層148包括分散在環氧基樹脂中的填料。
在一些實施例中，底膠層148的形成包括注入(injecting)製程、旋塗(spin-on)製程、分配(dispensing)製程、膜壓(film lamination)製程、施加(application)製程、一或多個其他合適製程或其組合。在一些實施例中，在底部填充層148的形成期間使用熱固化製程。
之後，封裝層150形成在底膠層148上。在底膠層148與封裝層150 之間具有界面，並且界面低於半導體晶粒120的頂表面。封裝層150圍繞並保護半導體晶粒120和晶粒堆疊130。在一些實施例中，封裝層150直接接觸半導體晶粒120的一部分、晶粒堆疊130的一部分。
封裝層150由模塑材料(molding compound material)製造。模塑材料可包括聚合物材料，例如在其中分散有填料的環氧基樹脂。在一些實施例中，將液態模塑材料施加在半導體晶粒120(晶粒堆疊130)上。液態模塑材料可以流入半導體晶粒120、晶粒堆疊130之間的空間。接著使用熱製程來固化液態模塑材料，並且將其轉變成封裝層150。
之後，如第2K圖所示，根據本揭露實施例，在封裝層150上方形成框架帶(frame tape)160。之後，移除載體基板102。
框架帶160用來作為臨時的基板。框架帶160的基板在後續製程步驟期間提供機械和結構輔助，如稍後之詳細描述。在一些實施例中，半導體管芯130和管芯堆疊130黏合到框架帶160。舉例來說，封裝層150透過粘合層(adhesive layer)(未顯示)黏合到框架帶160。黏合層用來作為臨時的黏合層。
接著，移除再分佈結構110的一部分。結果，再分佈結構110的導電層108被暴露。之後，在再分佈結構110的暴露的導電層108上形成多個導電連接器164。導電連接器164電性連接到再分佈結構110的導電層108。
應注意的是，再分佈結構110的重疊導電線108c與導電連接器164直接接觸。在一些實施例中，在重疊導電線108c和導電連接器164之間沒有通孔。
在一些實施例中，導電連接器164被稱為控制塌陷高度晶片連接(controlled collapse chip connection；C4)凸塊。在一些其他實施例中，導電連接器164是微凸塊，化鎳鈀金(electroless nickel-electroless palladium-immersion gold；ENEPIG)技術形成的凸塊、球柵陣列(ball grid array；BGA)凸塊等。
應注意的是，導電連接器126形成在再分佈結構110的頂表面上， 並且導電連接器164形成在再分佈結構110的底表面上。在兩個相鄰的導電連接器126之間具有第一間隙，並且在兩個相鄰的導電連接器164之間具有第二間隙。第二間隙大於第一間隙。因此，再分配結構110實現扇出連接。術語“扇出”意味著在晶粒上的輸入/輸出(input/output；I/O)墊可以重新分佈到比晶粒本身更大的區域，並因此可以增加封裝在晶粒表面上的輸入/輸出墊的數量。
之後，如第2L圖所示，根據本揭露實施例，在封裝層150上方形成黏合層170。
黏合層170形成在半導體晶粒120和晶粒堆疊130上方。黏合層170由具有良好導熱性的聚合物製造。在一些實施例中，黏合層170包括熱界面材料(thermal interface material；TIM)。
接著，在黏合層170上形成蓋(lid)結構172以形成封裝單元174。因此，半導體晶粒120和晶粒堆疊130所產生的熱量可以散發到蓋結構172，並接著散發到外部環境。蓋結構172由導電材料(例如金屬)或非導電材料(例如矽、玻璃或陶瓷)製造。
之後，如第2M圖所示，根據本揭露實施例，封裝單元174透過導電連接器164接合到封裝基板180。另外，輸入/輸出埠口178透過導電連接器164接合到封裝基板180。在一些實施例中，封裝基板180是印刷電路板(PCB)、陶瓷基板或另一合適封裝基板。
再分佈結構110用來作為扇出電連接，以將半導體晶粒120和晶粒堆疊130的訊號連接到封裝基板180。半導體晶粒120和晶粒堆疊130藉由在封裝基板180中的導電層和通孔電性連接到輸入/輸出埠口178。
應注意的是，在載體基板102中沒有形成穿基板通孔(TSV)。穿基板通孔可能導致不必要的插入損耗(insertion loss)。“插入損耗”是由於在傳輸線中插入裝置而導致的訊號功率的損失。本揭露提供一種形成封裝結構100a的形成 方法而不使用任何中介(interposer)基板(具有穿基板通孔)以防止插入損耗。
此外，如果在封裝結構中使用由矽製造的中介基板，則矽的熱膨脹係數(coefficient of thermal expansion；CTE)與晶粒堆疊130的熱膨脹係數不匹配。包括介電層104和導電層108的再分佈結構110具有晶粒堆疊130的熱膨脹係數接近的熱膨脹係數。藉由使用再分佈結構110代替中介基板，減少了由晶粒堆疊130和插入基板之間的熱膨脹係數不匹配所導致的翹曲。
此外，由於多個晶粒堆疊130與半導體晶粒120相鄰地整合，封裝結構100a可以應用於高計算功率裝置。使用了更多的多個晶粒堆疊130，並且可以獲得更高容量的記憶體。在一些實施例中，當晶粒堆疊130是高頻寬記憶體(HBM)時，記憶體頻寬可以大於2TB。因此，封裝結構可以應用於人工智慧(artificial intelligence；AI)應用中。
第2M’圖顯示了根據本揭露實施例之封裝結構100b的剖面圖。除了半導體晶粒120和晶粒堆疊130具有不同的高度之外，封裝結構100b與第2M圖所顯示的封裝結構100a相似或相同。用於形成封裝結構100b的製程和材料可以與用於形成封裝結構100a的製程和材料相似或相同，並且此不再重複描述。
半導體晶粒120沿著垂直方向具有第一高度H1，並且晶粒堆疊130沿著垂直方向具有第二高度H2。第二高度H2大於第一高度H1。在一些實施例中，半導體晶粒120的第一高度H1在約750μm至約850μm的範圍內。在一些實施例中，晶粒堆疊130的第二高度H2在約900μm至約1000μm的範圍內。在一些實施例中，第二高度H2和第一高度H1之間的高度差(△H=H2-H1)在約50μm至約150μm的範圍內。當高度差在上述範圍內時，封裝結構100b具有良好的散熱效率。
另外，由於兩個晶粒堆疊130受到封裝層150的保護，因此晶粒堆疊130的頂表面不會藉由平坦化製程(例如化學機械研磨(Chemical-Mechanical Planarization；CMP)製程)而暴露。在平坦化製程期間，兩個晶粒堆疊130被防止 損壞。因此，改善了封裝結構100b的品質和可靠度。
第4A圖顯示了根據本揭露實施例之第一光罩10和第二光罩20的俯視圖。
如第4A圖所示，第一光罩10具有長度Lx和寬度Wx。第二光罩20具有長度Ly和寬度Wy。第一光罩10具有最大52mm×34mm的面積，這是一個標線片的最大尺寸。第二光罩20具有最大52mm×34mm的面積，這是一個標線片的最大尺寸。在一些實施例中，第一光罩10的長度Lx在約1mm至52mm的範圍內，並且第二光罩20的長度Ly在1mm至52mm的範圍內。在一些其他實施例中，第一光罩10的寬度Wx在約1mm至約34mm的範圍內，並且第二光罩20的寬度Wy在約1mm至約34mm的範圍內。
第一標記16形成在第一光罩10中，第二標記26形成在第二光罩20中。第一標記16和第二標記26用來作為監測圖案，以確保第一光罩10和第二光罩20之間的對準精度。在一些實施例中，第一標記16具有矩形實心圖案。在一些實施例中，第二標記26具有矩形框架圖案。
在第一光罩10中，第一切割線10a位在第一光罩10的外部區域，但不位在第三區域(重疊區域)13。另外，第二劃線20a位於第二光罩20的外部區域，但不位於第三區域13。應注意的是，第一切割線10a和第二切割線20a分別是第一光罩10和第二光罩20的一部分。第一切割線10a和第二切割線20a被配置以定義在介電層104中的切割線的位置。在一些實施例中，電監測圖案、重疊對準圖案形成在第一切割線10a和第二切割線20a中。在一些實施例中，第一切割線10a的寬度在約50μm至約220μm的範圍內。在一些實施例中，第二切割線20a的寬度在約50μm至約220μm的範圍內。
第4B圖顯示了根據本揭露實施例之第一光罩10與第二光罩20之間的重疊的俯視圖。
如第4B圖所示，第一標記16與第二標記26重疊以顯示特定圖案。當第一光罩10和第二光罩20彼此對準時，第一標記16被第二標記26圍繞，並且第一標記16的矩形實心圖案不與第二標記26的框架形狀接觸。如果第一光罩10和第二光罩20未對準，第一標記16可能與第二標記26的形狀接觸。
如上面所述，第一光罩10設置在載體基板102的第一區域11和第三區域13上方。第二光罩20設置在第二區域12和第三區域13上方。第一光罩10與第二光罩20之間的重疊部分具有重疊長度Lo。曝光長度Le被定義為第一光罩10的長度Lx和第二光罩20的長度Ly之總和減去重疊長度Lo(Le=Lx+Ly-Lo)。在一些實施例中，第三區域13(第一光罩10與第二光罩20之間的重疊部分)大抵位於曝光長度Le的中間。在一些實施例中，重疊長度Lo在約80μm至約150μm的範圍內。此外，第一切割線10a和第二切割線20a沒有形成在第三區域13(或重疊區域)中。
第4C圖顯示了根據本揭露實施例之第一光罩10與第二光罩20之間的重疊的俯視圖。第4C圖與第4B圖之間的區別在於第4C圖的第三區域13不在第一光罩10和第二光罩20的重疊的整個區域的中間。
如第4C圖所示，第二光罩20的尺寸大於第一光罩10的尺寸。第三區域13更靠近左側，並且不在曝光長度Le的中間。
第4D圖顯示了根據本揭露實施例之在封裝結構100a的再分佈結構110中的監測圖案的俯視圖。
如第4D圖所示，第一標記16和第二標記26分別轉移到在再分佈結構110中的第一監測導電線109和第二監測導電線209。第一監測導電線109和第二監測導電線209被配置以識別第一光罩10是否與第二光罩20對準。當第一光罩10與第二光罩20對準時，第一監測導電線109不與第二監測導電線209接觸。在一些其他實施例中，如果第一光罩10與第二光罩20未對準，則第一監測導電線109與第二監測導電線209接觸。
第5A圖顯示了根據本揭露實施例之封裝結構100c的俯視圖。封裝結構100c與第1圖所示的封裝結構100a相似或相同，除了封裝結構100c的尺寸大於封裝結構100a的尺寸。用於形成封裝結構100c的製程和材料可以與用於形成封裝結構100a的製程和材料相似或相同，並且此不再重複描述。第2L圖顯示了沿著第5A圖的線段B-B’截取的剖面圖。
如第5A圖所示，封裝單元174形成在封裝基板180上方，並且環狀物182圍繞封裝單元174。在一些實施例中，封裝單元174包括兩個半導體晶粒120和圍繞半導體晶粒120的八個晶粒堆疊130。
第5B圖顯示了根據本揭露實施例之第一光罩10、第二光罩20、第三光罩30以及第四光罩40的重疊的俯視圖。
如第5B圖所示，有第一光罩10、第二光罩20、第三光罩30以及第四光罩40被用來在再分佈結構110中形成導電線。第一光罩10的一部分與第二光罩20的一部分重疊，以形成第一重疊部分。第三光罩30的一部分與第四光罩40的一部分重疊，以形成第二重疊部分。第一重疊部分在第三區域13中，並且第二重疊部分在第六區域23中。
第5C圖顯示了根據本揭露實施例之封裝結構100c的導電層108的俯視圖。由於封裝結構100c的尺寸大於封裝結構100a的尺寸，四個光罩可被用來在兩個半導體晶粒120和八個晶粒堆疊130下方形成再分佈結構110。
如第5C圖所示，由於使用第一光罩10、第二光罩20、第三光罩30以及第四光罩40來形成再分佈結構110，兩個重疊區域位於介電層104中。第一重疊區域被稱為第三區域13，第二重疊區域被稱為第六區域23。
再分佈結構110包括在多個介電層104中的多個導電層108。導電層108中之一者包括在第一區域11中的第一導電線108a、在第二區域12中的第二導電線108b以及在第三區域13中的重疊導電線(第一重疊導電線)108c。第一導電線 108a與第二導電線108b平行。此外，封裝結構100c更包括在第四區域21中的第四導電線108d、在第五區域22中的第五導電線108e以及在第六區域23中的第二重疊導電線108f。重疊導電線108c沿著第一方向延伸，第二重疊導電線108f沿著第二方向延伸。第一方向垂直於第二方向。在一些實施例中，重疊導電線108c直接在半導體晶粒120下方。在一些實施例中，第二重疊導電線108f直接在半導體晶粒120與晶粒堆疊130之間的通道(aisle)區下方。
與重疊導電線108c相似，第二重疊導電線108f的寬度大於第四導電線108d的寬度或第五導電線108e的寬度。此外，第一區域11與第六區域23交叉的中間區域D被曝光四次。
第5D圖顯示了根據本揭露實施例之封裝結構100c的導電層108的俯視圖。由於使用第一光罩10、第二光罩20、第三光罩30以及第四光罩40來形成再分佈結構110，兩個重疊區域位於介電層104中。第一重疊區域被稱為第三區域13，第二重疊區域被稱為第六區域23。
如第5D圖所示，重疊導電線108c形成在第三區域13中，第二重疊導電線108f形成在第六區域23中。另外，重疊導電線108c沿著第一方向延伸，並且第二重疊導電線108f沿著第二方向延伸。在一些實施例中，重疊導電線108c(第一重疊導電線)直接在晶粒堆疊130下方。在一些實施例中，第二重疊導電線108f直接位於半導體晶粒120和晶粒堆疊130下方。
第6A圖顯示了根據本揭露實施例之封裝結構100d的俯視圖。第6B圖顯示了根據本揭露實施例之沿著第6A圖的線段C-C’截取的剖面圖。兩個扇出封裝單元被形成並且由環狀物182包圍。
封裝結構100d與第5A圖所示的封裝結構100c相似似或相同，除了在封裝基板180上形成兩個封裝單元174。用於形成封裝結構100d的製程和材料可以與用於形成封裝結構100c的製程和材料相似或相同，並且此不再重複描述。
如第6A圖和第6B圖所示，在封裝基板180上形成兩個封裝單元(扇出封裝單元)174。第一封裝單元174a包括一個半導體晶粒120和在第一再分佈結構110a上方的四個晶粒堆疊130(顯示於第6B圖中)。第二封裝單元174b包括一個半導體晶粒120和在第一再分佈結構110b上方的四個晶粒堆疊130(顯示於第6B圖中)。第三間隙G3定義為第一封裝單元174a與第二封裝單元174b之間的距離。在一些實施例中，第三間隙G3在約0.7mm至約2mm的範圍內。
第6C圖顯示了根據本揭露實施例之封裝結構100d的導電層108的俯視圖。
如第6C圖所示，第一封裝單元174a(顯示於第6B圖中)的第一再分佈結構110a藉由兩個光罩形成，並因此第三區域13形成在第一封裝單元174a中。重疊導電線108c在第一封裝單元174a中的第三區域13中。相似地，第二封裝單元174b的第二重新分佈結構110b由兩個光罩形成，並因此第三區域13形成在第二封裝單元174b中。重疊導電線108c在第二封裝單元174b中的第三區域13中。
第6D圖顯示了根據本揭露實施例之封裝結構100d的導電層108的俯視圖。
如第6D圖所示，第一封裝單元174a的第一再分佈結構110a由四個光罩形成，並因此第三區域13(第一重疊區域)和第六區域23(第二重疊區域)形成在第一封裝單元174a中。此外，第三區域13和第六區域23也形成在第二封裝單元174b中。
第7A圖顯示了根據本揭露實施例之封裝結構100e的俯視圖。第7B圖顯示了根據本揭露實施例之沿著第7A圖的線段D-D’截取的剖面圖。四個扇出封裝單元形成在環狀物182中。
如第7A圖和第7B所示，第一封裝單元174a、第二封裝單元174b、第三封裝單元174c以及第四封裝單元174d形成在封裝基板180上方。第一封裝單 元174a、第二封裝單元174b、第三封裝單元174c以及第四封裝單元彼此絕緣。第一封裝單元174a包括在第一再分佈結構110a上方的一個半導體晶粒120和兩個晶粒堆疊130。第二封裝單元174b包括在第二再分佈結構110b上的一個半導體晶粒120和兩個晶粒堆疊130。
第7C圖至第7E圖顯示了根據本揭露實施例之封裝結構100e的導電層108的俯視圖。
如第7C圖所示，第一封裝單元174a的第一再分佈結構110a(顯示於第7B圖中)由兩個光罩形成，並因此第三區域13形成在第一封裝單元174a中。另外，第二封裝單元174b、第三封裝單元174c以及第四封裝單元174d中的每一者具有第三區域13。
如第7D圖所示，第一封裝單元174a、第二封裝單元174b、第三封裝單元174c以及第四封裝單元174d中的每一者具有第三區域13。
如第7E圖所示，第一封裝單元174a、第二封裝單元174b、第三封裝單元174c以及第四封裝單元174d中的每一者具有第三區域13和第六區域23。
第8A圖顯示了根據本揭露實施例之封裝結構100f的俯視圖。第8B圖顯示了根據本揭露實施例之沿著第8A圖的線段E-E’截取的剖面圖。八個扇出封裝單元形成在環狀物182中。
如第8A圖和第8B圖所示，在封裝基板180上形成八個封裝單元174。封裝單元174全部彼此絕緣。每個封裝單元174包括在再分佈結構110上方的一個半導體晶粒120和一個晶粒堆疊130。
如第6A圖、第7A圖以及第8A圖所示，在環狀物182中形成有多個扇出再分佈結構110。換句話說，多個封裝單元174形成在封裝基板180上方。由於扇出的再分佈結構110的每個尺寸大於一個標線片的最大尺寸，因此使用兩個或更多個光罩來形成更大的扇出的再分佈結構110。
在一些實施例中，使用兩個光罩(例如第一光罩10和第二光罩20)以在第三區域13(重疊區域)中形成重疊導電線108c。在一些實施例中，使用四個光罩以在第三區域13(第一重疊區域)中形成重疊導電線108c(第一重疊導電線)，並且在第六區域23(第二重疊區域)23中形成第二重疊導電線108f。此外，可以藉由使用具有更大寬度的重疊導電線來解決兩條導電線之間的訊號未對準的問題。
應注意的是，載體基板102中不存在穿基板通孔(TSV)，並且再分佈結構110藉由導電連接器164電性連接到封裝基板180，而不使用任何中介基板。因此，可以防止由中介基板所引起的插入損耗和翹曲，以得到高可靠度封裝結構。
提供了一種用於封裝結構及其形成方法的實施例。封裝結構包括在載體基板上形成的再分佈結構。再分佈結構由多於兩個光罩形成，以在第一導電線與第二導電線之間形成重疊導電線。封裝結構更包括形成在再分佈結構上方的半導體晶粒和晶粒堆疊。接著移除載體基板，並且在再分佈結構下方形成導電連接器。重疊導電線可以防止第一導電線和第二導電線之間的未對準。另外，在載體基板中沒有穿基板通孔(TSV)，並因此可以防止插入損耗和翹曲問題。因此，封裝結構的品質、良率和可靠度被改善。
在一些實施例中，提供了一種封裝結構形成方法。此方法包括在載體基板上形成介電層，並且載體基板包括第一區域、第二區域以及第三區域，第三區域在第一區域與第二區域之間。此方法更包括在介電層上方形成光阻層。此方法更包括在光阻層上執行第一曝光製程以形成第一單一曝光區，以及在光阻層上執行第二曝光製程，以形成第二單一曝光區和雙重曝光區。雙重曝光區的寬度大於第一單一曝光區的寬度。此方法更包括顯影光阻層以形成圖案化光阻層，以及藉由使用圖案化光阻層作為罩幕來圖案化介電層以形成溝槽。 此方法更包括在介電層中的溝槽中形成導電層，並且導電層包括在第一區域中的第一導電線、在第二區域中的第二導電線以及在第三區域中的重疊導電線，並且導電層的重疊導電線的第三寬度比起導電層的第一導電線的第一寬度較寬。此方法更包括在導電層上方設置半導體晶粒和晶粒堆疊，並且半導體晶粒具有與晶粒堆疊不同的功能。
在一些實施例中，封裝結構形成方法更包括移除載體基板以暴露介電層的一部分；移除介電層的一部分以暴露導電層的一部分；在導電層下方形成連接器，其中連接器直接接觸導電層的重疊導電線；以及在連接器下方設置基板。
在一些實施例中，晶粒堆疊包括複數記憶體晶粒，並且半導體晶粒具有與記憶體晶粒之每一者不同的功能。
在一些實施例中，重疊導電線與半導體晶粒或晶粒堆疊重疊。
在一些實施例中，第一曝光製程和第二曝光製程在相同腔室中執行。
在一些實施例中，第一導電線平行於第二導電線。
在一些實施例中，裝結構形成方法更包括在半導體晶粒與晶粒堆疊之間形成底膠層；在底膠層上方形成封裝層，其中底膠層與封裝層的界面低於半導體晶粒的頂表面；以及形成圍繞封裝層的環狀物。
在一些實施例中，載體基板中沒有形成通孔。
在一些實施例中，半導體晶粒具有第一高度、晶粒堆疊具有第二高度，並且第二高度大於第一高度。
在一些實施例中，提供了一種封裝結構形成方法。此方法包括在載體基板上形成介電層，並且載體基板包括第一區域、第二區域以及第三區域，第三區域在第一區域與第二區域之間。此方法更包括在介電層上方形成光阻 層，並且光阻層包括在第一區域中的第一部分、在第二區域中的第二部分以及在第三區域中的第三部分。此方法包括在第一區域和第三區域上設置第一光罩，並且在光阻層的第一部分和第三部分上執行第一曝光製程。此方法更包括在第二區域和第三區域上設置第二光罩，並且在光阻層的第二部分和第三部分上執行第二曝光製程，並且光阻層的第三部分是被曝光兩次的第一重疊部分。此方法更包括顯影光阻層以形成圖案化光阻層，並且圖案化介電層以形成溝槽。此方法更包括在介電層中的溝槽中形成第一再分佈結構。第一再分佈結構包括在第一區域中的第一導電線和在第三區域中的重疊導電線，重疊導電線的第三寬度大於第一導電線的第一寬度。此方法更包括在第一再分佈結構上方形成第一封裝單元，其中第一封裝單元包括第一半導體晶粒和第一晶粒堆疊，並且第一半導體晶粒具有與第一晶粒堆疊不同的功能。此方法更包括在第一封裝單元上方形成封裝層，並且移除載體基板。此方法更包括在第一再分佈結構下方形成封裝基板。
在一些實施例中，封裝結構形成方法更包括在光阻層的第四部分和第六部分上執行第三曝光製程；以及在顯影光阻層以形成圖案化光阻層之前，在光阻層的第五部分和第六部分上執行第四曝光製程，其中第六部分是被曝光兩次的第二重疊部分。
在一些實施例中，封裝結構形成方法更包括在封裝基板上方形成第二再分佈結構，其中第二再分佈結構與第一再分佈結構絕緣，第二再分佈結構包括第三導電線、第四導電線以及第二重疊導電線，第二重疊導電線在第三導電線與第四導電線之間，並且第二重疊導電線的第六寬度大於第四導電線的第四寬度。
在一些實施例中，封裝結構形成方法更包括在第一再分佈結構的第一側形成複數第一導電連接器，其中第一間隙形成在兩個相鄰的第一導電連 接器之間；以及在第一再分佈結構的第二側形成複數第二導電連接器，其中第二間隙形成在兩個相鄰的第二導電連接器之間，並且第二間隙大於第一間隙。
在一些實施例中，封裝結構形成方法更包括移除載體基板之後，移除介電層的一部分，以暴露第一再分佈結構的一部分；以及在第一再分佈結構下方形成第二導電連接器。
在一些實施例中，提供了一種封裝結構。封裝結構包括形成在基板上方的第一再分佈結構，並且第一再分佈結構包括第一導電線、第二導電線以及第一重疊導電線，第一重疊導電線在第一導電線與第二導電線之間。第一導電線具有第一寬度、第二導電線平行於第一導電線並且具有第二寬度、以及第一重疊導電線具有第三寬度，第三寬度大於第一寬度和第二寬度。封裝結構包括形成在第一再分佈結構上方的第一封裝單元，其中第一封裝單元包括第一半導體晶粒和第一晶粒堆疊，並且第一半導體晶粒具有與第一晶粒堆疊不同的功能。
在一些實施例中，第一再分佈結構更包括第三導電線、第四導電線以及第二重疊導電線，第二重疊導電線在第三導電線與第四導電線之間，第一重疊導電線沿著第一方線延伸，第二重疊導電線沿著第二方向延伸，並且第一方向垂直第二方向。
在一些實施例中，封裝結構更包括第二再分佈結構，相鄰於第一再分佈結構形成，其中第一再分佈結構與第二再分佈結構絕緣；以及第二封裝單元，形成在第二再分佈結構上方，其中第二封裝單元包括第二半導體晶粒和第二晶粒堆疊，並且第二半導體晶粒具有與第二晶粒堆疊不同的功能。
在一些實施例中，封裝結構更包括環狀物，圍繞第一封裝單元和第二封裝單元。
在一些實施例中，第一半導體晶粒具有第一高度，第一晶粒堆疊 具有第二高度，並且第二高度大於第一高度。
在一些實施例中，封裝結構更包括導電連接器，形成在第一再分佈結構下方，其中導電連接器直接接觸第一再分佈結構。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100a:封裝結構
174:封裝單元
178:輸入/輸出埠口
180:封裝基板
182:環狀物
104:介電層
120:半導體裸晶
130:裸晶堆疊
11:第一區域
12:第二區域
13:第三區域
122:基板
108:導電層
134:穿基板通孔
136:接合結構
124、144:導電墊
126、146:導電連接器
112:導電墊
164:導電連接器
148:底膠層
150:封裝層

Claims (10)

  1. 一種封裝結構形成方法，包括：在一載體基板上形成一介電層，其中上述載體基板包括一第一區域、一第二區域以及一第三區域，上述第三區域在上述第一區域與上述第二區域之間；在上述介電層上方形成一光阻層；在上述光阻層上執行一第一曝光製程，以形成一第一單一曝光區；在上述光阻層上執行一第二曝光製程，以形成一第二單一曝光區和一雙重曝光區，其中上述雙重曝光區的一寬度大於上述第一單一曝光區的一寬度；顯影上述光阻層以形成一圖案化光阻層；藉由使用上述圖案化光阻層作為一罩幕來圖案化上述介電層，以形成一溝槽；在上述介電層中的上述溝槽中形成一導電層，其中上述導電層包括在上述第一區域中的一第一導電線、在上述第二區域中的一第二導電線以及在上述第三區域中的一重疊導電線，並且上述導電層的上述重疊導電線的一第三寬度比起上述導電層的上述第一導電線的一第一寬度較寬；以及在上述導電層上方設置一半導體晶粒和一晶粒堆疊，其中上述半導體晶粒具有與上述晶粒堆疊不同的功能。
  2. 如請求項1之封裝結構形成方法，更包括：在上述半導體晶粒與上述晶粒堆疊之間形成一底膠層；在上述底膠層上方形成一封裝層，其中上述底膠層與上述封裝層的一界面低於上述半導體晶粒的一頂表面；以及形成圍繞上述封裝層的一環狀物。
  3. 一種封裝結構形成方法，包括：在一載體基板上形成一介電層，其中上述載體基板包括一第一區域、一第 二區域以及一第三區域，上述第三區域在上述第一區域與上述第二區域之間；在上述介電層上方形成一光阻層，其中上述光阻層包括在上述第一區域中的一第一部分、在上述第二區域中的一第二部分以及在上述第三區域中的一第三部分；在上述第一區域和上述第三區域上設置一第一光罩；在上述光阻層的上述第一部分和上述第三部分上執行一第一曝光製程；在上述第二區域和上述第三區域上設置一第二光罩；在上述光阻層的上述第二部分和上述第三部分上執行一第二曝光製程，其中上述光阻層的上述第三部分是被曝光兩次的一第一重疊部分；顯影上述光阻層以形成一圖案化光阻層；圖案化上述介電層以形成一溝槽；在上述介電層中的上述溝槽中形成一第一再分佈結構，其中上述第一再分佈結構包括在上述第一區域中的一第一導電線和在上述第三區域中的一重疊導電線，上述重疊導電線的一第三寬度大於上述第一導電線的一第一寬度；在上述第一再分佈結構上方形成一第一封裝單元，其中上述第一封裝單元包括一第一半導體晶粒和一第一晶粒堆疊，並且上述第一半導體晶粒具有與上述第一晶粒堆疊不同的功能；在上述第一封裝單元上方形成一封裝層；移除上述載體基板；以及在上述第一再分佈結構下方形成一封裝基板。
  4. 如請求項3之封裝結構形成方法，更包括：在上述光阻層的一第四部分和一第六部分上執行一第三曝光製程；以及在顯影上述光阻層以形成一圖案化光阻層之前，在上述光阻層的一第五部分和上述第六部分上執行一第四曝光製程，其中上述第六部分是被曝光兩次的 一第二重疊部分。
  5. 如請求項3之封裝結構形成方法，更包括：在上述封裝基板上方形成一第二再分佈結構，其中上述第二再分佈結構與上述第一再分佈結構絕緣，上述第二再分佈結構包括一第三導電線、一第四導電線以及一第二重疊導電線，上述第二重疊導電線在上述第三導電線與上述第四導電線之間，並且上述第二重疊導電線的一第六寬度大於上述第四導電線的一第四寬度。
  6. 如請求項3之封裝結構形成方法，更包括：在上述第一再分佈結構的一第一側形成複數第一導電連接器，其中一第一間隙形成在兩個相鄰的上述第一導電連接器之間；以及在上述第一再分佈結構的一第二側形成複數第二導電連接器，其中一第二間隙形成在兩個相鄰的上述第二導電連接器之間，並且上述第二間隙大於上述第一間隙。
  7. 一種封裝結構，包括：一第一再分佈結構，形成在一基板上方，其中上述第一再分佈結構包括一第一導電線、一第二導電線以及一第一重疊導電線，上述第一重疊導電線在上述第一導電線與上述第二導電線之間，其中上述第一導電線具有一第一寬度、上述第二導電線平行於上述第一導電線並且具有一第二寬度、以及上述第一重疊導電線具有一第三寬度，上述第三寬度大於上述第一寬度和上述第二寬度；以及一第一封裝單元，形成在上述第一再分佈結構上方，其中上述第一封裝單元包括一第一半導體晶粒和一第一晶粒堆疊，並且上述第一半導體晶粒具有與上述第一晶粒堆疊不同的功能。
  8. 如請求項7之封裝結構，其中上述第一再分佈結構更包括一第 三導電線、一第四導電線以及一第二重疊導電線，上述第二重疊導電線在上述第三導電線與上述第四導電線之間，上述第一重疊導電線沿著一第一方向延伸，上述第二重疊導電線沿著一第二方向延伸，並且上述第一方向垂直上述第二方向。
  9. 如請求項7之封裝結構，更包括：一第二再分佈結構，相鄰於上述第一再分佈結構形成，其中上述第一再分佈結構與上述第二再分佈結構絕緣；以及一第二封裝單元，形成在上述第二再分佈結構上方，其中上述第二封裝單元包括一第二半導體晶粒和一第二晶粒堆疊，並且上述第二半導體晶粒具有與上述第二晶粒堆疊不同的功能。
  10. 一種封裝結構形成方法，包括：在一載體基板上方形成一介電層，其中上述載體基板包括一第一區域、一第二區域以及一第三區域，上述第三區域在上述第一區域與上述第二區域之間；在上述介電層上方形成一光阻層；在上述光阻層上執行一第一曝光製程，以曝光上述光阻層的一第一部分和上述光阻層的一重疊部分；在上述光阻層上執行一第二曝光製程，以曝光上述光阻層的一第二部分和上述光阻層的的上述重疊部分，其中上述重疊部分位在上述第一部分和上述第二部分之間；顯影上述光阻層以形成一圖案化光阻層；圖案化上述介電層以形成位在上述第一區域，上述第二區域和上述第三區域上方的一溝槽；在上述介電層中的上述溝槽中形成一導電層，其中上述導電層包括在上述第一區域中的一第一導電線、在上述第三區域中的一重疊導電線，並且上述導 電層的上述重疊導電線的一第三寬度比起上述導電層的上述第一導電線的一第一寬度較寬；以及在上述導電層上方設置一半導體晶粒和一晶粒堆疊，其中上述半導體晶粒具有與上述晶粒堆疊不同的功能。
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