CN116013927A - 电子装置以及其制造方法 - Google Patents

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杨朝森
朱健慈
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Abstract

本公开提供一种电子装置的制造方法，包含以下步骤：提供基板；形成薄膜晶体管层于基板上；形成第一钝化层于基板上；形成有机层于基板上；图案化有机层以暴露出第一区域；形成第二钝化层于基板上；图案化第一钝化层以暴露出第二区域；形成接合垫于基板上且对应于第一区域以及第二区域的重叠区域；以及将电子组件接合于接合垫上。本公开亦提供一种电子装置。

Description

电子装置以及其制造方法
技术领域
本公开是有关于电子装置的制造方法，且特别是有关于可改善电子装置的结构可靠度的制造方法，以及由此制造方法形成的电子装置。
背景技术
包含显示面板在内的电子产品，例如平板计算机、笔记本电脑、智能型手机、显示器及电视，已成为现代社会不可或缺的必需品。随着各式各样的电子产品的蓬勃发展，消费者对这些产品的质量、功能或价格抱有很高的期望。
电子装置中的电子组件通常会借由接合垫、焊垫或其它导电组件与基板接合或电性连接，然而，由于基板与发光组件之间的热膨胀系数(coefficient of thermalexpansion，CTE)存在差异，当温度变化时基板与发光组件的接合处容易受到应力影响，产生裂痕或剥离等情况，进而造成驱动电路电性连接异常等问题。
承前述，现存包含显示面板的电子装置仍未在各个方面符合需求，因此，发展可进一步改善电子装置的结构可靠度的制造方法仍为目前业界致力研究的课题之一。
发明内容
根据本公开一些实施例，提供一种电子装置的制造方法，包含以下步骤：提供基板；形成薄膜晶体管层于基板上；形成第一钝化层于基板上；形成有机层于基板上；图案化有机层以暴露出第一区域；形成第二钝化层于基板上；图案化第一钝化层以暴露出第二区域；形成接合垫于基板上且对应于第一区域以及第二区域的重叠区域；以及将电子组件接合于接合垫上。
根据本公开一些实施例，提供一种电子装置，包含基板、薄膜晶体管层、第一钝化层、有机层、第二钝化层、接合垫以及电子组件。薄膜晶体管层设置于基板上。第一钝化层设置于薄膜晶体管层上，且第一钝化层具有第一部分以及第二部分，第一部分为开口或凹部，第二部分邻近于第一部分。有机层设置于第一钝化层上，且有机层具有开口。第二钝化层设置于有机层上。接合垫设置于薄膜晶体管层上且对应于第一钝化层的第一部分以及有机层的开口的重叠区域。电子组件接合于接合垫上。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1显示根据本公开一些实施例中，电子装置的剖面结构示意图；
图2显示根据本公开一些实施例中，电子装置的剖面结构示意图；
图3显示根据本公开一些实施例中，电子装置的剖面结构示意图；
图4显示根据本公开一些实施例中，电子装置的剖面结构示意图；
图5至图11B显示根据本公开一些实施例中，电子装置于制造的中间阶段的剖面结构示意图；
图12A以及图12B显示根据本公开一些实施例中，电子装置于制造的中间阶段的剖面结构示意图。
图1-12B的编号说明如下：
10A、10B、10C、10D：电子装置
100：基板
100T：薄膜晶体管层
100s：半导体层
102：第一绝缘层
104：第二绝缘层
104t：顶表面
106：缓冲层
202：第一钝化层
202R：区域
202P-1：第一部分
202P-2：第二部分
204：第二钝化层
206：第三钝化层
302：有机层
302R：区域
302p：开口
400a、400b、400c：导电层
402：接合垫
402v：导孔
404：焊垫
406：焊接材料
500：电子组件
502：导线架
504：导电结构
A1：电路区
A2：接合区
CP：接触区
D1：距离
D2：厚度差异
E1、E2：边缘
NP：非接触区
V1、V2、V3：通孔
具体实施方式
以下针对本公开实施例的电子装置以及电子装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例，用以实施本公开一些实施例的不同态样。以下所述特定的组件及排列方式仅为简单清楚描述本公开一些实施例。当然，这些仅用以举例而非本公开的限定。此外，在不同实施例中可能使用类似及/或对应的标号标示类似及/或对应的组件，以清楚描述本公开。然而，这些类似及/或对应的标号的使用仅为了简单清楚地叙述本公开一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
应理解的是，实施例中可能使用相对性用语，例如「较低」或「底部」或「较高」或「顶部」，以描述附图的一个组件对于另一组件的相对关系。可理解的是，如果将附图的装置翻转使其上下颠倒，则所叙述在「较低」侧的组件将会成为在「较高」侧的组件。本公开实施例可配合附图一并理解，本公开的附图亦被视为公开说明的一部分。应理解的是，本公开的附图并未按照比例绘制，事实上，可能任意的放大或缩小组件的尺寸以便清楚表现出本公开的特征。
再者，当述及一第一材料层位于一第二材料层上或之上时，可能包含第一材料层与第二材料层直接接触的情形或第一材料层与第二材料层之间可能不直接接触，亦即第一材料层与第二材料层之间可能间隔有一或更多其它材料层的情形。但若第一材料层直接位于第二材料层上时，即表示第一材料层与第二材料层直接接触的情形。
此外，应理解的是，说明书与权利要求书中所使用的序数例如「第一」、「第二」等的用词用以修饰组件，其本身并不意涵及代表该(或该些)组件有任何之前的序数，也不代表某一组件与另一组件的顺序、或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的组件得以和另一具有相同命名的组件能作出清楚区分。权利要求书与说明书中可不使用相同用词，例如，说明书中的第一组件在权利要求中可能为第二组件。
在本公开一些实施例中，关于接合、连接的用语例如「连接」、「互连」等，除非特别定义，否则可指两个结构是直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包含两个结构都可移动，或者两个结构都固定的情况。此外，用语「电性连接」或「电性耦接」包含任何直接及间接的电性连接手段。
于文中，「约」、「实质上」的用语通常表示在一给定值或范围的10％内、或5％内、或3％之内、或2％之内、或1％之内、或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明「约」、「实质上」的情况下，仍可隐含「约」、「实质上」的含义。用语「范围介于第一数值及第二数值之间」表示所述范围包含第一数值、第二数值以及它们之间的其它数值。
应理解的是，以下所举实施例可以在不脱离本公开的精神下，可将数个不同实施例中的特征进行替换、重组、结合以完成其它实施例。各实施例间特征只要不违背发明精神或相冲突，均可任意结合搭配使用。
除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本公开所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本公开的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本公开实施例有特别定义。
根据本公开实施例，提供一种电子装置的制造方法，可改善形成的电子装置中接合垫与电子组件接合处的结构强度，可减少基板产生裂痕或电子组件从基板上剥离的风险，借此提升电子装置的可靠度。
根据本公开实施例，电子装置可包含显示设备、背光装置、触控装置、感测装置、天线装置、或拼接装置(具有上述任一功能或混合功能的拼接装置)，但不以此为限。电子装置可包含可弯折式电子装置或可挠式电子装置，但不以此为限。天线装置可为液晶型态的天线装置或非液晶型态的天线装置，感测装置可为感测电容、光线、热能或超声波的感测装置，但不以此为限。电子装置可例如包含液晶、量子点(quantum dot，QD)、荧光(fluorescence)、磷光(phosphor)、其它适合的材料或前述的组合。根据一些实施例，电子装置可包括电子组件，电子组件可包括无源组件与有源组件，例如电容、电阻、电感、二极管、晶体管或上述组件的组合，但不以此为限。二极管可例如包含有机发光二极管(organiclight emitting diode，OLED)、微型发光二极管(micro-LED、mini-LED)或量子点发光二极管(QLED、QDLED)，但不以此为限。根据一些实施例，电子装置可包含面板及/或背光模块，面板例如包括液晶面板，但不以此为限。应理解的是，下文将以显示设备为例阐述本公开的电子装置，但本公开不以此为限。
请参照图1，图1显示根据本公开一些实施例中，电子装置10A的剖面结构示意图。应理解的是，为了清楚说明，图中省略电子装置10A的部分组件，仅示意地示出部分组件。根据一些实施例，可添加额外特征于以下所述的电子装置10A。根据另一些实施例，以下所述电子装置10A的部分特征可以被取代或省略。
根据一些实施例，电子装置10A可包含显示面板，显示面板可包含基板100、第一钝化层202、有机层302、第二钝化层204、接合垫402以及电子组件500。
基板100可作为驱动基板，驱动电路(未示出)可设置在基板100上，驱动电路可包含有源式驱动电路及/或无源式驱动电路。根据一些实施例，驱动电路可包含薄膜晶体管(thin-film transistor，TFT)(例如，开关晶体管、驱动晶体管、重置晶体管、或其它薄膜晶体管)、数据线、扫描线、导电垫、介电层或其它线路等，但不限于此。根据一些实施例，显示面板可包含薄膜晶体管层100T(例如，请参照图5)，薄膜晶体管层100T可设置于基板100上。如图1所示，根据一些实施例，显示面板可包含第一绝缘层102以及第二绝缘层104，第一绝缘层102以及第二绝缘层104可为薄膜晶体管层100T的一部分层别。关于薄膜晶体管层100T的结构将于下文详细说明。
基板100可包含刚性基板或可挠式基板。根据一些实施例，基板100的材料可包含玻璃、半导体材料、石英、蓝宝石(sapphire)、聚酰亚胺(polyimide，PI)、聚碳酸酯(polycarbonate，PC)、聚对苯二甲酸乙二酯(polyethylene terephthalate，PET)、其它合适的材料或前述材料的组合，但不限于此。根据一些实施例，半导体材料可包含硅(Si)、锗(Ge)、其它合适的半导体材料、或前述的组合，但不限于此。根据一些实施例，基板100可包含软性印刷电路板(flexible printed circuit，FPC)。
第一钝化层202可设置于基板100以及薄膜晶体管层100T上，第一钝化层202可具有第一部分202P-1以及第二部分202P-2，第一部分202P-1可为开口或凹部，第二部分202P-2邻近于第一部分202P-1，第二部分202P-2可环绕第一部分202P-1。于图1所示的实施例中，第一部分202P-1为开口，亦即，第一钝化层202具有开口或镂空部分。
此外，如图1所示，根据一些实施例，接合垫402的边缘E1与第一钝化层202的边缘E2之间的距离D1可大于或等于5微米且小于或等于100微米(亦即，5μm≤距离D1≤100μm)，或大于或等于10微米且小于或等于20微米(亦即，10μm≤距离D1≤20μm)。
根据本公开实施例，距离D1指的是于与基板100的法线方向垂直的方向(例如，附图中的X方向)上，接合垫402的边缘E1与第一钝化层202的边缘E2之间的最小距离，接合垫402的边缘E1可为接合垫402的底部边缘，第一钝化层202的边缘E2可为第二部分202P-2的最靠近接合垫402的底部边缘。
再者，根据一些实施例，第一部分202P-1的厚度小于第二部分202P-2的厚度。具体而言，于此实施例中，第一部分202P-1为开口，第一部分202P-1的厚度为0，而第一钝化层202的第二部分202P-2的厚度可大于或等于0.01微米且小于或等于5微米(亦即，0.01μm≤第二部分202P-2的厚度≤5μm)，或大于或等于0.1微米且小于或等于0.3微米(亦即，0.1μm≤第二部分202P-2的厚度≤0.3μm)。
根据本公开实施例，第一钝化层202的第二部分202P-2的厚度指的是于基板100的法线方向(例如，附图中的Z方向)上，第一钝化层202的第二部分202P-2在一剖面影像上可测得的最大厚度。
根据一些实施例，第一钝化层202的材料可包含无机材料，但不限于此。例如，所述无机材料可包含氮化硅、氧化硅、氮氧化硅、其它合适的材料、或前述的组合，但不限于此。
应理解的是，根据本公开实施例，可使用光学显微镜(optical microscope，OM)、扫描式电子显微镜(scanning electron microscope，SEM)、薄膜厚度轮廓测量仪(α-step)、椭圆测厚仪、或其它合适的方式量测各组件的厚度、宽度或高度、或组件之间的间距或距离。详细而言，根据一些实施例，可使用扫描式电子显微镜取得包含欲量测的组件的剖面结构影像，并量测各组件的厚度、宽度或高度、或组件之间的间距或距离。
再者，有机层302可设置于第一钝化层202上，有机层302可具有开口302p。根据一些实施例，开口302p的区域可大于第一钝化层202的第一部分202P-1的区域，第一部分202P-1可位于开口302p内。根据一些实施例，于基板100的法线方向(例如，附图中的Z方向)上，第一钝化层202的第一部分202P-1与有机层302的开口302p的区域重叠。如图1所示，第一钝化层202可突出于有机层302且朝向接合垫402延伸。
根据一些实施例，有机层302可为光阻材料，例如，可包含环氧树脂(epoxyresins)、压克力树脂(acrylic resins)(例如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)、苯并环丁烯(benzocyclobutene，BCB)、聚亚酰胺(polyimide)、全氟烷氧基烷烃(perfluoroalkoxy alkane，PFA)、其它合适的材料、或前述的组合，但不限于此。
再者，第二钝化层204可设置于有机层302上且至少部分地覆盖第一钝化层202。详细而言，第二钝化层204可顺应地(conformally)形成于有机层302以及第一钝化层202的表面上，并且与有机层302以及第一钝化层202接触。如图1所示，根据一些实施例，第二钝化层204亦具有开口(未标示)，于基板100的法线方向(例如，附图中的Z方向)上，第二钝化层204的开口实质上与第一钝化层202的第一部分202P-1重叠。再者，有机层302的开口302p的区域亦大于第二钝化层204的开口的区域。
根据一些实施例，第二钝化层204的材料可与前述第一钝化层202的材料相同或相似，于此便不再重复。
值得注意的是，由于第一钝化层202、有机层302以及第二钝化层204会依序形成，因此图案化制程之后残留于第一钝化层202以及第二钝化层204之间的有机层302容易造成第一钝化层202与第二钝化层204之间的界面剥离。借由本公开实施例所述的结构，第一钝化层202与第二钝化层204接触的界面位于接合垫402的区域之外，亦即，未与接合垫402的接合位置重叠，因此，可减少基板100产生裂痕或电子组件500从基板100上剥离的风险，借此提升电子装置的可靠度。
此外，电子装置10A可包含第三钝化层206，第三钝化层206可作为像素定义层(pixel definition layer，PDL)。第三钝化层206可设置于第二钝化层204上且至少部分地覆盖接合垫402。详细而言，第三钝化层206可顺应地覆盖于第二钝化层204、第一钝化层202、第二绝缘层104以及接合垫402上。如图1所示，于此实施例中，于第一部分202P-1中，一部分的第三钝化层206与第二绝缘层104直接接触。
根据一些实施例，第三钝化层206的材料可与前述第一钝化层202或第二钝化层204的材料相同或相似，于此便不再重复。
请参照图1，接合垫402可设置于基板100以及薄膜晶体管层100T上，接合垫402可对应于第一钝化层202的第一部分202P-1以及有机层302的开口302p的重叠区域设置。换言之，接合垫402可设置于第一钝化层202的第一部分202P-1以及有机层302的开口302p的重叠区域中。如图1所示，根据一些实施例，接合垫402可与薄膜晶体管层100T直接接触。
再者，电子组件500可接合于接合垫402上。具体而言，于基板100的法线方向(例如，附图中的Z方向)上，接合垫402与电子组件500重叠。接合垫402可与基板100上的驱动电路(例如，薄膜晶体管层100T)电性连接，且接合垫402可借由焊垫404以及焊接材料406与电子组件500电性连接，将驱动电路的信号传递至与电子组件500。
根据一些实施例，接合垫402的材料包含导电材料，例如金属材料，但不限于此。例如，金属材料可包含铜(Cu)、铝(Al)、铟(In)、钌(Ru)、锡(Sn)、金(Au)、铂(Pt)、锌(Zn)、银(Ag)、钛(Ti)、铅(Pb)、镍(Ni)、铬(Cr)、镁(Mg)、钯(Pd)、铜合金、铝合金、铟合金、钌合金、锡合金、金合金、铂合金、锌合金、银合金、钛合金、铅合金、镍合金、铬合金、镁合金、钯合金、其它合适的导电材料或前述的组合，但不限于此。
根据一些实施例，电子组件500可包含发光组件、薄膜覆晶封装(chip on film，COF)结构或其它需接合于基板上的组件。根据一些实施例，电子组件500(以发光组件为例)可包含导线架(leadframe)502以及导电结构504，发光组件的发光单元(未示出)可设置于导线架(leadframe)502中，且导线架502可与导电结构504电性连接。再者，导电结构504可借由焊垫404以及焊接材料406与接合垫402电性连接，焊垫404以及焊接材料406可设置于电子组件500与接合垫402之间，焊接材料406可用于接合电子组件500与接合垫402。详细而言，焊接材料406可用于接合导电结构504与焊垫404。
根据一些实施例，发光单元可包含发光二极管或发光封装体，发光二极管例如可包含有机发光二极管、无机发光二极管、次毫米发光二极管、微发光二极或量子点发光二极管(例如可为QLED或QDLED)、其它合适的发光单元或前述的组合，但不以此为限。
详细而言，根据一些实施例，发光单元例如可包含第一半导体层(未示出)、第二半导体层(未示出)、以及设置于第一半导体层与第二半导体层之间的量子井层(未示出)，但本公开不以此为限。再者，第一半导体层以及第二半导体层可由具有p型以及n型导电类型的掺质的III-V族化合物(例如，具有p型以及n型导电类型的氮化镓)所形成。此外，量子井层可包含单量子井(single quantum well，SQW)或多重量子井(multiple quantum well，MQW)。根据一些实施例，III-V族化合物可包含氮化镓(GaN)、氮化铟(InN)、氮化铝(AlN)、氮化铟镓(InGaN)、氮化铝镓(AlGaN)、氮化铝镓铟(AlGaInN)、其它合适的材料或前述的组合，但不限于此。根据一些实施例，量子井层可包含氮化铟镓、氮化镓、其它合适的材料或前述的组合，但不限于此。
根据一些实施例，导电结构504例如可为发光单元的阳极电极以及阴极电极。根据一些实施例，导电结构504可包含金属材料，例如可包含铜、铝、铟、钌、锡、金、铂、锌、银、钛、铅、镍、铬、镁、钯、铜合金、铝合金、铟合金、钌合金、锡合金、金合金、铂合金、锌合金、银合金、钛合金、铅合金、镍合金、铬合金、镁合金、钯合金、其它合适的金属材料或前述的组合，但不限于此。
根据一些实施例，焊垫404的材料可包含镍(Ni)、铜(Cu)、镍合金、铜合金、其它合适的材料或前述的组合，但不限于此。根据一些实施例，焊接材料406可包含锡(Sn)、铝(Al)、锡合金、铝合金、其它合适的焊接材料、或前述的组合，但不限于此。根据另一些实施例，焊接材料406可包含各向异性导电膜(anisotropic conductive film，ACF)，但不限于此。
接着，请参照图2，图2显示根据本公开另一些实施例中，电子装置10B的剖面结构示意图。应理解的是，后文中与前文相同或相似的组件或组件将以相同或相似的标号表示，其材料与功能皆与前文所述相同或相似，故此部分于后文中将不再赘述。
图2所示的电子装置10B与前述的电子装置10A大致上相似，它们之间的差异包含，于电子装置10B中，第一钝化层202的第一部分202P-1为凹部，第一部分202P-1的一部分设置于第二绝缘层104与接合垫402之间，第一部分202P-1的一部分设置于第二绝缘层104与第三钝化层206之间。于此实施例中，接合垫402与第一钝化层202直接接触，详细而言，接合垫402的底表面与第一钝化层202直接接触。
此外，于此实施例中，第一部分202P-1包含接触区CP以及非接触区NP，接触区CP与接合垫402接触，而非接触区NP与接触区CP连接，且非接触区NP环绕接触区CP。于此实施例中，接触区CP设置于第二绝缘层104与接合垫402之间，非接触区NP设置于第二绝缘层104与第三钝化层206之间。承前述，接合垫402的边缘E1与第一钝化层202的边缘E2之间的距离D1可大于或等于5微米且小于或等于100微米(亦即，5μm≤距离D1≤100μm)，或大于或等于10微米且小于或等于20微米(亦即，10μm≤距离D1≤20μm)。于此实施例中，第一钝化层202的边缘E2亦可视为非接触区NP的外缘，故接合垫402的边缘E1与非接触区NP的外缘之间的距离D1可大于或等于5微米且小于或等于100微米(亦即，5μm≤距离D1≤100μm)，或大于或等于10微米且小于或等于20微米(亦即，10μm≤距离D1≤20μm)。
再者，第一部分202P-1的厚度小于第二部分202P-2的厚度。于此实施例中，第一部分202P-1的厚度与第二部分202P-2的厚度之间的厚度差异D2可大于或等于0.01微米且小于或等于5微米(亦即，0.01μm≤厚度差异D2≤5μm)。具体而言，于此实施例中，第一部分202P-1为凹部，第一部分202P-1的厚度可大于或等于0.01微米且小于或等于4.99微米(亦即，0.01μm≤第一部分202P-1的厚度≤4.99μm)，而第一钝化层202的第二部分202P-2的厚度可大于或等于0.01微米且小于或等于10微米(亦即，0.01μm≤第二部分202P-2的厚度≤10μm)。
根据本公开实施例，第一钝化层202的第一部分202P-1的厚度指的是于基板100的法线方向(例如，附图中的Z方向)上，第一钝化层202的第一部分202P-1在一剖面影像上可测得的最大厚度。
接着，请参照图3，图3显示根据本公开另一些实施例中，电子装置10C的剖面结构示意图。图3所示的电子装置10C与前述的电子装置10A大致上相似，它们之间的差异包含，于电子装置10C中，第二钝化层204除了设置于有机层302以及第一钝化层202上之外，更进一步延伸于第二绝缘层104上。具体而言，一部分的第二钝化层204设置于第二绝缘层104与第三钝化层206之间，一部分的第二钝化层204设置于第二绝缘层104与接合垫402之间。于此实施例中，第一钝化层202的第一部分202P-1为开口，且接合垫402与第二钝化层204直接接触。
接着，请参照图4，图4显示根据本公开另一些实施例中，电子装置10D的剖面结构示意图。图4所示的电子装置10D与前述的电子装置10B大致上相似，它们之间的差异包含，于电子装置10D中，第二钝化层204除了设置于有机层302以及第一钝化层202的第二部分202P-2上之外，更进一步延伸于第二绝缘层104的第一部分202P-1上。具体而言，一部分的第二钝化层204设置于第一钝化层202与第三钝化层206之间，一部分的第二钝化层204设置于第一钝化层202与接合垫402之间。于此实施例中，第一钝化层202的第一部分202P-1为凹部，且接合垫402与第二钝化层204直接接触。
接着，请参照图5至图11B，图5至图11B显示根据本公开一些实施例中，电子装置于制造的中间阶段的剖面结构示意图。附图中同时显示电子装置于电路区A1以及接合区A2中的剖面结构示意图，接合区A2实质上对应于前述图1至图4所示的区域。应理解的是，根据一些实施例，可于电子装置的制造方法进行前、进行中及/或进行后提供额外的操作步骤。根据一些实施例，所述的一些操作步骤可能被取代或省略，并且所述的一些操作步骤的顺序为可互换的。
根据一些实施例，电子装置的制造方法可包含提供显示面板，请参照图5，首先，可提供基板100，形成薄膜晶体管层100T于基板100上。根据一些实施例，薄膜晶体管层100T可包含缓冲层106、第一绝缘层102、第二绝缘层104、导电层400a、导电层400b、导电层400c以及半导体层100s。详细而言，可先形成导电层400a于基板100上、接着依序形成缓冲层106、半导体层100s以及第一绝缘层102于基板100上。接着，可借由图案化制程移除一部分的缓冲层106以及第一绝缘层102以形成通孔，接着形成导电层400b于通孔中以及第一绝缘层102上，之后再形成第二绝缘层104于第一绝缘层102以及导电层400b上方。接着，可借由图案化制程移除一部分的第一绝缘层102以及第二绝缘层104以形成通孔，接着形成导电层400c于通孔中以及第二绝缘层104上。
前述第一绝缘层102、第二绝缘层104、导电层400a、导电层400b、导电层400c以及半导体层100s等可作为电子装置的驱动电路，驱动电路可包含薄膜晶体管(例如，开关晶体管、驱动晶体管、重置晶体管、或其它薄膜晶体管)、数据线、扫描线、导电垫、介电层或其它线路等，但不限于此。应理解的是，驱动电路的态样以及薄膜晶体管的数量不限于图中所示出者，根据不同的实施例，薄膜晶体管层100T可具有其它合适的驱动电路态样或其它合适数量或种类的薄膜晶体管。
此外，薄膜晶体管可为上栅极(top gate)薄膜晶体管、下栅极(bottom gate)薄膜晶体管、或双栅极(dual gate或double gate)薄膜晶体管。薄膜晶体管包含至少一个半导体层100s，半导体层100s包含但不限于非晶硅(amorphous silicon)、低温多晶硅(low-temp polysilicon，LTPS)、金属氧化物、其它合适的材料、或前述的组合，但不限于此。金属氧化物可包含铟镓锌氧化物(indium gallium zinc oxide，IGZO)、氧化铟锌(indium zincoxide，IZO)、铟镓锌锡氧化物(indium gallium zinc tin oxide，IGZTO)、其它合适的材料、或前述的组合，但不限于此。根据一些实施例，不同的薄膜晶体管可具有前述不同的半导体材料。
根据一些实施例，可借由涂布制程、化学气相沉积制程、物理气相沉积制程、涂布制程、蒸镀制程、溅镀制程、其它合适的制程、或前述的组合形成缓冲层106、第一绝缘层102、第二绝缘层104以及半导体层100s。化学气相沉积制程例如可包含低压化学气相沉积制程(LPCVD)、低温化学气相沉积制程(LTCVD)、快速升温化学气相沉积制程(RTCVD)、等离子辅助化学气相沉积制程(PECVD)或原子层沉积制程(ALD)等，但不限于此。物理气相沉积制程例如可包含溅镀制程、蒸镀制程、脉冲激光沉积等，但不限于此。
根据一些实施例，可借由化学气相沉积制程、物理气相沉积制程、电镀制程、无电镀制程、其它合适的制程、或前述的组合形成导电层400a、导电层400b以及导电层400c。
再者，可借由一或多个光刻制程及/或蚀刻制程以形成通孔。根据一些实施例，光刻制程可包含光阻涂布(例如旋转涂布)、软烘烤、硬烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、清洗及干燥等，但不限于此。蚀刻制程可包含干蚀刻制程或湿蚀刻制程，但不限于此。
请继续参照图5，接着，可形成第一钝化层202于基板100以及前述薄膜晶体管层100T上，第一钝化层202可覆盖于第二绝缘层104以及导电层400c上。
根据一些实施例，可借由涂布制程、化学气相沉积制程、物理气相沉积制程、印刷制程、蒸镀制程、溅镀制程、其它合适的制程、或前述的组合形成第一钝化层202。
接着，请参照图6，可形成有机层302于基板100以及第一钝化层202上。根据一些实施例，在形成有机层302之前，可借由一或多个光刻制程及/或蚀刻制程移除一部分的第一钝化层202，以形成通孔V1，通孔V1可暴露出一部分的导电层400c。
接着，请参照图7，可图案化有机层302以暴露出区域302R，区域302R可为有机层302的凹部。详细而言，可借由一或多个光刻制程及/或蚀刻制程将有机层302图案化，移除一部分的有机层302以于有机层302中形成凹陷。如图7所示，经图案化的有机层302仍设置于第一钝化层202的顶表面上。然而，根据另一些实施例，区域302R可为第一钝化层202的顶表面，亦即，可借由图案化制程移除一部分的有机层302以暴露出第一钝化层202的顶表面。
根据一些实施例，于接合区A2图案化有机层302以暴露出区域302R的步骤进行时，亦可借由一或多个光刻制程及/或蚀刻制程移除一部分的有机层302，以于电路区A1形成通孔V2，通孔V2可再次暴露出一部分的导电层400c。
接着，请参照图8，可形成第二钝化层204于基板100以及有机层302上，第二钝化层204顺应地形成于有机层302上且覆盖区域302R。此外，于电路区A1中，第二钝化层204亦填充于通孔V2中。
根据一些实施例，第二钝化层204的形成方法可与形成前述第一钝化层202的制程相同或相似，于此便不再重复。
接着，请参照图9A，根据一些实施例，于形成第二钝化层204于基板100上之后，可图案化第二钝化层204以及第一钝化层202以暴露出区域202R，区域202R可为薄膜晶体管层100T的第二绝缘层104的顶表面104t。详细而言，可借由一或多个光光刻制程及/或蚀刻制程将第二钝化层204以及第一钝化层202图案化，移除一部分的第二钝化层204以及第一钝化层202(以及有机层302)以暴露出第二绝缘层104的顶表面104t。
根据一些实施例，于接合区A2图案化第二钝化层204以及第一钝化层202以暴露出区域202R的步骤进行时，亦可借由一或多个光刻制程及/或蚀刻制程移除一部分的第二钝化层204，于电路区A1形成通孔V3，通孔V3可再次暴露出一部分的导电层400c。
然而，根据另一些实施例，请参照图9B，于形成第二钝化层204于基板100上之后，图案化第二钝化层204以及第一钝化层202以暴露出区域202R，区域202R可为第一钝化层202的凹部。详细而言，可借由一或多个光刻制程及/或蚀刻制程将第二钝化层204以及第一钝化层202图案化，移除一部分的第二钝化层204以及第一钝化层202(以及有机层302)，并且于第一钝化层202中形成凹陷。如图9B所示，于此实施例中，经图案化的第一钝化层202仍设置于第二绝缘层104的顶表面104t上，图案化制程并未暴露出第二绝缘层104的顶表面104t。此外，根据一些实施例，图案化第一钝化层202的步骤以及图案化第二钝化层204的步骤可同时进行。
相似地，于此实施例中，于接合区A2图案化第二钝化层204以及第一钝化层202以暴露出区域202R的步骤进行时，亦可借由一或多个光刻制程及/或蚀刻制程移除一部分的第二钝化层204，于电路区A1形成通孔V3，通孔V3可再次暴露出一部分的导电层400c。
值得注意的是，借由如图9A以及图9B所示的步骤，可减少有机层302(例如，光阻材料)残留于后续将形成接合垫402的位置的几率，接合垫402后续可直接形成于第二绝缘层104上(如图10A或图1所示)或直接形成于第一钝化层202上(如图10B或图2所示)。因此，可减少基板100于对应接合垫402的位置产生裂痕或电子组件500从基板100上剥离的风险，借此提升电子装置的制程良率。
接着，请参照图10A以及图10B，图10A以及图10B分别接续图9A以及图9B所示的步骤。如图10A以及图10B所示，可形成接合垫402于基板100上。详细而言，如图10A所示，根据一些实施例，可形成接合垫402于第二绝缘层104上，接合垫402与第二绝缘层104直接接触。如图10B所示，根据一些实施例，可形成接合垫402于第一钝化层202的凹部上，接合垫402与第一钝化层202直接接触。
详细而言，针对图10A，可先形成导电材料覆盖第二钝化层204、第一钝化层202以及第二绝缘层104，接着，可借由一或多个光刻制程及/或蚀刻制程将所述导电材料图案化，以形成接合垫402。针对图10B，可先形成导电材料覆盖第二钝化层204以及第一钝化层202，接着，可借由一或多个光刻制程及/或蚀刻制程将所述导电材料图案化，以形成接合垫402。
值得注意的是，形成的接合垫402可对应于前述区域302R以及区域202R的重叠区域设置，换言之，于基板100的法线方向(例如，附图中的Z方向)上，接合垫402设置于区域302R以及区域202R的重叠区域内，接合垫402的面积小于区域202R的面积。此外，如同于图1以及图2的内容所述，接合垫402的边缘E1(未标示)与第一钝化层202的边缘E2(未标示)之间的距离D1可大于或等于5微米且小于或等于100微米(亦即，5μm≤距离D1≤100μm)。
再者，如图10B所示，第一钝化层202的第一部分202P-1(未标示)的厚度与第二部分202P-2(未标示)的厚度之间的厚度差异D2可大于或等于0.01微米且小于或等于5微米(亦即，0.01μm≤厚度差异D2≤5μm)。亦即，第一钝化层202被蚀刻掉的深度可大于或等于0.01微米且小于或等于5微米。
此外，于接合区A2形成接合垫402的步骤进行时，亦可于电路区A1形成导孔402v，导孔402v可与薄膜晶体管层100T的导电层400c电性连接。
根据一些实施例，可借由化学气相沉积制程、物理气相沉积制程、电镀制程、无电镀制程、其它合适的制程、或前述的组合形成接合垫402以及导孔402v。并且，可借由一或多个光刻制程及/或蚀刻制程形成接合垫402以及导孔402v。
接着，请参照图11A以及图11B，图11A以及图11B分别接续图10A以及图10B所示的步骤。如图11A以及图11B所示，于形成接合垫402之后，可形成第三钝化层206于第二钝化层204以及接合垫402上。并且，可移除一部分的第三钝化层206，以暴露出一部分的接合垫402，例如暴露出接合垫402的部分顶表面，接着，形成焊垫404于接合垫402上，且焊垫404覆盖于经暴露出的接合垫402上，与接合垫402电性连接。根据一些实施例，焊垫404可部分地覆盖于第三钝化层206上。
根据一些实施例，第三钝化层206的形成方法可与形成前述第一钝化层202或第二钝化层204的制程相同或相似，于此便不再重复。根据一些实施例，可借由化学气相沉积制程、物理气相沉积制程、电镀制程、无电镀制程、其它合适的制程、或前述的组合形成焊垫404。
接着，可将电子组件500接合于接触垫402上。详细而言，根据一些实施例，如图1或图2所示，接着可借由焊接材料406将电子组件500与接合垫402上的焊垫404接合。进一步而言，借由图5至图8、图9A、图10A以及图11A所示的步骤所形成的电子装置将具有类似于图1所示的结构。借由图5至图8、图9B、图10B以及图11B所示的步骤所形成的电子装置将具有类似于图2所示的结构。
请参照图12A以及图12B，图12A以及图12B显示根据本公开另一些实施例中，电子装置于制造的中间阶段的剖面结构示意图。具体而言，图12A以及图12B可接续图7所示的步骤。根据图12A以及图12B所示的实施例，形成第二钝化层204于基板100上的步骤是在图案化第一钝化层202的步骤之后进行。相较的下，根据图9A以及图9B所示的实施例，形成第二钝化层204于基板100上的步骤是在图案化第一钝化层202的步骤之前进行。
详细而言，如图12A所示，根据一些实施例，在图案化有机层302以暴露出区域302R之后，接着可图案化第一钝化层202以暴露出区域202R，区域202R可为薄膜晶体管层100T的第二绝缘层104的顶表面104t。详细而言，可借由一或多个光刻制程及/或蚀刻制程将第一钝化层202图案化，移除一部分的第一钝化层202以暴露出第二绝缘层104的顶表面104t。
根据一些实施例，于接合区A2图案化第一钝化层202以暴露出区域202R的步骤进行时，亦可借由一或多个光刻制程及/或蚀刻制程移除一部分的第一钝化层202，以于电路区A1形成通孔V2，通孔V2可暴露出一部分的导电层400c。
另一方面，如图12B所示，根据另一些实施例，在图案化有机层302以暴露出区域302R之后，接着可图案化第一钝化层202以暴露出区域202R，区域202R可为第一钝化层202的凹部。详细而言，可借由一或多个光刻制程及/或蚀刻制程将第一钝化层202图案化，移除一部分的第一钝化层202，并且于第一钝化层202中形成凹陷。如图12B所示，于此实施例中，经图案化的第一钝化层202仍设置于第二绝缘层104的顶表面104t上，图案化制程并未暴露出第二绝缘层104的顶表面104t。
相似地，于此实施例中，于接合区A2图案化第一钝化层202以暴露出区域202R的步骤进行时，亦可借由一或多个光刻制程及/或蚀刻制程移除一部分的第一钝化层202，以于电路区A1形成通孔V2，通孔V2可暴露出一部分的导电层400c。
于图12A以及图12B所示的步骤之后，接着可形成第二钝化层204于有机层302、第一钝化层202以及第二绝缘层104(对于图12而言)上。并且，第二钝化层204亦可填充于通孔V2中。之后，可移除位于通孔V2中的第二钝化层204，并且形成导电材料于第二钝化层204上以及通孔V2中，接着可借由一或多个光刻制程及/或蚀刻制程将前述导电材料图案化，以形成接合垫402以及导孔402v。之后，可参照图10A、图10B、图11A以及图11B的步骤相应地进行。进一步而言，借由图12A以及图12B所示的步骤所形成的电子装置将分别具有类似于图3以及图4所示的结构。
综上所述，根据本公开实施例，提供一种电子装置的制造方法，可改善形成的电子装置中接合垫与电子组件接合处的结构强度，例如，可减少基板产生裂痕或电子组件从基板上剥离的风险，借此提升电子装置的整体可靠度。
虽然本公开的实施例及其优点已公开如上，但应该了解的是，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作更动、替代与润饰。本公开实施例之间的特征只要不违背发明精神或相冲突，均可任意混合搭配使用。此外，本公开的保护范围并未局限于说明书内所述特定实施例中的制程、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本公开揭示内容中理解现行或未来所发展出的制程、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本公开使用。因此，本公开的保护范围包含上述制程、机器、制造、物质组成、装置、方法及步骤。本公开的保护范围当以所附的权利要求范围所界定者为准。本公开的任一实施例或权利要求不须达成本公开所公开的全部目的、优点、特点。

Claims (14)

1.一种电子装置的制造方法，其特征在于，包括：
提供一基板；
形成一薄膜晶体管层于所述基板上；
形成一第一钝化层于所述基板上；
形成一有机层于所述基板上；
图案化所述有机层以暴露出一第一区域；
形成一第二钝化层于所述基板上；
图案化所述第一钝化层以暴露出一第二区域；
形成一接合垫于所述基板上且对应于所述第一区域以及所述第二区域的重叠区域；以及
将一电子组件接合于所述接合垫上。
2.如权利要求1所述的电子装置的制造方法，其特征在于，更包括图案化所述第二钝化层，以暴露出所述第二区域。
3.如权利要求2所述的电子装置的制造方法，其特征在于，其中图案化所述第一钝化层的步骤以及图案化所述第二钝化层的步骤同时进行。
4.如权利要求1所述的电子装置的制造方法，其特征在于，其中形成所述第二钝化层于所述基板上的步骤在图案化所述第一钝化层的步骤之前进行。
5.如权利要求1所述的电子装置的制造方法，其特征在于，其中形成所述第二钝化层于所述基板上的步骤在图案化所述第一钝化层的步骤之后进行。
6.如权利要求1所述的电子装置的制造方法，其特征在于，其中形成所述第一钝化层于所述基板上的步骤在图案化所述有机层的步骤之后进行。
7.一种电子装置，其特征在于，包括：
一基板；
一薄膜晶体管层，设置于所述基板上；
一第一钝化层，设置于所述薄膜晶体管层上，且所述第一钝化层具有一第一部分以及一第二部分，所述第一部分为一开口或一凹部，所述第二部分邻近于所述第一部分；
一有机层，设置于所述第一钝化层上，且所述有机层具有一开口；
一第二钝化层，设置于所述有机层上；
一接合垫，设置于所述薄膜晶体管层上且对应于所述第一钝化层的所述第一部分以及所述有机层的所述开口的重叠区域；以及
一电子组件，接合于所述接合垫上。
8.如权利要求7所述的电子装置，其特征在于，其中所述第一部分为所述开口，且所述接合垫与所述薄膜晶体管层直接接触。
9.如权利要求7所述的电子装置，其特征在于，其中所述第一部分为所述凹部，其中所述接合垫与所述第一钝化层直接接触。
10.如权利要求7所述的电子装置，其特征在于，其中所述第一部分为所述开口，且所述接合垫与所述第二钝化层直接接触。
11.如权利要求7所述的电子装置，其特征在于，其中所述第一部分为所述凹部，且所述接合垫与所述第二钝化层直接接触。
12.如权利要求7所述的电子装置，其特征在于，所述第一部分的厚度小于所述第二部分的厚度。
13.如权利要求7所述的电子装置，其特征在于，所述第一部分的厚度与所述第二部分的厚度之间的差异大于或等于0.01微米且小于或等于5微米。
14.如权利要求7所述的电子装置，其特征在于，其中所述第一部分包括一接触区以及一非接触区，所述接触区与所述接合垫接触，所述非接触区环绕所述接触区，且所述接合垫的一边缘与所述非接触区的一外缘之间的距离大于或等于5微米且小于或等于100微米。
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