TW202318693A - 電子裝置以及其製造方法 - Google Patents

電子裝置以及其製造方法 Download PDF

Info

Publication number
TW202318693A
TW202318693A TW111118889A TW111118889A TW202318693A TW 202318693 A TW202318693 A TW 202318693A TW 111118889 A TW111118889 A TW 111118889A TW 111118889 A TW111118889 A TW 111118889A TW 202318693 A TW202318693 A TW 202318693A
Authority
TW
Taiwan
Prior art keywords
passivation layer
layer
electronic device
substrate
bonding pad
Prior art date
Application number
TW111118889A
Other languages
English (en)
Other versions
TWI835142B (zh
Inventor
粘覺元
宋朝欽
楊朝森
朱健慈
高毓謙
宋立偉
Original Assignee
群創光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群創光電股份有限公司 filed Critical 群創光電股份有限公司
Publication of TW202318693A publication Critical patent/TW202318693A/zh
Application granted granted Critical
Publication of TWI835142B publication Critical patent/TWI835142B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

本揭露提供一種電子裝置的製造方法，包含以下步驟：提供基板；形成薄膜電晶體層於基板上；形成第一鈍化層於基板上；形成有機層於基板上；圖案化有機層以暴露出第一區域；形成第二鈍化層於基板上；圖案化第一鈍化層以暴露出第二區域；形成接合墊於基板上且對應於第一區域以及第二區域的重疊區域；以及將電子組件接合於接合墊上。本揭露亦提供一種電子裝置。

Description

電子裝置以及其製造方法
本揭露係有關於電子裝置的製造方法，且特別係有關於可改善電子裝置的結構可靠度的製造方法，以及由此製造方法形成的電子裝置。
包含顯示面板在內的電子產品，例如平板電腦、筆記型電腦、智慧型手機、顯示器及電視，已成為現代社會不可或缺的必需品。隨著各式各樣的電子產品的蓬勃發展，消費者對這些產品的品質、功能或價格抱有很高的期望。
電子裝置中的電子元件通常會藉由接合墊、焊墊或其它導電元件與基板接合或電性連接，然而，由於基板與發光元件之間的熱膨脹係數(coefficient ofthermal expansion，CTE)存在差異，當溫度變化時基板與發光元件的接合處容易受到應力影響，產生裂痕或剝離等情況，進而造成驅動電路電性連接異常等問題。
承前述，現存包含顯示面板的電子裝置仍未在各個方面符合需求，因此，發展可進一步改善電子裝置的結構可靠度的製造方法仍為目前業界致力研究的課題之一。
根據本揭露一些實施例，提供一種電子裝置的製造方法，包含以下步驟：提供基板；形成薄膜電晶體層於基板上；形成第一鈍化層於基板上；形成有機層於基板上；圖案化有機層以暴露出第一區域；形成第二鈍化層於基板上；圖案化第一鈍化層以暴露出第二區域；形成接合墊於基板上且對應於第一區域以及第二區域的重疊區域；以及將電子組件接合於接合墊上。
根據本揭露一些實施例，提供一種電子裝置，包含基板、薄膜電晶體層、第一鈍化層、有機層、第二鈍化層、接合墊以及電子組件。薄膜電晶體層設置於基板上。第一鈍化層設置於薄膜電晶體層上，且第一鈍化層具有第一部分以及第二部分，第一部分為開口或凹部，第二部分鄰近於第一部分。有機層設置於第一鈍化層上，且有機層具有開口。第二鈍化層設置於有機層上。接合墊設置於薄膜電晶體層上且對應於第一鈍化層的第一部分以及有機層的開口的重疊區域。電子組件接合於接合墊上。
為讓本揭露之特徵或優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。
以下針對本揭露實施例的電子裝置以及電子裝置的製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例，用以實施本揭露一些實施例之不同態樣。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用類似及/或對應的標號標示類似及/或對應的元件，以清楚描述本揭露。然而，這些類似及/或對應的標號的使用僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。
應理解的是，實施例中可能使用相對性用語，例如「較低」或「底部」或「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。可理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。應理解的是，本揭露之圖式並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本揭露的特徵。
再者，當述及一第一材料層位於一第二材料層上或之上時，可能包含第一材料層與第二材料層直接接觸之情形或第一材料層與第二材料層之間可能不直接接觸，亦即第一材料層與第二材料層之間可能間隔有一或更多其它材料層之情形。但若第一材料層直接位於第二材料層上時，即表示第一材料層與第二材料層直接接觸之情形。
此外，應理解的是，說明書與申請專利範圍中所使用的序數例如「第一」、「第二」等之用詞用以修飾元件，其本身並不意涵及代表該(或該些)元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的元件得以和另一具有相同命名的元件能作出清楚區分。申請專利範圍與說明書中可不使用相同用詞，例如，說明書中的第一元件在申請專利範圍中可能為第二元件。
在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包含兩個結構都可移動，或者兩個結構都固定之情況。此外，用語「電性連接」或「電性耦接」包含任何直接及間接的電性連接手段。
於文中，「約」、「實質上」之用語通常表示在一給定值或範圍的10%內、或5%內、或3%之內、或2%之內、或1%之內、或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「實質上」的情況下，仍可隱含「約」、「實質上」之含義。用語「範圍介於第一數值及第二數值之間」表示所述範圍包含第一數值、第二數值以及它們之間的其它數值。
應理解的是，以下所舉實施例可以在不脫離本揭露的精神下，可將數個不同實施例中的特徵進行替換、重組、結合以完成其它實施例。各實施例間特徵只要不違背發明精神或相衝突，均可任意結合搭配使用。
除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域中具有通常知識者通常理解的相同涵義。能理解的是，這些用語例如在通常使用的字典中定義用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
根據本揭露實施例，提供一種電子裝置的製造方法，可改善形成的電子裝置中接合墊與電子組件接合處的結構強度，可減少基板產生裂痕或電子組件從基板上剝離的風險，藉此提升電子裝置的可靠度。
根據本揭露實施例，電子裝置可包含顯示裝置、背光裝置、觸控裝置、感測裝置、天線裝置、或拼接裝置(具有上述任一功能或混合功能的拼接裝置)，但不以此為限。電子裝置可包含可彎折式電子裝置或可撓式電子裝置，但不以此為限。天線裝置可為液晶型態的天線裝置或非液晶型態的天線裝置，感測裝置可為感測電容、光線、熱能或超聲波的感測裝置，但不以此為限。電子裝置可例如包含液晶、量子點(quantum dot，QD)、螢光(fluorescence)、磷光(phosphor)、其它適合之材料或前述之組合。根據一些實施例，電子裝置可包括電子組件，電子組件可包括被動元件與主動元件，例如電容、電阻、電感、二極體、電晶體或上述元件之組合，但不以此為限。二極體可例如包含有機發光二極體(organic light emitting diode，OLED)、微型發光二極體(micro-LED、mini-LED)或量子點發光二極體(QLED、QDLED)，但不以此為限。根據一些實施例，電子裝置可包含面板及/或背光模組，面板例如包括液晶面板，但不以此為限。應理解的是，下文將以顯示裝置為例闡述本揭露之電子裝置，但本揭露不以此為限。
請參照第1圖，第1圖顯示根據本揭露一些實施例中，電子裝置10A的剖面結構示意圖。應理解的是，為了清楚說明，圖中省略電子裝置10A的部分元件，僅示意地繪示部分元件。根據一些實施例，可添加額外特徵於以下所述之電子裝置10A。根據另一些實施例，以下所述電子裝置10A的部分特徵可以被取代或省略。
根據一些實施例，電子裝置10A可包含顯示面板，顯示面板可包含基板100、第一鈍化層202、有機層302、第二鈍化層204、接合墊402以及電子組件500。
基板100可作為驅動基板，驅動電路(未繪示)可設置在基板100上，驅動電路可包含主動式驅動電路及/或被動式驅動電路。根據一些實施例，驅動電路可包含薄膜電晶體(thin-film transistor，TFT) (例如，開關電晶體、驅動電晶體、重置電晶體、或其它薄膜電晶體)、資料線、掃描線、導電墊、介電層或其它線路等，但不限於此。根據一些實施例，顯示面板可包含薄膜電晶體層100T(例如，請參照第5圖)，薄膜電晶體層100T可設置於基板100上。如第1圖所示，根據一些實施例，顯示面板可包含第一絕緣層102以及第二絕緣層104，第一絕緣層102以及第二絕緣層104可為薄膜電晶體層100T的一部分層別。關於薄膜電晶體層100T的結構將於下文詳細說明。
基板100可包含剛性基板或可撓式基板。根據一些實施例，基板100的材料可包含玻璃、半導體材料、石英、藍寶石(sapphire)、聚醯亞胺(polyimide，PI)、聚碳酸酯(polycarbonate，PC)、聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)、其它合適的材料或前述材料之組合，但不限於此。根據一些實施例，半導體材料可包含矽(Si)、鍺(Ge)、其它合適的半導體材料、或前述之組合，但不限於此。根據一些實施例，基板100可包含軟性印刷電路板(flexible printed circuit，FPC)。
第一鈍化層202可設置於基板100以及薄膜電晶體層100T上，第一鈍化層202可具有第一部分202P-1以及第二部分202P-2，第一部分202P-1可為開口或凹部，第二部分202P-2鄰近於第一部分202P-1，第二部分202P-2可環繞第一部分202P-1。於第1圖所示的實施例中，第一部分202P-1為開口，亦即，第一鈍化層202具有開口或鏤空部分。
此外，如第1圖所示，根據一些實施例，接合墊402的邊緣E1與第一鈍化層202的邊緣E2之間的距離D1可大於或等於5微米且小於或等於100微米(亦即，5μm ≤ 距離D1 ≤100μm)，或大於或等於10微米且小於或等於20微米(亦即，10μm ≤ 距離D1 ≤20μm)。
根據本揭露實施例，距離D1指的是於與基板100的法線方向垂直的方向(例如，圖式中的X方向)上，接合墊402的邊緣E1與第一鈍化層202的邊緣E2之間的最小距離，接合墊402的邊緣E1可為接合墊402的底部邊緣，第一鈍化層202的邊緣E2可為第二部分202P-2的最靠近接合墊402的底部邊緣。
再者，根據一些實施例，第一部分202P-1的厚度小於第二部分202P-2的厚度。具體而言，於此實施例中，第一部分202P-1為開口，第一部分202P-1的厚度為0，而第一鈍化層202的第二部分202P-2的厚度可大於或等於0.01微米且小於或等於5微米(亦即，0.01μm ≤ 第二部分202P-2的厚度 ≤ 5μm)，或大於或等於0.1微米且小於或等於0.3微米(亦即，0.1μm ≤ 第二部分202P-2的厚度 ≤ 0.3μm)。
根據本揭露實施例，第一鈍化層202的第二部分202P-2的厚度指的是於基板100的法線方向(例如，圖式中的Z方向)上，第一鈍化層202的第二部分202P-2在一剖面影像上可測得之最大厚度。
根據一些實施例，第一鈍化層202的材料可包含無機材料，但不限於此。例如，所述無機材料可包含氮化矽、氧化矽、氮氧化矽、其它合適的材料、或前述之組合，但不限於此。
應理解的是，根據本揭露實施例，可使用光學顯微鏡(optical microscope，OM)、掃描式電子顯微鏡(scanning electron microscope，SEM)、薄膜厚度輪廓測量儀(α-step)、橢圓測厚儀、或其它合適的方式量測各元件的厚度、寬度或高度、或元件之間的間距或距離。詳細而言，根據一些實施例，可使用掃描式電子顯微鏡取得包含欲量測的元件的剖面結構影像，並量測各元件的厚度、寬度或高度、或元件之間的間距或距離。
再者，有機層302可設置於第一鈍化層202上，有機層302可具有開口302p。根據一些實施例，開口302p的區域可大於第一鈍化層202的第一部分202P-1的區域，第一部分202P-1可位於開口302p內。根據一些實施例，於基板100的法線方向(例如，圖式中的Z方向)上，第一鈍化層202的第一部分202P-1與有機層302的開口302p的區域重疊。如第1圖所示，第一鈍化層202可突出於有機層302且朝向接合墊402延伸。
根據一些實施例，有機層302可為光阻材料，例如，可包含環氧樹脂(epoxy resins)、壓克力樹脂(acrylic resins)(例如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)、苯并環丁烯(benzocyclobutene，BCB)、聚亞醯胺(polyimide)、全氟烷氧基烷烴(perfluoroalkoxy alkane，PFA)、其它合適的材料、或前述之組合，但不限於此。
再者，第二鈍化層204可設置於有機層302上且至少部分地覆蓋第一鈍化層202。詳細而言，第二鈍化層204可順應地(conformally)形成於有機層302以及第一鈍化層202的表面上，並且與有機層302以及第一鈍化層202接觸。如第1圖所示，根據一些實施例，第二鈍化層204亦具有開口(未標示)，於基板100的法線方向(例如，圖式中的Z方向)上，第二鈍化層204的開口實質上與第一鈍化層202的第一部分202P-1重疊。再者，有機層302的開口302p的區域亦大於第二鈍化層204的開口的區域。
根據一些實施例，第二鈍化層204的材料可與前述第一鈍化層202的材料相同或相似，於此便不再重複。
值得注意的是，由於第一鈍化層202、有機層302以及第二鈍化層204會依序形成，因此圖案化製程之後殘留於第一鈍化層202以及第二鈍化層204之間的有機層302容易造成第一鈍化層202與第二鈍化層204之間的界面剝離。藉由本揭露實施例所述的結構，第一鈍化層202與第二鈍化層204接觸的界面位於接合墊402的區域之外，亦即，未與接合墊402的接合位置重疊，因此，可減少基板100產生裂痕或電子組件500從基板100上剝離的風險，藉此提升電子裝置的可靠度。
此外，電子裝置10A可包含第三鈍化層206，第三鈍化層206可作為像素定義層(pixel definition layer，PDL)。第三鈍化層206可設置於第二鈍化層204上且至少部分地覆蓋接合墊402。詳細而言，第三鈍化層206可順應地覆蓋於第二鈍化層204、第一鈍化層202、第二絕緣層104以及接合墊402上。如第1圖所示，於此實施例中，於第一部分202P-1中，一部分的第三鈍化層206與第二絕緣層104直接接觸。
根據一些實施例，第三鈍化層206的材料可與前述第一鈍化層202或第二鈍化層204的材料相同或相似，於此便不再重複。
請參照第1圖，接合墊402可設置於基板100以及薄膜電晶體層100T上，接合墊402可對應於第一鈍化層202的第一部分202P-1以及有機層302的開口302p的重疊區域設置。換言之，接合墊402可設置於第一鈍化層202的第一部分202P-1以及有機層302的開口302p的重疊區域中。如第1圖所示，根據一些實施例，接合墊402可與薄膜電晶體層100T直接接觸。
再者，電子組件500可接合於接合墊402上。具體而言，於基板100的法線方向(例如，圖式中的Z方向)上，接合墊402與電子組件500重疊。接合墊402可與基板100上的驅動電路(例如，薄膜電晶體層100T)電性連接，且接合墊402可藉由焊墊404以及焊接材料406與電子組件500電性連接，將驅動電路的訊號傳遞至與電子組件500。
根據一些實施例，接合墊402的材料包含導電材料，例如金屬材料，但不限於此。例如，金屬材料可包含銅(Cu)、鋁(Al)、銦(In)、釕(Ru)、錫(Sn)、金(Au)、鉑(Pt)、鋅(Zn)、銀(Ag)、鈦(Ti)、鉛(Pb)、鎳(Ni)、鉻(Cr)、鎂(Mg)、鈀(Pd)、銅合金、鋁合金、銦合金、釕合金、錫合金、金合金、鉑合金、鋅合金、銀合金、鈦合金、鉛合金、鎳合金、鉻合金、鎂合金、鈀合金、其它合適的導電材料或前述之組合，但不限於此。
根據一些實施例，電子組件500可包含發光元件、薄膜覆晶封裝(chip on film，COF)結構或其它需接合於基板上的組件。根據一些實施例，電子組件500(以發光元件為例)可包含導線架(leadframe)502以及導電結構504，發光元件的發光單元(未繪示)可設置於導線架(leadframe)502中，且導線架502可與導電結構504電性連接。再者，導電結構504可藉由焊墊404以及焊接材料406與接合墊402電性連接，焊墊404以及焊接材料406可設置於電子組件500與接合墊402之間，焊接材料406可用於接合電子組件500與接合墊402。詳細而言，焊接材料406可用於接合導電結構504與焊墊404。
根據一些實施例，發光單元可包含發光二極體或發光封裝體，發光二極體例如可包含有機發光二極體、無機發光二極體、次毫米發光二極體、微發光二極或量子點發光二極體(例如可為QLED或QDLED)、其它合適的發光單元或前述之組合，但不以此為限。
詳細而言，根據一些實施例，發光單元例如可包含第一半導體層(未繪示)、第二半導體層(未繪示)、以及設置於第一半導體層與第二半導體層之間的量子井層(未繪示)，但本揭露不以此為限。再者，第一半導體層以及第二半導體層可由具有p型以及n型導電類型之摻質的III-V族化合物(例如，具有p型以及n型導電類型的氮化鎵)所形成。此外，量子井層可包含單量子井(single quantum well，SQW)或多重量子井(multiple quantum well，MQW)。根據一些實施例，III-V族化合物可包含氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化銦鎵(InGaN)、氮化鋁鎵(AlGaN)、氮化鋁鎵銦(AlGaInN)、其它合適的材料或前述之組合，但不限於此。根據一些實施例，量子井層可包含氮化銦鎵、氮化鎵、其它合適的材料或前述之組合，但不限於此。
根據一些實施例，導電結構504例如可為發光單元的陽極電極以及陰極電極。根據一些實施例，導電結構504可包含金屬材料，例如可包含銅、鋁、銦、釕、錫、金、鉑、鋅、銀、鈦、鉛、鎳、鉻、鎂、鈀、銅合金、鋁合金、銦合金、釕合金、錫合金、金合金、鉑合金、鋅合金、銀合金、鈦合金、鉛合金、鎳合金、鉻合金、鎂合金、鈀合金、其它合適的金屬材料或前述之組合，但不限於此。
根據一些實施例，焊墊404的材料可包含鎳(Ni)、銅(Cu)、鎳合金、銅合金、其它合適的材料或前述之組合，但不限於此。根據一些實施例，焊接材料406可包含錫(Sn)、鋁(Al)、錫合金、鋁合金、其它合適的焊接材料、或前述之組合，但不限於此。根據另一些實施例，焊接材料406可包含各向異性導電膜(anisotropic conductive film，ACF)，但不限於此。
接著，請參照第2圖，第2圖顯示根據本揭露另一些實施例中，電子裝置10B的剖面結構示意圖。應理解的是，後文中與前文相同或相似的組件或元件將以相同或相似之標號表示，其材料與功能皆與前文所述相同或相似，故此部份於後文中將不再贅述。
第2圖所示的電子裝置10B與前述的電子裝置10A大致上相似，它們之間的差異包含，於電子裝置10B中，第一鈍化層202的第一部分202P-1為凹部，第一部分202P-1的一部分設置於第二絕緣層104與接合墊402之間，第一部分202P-1的一部分設置於第二絕緣層104與第三鈍化層206之間。於此實施例中，接合墊402與第一鈍化層202直接接觸，詳細而言，接合墊402的底表面與第一鈍化層202直接接觸。
此外，於此實施例中，第一部分202P-1包含接觸區CP以及非接觸區NP，接觸區CP與接合墊402接觸，而非接觸區NP與接觸區CP連接，且非接觸區NP環繞接觸區CP。於此實施例中，接觸區CP設置於第二絕緣層104與接合墊402之間，非接觸區NP設置於第二絕緣層104與第三鈍化層206之間。承前述，接合墊402的邊緣E1與第一鈍化層202的邊緣E2之間的距離D1可大於或等於5微米且小於或等於100微米(亦即，5μm ≤ 距離D1 ≤100μm)，或大於或等於10微米且小於或等於20微米(亦即，10μm≤ 距離D1 ≤20μm)。於此實施例中，第一鈍化層202的邊緣E2亦可視為非接觸區NP的外緣，故接合墊402的邊緣E1與非接觸區NP的外緣之間的距離D1可大於或等於5微米且小於或等於100微米(亦即，5μm ≤ 距離D1 ≤100μm)，或大於或等於10微米且小於或等於20微米(亦即，10μm ≤ 距離D1 ≤20μm)。
再者，第一部分202P-1的厚度小於第二部分202P-2的厚度。於此實施例中，第一部分202P-1的厚度與第二部分202P-2的厚度之間的厚度差異D2可大於或等於0.01微米且小於或等於5微米(亦即，0.01μm ≤ 厚度差異D2 ≤ 5μm)。具體而言，於此實施例中，第一部分202P-1為凹部，第一部分202P-1的厚度可大於或等於0.01微米且小於或等於4.99微米(亦即，0.01μm ≤ 第一部分202P-1的厚度 ≤ 4.99μm)，而第一鈍化層202的第二部分202P-2的厚度可大於或等於0.01微米且小於或等於10微米(亦即，0.01μm ≤ 第二部分202P-2的厚度 ≤ 10μm)。
根據本揭露實施例，第一鈍化層202的第一部分202P-1的厚度指的是於基板100的法線方向(例如，圖式中的Z方向)上，第一鈍化層202的第一部分202P-1在一剖面影像上可測得之最大厚度。
接著，請參照第3圖，第3圖顯示根據本揭露另一些實施例中，電子裝置10C的剖面結構示意圖。第3圖所示的電子裝置10C與前述的電子裝置10A大致上相似，它們之間的差異包含，於電子裝置10C中，第二鈍化層204除了設置於有機層302以及第一鈍化層202上之外，更進一步延伸於第二絕緣層104上。具體而言，一部分的第二鈍化層204設置於第二絕緣層104與第三鈍化層206之間，一部分的第二鈍化層204設置於第二絕緣層104與接合墊402之間。於此實施例中，第一鈍化層202的第一部分202P-1為開口，且接合墊402與第二鈍化層204直接接觸。
接著，請參照第4圖，第4圖顯示根據本揭露另一些實施例中，電子裝置10D的剖面結構示意圖。第4圖所示的電子裝置10D與前述的電子裝置10B大致上相似，它們之間的差異包含，於電子裝置10D中，第二鈍化層204除了設置於有機層302以及第一鈍化層202的第二部分202P-2上之外，更進一步延伸於第二絕緣層104的第一部分202P-1上。具體而言，一部分的第二鈍化層204設置於第一鈍化層202與第三鈍化層206之間，一部分的第二鈍化層204設置於第一鈍化層202與接合墊402之間。於此實施例中，第一鈍化層202的第一部分202P-1為凹部，且接合墊402與第二鈍化層204直接接觸。
接著，請參照第5圖至第11B圖，第5圖至第11B圖顯示根據本揭露一些實施例中，電子裝置於製造的中間階段的剖面結構示意圖。圖式中同時顯示電子裝置於電路區A1以及接合區A2中的剖面結構示意圖，接合區A2實質上對應於前述第1圖至第4圖所示的區域。應理解的是，根據一些實施例，可於電子裝置的製造方法進行前、進行中及/或進行後提供額外的操作步驟。根據一些實施例，所述的一些操作步驟可能被取代或省略，並且所述的一些操作步驟的順序為可互換的。
根據一些實施例，電子裝置的製造方法可包含提供顯示面板，請參照第5圖，首先，可提供基板100，形成薄膜電晶體層100T於基板100上。根據一些實施例，薄膜電晶體層100T可包含緩衝層106、第一絕緣層102、第二絕緣層104、導電層400a、導電層400b、導電層400c以及半導體層100s。詳細而言，可先形成導電層400a於基板100上、接著依序形成緩衝層106、半導體層100s以及第一絕緣層102於基板100上。接著，可藉由圖案化製程移除一部分的緩衝層106以及第一絕緣層102以形成通孔，接著形成導電層400b於通孔中以及第一絕緣層102上，之後再形成第二絕緣層104於第一絕緣層102以及導電層400b上方。接著，可藉由圖案化製程移除一部分的第一絕緣層102以及第二絕緣層104以形成通孔，接著形成導電層400c於通孔中以及第二絕緣層104上。
前述第一絕緣層102、第二絕緣層104、導電層400a、導電層400b、導電層400c以及半導體層100s等可作為電子裝置的驅動電路，驅動電路可包含薄膜電晶體(例如，開關電晶體、驅動電晶體、重置電晶體、或其它薄膜電晶體)、資料線、掃描線、導電墊、介電層或其它線路等，但不限於此。應理解的是，驅動電路的態樣以及薄膜電晶體的數量不限於圖中所繪示者，根據不同的實施例，薄膜電晶體層100T可具有其它合適的驅動電路態樣或其它合適數量或種類的薄膜電晶體。
此外，薄膜電晶體可為上閘極(top gate)薄膜電晶體、下閘極(bottom gate)薄膜電晶體、或雙閘極(dual gate或double gate)薄膜電晶體。薄膜電晶體包含至少一個半導體層100s，半導體層100s包含但不限於非晶矽(amorphous silicon)、低溫多晶矽(low-temp polysilicon，LTPS)、金屬氧化物、其它合適的材料、或前述之組合，但不限於此。金屬氧化物可包含銦鎵鋅氧化物(indium gallium zinc oxide，IGZO)、氧化銦鋅(indium zinc oxide，IZO)、銦鎵鋅錫氧化物(indium gallium zinc tin oxide，IGZTO)、其它合適的材料、或前述之組合，但不限於此。根據一些實施例，不同的薄膜電晶體可具有前述不同的半導體材料。
根據一些實施例，可藉由塗佈製程、化學氣相沉積製程、物理氣相沉積製程、塗佈製程、蒸鍍製程、濺鍍製程、其它合適的製程、或前述之組合形成緩衝層106、第一絕緣層102、第二絕緣層104以及半導體層100s。化學氣相沉積製程例如可包含低壓化學氣相沉積製程(LPCVD)、低溫化學氣相沉積製程(LTCVD)、快速升溫化學氣相沉積製程(RTCVD)、電漿輔助化學氣相沉積製程(PECVD)或原子層沉積製程(ALD)等，但不限於此。物理氣相沉積製程例如可包含濺鍍製程、蒸鍍製程、脈衝雷射沉積等，但不限於此。
根據一些實施例，可藉由化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電鍍製程、其它合適的製程、或前述之組合形成導電層400a、導電層400b以及導電層400c。
再者，可藉由一或多個光微影製程及/或蝕刻製程以形成通孔。根據一些實施例，光微影製程可包含光阻塗佈(例如旋轉塗佈)、軟烘烤、硬烘烤、遮罩對齊、曝光、曝光後烘烤、光阻顯影、清洗及乾燥等，但不限於此。蝕刻製程可包含乾蝕刻製程或濕蝕刻製程，但不限於此。
請繼續參照第5圖，接著，可形成第一鈍化層202於基板100以及前述薄膜電晶體層100T上，第一鈍化層202可覆蓋於第二絕緣層104以及導電層400c上。
根據一些實施例，可藉由塗佈製程、化學氣相沉積製程、物理氣相沉積製程、印刷製程、蒸鍍製程、濺鍍製程、其它合適的製程、或前述之組合形成第一鈍化層202。
接著，請參照第6圖，可形成有機層302於基板100以及第一鈍化層202上。根據一些實施例，在形成有機層302之前，可藉由一或多個光微影製程及/或蝕刻製程移除一部分的第一鈍化層202，以形成通孔V1，通孔V1可暴露出一部分的導電層400c。
接著，請參照第7圖，可圖案化有機層302以暴露出區域302R，區域302R可為有機層302的凹部。詳細而言，可藉由一或多個光微影製程及/或蝕刻製程將有機層302圖案化，移除一部分的有機層302以於有機層302中形成凹陷。如第7圖所示，經圖案化的有機層302仍設置於第一鈍化層202的頂表面上。然而，根據另一些實施例，區域302R可為第一鈍化層202的頂表面，亦即，可藉由圖案化製程移除一部分的有機層302以暴露出第一鈍化層202的頂表面。
根據一些實施例，於接合區A2圖案化有機層302以暴露出區域302R的步驟進行時，亦可藉由一或多個光微影製程及/或蝕刻製程移除一部分的有機層302，以於電路區A1形成通孔V2，通孔V2可再次暴露出一部分的導電層400c。
接著，請參照第8圖，可形成第二鈍化層204於基板100以及有機層302上，第二鈍化層204順應地形成於有機層302上且覆蓋區域302R。此外，於電路區A1中，第二鈍化層204亦填充於通孔V2中。
根據一些實施例，第二鈍化層204的形成方法可與形成前述第一鈍化層202的製程相同或相似，於此便不再重複。
接著，請參照第9A圖，根據一些實施例，於形成第二鈍化層204於基板100上之後，可圖案化第二鈍化層204以及第一鈍化層202以暴露出區域202R，區域202R可為薄膜電晶體層100T的第二絕緣層104的頂表面104t。詳細而言，可藉由一或多個光微影製程及/或蝕刻製程將第二鈍化層204以及第一鈍化層202圖案化，移除一部分的第二鈍化層204以及第一鈍化層202(以及有機層302)以暴露出第二絕緣層104的頂表面104t。
根據一些實施例，於接合區A2圖案化第二鈍化層204以及第一鈍化層202以暴露出區域202R的步驟進行時，亦可藉由一或多個光微影製程及/或蝕刻製程移除一部分的第二鈍化層204，於電路區A1形成通孔V3，通孔V3可再次暴露出一部分的導電層400c。
然而，根據另一些實施例，請參照第9B圖，於形成第二鈍化層204於基板100上之後，圖案化第二鈍化層204以及第一鈍化層202以暴露出區域202R，區域202R可為第一鈍化層202的凹部。詳細而言，可藉由一或多個光微影製程及/或蝕刻製程將第二鈍化層204以及第一鈍化層202圖案化，移除一部分的第二鈍化層204以及第一鈍化層202(以及有機層302)，並且於第一鈍化層202中形成凹陷。如第9B圖所示，於此實施例中，經圖案化的第一鈍化層202仍設置於第二絕緣層104的頂表面104t上，圖案化製程並未暴露出第二絕緣層104的頂表面104t。此外，根據一些實施例，圖案化第一鈍化層202的步驟以及圖案化第二鈍化層204的步驟可同時進行。
相似地，於此實施例中，於接合區A2圖案化第二鈍化層204以及第一鈍化層202以暴露出區域202R的步驟進行時，亦可藉由一或多個光微影製程及/或蝕刻製程移除一部分的第二鈍化層204，於電路區A1形成通孔V3，通孔V3可再次暴露出一部分的導電層400c。
值得注意的是，藉由如第9A圖以及第9B圖所示的步驟，可減少有機層302(例如，光阻材料)殘留於後續將形成接合墊402的位置的機率，接合墊402後續可直接形成於第二絕緣層104上(如第10A圖或第1圖所示)或直接形成於第一鈍化層202上(如第10B圖或第2圖所示)。因此，可減少基板100於對應接合墊402的位置產生裂痕或電子組件500從基板100上剝離的風險，藉此提升電子裝置的製程良率。
接著，請參照第10A圖以及第10B圖，第10A圖以及第10B圖分別接續第9A圖以及第9B圖所示的步驟。如第10A圖以及第10B圖所示，可形成接合墊402於基板100上。詳細而言，如第10A圖所示，根據一些實施例，可形成接合墊402於第二絕緣層104上，接合墊402與第二絕緣層104直接接觸。如第10B圖所示，根據一些實施例，可形成接合墊402於第一鈍化層202的凹部上，接合墊402與第一鈍化層202直接接觸。
詳細而言，針對第10A圖，可先形成導電材料覆蓋第二鈍化層204、第一鈍化層202以及第二絕緣層104，接著，可藉由一或多個光微影製程及/或蝕刻製程將所述導電材料圖案化，以形成接合墊402。針對第10B圖，可先形成導電材料覆蓋第二鈍化層204以及第一鈍化層202，接著，可藉由一或多個光微影製程及/或蝕刻製程將所述導電材料圖案化，以形成接合墊402。
值得注意的是，形成的接合墊402可對應於前述區域302R以及區域202R的重疊區域設置，換言之，於基板100的法線方向(例如，圖式中的Z方向)上，接合墊402設置於區域302R以及區域202R的重疊區域內，接合墊402的面積小於區域202R的面積。此外，如同於第1圖以及第2圖的內容所述，接合墊402的邊緣E1(未標示)與第一鈍化層202的邊緣E2(未標示)之間的距離D1可大於或等於5微米且小於或等於100微米(亦即，5μm ≤ 距離D1 ≤100μm)。
再者，如第10B圖所示，第一鈍化層202的第一部分202P-1(未標示)的厚度與第二部分202P-2(未標示)的厚度之間的厚度差異D2可大於或等於0.01微米且小於或等於5微米(亦即，0.01μm ≤ 厚度差異D2 ≤ 5μm)。亦即，第一鈍化層202被蝕刻掉的深度可大於或等於0.01微米且小於或等於5微米。
此外，於接合區A2形成接合墊402的步驟進行時，亦可於電路區A1形成導孔402v，導孔402v可與薄膜電晶體層100T的導電層400c電性連接。
根據一些實施例，可藉由化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電鍍製程、其它合適的製程、或前述之組合形成接合墊402以及導孔402v。並且，可藉由一或多個光微影製程及/或蝕刻製程形成接合墊402以及導孔402v。
接著，請參照第11A圖以及第11B圖，第11A圖以及第11B圖分別接續第10A圖以及第10B圖所示的步驟。如第11A圖以及第11B圖所示，於形成接合墊402之後，可形成第三鈍化層206於第二鈍化層204以及接合墊402上。並且，可移除一部分的第三鈍化層206，以暴露出一部分的接合墊402，例如暴露出接合墊402的部分頂表面，接著，形成焊墊404於接合墊402上，且焊墊404覆蓋於經暴露出的接合墊402上，與接合墊402電性連接。根據一些實施例，焊墊404可部分地覆蓋於第三鈍化層206上。
根據一些實施例，第三鈍化層206的形成方法可與形成前述第一鈍化層202或第二鈍化層204的製程相同或相似，於此便不再重複。根據一些實施例，可藉由化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電鍍製程、其它合適的製程、或前述之組合形成焊墊404。
接著，可將電子組件500接合於接觸墊402上。詳細而言，根據一些實施例，如第1圖或第2圖所示，接著可藉由焊接材料406將電子組件500與接合墊402上的焊墊404接合。進一步而言，藉由第5圖至第8圖、第9A圖、第10A圖以及第11A圖所示的步驟所形成的電子裝置將具有類似於第1圖所示的結構。藉由第5圖至第8圖、第9B圖、第10B圖以及第11B圖所示的步驟所形成的電子裝置將具有類似於第2圖所示的結構。
請參照第12A圖以及第12B圖，第12A圖以及第12B圖顯示根據本揭露另一些實施例中，電子裝置於製造的中間階段的剖面結構示意圖。具體而言，第12A圖以及第12B圖可接續第7圖所示的步驟。根據第12A圖以及第12B圖所示的實施例，形成第二鈍化層204於基板100上的步驟是在圖案化第一鈍化層202的步驟之後進行。相較之下，根據第9A圖以及第9B圖所示的實施例，形成第二鈍化層204於基板100上的步驟是在圖案化第一鈍化層202的步驟之前進行。
詳細而言，如第12A圖所示，根據一些實施例，在圖案化有機層302以暴露出區域302R之後，接著可圖案化第一鈍化層202以暴露出區域202R，區域202R可為薄膜電晶體層100T的第二絕緣層104的頂表面104t。詳細而言，可藉由一或多個光微影製程及/或蝕刻製程將第一鈍化層202圖案化，移除一部分的第一鈍化層202以暴露出第二絕緣層104的頂表面104t。
根據一些實施例，於接合區A2圖案化第一鈍化層202以暴露出區域202R的步驟進行時，亦可藉由一或多個光微影製程及/或蝕刻製程移除一部分的第一鈍化層202，以於電路區A1形成通孔V2，通孔V2可暴露出一部分的導電層400c。
另一方面，如第12B圖所示，根據另一些實施例，在圖案化有機層302以暴露出區域302R之後，接著可圖案化第一鈍化層202以暴露出區域202R，區域202R可為第一鈍化層202的凹部。詳細而言，可藉由一或多個光微影製程及/或蝕刻製程將第一鈍化層202圖案化，移除一部分的第一鈍化層202，並且於第一鈍化層202中形成凹陷。如第12B圖所示，於此實施例中，經圖案化的第一鈍化層202仍設置於第二絕緣層104的頂表面104t上，圖案化製程並未暴露出第二絕緣層104的頂表面104t。
相似地，於此實施例中，於接合區A2圖案化第一鈍化層202以暴露出區域202R的步驟進行時，亦可藉由一或多個光微影製程及/或蝕刻製程移除一部分的第一鈍化層202，以於電路區A1形成通孔V2，通孔V2可暴露出一部分的導電層400c。
於第12A圖以及第12B圖所示的步驟之後，接著可形成第二鈍化層204於有機層302、第一鈍化層202以及第二絕緣層104(對於第12圖而言)上。並且，第二鈍化層204亦可填充於通孔V2中。之後，可移除位於通孔V2中的第二鈍化層204，並且形成導電材料於第二鈍化層204上以及通孔V2中，接著可藉由一或多個光微影製程及/或蝕刻製程將前述導電材料圖案化，以形成接合墊402以及導孔402v。之後，可參照第10A圖、第10B圖、第11A圖以及第11B圖的步驟相應地進行。進一步而言，藉由第12A圖以及第12B圖所示的步驟所形成的電子裝置將分別具有類似於第3圖以及第4圖所示的結構。
綜上所述，根據本揭露實施例，提供一種電子裝置的製造方法，可改善形成的電子裝置中接合墊與電子組件接合處的結構強度，例如，可減少基板產生裂痕或電子組件從基板上剝離的風險，藉此提升電子裝置的整體可靠度。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。本揭露實施例之間的特徵只要不違背發明精神或相衝突，均可任意混合搭配使用。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包含上述製程、機器、製造、物質組成、裝置、方法及步驟。本揭露之保護範圍當視後附之申請專利範圍所界定者為準。本揭露的任一實施例或請求項不須達成本揭露所公開的全部目的、優點、特點。
10A、10B、10C、10D:電子裝置 100:基板 100T:薄膜電晶體層 100s:半導體層 102:第一絕緣層 104:第二絕緣層 104t:頂表面 106:緩衝層 202:第一鈍化層 202R:區域 202P-1:第一部分 202P-2:第二部分 204:第二鈍化層 206:第三鈍化層 302:有機層 302R:區域 302p:開口 400a、400b、400c:導電層 402:接合墊 402v:導孔 404:焊墊 406:焊接材料 500:電子組件 502:導線架 504:導電結構 A1:電路區 A2:接合區 CP:接觸區 D1:距離 D2:厚度差異 E1、E2:邊緣 NP:非接觸區 V1、V2、V3:通孔
第1圖顯示根據本揭露一些實施例中，電子裝置的剖面結構示意圖； 第2圖顯示根據本揭露一些實施例中，電子裝置的剖面結構示意圖； 第3圖顯示根據本揭露一些實施例中，電子裝置的剖面結構示意圖； 第4圖顯示根據本揭露一些實施例中，電子裝置的剖面結構示意圖； 第5、6、7、8、9A、9B、10A、10B、11A及11B圖顯示根據本揭露一些實施例中，電子裝置於製造的中間階段的剖面結構示意圖； 第12A以及12B圖顯示根據本揭露一些實施例中，電子裝置於製造的中間階段的剖面結構示意圖。
10A:電子裝置
100:基板
100T:薄膜電晶體層
102:第一絕緣層
104:第二絕緣層
202:第一鈍化層
202P-1:第一部分
202P-2:第二部分
204:第二鈍化層
206:第三鈍化層
302:有機層
302p:開口
402:接合墊
404:焊墊
406:焊接材料
500:電子組件
502:導線架
504:導電結構
D1:距離
E1、E2:邊緣

Claims (14)

  1. 一種電子裝置的製造方法，包括： 提供一基板； 形成一薄膜電晶體層於所述基板上； 形成一第一鈍化層於所述基板上； 形成一有機層於所述基板上； 圖案化所述有機層以暴露出一第一區域； 形成一第二鈍化層於所述基板上； 圖案化所述第一鈍化層以暴露出一第二區域； 形成一接合墊於所述基板上且對應於所述第一區域以及所述第二區域的重疊區域；以及 將一電子組件接合於所述接合墊上。
  2. 如請求項1所述之電子裝置的製造方法，更包括圖案化所述第二鈍化層，以暴露出所述第二區域。
  3. 如請求項2所述之電子裝置的製造方法，其中圖案化所述第一鈍化層的步驟以及圖案化所述第二鈍化層的步驟同時進行。
  4. 如請求項1所述之電子裝置的製造方法，其中形成所述第二鈍化層於所述基板上的步驟在圖案化所述第一鈍化層的步驟之前進行。
  5. 如請求項1所述之電子裝置的製造方法，其中形成所述第二鈍化層於所述基板上的步驟在圖案化所述第一鈍化層的步驟之後進行。
  6. 如請求項1所述之電子裝置的製造方法，其中形成所述第一鈍化層於所述基板上的步驟在圖案化所述有機層的步驟之後進行。
  7. 一種電子裝置，包括： 一基板； 一薄膜電晶體層，設置於所述基板上； 一第一鈍化層，設置於所述薄膜電晶體層上，且所述第一鈍化層具有一第一部分以及一第二部分，所述第一部分為一開口或一凹部，所述第二部分鄰近於所述第一部分； 一有機層，設置於所述第一鈍化層上，且所述有機層具有一開口； 一第二鈍化層，設置於所述有機層上； 一接合墊，設置於所述薄膜電晶體層上且對應於所述第一鈍化層的所述第一部分以及所述有機層的所述開口的重疊區域；以及 一電子組件，接合於所述接合墊上。
  8. 如請求項7所述之電子裝置，其中所述第一部分為所述開口，且所述接合墊與所述薄膜電晶體層直接接觸。
  9. 如請求項7所述之電子裝置，其中所述第一部分為所述凹部，其中所述接合墊與所述第一鈍化層直接接觸。
  10. 如請求項7所述之電子裝置，其中所述第一部分為所述開口，且所述接合墊與所述第二鈍化層直接接觸。
  11. 如請求項7所述之電子裝置，其中所述第一部分為所述凹部，且所述接合墊與所述第二鈍化層直接接觸。
  12. 如請求項7所述之電子裝置，所述第一部分的厚度小於所述第二部分的厚度。
  13. 如請求項7所述之電子裝置，所述第一部分的厚度與所述第二部分的厚度之間的差異大於或等於0.01微米且小於或等於5微米。
  14. 如請求項7所述之電子裝置，其中所述第一部分包括一接觸區以及一非接觸區，所述接觸區與所述接合墊接觸，所述非接觸區環繞所述接觸區，且所述接合墊的一邊緣與所述非接觸區的一外緣之間的距離大於或等於5微米且小於或等於100微米。
TW111118889A 2021-10-20 2022-05-20 電子裝置以及其製造方法 TWI835142B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202111219132.XA CN116013927A (zh) 2021-10-20 2021-10-20 电子装置以及其制造方法
CN202111219132.X 2021-10-20

Publications (2)

Publication Number Publication Date
TW202318693A true TW202318693A (zh) 2023-05-01
TWI835142B TWI835142B (zh) 2024-03-11

Family

ID=85981604

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111118889A TWI835142B (zh) 2021-10-20 2022-05-20 電子裝置以及其製造方法

Country Status (3)

Country Link
US (1) US20230123605A1 (zh)
CN (1) CN116013927A (zh)
TW (1) TWI835142B (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659153B2 (en) * 2012-07-16 2014-02-25 Micron Technology, Inc. Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods
US10121710B2 (en) * 2016-06-14 2018-11-06 Innolux Corporation Methods for manufacturing a display device

Also Published As

Publication number Publication date
TWI835142B (zh) 2024-03-11
US20230123605A1 (en) 2023-04-20
CN116013927A (zh) 2023-04-25

Similar Documents

Publication Publication Date Title
JP6838247B2 (ja) マイクロ発光ダイオードディスプレイパネル及びその製造方法
US11322670B2 (en) Pixel array substrate including flux structure layer for improving LED contact and method of manufacturing thereof
US10923529B2 (en) Display substrate, method for manufacturing display substrate, and display device
US20080284048A1 (en) Alignment mark, semiconductor chip including the same, semiconductor package including the chip and methods of fabricating the same
EP3547368B1 (en) Electronic device
US20230040064A1 (en) Display substrate, preparation method therefor, and display device
CN111128843A (zh) Micro LED的转移方法
US11114597B2 (en) Display device having an electronic device disposed on a first pad and a second pad
US20220367370A1 (en) Electronic device
JP2010008677A (ja) 画像表示装置
CN112531093B (zh) 发光装置及其制造方法
US11302852B2 (en) Display panel and method of manufacturing display panel
TWI835142B (zh) 電子裝置以及其製造方法
US20230378409A1 (en) Light-emitting diode element and method for manufacturing display apparatus
JP5098204B2 (ja) 半導体装置及びその製造方法、並びに、電子機器
TWI855305B (zh) 電子裝置
US20240128184A1 (en) Electronic device and manufacturing method thereof
TWI840996B (zh) 電子裝置及其製造方法
US20240047393A1 (en) Electronic substrate and electronic device
JP7275683B2 (ja) 配線基板、及び配線基板の製造方法
CN114256658A (zh) 电子装置
CN115332237A (zh) 电子装置
TW202416486A (zh) 電子裝置及其製造方法
TW202329275A (zh) 連接結構以及電子裝置
CN117855220A (zh) 显示装置