KR101630654B1 - 에칭방법, 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법 - Google Patents

에칭방법, 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR101630654B1
KR101630654B1 KR1020157000487A KR20157000487A KR101630654B1 KR 101630654 B1 KR101630654 B1 KR 101630654B1 KR 1020157000487 A KR1020157000487 A KR 1020157000487A KR 20157000487 A KR20157000487 A KR 20157000487A KR 101630654 B1 KR101630654 B1 KR 101630654B1
Authority
KR
South Korea
Prior art keywords
etching
tin
semiconductor substrate
containing layer
layer
Prior art date
Application number
KR1020157000487A
Other languages
English (en)
Other versions
KR20150031269A (ko
Inventor
나오츠구 무로
테츠야 카미무라
타다시 이나바
타카히로 와타나베
박기영
Original Assignee
후지필름 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지필름 가부시키가이샤 filed Critical 후지필름 가부시키가이샤
Publication of KR20150031269A publication Critical patent/KR20150031269A/ko
Application granted granted Critical
Publication of KR101630654B1 publication Critical patent/KR101630654B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 기판에 있어서의 TiN 함유층에 에칭액을 적용해서 TiN 함유층을 에칭하는 공정을 갖는 에칭방법으로서, 에칭액은 물과, 이 물 중의 염기성 화합물과 산화제를 pH 8.5∼14의 범위 내로 포함하고, TiN 함유층의 표면 산소 함유율은 0.1몰%∼10몰%인 에칭방법.

Description

에칭방법, 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법{ETCHING METHOD, AND METHOD OF PRODUCING SEMICONDUCTOR SUBSTRATE PRODUCT AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 기판의 에칭방법, 및 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 미세화 및 다양화가 점점 진척되어 왔고, 그 가공 방법도 각각의 소자 구조 및 제조 공정에 대해서 광범위하게 걸쳐 있다. 기판의 에칭에 대해서는, 예를 들면 드라이 에칭 및 웨트 에칭의 모두에 있어서 기판 재료의 종류 및 구조에 따라서 각종의 화학종, 가공 조건 등이 제안되어 있고, 또한 예의 연구 개발이 진행되고 있다.
특히, CMOS, DRAM 등의 소자 구조를 제작할 때에 소정의 재료를 정밀하게 에칭하는 기술이 중요하고, 그 예로서 약액을 이용한 웨트 에칭을 들 수 있다. 예를 들면, 미세 트랜지스터 회로의 회로 배선, 금속 전극 재료, 또는 배리어층, 하드 마스크 등을 갖는 기판의 제작에 있어서 정밀한 에칭 가공이 요구된다. 그렇지만, 다양한 금속 화합물을 갖는 기판에 적용되는 에칭 조건 및 약액에 대해서는 아직 충분히 연구되어 있지 않다.
소자 기판에 적용된 질화 티타늄(TiN)을 에칭하는 약액에 대해서 검토된 예가 있다. 예를 들면, 특허문헌 1에는 테트라알킬암모늄 히드록시드와 과산화 수소를 모두 함유시킨 pH 6.0∼8.2의 처리액이 개시되어 있다.
일본 특허공개 2010-010273호 공보
본 발명자들은 TiN을 함유하는 층(이하, "TiN 함유층"이라고 하는 경우도 있음)의 에칭을 가능하게 하는 약액 및 이것을 사용한 에칭방법을 검토했다. 그 결과, 본 발명자들은 상기 새롭게 개발된 에칭액에 대해 연구를 계속한 바, 기판이 다르면 TiN 함유층의 에칭 상태가 달라지는 것을 발견했다.
그러므로, 본 발명은 반도체 기판의 물성 등이 제품 간에서 현저히 다른 경우에도 차이 없이 양호한 에칭 성능을 달성할 수 있는 에칭방법을 제공하는 것에 관한 것이다. 더욱이, 본 발명은 이 에칭방법을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법을 제공하는 것에 관한 것이다. 구체적으로는, 본 발명은 서로 다른 원자 조성(산소 농도)을 갖는 TiN 함유층을 각각 갖는 기판 제품 중에서도, 양호한 면내 에칭 균일성과 에칭 속도를 안정하게 달성하는 에칭방법을 제공하는 것에 관한 것이다. 또한, 본 발명은 이 에칭방법을 이용한 반도체 기판 제품 및 반도체 소자의 제조방법을 제공하는 것에 관한 것이다.
본 발명에 의하면, 하기 수단을 제공한다:
{1} 물, 염기성 화합물, 및 산화제를 갖고, pH가 8.5∼14의 범위인 에칭액을 조제하는 공정,
반도체 기판에 있어서의 TiN 함유층에 상기 에칭액을 적용해서 TiN 함유층을 에칭하는 공정으로서, 상기 TiN 함유층의 표면 산소 함유율은 0.1몰%∼10몰%인 공정을 갖는 것을 특징으로 하는 에칭방법.
{2} {1}에 있어서,
상기 염기성 화합물은 일반식(I)으로 표시되는 화합물인 것을 특징으로 하는 에칭방법.
N(R)4·OH ···일반식(I)
[식 중, R은 치환기를 나타내고; 복수의 R은 서로 같거나 달라도 좋다]
{3} {1} 또는 {2}에 있어서,
상기 염기성 화합물은 테트라메틸암모늄 히드록시드, 테트라에틸암모늄 히드록시드, 또는 테트라프로필암모늄 히드록시드인 것을 특징으로 하는 에칭방법.
{4} {1}∼{3} 중 어느 하나에 있어서,
상기 산화제는 과산화 수소, 과황산 암모늄, 과붕산, 과아세트산, 과요오드산, 과염소산, 또는 그 조합인 것을 특징으로 하는 에칭방법.
{5} {1}∼{4} 중 어느 하나에 있어서,
제 1 층의 에칭 레이트(R1)와 제 2 층의 에칭 레이트(R2)의 에칭 레이트비(R1/R2)가 30 이상인 것을 특징으로 하는 에칭방법.
{6} {1}∼{5} 중 어느 하나에 있어서,
상기 TiN 함유층의 표면 산소 함유율은 에칭 ESCA를 사용해서 TiN 함유층의 표면으로부터 0∼30nm의 깊이 방향에서의 Ti, O 및 N의 농도 프로파일을 측정함으로써, 그 깊이 5∼10nm에서의 평균 산소 함유율로 얻어진 것을 특징으로 하는 에칭방법.
{7} {1}∼{6} 중 어느 하나에 있어서,
상기 에칭은 40℃ 이상에서 행하는 것을 특징으로 하는 에칭방법.
{8} {1}∼{7} 중 어느 하나에 있어서,
상기 에칭을 매엽식 처리 장치를 사용하여 행하는 것을 특징으로 하는 에칭방법.
{9} {1}∼{8} 중 어느 하나에 있어서,
물과 염기성 화합물을 갖는 제 1 액과 물과 산화제를 갖는 제 2 액을 혼합하여 에칭액을 얻는 공정; 및
상기 에칭액을 적시에 반도체 기판에 적용하는 공정을 갖는 것을 특징으로 하는 에칭방법.
{10} {1}∼{9} 중 어느 하나에 있어서,
상기 에칭액은 수용성 유기용매를 갖는 것을 특징으로 하는 에칭방법.
{11} {1}∼{10} 중 어느 한 항에 기재된 에칭방법에 의해 반도체 기판의 TiN 함유층을 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
{12} {11}에 기재된 반도체 기판 제품의 제조방법에 의해 얻어진 반도체 기판 제품을 사용하여 반도체 소자를 제조하는 것을 특징으로 하는 반도체 소자의 제조방법.
본 명세서에 있어서, 용어 "갖는"은 "포함하는" 또는 "함유하는"의 의미뿐만 아니라, 확장된 의미로 이해된다. 또한, 용어 "조제되는"은 사용 준비가 된 재료를 즉시 사용할 수 있도록 한다는 의미, 예를 들면 재료를 제조 또는 합성한다는 의미뿐만 아니라 구매한다고 하는 의미와 같이 가장 넓은 방식으로 이해되어야 한다.
본 발명의 에칭방법, 및 본 발명의 반도체 기판 제품 및 반도체 소자의 제조방법에 의하면, 반도체 기판의 물성이 제품 간에 다른 경우에도 차이 없이 양호한 에칭 성능을 달성할 수 있다. 구체적으로는, 본 발명에 의하면, 서로 다른 원자 조성(산소 농도)을 갖는 TiN 함유층을 각각 갖는 기판 간에서도 양호한 면내 에칭 균일성과 에칭 레이트를 안정하게 달성할 수 있다.
그 외의 본 발명의 다른 특징 및 이점에 대해서 첨부한 도면을 적당히 참조해서 하기 설명으로부터 더욱 완전히 나타낸다.
도 1은 본 발명의 일 실시형태에 의한 반도체 기판의 제작 공정의 예(에칭 전)를 모식적으로 나타내는 단면도이다.
도 2는 본 발명의 일 실시형태에 의한 반도체 기판의 제작 공정의 예(에칭 후)를 모식적으로 나타내는 단면도이다.
우선, 본 발명의 에칭방법에 관한 에칭 공정의 바람직한 실시형태에 대해서 도 1 및 도 2에 근거해서 설명한다.
[에칭 공정]
도 1은 에칭 전의 반도체 기판을 나타낸 도면이다. 본 실시형태의 제조예에 있어서는, 실리콘 웨이퍼(도시 생략) 상에 특정한 제 2 층으로서 SiOC 함유층(3) 및 SiON 함유층(2)이 배치되어 있고, 상기 제 2 층 상에는 TiN 함유층(1)이 형성되어 있는 층상 제품이 사용된다. 이때, 상기 복합층에는 이미 비아(5)가 형성되어 있고, 상기 비아(5)의 저부에는 Cu 함유층(4)이 형성되어 있다. 이 상태에서 기판(10)에 본 실시형태에 의한 에칭액(도시하지 않음)을 적용하여 TiN 함유층을 제거한다. 상기 에칭액은 바람직하게는 플라스마 에칭, 애싱 등에 의해 생성되는 잔류물의 제거성 및 세정성을 갖고 있어서, 이 잔류물(도시하지 않음)도 효과적으로 제거할 수 있다. 결과적으로, 도 2에 나타낸 바와 같이, TiN 함유층이 제거된 구성을 갖는 기판(20)을 얻을 수 있다. 당연히, 본 발명에 있어서는 도시한 바와 같은 에칭 및 세정 상태가 이상적이지만, TiN 함유층 또는 잔류물의 나머지 또는 제 2 층의 다소의 부식은 제조되는 반도체 소자의 요구 품질에 따라 적당하게 허용될 수 있으므로, 본 발명이 상기 설명에 의해 한정된 범위로 해석되는 것은 아니다.
여기서 용어 "실리콘 기판" 또는 "반도체 기판"은 실리콘 웨이퍼뿐만 아니라 회로 구조를 갖는 기판 구조체의 전체 범위를 포함하는 의미로 사용된다. 용어 "기판의 부재"란, 상기 정의되는 실리콘 기판을 구성하는 부재를 가리키고, 1개의 재료 또는 복수의 재료로 이루어져도 좋다. 처리된 반도체 기판을 반도체 기판 제품으로서 구별해서 칭하는 경우가 있다. 필요에 따라 반도체 기판 제품을 더 처리하고, 그 다음 싱귤레이션함으로써 얻어진 팁 또는 그 처리 제품을 반도체 소자 또는 반도체 장치라고 칭한다. 반도체의 방향에 대해서는, 도 1를 참조하면, 실리콘 웨이퍼의 반대측(TiN측)을 "상부" 또는 "헤드엣지"라고 칭하고, 실리콘 웨이퍼측(SiOC측)을 "하부" 또는 "저부"라고 칭한다.
[에칭액]
그 다음에, 본 발명의 에칭액의 바람직한 실시형태에 대해서 설명한다. 본 실시형태의 에칭액은 특정한 산화제 및 염기성 화합물을 함유한다. 이하, 임의의 것을 포함하는 각 성분에 대해서 설명한다.
(산화제)
산화제의 예로서는 과산화 수소, 과황산 암모늄, 과붕산, 과아세트산, 과요오드산, 과염소산 또는 그 조합을 들 수 있다. 이들 중에서도, 과산화 수소가 특히 바람직하다.
산화제는 본 실시형태의 에칭액의 전체 질량에 대하여 적어도 0.5질량%의 범위로 함유시키는 것이 바람직하고, 적어도 1질량%의 범위로 함유시키는 것이 보다 바람직하고, 적어도 2질량%의 범위로 함유시키는 것이 더욱 바람직하다. 한편, 상한치는 20질량% 이하가 바람직하고, 15질량% 이하가 더욱 바람직하고, 10질량% 이하가 특히 바람직하다. 함유율을 상기 상한치 이하로 설정함으로써, 제 2 층의 과도한 에칭을 더욱 효과적으로 억제할 수 있어 바람직하다. 함유율을 상기 하한치 이상으로 설정하는 것이 충분한 속도로 제 1 층을 에칭하는 관점에서 바람직하다.
산화제는 1종을 단독으로 또는 2종 이상을 사용해도 좋다.
(염기성 화합물)
염기성 화합물은 염기성을 갖는 것이면 특별히 한정하지 않지만, 유기염기성 화합물이 바람직하고, 유기 아민 화합물(암모늄 화합물을 포함함)인 것이 보다 바람직하다. 유기 아민 화합물로서는 제 1 급∼제 3 급 아민 또는 제 4 급 암모늄의 구조를 포함하는 화합물인 것이 보다 바람직하다. 이러한 화합물의 예로서는 하기 치환기 T를 갖고 있어도 좋은 탄소수 1∼6개의 제 1급 알킬아민, 하기 치환기 T를 갖고 있어도 좋은 탄소수 6∼12개의 제 1 급 방향족 아민, 하기 치환기 T를 갖고 있어도 좋은 탄소수 2∼6개의 제 2 급 아민(방향족기를 포함할 경우에는 탄소수는 7∼24개가 바람직함), 하기 치환기 T를 갖고 있어도 좋은 탄소수 3∼6개의 제 3 급 아민(방향족기를 포함할 경우에는 탄소수는 8∼24개가 바람직함), 하기 치환기 T를 갖고 있어도 좋은 탄소수 4∼16개의 제 4 급 암모늄 또는 그 염을 들 수 있다. 또한, 아미노알콜(바람직하게는 탄소수 1~12개, 예를 들면 2-아미노에탄올) 및 구아니딘 카보네이트를 들 수 있다.
상기 제 1급 아민, 제 2 급 아민 및 제 3 급 아민은 각각 하기 일반식(A-1)∼(A-3)으로 표시되는 것이 바람직하다. R은 일반식(I)에서 규정되는 바와 동일한 의미를 규정한다.
NRH2 일반식(A-1)
NR2H 일반식(A-2)
NR3 일반식(A-3)
특히, 하기 일반식(I)으로 표시되는 염기성 화합물이 바람직하다.
N(R)4·OH 일반식(I)
R은 치환기를 나타낸다. 복수의 R은 서로 같거나 달라도 좋다. R의 예로서는 알킬기(직쇄상 알킬기, 환상 알킬기, 아랄킬기 등을 포함함), 알케닐기, 알키닐기, 및 아릴기를 갖는 기를 들 수 있다. 특히, R이 알킬기, 알케닐기, 알키닐기 또는 아릴기인 것이 바람직하다. R이 탄소원자수 1∼4개의 알킬기, 탄소원자수 2∼4개의 알케닐기, 탄소원자수 2∼4개의 알키닐기, 또는 탄소원자수 6∼12개의 아릴기인 것이 더욱 바람직하다. 여기에서, 상기 알킬기, 알케닐기, 알키닐기 또는 아릴기는 히드록시기, 아미노기, 카르복실기, 또는 할로겐원자(염소원자, 불소원자, 브롬원자 등)을 포함하는 치환기 T를 갖고 있어도 좋다.
일반식(I)으로 표시되는 화합물 중에서도, 테트라메틸암모늄 히드록시드(TMAH), 테트라에틸암모늄 히드록시드(TEAH), 테트라프로필암모늄 히드록시드(TPAH), 및 테트라부틸암모늄 히드록시드(TBAH)가 바람직하다.
염기성 화합물은 본 실시형태의 에칭액의 전체 질량에 대하여 적어도 0.05질량%의 범위로 함유시키는 것이 바람직하고, 적어도 0.5질량%의 범위로 함유시키는 것이 보다 바람직하다. 상한치로서는 30질량% 이하가 바람직하고, 10질량% 이하가 보다 바람직하고, 5질량% 이하가 더욱 바람직하고, 3질량% 이하가 특히 바람직하다. 염기성 화합물의 함유율을 상기 상한치 이하로 설정하는 것이 금속층의 에칭을 저해하는 염기성 화합물 자체에 기인하는 문제를 회피하는 관점에서 바람직하다. 함유율을 상기 하한치 이상으로 설정하는 것이 SiO 및 SiC 등의 다른 기판에 대한 방식성이 개선되는 관점에서 바람직하다.
산화제와의 관계에 대해서 설명하면, 산화제 100질량부에 대하여 염기성 화합물을 0.5질량부 이상의 범위로 사용하는 것이 바람직하고, 10질량부 이상의 범위로 사용하는 것이 보다 바람직하다. 한편, 상한치는 50질량% 이하가 바람직하고, 40질량% 이하가 보다 바람직하다. 이 양자의 양을 적정한 관계로 사용함으로써, 양호한 에칭 성을 실현할 수 있고, 또한 에칭의 높은 면내 균일성을 조합하여 달성할 수 있다.
염기성 화합물은 1종을 단독으로 또는 2종 이상을 사용해도 좋다.
(수성 매체)
본 발명의 에칭액은 매체로서 물(수성 매체 또는 수 매체)을 사용하고, 각각의 함유 성분을 균일하게 용해한 수용액인 것이 바람직하다. 물의 함유량은 에칭액의 전체 질량에 대하여 50∼99.5질량%인 것이 바람직하고, 55∼95질량%인 것이 보다 바람직하다. 이렇게 해서, 물이 주성분(50질량% 이상)인 조성물을 특히 수성 조성물이라고 부르는 경우가 있고, 유기용제의 비율이 높은 조성물과 비교하여 더욱 저렴하고 또한 환경에 더욱 적합한 점에서 바람직하다. 물(수성 매체)은 본 발명의 효과를 손상시키지 않는 양으로 용해 성분을 포함하는 수성 매체이어도 좋고, 또는 불가피한 미량의 혼합 성분을 포함해도 좋다. 특히, 증류수 또는 이온교환수, 또는 초순수와 같은 정화 처리를 실시한 물이 바람직하고, 반도체 제조에 사용되는 초순수가 특히 바람직하다.
(pH)
본 발명에 있어서는 에칭액의 pH를 8.5 이상으로 조정하고, 바람직하게는 9 이상, 더욱 바람직하게는 9.5 이상, 특히 바람직하게는 10 이상으로 조정한다. 상한치는 pH를 14 이하로 설정하고, 바람직하게는 13.5 이하, 더욱 바람직하게는 13 이하로 설정한다. 상기 하한치 이상으로 조정함으로써, 에칭 속도를 실용적 레벨로 할 수 있을 뿐만 아니라, 면내 균일성도 향상시킬 수 있다. 한편, 상기 상한치 이하로 조정하는 것이 SiO 및 SiC 등의 다른 기판에 대한 방식성을 위해서 바람직하다. 본 발명에 있어서의 pH란 특별히 언급하지 않는 한, 실시예에서 측정시 사용된 장치 및 조건에 의해 얻어진 값을 가리킨다.
(기타 성분)
·pH 조정제
본 실시형태에 있어서는 에칭액의 pH를 상기 범위 내로 조정하고, 이 조정에 pH 조정제를 사용하는 것이 바람직하다. pH 조정제의 예로서는 pH를 높이기 위해서 상기 "염기성 화합물"의 항목에서 기재한 염기성 화합물; pH를 내리기 위해서 염산, 질산, 황산 및 인산 등의 무기산; 및 포름산, 아세트산, 프로피온산, 부티르산, 발렌산, 2-메틸부티르산, n-헥산산, 3,3-디메틸부티르산, 2-에틸부티르산, 4-메틸펜탄산, n-헵탄산, 2-메틸헥산산, n-옥탄산, 2-에틸헥산산, 벤조산, 글리콜산, 살리실산, 글리세르산, 옥살산, 말론산, 숙신산, 글루타르산, 아디프산, 피멜산, 말레산, 프탈산, 말산, 옥살산, 시트르산 및 락트산 등의 유기산을 들 수 있다.
pH 조정제의 사용량은 특별히 한정되지 않고, pH를 상기 범위로 조정하기 위해서 필요한 양을 사용하면 좋다.
pH 조정제는 1종 단독 또는 2종 이상을 사용해도 좋다.
본 발명에 사용되는 에칭액에 있어서는 수용성 유기용매를 더 첨가해도 좋다. 수용성 유기용매는 물과 임의의 비율로 혼합할 수 있는 유기용매인 것이 바람직하다. 이것은 웨이퍼의 면내의 균일한 에칭성을 향상시킬 수 있는 능력이 효과적이다.
수용성 유기용매의 예로서는 메틸알콜, 에틸알콜, 1-프로필알콜, 2-프로필알콜, 2-부탄올, 에틸렌글리콜, 프로필렌글리콜, 글리세롤, 1,6-헥산디올, 시클로헥산디올, 소르비톨, 크실리톨, 2-메틸-2,4-펜탄디올, 1,3-부탄디올 및 1,4-부탄디올 등의 알콜 화합물 용매; 에틸렌글리콜 모노메틸에테르, 에틸렌글리콜 모노부틸에테르, 디에틸렌글리콜, 디프로필렌글리콜, 프로필렌글리콜 모노메틸에테르, 디에틸렌글리콜 모노메틸에테르, 트리에틸렌글리콜, 폴리에틸렌글리콜, 프로필렌글리콜 모노메틸에테르, 디프로필렌글리콜 모노메틸에테르, 트리프로필렌글리콜 모노메틸에테르, 및 디에틸렌글리콜 모노부틸에테르를 포함하는 알킬렌글리콜 알킬에테르 등의 에테르 화합물 용매를 들 수 있다.
이들 용매 중에서, 바람직하게는 탄소수 2∼15개의 알콜 화합물 용매 및 탄소수 2∼15개의 알콜 및/또는 에테르 화합물 용매이다. 더욱 바람직하게는 탄소수 2∼10개의 히드록실기를 적어도 2개 갖는 알콜 화합물 용매, 및 탄소수 2∼10개의 히드록실기를 적어도 2개 갖는 에테르 화합물 용매이다. 특히 바람직하게는 탄소수 3∼8개의 알킬렌글리콜 알킬에테르이다. 수용성 유기용매는 단독으로 또는 2종류 이상을 적당히 조합시켜서 사용해도 좋다. 본 명세서에 있어서는, 히드록실기(-OH)와 에테르기(-O-)를 분자 내에 갖는 화합물은 원칙적으로는 에테르 화합물의 카테고리에 포함되는 것으로 한다(알콜 화합물이라고는 칭하지 않는다). 히드록실기와 에테르기의 양자를 갖는 화합물을 특별히 가리킬 경우에는 바람직하게는 "히드록실기 함유 에테르 화합물"이라고 칭해도 좋다.
수용성 유기용매는 하기 일반식(O-1)으로 표시되는 화합물인 것이 바람직하다.
R11-(-O-R13-)n-O-R12···(O-1)
R11 및 R12는 각각 독립적으로 수소원자 또는 탄소수 1∼5개의 알킬기이다. R13은 직쇄상 또는 분기상의 탄소수 1∼4개의 알킬렌기이다. 복수의 R13은 각각 달라도 좋다. n은 1∼6의 정수이다.
이들 화합물 중에서도 특히 프로필렌글리콜 및 디프로필렌글리콜이 바람직하다. 첨가량은 에칭액 전량에 대하여 0.1∼70질량%인 것이 바람직하고, 10∼50질량%인 것이 보다 바람직하다. 이 첨가량을 상기 하한치 이상으로 설정함으로써 상기 에칭의 균일성의 향상을 효과적으로 실현할 수 있다.
수용성 유기용매는 1종을 단독으로 또는 2종 이상을 사용해도 좋다.
{키트}
본 발명에 있어서의 에칭액은 그 원료를 복수부로 분할한 키트로 구성되어도 좋다. 키트의 예로서는 제 1 액으로서 상기 염기성 화합물이 수 매체에 함유되어 있는 액 조성물을 조제하고, 제 2 액으로서 상기 산화제가 수 매체에 함유되어 있는 액 조성물을 조제하는 형태를 들 수 있다. 그 사용 예로서는 양쪽 액을 혼합해서 에칭액을 조제하고, 그 후 에칭액을 적시에 상기 에칭 처리에 적용하는 형태가 바람직하다. 이것에 의해 산화제(예를 들면, 과산화 수소)의 분해로 의한 액 성능의 열화가 초래되는 것을 회피함으로써, 소망의 에칭 작용을 효과적으로 발휘시킬 수 있다. 여기에서, 혼합 후 "적시"란 혼합 후 소망의 작용을 상실하지 전까지의 기간의 의미를 규정한다. 구체적으로는, 이 기간은 60분 이내인 것이 바람직하고, 30분 이내인 것이 보다 바람직하고, 10분 이내인 것이 특히 바람직하다.
제 1 액에 있어서의 염기성 화합물의 농도는 특별히 한정되지 않지만, 0.5질량% 이상인 것이 바람직하고, 1.5질량% 이상인 것이 보다 바람직하다. 상한치는 4질량% 이하인 것이 바람직하고, 3질량% 이하인 것이 보다 바람직하다. 이 농도를 상기 범위로 설정함으로써 제 2 액과의 혼합에 적합한 상태를 달성할 수 있고, 상기 에칭액에 있어서의 바람직한 농도 영역을 달성할 수 있어 바람직하다.
제 2 액에 있어서의 산화제의 농도는 특별히 한정되지 않지만, 15질량% 이상인 것이 바람직하고, 25질량% 이상인 것이 보다 바람직하다. 상한치는 45질량% 이하인 것이 바람직하고, 35질량% 이하인 것이 더욱 바람직하다. 이 농도를 상기 범위로 설정함으로써 제 1 액과의 혼합에 적합한 상태를 달성할 수 있고, 상기 에칭액에 있어서의 바람직한 농도 영역을 달성할 수 있어서 바람직하다.
상기 수용성 유기용매를 사용할 경우에는 제 1 액측에 수용성 유기용매를 미리 첨가하는 것이 바람직하다. 또는, 수용성 유기용매를 수 매체에 첨가한 액 조성물을 미리 조제하고, 이 액 조성물을 제 3 액으로서 상기 제 1 액 및 제 2 액과 혼합해도 좋다.
제 1 액과 제 2 액의 혼합의 방법은 특별히 한정되지 않지만, 제 1 액과 제 2 액을 별도의 유로로 순환시키고, 유로의 합류점에서 합류시켜서 혼합하는 방법이 바람직하다. 그 후, 합류해서 얻어진 에칭액을 유로에 더 순환시킨 다음, 토출구로부터 토출 또는 분사하여 반도체 기판과 접촉시키는 것이 바람직하다. 이 실시형태에 있어서, 상기 합류점에서의 합류 혼합으로부터 반도체 기판에의 접촉까지의 공정은 상기 "적시(타임리)"에 행해지는 것이 바람직하다.
본 발명의 에칭액에 SiO 및 SiC의 방식 성능을 위해서 에틸렌디아민 4아세트산(EDTA) 등의 착화합물을 사용하지 않는 것이 바람직하다. 상술한 관점에서, 본 발명의 에칭액은 실질적으로 그 성분으로서 상기 염기성 화합물, 산화제 및 수 매체로 이루어지는 것 또는 실질적으로 그 성분으로서 상기 염기성 화합물, 산화제, 수용성 유기용매 및 수 매체로 이루어지는 것이 바람직하다. 여기서 "실질적으로"란 본 발명이 소망한 효과를 발휘하는 범위에서 불가피 불순물 등의 성분을 포함하고 있어도 좋은 것을 의미한다.
{에칭 조건}
본 실시형태에 있어서, 에칭 조건은 특별히 한정되지 않는다. 매엽식(스프레이식) 에칭 또는 침지식(배치식) 에칭 중 어느 하나를 적용할 수 있다. 이들 중에서도, 본 발명에 의해 달성되는 유리한 측면인 우수한 에칭 면내 균일성을 달성하는 관점에서 매엽식 에칭 장치를 사용하는 것이 특히 바람직하다. 스프레이식 에칭에 있어서는 반도체 기판을 소정 방향으로 반송 또는 회전시키고, 그 공간에 에칭액을 분사해서 상기 반도체 기판에 상기 에칭액을 접촉시킨다. 한편, 배치식 에칭에 있어서는 에칭액으로 이루어진 액욕에 반도체 기판을 침지시켜서, 상기 액욕 내에서 반도체 기판과 에칭액을 접촉시킨다. 이들 에칭 방식은 소자의 구조, 재료 등에 따라 적당히 사용해도 좋다.
에칭을 행하는 처리 온도는 이하의 실시예에서의 온도 측정 방법에 있어서, 40℃ 이상인 것이 바람직하고, 50℃ 이상인 것이 보다 바람직하고, 55℃ 이상인 것이 특히 바람직하다. 상한치는 80℃ 이하인 것이 바람직하고, 70℃ 이하인 것이 보다 바람직하다. 온도를 상기 하한치 이상으로 설정함으로써, Ti 함유층에 대한 충분한 에칭 레이트를 확보할 수 있어서 바람직하다. 온도를 상기 상한치 이하로 설정함으로써, 에칭 레이트의 경시 안정성을 유지할 수 있어 바람직하다. 에칭액의 공급 속도는 특별히 한정하지 않지만, 0.05∼2L/min의 범위 내로 설정하는 것이 바람직하고, 0.1∼1.5L/min의 범위 내로 설정하는 것이 보다 바람직하다. 상기 하한치 이상으로 공급 속도를 조정함으로써, 에칭의 면내의 균일성을 더욱 양호한 레벨로 확보할 수 있어 바람직하다. 상기 상한치 이하로 공급 속도를 조정함으로써, 연속 처리시에 안정한 선택성을 확보할 수 있어 바람직하다. 반도체 기판을 회전시킬 때에, 반도체 기판의 크기 등에 따라 달라질 수 있지만, 상기와 같은 관점에서 50∼800rpm의 범위에서 반도체 기판을 회전시키는 것이 바람직하고, 200∼600rpm의 범위로 회전시키는 것이 보다 바람직하다.
배치식의 경우에도, 상기와 같은 이유로부터 액욕을 상술한 온도 범위로 조정하는 것이 바람직하다. 반도체 기판의 침지 시간은 특별히 한정되지 않지만, 0.5∼30분이 되도록 설정하는 것이 바람직하고, 더욱 바람직하게는 1∼10분이다. 상기 하한치 이상으로 온도를 설정함으로써, 에칭의 면내 균일성을 확보할 수 있어 바람직하다. 상기 상한치 이하로 온도를 설정함으로써, 에칭액을 재사용할 경우에 성능을 유지할 수 있어 바람직하다.
{잔사}
반도체 소자의 제조 프로세스는 레지스트 패턴 등을 마스크로서 사용하는 플라즈마 에칭에 의해 반도체 기판 상의 금속층 등을 에칭하는 공정을 포함해도 좋다. 구체적으로는, 금속층, 반도체층, 절연층 등을 에칭하여 금속층 및 반도체층을 패터닝하거나 또는 절연층 상에 비어홀 및 배선홈 등의 개구부를 형성한다. 상기 플라즈마 에칭에 있어서는 마스크로서 사용한 레지스트, 및 에칭되는 금속층, 반도체층 및 절연층으로부터 유래하는 잔사가 반도체 기판 상에 형성된다. 본 발명에 있어서는 상술한 바와 같이 플라즈마 에칭에 의해 형성된 잔사를 "플라즈마 에칭 잔사"라고 칭한다. 이 "플라즈마 에칭 잔사"에는 상술한 제 2 층(SiON, SiOC 등)으로부터 유래하는 에칭 잔사도 포함된다.
또한, 마스크로서 사용한 레지스트 패턴은 에칭 후에 제거된다. 레지스트 패턴을 제거하기 위해서는, 상술한 바와 같이, 스트리퍼액을 사용하는 습식 방법, 또는 예를 들면 플라즈마 또는 오존을 사용하여 애싱을 행하는 건식 방법이 사용된다. 상기 애싱에 있어서, 플라즈마 에칭에 의해 형성된 플라즈마 에칭 잔사가 변질된 잔사 및 제거되는 레지스트로부터 유래하는 잔사가 반도체 기판 상에 형성된다. 본 발명에 있어서는 상술한 바와 같이 애싱에 의해 형성된 잔사를 "애싱 잔사"라고 칭한다. 또한, 플라즈마 에칭 잔사 및 애싱 잔사 등의 반도체 기판 상에 형성되는 세정에 의해 제거되어야 하는 잔사물을 총칭하여 간단히 "잔사"라고 칭하는 경우가 있다.
이러한 에칭 후의 잔사(Post Etch Residue)인 플라즈마 에칭 잔사 및 애싱 잔사는 세정 조성물을 사용해서 세정 제거되는 것이 바람직하다. 본 실시형태에 의한 에칭액은 플라즈마 에칭 잔사 및/또는 애싱 잔사를 제거하기 위한 세정액으로서도 사용할 수 있다. 특히, 플라즈마 에칭에 연속하여 행해지는 플라즈마 애싱 후에 플라즈마 에칭 잔사 및 애싱 잔사 모두를 제거하기 위해서 에칭액을 사용하는 것이 바람직하다.
{피가공물}
본 실시형태에 의한 에칭액을 적용함으로써 에칭되는 재료는 어느 것을 사용해도 좋다. 그러나, 에칭액은 TiN을 함유하는 제 1 층을 갖는 반도체 기판에 적용될 수 있다. 여기서, "TiN을 함유하는 층(TiN 함유층)"이란 산소를 함유해도 좋은 의미한다. 특히 TiN 함유층을 산소를 함유하지 않는 층과 구별하기 위해 사용할 때에는 TiON 함유층 등이라고 칭하는 경우가 있다. 본 발명에 있어서, TiN 함유층의 산소 함유율은 10몰% 이하이며, 8.5몰% 이하인 것이 바람직하고, 6.5몰% 이하인 것이 보다 바람직하다. 하한치는 0.1몰% 이상이고, 2.0몰% 이상인 것이 바람직하고, 4.0몰% 이상인 것이 보다 바람직하다. 산소 농도를 상술한 하한치~상한치의 범위로 설정하고, 상기 특정 에칭액과 조합함으로써, 후술하는 실시예에서 입증되는 바와 같이, 서로 다른 기판 간이어도 TiN 함유층에 대한 안정한 에칭 성능을 실현할 수 있다. 이러한 기판의 TiN 함유층에 있어서의 산소 농도의 조절은, 예를 들면 TiN 함유층을 형성할 때의 CVD(Chemical Vapor Deposition)의 프로세스 실내의 산소 농도를 조정함으로써 행할 수 있다.
상기 제 1 층은 높은 에칭 레이트로 에칭하는 것이 바람직하다. 제 1 층의 두께는 특별히 한정되지 않는다. 그러나, 통상의 소자의 구성을 고려했을 때, 두께는 0.005∼0.3㎛ 정도인 것이 실제적이다. 제 1 층의 에칭 레이트(R1)는 특별히 한정되지 않는다. 그러나, 생산 효율을 고려하면, 에칭 레이트는 50∼500Å/min인 것이 바람직하다.
본 발명의 방법은 Cu, SiO, SiN, SiOC 및 SiON 중 적어도 1종을 포함하는 제 2 층을 갖는 반도체 기판에 적용되는 것이 바람직하다. 본 명세서에 있어서, 금속 화합물의 조성을 그 원소의 조합으로 표기했을 경우에, 조성은 임의의 원소 비율을 갖는 조성이 넓은 의미에서 포함되어 있는 것을 의미한다. 예를 들면, SiO란 실리콘의 열산화막 및 SiO2를 포함하는 것을 의미하고, SiOx를 포함한다. 제 2 층에 대해서는 낮은 에칭 레이트로 유지하는 것이 바람직하다. 제 2 층의 두께는 특별히 한정되지 않는다. 그러나, 통상의 소자의 구성을 고려했을 때, 두께가 대략 0.005∼0.5㎛인 것이 실제적이다. 제 2 층의 에칭 레이트(R2)는 특별히 한정되지 않는다. 그러나, 생산 효율을 고려하면, 에칭 레이트(R2)는 0.001∼10Å/min의 범위 내인 것이 바람직하다.
제 1 층의 선택적 에칭에 있어서, 그 에칭 레이트비{(R1)/(R2)}는 특별히 한정되지 않는다. 그러나, 높은 선택성을 필요로 하는 소자를 전제로 하여 설명하면, 에칭 레이트비는 50 이상인 것이 바람직하다. 상기 범위 중에서, 에칭 레이트비는 10∼5000인 것이 바람직하고, 30∼3000인 것이 더욱 바람직하고, 50∼2500인 것이 특히 바람직하다.
{반도체 기판 제품의 제조}
본 실시형태에 있어서, 실리콘 웨이퍼 상에 상기 제 1 층과 제 2 층을 형성하여 반도체 기판을 제공하는 공정과, 상기 반도체 기판에 에칭액을 적용하여 상기 제 1 층을 선택적으로 용해하는 공정을 통해서 소망의 구조를 갖는 반도체 기판 제품을 제조하는 것이 바람직하다. 이때, 에칭에는 상기 특정 에칭액을 사용한다. 상기 에칭 공정 전에, 반도체 기판에 대하여 드라이 에칭 또는 드라이 애싱 공정을 행하고, 상기 공정에서 형성된 잔사를 제거하는 것이 바람직하다.
실시예
하기 실시예를 기초하여 본 발명을 더욱 상세하게 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
<실시예 1 및 비교예 1>
이하의 표 1에 나타내는 성분을 동 표에 나타낸 조성(질량%)으로 함유시켜서 에칭액을 제조했다.
(TiN 기판의 제조방법)
시판의 실리콘 기판 상에 CVD에 의해 표면 산소 농도 0.1몰% 미만의 TiN 함유층을 형성했다. 이렇게 얻어진 기판을 시험 기판(9)이라고 했다. 또한, CVD 시에 가스상 중의 미량의 산소 농도를 제어함으로써 표면 산소 농도가 서로 다른 기판(1∼6) 및 기판의 직경이 서로 다른 기판(7, 8)을 제조했다. 또한, 기판(10)으로서는 시판의 TiN 기판(Silicon Valley Microelectronics 제품)을 그대로 사용했다.
<에칭 시험>
시험 웨이퍼: 실리콘 웨이퍼 상에 TiN 함유층을 형성한 반도체 기판(시험체)을 준비했다. 이 시험체를 매엽식 장치(SPS-Europe B. V. Corporation 제품의 POLOS(상품명)))를 사용하여 하기의 조건하에서 에칭을 행하고, 평가 시험을 실시했다.
·처리 온도: 57℃
·토출 ?도: 1L/min．
·웨이퍼 회전수: 500rpm
(처리 온도의 측정 방법)
HORIBA, LTD. 제품의 방사 온도계 IT-550F(상품명)를 상기 매엽식 장치 내의 웨이퍼 상의 30cm의 높이에 고정했다. 웨이퍼 중심의 2cm 외측의 웨이퍼 표면에 온도계를 향하게 하고, 약액을 순환시키면서 온도 측정을 행했다. 온도는 방사 온도계로부터 디지털 출력하여 측정하고, PC에 연속적으로 기록했다. 이 중, 온도가 안정된 후 10초간의 온도의 평균값을 웨이퍼 상의 온도로서 사용했다.
(에칭의 면내 균일성의 평가)
원형 기판의 중심에서의 에칭 깊이에 필요한 조건 설정을 시간을 다르게 해서 행함으로써, 에칭 깊이 300Å에 도달하는데 필요한 시간을 확인했다. 그 다음, 확인된 시간에서 기판 전체를 재차 에칭하고, 이어서 기판의 주변으로부터 중심 방향으로 30mm의 위치에서 에칭 깊이의 측정을 행했다. 깊이가 300Å에 가까울수록 에칭의 면내 균일성이 높아진다고 하는 조건에서 평가했다. 구체적 기준은 하기와 같다.
AAA ±5Å 이하
AA ±5Å 초과 12Å 이하
A ±12Å 초과 15Å 이하
B ±15Å 초과 20Å 이하
C ±20Å 초과 30Å 이하
D ±30Å 초과 50Å 이하
E ±50Å 초과
충분한 시간에 걸쳐 기판을 처리할 수 있을 경우에는 면내 균일성이 문제되지 않을 수 있다. 그러나, 반도체 산업에 있어서, 한정된 기간 내에 기판을 처리하는 것이 강하게 요구되므로, 신속하게 균일성을 가진 에칭 성능을 실현하는 것이 요구된다. 바꾸어 말하면, 시간이 너무 많이 걸리면, 제거되지 않아야할 다른 층이 서서히 용해되거나, 그외 문제가 발생할 수 있고, 따라서 다른 층이 손상될 가능성이 있다. 따라서, 품질의 관점에서는 에칭 기간은 짧은 것(예를 들면, 1~2분)이 바람직하다. 따라서, 에칭된 재료의 표면 상에 잔사가 없이 에칭 균일성을 실현하는 것이 중요하다.
(기판 산소 농도)
TiN 함유층의 표면 산소 농도에 대해서는, 에칭 ESCA(ULVAC-PHI, INCORPORATED 제품의 Quantera)를 사용해서 0∼30nm의 깊이 방향에서의 Ti, O 및 N의 농도 프로파일을 측정하고, 5∼10nm의 깊이에서의 각각의 함유율을 계산했다. 평균 산소 함유율을 표면 산소 농도라고 정의했다.
(pH의 측정)
표 중의 pH는 실온(25℃)에서 HORIBA, Ltd. 제품의 F-51(상품명)을 사용해서 측정해서 얻어진 값이다.
(에칭 레이트)
에칭 레이트(ER)의 평가는 하기 기준에 따라 행했다.
A 300Å/min 이상
B 200Å/min 이상 300Å/min 미만
C 100Å/min 이상 200Å/min 미만
D 50Å/min 이상 100Å/min 미만
E 50Å/min 미만
기준 D로 평가된 ER은 에칭에 있어서 실용상 문제를 야기한다.
기준 E로 평가된 ER은 에칭에 실제적으로 사용할 수 없다.
Figure 112015001916197-pct00001
(표 1의 노트)
시험 No.: C01~C04는 비교예이다.
TMAH: 테트라메틸암모늄 히드록시드
DPG: 디프로필렌글리콜
PG: 프로필렌글리콜
PGM: 프로필렌글리콜 모노메틸에테르
EG: 에틸렌글리콜
EGME: 에틸렌글리콜 모노메틸에테르
EGBE: 에틸렌글리콜 모노부틸에테르
WSOS: 수용성 유기용매
산소 농도: 기판의 TiN 함유층의 산소 농도
ER: 에칭 레이트
상기의 결과로부터, 본 발명에 의한 반도체 기판 간의 TiN 함유층의 산소 농도와 에칭액의 처방의 조합에 의하면, 기판 간의 성능 변동 없이 우수한 에칭 성능이 달성되는 것을 알 수 있다. 구체적으로는, 산소 농도가 다른 TiN 함유층을 갖는 각각의 기판 간에서 양호한 면내 에칭 균일성과 에칭 레이트가 모두 달성된다. 또한, 같은 산소 농도를 갖는 각각의 기판 간에 있어서는 pH 9.5 이상의 에칭이 보다 양호한 성능을 발휘하는 것을 알 수 있다(시험 201∼204 참조).
본 실시형태에 관련하여 본 발명에 대해서 설명하였지만, 특별히 언급하지 않는 한 본 발명은 상기 상세한 설명에 의해 하등 한정되지 않고, 후술하는 청구항에 나타낸 정신 및 내용 내에서 광범위하게 이해될 수 있다.
본 출원은 2012년 7월 20일에 일본에서 출원된 특허 출원번호 2012-161913호의 우선권을 주장하며, 그 전체를 참조하여 포함한다.
1: TiN 함유층 2: SiON 함유층
3: SiOC 함유층 4: Cu 함유층
5: 비아 10, 20: 반도체 기판

Claims (14)

  1. 물, 제 1 급 ~ 제 3 급 아민 또는 제 4 급 암모늄의 구조를 포함하는 화합물 중에서 선택된 염기성 화합물, 및 산화제로서 과산화수소를 포함하고, pH가 8.5∼14의 범위인 에칭액을 조제하는 공정, 및
    반도체 기판에 있어서의 TiN 함유층에 상기 에칭액을 적용해서 TiN 함유층을 에칭하는 공정을 포함하고,
    상기 TiN 함유층의 표면 산소 함유율은 0.1몰%∼10몰%인 것을 특징으로 하는 에칭방법.
  2. 반도체 기판에 있어서의 TiN 함유층에 에칭액을 적용해서 TiN 함유층을 에칭하는 방법으로서,
    상기 에칭액은 물, 제 1 급 ~ 제 3 급 아민 또는 제 4 급 암모늄의 구조를 포함하는 화합물 중에서 선택된 염기성 화합물, 및 산화제로서 과산화수소를 포함하고, pH가 10∼14의 범위이며,
    상기 TiN 함유층의 표면 산소 함유율은 0.1몰%∼10몰%인 것을 특징으로 하는 에칭방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 염기성 화합물은 제 4 급 암모늄인 것을 특징으로 하는 에칭방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 염기성 화합물은 일반식(I)으로 표시되는 화합물인 것을 특징으로 하는 에칭방법.
    N(R)4·OH ···일반식(I)
    [식 중, R은 치환기를 나타내고; 복수의 R은 서로 같거나 달라도 좋다]
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 염기성 화합물은 테트라메틸암모늄 히드록시드, 테트라에틸암모늄 히드록시드 및 테트라프로필암모늄 히드록시드 중에서 선택된 것을 특징으로 하는 에칭방법.
  6. 제 5 항에 있어서,
    상기 염기성 화합물은 테트라메틸암모늄 히드록시드인 것을 특징으로 하는 에칭방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판은 TiN을 포함하는 제 1 층과 Cu, SiO, SiN, SiOC 및 SiON 중 적어도 1종을 포함하는 제 2 층을 포함하고, 상기 제 1 층의 에칭 레이트(R1)와 상기 제 2 층의 에칭 레이트(R2)의 에칭 레이트비(R1/R2)는 30 이상인 것을 특징으로 하는 에칭방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 TiN 함유층의 표면 산소 함유율은 에칭 ESCA를 사용하여 TiN 함유층의 표면으로부터 0∼30nm의 깊이 방향에서의 Ti, O 및 N의 농도 프로파일을 측정함으로써 그 깊이 5∼10nm에서의 평균 산소 함유율로 얻어진 것을 특징으로 하는 에칭방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭은 40℃ 이상에서 행하는 것을 특징으로 하는 에칭방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭을 매엽식 처리 장치를 사용하여 행하는 것을 특징으로 하는 에칭방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    물과 염기성 화합물을 포함하는 제 1 액과 물과 산화제를 포함하는 제 2 액을 혼합하여 에칭액을 얻는 공정; 및
    상기 에칭액을 반도체 기판에 적용하는 공정을 포함하는 것을 특징으로 하는 에칭방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭액은 수용성 유기용매를 더 포함하는 것을 특징으로 하는 에칭방법.
  13. 제 1 항 또는 제 2 항에 기재된 에칭방법에 의해 반도체 기판의 TiN 함유층을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  14. 제 13 항에 기재된 반도체 기판 제품의 제조방법에 의해 얻어진 반도체 기판 제품을 사용하여 반도체 소자를 제조하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020157000487A 2012-07-20 2013-07-17 에칭방법, 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법 KR101630654B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012161913 2012-07-20
JPJP-P-2012-161913 2012-07-20
PCT/JP2013/069961 WO2014014125A1 (en) 2012-07-20 2013-07-17 Etching method, and method of producing semiconductor substrate product and semiconductor device using the same

Publications (2)

Publication Number Publication Date
KR20150031269A KR20150031269A (ko) 2015-03-23
KR101630654B1 true KR101630654B1 (ko) 2016-06-15

Family

ID=49948944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157000487A KR101630654B1 (ko) 2012-07-20 2013-07-17 에칭방법, 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법

Country Status (7)

Country Link
US (1) US9558953B2 (ko)
EP (1) EP2875521B1 (ko)
JP (1) JP5960099B2 (ko)
KR (1) KR101630654B1 (ko)
CN (1) CN104428876A (ko)
TW (1) TWI594315B (ko)
WO (1) WO2014014125A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201908791SA (en) * 2017-03-31 2019-10-30 Kanto Kagaku Etchant composition for etching titanium layer or titanium-containing layer, and etching method
CN110459468A (zh) * 2019-08-29 2019-11-15 上海华力集成电路制造有限公司 TiN薄膜的刻蚀方法
JP2022547312A (ja) * 2019-09-10 2022-11-11 フジフイルム エレクトロニック マテリアルズ ユー．エス．エー．， インコーポレイテッド エッチング組成物
WO2024039698A1 (en) * 2022-08-18 2024-02-22 Fujifilm Electronic Materials U.S.A., Inc. Etching compositions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008285508A (ja) * 2007-05-15 2008-11-27 Mitsubishi Gas Chem Co Inc 洗浄用組成物

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4111958A (en) * 1977-06-03 1978-09-05 Pfizer Inc. Ascorbic acid synthesis
FR2393815A1 (fr) * 1977-06-07 1979-01-05 Solvay Procede pour la polymerisation en suspension aqueuse du chlorure de vinyle
CA1042605A (en) * 1977-06-07 1978-11-21 Evin Industries Ltd. Outerwear
NL7806349A (nl) * 1977-06-13 1978-12-15 Unilever Nv In water dispergeerbare alkydharsen, waterige alkyd- dispersies, alsmede werkwijze ter bereiding van deze dispersies.
US4101180A (en) * 1977-06-13 1978-07-18 Rexnord Inc. Roller assembly
DE2727052C2 (de) * 1977-06-15 1979-07-12 Sued-Chemie Ag, 8000 Muenchen Verfahren zum Reinigen von Tonsuspensionen mit hohem Feststoffgehalt
US4157268A (en) * 1977-06-16 1979-06-05 International Business Machines Corporation Localized oxidation enhancement for an integrated injection logic circuit
FR2395518A1 (fr) * 1977-06-22 1979-01-19 Comp Generale Electricite Connecteur pour fibre optique
EP0000137B1 (de) * 1977-06-25 1982-03-24 Hoechst Aktiengesellschaft Polyglykolester, Verfahren zu ihrer Herstellung und ihre Verwendung als oberflächenaktive Mittel
DE2860249D1 (en) * 1977-12-16 1981-01-29 Euratom Process for the production and separation of hydrogen iodide and sulphuric acid and their respective uses in the production of hydrogen and oxygen
JPH0364473A (ja) * 1989-04-25 1991-03-19 Varian Assoc Inc コールドウォールｃｖｄ反応器における窒化チタンの蒸着
JPH05121378A (ja) * 1991-10-29 1993-05-18 Sony Corp 半導体装置の製造方法
EP0711846A1 (en) * 1994-11-14 1996-05-15 Applied Materials, Inc. Titanium nitride deposited by chemical vapor deposition
JPH09162367A (ja) * 1995-12-08 1997-06-20 Fujitsu Ltd 半導体装置の製造方法
US5965465A (en) * 1997-09-18 1999-10-12 International Business Machines Corporation Etching of silicon nitride
JP2006093453A (ja) * 2004-09-24 2006-04-06 Siltronic Japan Corp アルカリエッチング液及びアルカリエッチング方法
CA2603990A1 (en) * 2005-04-08 2006-10-19 Sachem, Inc. Selective wet etching of metal nitrides
KR101444468B1 (ko) * 2005-10-05 2014-10-30 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 에칭후 잔류물을 제거하기 위한 산화성 수성 세정제
US8802609B2 (en) * 2007-10-29 2014-08-12 Ekc Technology Inc Nitrile and amidoxime compounds and methods of preparation for semiconductor processing
WO2009081884A1 (ja) * 2007-12-21 2009-07-02 Wako Pure Chemical Industries, Ltd. エッチング剤、エッチング方法及びエッチング剤調製液
JP2009194028A (ja) * 2008-02-12 2009-08-27 Nsk Ltd エッチング方法
JP5037442B2 (ja) 2008-06-25 2012-09-26 東京応化工業株式会社 窒化チタン除去液、窒化チタン被膜の除去方法、及び窒化チタン除去液の製造方法
US8143164B2 (en) * 2009-02-09 2012-03-27 Intermolecular, Inc. Formation of a zinc passivation layer on titanium or titanium alloys used in semiconductor processing
WO2012048079A2 (en) * 2010-10-06 2012-04-12 Advanced Technology Materials, Inc. Composition and process for selectively etching metal nitrides
JP5396514B2 (ja) * 2011-06-30 2014-01-22 富士フイルム株式会社 エッチング方法及びこれに用いられるエッチング液、これを用いた半導体基板製品の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008285508A (ja) * 2007-05-15 2008-11-27 Mitsubishi Gas Chem Co Inc 洗浄用組成物

Also Published As

Publication number Publication date
EP2875521A4 (en) 2016-03-02
JP2014039020A (ja) 2014-02-27
KR20150031269A (ko) 2015-03-23
TW201411711A (zh) 2014-03-16
TWI594315B (zh) 2017-08-01
JP5960099B2 (ja) 2016-08-02
WO2014014125A1 (en) 2014-01-23
EP2875521B1 (en) 2020-03-11
US20150118860A1 (en) 2015-04-30
US9558953B2 (en) 2017-01-31
CN104428876A (zh) 2015-03-18
EP2875521A1 (en) 2015-05-27

Similar Documents

Publication Publication Date Title
TWI722504B (zh) 用於TiN硬遮罩的移除及蝕刻殘留物的清潔的組合物
TWI602905B (zh) 半導體基板的蝕刻液、使用其的蝕刻方法及半導體元件的製造方法
JP6063206B2 (ja) エッチング液、これを用いたエッチング方法及び半導体素子の製造方法
EP3602606B1 (en) Surface treatment methods and compositions therefor
KR20150004411A (ko) 에칭 방법, 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법, 및 에칭액 조제용 키트
JP6017273B2 (ja) 半導体基板のエッチング方法及び半導体素子の製造方法
JP5396514B2 (ja) エッチング方法及びこれに用いられるエッチング液、これを用いた半導体基板製品の製造方法
KR101945211B1 (ko) 에칭 방법, 이것에 이용되는 에칭액, 및 이것을 이용한 반도체 소자의 제조 방법
KR101630654B1 (ko) 에칭방법, 이것을 사용한 반도체 기판 제품 및 반도체 소자의 제조방법
WO2014115805A1 (ja) 半導体基板のエッチング方法、エッチング液及び半導体素子の製造方法並びにエッチング液のキット
JP6017275B2 (ja) 半導体基板のエッチング方法及び半導体素子の製造方法
JP6198384B2 (ja) 半導体基板のエッチング方法及び半導体素子の製造方法
JP2024028211A (ja) エッチング液、該エッチング液を用いたシリコンデバイスの製造方法および基板処理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 4