KR101613092B1 - 수직 전하-보상 구조물 및 표면-아래 접속층을 구비한 반도체 소자 및 방법 - Google Patents

수직 전하-보상 구조물 및 표면-아래 접속층을 구비한 반도체 소자 및 방법 Download PDF

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Abstract

일 실시예에서, 수직 국부적 전하-보상 트렌치들, 트렌치 제어 영역들, 및 표면-아래 도핑 층들을 구비한 반도체 소자가 형성된다. 수직 국부적 전하-보상 트렌치들은 적어도 한 쌍의 반대 전도성 타입 반도체층들을 포함한다. 트렌치 제어 영역들은 소스 영역들을 표면-아래 도핑 층들에 전기적으로 결합시키는 대략적으로 수직 채널 영역을 제공하도록 구성된다. 표면-아래 도핑 층들은 채널의 드레인 단부를 수직 국부적 전하 보상 트렌치들에 전기적으로 접속시키도록 추가로 구성된다. 몸체 영역들은 소자의 표면으로부터 표면-아래 도핑 층들을 분리시키도록 구성된다.
Figure R1020090082835
수직 국부적 전하-보상 트렌치, 트렌치 제어 영역, 표면-아래 도핑 층, 수직 채널 영역

Description

수직 전하-보상 구조물 및 표면-아래 접속층을 구비한 반도체 소자 및 방법{SEMICONDUCTOR DEVICE HAVING VERTICAL CHARGE-COMPENSATED STRUCTURE AND SUB-SURFACE CONNECTING LAYER AND METHOD}
본 명세서는 일반적으로 반도체 소자들에 관한 것으로서, 보다 구체적으로는 전력 반도체 소자들 및 이들의 제조 방법들에 관한 것이다.
금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)들은 통상적인 타입의 전력-스위칭 소자이다. MOSFET 소자는 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이에서 연장하는 채널 영역, 및 채널 영역에 인접하게 제공되는 게이트 구조물을 포함한다. 게이트 구조물은 얇은 유전체층에 의해 채널 영역으로부터 분리되지만 채널 영역에 인접하게 배치되는 전도성 게이트 전극층을 포함한다.
MOSFET 소자가 온(on) 상태일 때, 게이트 구조물에 전압이 인가되어 소스 영역과 드레인 영역 사이에 전도 채널 영역을 형성하고, 이는 전류가 소자를 통하여 흐를 수 있도록 한다. 오프(off) 상태에서, 게이트 구조물에 인가되는 임의의 전압은 충분히 낮아서 전도 채널이 형성되지 않으며, 이에 따라 전류가 흐르지 않는다. 오프 상태 동안, 소자는 소스 영역과 드레인 영역 사이에 높은 전압을 지원해 야 한다.
항복(breakdown) 전압(BVdss) 및 온-상태 저항(Rdson)은 고전압 전력-스위칭 소자들에 대한 2가지 중요한 소자 파라미터들이다. 특정 애플리케이션에 대하여, 최소 항복 전압이 요구되고, 실제로 설계자들은 통상적으로 BVdss 스펙(specification)을 충족시킬 수 있다. 그러나, 이는 종종 Rdson의 희생에 의하여 이루어진다. 이러한 성능의 트레이드-오프(trade-off)는 고전압 전력-스위칭 소자들의 사용자들 및 제조자들의 주요한 설계 과제이다.
최근에, Rdson과 BVdss 간의 트레이드-오프를 개선하기 위해 초접합 소자들(superjunction devices)이 인기를 얻고 있다. 종래의 n-채널 초접합 소자에서, 고도핑된 확산 n-타입 및 p-타입의 다수의 영역들이 저도핑된 n-타입의 하나의 애피택셜 영역을 대체한다. 온 상태에서, 고도핑된 n-타입 영역들을 통해 전류가 흐르고, Rdson을 감소시킨다. 오프 또는 차단 상태에서, 고도핑된 n-타입 및 p-타입 영역들은 서로에 대하여 공핍되거나 보상되어 높은 BVdss를 제공한다. 소자 성능 관점에서 초접합 소자들이 지속적으로 유망할 것으로 보이지만, 강건한(robust) 소자 구조물들 및 제조 방법들을 개선함에 있어서 과제들이 여전히 존재한다.
따라서, 보다 낮은 Rdson, 보다 높은 BVdss 및 보다 강건한 성능을 제공하는 고전압 전력-스위칭 소자 구조물들 및 제조 방법들이 필요하다.
도시의 간략화 및 명확화를 위하여, 도면들에서 구성요소들이 실제 크기로 도시될 필요는 없으며, 상이한 도면들에서 동일한 참조 번호들은 일반적으로 동일한 구성요소들을 나타낸다. 부가적으로, 공지된 단계들 및 구성요소들의 설명들 및 세부사항들은 설명의 간략화를 위하여 생략될 수 있다. 본 명세서에서 사용되는 '전류-운반(current-carrying) 전극'은 MOS 트랜지스터의 소스 또는 드레인, 또는 바이폴라 트랜지스터의 이미터 또는 콜렉터, 또는 다이오드의 캐소드 또는 애노드와 같은, 소자를 통하는 전류를 운반하는 소자의 구성요소를 의미하고, '제어 전극'은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은, 소자를 통하는 전류를 제어하는 소자의 구성요소를 의미한다. 소자들은 본 명세서에서 특정 N-채널 소자들로서 설명되지만, 통상의 당업자는 P-채널 소자들 및 상보형(complementary) 소자들이 또한 본 발명에 따라서 가능할 수 있음을 고려할 것이다. 도면들의 명확화를 위하여, 소자 구조물들의 도핑 영역들은 일반적으로 직선 엣지들과 정확한 각도의 코너들을 갖는 것으로서 도시된다. 그러나, 통상의 당업자는 도펀트들의 확산 및 활성화로 인하여, 도핑 영역들의 엣지들이 일반적으로 직선들이 아니고 코너들이 정확한 각도들이 아니라는 점을 이해한다.
또한, 본 명세서의 구조물들은 셀형(cellular) 베이스 설계(여기서, 몸체 영역들은 다수의 개별적인 및 분리된 셀형 영역들임) 또는 단일 베이스 설계(여기서, 몸체 영역은 연장된 패턴, 전형적으로 꾸불꾸불한(serpentine) 패턴으로 형성된 단일 영역, 또는 부속물들이 접속된 중심 부분임)로 구현될 수 있다. 그러나, 본 명 세서의 소자는 이해의 용이함을 위하여 명세서에 걸쳐서 셀형 베이스 설계로서 기술될 것이다. 본 명세서는 셀형 베이스 설계 및 단일 베이스 설계 둘다를 포함하는 의도라는 점을 이해해야 한다.
도 1은 본 발명의 일 실시예에 따른 절연된 게이트 전계 효과 트랜지스터(IGFET), MOSFET, 초접합 소자, 초접합 구조물, 전하-보상된 또는 스위칭 소자 또는 셀(10)의 부분 단면도를 도시한다. 예로서, 소자(10)는 전력 집적회로의 부분으로서 반도체 칩 내에 로직 및/또는 다른 컴포넌트들과 함께 집적된 많은 그러한 소자들 중 하나이다. 대안적으로, 소자(10)는 개별 트랜지스터 소자를 형성하기 위해 함께 집적된 많은 그러한 소자들 중 하나이다.
소자(10)는 예를 들어 약 0.001 내지 약 0.01 ohm-cm 범위의 저항성을 가진 n-타입 실리콘 기판(12)을 포함하는 반도체 물질(11)의 영역을 포함하며, 비소 또는 인으로 도핑될 수 있다. 도시된 실시예에서, 기판(12)은 전도층(13)에 인접하는, 소자(10)에 대한 드레인 영역을 제공한다. 반도체층(14)은 기판(12)에서 또는 기판(12)상에서 형성되고, 이하에서 기술되는 트렌치 보상 영역들에서 전하 균형에 영향을 주지 않도록 하기에 충분하게 저도핑되며 n-타입 또는 p-타입이다. 일 실시예에서, 층(14)은 종래의 애피택셜 성장 기술들을 이용하여 형성된다. 600볼트 소자에 적합한 일 실시예에서, 층(14)은 약 1.0×1013 atoms/cm3 내지 약 5.0×1014 atoms/cm3의 도펀트 농도로 n-타입 또는 p-타입 도핑되며, 약 40마이크론 내지 약 60마이크론 크기의 두께를 갖는다. 도면들에서 반도체층(14)이 기판(12)보다 더 두껍게 도시되지만, 실제로는 기판(12)이 더 두껍다는 것을 유의한다. 도면들에서 이해의 용이함을 위하여 이러한 방식으로 도시된다.
일 실시예에서, 층(14)의 일 부분은 소자(10)의 능동 영역 부분에서 p-타입 도핑되는 반면에, 층(14)의 다른 부분은 소자의 엣지 종결 부분에서 n-타입 도핑된다. 층(14)의 두께는 소자(10)의 목표된 BVdss에 따라 증가 또는 감소된다. 대안적인 실시예에서, 반도체층(14)은 반도체층(14)이 기판(12)에 근접하게 보다 높은 도펀트 농도를 갖는 경사진(graded) 도펀트 프로파일을 포함하며, 주 표면(18)을 향해 그 두께의 균형을 위해 보다 낮은 농도로 점진적으로 또는 급속하게 변화한다.
실리콘-게르마늄, 실리콘-게르마늄-탄소, 탄소-도핑된 실리콘, Ⅲ-Ⅴ 물질들 등을 포함하는 다른 물질들이 반도체 물질(11)의 몸체 또는 그 일부분들에 사용될 수 있다. 부가적으로, 통상의 당업자는 예를 들어 기판(12)의 전도성 타입을 p-타입으로 변경함으로써(즉, 반도체층(14)과 반대로) 본 구조물에 의해 절연 게이트 바이폴라 트랜지스터(IGBT) 소자가 달성된다는 것을 이해할 것이다.
소자(10)는 충전된(filled) 이격 트렌치들, 보상 트렌치들, 반도체 물질 충전된 트렌치들, 전하-보상된 트렌치 영역들, 깊은 트렌치 전하 보상 영역들, 전하-보상된 충전된 트렌치들, 보상 트렌치들, 국부적인 수직 전하 보상 구조물들, 또는 국부적인 전하 보상 영역들(22)을 추가로 포함한다. 본 명세서에서 사용되는 '전하 보상(charge compensation)'은 일반적으로 반대 전도성 타입의 층들의 총 전하 가 실질적으로 또는 일반적으로 균형을 이루거나 동일하다는 것을 의미한다. 전하-보상된 충전된 트렌치들(22)은 반대 전도성 타입의 적어도 2개의 층들(즉, 적어도 하나는 각각 n-타입 및 p-타입임)을 포함하는 반도체 물질(220)의 다수의 층들 또는 다중 층들을 포함하며, 이들은 진성 완충제(intrinsic buffer)에 의해 분리되거나, 저도핑된 반도체층 또는 반도체층들일 수 있다. 도 1에 도시된 것처럼, 물질(220)은 트렌치들의 측벽 표면들을 따라 반도체층(14)에 인접하는 n-타입 반도체 물질층(221)을 포함한다.
바람직한 실시예에 따라, 층들(221)은 소스 영역들(33)과 동일한 전도성 타입이며, 소자(10)가 온-상태일 때 채널로부터 드레인으로 제 1 수직 저저항 전류 경로를 형성한다. p-타입 반도체 물질을 보상하는 층(222)은 층(221) 상부에 놓이게 형성된다. 예로서, n-타입 층들(221) 및 p-타입 층들(222)은 약 1.0×1015 내지 약 1.0×1017 atoms/cm3 크기의 도펀트 농도를 갖고, 각각 약 0.1마이크론 내지 약 0.4마이크론의 두께를 갖는다. 소자(10)가 오프 상태일 때, p-타입 층들(222) 및 n-타입 층들(221)은 서로 보상되어 증가된 BVdss 특성을 제공한다. 도 1의 소자에는 어떠한 완충층들이 도시되진 않았지만, 선행하는 제조 단계들에서 이들이 존재할 수 있음을 이해한다. 바람직한 실시예에서, 반도체 물질(220)의 층들은 단일 결정질 반도체 물질을 포함한다. 전하-보상된 트렌치들(22) 및 반도체 물질(220)의 층들에 관한 부가적인 세부사항들은 도 4 및 도 5와 연계하여 이하에서 설명된다.
바람직한 실시예에서, 소자(10)는 반도체 물질(220)의 층들 상부에 놓이게 형성된 유전체층(28)을 포함한다. 일 실시예에서, 유전체층(28)은 약 0.2마이크론 두께를 갖도록 증착된 실리콘 산화물층이다. 도시된 실시예에서, 전하-보상된 트렌치들(22)에는 중심에 위치된 부분에서 보이드 또는 밀봉된 코어(29)가 구성 또는 형성되고, 플러그 구조물(91)에 의해 캡핑된다. 바람직한 실시예에서, 플러그들(91)은 전하-보상된 트렌치들(22)을 밀봉하기 위해 반도체 물질(220)의 층들의 상측 부분들을 따라 애피택셜 성장된 단일 결정 반도체 물질을 포함한다. 일 실시예에서, 단일 결정 반도체 물질은 후속적으로 평탄화되어 플러그들(91)의 상측 표면들이 주 표면(18)에 인접한다. 대안적인 실시예에서, 전하-보상된 트렌치들(22)에는 보이드가 없고, 유전체들, 다결정질 반도체 물질, 단일 결정 반도체 물질, 또는 이들의 조합물들과 같은 물질들로 충전된다.
도시되진 않았지만, 소자(10)의 형성 동안, 고도핑된 기판(12)으로부터 n-타입 도펀트가 전하-보상된 트렌치들(22)의 하측 부분들로 확산되어, 기판(12)내에서 트렌치들(22)의 그러한 부분들이 보다 고도핑된 n-타입이 된다.
또한, 소자(10)는 전하-보상된 트렌치들(22)에 근접하거나 인접하거나 접하고 전하-보상된 트렌치들(22) 사이에 있는 반도체층(14)에 형성된 웰(well), 베이스, 몸체 또는 도핑 영역들(31)을 포함한다. 몸체 영역들(31)은 반도체 물질(11)의 주 표면(18)으로부터 연장한다. 일 실시예에서, 몸체 영역들(31)은 p-타입 전도성을 포함하고, 소자(10)의 전도 채널들(45)로서 작동하는 반전층을 형성하기 위해 적합한 도펀트 농도를 갖는다. 몸체 영역들(31)은 약 1.0 내지 약 5.0마이크론 의 깊이로 주 표면(18)으로부터 연장한다. 전술한 것처럼, 몸체 영역들(31)은 다수의 개별적으로 확산된 영역들을 포함하거나, 선택된 형상의 접속된, 단일의 또는 공통으로 확산된 영역을 포함한다.
N-타입 소스 영역들(33)은 몸체 영역들(31)의 내부, 상부 또는 몸체 영역들(31)에 형성되고, 약 0.2마이크론 내지 약 0.5마이크론의 깊이로 주 표면(18)으로부터 연장한다. 도시된 실시예에서, 주 표면(18)의 부분들은 아래로 연장한 다음, 소스 영역들(33)의 엣지들로부터 외향하게 연장되어, 소스 콘택층(63)에 의해 소스 영역들(33)의 수평 및 수직 표면들에 대한 접촉이 이루어진다. 하나 이상의 p-타입 몸체 콘택 영역들(36)은 각각의 몸체 영역(31)의 적어도 일부분에 형성된다. 몸체 콘택 영역들(36)은 몸체 영역(31)에 보다 낮은 콘택 저항을 제공하고, 소스 영역들(33) 아래의 몸체 영역들(31)에 보다 낮은 시트 저항을 제공하도록 구성되며, 이는 기생 바이폴라 효과들을 억제시킨다.
바람직한 실시예에 따라, 몸체 콘택 영역들(36) 및 몸체 영역들(31)은 도 1에 도시된 것처럼 전하-보상된 트렌치들(22) 상부에 놓이며, 소스 콘택층(63)과 함께 전하-보상된 트렌치들(22)의 p-타입 층들(222)에 연속성 및 저항 콘택(ohmic contact)을 제공하도록 구성된다. 이러한 저항 콘택 구조물은 p-타입 층들(222)에 대한 접지 구조물을 제공하도록 구성되어, 주 표면(18)에서 측면 전기장들을 제거하고 소자(10)의 항복 전압 성능을 개선한다. 이러한 구조물은 또한 주 표면(18)에 인접하고 전하-보상된 트렌치들(22)에 인접하거나 내부에 존재하는 임의의 결함들의 효과들을 억제(ground)시킨다. 소자(10)의 구조물은 최적의 소자 성능을 위 해 필요한 층들(222)에 대한 콘택을 제조하기 위한 노력을 크게 간략화시킨다. 특히, 소자(10)는 전하-보상된 트렌치들(22)의 상측 부분 위에서 임의의 복잡한 지형(topography) 사용을 방지하여, 저항 콘택 구조 및 방법을 간략화시킨다.
소자(10)는 소스 영역들(33) 및 몸체 영역들(31)에 인접한 트렌치 게이트 또는 제어 구조물(157)을 추가로 포함한다. 제어 구조물(157)은 인접한 전하-보상된 트렌치들(22)로부터 측면으로 이격된다. 즉, 제어 구조물(157)은 전하-보상된 트렌치들(22) 위에 놓이지 않는다. 트렌치 게이트 구조물(157)은 게이트 트렌치(158), 및 게이트 트렌치(158)의 표면들 상부에 형성된 게이트 유전체층(43)을 포함한다. 일 실시예에서, 게이트 유전체층(43)은 실리콘 산화물을 포함하며, 약 0.05마이크론 내지 약 0.1마이크론의 두께를 갖는다. 다른 실시예에서, 게이트 유전체층(43)은 게이트 트렌치(158)의 측벽들을 따라 게이트 유전체층(43)의 두께 보다 더 크거나 더 두꺼운 게이트 트렌치(158)의 하측 표면들의 두께를 갖는다. 대안적인 실시예들에서, 게이트 유전체층(43)은 실리콘 질화물, 탄탈 오산화물, 티타늄 이산화물, 바륨 스트론튬 티탄산염, 또는 실리콘 산화물 등과의 조합물들을 포함하는 이들의 조합물들을 포함한다.
트렌치 게이트 구조물(157)은 제어 또는 게이트 트렌치(158)내에 형성되거나 게이트 유전체층(43) 위에 놓이는 전도성 게이트 영역(57)을 추가로 포함한다. 일 실시예에서, 소스 영역(33)은 전도성 게이트 영역(57)과 전하 보상 트렌치(22) 사이에 삽입된다. 전도성 게이트 영역(57)은 예를 들어, n-타입 폴리실리콘을 포함한다. 전도성 게이트 영역(57)은 주 표면(18) 아래에서 함몰된 것으로 도시되지 만, 전도성 게이트 영역(57)은 주 표면(18) 상부 또는 주 표면(18)보다 높이 연장할 수 있다. 트렌치 게이트 구조물(157)은 소자(10)에서 전류의 전도 및 채널들(45)의 형성을 제어하도록 구성된다.
표면-아래(sub-surface) 전류 경로를 촉진시키기 위해, 소자(10)는 n-타입 도핑 층들 또는 표면-아래 도핑 층들(26)을 추가로 포함한다. 구체적으로는, 도핑 층들(26)은 채널들(45)의 드레인 단부와 n-타입 층들(221) 사이에 표면-아래 전도 경로를 제공하도록 구성되며, 이들은 전하 보상 트렌치들(22)에서의 제 1 전도층들 또는 수직 전도 경로들이다. 즉, 소자(10)에서 전류는 채널들(45)을 통하여 수직으로 흐르고, 그 다음 도핑 층들(26)을 통하여 수평으로 흐르며, 그 다음 층들(221)을 통하여 수직으로 흐른다. 도핑 층들(26)은 도핑 층들(26)(n-타입)과 반대의 전도성 타입들(p-타입)인 몸체 콘택 영역들(36) 및 몸체 영역들(31)에 의해 전류 흐름이 주 표면(18)으로부터 분리(isolated)되도록 구성된다. 이러한 분리 피쳐(isolation feature)는 전도 경로를 표면 근처의 결함 영역들로부터 떨어지게 유지시켜서, 전도와 관련된 임의의 문제들을 방지한다. 더욱이, 접지된 p-타입 층(222) 구조물은 임의의 높은 결함 밀도 영역들의 효과들을 제 1 전도 경로로부터 추가로 분리시킨다. 또한, 몸체 영역들(31)과 몸체 콘택 영역들(36)이 도핑 영역들(26) 위에 놓이도록 배치함으로써, n-타입 층들(221) 및 도핑 층(26)을 둘러싸는 바람직한 오목-형상 접합부가 제공된다. 이는 BVdss를 바람직하게 향상시킨다.
소자(10)는 인터레이어(interlayer) 유전체 영역(48)을 더 포함하며, 인터레이어 유전체 영역(48)은 주 표면(18) 상부에 놓이게 형성되고 몸체 콘택 영역 들(36)과 소스 영역들(33)에 개구들을 제공하도록 패턴화된다. 인터레이어 유전체 영역(48)의 일부분은 전도성 게이트 영역(57)에 절연을 제공하도록 트렌치 게이트 구조물(57)의 좌측 상부에 놓인다. 인터레이어 유전체 영역(48)은 예를 들어 증착된 산화물과 같은 실리콘 산화물을 포함하고, 약 0.4마이크론 내지 약 1.0마이크론의 두께를 갖는다.
소스 콘택층(63)은 주 표면(18) 위에 놓이게 형성되고, 소스 영역들(33)과 몸체 콘택 영역들(36)에 대한 콘택을 형성한다. 일 실시예에서, 소스 콘택층(63)은 티타늄/티타늄 질화물 배리어층 및 배리어층 위에 놓이게 형성된 알루미늄 실리콘 합금 등을 포함한다. 드레인 콘택층(13)은 반도체 물질(11)의 대향 표면 위에 놓이게 형성되며, 예를 들어 티타늄-니켈-은, 크롬-니켈-금 등과 같은 땜납가능한 금속 구조물을 포함한다.
요약하면, 소자(10)의 구조물 및 방법에서, 전하-보상된 트렌치들(22)의 측벽 표면에 인접하게 제 1 전도층(221)을 배치한다. 소자(10)는 주 표면(18)으로부터 이격되거나 떨어지게 또는 주 표면(18)으로부터의 표면-아래에, 채널(45)의 드레인 단부를 배치시키는 트렌치 게이트 제어 구조물(157)을 사용한다. 소자(10)는 채널들(45)의 표면-아래 드레인 단부들을 전하-보상된 트렌치들(22)의 제 1 전도층들(221)에 전기적으로 접속시키는 표면-아래 도핑 층들(26)을 포함한다. 이러한 방법은 제 1 전류 경로를 소자의 표면으로부터 떨어지게 이동시켜서, 스트레스(stress) 문제들 및 결함들에 훨씬 덜 취약하게 함으로써 성능을 향상시킨다. 또한, 소자(10)의 제 1 전류 경로가 이러한 방식으로 구성되기 때문에, p-타입 보 상 도핑 층들(222), 몸체 영역들(31), 몸체 콘택 영역들(36) 및 소스 콘택층(63) 간에 저항 콘택 구조물의 형성이 간단해진다.
소자(10)의 동작은 다음과 같이 진행된다. 소스 단자(63)는 제로 볼트의 전위 VS에서 동작하고, 전도성 게이트 영역들(157)은 소자(10)의 전도 임계치 보다 더 큰 제어 전압 VG= 5.0 volts를 받으며, 드레인 단자(13)는 드레인 전위 VD= 5.0 volts에서 동작한다고 가정한다. VG 및 VS의 값들은 몸체 영역(31)으로 하여금 인접한 전도성 게이트 영역들(157)을 반전시켜서, 소스 영역들(33)을 도핑 영역들(26)에 전기적으로 접속시키는 수직 채널들(45)을 형성하게 한다. 소자 전류 ID는 드레인 단자(13)로부터 흐르고, n-타입 층들(221), 도핑 층(26), 채널들(45), 소스 영역들(33)을 통하여 소스 단자(63)로 전달된다. 따라서, 전류 ID는 낮은 온 저항을 생성하도록 n-타입 층들(221)을 통하여 수직으로 흐르고, 표면-아래 도핑 층들(26)을 통하여 수평으로 흘러서 전류 경로가 주 표면(18)으로부터 분리되게 유지시킨다. 일 실시예에서, ID= 1.0 amperes이다. 소자(10)를 오프 상태로 스위칭하기 위해, 소자의 전도 임계치 미만의 제어 전압 VG가 전도성 게이트 영역들(157)에 인가된다(예, VG < 5.0 volts). 이는 채널들(45)을 제거시켜서 ID가 소자(10)를 통하여 더 이상 흐르지 않는다. 오프 상태에서, n-타입 층들(221) 및 p-타입 층들(222)은 제 1 차단 접합부로부터의 공핍 영역이 확산됨에 따라 서로 보상되어, BVdss를 향상시킨다. 소자(10)의 다른 장점은 p-타입 보상 도핑 층들(222), 몸체 영역(31), 몸체 콘택 영역(36) 및 소스 콘택층(63) 간에 간단한 저항 콘택 구조물이 스위칭 특성들을 향상시킨다는 점이다. 예를 들어, 소자(10)가 온 상태에서 오프 상태로 스위칭될 때, 저항 콘택은 구조물로부터 전자들 및 정공들 둘다를 보다 효율적으로 끌어당긴다.
이제 도 2-14를 참조하면, 바람직한 실시예에 따른 소자(10)를 형성하기 위한 프로세스가 기술된다. 도 2는 초기 제조 단계에서 소자(10)의 확대된 부분 단면도를 도시한다. 반도체 물질(11)의 몸체의 물질 특성들의 일 예는 상기 도 1과 연계하여 제공되었다. 초기 단계에서, 유전체층(40)은 주 표면(18) 위에 놓이게 형성되며, 예를 들어 약 0.2마이크론 두께의 열적 산화물을 포함한다. 그 다음, 유전체층(40)과 상이한 물질을 포함하는 유전체층(44)이 유전체층(40) 위에 놓이게 형성된다. 예로서, 제 1 유전체층(40)이 실리콘 산화물인 경우 유전체층(44)은 실리콘 실리콘 질화물이다. 일 실시예에서, 유전체층(44)은 약 0.2마이크론의 실리콘 질화물이며, 종래의 증착 기술들을 이용하여 형성된다. 그 다음, 유전체층(46)이 유전체층(44) 위에 놓이게 형성되며, 약 0.6마이크론의 증착된 실리콘 이산화물을 포함한다. 이러한 층들은 후속 처리를 위해 하드 마스크 구조물(112)의 일 예를 제공한다.
도 3은 후속 제조 단계에서 소자(10)의 확대된 부분 단면도를 도시한다. 하드 마스크 구조물(112)은 종래의 포토리소그래픽 및 물질 제거 기술들을 이용하여 패턴화되어 개구들(72)을 형성하며, 주 표면(18)의 부분들을 노출시킨다. 예로서, 개구들(72)은 약 3.0마이크론 내지 약 4.0마이크론의 폭(74)을 갖는다. 그 다음, 주 표면(18)으로부터 반도체층(14)으로 연장하는 트렌치들(122)이 개구들(72)을 통하여 형성된다. 일 실시예에서, 반도체층(14)은 약 2.0마이크론 내지 3.0마이크론의 인접 트렌치들(122) 사이의 폭(75)을 갖는다. 본 실시예의 이해를 용이하게 하기 위해, 폭(75)이 폭(74)보다 더 크게 도시되지만 폭(75)이 폭(74)보다 작거나 동일할 수 있음을 이해한다. 일 실시예에서, 트렌치들(122)은 기판(12)의 적어도 일부분 내로 연장한다. 트렌치들(122)의 깊이는 BVdss의 함수인 반도체층(14)의 두께에 의해 결정된다.
일 실시예에서, 불소 또는 염소 기질 화학제에 의한 깊은 반응성 이온 식각(DRIE)이 사용되어 트렌치들(122)을 형성한다. 극저온, 고밀도 플라즈마, 또는 보쉬(Bosch) DRIE 처리를 포함하는 몇가지 기술들이 DRIE 식각 트렌치들(122)에 대해 이용가능하다. 이 실시예에서, 트렌치들(122)은 실질적으로 수직 측벽들을 갖는다. 대안적인 실시예에서, 트렌치들(122)은 트렌치 하측 표면에서의 트렌치의 폭이 폭(74) 미만인 테이퍼형(tapered) 프로파일을 갖는다. 트렌치들(122)이 복수개로서 기재되지만, 트렌치들(122)은 단일의 연속적인 트렌치 또는 연결된 트렌치 매트릭스일 수 있음을 이해한다. 대안적으로, 트렌치들(122)은 폐쇄된 단부들을 갖는 다수의 개별 트렌치들일 수 있고 반도체 물질(11)의 몸체 부분들에 의해 분리될 수 있다. 트렌치들(122)의 깊이는 약 3.0마이크론 내지 약 100마이크론 범위이다.
도 4는 그 이후의 제조 단계에서 소자(10)의 확대된 부분 단면도를 도시한다. 이 시점에서, 반도체 물질(220)의 층들은 전하-보상된 트렌치들(22)을 형성함 에 있어서 제 1 단계로서 트렌치들(122)에서 형성, 성장, 또는 증착된다. 일 실시예에서, 반도체 물질(220)의 층들을 형성하기 위해 단일 결정 반도체 애피택셜 성장 기술들이 사용된다.
제 1 단계에서, 열적 산화물(미도시됨)과 같은 얇은 산화물이 트렌치들(122)의 측벽들 상에 형성되어 물질 제거 단계에 의해 유발되는 임의의 표면 손상을 제거한다. 그 다음, 얇은 산화물은 종래의 등방성 식각 기술들(예, 10:1 습성(wet) 산화물 스트립)을 이용하여 제거된다. 그 다음, 애피택셜 성장 프로세스의 제 1 단계로서, 반도체 물질(11)이 애피택셜 성장 반응기에 배치되어 사전-세정된다. 반도체 물질(220)의 층들을 형성하기 위해 선택된 반도체 물질이 실리콘인 경우, 트리클로로실란(SiHCl3), 디클로로실란(SiH2Cl2), 실란(SiH4) 또는 디실란(Si2H6)과 같은 실리콘 소스 가스들이 이러한 층들을 형성하기 위해 적합하다.
도 4의 트렌치(122)의 일부분(5)의 부분 단면도인 도 5를 참조하여, 바람직한 실시예의 반도체 물질(220)의 층들의 형성이 기술된다. 바람직한 실시예에서, 반도체 물질(220)의 층들을 형성하는 모든 층들은 애피택셜 반응기 내부에서 연속적인 방식으로 성장된다. 추가로, 반도체 물질(220)의 층들을 형성할 때, 감소된 압력의 애피택셜 반응기를 사용하는 것이 바람직하다는 것이 발견되었다. 구체적으로는, 애피택셜 성장 조건들은 트렌치들(122)의 깊이와 대략적으로 동일하거나 더 큰 평균 자유 경로(mean free path)를 제공하도록 설정되는 것이 바람직하다. 또한, 트렌치들(122)의 종횡비는 양호한 품질의 애피택셜 층들을 제공하기 위해 약 1:1 내지 약 30:1 범위인 것이 바람직하다.
추가로, 다결정질 실리콘을 생성하는 유전체층(46) 위에 놓이는 애피택셜 실리콘의 성장을 방지하기 위해 선택적 애피택셜 성장 프로세스가 사용되는 것이 바람직하다. 유전체층들 상에서 실리콘의 성장을 억제하기에 충분한 양만큼 HCl 가스를 애피택셜 성장 챔버에 부가함으로써 선택비(selectivity)가 제어된다. 바람직하게는, 실리콘 소스 가스로서 디클로로실란 또는 실란을 사용할 때, HCl 유속은 0보다 더 크고 약 4보다 더 작은 범위에서 실리콘 소스 가스의 유속의 5배로 설정된다. 대안적인 실시예에서, 블랭킷(blanket) 층들이 성장되고(즉, 층들은 트렌치들(122)과 더불어 주 표면(18) 위에 놓이게 성장됨), 평탄화 기술들이 사용되어 주 표면(18) 위에 놓이는 블랭킷 층들의 부분들을 제거한다.
도시된 실시예에서, 진성 층(21)이 트렌치들(122)의 표면들을 따라 먼저 형성되고, 약 0.05 내지 약 0.1마이크론의 두께를 갖는다. 진성 층(21)은 도핑되지 않는 것이 바람직하고, 다른 기능들 중에서, 트렌치들(122)의 하측 표면들 및 측벽 상에 임의의 불규칙성을 평활하게 하도록 기능한다. 그 다음, N-타입 층(23)은 적절한 인, 비소 또는 안티몬 도펀트 소스를 이용하여 층(21) 위에 놓이게 형성된다. 일 실시예에서, n-타입 층(23)은 저도핑되고, 약 1.0×1015 내지 약 1.0×1017 atoms/cm3 크기의 도펀트 농도를 갖는다. N-타입 층(23)은 전형적으로 약 1.0 마이크론 미만의 두께를 가지며, 하나의 바람직한 범위로서 약 0.1 마이크론 내지 약 0.4 마이크론의 두께를 갖는다.
그 다음, 진성 층(24)이 n-타입 층(23) 위에 놓이게 형성되고, 약 0.1 내지 약 0.4 마이크론의 두께를 갖는다. 바람직하게는, 진성 층(24)은 도핑되지 않는다. 그 다음, p-타입 층(25)은 적절한 도펀트 소스인 붕소를 이용하여 제 2 진성 층(24) 위에 놓이게 형성된다. 예로서, p-타입 층(25)은 약 1.0×1015 내지 약 1.0×1017 atoms/cm3 크기의 도펀트 농도를 갖는다. p-타입 층(25)은 전형적으로 약 1.0 마이크론 미만의 두께를 갖고, 하나의 바람직한 범위로서 약 0.1 마이크론 내지 약 0.3 마이크론의 두께를 갖는다. 진성 층(24)의 한가지 목적은 보다 높은 전도 효율을 제공하는 낮은 드레인 전압에서 층들(23, 25)의 상호 공핍(mutual depletion)을 감소시킴으로써 전도를 향상시키는 것이다.
그 다음, 진성 층(27)이 p-타입 층(25) 위에 놓이게 형성되고, 약 0.1 내지 약 1.0 마이크론의 두께를 갖는다. 후속적인 열 처리들 동안, n-타입 층(23)의 n-타입 도펀트는 진성 층들(21, 24)로 확산되어 도 1 및 도 4에 도시된 것처럼 n-타입 층(221)을 형성하고, p-타입 층(25)은 진성 층들(24, 27)로 확산되어 도 1 및 도 4에 도시된 것처럼 p-타입 층(222)을 형성한다. 도 5에 도시된 다수의 층들은 이해의 용이함을 위해 다른 도면들에는 도시되지 않는다. n-타입 층들(221) 및 p-타입 층들(222)의 두께들 및 도펀트 농도들은 소자(10)가 동작 중일 때 적절하게 균형을 이룬 전하를 제공하도록 구성된다. 바람직한 실시예에서, 트렌치들(122)의 중심 또는 중심부는 개방된 상태로 남겨진다(즉, 그 부분은 고체 물질로 완전하게 충전되지 않음). 부가적으로, 바람직한 실시예에서, 반도체 물질(220)의 층들의 형성 이후, HCl, 소스, 및 도펀트 가스들의 애피택셜 반응기는 퍼지(purge)되고, 소자(100)가 상승된 온도에서 수소에 노출된다. 이는 반도체 물질들(220)의 층들의 외측 표면들의 지형을 평활하게 하고, 다른 것들 중에서, 플러그들(91)의 형성을 포함하는 후속 처리를 향상시킨다.
도 6은 또 다른 추가적인 제조 단계에서 소자(10)의 확대된 부분 단면도를 도시한다. 제 1 유전체층은 트렌치들(122)내의 반도체 물질(220)의 층들 및 주 표면(18) 위에 놓이게 형성된다. 예로서, 이러한 제 1 유전체층은 산화물을 포함한다. 일 실시예에서, 0.02 마이크론의 건성(dry) 산화물이 형성된 다음, 약 0.2 마이크론의 증착 산화물이 형성된다. 그 다음, 제 2 유전체층이 제 1 유전체층 위에 놓이게 형성된다. 일 실시예에서, 제 2 유전체층은 약 0.1마이크론의 실리콘 질화물을 포함한다. 종래의 증착 기술들은 제 1 및 제 2 유전체층을 형성하기 위해 사용된다. 그 다음, 종래의 건식 식각 기술들을 사용하여, 유전체 스페이서들, 스페이서층들, 또는 도 6에 도시된 바와 같은 트렌치들(122) 내부의 각 물질의 유전체층들(28, 62)을 남겨두면서 제 1 및 제 2 유전체층을 에치백(etch back)한다. 기술된 예에서, 층(28)은 약 0.02마이크론의 건성 산화물 및 약 0.2마이크론의 증착 산화물을 포함하고, 층(62)은 약 0.1마이크론의 실리콘 질화물을 포함한다.
그 다음, 추가적인 처리 이후 소자(10)의 확대된 부분 단면도인 도 7에 도시된 바와 같이, 유전체층(28)에 부가적인 선택적 식각 단계를 수행하여, 유전체 물질의 상측 부분을 제거함으로써, 유전체층(28)이 유전체층(62)의 상측 표면들로부터 함몰된다(recessed). 예로서, 유전체층(28)이 산화물을 포함하는 경우, 유전체 층(62) 아래로 약 1.2마이크론 만큼 유전체층(28)을 함몰시키기 위해 희석된 HF 습식 식각(예, 약 8-11분 동안 10:1)이 사용된다. 이러한 단계들 동안, 유전체층(46)이 제거될 수도 있다. 그 다음, 유전체층들(62, 44)은 도 8에 도시된 바와 같은 종래의 물질 제거 기술들을 이용하여 제거된다.
도 9는 부가적인 처리 이후 소자(10)의 확대된 부분 단면도를 도시한다. 바람직한 실시예에 따라, 애피택셜 플러그, 단일 결정질 플러그, 반도체 물질의 플러그, 또는 반도체 플러그 영역(91)은 반도체 물질(220)의 층들의 노출 부분들을 따라 유전체층들(28) 상부의 트렌치들(122)의 나머지 개구들 내에 형성된다. 이러한 실시예에 따라, 플러그들(91)은 반도체층(14)과 반대 전도성 타입을 갖는 애피택셜 반도체 물질을 포함한다. 도시된 실시예에서, 플러그들(91)은 p-타입이다. 일 실시예에서, 플러그들(91)은 약 1.0×1017 atoms/cm3 내지 약 1.0×1019 atoms/cm3의 도펀트 농도를 갖는다. 대안적인 실시예에서, 플러그들(91)은 도핑되지 않는다. 바람직하게는, 감소된 압력 및 선택적 애피택셜 성장 기술들이 플러그들(91)을 형성하기 위해 사용된다.
플러그들(91)을 형성하기 위한 일 실시예에서, 디클로로실란 소스 가스가 수소 및 HCl과 함께 사용되어, 트렌치들(122)의 상측 부분들에만 선택적인 성장을 형성한다. 대안적인 실시예들에서, 실란, 디실란, 또는 트리클로로실란 소스 가스들이 사용된다. 선택된 성장 온도에 따라, 반응기 압력은 약 10 Torr 내지 대기압 범위내로 설정된다. 일 실시예에서, 단일 웨이퍼 반응기는 약 20 Torr의 반응기 압력에서 사용된다. 디클로로실란에 대한 적절한 성장 온도들은 약 950℃ 내지 약 1050℃ 범위이다. 실란 또는 디실란에 대한 적절한 성장 온도들은 약 575℃ 내지 약 700℃ 범위이다. 트리클로로실란에 대한 적절한 성장 온도들은 약 1050℃ 내지 약 1175℃ 범위이다. 소자(10)의 다양한 애피택셜 층들 또는 도핑 영역들 내에서 도펀트들의 원치 않는 상호혼합을 방지하기 위해 보다 높은 성장 온도들이 요구된다는 점을 주의한다. 일 실시예에서, 플러그들(91)은 약 0.10마이크론 내지 약 0.60마이크론 범위의 두께들을 갖는다. 예로서, 두께는 플러그들(91)의 목표된 구조물에 따라 조절된다(예, 거의 폐쇄물(closure), 완전한 폐쇄물, 또는 과성장물(overgrowth)).
일 실시예에서, 선택적 애피택셜 성장 및 디클로로실란이 사용될 때 분당 약 0.30마이크론의 성장율이 사용된다. 비-선택적 기술 및 디클로로실란이 사용될 때, 분당 약 1.0마이크론 내지 분당 약 2.0마이크론 범위의 성장율이 사용된다. 가스 유속들은 반응기 구성에 의존하며, 요구되는 구조 및 성장 조건들에 의해 설정된다. 일 실시예에서, 이하의 가스 유속 범위들이 선택적 성장 프로세스에 사용되어 디클로로실란을 이용하여 폐쇄된 구성의 플러그들(91)을 형성하였다: 30-40 slm(standard liters per minute)의 수소, 0.70-0.80 slm HCl, 및 0.20-0.25 slm 디클로로실란.
바람직한 실시예에 따라, 플러그들(91)은 트렌치들(122)내의 보이드들(29)을 밀봉하도록 구성되며, 유전체/폴리실리콘 또는 폴리실리콘 충전 기술들을 사용하는 구조물들에 비해 최소 결함들 및 무시가능한 스트레스로 밀봉하도록 추가로 구성된 다. 결함들 및 스트레스를 억제함으로써, 소자(10)의 신뢰성 및 품질이 개선된다. 일 실시예에서, 밀봉된 코어들(29)은 애피택설 성장 프로세스로부터 밀봉된 코어들(29)에 존재하는 몇몇 수소와 함께 약 20 Torr의 진공상태 하에 있다.
플러그들(91)이 형성된 이후, 다결정질 반도체층(92)이 주 표면(18) 위에 놓이게 형성된다. 예로서, 층(92)은 약 0.6마이크론 내지 약 0.9마이크론 두께의 폴리실리콘 층을 포함하고, 종래의 증착 기술들을 이용하여 형성된다. 그 다음, 1.0 내지 2.0마이크론 크기의 평탄화된 포토레지스트 층(93)이 다결정질 반도체층(92) 위에 놓이게 형성된다.
도 10은 평탄화 또는 벌크 제거 프로세스가 층(93), 층(92), 플러그들(91)의 노출된 또는 상측 부분들을 제거하기 위해 사용된 이후, 소자(10)의 확대된 부분 단면도이다. 예로서, 종래의 에치백(etch back) 기술들은 이러한 제거 단계를 위해 사용된다. 대안적으로, 화학 기계 평탄화 기술들이 사용된다. 그 다음, 예를 들어 습식 화학 식각을 이용하여 층(40)이 제거된다. 그 다음, 유전체층(94)이 주 표면(18) 위에 놓이게 형성되고, 예를 들어 약 0.05마이크론 내지 약 0.09마이크론의 두께를 갖는 주입 산화물을 포함한다. 그 다음, 도핑 층들(26)을 형성하도록 준비하기 위해 패턴화된 포토레지스트 층(96)이 주 표면(18) 위에 놓이게 형성된다.
바람직한 실시예에 따라, 도핑 층들(26)에 대한 도펀트는 마스크로서 패턴화된 포토레지스트 층(96)을 이용하여 주 표면(18) 아래의 반도체층(14)내로 도입 또는 제공된다. 일 실시예에서, 도핑 층들(26)에 대해 도펀트를 주입하기 위해 높은 에너지 이온 주입이 사용된다. 예로서, MeV 범위의 인 주입이 사용되며, 약 1.0×1012 atoms/cm2의 주입량이면 충분하다. 이러한 실시예에서, 층(26)의 도펀트 농도는 채널들(45)(도 1에 도시됨) 및 n-타입 층들(221) 사이에 감소된 저항을 갖는 경로를 제공하기 위해 반도체층(14)의 도펀트 농도보다 더 크다. 바람직한 실시예에서, 높은 에너지 주입은 도 10에 도시된 것처럼 도핑 층(26)을 주 표면(18) 아래에 배치시켜서 도핑 층(26)이 표면-아래이 된다. 그 다음, 패턴화된 포토레지스트 층(96)이 제거된다. 그 다음, 주입된 도펀트는 n-타입 도펀트를 선택된 깊이만큼 반도체층(14)으로 확산시키기 위해 열 처리된다. 예로서, 도핑 층(26)은 약 2.0마이크론 내지 약 3.0마이크론의 깊이로 연장된다. 바람직한 실시예에 따라, 최종 구조물에서, 도핑 층(26)은 몸체 영역(31)보다 더 큰 깊이를 갖는다. 대안적인 실시예에서, 몸체 영역들(31)에 대한 도펀트가 이하에 기술되는 것처럼 도입된 이후, 조합된 열 처리 단계가 사용된다. 대안적인 실시예에서, 도핑 층들(26)은 트렌치들(122)의 형성 이전에 형성된다. 예로서, 도핑 층들(26)은 도 2에 도시된 하드 마스크(112)의 형성 이전에 형성된다.
도 11은 이후의 제조 단계에서 소자(10)의 확대된 부분 단면도를 도시한다. 몸체 영역들(31)에 대한 p-타입 도펀트는 주 표면(18)에서 도입 또는 제공된다. 바람직한 실시예에 따라, 몸체 영역들(31)은 전하-보상된 트렌치들(22)의 전부 또는 일부분들 위에 놓이도록 측면으로 연장한다. 즉, 몸체 영역들(31)은 적어도 p-타입 층들(222)을 오버랩한다. 예로서, 약 160KeV의 주입 에너지 및 약 1.0×1013 atoms/cm2의 붕소 주입량을 이용하여 이온 주입이 사용된다. 대안적인 실시예에서, 일련의 붕소 주입들을 이용하여 몸체 영역(31)을 형성하고, 보다 낮은 양(dose)/보다 높은 에너지 주입이 먼저 발생한 다음, 점진적으로 양이 증가하고 그 이후에 발생하는 에너지 주입이 점진적으로 감소한다. 추가적인 실시예에서, 이러한 순서는 반대가 된다. 주입된 p-타입 도펀트는 열 처리되어 영역들(31)을 형성하도록 도펀트를 확산 및/또는 활성화시킨다. 예로서, 몸체 영역들(31)은 약 1.0 내지 약 2.0 마이크론의 깊이를 갖는다.
도 12는 제어 또는 게이트 트렌치(158)의 형성시에 예비 단계들을 완료한 이후 소자(10)의 확대된 부분 단면도이다. 초기 단계에서, 유전체층(98)이 유전체층(94) 위에 놓이게 형성된다. 예로서, 유전체층(98)은 약 0.1마이크론 내지 약 0.2마이크론 두께의 실리콘 질화물층을 포함하며 종래의 기술들을 이용하여 형성된다. 그 다음, 포토레지스트 층(미도시됨)이 유전체층(98) 위에 놓이게 증착되고, 제어 트렌치(158)에 대해 개구가 형성된다. 그 다음, 층들(98, 94)의 부분들이 제거되어 주 표면(18)의 일부분을 노출시킨다. 그 다음, 프토레지스트 층이 제거된다. 그 다음, 제어 트렌치(158)는 인접한 전하-보상된 트렌치들(22) 사이에서 대략적으로 중앙에 위치된 주 표면(18)으로부터 연장되도록 형성된다. 예로서, 종래의 이방성 건식 식각이 제어 트렌치(158)를 형성하기 위해 사용된다. 예로서, 제어 트렌치(158)는 약 0.4마이크론 내지 약 0.7마이크론의 폭을 갖고, 몸체 영역들(31)의 깊이보다 더 큰 깊이를 갖는다. 바람직한 실시예에서, 제어 트렌치(158)는 도 핑 영역들(26)보다 더 큰 깊이를 갖는다. 일 실시예에서, 제어 트렌치(158)는 약 2.2마이크론 내지 약 3.2마이크론의 깊이를 갖는다.
도 13은 추가적인 처리 이후 소자(10)의 확대된 부분 단면도이다. 일 실시예에서, 얇은 열적 산화물이 제어 트렌치(158)의 노출 표면들 위에 놓이게 성장된다. 그 다음, 이러한 산화물은 제거된다. 또한, 유전체층(98)이 제거된다. 그 다음, 게이트 유전체층(43)이 제어 트렌치(158)의 표면들 위에 놓이게 형성된다. 일 실시예에서, 게이트 유전체층(43)은 실리콘 산화물을 포함하고, 약 0.05마이크론 내지 약 0.1마이크론의 두께를 갖는다. 다른 실시예에서, 게이트 유전체층(43)은 제어 트렌치(158)의 하측 측벽 부분들 및 바닥 부분을 따라 보다 두껍다. 그 다음, 도핑된 또는 도핑되지 않은 폴리실리콘 층과 같은 전도성 층이 게이트 유전체층(43) 위에 놓이게 증착되고 부분적으로 제거되어 게이트 전도성 영역(57)을 형성한다. 예를 들어, 게이트 전도성 영역들(57)은 약 0.2마이크론의 도핑된 또는 도핑되지 않은 폴리실리콘을 포함한다. 게이트 전도성 영역이 초기에 도핑되지 않은 경우, 이러한 영역은 소스 영역들(33)의 형성 동안 후속적으로 도핑된다. 일 실시예에서, 게이트 전도성 영역(57)은 주 표면(18) 아래에서 함몰된다. 제어 트렌치(158), 게이트 유전체층(43) 및 게이트 전도성 영역(57)은 함께 제어 구조물(157)을 형성한다. 대안적인 실시예에서, 제어 구조물(157)은 전하-보상된 트렌치들(22)의 형성 이전에 형성된다. 이러한 대안적인 방법은 층들(221, 222)의 도펀트 프로파일의 열소모 비용(thermal budget) 감화가 관심사일 경우 사용된다. 도핑 영역들(26)의 구성은 프로세스 시퀀스를 지원하기에 충분하게 편의적으로 변 동가능(flexible)하다.
그 다음, 포토레지스트 층(미도시됨)이 증착 및 패턴화되어 제어 구조물(157)에 인접한 소스 영역들(33)의 형성을 위해 개구들을 제공한다. 그 다음, 예를 들어 인 또는 비소 이온 주입 및 어닐링 단계를 이용하여 소스 영역들(33)이 형성된다. 예로서, 1.0×1015 atoms/cm2 내지 약 5.0×1015 atmos/cm2의 충분한 양의 비소 주입이 이용된다. 이러한 도펀트는 예를 들어 1030℃에서 45초의 급속 어닐링을 이용하여 활성화된다. 이러한 실시예에서, 소스 영역들(33)은 제어 구조물(157)의 두 측면들 상에 형성된다.
그 다음, 인터레이어 유전체 영역(48)이 주 표면(18) 위에 놓이게 형성된다. 예로서, 인터레이어 유전체(48)는 증착 산화물을 포함하고, 약 1.0마이크론 크기의 두께를 갖는다. 그 다음, 종래의 콘택 포토레지스트 및 식각 프로세스를 사용하여 도 14에 도시된 것처럼 주 표면(18)의 부분들 위에 놓이고 주 표면(18)의 부분들을 노출시키는 콘택 개구들(116)을 형성한다. 그 다음, 바람직한 실시예에서, 이방성 식각을 이용하여 소스 영역들(33)에 인접하고 몸체 영역들(31) 및 보상 트렌치들(22) 상부에 있는 반도체층(14)의 일부분을 제거한다. 예로서, 반도체층(14)으로부터 충분한 물질이 제거되어 대략적으로 소스 영역들(33)의 깊이로 또는 더 깊게 연장한다. 그 다음, 몸체 콘택 영역들(36)을 형성하기 위해 몸체 영역들(31) 및 보상 트렌치들(22) 상부의 주 표면(18)의 부분들에 부가적인 도펀트가 부가된다. 예로서, 1.0×1015 atoms/cm2 내지 약 5.0×1015 atoms/cm2 크기의 충분한 도펀 트 주입량으로 붕소 이온 주입이 사용된다. 그 다음, 급속 어닐링 프로세스를 이용하여, 주입된 도펀트가 활성화된다. 그 다음, 인터레이어 유전체층(48)의 부분들이 측면들을 따라 제거되어, 소스 영역들(33)의 상측 표면 부분들을 노출시킨다(도 1에 도시됨). 그 다음, 소스 콘택층(63)은 주 표면(18) 위에 놓이게 형성되고, 도 1에 도시된 것처럼 소스 영역들(33) 및 몸체 영역들(36) 둘다에 대한 콘택을 형성한다. 일 실시예에서, 소스 콘택층(63)은 티타늄/티타늄 질화물 배리어층, 및 상기 배리어층 위에 놓이게 형성되는 알루미늄 실리콘 합금 등을 포함한다. 드레인 콘택층(13)은 도 1에 도시된 바와 같은 반도체 물질(11)의 대향 표면 위에 놓이게 형성되며, 예를 들어 티타늄-니켈-은, 크롬-니켈-금 등과 같은 땜납가능한 금속 구조물을 포함한다.
요약하면, 전하-보상된 트렌치 영역들, 트렌치 제어 구조물, 및 트렌치 제어 구조물을 전하 보상 트렌치 영역들에 전기적으로 결합시키는 표면-아래 도핑 층을 구비한 새로운 스위칭 소자 구조물 및 그 제조 방법이 기술되었다. 표면-아래 도핑 영역은 다른 것들 중에서, 스트레스 및 결함 영역들로부터 전도 경로를 분리시키는 표면-아래 제 1 전도 경로를 제공한다. 이는 소자 성능을 개선한다. 부가적으로, 이러한 설계는 전하-보상된 트렌치 영역들과 접촉하는 저항 콘택 구조물의 형성을 간소화시킨다.
본 발명은 그 특정 실시예들을 참조로 기술되고 도시되었지만, 본 발명은 이러한 예시적인 실시예들로 제한되는 것으로 의도되지 않는다. 통상의 당업자는 본 발명의 사상을 벗어남이 없이 변형들 및 변화들이 이루어질 수 있음을 인식할 것이 다. 따라서, 본 발명은 첨부된 청구 범위의 범주 내에 속하는 모든 그러한 변화들 및 변형들을 포함하는 것으로 의도된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 확대된 부분 단면도를 도시한다.
도 2-14는 다양한 제조 단계들에서 도 1의 반도체 소자의 확대된 부분 단면도를 도시한다.

Claims (5)

  1. 반도체 소자로서,
    주 표면을 가지고 수직 전하 보상 구조물과 함께 형성되는 반도체 물질의 몸체로서, 상기 수직 전하 보상 구조물은 제 1 전도성 타입 반도체 물질의 적어도 하나의 전도층, 및 제 2 전도성 타입 반도체 물질의 적어도 하나의 보상층을 포함하고, 상기 제 2 전도성 타입은 상기 제 1 전도성 타입과 반대인, 상기 반도체 물질의 몸체;
    상기 수직 전하 보상 구조물에 인접한 상기 반도체 물질의 몸체에 형성되는 상기 제 2 전도성 타입의 몸체 영역;
    상기 몸체 영역에 인접하게 형성되는 상기 제 1 전도성 타입의 소스 영역;
    상기 소스 영역 및 상기 몸체 영역에 인접하게 형성되는 트렌치 제어 구조물로서, 상기 소스 영역은 상기 트렌치 제어 구조물과 상기 수직 전하 보상 구조물 사이에 삽입되고, 상기 트렌치 제어 구조물은 상기 몸체 영역 내에 채널 영역을 형성하도록 구성되는, 상기 트렌치 제어 구조물; 및
    상기 주 표면으로부터 이격되어 형성되고 상기 몸체 영역 아래에 놓이고 상기 채널 영역의 드레인 단부로부터 적어도 하나의 전도층으로 연장하는 상기 제 1 전도성 타입의 도핑 영역을 포함하는, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 몸체 영역에 형성되는 상기 제 2 전도성 타입의 몸체 콘택 영역을 더 포함하고, 상기 몸체 콘택 영역은 적어도 하나의 보상층 위에 놓이고 적어도 하나의 보상층에 저항 콘택(ohmic contact)을 형성하는, 반도체 소자.
  3. 반도체 소자로서,
    주 표면을 갖는 반도체 영역;
    상기 주 표면으로부터 연장하는 상기 반도체 영역에 형성되는 수직 전하 보상 구조물로서, 상기 수직 전하 보상 구조물은 상기 반도체 영역에 인접한 제 1 전도성 타입의 제 1 반도체층, 및 상기 제 1 반도체층에 인접하는, 상기 제 1 전도성 타입과 반대의 제 2 전도성 타입의 제 2 반도체층을 포함하며, 상기 제 1 반도체층은 전도층이고 상기 제 2 반도체층은 보상층인, 상기 수직 전하 보상 구조물;
    상기 수직 전하 보상 구조물로부터 측면으로 이격된 상기 반도체 영역에 형성되는 트렌치 제어 구조물;
    상기 트렌치 제어 구조물과 상기 수직 전하 보상 구조물 사이에서 인접하는 몸체 영역으로서, 상기 제 2 전도성 타입을 가지고, 상기 트렌치 제어 구조물은 상기 몸체 영역에 채널 영역을 형성하도록 구성된, 상기 몸체 영역;
    상기 몸체 영역의 일부분 위에 놓이고 상기 트렌치 제어 구조물에 인접하는 상기 제 1 전도성 타입의 소스 영역;
    상기 주 표면으로부터 이격되고 상기 몸체 영역 아래에 놓이고, 상기 채널 영역의 드레인 단부로부터 상기 전도층으로 연장하는 상기 제 1 전도성 타입의 도핑 영역; 및
    상기 주 표면 위에 놓이고, 상기 소스 영역, 상기 몸체 영역 및 상기 보상층에 전기적으로 결합되는 전도층을 포함하는, 반도체 소자.
  4. 제 3 항에 있어서,
    상기 반도체 영역은 상기 제 1 전도성 타입의 반도체 기판, 및 상기 반도체 기판 위에 놓이는 상기 제 2 전도성 타입의 반도체층을 포함하고, 상기 몸체 영역은 상기 반도체 층에서 형성되는, 반도체 소자.
  5. 반도체 소자 형성 방법으로서,
    주 표면을 갖는 반도체 물질의 몸체를 제공하는 단계;
    상기 주 표면으로부터 연장하는 상기 반도체 물질의 몸체에 수직 전하 보상 구조물을 형성하는 단계로서, 상기 수직 전하 보상 구조물은 제 1 전도성 타입의 적어도 하나의 전도층, 및 상기 제 1 전도성 타입과 반대의 제 2 전도성 타입의 적어도 하나의 보상층을 포함하는, 상기 수직 전하 보상 구조물 형성 단계;
    상기 반도체 물질의 몸체에 트렌치 제어 구조물을 형성하는 단계;
    상기 반도체 물질의 몸체에 상기 제 1 전도성 타입의 도핑 영역을 형성하는 단계;
    상기 도핑 영역 상부의 상기 반도체 물질의 몸체에 상기 제 2 전도성 타입의 몸체 영역을 형성하는 단계로서, 상기 몸체 영역은 상기 도핑 영역 위에 놓이는, 상기 제 2 전도성 타입의 몸체 영역을 형성하는 단계; 및
    상기 몸체 영역에 인접하게 형성되는 상기 제 1 전도성 타입의 소스 영역을 형성하는 단계로서, 상기 소스 영역은 상기 트렌치 제어 구조물과 상기 수직 전하 보상 구조물 사이에 삽입되고, 상기 트렌치 제어 구조물은 상기 몸체 영역 내에 채널 영역을 형성하도록 구성되며, 상기 도핑 영역은 상기 주 표면으로부터 이격되어 형성되고 상기 몸체 영역 아래에 놓이고 상기 채널 영역의 드레인 단부로부터 적어도 하나의 전도층으로 연장하는, 상기 제 1 전도성 타입의 소스 영역 형성 단계를 포함하는, 반도체 소자 형성 방법.
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