KR101611811B1 - 연성 기판들 상에 전자 디바이스들을 제조하기 위한 버퍼 층의 어닐링 - Google Patents
연성 기판들 상에 전자 디바이스들을 제조하기 위한 버퍼 층의 어닐링 Download PDFInfo
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Abstract
가요성(flexible) 기판 위에 박막 적층된(thin-film layered) 전자 디바이스를 형성하는 방법은 상기 가요성 기판 위에 버퍼 층을 피착하는 단계, 상기 버퍼 층의 가소성 변형(plastic deformation)이 발생하는 온도로 상기 기판 및 버퍼 층 스택을 가열하는 단계, 스택을 냉각하는 단계, 그 후 버퍼 층의 부가적인 가소성 변형 없이 가소성으로 변형된 버퍼 층 위에 박막 전자 디바이스를 형성하는 단계를 포함한다. 버퍼 층의 가소성 변형을 초래하는 가열 및 냉각은 어닐링(annealing)이라 칭해진다. 박막 전자 디바이스는 모든 단계들이 버퍼 층의 부가적인 가소성 변형이 발생하는 온도 이하의 온도에서 수행되는 공정에 의해 형성된다. 공정 상의 스트레인(strain) 및 런아웃(runout)이 감소되어, 가요성 기판들 상의 디바이스 수율(yield)을 개선시킨다. 선택적인 금속 베이스 층이 어닐링 이전에 버퍼 층 위에 형성될 수 있다.
가요성 기판, 박막 적층된 전자 디바이스, 버퍼 층, 가소성 변형, 금속 베이스 층, 어닐링
Description
본원에 설명된 실시예들은 박막(thin-film) 디바이스 제조에 관한 것이며, 더 구체적으로는 가요성(flexible) 기판들 상에 박막 디바이스들을 제조하는 방법 및 결과적인 구조에 관한 것이다.
현대의 반도체 제조 기술들은 통상적으로 하나의 층을 피착(deposition) 및 패터닝(patterning)하고 나서, 다음 층을 그 위에 피착 및 패터닝하는 적층(layer-by-layer) 기반으로 동작한다. 층들은 집적 회로, 센서(sensor) 또는 디스플레이 디바이스(display device), 발광체(light emitter)(발광 다이오드(light emitting diode) - LED, 고체 상태 레이저 등) 등과 같은 동작적인 전자 구조를 제조하기 위하여 피착, 패터닝, 에칭 등이 수행될 수 있다. 다수의 얇은 층들의 조성으로 인하여, 적어도 하나의 피착된 층을 포함하는 이러한 유형의 디바이스들은 종종 박막 구조들이라 칭해지며, 이들을 제조하는 관련된 공정(process)들은 종종 박막 공정들이라 칭해진다.
박막 구조의 통상적인 층은 소위 실온을 초과하는 온도로 피착 및/또는 가공된다. 형성/가공 다음에 이 층을 냉각할 시에, 고유 응력(intrinsic stress)들이 종종 상기 층에서 나타난다. 유리와 같은 경성의(rigid) 기판 상에 박막 디바이스들을 형성하는 것이 통상적인 하나의 이유는 고유 응력에 대항하기 위하여 경성 기판이 제공하는 치수 안정성(dimensional stability) 때문이다. 경성 기판은 피착된 막이 경화되는 것을 방지하고 아마도 자신의 고유 응력으로 인하여 균열되는 것을 방지한다.
그러나, 당업계에서 최근에 플라스틱과 같은 가요성 기판들 상에 형성된 디바이스들에 대한 바램이 있어왔다. 이와 같은 디바이스들의 애플리케이션(application)들은 공형 센서(conformal sensor)들, 가요성(종이와 같은) 디스플레이들, 휴대용 전자 디바이스들 등을 포함한다. 경성 기판에 비하여 가요성 기판의 장점들은 통상적으로 더 가벼운 중량, 증가된 내구성, 및 물론 가요성이다. 그러나, 가요성 기판들 상에 박막 디바이스들을 제조 및 가공하는 것은 박막 층들에서 나타나는 고유 응력들을 신중하게 주의하는 것을 필요로 한다. 경성 기판들과 비교해서, 가요성 기판들은 통상적으로 응력 층들이 형성될 수 있는 플랫폼(platform)으로서 더 적은 정도의 치수 안정성을 제공한다. 예를 들어, 가요성 기판 상에 형성된 박막들의 고유 응력은 바람직하지 않은 기판의 경화 및/또는 박막 층(들)의 균열 또는 박리(delamination)를 초래할 수 있다.
박막 디바이스 제조에서 가요성 기판들에 종종 사용되는 플라스틱과 같은 특정 구조들에 대하여(예를 들어, Dupont Teijin(www.dupontteijinfilms.com)으로부 터 입수 가능한 폴리에틸렌 나프탈레이트 막인 Teonex Q65A), 가열은 구조에서 내부 응력들을 완화시킨다. 이것은 구조가 치수를 변화시키도록 하는데, 예를 들어, 길이 및/또는 폭에서 팽창된다. 이 가열-유도 이동은 열팽창이라 칭해지며, 열팽창 계수는 온도의 변화에 의해 나누어진 팽창의 정도로서 정의된다. 상기 구조가 냉각될 때, 상기 구조에서 응력이 상승하여, 예를 들어, 상기 구조의 물리적 치수들에서 축소를 초래한다. 가열/냉각 사이클이 순간적인 가역적 치수 변화를 발생시키는, 즉, 냉각 시에 구조가 자신의 원래 치수로 복귀되는 그러한 온도 범위들에서, 치수의 변화는 탄성적 변형(elastic deformation)이라 칭해진다. 구조를 형성하는 재료에 따르는 임계 온도가 초과되는 경우에, 냉각된 구조는 자신의 원래 치수들로 복귀되는 것이 아니라, 오히려 종종 증가된 최종적인 치수들을 갖는다. 이 불가역적 변형은 가소성 변형(plastic deformation)이라 칭해진다. 많은 가요성 기판/박막 가공 시스템들에 대하여, 가공 온도들은 탄성적 변형 온도 한도를 초과하여, 가공된 구조가 냉각될 때 가소성으로 변형된 기판을 만든다. 이것은 층들이 형성되는 기판이 가공의 시작으로부터 가공의 종료까지 치수들을 변화시기 때문에 다양한 층들의 정렬을 매우 어렵게 한다.
더 구체적으로, 층들 및 기판은 통상적으로 상이한 열팽창 계수들을 나타낸다. 따라서, 가열될 때, 층들 및 기판은 상이한 정도들로 팽창되거나, 또는 달리 말하면, 층들 및 기판이 냉각될 때, 상기 층들 및 기판은 자신들의 상이한 열팽창 계수들을 기반으로 하여 상이한 정도들만큼 크기를 변화시킨다. 냉각 시의 변화 정도의 이러한 상대적인 차이는 종종 제조 공정의 완료 시에 층-대-층(layer-to- layer) 오정렬을 초래하여, 복수-레벨 포토리소그래피(multi-level photolithography)를 어렵거나 불가능하게 한다. 기판 및 피착된 층들 사이의 상이한 열팽창/수축 정도들을 보상하기 위하여 공정 상 내로 방법들을 디자인하는 것은 크게 어려운 문제라고 판명되었다.
디바이스 제조 동안 층-대-층 변형을 최소화하는 가장 직접적인 방법이 각각의 피착된 층에서 고유의 또는 빌트-인(built-in) 응력을 조정하는 것에 의한 것이라는 점이 박막 열-기계적 분석을 통해 제시되었다. 이 기술은 막 피착 매개변수들을 정확히 제어하고 치수 안정성을 위해 빌트-인 응력을 조정하는 것을 필요로 하는데, 결과적으로, 이는 박막 트랜지스터(thin-film transistor:TFT)들과 같은 디바이스들의 제조에 대한 디자인 매개변수 범위를 좁힐 수 있다. 예를 들어, 압축성 막을 오프셋하는 보상층들과 신장성 상층을 교호하고 그 반대도 성립하는 것은 디바이스 이종구조(heterostructure)에서 전체적인 응력 감소의 결과를 가져온다. 예를 들어, 더 낮은 온도들에서 제조함으로써 최초 응력-유도된 곡률을 낮추면, 패터닝하기 어려운 스트레인드(strained) 복수-층들의 후속 피착에 대한 필요성이 감소된다. 그러나, 더 낮은 온도들은 디바이스 제조에서 사용될 수 있는 공정 상 및 재료들의 유형들을 제한한다. 등급화된 버퍼 층들이 또한 기판 및 박막 사이의 열-계수 오정합(mismatch)에 의해 유도되는 빌트-인 응력을 경감시키기 위해 사용되었다. 이 기술은 단결정 재료 시스템들이 복수-층 이종구조들의 스트레인 완화(strain relaxation)를 제어하는데 유용하다. 그러나, 기본적인 비결정질(amorphous) 재료들 상에 이 기술을 통합하면 디바이스 제조의 비용 및 복잡성이 증가한다.
그러므로, 박막 디바이스 제조 공정들 동안 열적으로 유도된 팽창 및 수축에 대한 개선된 보상을 제공하는 방법 및 구조가 당업계에서 필요하다. 더 구체적으로, 가요성 기판 및 형성 공정 상 동안 상기 기판 위에 형성되는 통상적인 박막 층들의 물리적 치수들의 상대적인 변화를 최소화하여, 제조 동안 및 제조 공정의 완료 시에, 박막 디바이스의 다양한 층들이 기판의 부적절한 경화, 피착된 막들의 균열 등이 없이, 동작 가능한 디바이스에 요구된대로 정렬되도록 하는 방법 및 구조가 당업계에서 필요하다.
따라서, 기판 및 가요성 기판 상에 형성된 박막 디바이스의 다양한 층들의 열팽창 계수들 사이의 오정합에 대한 보상을 제공하는 방법 및 구조가 개시되어 있다. 상기 방법 및 구조는 가요성 기판 및 형성 공정 상 동안 상기 기판 위에 형성된 통상적인 박막 층들의 물리적 치수들의 상대적인 변화들을 최소화하여, 제조 동안 및 제조 공정의 완료 시에, 박막 디바이스의 다양한 층들이 기판의 부적절한 경화, 피착된 막들의 균열 등이 없이, 동작 가능한 디바이스에 요구된대로 정렬되도록 한다. 본 개시의 하나의 요소는 가요성 기판의 가소성 사전-변형(pre-deformation)이다.
더 구체적으로, 본 개시의 하나의 요소에 따르면, 버퍼 층이 가요성 기판 상에 형성된다. 가요성 기판 및 버퍼 층은 본원에서 열적 어닐링(thermal annealing) 이라고 칭하는 공정에서 버퍼 층의 탄성적 변형 한도 이상의 포인트까지 가열된다. 가요성 기판 및 버퍼 층은 냉각되어, 내부 응력을 나타내고, 결과적으로 가요성 기판 및 버퍼 층의 어닐링된 치수들이라고 칭할 수 있는 새로운 치수들로 복귀된다. 그러나, 어닐링된 구조의 고유 응력은 어닐링되지 않은 구조의 고유 응력보다 더 낮다. 중요하게도, 기판/버퍼 층 구조가 다시 가열되지만, 부가적인 가소성 변형이 발생하지 않는 포인트 이하로 가열되는 경우에, 상기 구조는 변형되지만, 어닐링된 구조의 더 낮은 고유 응력으로 인하여 어닐링되지 않은 구조보다 더 적은 정도로 변형된다. 그리고, 가열이 부가적인 가소성 변형이 발생하는 포인트 이하이기 때문에, 상기 구조가 냉각될 때, 상기 구조는 자신의 어닐링된 치수들로 복귀될 것이다.
기판 및 버퍼 중 하나 또는 둘 모두는 가소성으로 스트레인드될 수 있다. 이상적으로는, 가소성으로 스트레인드 구성요소는 2개의 재료들 중 더 딱딱하다. 폴리에틸렌 나프탈레이트(polyethylene naphthalate:PEN) 기판 상의 이산화 실리콘(SiO2)/질화 실리콘(Si3N4) 버퍼 층의 경우에, 상기 버퍼 층이 더 경성의 재료이며, PEN 및 버퍼 사이의 열 팽창 계수 오정합이 버퍼를 가소성으로 스트레이닝하는데 사용된다. PEN은 더 부드러운 재료이며, 스트레인드될 때 더 "변형(give)"되고 상대적으로 탄성적으로 유지된다. 그러나, 버퍼 층 및 기판 중 하나 또는 둘 모두에 대한 상이한 재료들의 선택들은 기판을 더 경성이 되도록 하거나 또는 기판 및 버퍼 층 사이의 경도가 거의 동일하도록 할 수 있다. 이와 같은 선택들은 본 명세 서의 범위 내에 있고, 본 명세서의 특징을 변화시키지 않는다.
그러므로, 일 실시예에 따르면, 가요성 기판 및 버퍼 층 스택(buffer layer stack)의 열적 어닐링 다음에, 가요성 기판 및 버퍼 층이 부가적인 가소성 변형을 겪는 온도 이하의 온도들에서 후속 박막 가공이 발생한다. 이 부가적인 가공은 어닐링되지 않은 기판 및 버퍼 층 스택에 비하여 상대적으로 더 적은 량의 탄성적(가역적) 변형(스트레인)을 발생시키며, 이는 디바이스 제조 공정에서 정렬 에러들("런아웃(runout)")을 크게 감소시킨다.
본 명세서의 또 다른 양상에 따르면, 예를 들어, 이산화 실리콘/질화 실리콘의 버퍼 층이 기판 상으로 피착되는 후속 층들 사이의 오버레이(overlay)를 기계적으로 안정화시키기 위한 "기초"로서 사용된다. 이 버퍼 층의 가소성 변형은 후속 가공 이전에 가요성 기판 상의 피착된 버퍼 층을 열적으로 어닐링함으로써 성취된다. 유도된 오정합 스트레인이 가요성 기판의 곡률 반경을 극적으로 변화시키지 않도록 어닐링 조건들이 선택된다. 임의의 부가적인 가소성 변형이 발생하는 포인트 이하의 온도에서의 기판 및 버퍼 층의 디바이스 가공 동안의 후속 어닐링은 작은 탄성적 스트레인만을 발생시킬 것이다.
상기의 내용은 본 발명의 다수의 고유한 양상들, 특징들, 및 장점들의 요약이다. 그러나, 이 요약이 포괄적이지는 않다. 따라서, 본 발명의 이들 및 다른 양상들, 특징들과 장점들은 본원에 제공된 청구항들을 비추어 고려할 때 다음의 상세한 설명 및 첨부 도면들로부터 더 명백해질 것이다. 본원에 첨부된 도면들에서, 여러 도면들 사이에서 유사한 요소들에는 유사한 참조 번호들이 매겨져 있다. 예시 적이지만, 도면들은 크기대로 도시되어 있지는 않다.
본 발명에 의하면, 박막 디바이스 제조 공정들 동안 열적으로 유도된 팽창 및 수축에 대한 개선된 보상을 제공하는 방법 및 구조가 제공된다.
본원에 설명된 실시예들은 높은 빌트-인 응력을 갖는 복수-층 막 스택들을 사용한 박막 트랜지스터(TFT)들 및 유사한 디바이스들의 제조를 하도록 한다. 구체적으로, 가소성으로 스트레인드 버퍼 층의 통합이 후속 층 피착에 대한 경성의 기초로서 사용된다. 버퍼 층이 효율적이도록 하기 위하여, 제 1 패터닝 공정 상 단계 이전에 버퍼 층을 가소성으로 변형시키기 위해 열적 어닐링이 사용된다. 기판은 가소성으로 변형되거나 변형되지 않을 수 있다. 일 실시예에서, 기판은 가소성으로 변형되지 않고, 탄성적으로 스트레인드 상태로 유지된다. 상대적으로 부드러운 재료가 기판에 사용되는 경우에, 상기 재료는 가소성으로 스트레인드 버퍼에 의해 지시되는 위치로 이동하여 머무를 것이다. 그러나, 다른 실시예들에서, 기판은 또한 기판이 가소성으로 스트레이닝되는 것이 발생하도록 하는 방식으로 재료 매개변수들이 고정되는 경우에 가소성으로 스트레인드될 수 있다. 일단 가소성 변형이 발생하면, 측방향 치수들은 기계적으로 "고정되고", 후속 가공 단계들은 가역적인 탄성적 변형만을 발생시켜서, 측방향 치수들을 이들의 어닐링된 위치들에 이르게 할 것이다.
스트레인드 버퍼 층을 생성하는 하나의 예시적인 공정은 다음 단계들을 포함 한다:
ㆍ시작 재료 - 가요성 기판, 예를 들어, 폴리에틸렌 나프탈레이트(PEN)
ㆍ가요성 기판 상으로의 (진공을 파괴함이 없이) 버퍼 층, 예를 들어, 200 내지 400 nm, 바람직하게는, 300 nm의 질화 실리콘(Si3N4) 상의 200 내지 400 nm, 바람직하게는, 300 nm의 이산화 실리콘(SiO2)의 피착
ㆍ버퍼 상으로 패터닝을 위해 제 1 금속 층(베이스 금속 층(base metal layer)), 예를 들어, 100 내지 150 nm, 바람직하게는, 120 nm의 탄탈(Ta)의 피착
ㆍ가요성 기판/버퍼 층(플렉스) 플랫폼 상에서의 이종구조 스택의 블랭킷 어닐링(blanket annealing), 예를 들어, 30분 동안 Ta/SiO2/Si3N4/PEN 스택의 180℃ 진공 어닐닝
ㆍ실온에서 제 1 층 패터닝, 예를 들어, 금속 에치(metal etch) 및 레지스트 스트립(resist strip)보다 앞서 Ta 막 상에 게이트 층(레벨 1) 패터닝
ㆍ블랭킷 어닐링 온도 이하에서의 후속 박막들의 피착 및 가공
이 실시예는 위에 놓인 상이한 막 응력들을 갖는 다양한 비결정질 실리콘(a-Si:H)-기반 TFT 구조들에 대해 효율적이라고 판명되었다. 스트레인드 버퍼 층 상에서의 TFT들의 디바이스 성능은 어닐링 단계 없이 종래의 기판 상에 형성된 디바이스들에 비하여 측정 가능한 차이들을 나타내지 않았다. 고성능 전류-전압 특성이 측정되었다. 도 1을 참조하면, 스트레인드 버퍼 층 및 가소성 기판 상에서의 종래의 플라즈마-강화된 화학적 기상 증착(PECVD) a-Si:H 및 유전체 층들을 사용하여 제조되는 TFT의 전류-전압(I-V) 특성의 그래프가 도시되어 있다. I-V 곡선은 유리 상의 고성능 TFT들과 비교되는 디바이스 특성을 나타낸다. 전계-효과 이동성은 ~0.9 cm2/Vs이고, 임계 전압은 < 5 V이며, 서브-임계 기울기는 ~ 0.5 V/decade이다. 디바이스의 기하구조는 W/L ~2.5이고, 소스/드레인 전압은 5 V이다.
다음으로 도 2를 참조하면, 샘플 5-마스크 층 TFT 패턴의 층 정렬이 도시되어 있다. 도 2에 도시된 구조는 600 nm SiO2/Si3N4 버퍼 층이 형성되는 5 mm PEN 가요성 기판으로 이루어진다. 180℃에서 30분 동안 어닐링한 후, 디바이스 층들이 상술된 공정에 따라 피착 및 패터닝되었다. 4개의 디바이스 어레이들(12, 14, 16, 및 18)이 도 2에 도시되어 있다. 각각의 어레이 자신은 예를 들어, 12a, 12b, 12c, 및 12d와 같은 4개의 박막 트랜지스터(TFT) 및 컨택 구조(contact structure)들로 이루어진다. 각각의 TFT 및 컨택 구조 자신은 드레인 패드(drain pad)(20), 게이트 버스라인(gate busline)(22), 및 TFT(24)를 포함한다. TFT들을 형성하는 층들은 페이지 내로 확장되고, 당업계에 널리 공지되어 있다.
탄탈(Ta)이 도 1에 도시된 디바이스에서 게이트 금속으로서 사용되었지만, 다른 실시예들에 따르면, 다른 재료들이 상기 기능을 행할 수 있다. 예를 들어, 알루미늄 최상부의 크롬(Al/Cr)으로 이루어지는 이중층 구조를 또한 사용하였다. ~300Å 두께의 크롬 및 ~700Å 두께의 알루미늄을 갖는 이와 같은 이중층에 대하여, 대략 -55 메가파스칼(MPa) 압력에서 막 응력이 측정되었다. 박막 트랜지스터의 이층 및 다른 층들에 대해 다른 재료 시스템들이 당업자들에게 명백한 바와 같이, 손쉽게 사용될 수 있다.
층들이 대략적으로 서로 정렬되고, 실제로 이 구조의 측정치들이 15 미크론(μm)의 통상적인 디자인 규칙 내에 있는 정렬을 나타낸다는 것이 도 2로부터 알 수 있다. 버퍼 층은 디자인 규칙이 5 mm 두께의 PEN을 사용하는 6-인치 × 6-인치 어레이에 대하여 유지되도록 한다. 동일한 공정이 또한 Ta 및 Ta2O5와 같은 높은 빌트-인 응력을 갖는 박막들 상에서도 입증되었다.
다음으로 도 3을 참조하면, 어닐링된-버퍼 이종구조(30)의 예시적인 실시예의 단면도가 도시되어 있다. 상술된 바와 같이, 이종구조(30)는 PEN과 같은 가요성 기판(32)을 포함한다. 기판(32) 위에는 버퍼 층(34)이 형성되고, 그 위에는 상부 금속 층(36)이 형성된다. 기판(32) 및 층들(34 및 36)은 함께 스택(38)을 형성한다. 그 후, 통상적인 박막 트랜지스터 피착 및 패터닝 단계들은 스택(38) 위에 TFT(40)를 형성하도록 할 수 있다. 스택(38) 위에 마이크로전자적, 전기광학적, 전기기계적 또는 다른 유사한 디바이스들을 제조하기 위하여 TFT(40) 대신에, 다른 디바이스 제조 기술들이 사용될 수 있다. 단지 설명을 위하여, 본원의 설명은 박막 트랜지스터들에 초점을 맞추지만, 이 설명은 결코 어닐링된 버퍼 층 공정의 애플리케이션을 단지 이로만 배타적으로 제한하는 것으로 판독되지 않아야 한다.
열-기계적 분석
배리어(barrier) 층(34)이 높아진 온도에서 피착되고 나서, 냉각될 때, 기판(32) 및 배리어 층(34) 둘 모두가 응력들을 나타낸다. 실온에서, 기판 및 배리어 층은 동일한 스트레인을 갖지만, (힘 균형 당) 상이한(반대의) 응력들을 갖는다. 스트레인들은 기판(32)을 형성하는 재료 및 배리어 층(34)을 형성하는 재료 사이의 열적 오정합에 기인하여 나타난다. 일단 TFT(40)가 그 위에 형성되면, 스택은 에지들에서 완전히 자유로워서, 상기 구조가 벤딩(bending) 또는 스트레칭(stretching)을 통하여 응력을 경감할 수 있도록 한다. 각각의 층에서의 증분 스트레인은 중립 평면 위치, 탄성적 특성들, 및 각 층의 두께들의 함수이다. 막 스택이 에지들에서 자유롭도록 하기 위하여(이로써, 전체의 곡률을 유도함), 다음의 힘 균형이 유지되어야 하고:
여기서 σi는 각 층에서의 응력이다.
각 층에서의 최초 스트레인이 (가열/냉각 및 빌트-인 응력에 기인하여) εmisfit인 경우에, 각 층에서의 스트레인의 증분은 다음과 같고:
벤딩 스트레인은 다음에 의해 제공되고:
및
여기서 Bi는 각 층의 쌍축 계수이고, ti는 각 층의 두께이다. 여기서, s는 중립 평면의 위치이고, 이는 다음과 같다:
전체의 곡률은 다음과 같이 계산될 수 있다:
열적 오정합으로 인한 기판 상의 막에서의 응력 발현(stress development)을 조사하기 위하여 웨이퍼 곡률을 측정하였다. 배리어가 실리콘(Si) 기판 상으로 종래와 같이 피착되었고, 실온으로 냉각되었다. 탄탈(Ta) 층이 실온에서 스퍼터-피착(sputter-depositing)되었다. 그 후, 가공 조건들을 복제하기 위하여 2개의 가열/냉각 사이클들이 수행되었다. 도 4는 이러한 사이클들에 대응하는 Ta 응력 대 온도(또는 스트레인) 도시한 그래프이다. 도 4의 그래프에서 인식될 수 있는 가열/냉각 사이클들에서 다수의 상이한, 식별 가능한 단계들이 존재한다. 이러한 단계들은:
I. 최초 가열: 최초 응력은 (피착된 Ta 내의 고유 응력으로 인하여) -2.25 기가-파스칼(GPa)이고 150℃로 가열될 때 1.9 GPa로 완화되어, 신장성이 있다.
II. 최초 냉각: -2.05 메가-파스칼(MPa)의 최종적인 응력 상태는 최초 상태와 크게 상이하다. 이 응력 차이는 기판/막 스택에서 탄성적으로 수용되어야 할 것이다. 이 응력 차이는 화살표로 도시된 Δεifnoanneal에 대해 설명할 수 있다.
III. 제 2 가열: 곡선은 본질적으로 냉각 곡선을 반복하여, 주로 탄성적 변 형 및 더 높은 온도들에서 완화하는 경향을 나타낸다.
IV. 제 2 냉각: 제 2 냉각 이후의 최종적은 응력 상태는 제 2 사이클 이전의 응력과 매우 유사하다. 이것은 제 2 (및 후속) 가열/냉각 사이클 동안, 온도가 어닐 온도 이하에서 유지되는 경우에 극소의 부가적인 탄성적 스트레인들이 기판에 의해 수용되어야 할 것이다.
이러한 사이클들은 도 5 내지 도 7의 곡선들에 의해 도시되어 있다. 우선 도 5를 참조하면, 가열 및 냉각 사이클 이전에, 그리고 가열 및 냉각 사이클 동안에, 기준 측정이 행해졌다. 스택이 가열될 때, 응력이 감소한다(완화된다). 스택은 실온으로부터 대략 125℃의 온도로 가열되고 나서, 다시 실온으로 냉각된다. 이 사이클의 응력은 대충 실온에서 자신의 고유의 피착된 레벨로 복귀된다. 이 사이클은 열적으로-유도된 변형이 탄성적이었고, 스택이 어닐링되지 않았다는 것을 나타낸다. 이 온도에서 또는 이 온도 이하에서 이 스택에 대해 어닐 공정이 발생된 경우에, 최종적인 냉각된 구조는 자신의 최초 치수들과 치수적으로 거의 동일할 것이다. 이와 같은 스택에서 어떤 곡률이 관측될 수 있지만, 단지 최소의 정도로 관측될 수 있다. 그러나, 상기 문제는 ~150℃ 내지 170℃의 범위로 이 포인트에서 스택 상에 TFT를 형성하는데 통상적이다.
다음으로 도 6을 참조하면, 가열 및 냉각 사이클 이전에, 그리고 가열 및 냉각 사이클 동안에, 기준 측정이 다시 행해졌다. 스택이 가열될 때, 응력이 다시 감소한다(완화된다). 도 6에 도시된 실시예에서, 스택은 실온으로부터 대략 150℃의 온도로 가열되고 나서, 다시 실온으로 냉각된다. 냉각 시에, 이 사이클의 응력은 실온에서 자신의 고유의 피착된 레벨보다 더 낮은 레벨로 복귀되는데, 이 예에서 대략 200 MPa의 차이가 있다. 이것은 열적으로-유도된 변형이 가소성이었고, 스택이 어닐링되었다는 것을 나타낸다. 어닐링 없이 이 온도에서 이 스택에 대해 가공이 발생된 경우에, 최종적인 냉각된 구조는 상술된 열적 사이클보다 더 큰 정도로 자신의 최초 상태에 비하여 변형될 것이다. 이 변형은 가소성 변형 한도 이상으로 기판을 가열하여 결과된다.
실온에서의 Ta 피착 이후에 제 1 정렬 측정이 행해지는 경우에, 어닐링되지 않은 기준 스트레인은 제 1 가열 사이클의 시작에서의 기판/버퍼 층의 잔여 스트레인에 대응한다. 이 어닐링되지 않은 구조가 부가적인 가공을 겪게 될 때, 최초 및 최종 응력 상태들 사이의 차이로 인한 상당한 탄성적 스트레인이 나타나고, 이는 "런-아웃" 오버레이 에러 또는 오-정렬(mis-registration)을 발생시킨다. 후속 어닐링 시에, 상기 구조는 기계적으로 안정될 것이지만, 측방향 치수들은 최초 기준 스트레인에 비하여 변화될 것이다.
도 7을 참조하면, 가열 및 냉각 사이클 이전에, 그리고 가열 및 냉각 사이클 동안에, 기준 측정이 다시 행해졌다. 이 경우에, 스택은 어닐링되었는데, 이는 스택이 가소성 변형 한도 이상으로, 이 경우에는 약 150℃에서 또는 150℃ 이상으로 가열되었다고 나서, 냉각되었다는 것을 의미한다. 즉, 도 6에 도시된 사이클 이후에 가열 냉각 사이클이 발생하였다. 스택이 가열될 때, 응력은 다시 감소한다(완화된다). 도 7에 도시된 실시예에서, 스택은 실온으로부터 150℃ 바로 아래의 온도로 가열되고 나서, 다시 실온으로 냉각된다. 냉각 시에, 이 사이클의 응력은 자신의 어닐링된 응력 레벨과 매우 가까운 레벨로 복귀된다. 이것은 열적으로-유도된 변형이 다시 탄성적이었다는 것을 나타낸다. 약 150℃에서 또는 150℃ 아래에서 이 스택에 대해 가공이 발생된 경우에, 가공 동안 열적으로 유도된 응력 완화의 차이는 이전 경우보다 상대적으로 더 작고, 최종적인 냉각된 구조는 상술된 열적 사이클보다 자신의 최초 상태에 비하여 훨씬 더 적은 변형을 나타낼 것이다. 최초 및 최종 응력 사이의 이 감소된 공정 상의 응력 차이 및 감소된 차이는 후속 층들/구조들이 형성될 수 있는 훨씬 더 안정된 플랫폼을 제공한다.
특정 기준 피처(fiducial feature)들 사이의 측방향 치수들은 막/기판 구조에서의 잔여 스트레인에 의해 결정된다. 이것은 후속 제조 공정에 대한 어닐링된 기준 스트레인이다. 전체의 스택 및 TFT 구조가 후속 열적 사이클링을 겪게 될 때, 이제 제 1 어닐링 온도까지 기계적으로 안정된다. 따라서, 어닐링 이후의 TFT 공정이 어닐 온도 이하에서 수행되고, 기판 및 버퍼 층의 부가적인 가소성 변형이 발생하지 않는다면, 기판/버퍼 층 스택 위에 형성된 최종적인 TFT(또는 유사한 구조)에서 층 정렬이 유지될 수 있다.
현대의 전자 디바이스들의 물리학 및 이들의 제조 방법들은 절대적인 것이 아니라, 그 보다는 희망하는 디바이스 및/또는 결과를 발생시키는 통계적인 노력들이다. 공정들의 반복성, 제조 시설들의 청결성, 시작 및 가공 재료들의 순도 등에 대해 최대한도로 주의할지라도, 변화들 및 결함들이 발생한다. 따라서, 본 발명의 설명 또는 이의 청구항들에서의 제한이 절대적인 것으로 판독될 수 없거나 또는 절대적인 것으로 판독되어서는 안된다. 청구항들의 제한들은 이러한 제한들까지, 그 리고 이러한 제한들을 포함하는 본 발명의 경계들을 정의하도록 의도된다. 이를 더 강조하기 위하여, 용어 "실질적으로"가 종종 청구항 제한과 관련하여 본원에 사용될 수 있다. 유사하게, 용어 "대략" 또는 다른 유사한 용어들이 본원에 사용될 수 있다(변화들 및 결함들에 대한 고려가 상기 용어와 함께 사용된 그러한 제한들에만 국한되지 않을지라도). 본 발명의 제한들로서 자신들을 정확하게 정의하는 것이 어렵지만, 이러한 용어들은 "대부분은", "거의 실행 가능한" "기술적인 제한들 내에서" 등으로 해석되도록 의도된다.
더구나, 복수의 바람직한 예시적인 실시예들이 상기의 상세한 설명에서 제시되었지만, 무수한 변화들이 존재하고, 이러한 바람직한 예시적인 실시예들이 단지 대표적인 예들이고, 임의 방식으로 본 발명의 범위, 응용성 또는 구성을 제한하도록 의도되지 않음을 이해해야 한다. 그 보다는, 상기의 상세한 설명은 본 발명의 구현을 위한 편리한 안내를 당업자들에게 제공하고, 이에 대한 청구항들에 의해 정의된 본 발명의 정신과 범위를 벗어남이 없이 설명된 실시예들의 기능들 및 배열들에서 다양한 변화들이 행해질 수 있다고 간주한다.
도 1은 스트레인드 버퍼 층 및 가소성(plastic) 기판 상에서의 종래의 플라즈마-강화된 화학적 기상 피착(plasma-enhanced chemical vapor deposition: PECVD) a-Si:H 및 유전체 층들을 사용하여 제조되는 TFT의 전류-전압(I-V) 특성의 그래프.
도 2는 샘플 5-마스크 적층된 TFT 구조의 층 정렬을 도시한 TFT 어레이의 일부의 평면도.
도 3은 어닐링된-버퍼 이종구조의 한 예시적인 실시예의 단면도.
도 4는 복수의 가열 및 냉각 사이클들에 대응하는 온도(또는 스트레인(strain))에 대해 도시된 탄탈(Ta) 층 내의 응력을 도시한 그래프.
도 5 내지 도 7은 각각 가소성 변형 온도 이하에서, 가소성 변형 온도 이상에서, 그리고 처음에는 가소성 변형 온도 이상인 다음에 가소성 변형 온도 이하에서 가열되는 층 구조에 대한 가열 및 냉각 사이클 이전에, 그리고 가열 및 냉각 사이클 동안에 행해지는 기준 측정을 도시한 도면.
Claims (4)
- 가요성(flexible) 기판 위에 적층된(layered) 전자 디바이스를 제조하는 방법에 있어서:상기 가요성 기판 위에 버퍼 층을 형성하는 단계;상기 버퍼 층이 가소성으로(plastically) 변형되는 온도보다 더 큰 어닐(anneal) 온도로 상기 버퍼 층 및 가요성 기판을 가열하는 단계;상기 버퍼 층 및 가요성 기판을 냉각하는 단계; 및상기 어닐 온도를 초과하지 않는 온도에서 상기 버퍼 층 및 가요성 기판 위에 박막(thin-film) 적층된 전자 디바이스를 형성하는 단계를 포함하는, 전자 디바이스 제조 방법.
- 제 1 항에 있어서, 상기 버퍼 층은 200 내지 400 나노미터 범위의 두께의 질화 실리콘(silicon nitride) 층 위에 형성된 200 내지 400 나노미터 범위의 두께의 이산화 실리콘(silicon dioxide) 층으로 형성되는, 전자 디바이스 제조 방법.
- 제 1 항에 있어서, 상기 가열 및 냉각 단계 이전에 상기 버퍼 층 위에 후속 박막 피착(deposition) 및 가공을 위한 베이스를 형성하는 베이스 금속 층을 피착하는 단계 및 그 후에 상기 가열 및 냉각 단계들을 수행하는 단계를 더 포함하는, 전자 디바이스 제조 방법.
- 박막 전자 구조에 있어서:가요성 기판 및 그 위에 형성된 버퍼 층으로서,상기 버퍼 층은 이산화 실리콘 및 질화 실리콘의 적층된 구조를 포함하며,상기 가요성 기판 위에 상기 버퍼 층을 형성한 다음에, 상기 버퍼 층은 어닐링에 의해 가소성으로 변형되고, 상기 어닐링 동안 상기 기판 및 상기 버퍼 층은 어닐 온도로 가열되고 나서 냉각되는, 상기 가요성 기판 및 그 위에 형성된 버퍼 층; 및상기 가소성으로 변형된 버퍼 층 및 가요성 기판 위에 형성된 박막 적층된 디바이스로서, 상기 박막 적층된 디바이스의 형성에 의해 상기 버퍼 층이 상기 어닐링에 기인하는 변형 이상으로 가소성으로 변형되지 않도록 하는, 상기 박막 적층된 디바이스를 포함하는, 박막 전자 구조.
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