KR20080055652A - 평가 장치 및 그 평가 장치를 사용한 평가 방법 - Google Patents

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토루 타케구치
카오루 모토나미
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미쓰비시덴키 가부시키가이샤
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Abstract

비정질 실리콘 막을 레이저광에 의해 결정화한 다결정 실리콘 막을 사용한 박막트랜지스터를 구비한 표시장치에 있어서는, 표시 품질의 면에서, 기판면 내에 있어서의 다결정 실리콘 막의 입경의 편차를 저감할 필요가 있다. 그러나, 다결정 실리콘 막의 표면의 요철을 광학적으로 관리하는 방법으로는, 마이크로 레벨의 편차밖에 파악할 수 없다. 본 발명에 따른 평가 장치에 있어서는, 복수의 평가 셀(101)과, 평가 셀(101)에 전압을 인가하는 신호 배선(105)과, 평가 셀(101)로부터의 출력을 신호 추출 배선(106)을 통해 측정하기 위한 신호 추출 배선용 출력 단자 패드(104)를 절연성 기판(1)위에 구비하고 있으므로, 전기 특성의 면내 분포를 용이하게 측정할 수 있다. 또한 다결정 실리콘 막의 결정입경과 관련되는 전기 특성을 평가함으로써, 다결정 실리콘 막의 결정입경의 면내 편차를 관리할 수 있다.
비정질 실리콘 막, 레이저광, 신호 추출 배선, 절연성 기판

Description

평가 장치 및 그 평가 장치를 사용한 평가 방법{Evaluation Device and Evaluation Method Using Evaluation Device}
본 발명은, 비정질 반도체막에 레이저광을 조사함으로써 얻어진 다결정 반도체막의 막질을 평가하기 위한 평가 장치와 그 평가 장치를 사용한 평가 방법에 관한 것이다.
종래부터의 일반적인 박형 패널의 하나인 액정표시장치(LCD)는, 저소비 전력이나 경량과 같은 특징이 있다. 이러한 특징을 살려, LCD는, PC의 모니터나 휴대 정보단말기기의 모니터 등에 널리 이용되고 있다. 또 최근에는, 종래의 브라운관에 대체하여, TV용도로서도 널리 이용되게 된다. 그러나, LCD는, 시야각 및 콘트라스트의 제한이나, 동영상 대응의 고속응답으로의 추종이 곤란하다는 문제가 있다. 이러한 문제를 해결한 차세대의 박형 패널용 디바이스로서, EL표시장치를 이용되도록 되어 있다. 이것은, EL소자와 같은 발광체를 화소표시부에 사용한 전계발광형 EL표시장치다. 이와 같이, EL표시장치는, 자발광형으로 광시야각, 높은 콘트라스트, 고속응답 등, LCD에는 없는 특징이 있다.
이러한 표시장치에는, 스위칭소자로서, 박막트랜지스터(TFT)가 이용된다. TFT로서는, 반도체막을 사용한 MOS구조가 많이 이용된다. TFT에는, 역 스태거형이나 톱 게이트형과 같은 종류가 있으며, 반도체 박막에도 비정질 반도체막이나 다결정 반도체막이 있다. 그것들은, 표시장치의 용도나 성능에 의해 적절히 선택된다. 소형의 패널에 있어서는, 다결정 반도체막을 사용하는 경우가 많다. 다결정 반도체막을 사용한 TFT는, 비정질 반도체막을 사용한 TFT보다도, 이동도가 100배 정도나 높다는 이점을 가지고 있다. 그래서, 다결정 반도체막을 포함하는 TFT를 화소 스위칭소자로서 사용할 뿐만 아니라, 주변구동회로로서도 사용함으로써, 화소의 TFT와 구동회로의 TFT를 동일기판 위에 동시에 형성한 구동회로 일체형의 TFT-LCD가 개발되고 있다.
다결정 반도체막의 작성 방법으로서는, 우선 바탕막으로서 형성된 실리콘 산화막(SiO2막)등의 상층에, 비정질 반도체막을 형성한 후, 예를 들면 레이저광을 조사함으로써 반도체막을 다결정화하는 방법이 알려져 있다(예를 들면 특허문헌 1).
이러한 다결정 반도체막을 작성한 후에, TFT를 제조하는 방법도 알려져 있다. 구체적으로는, 원하는 형상으로 패터닝 된 다결정 반도체막 위에 SiO2등으로 이루어지는 게이트 절연막을 형성하여, 게이트 전극을 형성한다. 다음에 게이트 절연막을 통해 다결정 반도체막에 P(인)이나 B(붕소)등의 불순물을 도입함으로써 소스·드레인을 형성한다. 또한 소스·드레인 영역이라 함은, 다결정 반도체막의 불순물을 포함하는 도전성 영역이다. 그리고, 후에, 소스 영역에는 소스 전극이 접속되 고, 드레인 영역에는 드레인 전극이 접속된다. 여기에서, 소스·드레인 영역에 끼워지고, 불순물의 도입이 행해지지 않는 영역이 채널 영역이다. 그 후에 게이트 전극과 게이트 절연막을 덮도록 층간 절연막을 형성한다. 그리고, 다결정 반도체막의 소스·드레인 영역에 도달하는 콘택홀을 층간 절연막과 게이트 절연막에 개구한다. 층간 절연막 위에 금속막을 형성하고, 다결정 반도체막에 형성된 소스·드레인 영역에 콘택홀을 통해 접속하도록 패터닝 하여, 소스·드레인 전극을 형성한다. 이와 같이 하여 TFT가 형성된다. 그 후에 드레인 전극에 접속되도록, 화소전극이나 EL소자 등을 형성함으로써 표시장치가 형성된다.
다결정 반도체막의 결정입경과 다결정 반도체막을 사용하여 형성한 TFT의 특성에는 상관을 볼 수 있으며, 예를 들면 입경이 크면 이동도가 높아지게 되는 경향을 볼 수 있다. 이 때문에, 결정입경을 정확하게 파악하는 것은 중요하다. 종래, 결정입경의 크기를 알기 위해서는, 세코 에칭 등의 에칭에 의해 결정립계를 선택적으로 제거한 후, 주사형 전자 현미경(SEM)등을 사용하여 입경을 측정하거나, 원자간력 현미경(AFM)을 사용하여 결정입경의 관찰이나 측정을 행하고 있다(예를 들면 특허문헌 2). 이들의 방법은 실제의 결정을 관찰하는 것으로, 형성된 다결정 반도체막의 결정입경을 정확하게 평가할 수 있다. 또한 다결정 반도체막을 사용하여 작성한 단체 TFT의 전기 특성을 측정하여, 이동도나 온 전류, 급준성과 같은 전기 특성을 평가함으로써, 원하는 다결정 반도체막의 막질을 얻을 수 있을지를 평가하고 있다(예를 들면 특허문헌 3).
[특허문헌 1] 일본국 공개특허공보 특개 2003-17505호(도 1)
[특허문헌 2] 일본국 공개특허공보 특개2000-31229호(제 2쪽)
[특허문헌 3] 일본국 공개특허공보 특개2001-308336호(도 1)
그러나, 이러한 방법에서는 기껏 수∼수십um평방 정도의 미크로인 영역에 있어서의 대표적인 결정입경이나 TFT특성은 안다고 해도, 표시장치를 제작하기 위해 필요한 수 cm이상의 광범위한 영역에서의 결정입경이나 전기 특성의 안정성이나 편차의 파악은 곤란하다.
비정질 반도체막에 공지한 레이저 조사 방법 등을 적용하여, 다결정 반도체막을 형성할 경우, 약 0.1∼1.Oum정도의 여러가지 크기를 가지는 결정이 배열된 구조를 취한다. 레이저는 광학계에 사용되는 렌즈의 수차나 미소한 연마 흠집, 혹은 레이저광의 상호 간섭, 또한 레이저 주사 방향에 있어서도 발진기의 미소한 출력 변동 등의 영향을 받음으로써, 에너지 조사 밀도에 분포를 가지고 있는 것이 원인의 하나라고 생각할 수 있다.
이와 같은 여러가지 결정입경을 가지는 다결정 반도체막을 사용하여 TFT를 형성할 경우, 이들의 결정입경의 편차는, TFT특성의 편차를 발생시키는 요인이 되었다. 이것은, TFT를 배치하는 장소에 의해 각 TFT의 채널 내에 존재하는 결정입자의 사이즈나 수가 다르기 때문이다. 이에 따라 TFT특성이 좌우되게 된다. 이러한 특성의 편차를 가지는 TFT를 화소내나 주변구동회로에 사용했을 경우, 각 화소에 기록하는 전압이나 전류에 편차가 발생한다. 이것이 표시 얼룩으로서 시인되고, 표시 특성을 저하시키게 된다.
따라서, 레이저 조사 조건의 결정을 행할 뿐만 아니라, 광학계 조정 등의 레 이저 어닐 장치의 관리를 행하기 위해서는, 종래의 미크로인 영역에 있어서의 결정입경이나 TFT특성을 파악하는 동시에, 광범위한 영역에 있어서의 다결정 반도체막의 막질 평가를 행하기 위한 수단이 필요하다.
본 발명은, 상기와 같은 문제를 해결하기 위한 것으로, 절연성 기판 위에 성막한 비정질 반도체막에 레이저광을 조사함으로써 작성한 다결정 반도체막의 막질을 광범위한 영역에서 전기적으로 평가하여, 막질의 안정성이나 편차를 평가하는 것이 가능한 장치를 제공하는 것을 목적으로 한다.
본 발명의 평가 장치는, 기판과, 기판 위에 배치되어 박막트랜지스터를 각각 구비한 복수의 소자와, 전기신호를 상기의 각 소자에 인가하기 위한 제1의 배선과, 상기의 각 소자로부터 전기출력을 추출하기 위한 제2의 배선과, 주사 배선을 구비하고, 상기 박막트랜지스터가 각각, 제1의 배선과 제2의 배선과 주사 배선에 접속됨으로써 각 소자끼리가 접속되고, 상기 제2의 배선으로부터 연장하는 단자 패드가 상기 기판 위에 설치되어 있는 것을 특징으로 한다.
본 발명에 의하면, 전기신호가 인가된 소자로부터 출력되는 전기출력을 측정함으로써, 기판면 내의 각 소자의 특성분포를 측정할 수 있다. 예를 들면 절연성 기판 위에 형성한 비정질 반도체막에 레이저광을 조사함으로써 다결정화된 반도체막의 막질의 안정성이나 편차를 광범위한 영역에 걸쳐 전기적으로 평가하는 것에도 적용할 수 있다.
실시예 1.
이하에, 본 실시예 1에 따른 평가 장치에 대해 도면을 사용하여 설명한다. 도 1은 본 실시예 1에 따른 평가 장치를 나타내는 구성도이며, 도 2는 본 실시예 1에 따른 평가 장치의 구성을 나타내는 등가회로도다. 또한 도 3은 본 실시예 1에 따른 평가 장치를 구성하는 평가 셀을 나타내는 등가회로도다.
우선, 도 1을 사용하여 평가 장치의 설명을 행한다. 본 실시예 1에 따른 평가 장치는 절연성 기판(1)위에 형성되어, 소자인 평가 셀이 배치된 평가 셀 배치 영역(108)과, 평가 셀 배치 영역(108)안의 각 평가 셀에 인가하는 신호 전압을 출력하는 신호 배선 디코더(110)와, 각 평가 셀로부터 출력된 전류를 판독하는 신호 출력 버퍼(109)와, 전기 특성을 측정하는 평가 셀을 선택하기 위한 전압을 인가하는 주사 배선 디코더(111)를 구비한 것이다.
다음에 평가 셀이 배치된 평가 셀 배치 영역(108)의 상세에 대해, 도 2를 사용하여 설명한다. 평가 셀 배치 영역(108)안에는, 신호 출력 버퍼(109)와 접속되는 신호 추출 배선용 출력 단자 패드(104)와, 신호 배선 디코더(110)와 접속되는 신호 배선용 입력 패드(103)와, 주사 배선 디코더(111)와 접속되는 주사 배선용 입력 단자 패드(102)가 형성된다. 외부로부터의 임의의 주사 배선, 신호 배선을 선택하는 회로 등이 각 단자 패드에 전기적으로 접속되는 동시에, 신호 추출 배선용 출력 단자 패드(104)에는 신호를 판독하기 위한 회로가 접속되어 있다.
그리고, 신호 배선용 입력 패드(103)로부터 연장되는 제1의 배선인 신호 배 선(105)과, 신호 추출 배선용 출력 단자 패드(104)로부터 연장되는 제2의 배선인 신호 추출 배선(106)이, 평가 셀 배치 영역(108)안을 종단하도록 형성되어 있다. 또한 주사 배선용 입력 단자 패드(102)로부터 연장되는 주사 배선(107)이 평가 셀 배치 영역(108)안을 횡단하도록 형성되어 있다. 즉, 주사 배선(107), 신호 배선(105) 및 신호 추출 배선(106)에는 외부로부터의 신호를 입출력하기 위한 단자 패드가 각각 설치되어 있다.
따라서, 주사 배선(107)은, 신호 배선(105)과 신호 추출 배선(106)과 직교하도록 형성되어 있다. 직교부의 근방에는 각각, 평가 셀(101)이 형성되고, 각각의 평가 셀은 주사 배선(107)과 신호 배선(105)과 신호 추출 배선(106) 모두 접속하고 있다. 즉, 각각의 평가 셀은 이들의 배선에 의해 서로 접속되게 된다. 또한 도 2에 있어서, 평가 셀(101)은 복수행×복수열의 매트릭스 모양으로 형성되고 있지만, 일렬 즉 1차원 배열이어도 된다.
다음에 평가 셀(101)안의 구성에 대해 도 3을 사용하여 설명한다. 본 실시예 1에 있어서는, 평가 셀로서 박막트랜지스터(120)를 사용하는 것을 특징으로 한다. 도 3에 있어서 박막트랜지스터(120)는 게이트 단자(120a), 소스 단자(120b), 드레인 단자(120c)를 구비하고, 각각이 주사 배선(107), 신호 배선(105), 신호 추출 배선(106)과 접속되어 있다.
따라서, 주사 배선 디코더(111)로부터 출력된 전압은 주사 배선용 입력 단자 패드(102)와 주사 배선(107)을 통해, 평가 셀(101)안의 게이트 단자(120a)에 인가되게 된다. 게이트 단자(120a)에 전압이 인가된 박막트랜지스터(120)는 온 상태가 된다. 이때, 신호 배선 디코더(110)로부터 출력된 전압이 신호 배선(105)을 통해 소스 단자(120b)에 인가되어 있는 경우에는, 박막트랜지스터(120)의 특성에 따른 전압이 신호 추출 배선(106)을 통해 신호 출력 버퍼(109)에 출력되게 된다.
박막트랜지스터(120)로서는, 역 스태거형, 톱 게이트형 등 어느 것이어도 된다. 이하에 톱 게이트형의 박막트랜지스터의 구조에 대하여 설명한다. 도 4는, 본 실시예 1에 있어서 평가 셀(101)로서 이용되는 박막트랜지스터(120)의 단면도다.
절연성 기판(1)위에 SiN막(2)과 SiO2막(3)이 적층 된 상층에 폴리실리콘 등의 다결정 반도체막(4)이 형성되어 있다. 다결정 반도체막(4)은, 비결정 반도체막을 형성 후에 공지한 레이저 어닐법에 의해 다결정화된 것이다. 또한 다결정 반도체막(4)은, 불순물이 도입되어 저저항화되고 있는 소스 영역(4a), 드레인 영역(4b)과, 불순물의 도입이 행해지지 않고 소스 영역(4a)과 드레인 영역(4b)에 끼워지는 채널 영역(4c)을 포함하고 있다.
다결정 반도체막(4)을 덮도록 하여 게이트 절연막(5)이 형성되고, 또한 게이트 절연막(5)을 통해 채널 영역(4c)과 대향하도록 게이트 전극(6)이 형성되어 있다. 이 게이트 전극(6)은 주사 배선(107)과 전기적으로 접속되어 있다. 게이트 전극(6)위에는 층간 절연막(7)이 형성되고, 층간 절연막(7)은 소스 영역(4a), 드레인 영역(4b)에 접속하는 콘택홀(8, 9)을 구비한다. 층간 절연막(7)위에는 소스 전극(10)과 드레인 전극(11)이 형성되고, 각각 콘택홀(8, 9)을 통해 소스 영역(4a)과 드레인 영역(4b)에 접속되어 있다. 또한, 도시하지 않지만 게이트 전극(6)과 소스 전극(10)은, 각각 게이트 단자(120a), 소스 단자(120b)에 해당하고, 주사 배선(107), 신호 배선(105)과 접속되는 것이다. 마찬가지로, 드레인 전극(11)은 드레인 단자(120c)에 해당하고, 신호 추출 배선(106)과 전기적으로 접속되어 있다.
본 실시예 1에서는, 평가 셀(101)을 구성하는 소자로서는 절연성 기판(1)위에 형성한 비정질 반도체막(4)에 레이저광을 조사함으로써 다결정화한 반도체막을 사용하여 형성한 박막트랜지스터(120)를 평가 셀의 구성 소자로 했다. 본 실시예 1에서는, 채널길이가 5um, 채널 폭이 10um 사이즈의 박막트랜지스터(120)로 했다. 단, 박막트랜지스터(120)의 크기는 상기의 사이즈에 한정되지 않는다.
본 실시예 1에 따른 평가 장치는, 절연성 기판 위에 배치되어 박막트랜지스터를 각각 구비한 복수의 평가 셀과, 전기신호를 평가 셀에 인가하기 위한 제1의 배선과, 평가 셀로부터 전기출력을 추출하기 위한 제2의 배선과, 주사 배선을 구비하고, 박막트랜지스터가 각각, 제1의 배선과 제2의 배선과 주사 배선에 접속됨으로써 평가 셀이 서로 접속되어 있다. 또한, 전기출력을 추출하기 위한 제2의 배선으로부터 연장하는 단자 패드가 절연성 기판 위에 설치된다.
따라서, 복수의 평가 셀 안에서 임의의 평가 셀을 선택하여, 그 전기 특성을 단자 패드를 통해 외부에 추출할 수 있으므로, 평가 셀 배치 영역(108)안에 있어서의 평가 셀의 전기 특성의 면내 분포를 측정할 수 있다. 특히, 평가 셀을 복수행×복수열의 매트릭스 모양으로 배치한 경우에는, 기판 위의 광범한 범위에 걸쳐 전기 특성의 편차를 평가할 수 있기 때문에, 얻어진 평가 결과를 바탕으로 설계나 제조 프로세스를 최적화함으로써, 표시 품질이 뛰어난 표시장치를 얻을 수 있다.
이러한 구성에 의해, 막질 평가를 행하고 싶은 영역에 위치하는 평가 셀에 접속되어 있는 주사 배선 및 신호 배선의 신호 입력 단자 패드로부터 전압을 인가하면 신호 추출 배선에 전류가 흐른다. 이 신호 추출 배선으로부터 출력되는 전류값을 판독함으로써, 예를 들면 다결정 반도체막의 막질 및 그 면내분포를 평가하는 방법에도 적용할 수 있다.
다음에 이 실시예 1에 있어서의 평가 장치를 사용한 평가 방법의 구체예에 관하여 설명한다. 막질 평가를 행하고 싶은 영역에 위치하는 평가 셀(101)에 접속되어 있는 신호 배선(105)에 대하여 신호 배선용 입력 단자 패드(103)로부터 Vd1(V)의 전압을 인가한다. 또한 평가 셀(101)의 주사 배선(107)에 대하여 주사 배선용 입력 단자 패드(102)로부터 Vg1(V)의 전압을 인가함으로써, 평가 셀(101)에 형성한 박막트랜지스터(120)가 온 하고, 전류가 흐르게 된다.
이때, 이 전류값 i1는 접속된 신호 추출 배선(106)으로부터 판독한다. 또한 평가 셀(101)의 주사 배선(107)에 주사 배선용 입력 단자 패드(102)로부터 Vg2(V)의 전압을 인가함으로써, 전류값 i1과 동일한 방법에 의해 전류값 i2를 판독한다. 즉, 신호 배선(105)을 통해 전압이 인가된 박막트랜지스터(120)에 대하여, 주사 배선(107)을 통해 복수 전압값의 전압을 인가했을 때에, 각각의 전압에 대하여 평가 셀(101)로부터 출력되는 전류 등의 전기신호를 신호 추출 배선(106)을 통해 측정한다. 이 전류값의 변화량 (i2-i1)이, 게이트 전압 Vg1∼Vg2(V)에 있어서의 박막트랜지 스터(120)의 급준성을 나타내는 지표 Sk가 된다. 즉, 평가 셀 배치 영역(108)안에 배치한 각 평가 셀에 대하여,
[수 1]
Sk = (i2-i1)/(Vg2∼Vg1)
를 구하여, 인접하는 평가 셀의 Sk의 차분△Sk나 배치한 평가 셀의 균일성에 대해 비교 및 평가를 행한다.
본 실시예 1에 있어서의 평가 장치를 사용하여 얻어진 Sk나 △Sk의 평가를 행함으로써, 예를 들면 다결정 반도체막의 막질 및 그 면내 분포를 평가하는 방법에도 적용할 수 있다. 도 5a는, 본 실시예 1에 따른 평가 셀로부터 얻어진 Sk 분포의 그래프다. 또한 그 영역에 있어서의 다결정 반도체막의 결정립의 관찰 결과를 비교하기 위해 SEM사진을 도 5b∼ 도 5d에 나타낸다. 또한, 도 5a에서는 가로축으로서, 절연성 기판(1)위에 형성된 평가 셀의 각각의 위치 관계를 나타내는 거리를 사용한 것에서도 알 수 있는 바와 같이 1차원 방향에 배치한 평가 셀로부터 얻어진 평가 결과를 나타내고 있지만, 이것은 간단화한 예이며, 평가 셀은 2차원적으로 배치해도 좋다.
본 실시예 1에 있어서는, 주사 배선(107)에 인가한 전압값은 Vg1=+2V, Vg2=+3.5V다. 각각의 전압에 따른 전류값으로부터 각 평가 셀에 있어서의 Sk를 계산하여, 도 5a에 나타내는 그래프를 플롯했다. 도 5a와 결정립의 관찰 결과인 도 5b∼ 도 5d를 비교하면, 영역 114와 같이 Sk가 클 경우에는 도 5d에 나타내는 바와 같이 결정입경이 크고, 영역 112와 같이 Sk가 작을 경우에는 도 5b에 나타내는 바와 같이 결정입경이 작은 경향을 볼 수 있다. 또한 도 5c에서 나타내는 영역과 같이 결정입경 편차가 클 경우에는, 영역 113과 같이 △Sk가 큰 경향을 볼 수 있으며, 이 실시예 1에서 나타내는 평가 장치로 전기적으로 평가한 결과가, 다결정 반도체막의 막질을 반영하고 있음을 알 수 있다.
여기에서, 선택한 평가 셀(101)에 접속하지 않는 주사 배선(107)에 대한 주사 배선용 입력 단자 패드(102)에는, 평가 셀(101)을 구성하는 박막트랜지스터(120)에 대하여 역 바이어스(n형인 경우에는 마이너스, p형인 경우에는 플러스)를 인가해 두는 것이 바람직하다. 이와 같이 함으로써, 선택한 평가 셀(101)에 접속되어 있는 다른 평가 셀로부터의 리크 전류에 의한 영향을 경감할 수 있고, 보다 정확한 평가가 가능해 진다.
또한 평가 셀(101)을 구성하는 박막트랜지스터(120)의 특성에 의해, 선택한 평가 셀(101)의 주사 배선(107)에 인가하는 최적의 전압값은 다르지만, 대략 임계값 전압을 끼우는 전압값으로 하는 것이 바람직하다. 이때, 평가 셀(101)로부터 출력되는 출력 전류는 1uA전후의 값이 얻어지므로, 다른 평가 셀로부터의 리크 전류의 영향을 거의 무시 할 수 있다. 또한, 주사 배선(107)으로의 인가전압에 대한 출력 전류의 변화량이 크므로, 다결정 반도체막의 막질의 안정성이나 편차에 대한 평가의 감도를 높게 할 수 있다.
다음에 이 실시예 1에 있어서의 평가 장치의 제조 방법에 대해서 도면을 사용하여 설명한다. 도 6, 도 7은, 본 실시예에 따른 반도체 박막의 제조 방법을 나 타내는 단면 모식도다. 우선, 도 6a를 참조하여, 유리 기판이나 석영기판 등의 투과성을 가지는 절연성 기판(1)위에, CVD법을 사용하여, 바탕막을 형성한다. 바탕막은, 투과성 절연막인 실리콘 질화막(SiN막)(2)이나 실리콘 산화막(SiO2막)(3)이다. 이것을, 뒤에 성막되는 반도체 박막의 바탕으로서 성막한다. 본 실시예 1에서는, 유리 기판인 절연성 기판(1)위에, SiN막(2)을 40∼60nm의 막두께로 성막하고, 그 위에 SiO2막(3)을 180∼220nm의 막두께로 성막한다. 즉, 바탕막이 SiN막(2)과 SiO2막(3)의 적층구조로 되어 있다. 이러한 바탕막은, 유리 기판으로부터의 Na 등의 가동 이온이 반도체 박막으로 확산되는 것을 방지할 목적으로 설치한 것으로, 상기의 막두께에 한정하는 것은 아니다. 또한 상기의 구성에 한정하는 것도 아니다.
다음에 바탕막 위에 비정질 반도체막(12)을 CVD법에 의해 성막한다. 본 실시예에서는, 비정질 반도체막(12)으로서 실리콘 막(Si막)을 사용했다. 또한 Si막은 30∼100nm, 바람직하게는 60∼80nm의 막두께로 성막한다. 이들 바탕막 및 비정질 반도체막(12)은, 동일 장치 혹은 동일 챔버 내에서 연속적으로 성막하는 것이 바람직하다. 이에 따라 대기 분위기 중에 존재하는 붕소 등의 오염물질이 각 막의 계면으로 들어가는 것을 방지할 수 있고, 특성 편차 요인의 하나를 제거할 수 있기 때문에, 보다 정확한 다결정 반도체막의 막질 평가가 가능하게 된다.
또한, 비정질 반도체막(12)의 성막 후에, 고온중에서 어닐을 행하는 것이 바람직하다. 이것은, CVD법에 의해 성막한 비정질 반도체막(12)의 막 안에, 다량으로 함유된 수소를 저감하기 위해 행한다. 본 실시예에서는, 질소분위기의 저진공 상태 로 유지한 챔버내를 480℃정도로 가열하여, 비정질 반도체막(12)을 성막한 기판(1)을 45분간 유지했다. 이러한 처리를 행하는 것으로, 비정질 반도체막(12)을 결정화할 때에, 온도가 상승해도 수소의 급격한 탈리가 발생하지 않고, 비정질 반도체막(12)표면의 거칠어짐을 억제하는 것이 가능해 진다. 이상의 공정에 의해, 도 6a에 나타내는 구성이 된다.
그리고, 비정질 반도체막(12)표면에 형성된 자연 산화막을 불산 등으로 에칭 제거한다. 다음에 비정질 반도체막(12)에 대하여 질소 등의 가스를 뿜으면서, 도 6b에 나타내는 바와 같이, 비정질 반도체막(12) 위에서부터 레이저광(13)을 조사한다. 레이저광(13)은, 소정의 광학계를 거쳐 선 모양의 빔 형상으로 변환된 후, 비정질 반도체막(12)에 조사된다. 본 실시예에서는, 레이저광(13)으로서 YAG레이저의 제2고조파(발진 파장:532nm)를 사용했다. 또한 스폿을 약 60um X 100mm의 선 모양 빔 형상으로 했다. 그리고, 선모양 빔의 길이방향에 대하여 수직으로, 이송 피치2um으로 하여, 비정질 반도체막(12) 위를 주사했다. 이와 같이 하여, 비정질 반도체막(12)은 다결정화된다. 또한, YAG-2ω레이저 대신에, 엑시머 레이저를 사용해도 본 실시예 1에 나타내는 평가 장치로 다결정 반도체막의 평가를 할 수 있는 것은 물론이다.
그리고, 감광성 수지인 레지스트를 스핀 코트에 의해 도포하고, 도포한 레지스트를 노광, 현상하는 공지한 사진제판법을 행한다. 이에 따라 각 평가 셀에 평가 소자로서의 박막트랜지스터를 구성하기 위한 형상으로 포토레지스트를 패터닝 한다. 그 후에 다결정 반도체막을 에칭하고, 포토레지스트 패턴을 제거한다. 이에 따 라 도 6c에 나타내는 바와 같이 원하는 형상으로 다결정 반도체막(4)이 패터닝된다.
다음에 게이트 절연막(5)을 기판표면 전체를 덮도록 성막한다. 즉, 다결정 반도체막(4) 위에 게이트 절연막(5)을 성막한다. 또한 게이트 절연막(5)으로서는, SiN막, SiO2막 등이 이용된다. 본 실시예에서는, 게이트 절연막(5)으로서, SiO2막을 사용하여, CVD법에 의해 50∼100nm의 막두께로 성막했다. 또한 다결정 반도체막(4)의 표면 거칠기 Ra를 3nm이하, Rmax를 30nm이하로 하고, 또한 다결정 반도체막(4)의 패턴 단부의 단면이 테이퍼 형상이 되도록 가공하고 있다. 따라서, 게이트 절연막(5)의 피복성이 높아, 초기고장을 대폭 저감 할 수 있기 때문에, 각 평가 셀의 특성을 높은 수율로 평가하는 것이 가능하다. 이상의 공정에 의해, 도 6d에 나타내는 구성이 된다.
다음에 평가 셀을 구성하는 박막트랜지스터용의 게이트 전극(6) 및 평가 셀을 전기적으로 접속하는 주사 배선(107)을 형성하기 위한 제1의 도전막을 성막한다. 제1의 도전막은, Mo, Cr, W, Al, Ta나 이들을 주성분으로 하는 합금막이면 된다. 본 실시예에서는, Mo를 막두께 200∼400nm으로 하여, DC마그네트론을 사용한 스퍼터링법에 의해, 제1의 도전막을 형성했다. 다음에 형성한 제1의 도전막을 공지한 사진제판법을 사용하여, 원하는 형상으로 패터닝 하고, 게이트 전극(6) 및 주사 배선(107)(도시 생략)을 형성한다. 본 실시예 1에서는, 제1의 도전막의 에칭은, 인산계의 에칭액을 사용한 습식 에칭법에 의해 행했다.
다음에 형성한 게이트 전극(6)을 마스크로서, 다결정 반도체막(4)의 소스 영역(4a)과 드레인 영역(4b)에 불순물 원소를 도입한다. 게이트 전극(6)의 아래쪽에는 불순물 원소가 도입되지 않는 채널 영역(4c)이 형성된다. 여기에서 도입하는 불순물 원소로서 P, B를 사용할 수 있다. P를 도입하면 n형의 TFT를 형성할 수 있고, B를 도입하면 p형의 TFT를 형성할 수 있다. 또한 게이트 전극(6)의 가공을 n형 TFT용 게이트 전극과 p형 TFT용 게이트 전극의 2회로 나누어서 행하면, n형과 p형의 TFT를 동일 기판 위에 나눌 수 있다. 따라서, 각 주사 배선(107) 및 각 신호 배선(105)을 임의로 선택하기 위한 구동회로를 평가 장치와 같은 절연성 기판 위에 작성하는 것도 가능하다. 여기에서, P나 B의 불순물 원소의 도입에는, 이온 도핑법을 사용하여 행했다. 이상의 공정에 의해, 게이트 전극(6), 소스 영역(4a), 드레인 영역(4b)이 형성되고, 도 7(a)에 나타내는 구성이 된다.
다음에 층간 절연막(7)을 기판표면 전체를 덮도록 성막한다. 즉, 게이트 전극(6) 및 주사 배선(107)(도시 생략) 위에 층간 절연막(7)을 성막한다. 본 실시예에서는, SiO2막을 막두께 500∼1000nm으로 하고, CVD법에 의해 층간 절연막(7)을 성막했다. 그리고, 질소분위기중에서 450℃정도로 가열한 어닐 로 안에 1시간 정도 유지했다. 이것은, 다결정 반도체막(4)의 소스 영역(4a)과 드레인 영역(4b)에 도입한 불순물 원소를 더욱 활성화시키기 위함이다. 이상의 공정에 의해, 도 7b에 나타내는 구성이 된다.
다음에 형성한 게이트 절연막(5) 및 층간 절연막(7)을 공지한 사진제판법을 사용하여 원하는 형상으로 패터닝 한다. 여기에서는, 다결정 반도체막(4)의 소스 영역(4a) 및 드레인 영역(4b)에 도달하는 콘택홀 8, 콘택홀 9를 각각 형성한다. 즉, 콘택홀(8, 9)에서는, 게이트 절연막(5) 및 층간 절연막(7)이 제거되어, 다결정 반도체막(4)이 노출하고 있다. 이상의 공정에 의해, 도 7c에 나타내는 구성이 된다. 또한, 도 7c에는 도시하지 않지만, 주사 배선(107)을 통해 게이트 전극(6)과 전기적으로 접속하는 주사 배선용 입력 단자 패드(102)를 형성하는 부위에도 콘택홀을 개구한다.
다음에 소스 전극(10)과 드레인 전극(11) 및 배선을 형성하기 위한 제2의 도전막을 성막한다. 제2의 도전막은, Mo, Cr, W, Al, Ta나 이들을 주성분으로 하는 합금막이면 된다. 또한 이들을 적층 시킨 다층구조로 해도 된다. 본 실시예 1에서는, Mo/Al/Mo가 적층된 구조로 하고, 막두께는 Al막이 200∼400nm, Al하층 및 상층의 Mo막을 50∼150nm으로 했다. 이것들은, DC마그네트론을 사용한 스퍼터링법에 의해 형성했다. 다음에 형성한 제2의 도전막을 공지한 사진제판법을 사용하여 원하는 형상으로 패터닝하여, 소스 전극(10)과 드레인 전극(11) 및 신호 배선(105), 신호 추출 배선(106)을 형성한다. 동시에, 신호 배선용 입력 단자 패드(103), 신호 추출 배선용 출력 단자 패드(104)를 형성해도 된다.
이상의 공정에 의해, 소스 영역(4a)에서는, 콘택홀 8을 통해 다결정 반도체막(4)에 접속되는 소스 전극(10) 및 신호 배선(105)(도시 생략)이 형성된다. 또한 드레인 영역(4b)에서는, 콘택홀 9를 통해 다결정 반도체막(4)에 접속되는 드레인 전극(11) 및 신호 추출 배선(106)(도시 생략)이 형성된다. 이에 따라 도 7d에 나타 내는 구성이 된다. 또한 도시하지 않지만, 주사 배선용 입력 단자 패드(102), 신호 배선용 입력 단자 패드(103), 신호 추출 배선용 출력 단자 패드(104)도 형성된다.
실시예 2.
이하에, 본 실시예 2에 따른 평가 장치에 대하여 설명한다. 본 실시예 2에 따른 평가 장치에 있어서도, 그 구성은 실시예 1에서 나타낸 도 1과 동일하다. 실시예 1에서는, 평가 셀로서 다결정 반도체막을 사용하여 제작한 박막트랜지스터를 구성 소자로 했다. 한편, 본 실시예 2에 있어서는, 박막트랜지스터를 스위칭소자로서 사용하고, 이것에 직렬로 전기적으로 접속한 용량소자도 아울러 평가 셀의 구성 소자로 한 것을 특징으로 한다. 또한 본 실시예 2에 따른 평가 장치에 있어서도, 절연성 기판 위에 형성한 비정질 반도체막에 레이저광을 조사함으로써 다결정화한 반도체막을 박막트랜지스터에 적용함으로써, 다결정 반도체막의 결정입경이나 그 편차 등을 평가하는 것이 가능하다.
도 8은 본 실시예 2에 따른 평가 장치를 구성하는 평가 셀(101)을 나타내는 등가회로도다. 본 실시예 2에 있어서는, 평가 셀로서 박막트랜지스터(120)와 용량소자(121)를 직렬로 접속한 구조를 사용하는 것을 특징으로 한다. 도 8에 있어서 박막트랜지스터(120)는 게이트 단자(120a), 소스 단자(120b)를 구비하고, 박막트랜지스터(120)와 용량소자(121) 사이에는 드레인 용량 접속부(121a)가 있고, 용량소자(121)에는 신호 추출 단자(121b)가 구비되어 있다. 실시예 1과 마찬가지로, 게이트 단자(120a)와 소스 단자(120b)는 각각이 주사 배선(107), 신호 배선(105)과 접속되어 있다. 또한 용량소자(121)의 출력측이 되는 신호 추출 단자(121b)는 신호 추출 배선(106)에 접속되어 있다. 이와 같이 하여, 평가 셀(101)의 각각은 실시예 1과 같이 배선에 의해 서로 접속되어 배치된다. 배치는 1열 즉 1차원 배열이라도 좋고, 매트릭스 모양으로 2차원 배치되어도 된다.
도 9에 나타내는 것은, 평가 셀(101)의 구성 소자를 박막트랜지스터(120)와 용량소자(121)로 결합했을 경우의 단면구조의 일 예를 도시한 것이다. 도 9에 있어서, 박막트랜지스터(120)의 구조는 도 4와 동일하므로 설명을 생략한다. 도 9에 있어서, 용량소자(121)는, 상부전극(14)과 하부전극(4d) 사이에 유전 절연막으로서의 게이트 절연막(5)이 끼워진 구조로 이루어진다. 여기에서, 상부전극(14)은 박막트랜지스터(120)의 게이트 절연막(5)위에 형성되는 도전막으로, 게이트 전극(6)과 동일재료를 사용하여 형성되어도 된다. 또한 하부전극(4d)으로서는 다결정 반도체막(4)을 사용하고 있다. 또한, 용량소자(121)의 유전 절연막으로서는 박막트랜지스터(120)의 게이트 절연막(5)을 사용했지만, 용량소자(121)에 적합한 유전 절연막을 별도 형성해도 좋다.
용량소자(121)의 상부에는 층간 절연막(7)이 형성되고, 층간 절연막(7)에는 콘택홀(8, 9, 15, 16)이 형성되어 있다. 콘택홀 8, 9, 16에 대해서는 층간 절연막(7)뿐만 아니라 게이트 절연막(5)에도 형성되어 다결정 반도체막(4)에 도달하고 있다. 또한, 층간 절연막(7)위에는 소스 전극(10), 드레인 접속 전극(17), 신호 추출 전극(18)이 형성되어 있다. 여기에서, 소스 전극(10)은 콘택홀 8을 통해 소스 영역(4a)과 접속되어 있다. 또한 드레인 접속 전극(17)은 콘택홀 9를 통해 드레인 영역(4b)과 접속되는 동시에, 콘택홀 15를 통해 상부전극(14)과 접속된다. 즉 드레 인 영역(4b)과 상부전극(14)은, 드레인 접속 전극(17)을 통해 접속되게 된다. 또한, 신호 추출 전극(18)은 콘택홀 16을 통해 용량소자(121)의 하부전극(4d)과 접속되어 있다.
또한 도 9에 있어서 도시하지 않지만, 게이트 전극(6)과 소스 전극(10)은, 각각 게이트 단자(120a), 소스 단자(120b)에 해당하며, 주사 배선(107), 신호 배선(105)과 접속되는 것이다. 또한, 신호 추출 전극(18)은 신호 추출 단자(121b)에 해당하며, 신호 추출 배선(106)과 전기적으로 접속되어 있다. 또한, 드레인 접속 전극(17)은 드레인 용량 접속부(121a)에 해당하는 것이다. 이상과 같이, 박막트랜지스터(120)와 용량소자(121)가 직렬로 접속되어 있다.
도 8 및 도 9에 나타낸 평가 셀(101)로서의 출력은, 용량소자(121)의 하부전극(4d)에 접속되어 있는 신호 추출 전극(18)을 통해, 실시예 1과 마찬가지로 신호 추출 배선용 출력 단자 패드(104)까지 전달된다. 따라서, 본 실시예 2에 따른 평가 장치에 있어서도, 실시예 1과 동일한 효과를 나타낸다. 또한, 본 실시예 2에 있어서는 평가 셀의 구성 소자로서 박막트랜지스터에 용량소자를 추가한 것 이외는, 기본적으로 실시예 1과 동일하므로, 평가 장치의 제조 방법에 관한 설명은 생략한다.
다음에 이 실시예 2에 있어서의 평가 방법에 관하여 설명한다. 여기에서는, 실시예 2에 따른 평가 장치를 사용하여, 박막트랜지스터(120)에 구비되는 다결정 실리콘 막 등의 다결정 반도체막(4)의 막질을 평가하는 방법에 관하여 설명한다. 우선, 막질 평가를 행하고 싶은 영역에 위치하는 평가 셀(101)에 접속되어 있는 주 사 배선(107)에 대하여 입력 단자 패드(102)로부터 Vg1(V)의 전압을 인가한다. 또한 평가 셀(101)에 접속하는 신호 배선(105)에 대하여 신호 입력 단자로부터 측정 주파수 f1을 기초로 인가전압 Vd(V)을 주사함으로써, 평가 셀(101)에 형성한 박막트랜지스터(120)가 온 하고, 이것에 접속되는 용량소자(121)에 전하가 축적되어, 용량이 변화된다. 여기에서, 전압을 주사하는 것은, 복수의 다른 전압값의 전압을 인가하는 것을 가리킨다.
이때, 용량소자(121)에 접속된 신호 추출 배선(106)으로부터 용량소자(121)의 커패시터 용량을 판독함으로써, 평가 소자인 용량소자(121)의 C-V특성을 측정할 수 있다. 여기에서, 커패시터 용량은, 도전막/유전체/다결정 반도체막의 MOS구조로 이루어지는 커패시터에 전압을 인가했을 때 얻어지는 용량값을 가리키고, 본 실시예 2의 평가 장치에 있어서는, 상부전극(14), 게이트 절연막(5), 하부전극(4d)으로 이루어지는 구조가 커패시터에 대응한다.
평가 셀(101)을 구성하는 용량소자(121)의 특성에 의해, 선택한 평가 셀의 신호 배선(105)에 인가하는 최적의 전압범위는 다르지만, 용량소자(121)가 반전층을 형성하는 전압값을 포함하는 범위로 하는 것이 바람직하다. 본 실시예에서는 전압범위를 -2V에서 +2V로 하고 0.1V스텝으로 전압을 주사했다. C-V특성도인 도 10을 참조하여, 선택한 평가 셀의 신호 배선(105)에 인가하는 전압범위에 있어서 반전층을 형성하는 전압값을 포함하도록 설정함으로써, 출력되는 커패시터 용량값이 주사 전압차에 대하여 최대변화를 나타내는 점에 있어서의 접선과 주사 전압축의 교점 Vdij(i=1, 2, ‥·,p, j=1, 2, …, q)는, 용량소자(121)가 반전층의 형성을 나타내는 지표가 된다.
즉, 우선 p x q개의 2차원으로 배치한 각 평가 셀에 대하여, 최소의 인가전압인 최소주사 전압 Vdmin으로부터, 최대의 인가전압인 최대주사 전압 Vdmax까지를 주사 전압 스텝Vdstep 마다, 각 주사 전압 Vdk로서 전압을 인가한다. 여기에서, 첨자의 k는 1부터 n의 정수이고, n은 이하의 식으로부터 산출되는 숫자이고, 스텝수에 대응하는 것이다.
[수 2]
n = (Vdmax - Vdmin)/ Vdstep
본 실시예 2에서는, Vdstep으로서 0.1V를 사용했지만, 이것에 한정되는 것은 아니다. 여기에서, 각 주사 전압 Vdk에 대하여 얻어지는 커패시터 용량 Ck의 주사 전압차 △Ck, 즉 본 실시예 2에 있어서는 주사 전압 0.1V의 변화에 대한 커패시터 용량 Ck의 주사 전압차 △Ck는 이하의 식으로부터 산출된다.
[수 3]
△Ck = (Ck +1 - Ck) / (Vdk +1 -Vdk)
△Ck = (Ck +1 - Ck) / 0.1
여기에서, 도 10을 참조하여, 커패시터 용량 Ck가 주사 전압차에 대하여 최 대변화를 나타내는 점, 즉 커패시터 용량 Ck의 주사 전압차△Ck의 최대값을 나타내는 점, 즉 C-V특성 최대 변화점 115를 구하고, C-V특성 최대 변화점 115에 있어서의 접선과 주사 전압축의 교점 Vdij를 구한다. 인접하는 평가 셀의 Vdij의 차분이나, 배치한 평가 셀의 Vdij의 균일성을 비교, 평가함으로써, 다결정 반도체막의 막질의 광범위한 영역에 있어서의 안정성이나 편차를 전기적으로 평가할 수 있다.
본 실시예 2에 있어서의 평가 결과 및 그 영역에 있어서의 결정립의 관찰 결과의 일례를 도 11에 나타낸다. 도 11a는, 본 실시예 2에 따른 평가 셀로부터 얻어진 Vdij의 분포의 그래프이며, 상기 그래프내에 있어서 둥글게 둘러싼 영역 116은, 거리의 변화에 따라 Vdij가 급격하게 변화되는 영역이다. 즉, 영역 116은 인접하는 평가 셀의 Vdij의 차분이 큰 영역을 나타내고 있다. 한편, 영역 117에서 나타낸 영역은, 거리의 변화에 따른 Vdij의 변화가 크지 않은 영역이다. 또한 영역 116, 영역 117의 위치에 있어서의 다결정 반도체막의 결정립의 관찰 결과인 SEM사진을 각각, 도 11b, 도 11c에 나타내고 있다. 단, 도 11에 있어서는, 간단히 하기 위해, 실시예 1과 마찬가지로 1차원 방향에 배치한 평가 셀로부터 얻어진 평가 결과로 하고 있지만, 2차원적으로 배치해도 되는 것은 물론이다.
그래프 내의 영역 116, 117과 도 11b, 도 11c의 비교로부터, 도 11b와 같이 결정입경 편차가 클 경우에는, 영역 116과 같이 인접하는 평가 셀로부터 얻어진 Vdij의 차분이 큰 경향을 볼 수 있고, 이 실시예 2에서 나타내는 평가 장치로 전기 적으로 평가한 결과가 다결정 반도체막의 막질을 반영하고 있음을 알 수 있다. 이에 따라 예를 들면 선 모양이나 슬릿 모양으로 집광된 레이저광(13)을 어느 방향으로 스캔함으로써 실리콘 등의 반도체막을 다결정화했을 경우에는, 그 스캔 방향과 수직인 방향을 포함하도록 평가 셀을 배열함으로써, 선이나 슬릿에 따른 방향의 레이저광 에너지 분포 등이 결정화의 편차 등에 끼치는 영향을 파악할 수 있기 때문에, 최적화에 기여하는 것도 가능하다.
본 실시예 2에 있어서는, 평가 셀로서 박막트랜지스터 뿐만 아니라 용량소자를 직렬로 접속한 것이다. 그 때문에 박막트랜지스터의 단채널 효과와 같은, 드레인측에서의 전계의 영향 등의 외란요인을 적게 하여, 다결정 반도체막의 평가를 고정밀하게 할 수 있다.
도 1은 실시예에 따른 평가 장치를 나타내는 구성도다.
도 2는 실시예에 따른 다결정 반도체 박막의 평가 장치를 나타내는 등가회로도다.
도 3은 실시예 1에 따른 평가 셀의 구성을 나타내는 등가회로도다.
도 4는 실시예 1에 따른 평가 셀을 구성하는 박막트랜지스터의 단면도다.
도 5는 실시예 1에 의해 얻어진 평가 결과를 도시한 도면이다.
도 6은 실시예 1에 따른 평가 셀을 구성하는 박막트랜지스터의 제조 방법을 나타내는 단면 모식도다.
도 7은 실시예 1에 따른 평가 셀을 구성하는 박막트랜지스터의 제조 방법을 나타내는 단면 모식도다.
도 8은 실시예 2에 따른 평가 셀의 구성을 나타내는 등가회로도다.
도 9는 실시예 2에 따른 평가 셀을 구성하는 박막트랜지스터와 용량소자의 단면도다.
도 10은 실시예 2에 따른 평가 방법을 설명하는 도다.
도 11은 실시예 2에 의해 얻어진 평가 결과를 도시한 도면이다.
[부호의 설명]
1 : 절연성 기판 2 : SiN막
3 : SiO2막 4 : 다결정 반도체막
5 : 게이트 절연막 6 : 게이트 전극
7 : 층간 절연막 8 : 콘택홀
9 : 콘택홀 10 : 소스 전극
11 : 드레인 전극 12 : 비정질 반도체막
13 : 레이저광 14 : 상부전극
15 : 콘택홀 16 : 콘택홀
17 : 드레인 접속 전극 18 : 신호 추출 전극
101 : 평가 셀 102 :주사 배선용 입력 단자 패드
103 : 신호 배선용 입력 단자 패드
104 : 신호 추출 배선용 출력 단자 패드 105 : 신호 배선
106 : 신호 추출 배선 107 : 주사 배선
108 : 평가 셀 배치 영역 109 : 신호 출력 버퍼
110 : 신호 배선 디코더 111 : 주사 배선 디코더
112, 113, 114 : 영역 115 : C-V특성 최대 변화점
116, 117 : 영역 120 : 박막트랜지스터
121 : 용량소자

Claims (11)

  1. 절연성 기판과,
    상기 절연성 기판 위에 배치되어, 박막트랜지스터를 각각 구비한 복수의 평가 셀과,
    전기신호를 상기의 각 소자에 인가하기 위한 제1의 배선과,
    상기의 각 소자로부터 전기출력을 추출하기 위한 제2의 배선과,
    주사 배선을 구비하고,
    상기 복수의 평가 셀이 각각, 상기 제1의 배선과 상기 제2의 배선과 상기 주사 배선에 전기적으로 접속됨으로써 상기 복수의 평가 셀이 각각 접속되고,
    상기 제2의 배선으로부터 연장하는 단자 패드가 상기 절연성 기판 위에 설치되어 있는 것을 특징으로 하는 평가 장치.
  2. 제 1항에 있어서,
    상기 평가 셀은, 용량소자를 더 구비하는 것을 특징으로 하는 평가 장치.
  3. 제 1항에 있어서,
    상기 평가 셀은, 2차원 배치되어 있는 것을 특징으로 하는 평가 장치.
  4. 제 1항에 있어서,
    상기 평가 셀은, 다결정 반도체막을 사용하여 제작한 상기 박막트랜지스터를 구비하는 것을 특징으로 하는 평가 장치.
  5. 제 4항에 있어서,
    상기 다결정 반도체막은 다결정 실리콘 막인 것을 특징으로 하는 평가 장치.
  6. 제 4항에 있어서,
    상기 다결정 반도체막은, 비정질 반도체막에 레이저광을 조사함으로써 다결정화된 것을 특징으로 하는 평가 장치.
  7. 청구항 1에 기재된 평가 장치를 사용하여,
    상기 제1의 배선을 통해 상기 박막트랜지스터에 전압을 인가하는 공정과,
    상기 주사 배선을 통해 상기 박막트랜지스터에 복수 전압값의 전압을 인가하는 공정과,
    상기 복수 전압값의 전압의 인가에 대하여 상기 평가 셀로부터 각각 출력되는 전기신호를 상기 제2의 배선을 통해 측정하는 공정을 포함하는 것을 특징으로 하는 평가 방법.
  8. 청구항 1에 기재된 평가 장치를 사용하여,
    상기 주사 배선에 전압을 인가하는 공정과,
    상기 제1의 배선을 통해 상기 박막트랜지스터에 복수 전압값의 전압을 인가하는 공정과,
    상기 복수의 전압의 인가에 대하여 상기 평가 셀로부터 각각 출력되는 전기신호를 상기 제2의 배선을 통해 측정하는 공정을 포함하는 것을 특징으로 하는 평가 방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 평가 셀로부터 출력되는 전기신호는, 전류, 커패시터 용량 중 어느 하나인 것을 특징으로 하는 평가 방법.
  10. 청구항 1에 기재된 평가 장치를 사용하여,
    상기 제1의 배선을 통해 상기 박막트랜지스터에 전압을 인가하는 공정과,
    상기 주사 배선을 통해 상기 박막트랜지스터에 복수 전압값의 전압을 인가하는 공정과,
    상기 복수 전압값의 전압의 인가에 대하여 상기 평가 셀로부터 각각 출력되는 전류값을 상기 제2의 배선을 통해 측정하는 공정과
    상기 각각 출력되는 전압값의 차분을 상기 복수 전압값의 차분으로 나눈 값을 산출하는 공정을 포함하는 것을 특징으로 하는 평가 방법.
  11. 청구항 1에 기재된 평가 장치를 사용하여,
    상기 주사 배선을 통해 상기 박막트랜지스터에 전압을 인가하는 공정과,
    상기 제1의 배선을 통해 상기 박막트랜지스터에 복수 전압값의 전압을 인가하는 공정과,
    상기 복수의 전압의 인가에 대한 상기 용량소자의 상기 커패시터 용량을 상기 제2의 배선을 통해 측정하는 공정을 포함하는 것을 특징으로 하는 평가 방법.
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