JP5623708B2 - 層状の電子デバイスをフレキシブル基板上に製造する方法及び薄膜電子構造 - Google Patents
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Description
本発明は薄膜デバイスの製造に関し、より具体的にはフレキシブル基板上に薄膜デバイスを設けるための方法とこれによって得られる構造物に関する。
現代の半導体製造技術は典型的に層ベースで処理され、ある１つの層を堆積（蒸着）・パターニングした後に、その上に次の層を堆積・パターニングする。層の堆積、パターニング、エッチングなどにより、集積回路、センサーまたは表示デバイス、発光体（発光ダイオード−ＬＥＤ、固体レーザなど）といった、動作する電子構造を作ることができる。多数の薄い層からなる構成であるために、少なくとも１つの堆積層を含むこの種のデバイスを通常、薄膜構造と呼び、この構造を作るための関連プロセスを通常、薄膜プロセスと呼ぶ。
薄膜構造の典型的な層は、いわゆる室温を上回る温度で堆積および／または処理される。形成／処理に続きこの層を冷却すると、層に固有の（内在的）応力が生じることが多い。通常ガラスなどの硬い基板の上に薄膜デバイスを形成する理由の１つに、固有の応力に対抗するために硬い基板が示す寸法安定性がある。硬い基板によって、固有の応力に起因する堆積膜のカール（湾曲）や、場合によっては亀裂を防ぐことができる。
しかしながら最近は、プラスチックなどのフレキシブル基板上に形成されたデバイスに対する要求が当該技術分野にある。このようなデバイスの用途としては、コンフォーマル（絶縁）センサー、フレキシブル（紙状）ディスプレイ、可搬性電子デバイスなどが含まれる。硬い基板と比較したフレキシブル基板の利点としては、典型的に、軽量、耐久性の向上、そしてもちろん柔軟性が挙げられる。ただしフレキシブル基板上における薄膜デバイスの製造・処理では、薄膜層に生じる固有の応力に注意を払う必要がある。硬い基板に比べると、フレキシブル基板は通常、上に応力を加えられた層が形成されるプラットフォームとしては寸法安定性が低い。例えば、フレキシブル基板上に形成された薄膜の固有の応力によって、望ましくない基板のカールおよび／または薄膜層の亀裂もしくは離層が生じるおそれがある。
幾つかの構造では、薄膜デバイスの製造においてプラスチックをフレキシブル基板に使用することが多いので（例えば、帝人デュポンフィルム株式会社（www.dupontteijinfilms.com）から市販されているポリエチレンナフタレートフィルムであるテオネックス（登録商標）Ｑ６５Ａ）、加熱によって構造の内部応力が緩和される。これによって、構造の寸法が変わり、例えば、長さおよび／または幅が広がる。この熱誘引運動を熱膨張とよび、熱膨張率は膨張の度合いを温度変化で割ったものと定義される。構造を冷却すると構造の応力は上昇し、例えば、構造の物理的な寸法が縮む。加熱／冷却サイクルによって瞬時に逆の寸法変化が生じるような温度範囲、すなわち冷却すると構造が元の寸法に戻るような温度範囲では、寸法の変化を弾性変形と呼ぶ。構造を形成する材料に依存する限界温度を超えると、冷却された構造は元の寸法に戻らず、むしろ最終的な寸法が大きくなることが多い。この非可逆的な変形を塑性変形とよぶ。多くのフレキシブル基板／薄膜処理システムでは、処理温度が弾性変形温度の限界を超えるため、処理した構造を冷却すると塑性変形した基板となってしまう。このことによって、種々の層の位置合わせが非常に難しくなる。というのは、その上に層が形成される基板が処理の開始と終了で寸法が変わるためである。
より具体的にいうと、層と基板は通常異なる熱膨張率を示す。したがってこれを加熱すると、層と基板は異なる度合いで膨張する。言い換えると、層と基板を冷却すると、異なるそれぞれの熱膨張率に基づいて異なる度合いでサイズが変わる。この冷却時の変化の度合いの相対的な差によって、作製プロセスの完了時に層間の位置合わせ誤差が生じることが多く、マルチレベル（多重）フォトリソグラフィは難しく不可能である。基板と堆積層との異なる熱膨張／収縮の度合いを補償するための、プロセスに対する設計上の処置は、非常に難しい問題であることが分かっている。
薄膜の熱機械分析によって、デバイス作製時の層間の歪を最小にするための最も直接的な方法は、各堆積層における固有の、すなわち内部に残留する（内在）応力の調節による方法であることが分かっている。この技術は、膜堆積パラメータの正確な制御と寸法安定性のための内在応力の調整を要し、そうすることで結果的に薄膜トランジスタ（ＴＦＴ）などのデバイスの作製のための設計パラメータの範囲を狭めることができる。例えば、圧縮層を張力のある上層で補う（逆の場合もあり）交互の補償層によって、デバイスのヘテロ構造における全体的な応力が減少する。例えばより低温で作製することで初期応力誘引曲率を下げることによって、パターニングの難しい歪んだ多数の層を後で堆積させなければならない、ということが減る。しかしながら、低温によってデバイス作製で使用可能な材料とプロセスの種類が制限される。段階的なバッファ層も、基板と薄膜との熱膨張率のミスマッチによって誘引される内在応力を緩和するために使用されている。この技術は、単結晶材料系が多層ヘテロ構造の変形緩和を制御するには有用である。ただし、非晶質（アモルファス）元素である材料に対してこの技術を適用すると、デバイス製造の複雑さやコストが増す。
「高分子基板用金属膜の高延性」ヨン・シアンら著、APPLIED PHYSICS LETTERS 87号、2005年（Yong Xiang, Teng Li, Zhigang Suo, and Joost J. Vlassak, "High ductility of a metal film adherent on a polymer substrate", APPLIED PHYSICS LETTERS, 87 (2005)）
「アモルファスシリコン薄膜トランジスタの機械応力下における電子的反応」H.グレスコワら著、APPLIED PHYSICS LETTERS 92号、2002年（H. Gleskova and S. Wagner, "Electrical response of amorphous silicon thin-film transistors under mechanical strain", Department of Electrical Engineering J, APPLIED PHYSICS LETTERS, 92, 10 (2002)）
「フレキシブル薄膜電子回路におけるオーバーレイ位置合わせの熱機械的基準」H.グレスコワら著、APPLIED PHYSICS LETTERS 88号、2006年（Helena Gleskova, I-Chun Cheng, and Sigurd Wagner, "Thermomechanical criteria for overlay alignment in flexible thin-film electronic circuits", APPLIED PHYSICS LETTERS, 88 (2006)）
「低温フレキシブルプラスチック基板上に形成するアモルファスシリコン TFT OLED」 カルッリ・サルマ著、Materials Research Society シンポジウム議事録 第814巻、I13.1.1ページ、2004年（Sarma, Kalluri, "a-Si TFT OLED Fabricated on Low-Temperature Flexible Plastic Substrate", Materials Research Society Symp. Proc. Vol. 814, p I13.1.1 (2004)）
したがって、薄膜デバイス作製プロセス時の熱誘引膨張および収縮をよりよく補償する方法およびデバイス構造に対するニーズが当該技術分野に存在する。より具体的にいうと、形成プロセス時のフレキシブル基板とその上に形成される典型的な薄膜層の物理的寸法の相対的な変化を最小にする方法および構造に対するニーズが当該技術分野に存在し、そうすることで作製時、作製プロセスの完了時に、薄膜デバイスの種々の層が、基板の過度のカールや堆積膜の亀裂を生じることなく、動作するデバイスで要求されるように位置合わせされることが求められている。
本明細書では、フレキシブル基板とその基板の上に形成された薄膜デバイスの種々の層の熱膨張率のミスマッチを補償する方法と構造が開示されている。この方法と構造によって、形成プロセス時のフレキシブル基板とその上に形成された典型的な薄膜層の物理的寸法の相対的な変化が最小になり、その結果作製時と作製プロセスの完了時に、薄膜デバイスの種々の層が基板の過度のカールや堆積膜の亀裂を生じることなく、動作するデバイスで要求されるように位置合わせされる。この本発明の１態様は、フレキシブル基板の予備塑性変形である。
より具体的にいうと、本発明の１態様によると、バッファ層がフレキシブル基板上に形成される。フレキシブル基板とバッファ層を、バッファ層の弾性変形限界を超える温度点まで加熱する。このプロセスをここでは熱アニールとよぶ。フレキシブル基板とバッファ層を冷却すると内部応力が生じ、その結果新しい寸法に戻る。これをアニール寸法と呼ぶ。ただし、アニールした構造の固有の応力は、アニールしない構造の固有の応力よりも低い。重要なのは、基板／バッファ層の構造をさらに塑性変形が起こる温度点よりも低い温度点で再度加熱した場合、構造は変形するが、アニールした構造の固有の応力が低いために、アニールしない構造ほどは変形しない。さらに加熱は塑性変形が起こる温度点よりも低い温度点で行われるため、構造を冷却すると、アニール寸法に戻る。
基板とバッファのいずれかまたは両方を塑性変形させることができる。塑性変形する構成要素は２つの材料のうちの硬いほうであることが理想的である。ポリエチレンナフタレート（ＰＥＮ）基板上の二酸化シリコン（ＳｉＯ2）／窒化シリコン（Ｓｉ3Ｎ4）バッファ層の場合、このバッファ層のほうがより硬い材料であり、ＰＥＮとバッファの熱膨張率のミスマッチを使用してバッファを塑性変形させる。ＰＥＮはより軟らかい材料で、歪んだときにより「弾力」があるはずなので、比較的弾性のままである。しかしながら、バッファ層と基板のいずれかまたは両方に種々の材料の選択によっては、より硬い基板に、或いは基板とバッファ層がほぼ同じ硬度になりうる。このような選択も本開示の範囲内にあり、本開示の本質を変えるものではない。
したがって一態様によると、フレキシブル基板とバッファ層のスタックの熱アニールに続き、その後の薄膜処理は、フレキシブル基板とバッファ層がさらに塑性変形する温度よりも低い温度で行われる。この更なる処理によって、アニールしない基板とバッファ層のスタックに比べて比較的少ない量の弾性（可逆的）変形（歪）が生じ、これによってデバイスの作製プロセスにおける位置合わせ誤差（「ランアウト」）が著しく減る。
本開示物の別の態様によると、例えば二酸化シリコン／窒化シリコンからなるバッファ層を「基盤（ベース）」として使用し、その後基板に堆積される層のオーバーレイ（重層）を機械的に安定させる。このバッファ層の塑性変形は、後続の処理の前にフレキシブル基板上に堆積されたバッファ層を熱アニールすることによって実現する。アニール条件は、誘引される不整合による歪がフレキシブル基板の曲率半径を劇的に変えないように選択される。基板とバッファ層のデバイス処理時には、あらゆる塑性変形がさらに起こる温度点よりも低い温度でアニールすることによって、ほんの僅かな弾性歪しか生じない。
上記は、本発明の多数の独自の態様、特徴、利点の概要である。ただしこの概要は、包括的なものではない。したがって本発明のこのような、または他の態様、特徴、利点は、以下の詳細な説明と添付図面を、ここに提供する特許請求の範囲に照らして検討することで、より明らかになるであろう。
添付されている図面において、同一参照番号は種々の図面間で同一の要素を示す。例示に際しては、図面は縮尺通りに描かれていないことに注意されたい。
本明細書で説明する実施形態によって、高い内部応力を持つ多層膜のスタックを使用して薄膜トランジスタ（ＴＦＴ）や類似のデバイスを作製できるようになる。具体的には、塑性変形したバッファ層を組み込んだものを、後の層堆積のための硬質基盤として使用する。バッファ層を効果的にするために、熱アニールを利用して第１のパターニングプロセスステップの前にバッファ層を塑性変形させる。基板は、塑性変形してもしなくてもよい。一実施形態では、基板は塑性変形せずに弾性変形した状態のままである。比較的軟らかい材料を基板に使用する場合、その材料は移動して塑性変形したバッファによって決定される位置に留まるであろう。しかしながら他の実施形態では、基板が塑性変形してもいいように材料のパラメータをある程度固定するならば、基板を塑性変形させることができる。一旦塑性変形が起こると横（側方）の寸法は機械的に「ロックされ」、後続の処理ステップによって可逆的な弾性変形のみが生じ、横の寸法はアニールした位置までとなる。
本明細書で説明する実施形態によって、高い内部応力を持つ多層膜のスタックを使用して薄膜トランジスタ（ＴＦＴ）や類似のデバイスを作製できるようになる。具体的には、塑性変形したバッファ層を組み込んだものを、後の層堆積のための硬質基盤として使用する。バッファ層を効果的にするために、熱アニールを利用して第１のパターニングプロセスステップの前にバッファ層を塑性変形させる。基板は、塑性変形してもしなくてもよい。一実施形態では、基板は塑性変形せずに弾性変形した状態のままである。比較的軟らかい材料を基板に使用する場合、その材料は移動して塑性変形したバッファによって決定される位置に留まるであろう。しかしながら他の実施形態では、基板が塑性変形してもいいように材料のパラメータをある程度固定するならば、基板を塑性変形させることができる。一旦塑性変形が起こると横（側方）の寸法は機械的に「ロックされ」、後続の処理ステップによって可逆的な弾性変形のみが生じ、横の寸法はアニールした位置までとなる。
歪んだバッファ層を形成するためのある例示的なプロセスは、以下のステップを含む。
・ 出発材料−フレキシブル基板、例えば、ポリエチレンナフタレート（ＰＥＮ）
・ フレキシブル基板にバッファ層を（真空破壊せずに）堆積させる。例えば、厚さ２００〜４００ナノメートル（ｎｍ）、好ましくは３００ｎｍの二酸化シリコン（ＳｉＯ2）を、２００〜４００ｎｍ、好ましくは３００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）上に堆積させる。
・ 第１の金属層（ベース金属層）を堆積させ、バッファ上でパターニングする。例えば、厚さ１００〜１５０ｎｍ、好ましくは１２０ｎｍのタンタル（Ｔａ）とする。
・ フレキシブル基板／バッファ層（フレキシブル）プラットフォーム上のヘテロ構造スタックをブランケットアニールする。例えば、Ｔａ／ＳｉＯ2／Ｓｉ3Ｎ4／ＰＥＮのスタックを１８０℃で３０分間真空アニールする。
・ 第１の層を室温でパターニングする。例えば、Ｔａ膜上にゲート層（レベル１）をパターニングし、続いて金属エッチングとレジストストリップを行う。
・ ブランケットアニール温度よりも低温で次以降の薄膜を堆積・処理する。
・ 出発材料−フレキシブル基板、例えば、ポリエチレンナフタレート（ＰＥＮ）
・ フレキシブル基板にバッファ層を（真空破壊せずに）堆積させる。例えば、厚さ２００〜４００ナノメートル（ｎｍ）、好ましくは３００ｎｍの二酸化シリコン（ＳｉＯ2）を、２００〜４００ｎｍ、好ましくは３００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）上に堆積させる。
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・ フレキシブル基板／バッファ層（フレキシブル）プラットフォーム上のヘテロ構造スタックをブランケットアニールする。例えば、Ｔａ／ＳｉＯ2／Ｓｉ3Ｎ4／ＰＥＮのスタックを１８０℃で３０分間真空アニールする。
・ 第１の層を室温でパターニングする。例えば、Ｔａ膜上にゲート層（レベル１）をパターニングし、続いて金属エッチングとレジストストリップを行う。
・ ブランケットアニール温度よりも低温で次以降の薄膜を堆積・処理する。
本実施形態は、異なる積層膜応力を有する種々のアモルファスシリコン（ａ−Ｓｉ：Ｈ）ベースのＴＦＴ構造に有効であることが証明されている。歪んだバッファ層上のＴＦＴのデバイス性能は、アニール工程を施さずに従来の基板上に形成されたデバイスと比べて測定できるような差異を示さなかった。高性能の電流−電圧特性を測定した。図１を参照すると、従来のプラズマ化学気相成長（ＰＥＣＶＤ）によるａ−Ｓｉ：Ｈと誘電層を使用して、歪んだバッファ層とプラスチック基板上に作製されたＴＦＴの電流−電圧（Ｉ−Ｖ）特性のグラフが示されている。Ｉ−Ｖ曲線は、ガラス上の高性能ＴＦＴと同程度のデバイス特性を示している。電界効果移動度が（およそ）０．９ｃｍ2／Ｖｓ以下、閾値電圧が＜５Ｖ、サブスレッショルド係数（sub-threshold slope）が０．５Ｖ／ディケード（decade）以下である。デバイスの形状はＷ／Ｌ２．５以下で、ソース／ドレイン電圧は５Ｖである。
次に図２を参照すると、サンプルである５マスク層ＴＦＴパターンの層の位置合わせが示されている。図２に示す構造は厚さ５ミル（０．１２７ｍｍ）のＰＥＮフレキシブル基板からなり、その上に６００ｎｍのＳｉＯ2／Ｓｉ3Ｎ4バッファ層が形成されている。１８０℃で３０分間アニールした後、上に概説したプロセスと一致するようにデバイス層を堆積・パターニングした。４つのデバイスアレイ１２、１４、１６、１８が図２に示されている。各アレイは、例えば１２ａ、１２ｂ、１２ｃ、１２ｄのような４つの薄膜トランジスタ（ＴＦＴ）及び接触構造からなる。各ＴＦＴ及び接触構造は、ドレインパッド２０、ゲートバスライン２２、ＴＦＴ２４を含む。ＴＦＴを形成する層はページへと延び、当該技術分野ではよく知られている。
図１に示すデバイスではゲート金属としてタンタル（Ｔａ）が使用されているが、他の実施形態によると、他の材料がこの機能を果たすこともできる。例えば、アルミニウム上のクロム（Ａｌ／Ｃｒ）からなる二層構造も使用されている。厚さ３００Å以下のクロムと厚さ７００Å以下のアルミニウムによるこのような二層では、膜の応力は圧縮方向に約−５５メガパスカル（ＭＰａ）と測定された。当業者には明らかであろうが、薄膜トランジスタのこの層や別の層のための別の材料系も容易に利用できる。
図２から分かるように、層は互いに適切に位置合わせされており、実際にこの構造を測定してみると、１５ミクロン（μｍ）の共通の設計ルール内で位置合わせされていることが分かる。バッファ層によって、厚さ５ミル（０．１２７ｍｍ）のＰＥＮを用いた６インチ×６インチのアレイで設計ルールを維持することができる。ＴａやＴａ2Ｏ5といった高い内部残留応力を持つ薄膜に対しても同じプロセスが実証されている。
次に図３を参照すると、アニールしたバッファを有するヘテロ構造３０の例示的な一実施形態の断面が示されている。上述のように、ヘテロ構造３０はＰＥＮなどのフレキシブル基板３２を含む。基板３２の上にはバッファ層３４が形成され、このバッファ層３４の上には上部金属層３６がある。基板３２と層３４、３６が共にスタック３８を形成する。そして、一般的な薄膜トランジスタの堆積・パターニングステップによって、スタック３８の上にＴＦＴ４０を形成することができる。ＴＦＴ４０の代わりに、他のデバイス作製技術を利用してスタック３８の上にマイクロ電子デバイス、電気光学デバイス、電気機械デバイス、または他の類似のデバイスを作ることができる。単なる例示目的のために、この説明は薄膜トランジスタに焦点を当てているが、これによってアニールバッファ層のプロセスの適用をこれに独占的に限定するものではない。
熱機械分析
バリア（障壁）層３４（以下、バッファ層をバリア層と言い換えて記載する）を高温で堆積させてから冷却すると、基板３２とバリア層３４の両方に応力が生じる。室温では、基板とバリア層の歪は同じであるが（力平衡ごとの）応力は異なる（逆である）。歪（変形）は、基板３２を形成する材料とバリア層３４を形成する材料との間の熱的不整合によって生じる。この上にＴＦＴ４０を形成すると、スタックは縁部において完全に自由度があり、構造への曲げや伸張による応力を緩和することができる。各層における歪の増大は、中立面の位置、弾性特徴、各層の厚さの関数である。膜スタックの縁において自由度があるようにする（そうすることで全体として湾曲した状態にする）ためには、以下の力平衡を保つ必要がある。
Σσiｔi＝０
式中、σiは各層の応力である。
バリア（障壁）層３４（以下、バッファ層をバリア層と言い換えて記載する）を高温で堆積させてから冷却すると、基板３２とバリア層３４の両方に応力が生じる。室温では、基板とバリア層の歪は同じであるが（力平衡ごとの）応力は異なる（逆である）。歪（変形）は、基板３２を形成する材料とバリア層３４を形成する材料との間の熱的不整合によって生じる。この上にＴＦＴ４０を形成すると、スタックは縁部において完全に自由度があり、構造への曲げや伸張による応力を緩和することができる。各層における歪の増大は、中立面の位置、弾性特徴、各層の厚さの関数である。膜スタックの縁において自由度があるようにする（そうすることで全体として湾曲した状態にする）ためには、以下の力平衡を保つ必要がある。
Σσiｔi＝０
式中、σiは各層の応力である。
各層の初期の歪がεmisfit（加熱／冷却と内部残留応力から生じる）であるならば、各層の歪の増分は以下の式で与えられる。
Δε＝Δεmisfit＋Δεbending＋Δεelastic
曲げ歪は、以下の式で与えられる。
Δεbending＝−ｋ×（ｙ−ｓ）
および
式中、Ｂiは各層の二軸弾性率（biaxial modulus）であり、ｔiは各層の厚さである。またｓは中立面の位置であるが、これは以下の式で表される。
全体的な曲率は、以下のように計算できる。
Δε＝Δεmisfit＋Δεbending＋Δεelastic
曲げ歪は、以下の式で与えられる。
Δεbending＝−ｋ×（ｙ−ｓ）
および
熱的不整合によって生じる基板上の膜における応力を調査するために、ウエハの曲率を測定した。従来通りにバリア（バッファ）をシリコン（Ｓｉ）基板上に堆積させ、室温まで冷却した。タンタル（Ｔａ）層を室温でスパッタ堆積させた。そして加熱／冷却サイクルを２回行い、処理条件を再現した。図４は、これらのサイクルに対応する、Ｔａの応力対温度（または歪）を示すグラフである。図４のグラフに見られるように、明確且つ識別可能な多数の段階が加熱／冷却サイクルに存在する。この段階とは、次の通りである。
Ｉ． 初期加熱：初期応力は（堆積したままのＴａ内の固有の応力によって）−２．２５ギガパスカル（ＧＰａ）と緊張した状態で、１５０℃まで加熱すると１．９ＧＰａまで緩和した。
ＩＩ． 初期冷却：最終的な応力状態は−２．０５メガパスカル（ＭＰａ）で、初期状態とは著しく異なる。この応力の差が、基板／膜のスタックで弾性的に許容されなければならない。この応力の差は、矢印によって示されるように、Δεifnoannealで説明されている。
ＩＩＩ． ２度目の加熱：曲線は、実質的に冷却曲線を繰り返している。これは、主に弾性変形の高温における緩和への傾向を示している。
ＩＶ． ２度目の冷却：第２の冷却後の最終的な応力状態は、第２のサイクル前の応力に非常に似ている。これは、第２の（および後続の）加熱／冷却サイクルの際、温度がアニール温度よりも低いままであった場合に、基板が非常に僅かなさらなる弾性歪を許容しなければならないことを意味する。
Ｉ． 初期加熱：初期応力は（堆積したままのＴａ内の固有の応力によって）−２．２５ギガパスカル（ＧＰａ）と緊張した状態で、１５０℃まで加熱すると１．９ＧＰａまで緩和した。
ＩＩ． 初期冷却：最終的な応力状態は−２．０５メガパスカル（ＭＰａ）で、初期状態とは著しく異なる。この応力の差が、基板／膜のスタックで弾性的に許容されなければならない。この応力の差は、矢印によって示されるように、Δεifnoannealで説明されている。
ＩＩＩ． ２度目の加熱：曲線は、実質的に冷却曲線を繰り返している。これは、主に弾性変形の高温における緩和への傾向を示している。
ＩＶ． ２度目の冷却：第２の冷却後の最終的な応力状態は、第２のサイクル前の応力に非常に似ている。これは、第２の（および後続の）加熱／冷却サイクルの際、温度がアニール温度よりも低いままであった場合に、基板が非常に僅かなさらなる弾性歪を許容しなければならないことを意味する。
このようなサイクルは、図５〜図７の曲線で示されている。まず図５を参照すると、加熱・冷却サイクル前とこのサイクルの最中に標準となる基準測定を行った。スタックを加熱すると、応力が下がった（緩和した）。スタックを室温から約１２５℃の温度まで加熱し、そしてまた室温に冷却した。このサイクルの応力は、室温における固有の、堆積させたときのレベルにほぼ戻った。このサイクルは、熱誘引された変形が弾性変形で、スタックはアニールされなかったことを示している。このスタックに対してこの温度またはこの温度よりも低い温度でアニールプロセスを行ったならば、最終的な、冷却された構造の寸法は初期の寸法にほぼ等しいであろう。このようなスタックには若干の湾曲が観察できるが、最小限の程度である。しかしながら、典型的な問題となるのは、この時点において１５０℃〜１７０℃までの範囲でスタック上にＴＦＴを形成するときである。
次に図６を参照すると、加熱・冷却サイクルの前と最中に標準となる基準測定を再度行った。スタックを加熱すると、応力は再び下がった（緩和した）。図６に示す実施形態では、スタックを室温から約１５０℃の温度まで加熱し、そしてまた室温に冷却した。冷却すると、このサイクルの応力は室温における固有の、堆積させたときのレベルよりも低いレベルに戻り、この例では差が約２００ＭＰａであった。これは、熱誘引された変形が塑性変形で、スタックをアニールされたことを示している。このスタックに対して、この温度でアニールせずに処理をしたならば、冷却した構造は初期状態に比べて既述の熱サイクルよりもかなりの程度変形するであろう。この変形は、基板を塑性変形の限界を超えて加熱したことによって生じる。
室温でＴａを堆積させた後に第１の位置合わせ測定を行うと、アニールしていない基準歪は第１の加熱サイクルの開始時における基板／バッファ層の残留歪に相当する。このアニールしていない構造がさらなる処理を受けると、初期応力状態と最終応力状態との差による著しい弾性歪が生じる。これは、オーバーレイの「ランアウト」誤差または位置合わせミスをもたらす。続いてアニールすると、構造は機械的には安定するが、横の寸法は初期の基準歪と比べると変わってしまうであろう。
図７を参照すると、加熱・冷却サイクルの前と最中に標準となる基準測定を再度行った。この例ではスタックをアニールした。つまり、スタックを塑性変形の限界よりも高温で、この場合約１５０℃以上で加熱し、そして冷却した。すなわち、図６に示すサイクルの後に加熱・冷却サイクルを行った。スタックを加熱すると、応力は再び下がった（緩和した）。図７に示す実施形態では、スタックを室温から１５０℃より僅かに低い温度まで加熱し、そして室温まで冷却した。冷却すると、このサイクルの応力はアニールした応力レベルに非常に近いレベルに戻った。これは、熱誘引された変形が弾性変形であることを示している。このスタックに対して約１５０℃以下で処理を行ったならば、処理時の熱的に誘引された応力の緩和の差は前のケースよりも比較的小さく、最終的な冷却構造は既述の熱サイクルよりも初期状態から比べるとあまり変形を示さないであろう。この工程中の応力差の減少、初期応力と最終応力との差の減少は、その上に続けて層／構造を形成するには、はるかに安定したプラットフォームであることを示している。
特定の標準特徴間の横の寸法は、膜／基板構造の残留歪によって決定される。これが、後続の作製プロセスのためのアニールされた基準歪である。続いてスタックとＴＦＴ構造全体に熱サイクルを施すと、第１のアニール温度まで機械的に安定する。したがって、アニールに続いてＴＦＴプロセスをアニール温度よりも低温で行い、基板とバッファ層がさらに塑性変形を起こさないようにするならば、基板／バッファ層のスタック上に形成される最終的なＴＦＴ（または類似の構造）において層の位置合わせを維持することができる。
現代の電気デバイスの物理的性質やデバイスの製造方法は絶対ではなく、むしろ所望のデバイスおよび／または結果を生み出そうとする統計上の努力である。プロセスの繰り返し、製造設備の清潔さ、出発材料や処理材料の純度などに最大の注意を払っても、ばらつきや不備が生じる。したがって、本発明の説明または特許請求の範囲における限定を絶対的なものと読み取ることはできないし、そうするべきではない。特許請求の範囲の限定は、本発明の境界をこのような限定を含めてここまでと定義することを目的としている。このことをさらに強調するために、「実質的に（substantially）」という用語を、特許請求の範囲の制限に関連してここで時に使用している（ただし、ばらつきや不備の考慮はこの用語と共に使用されている限定のみに限定されない）。同様に、「約」またはこれに類似する他の用語をここで使用することができる。本発明の限定同様に正確に定義するのは難しいが、このような用語は、「かなり（to a large extent）」、「ほぼ実施可能な（as nearly as practicable）」、「技術的限界内である（within technical limitations）」などと解釈されることを意図している。
さらに、複数の好適且つ例示的な実施形態を上記の詳細な説明で提示してきたが、多くの変形例が存在し、このような好適且つ例示的な実施形態は単なる代表例であり、本発明の範囲、適用可能性、または構成をいかなる方法で限定することを意図したものではないことを理解すべきである。むしろ上記の詳細な説明は、本発明を実施するために便利な指針を当業者に提供しており、説明した実施形態の機能や構成の種々の変更が特許請求の範囲によって定められた本発明の趣旨や範囲から逸脱せずになされ得ることを想定している。
Claims (4)
- 層状の電子デバイスをフレキシブル基板上に製造する方法であって、
前記フレキシブル基板の上にバッファ層を形成し、
前記バッファ層とフレキシブル基板を、前記バッファ層及び前記フレキシブル基板が塑性変形する温度よりも高く、かつ電子デバイス形成工程での加熱温度よりも高いアニール温度まで加熱し、
前記バッファ層とフレキシブル基板を冷却し、
前記バッファ層とフレキシブル基板の上に、前記アニール温度を超えない温度で薄膜層状の電子デバイスを形成すること、を含む方法。 - 前記バッファ層が、厚さ２００〜４００ｎｍの窒化シリコン層と、前記窒化シリコン層上に形成される厚さ２００〜４００ｎｍの二酸化シリコン層となるように形成される、請求項１記載の方法。
- 前記加熱及び冷却の前に、後の薄膜堆積および処理のための基盤となるベース金属層を前記バッファ層の上に堆積させることをさらに含み、前記堆積の後に前記加熱・冷却ステップを実行する、請求項１又は２記載の方法。
- 請求項１〜３のいずれか一項に記載の方法で製造された、薄膜電子構造。
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| US6509217B1 (en) * | 1999-10-22 | 2003-01-21 | Damoder Reddy | Inexpensive, reliable, planar RFID tag structure and method for making same |
| WO2001039258A1 (en) * | 1999-11-22 | 2001-05-31 | Sony Corporation | Functional device and method of manufacturing the same |
| JP2001272929A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | 平面表示装置用アレイ基板の製造方法 |
| US6297158B1 (en) * | 2000-05-31 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Stress management of barrier metal for resolving CU line corrosion |
| US7906229B2 (en) * | 2007-03-08 | 2011-03-15 | Amit Goyal | Semiconductor-based, large-area, flexible, electronic devices |
| JP2002050704A (ja) * | 2000-08-01 | 2002-02-15 | Sony Corp | メモリ素子およびその製造方法並びに集積回路 |
| JP2002148595A (ja) * | 2000-11-10 | 2002-05-22 | Matsushita Electric Ind Co Ltd | 樹脂を用いた液晶表示素子用基板および液晶表示素子の製造方法 |
| JP2002184993A (ja) * | 2000-12-11 | 2002-06-28 | Sony Corp | 半導体装置 |
| US6762124B2 (en) * | 2001-02-14 | 2004-07-13 | Avery Dennison Corporation | Method for patterning a multilayered conductor/substrate structure |
| US7253032B2 (en) * | 2001-04-20 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of flattening a crystallized semiconductor film surface by using a plate |
| JP2002319679A (ja) * | 2001-04-20 | 2002-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4798907B2 (ja) * | 2001-09-26 | 2011-10-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2003292657A (ja) * | 2002-04-05 | 2003-10-15 | Dainippon Printing Co Ltd | 基板、及びカラーフィルタ |
| JP2004140267A (ja) * | 2002-10-18 | 2004-05-13 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| AU2003288999A1 (en) * | 2002-12-19 | 2004-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display unit and method of fabricating display unit |
| JP4406764B2 (ja) * | 2003-02-28 | 2010-02-03 | 東レ・デュポン株式会社 | ガスバリアー性ポリイミドフィルムおよびそれを用いた金属積層体 |
| JP2004296963A (ja) * | 2003-03-28 | 2004-10-21 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2005223102A (ja) * | 2004-02-04 | 2005-08-18 | Nec Corp | 不揮発性記憶装置及びその製造方法 |
| JP2005303262A (ja) * | 2004-03-18 | 2005-10-27 | Sharp Corp | アクティブマトリクス基板、その製造装置、及び表示デバイス |
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| JP2008512273A (ja) * | 2004-09-13 | 2008-04-24 | シルク・ディスプレイズ | プラスチック基板用の高性能複合体材料 |
| JP2006261057A (ja) * | 2005-03-18 | 2006-09-28 | Fuji Photo Film Co Ltd | 有機電界発光素子 |
| KR100770258B1 (ko) * | 2005-04-22 | 2007-10-25 | 삼성에스디아이 주식회사 | 유기 박막트랜지스터 및 그의 제조 방법 |
| KR20090130089A (ko) * | 2005-11-15 | 2009-12-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 다이오드 및 액티브 매트릭스 표시장치 |
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| JP2007165860A (ja) * | 2005-11-17 | 2007-06-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| JP4977478B2 (ja) * | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| KR101293567B1 (ko) * | 2006-02-21 | 2013-08-06 | 삼성디스플레이 주식회사 | 표시장치의 제조방법 |
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