KR101594218B1 - 낮은 열 저항을 갖는 낮은 인덕턴스 플렉스 본드 - Google Patents

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피터 키스
제임스 에프 맥도널드
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Abstract

낮은 인덕턴스 접속들을 갖는 전자 회로가 개시된다. 전자 회로는 접지 평면 및 플렉스 회로를 포함한다. 플렉스 회로는 전반적으로 접지 평면에 대면하는 제 1 표면 및 제 1 표면의 반대편에 있는 제 2 표면을 갖는다. 플렉스 회로는 또한 그의 정의된 가요성 브리지를 갖는다. 전자 회로는 플렉스 회로의 제 2 표면에 통신 가능하게 연결된 제 1 전자 디바이스, 플렉스 회로의 제 2 표면에 통신 가능하게 연결된 제 2 전자 디바이스, 및 플렉스 회로의 제 2 표면 상에 정의되고 가요성 브리지를 따라 연장되는 적어도 하나의 도전성 트레이스를 추가로 포함한다. 적어도 하나의 도전성 트레이스의 하나의 단부는 제 1 전자 디바이스로부터의 아웃바운드 전류를 수신하기 위해 구성되고, 적어도 하나의 도전성 트레이스의 다른 단부는 수직 상호 접속 액세스를 통해 제 2 전자 디바이스에 통신 가능하게 연결된다.

Description

낮은 열 저항을 갖는 낮은 인덕턴스 플렉스 본드{LOW INDUCTANCE FLEX BOND WITH LOW THERMAL RESISTANCE}
본 발명은 와이어 본딩 기술 분야에 관한 것이며, 상세하게는, 전자 회로 내의 트랜지스터들 및 다른 디바이스들에 낮은 인덕턴스 접속들을 제공하기 위한 방법에 관한 것이다.
와이어 본딩은 반도체 디바이스 제조 동안에 집적 회로(IC) 및 인쇄 회로 기판(PCB) 사이에 상호 접속들을 제조하는 방법이다. 인덕턴스는 도전체 내의 전류 내의 전하가 도전체 자체(자기-인덕턴스) 및 인근의 도전체들(상호 인덕턴스) 양자에서 전압을 유도하는 도전체의 속성이다. 본딩 와이어들의 자기 인덕턴스 및 본딩 와이어들 사이의 상호 인덕턴스가 상당하고 전자/집적 회로의 전기 성능을 제한할 수 있다는 것이 알려져 있다. 전자 회로 내의 트랜지스터들 및 다른 디바이스들에 낮은 인덕턴스 접속들을 제공하기 위한 방법을 제공할 필요성이 존재한다.
따라서, 본 개시물의 실시예는 전자 회로에 관한 것이다. 전자 회로는 접지 평면 및 플렉스 회로를 포함한다. 플렉스 회로는 플렉스 회로는 전반적으로 접지 평면에 대면하는 제 1 표면 및 제 1 표면의 반대편에 있는 제 2 표면을 갖는다. 플렉스 회로는 또한 그의 정의된 가요성 브리지를 갖는다. 전자 회로는 플렉스 회로의 제 2 표면에 통신 가능하게 연결된 제 1 전자 디바이스, 플렉스 회로의 제 2 표면에 통신 가능하게 연결된 제 2 전자 디바이스, 및 플렉스 회로의 제 2 표면 상에 정의되고 가요성 브리지를 따라 연장되는 적어도 하나의 도전성 트레이스를 추가로 포함한다. 적어도 하나의 도전성 트레이스의 하나의 단부는 제 1 전자 디바이스로부터의 아웃바운드 전류를 수신하기 위해 구성되고, 적어도 하나의 도전성 트레이스의 다른 단부는 수직 상호접속 액세스(vertical interconnect access: via)를 통해 제 2 전자 디바이스에 통신 가능하게 연결된다.
본 개시물의 추가적인 실시예는 전자 회로에서 인덕턴스를 감소시키기 위한 방법에 관한 것이다. 상기 방법은: 제 1 전자 디바이스를 플렉스 회로의 표면에 접속하는 단계와; 제 2 전자 디바이스를 플렉스 회로의 상기 표면에 접속하는 단계와; 플렉스 회로의 상기 표면 상에 적어도 하나의 도전성 트레이스를 제공하는 단계 ― 적어도 하나의 도전성 트레이스는 제 1 전자 디바이스로부터의 아웃바운드 전류를 제 2 전자 디바이스에 접속하기 위해 구성되고, 적어도 하나의 도전성 트레이스의 하나의 단부는 제 1 전자 디바이스로부터의 아웃바운드 전류를 수신하기 위해 구성되고, 적어도 하나의 도전성 트레이스의 다른 단부는 수직 상호접속 액세스(vertical interconnect access: via)를 통해 제 2 전자 디바이스에 통신 가능하게 연결됨 ― 와; 플렉스 회로의 반대 표면 상에 도전성 재료의 연속층을 제공하여, 적어도 하나의 도전성 트레이스가 플렉스 회로의 반대 표면 상의 복귀 전류와 동일한 경로를 따르도록 허용하는 단계를 포함한다.
본 개시물의 부가적인 실시예는 전자 회로를 제조하기 위한 방법에 관한 것이다. 상기 방법은: 플렉스 회로의 적어도 일부분을 접지 평면에 고정시키는 단계 ― 플렉스 회로는 전반적으로 접지 평면에 대면하는 제 1 표면 및 제 1 표면의 반대편에 있는 제 2 표면을 갖고, 플렉스 회로는 플렉스 회로의 제 2 표면 상에 정의되고 가요성 브리지를 따라 연장되는 적어도 하나의 도전성 트레이스를 포함함 ― 와; 접지 평면에 고정된 플렉스 회로의 일부분 내에서 제 1 전자 디바이스를 플렉스 회로의 제 2 표면에 통신 가능하게 연결하는 단계와; 가요성 브리지를 제 1 전자 디바이스를 향해 풀링(pulling)하고, 수직 상호접속 액세스(vertical interconnect access: via)를 통해 적어도 하나의 도전성 트레이스의 하나의 단부를 상기 제 1 전자 디바이스에 통신 가능하게 연결하는 단계와; 플렉스 회로의 나머지 부분을 접지 평면에 고정시키는 단계와; 제 2 전자 디바이스를 플렉스 회로의 제 2 표면에 통신 가능하게 연결하는 단계 ― 적어도 하나의 도전성 트레이스의 다른 단부는 제 2 전자 디바이스로부터의 아웃바운드 전류를 수신하기 위해 구성됨 ― 를 포함한다.
앞선 대략적인 설명 및 다음의 상세한 설명 모두가 단지 예시적이며 설명을 위한 것이며 청구된 바와 같은 본 발명을 반드시 제한하지는 않는다는 것이 이해되어야 한다. 명세서 부분에 통합되고 명세서 부분을 구성하는 첨부된 도면들은 대략적인 설명과 함께 발명의 실시예들을 예시하고, 본 발명의 원리들을 설명하는 역할을 한다.
본 발명의 다수의 이점들은 첨부된 도면들을 참조하여 당업자에 의해 더 양호하게 이해될 수 있다.
도 1은 종래의 와이어 본드 기술을 도시한 사시도이다.
도 2는 변압기 회로를 도시한 회로도이다.
도 3은 종래의 평행 와이어 본드 구성에서 한 쌍의 평행 와이어들 간의 거리 및 임피던스 간의 관계를 도시한 예시도이다.
도 4는 반평행 구성의 와이어들을 도시한 회로도이다.
도 5는 반평행 구성에서 한 쌍의 평행 와이어들 간의 거리 및 임피던스 간의 관계를 도시한 예시도이다.
도 6은 본 개시물에 따른 전자 회로의 상면도이다.
도 7은 도 6에 도시된 바와 같은 전자 회로의 횡단면도이다.
도 8은 도 6에 도시된 바와 같은 전자 회로의 또 다른 횡단면도이다.
도 9는 도 6에 도시된 바와 같은 전자 회로를 생산하기 위한 방법을 도시한 흐름도이다.
도 10은 이완 상태에서 전자 회로의 플렉스 회로를 도시한 예시도이다.
도 11은 풀링 오버 상태에서 전자 회로의 플렉스 회로를 도시한 예시도이다.
도 12는 본 개시물에 따른 2 개의 예시적인 플렉스 회로들의 상면도이다.
본 발명의 현재 바람직한 실시예들에 대해 이제 참조가 이루어질 것이고, 실시예들의 예들이 첨부된 도면들에 예시된다.
종래의 와이어 본드 기술들은 인덕턴스를 낮추기 위한 시도로 다수의 본드들을 사용한다. 도 1은 종래의 와이어 본드 기술을 도시한 예시이다. 와이어 본드들은 많은 설계들의 대역폭을 제한하는 인덕턴스를 갖는다. 인덕턴스를 제한하기 위한 기회가 존재하지만, 이것은 전류가 오리지널 신호의 반대 방향으로 흐르는 유사한 와이어 본드의 배치를 요구한다. 이러한 반대의 전류 흐름은 도 1에 도시된 예시적인 본딩을 포함하는 많은 예들에서 실행 불가하다. 더 상세하게, 연구들은, 종래의 와이어 본드 기술에 따라 구성된 평행한 와이어 본드들(102) 사이의 상호 인덕턴스가 인덕턴스를 제거하기 위한 능력보다 더 큰다는 것을 나타낸다. 즉, 평행한 와이어 본드들(102) 사이의 상호 인덕턴스는 총 가능한 인덕턴스의 감소를 제한한다.
이러한 인덕턴스 감소를 다루는 수학식들이 아래에 주어진다. 도 2에 도시된 변압기 회로를 참조하면, 변압기 수학식들은 다음과 같이 정의된다.
Figure 112013095880019-pat00001
위의 수학식에서, M은 상호 인덕턴스를 나타내고, L1 및 L2는 도전체들의 자기-인덕턴스들을 각각 나타내고, k는 2 개의 도전체들 사이의 거리를 나타내는 인수이다.
종래의 평행한 와이어 본드 구성에서, L1 = L2 및 v1 = v2는 i1 = i2를 암시한다. 다음의 수학식들은 변압기 수학식들로부터 유도될 수 있다.
Figure 112013095880019-pat00002
위의 수학식에 기초하여, 회로의 총 임피던스는
Figure 112013095880019-pat00003
에 대해
Figure 112013095880019-pat00004
로서 계산된다. k에 관련하여 임피던스의 그래픽 표현이 도 3에 도시된다. 도면에 표시된 바와 같이, k가 0에 접근할 때(즉, 2 개의 도전체들이 멀리 떨어질 때),
Figure 112013095880019-pat00005
및
Figure 112013095880019-pat00006
이다. 그러나, k가 1에 접근함에 따라(즉, 2 개의 도전체들이 서로에 대해 매우 가까워짐에 따라),
Figure 112013095880019-pat00007
및
Figure 112013095880019-pat00008
이다. 결과는, 평행한 와이어 본드들 사이의 상호 인덕턴스가 총 가능한 인덕턴스의 감소를 제한한다는 것을 입증한다. 즉, 종래의 평행한 와이어 본드 구성들은 인덕턴스를 감소시키는데 있어서 유효하지 않다.
본 개시물은 전자 회로 내의 트랜지스터들 및 다른 전기 컴포넌트들/디바이스들에 낮은 인덕턴스 접속들을 제공하기 위한 방법에 관한 것이다. 본 개시물에 따라, 와이어들/도전체들은 인덕턴스를 감소시키기 위해 반대 전류 흐름을 제공하는 반평행(antiparallel) 방식으로 구성된다. 즉, 회로의 한 측면(예를 들면, 상부 측면) 상에 위치된 도전체들은 반대 측면(예를 들면, 하부 측면) 상의 복귀 전류와 동일한 경로를 따르고, 따라서 i1 = -i2 및 L1 = L2이다. 다음의 수학식들은 변압기 수학식들로부터 유도될 수 있다.
Figure 112013095880019-pat00009
이제 도 4를 참조하면, 반평행한 방식으로 구성된 2 개의 도전체들이 도시된다. 논의를 간략히 하기 위해,
Figure 112013095880019-pat00010
라 가정하면, 다음의 수학식들이 유도될 수 있다.
Figure 112013095880019-pat00011
와이어들이 반평행한 방식으로 구성될 때, k에 관련하여 임피던스의 그래픽 표현이 도 5에 도시된다. 도 5에 표시된 바와 같이, k가 0에 접근할 때(즉, 2 개의 도전체들이 멀리 떨어질 때),
Figure 112013095880019-pat00012
이다. 그러나, k가 1에 접근할 때(즉, 2 개의 도전체들이 서로에 매우 가까울 때),
Figure 112013095880019-pat00013
에 0에 접근한다. 즉, 반평행한 방식으로 구성된 와이어들은 종래의 평행한 와이어 본드 구성과 연관된 상술된 제한들 없이 인덕턴스를 추가로 감소시킬 수 있다. 또한,
Figure 112013095880019-pat00014
일지라도, 임피던스는
Figure 112013095880019-pat00015
로서 계산될 수 있고, 이것은 여전히 2 개의 도전체들 사이의 커플링이 증가함에 따라(즉, 서로에 더 가까워짐에 따라),
Figure 112013095880019-pat00016
가 감소될 수 있다는 것을 표시한다.
본 개시물에 따라 생산된 전자 회로 및 방법은 상술된 인덕턴스 감소 규칙들을 이용한다. 더 상세하게, 본 개시물에 따라 생산된 전자 회로 및 방법은 신호 평면 및 이미지 평면 사이의 커플링을 증가시키기 위해 플렉스 회로를 사용한다. 또한, 본 개시물에 따른 방식으로 플렉스 회로를 사용하는 것은 플렉스 회로의 하나의 측면(예를 들면, 상부 표면) 상에 위치된 도전체들이 반대 표면(예를 들면, 하부 표면) 상의 복귀 전류와 동일한 경로를 따르도록 허용하고, 따라서 상술된 바와 같이 인덕턴스를 감소시킨다.
플렉스 회로들(가요성 전자 기기로서 또한 지칭될 수 있음)은 폴리이미드 또는 투명 도전성 폴리에스테르 막 등과 같은 가요성 기판들 상에 전자 디바이스들을 장착함으로써 전자 회로들을 조립하기 위한 기술을 지칭한다. 플렉스 회로들은 단단한 인쇄 회로 기판들에서 사용되는 컴포넌트들을 사용하여 제조되어, 인쇄 회로 기판이 그의 사용 동안에 원하는 형상 또는 플렉스에 일치하도록 허용한다.
이제 도 6 내지 도 8을 참조하면, 본 개시물에 따른 전자 회로(600)가 예시된다. 전자 회로(600)는 연속적인 접지 평면(602)(이미지 평면으로서 또한 지칭될 수 있음)을 포함한다. 전자 회로(600)는 또한 접지 평면(602)의 표면에 고정된 플렉스 회로(604)를 포함한다. 도면들에 도시된 예시적인 전자 회로(600)에서, 플렉스 회로(604)는 제 1 디바이스(606)로부터 나가는 전류를 제 2 디바이스(608)에 접속하기 위해 활용된다.
일 실시예에서, 플렉스 회로(604)의 (도 7에 도시된 배향의) 상부 표면은 제 1 디바이스(606)로부터 나가는 전류를 제 2 디바이스(608)에 접속하기 위한 하나 이상의 신호/도전성 트레이스들(610)을 포함한다. 도 7에 예시된 바와 같이, 각각의 신호/도전성 트레이스(610)의 하나의 단부는 제 1 디바이스(606)로부터 아웃바운드 전류를 수신하기 위해 구성되고, 각각의 신호/도전성 트레이스(610)의 다른 단부는 브리지를 따라 연장되고 상부 표면 상의 수직 상호접속 액세스(vertical interconnect access: via)(612)의 패드에 통신 가능하게 연결된다. 하부 표면 상에 위치된 수직 상호접속 액세스(612)의 반대 패드는 제 2 디바이스(608)에 통신 가능하게 연결되고, 따라서 제 1 디바이스(606)로부터 나가는 전류를 제 2 디바이스(608)에 접속한다.
반면에, 플렉스 회로(604)의 하부 표면은 접지 평면(602)에 고정된 도전성 재료(예를 들면, 구리 등)의 연속층을 포함한다. 이러한 방식으로, 상부측 도전성 트레이스들(610)을 통해 아웃바운드 전류가 하부층 상의 이미지 평면에서의 전류와 동일한 경로를 따르는 한, 상호 커플링은 직렬 인덕턴스를 감소시킬 것이다. 상부 및 하부 표면들 사이에 0의 거리를 갖는 것이 불가능하지만, 상부 및 하부 표면들 사이의 거리 d가 충분히 작아서 그들이 가깝게 연결된 것으로 간주되면, 매우 상당한 인덕턴스의 감소가 달성될 수 있다는 것이 예상된다.
일 실시예에서, 상부 및 하부 표면들 사이의 거리 d는, d가 라운드 와이어/도전체의 2 개의 직경들 미만 또는 주어진 신호/도전성 트레이스의 폭 미만 또는 이와 동일하면, 상당히 작은 것으로 간주된다. 대안적으로, 상부 및 하부 표면들 사이의 거리 d는, 플렉스 회로(604)의 두께가 대략 1 mil(즉, 인치의 1/1000) 미만 또는 이와 동일하면 상당히 작은 것으로 간주된다. 그러나, 위의 정의들이 절대적인 요건들이 아니라는 것이 예상된다. 가능한 실행 가능하게 얇은 플렉스 회로는 본 개시물의 사상 및 범위를 벗어나지 않고 전자 회로를 구현하기 위해 활용될 수 있다.
다양한 기술들이 상술된 전자 회로(600)를 조립하기 위해 활용될 수 있다는 것이 예상된다. 예를 들면, 예시적인 풀오버(pullover) 기술(900)이 도 9 내지 도 11에 도시된다. 단계(902)는 우선 플렉스 회로(604)의 하나의 측면을 접지 평면(602)에 부착한다. 도 10에 도시된 배향에서, 플렉스 회로(604A)의 우측 측면은 우선 접지 평면(602)에 부착된다. 그후 단계(904)는 트랜지스터(또는 다른 능동 디바이스)(608)를 플렉스 회로(604A)의 고정된 우측 부분에 부착한다. 그후 단계(906)는 플렉스 회로(604B)의 좌측 절반을 우측 측면 트랜지스터로 풀링 오버한다. 더 상세하게, 플렉스 회로(604)는, 풀링 오버될 때, 디바이스(608)의 적어도 일부분에 결속하기 위한 가요성 브리지를 정의하는 컷 슬롯(614)을 갖는다. 후속으로, 단계(908)는 플렉스 브리지와 디바이스(608)의 본딩 영역을 정렬하고, (예를 들면, 열 압착 본딩 등을 적용하여) 플렉스 브리지와 디바이스(608)의 본딩 영역을 도전적으로 고정한다. 디바이스(608)의 본딩 영역에 도전적으로 고정된 플렉스 브리지가 도 7에 도시된 단면도 및 도 11에 도시된다.
그후, 단계(910)는 플렉스 회로(604)의 나머지 측면을 접지 평면(602)에 부착한다. 현재 예에서, 플렉스 회로(604B)의 좌측 측면이 이제 접지 평면(602)에 부착된다. 그후, 단계(912)는 또 다른 트랜지스터(또는 다른 능동 디바이스)(606)를 플렉스 회로(604B)의 고정된 좌측 절반 부분에 부착한다. 디바이스(606)는 이제 플렉스 회로(604B)의 상부 측면 상의 도전성 트레이스들(610)에 통신 가능하게 연결되고, 도전성 트레이스들(610)은 상술된 바와 같이 디바이스들(606 및 608) 사이의 통신을 용이하게 할 것이다.
위에 제공된 풀오버 기술에 따라 조립된 전자 회로가 2 개의 고정된 부분들(604A 및 604B) 사이에 하나 이상의 리플들(ripples)을 포함할 수 있다는 것이 주목된다. 리플들이 도 11에서 (604C)로서 표시되고, 또한 도 6 및 도 8에 표시된다. 이러한 리플들이 접지 평면(602)에 직접적으로 고정되지 않지만, 그들은 단지 회로 칩 상의 작은 부분에 걸쳐 있고 회로의 동작에 부정적으로 영향을 주지 않는다. 이러한 구현의 이점은, 플렉스 엘리먼트가 안전히 제조될 수 있다는 것이다. 예를 들면, 플렉스 회로들은 상술된 플렉스 회로들과 유사한 원하는 형상을 생성하기 위해 다이 컷팅될 수 있다. 회로의 가요성 및 풀오버 기술은 중첩 조건의 생성이 디바이스들(606 및 608) 사이의 통신 커플링을 용이하게 하도록 허용한다.
그러나, 풀오버 기술이 중첩 조건을 생성하기 위해 요구되지 않는다는 것이 예상된다. 예를 들면, 플렉스 회로가 기판에 노출되고(예를 들면, 플렉스 본드 영역의 좌측 절반이 리프트될 때), 제 2 능동 디바이스가 노출된 영역에 배치되면, 동일한 낮은 인덕턴스를 갖는 유사한 중첩 영역이 생성된다. 대안적으로, 도 12에 도시된 바와 같이, 플렉스 회로(1200)의 브리지(1202)는 컷 슬롯(1204)을 넘어 플렉스 회로의 우측 측면으로 연장되도록 구성된다. 이러한 방식으로, 플렉스 브리지는 풀오버를 수행하고 따라서 리플들을 생성하는 것을 회피하지 않고도 플렉스 회로의 우측 측면 상에 위치된 디바이스의 본딩 영역과 정렬된다. 다양한 다른 기술들이 또한 본 개시물의 사상 및 범위에서 벗어나지 않고 상술된 바와 같은 중첩 조건을 생성하기 위해 활용될 수 있다는 것이 예상된다.
위의 예들에서 참조된 디바이스들(606 및 608)이 전자 회로들을 생성하기 위해 사용되는 다양한 형태의 전자 디바이스들/컴포넌트들을 포함할 수 있다는 것이 예상된다. 그러한 디바이스들은, 이에 제한되지 않지만, 플립 칩들, 트랜지스터들 및 다른 반도체 디바이스들 등을 포함할 수 있다. 또한, 예시적인 플렉스 회로들(604 및 1200)의 도시들이 예시적인 목적으로 간략화되는 것이 이해된다. 플렉스 회로들은, 본 개시물의 사상 및 범위에서 벗어나지 않고 도면들에 도시된 하나 이상의 신호/도전성 트레이스들(610) 이외에 다른 회로 컴포넌트들을 포함할 수 있다.
열-압착 본딩이 디바이스의 본딩 영역 및 플렉스 브리지에 도전적으로 고정하도록 허용하는 것이 특히 고속 회로들에서 인정될 수 있다는 것이 또한 예상된다. 본 개시물에 따라 생성된 전자 회로의 추가적인 이점은, 회로 레이아웃이 낮은 인덕턴스와 일치하는 낮은 열 저항(예를 들면, 와트 당 0.5℃ 내지 1℃의 범위(Tj)를 가짐)을 유지한다는 것이다. 예를 들면, 플렉스 회로는 히트 파이프들(heat pipes)로서 역할을 하기 위해 디바이스들(606 및/또는 608) 아래에 하나 이상의 수직 상호접속 액세스들(예를 들면, 구리 수직 상호접속 액세스들)을 제공할 수 있다. 그러한 구성은 개선된 열 방산을 제공하고, 다양한 동작 조건들/환경들에서 인정될 수 있다.
앞서 개시된 방법들 내의 단계들의 특정 순서 또는 계층이 예시적인 접근법들의 예들이라는 것이 이해된다. 설계 선호도들에 기초하여, 본 발명의 범위 내에서 유지되면서, 방법 내의 단계들의 특정 순서 또는 계층이 재정렬될 수 있다는 것이 이해된다. 첨부된 방법은 예시적인 순서의 다양한 단계들의 현재 엘리먼트들을 청구하고, 제공된 특정 순서 또는 계층으로 제한되는 것으로 의미되지 않는다.
본 발명 및 그의 수반되는 이점들 중 많은 것들이 앞선 설명에 의해 이해될 것이라는 것이 믿겨진다. 본 발명의 범위 및 사상으로부터 벗어나지 않거나 그의 중요한 이점들 모두를 희생하지 않고, 본 발명의 컴포넌트들의 형태, 구조 및 배열에서 다양한 변화들이 이루어질 수 있다는 것이 명백할 것이라는 것이 또한 믿겨진다. 앞서 본원의 형태는 단지 본 발명을 설명하기 위한 실시예인 것으로 기재되며, 이것은 그러한 변화들을 수반 및 포함하기 위한 다음의 청구항들의 의도이다.

Claims (20)

  1. 접지 평면과,
    플렉스 회로(flex circuit) ― 상기 플렉스 회로는 상기 접지 평면에 대면하는(facing) 제 1 표면 및 상기 제 1 표면의 반대편에 있는(opposite to) 제 2 표면을 가지며, 상기 플렉스 회로에는 상기 플렉스 회로의 나머지 영역으로부터 분할(split)되는 가요성 브리지(flexible bridge)가 정의됨 ― 와,
    상기 플렉스 회로의 상기 제 2 표면 상에 배치된 제 1 전자 디바이스와,
    상기 플렉스 회로의 상기 제 2 표면 상에 배치된 제 2 전자 디바이스와,
    상기 플렉스 회로의 상기 제 2 표면 상에 정의되고 상기 가요성 브리지를 따라 연장되는 적어도 하나의 도전성 트레이스(conductive trace)를 포함하되,
    상기 적어도 하나의 도전성 트레이스의 하나의 단부는 상기 제 1 전자 디바이스로부터의 아웃바운드 전류(an outbound current)를 수신하기 위해 구성되고, 상기 적어도 하나의 도전성 트레이스의 다른 단부는 수직 상호접속 액세스(vertical interconnect access:via)를 통해 상기 제 2 전자 디바이스의 적어도 하나의 전기적 콘택트에 통신 가능하게 연결되며, 상기 제 2 전자 디바이스의 상기 적어도 하나의 전기적 콘택트는 상기 플렉스 회로의 상기 제 2 표면에서 이격 배치되는
    전자 회로.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 도전성 트레이스는 라운드 와이어(round wire)를 포함하고, 상기 플렉스 회로의 상기 제 1 표면과 상기 제 2 표면 사이의 거리는 상기 라운드 와이어의 직경의 2 배 미만인
    전자 회로.
  3. 제 1 항에 있어서,
    상기 플렉스 회로의 상기 제 1 표면과 상기 제 2 표면 사이의 거리는 상기 적어도 하나의 도전성 트레이스의 폭 이하인
    전자 회로.
  4. 제 1 항에 있어서,
    상기 플렉스 회로의 상기 제 1 표면과 상기 제 2 표면 사이의 거리는 1 mil 이하인
    전자 회로.
  5. 제 1 항에 있어서,
    상기 플렉스 회로의 상기 제 1 표면은 도전성 재료의 연속층(a continuous layer)을 포함하는
    전자 회로.
  6. 제 1 항에 있어서,
    상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스는 각각 칩 또는 트랜지스터 중 적어도 하나를 포함하는
    전자 회로.
  7. 제 1 항에 있어서,
    상기 플렉스 회로 내에 정의되고 히트 파이프들(heat pipes)로서 기능하는 복수의 구리 수직 상호접속 액세스(via)들을 더 포함하는
    전자 회로.
  8. 전자 회로를 포함하는 장치로서,
    상기 전자 회로는
    접지 평면과,
    플렉스 회로 ― 상기 플렉스 회로는 상기 접지 평면에 대면하는 제 1 표면 및 상기 제 1 표면의 반대편에 있는 제 2 표면을 가지며, 상기 플렉스 회로에는 상기 플렉스 회로의 나머지 영역으로부터 분할(split)되는 가요성 브리지(flexible bridge)가 정의됨 ― 와,
    상기 플렉스 회로의 상기 제 2 표면 상에 배치된 제 1 전자 디바이스와,
    상기 플렉스 회로의 상기 제 2 표면 상에 배치된 제 2 전자 디바이스와,
    상기 플렉스 회로의 상기 제 2 표면 상에 정의되고 상기 가요성 브리지를 따라 연장되는 적어도 하나의 도전성 트레이스를 포함하되,
    상기 적어도 하나의 도전성 트레이스의 하나의 단부는 상기 제 1 전자 디바이스로부터의 아웃바운드 전류를 수신하기 위해 구성되고, 상기 적어도 하나의 도전성 트레이스의 다른 단부는 수직 상호접속 액세스(via)를 통해 상기 제 2 전자 디바이스의 적어도 하나의 전기적 콘택트에 통신 가능하게 연결되며, 상기 제 2 전자 디바이스의 상기 적어도 하나의 전기적 콘택트는 상기 플렉스 회로의 상기 제 2 표면에서 이격 배치되는
    장치.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 도전성 트레이스는 라운드 와이어를 포함하고, 상기 플렉스 회로의 상기 제 1 표면과 상기 제 2 표면 사이의 거리는 상기 라운드 와이어의 직경의 2 배 미만인
    장치.
  10. 제 8 항에 있어서,
    상기 플렉스 회로의 상기 제 1 표면과 상기 제 2 표면 사이의 거리는 상기 적어도 하나의 도전성 트레이스의 폭 이하인
    장치.
  11. 제 8 항에 있어서,
    상기 플렉스 회로의 상기 제 1 표면과 상기 제 2 표면 사이의 거리는 1 mil 이하인
    장치.
  12. 제 8 항에 있어서,
    상기 플렉스 회로의 상기 제 1 표면은 도전성 재료의 연속층(a continuous layer)을 포함하는
    장치.
  13. 제 8 항에 있어서,
    상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스는 각각 칩 또는 트랜지스터 중 적어도 하나를 포함하는
    장치.
  14. 제 8 항에 있어서,
    상기 전자 회로는 상기 플렉스 회로 내에 정의되고 히트 파이프들로서 기능하는 복수의 구리 수직 상호접속 액세스(via)들을 더 포함하는
    장치.
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