KR101589765B1 - 익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 ｓｏｉ 트랜지스터들 및 그 제조방법 - Google Patents

익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 ｓｏｉ 트랜지스터들 및 그 제조방법 Download PDF

Info

Publication number
KR101589765B1
KR101589765B1 KR1020100072220A KR20100072220A KR101589765B1 KR 101589765 B1 KR101589765 B1 KR 101589765B1 KR 1020100072220 A KR1020100072220 A KR 1020100072220A KR 20100072220 A KR20100072220 A KR 20100072220A KR 101589765 B1 KR101589765 B1 KR 101589765B1
Authority
KR
South Korea
Prior art keywords
layer
regions
soi
source
epitaxial
Prior art date
Application number
KR1020100072220A
Other languages
English (en)
Other versions
KR20110013261A (ko
Inventor
마완 에이치. 케이터
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20110013261A publication Critical patent/KR20110013261A/ko
Application granted granted Critical
Publication of KR101589765B1 publication Critical patent/KR101589765B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

실리콘-온-절연체(SOI) 트랜지스터 디바이스는 벌크 기판 상부에 형성되는 매립된 절연체 층; 상기 매립된 절연체 층 위에 형성되는 SOI 층; 및 게이트 도전체의 인접한 양 사이드들에 배치된 에피택셜 영역들(epitaxial regions) - 상기 에피택셜 영역들은 상기 트랜지스터 디바이스의 소스 및 드레인 영역들에 대응함 - 을 포함하는 한 쌍의 실리콘을 포함하되; 이때 상기 에피택셜 영역들의 일부는 상기 매립된 절연체에 임베드되고 그리고 상기 트랜지스터의 채널 영역의 양 끝의 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI 층의 수직 및 바닥 표면들 모두와 접촉한다.

Description

익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 ＳＯＩ 트랜지스터들{SOI TRANSISTORS HAVING AN EMBEDDED EXTENSION REGION TO IMPROVE EXTENSION RESISTANCE AND CHANNEL STRAIN CHARACTERISTICS}
본 발명은, 일반적으로 반도체 디바이스 제조에 관한 것으로, 좀 더 상세하게는, 개선된 익스텐션 저항(extension resistance) 및 채널 스트레인 특성들(channel strain characterics)을 갖는 실리콘-온-절연체(SOI; silicon-on-insulator) 트랜지스터들에 관한 것이다.
상보성 금속 산화물 반도체(CMOS) 전계 효과 트랜지스터들(FETs)은, 예를 들어, 신호 처리, 컴퓨팅, 및 무선 통신들을 포함한 거의 모든 전자 회로 응용에 사용된다. SOI 트랜지스터들이 그러한 CMOS FET 디바이스들인데, 이 디바이스들에서 능동소자 영역(the active device area) (FET 채널을 포함함)은 매립된 절연체 층(a buried insulating layer) (예를 들어, 산화물. 이 경우 매립된 절연체 층을 BOX로 부름) 상부에 배치되는 비교적 얇은 실리콘(혹은 다른 반도체 재료) 층에 형성된다. 상기 매립된 절연체 층은 벌크(예, 실리콘) 기판 상부에 형성된다. 상기 SOI 디바이스들의 이점은 기생 캐패시턴스(parasitic capacitance)가 감소될 뿐만 아니라, 다른 트랜지스터 디바이스들로의 누설(cross talk)이 감소된다는 데 있다.
트랜지스터 디바이스들의 크기가 계속 작아짐에 따라, FET 게이트 사이즈의 감소는 쇼트 채널 효과들(short channel effects)을 제어하기 위해 SOI 층 두께의 감소를 가져왔다. 실제로, 소위 극도로 얇은 SOI 혹은 ETSOI 디바이스들은 약 10 나노미터(nm) 혹은 그보다 얇은 상태의 SOI 두께를 가질 수도 있다. 그러나, 그와 같이 얇은 SOI 디바이스들은 더 높은 소스/드레인 익스텐션 저항들을 유발하는데, 이는 높인(raised) 소스/드레인 영역들을 형성함으로써 어느 정도까지는 완화될 수 있다.
그러나, ETSOI 디바이스들에서 보다 낮은 소스/드레인 익스텐션 저항들을 유지하는데 있어서 또 다른 난관은 종래의 도펀트 활성화(activation) 공정들에서는 도펀트들이 ETSOI를 관통하여 BOX 내부로 확산되기 때문에 도펀트 손실(loss)이 발생된다는 것이다. 또한, ETSOI 디바이스들에서 원하는 채널 스트레인 특성들을 유지하는 것에 대한 문제도 존재하는데, NFET 디바이스 채널에 적용되는 인장 응력과 PFET 디바이스 채널에 적용되는 압축 응력이 각각의 캐리어 이동도(carrier mobilities)를 증가시킨다는 것은 이미 잘 알려져 있다.
바람직한 일 실시예에서, 실리콘-온-절연체(SOI) 트랜지스터 디바이스는, 벌크 기판의 상부에 형성되는 매립된 절연체 층; 상기 매립된 절연체 층 위에 형성되는 SOI 층; 및 게이트 도전체의 인접한 양 사이드들(adjacent opposing sides)에 배치되는 에피택셜 영역들(epitaxial regions) - 상기 에피택셜 영역들은 상기 트랜지스터 디바이스의 소스 및 드레인 영역들에 대응함 - 을 포함하는 한 쌍의 실리콘을 포함하되; 여기서 상기 에피택셜 영역들의 일부는 상기 트랜지스터 디바이스 채널 영역의 양 끝(opposing ends)의 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI 층의 수직 및 바닥 표면들 모두와 접촉한다.
또 다른 실시 예에서는, 실리콘-온-절연체(SOI) 트랜지스터 디바이스를 형성하는 방법이 제공되는데, 상기 방법은, 출발 구조(a starting structure)의 상부에 제1 희생 층(sacrificial layer)을 형성하는 단계 - 상기 출발 구조는 벌크 기판 상부에 형성되는 매립된 절연체 층, 상기 매립된 절연체 층 위에 형성되는 SOI 층, 상기 SOI 층 상부에 형성되는 게이트 도전체 및 게이트 절연체 층, 및 상기 게이트 도전체의 상부 및 측벽들 위에 형성되는 디스포저블 스페이서 층(a disposable spacer layer)을 포함함 -; 상기 디스포저블 스페이서 층 및 게이트 도전체에 인접한 양 사이드들에 배치된 상기 제1 희생 층의 일부를 제거하는 단계; 상기 디스포저블 스페이서 층 및 게이트 도전체에 인접한 양 사이드들에 배치된 상기 SOI 층의 대응하는 노출된 부분들을 제거하는 단계; 상기 트랜지스터 디바이스의 채널 영역의 양 끝의 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI층의 수직 및 바닥 표면들 모두가 노출되도록 상기 매립된 절연체 층을 아래쪽으로 그리고 측면으로 식각하는 단계; 및 게이트 도전체의 인접한 양 사이드들에 배치된 에피택셜 영역들 - 상기 에피택셜 영역들은 상기 트랜지스터 디바이스의 소스 및 드레인 영역들에 대응함 - 을 포함하는 한 쌍의 실리콘을 성장시켜서 상기 매립된 절연체 층의 식각된 부분들을 채우는 단계를 포함하되; 상기 에피택셜 영역들의 일부는 상기 트랜지스터 디바이스의 채널 영역의 양 끝의 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI 층의 수직 및 바닥 표면들 모두와 접촉한다.
이하에서는, 예시 도면들을 참조하여 설명할 것인데, 여기 도면들에서 유사한 구성요소들은 일부 도면들에서 유사한 참조 부호들로 나타낸다:
도 1은 종래에 형성된 ETSOI 트랜지스터 디바이스의 단면도이다;
도 2는 종래에 형성된 또 다른 ETSOI 트랜지스터 디바이스의 단면도이다;
도 3은 종래에 형성된 또 다른 ETSOI 트랜지스터 디바이스의 단면도이다;
도 4는 종래에 형성된 SOI 트랜지스터 디바이스의 단면도이다;
도 5a 내지 5i는 본 발명의 일 실시 예에 따른, 익스텐션 저항 및 채널 스트레인 특성들을 개선시키기 위해 임베드된 익스텐션 영역을 갖는 ETSOI 트랜지스터를 형성하는 방법을 도시한 연속 단면도이다;
도 6a 내지 6c는 5c 및 5d에 도시된 패터닝이 자기 정렬되는 실시 예를, 다른 예로 도시한 연속 단면도이다;
도 7a 내지 7e는 5c 및 5d에 도시된 패터닝이 자기 정렬되는 실시 예를, 또 다른 예로 도시한 연속 단면도이다;
도 8a 내지 8c는 본 발명의 또 다른 일 실시 예에 따른 BOX 유전체 식각 면을 테일러링하는(tailoring) 방법을 도시한 연속 단면도이다;
도 9a 내지 9h는 본 발명의 또 다른 바람직한 실시 예에 따른, 익스텐션 저항 및 채널 스트레인 특성들을 개선시키기 위한 임베드된 익스텐션 영역을 갖는 SOI 트랜지스터를 형성하는 방법을 도시한 연속 단면도이다; 그리고
도 10a 내지 10d는 본 발명의 또 다른 바람직한 실시 예에 따른 SOI 트래지스터를 형성하는 방법을 도시한 연속 단면도이다.
여기서는 익스텐션 저항 및 채널 스트레인 특성들을 개선시키기 위한 임베드된 익스텐션 영역을 갖는 SOI 트랜지스터를 형성하는 방법들 및 구조들이 개시된다. 상기 실시 예들은 두꺼운 SOI 디바이스들에 대해서뿐 만 아니라, 임베드된 그리고 높인(raised) 소스/드레인을 갖는 ETSOI 구조들에 대해서도 적용될 수 있다. 간단히 말해서, 상기 실시 예들은 익스텐션 영역들의 위치에 대응하는 SOI 층의 바닥 표면 (및 기판 표면)의 일부가 노출되도록 BOX 층에서의 측면 식각(lateral etch)을 이용한다. 그렇게 함으로써, 이후에 형성되는 에피택셜 영역은 익스텐션 영역 및 에피택셜 영역에서의 SOI 사이의 인터페이스를 증가하게끔 하는 방식으로 형성될 수 있다. 그에 따라, 익스텐션 저항이 낮게 유지될 수 있는데, 이는 에피택셜 영역의 일부가 상기 익스텐션 영역 바로 아래에 배치되기 때문이다. 이렇게 하여 매립된 산화물 층에 대한 도펀트들의 확산을 완화시킬 수 있다. 또한, 채널 영역에서의 보다 많은 SOI/에피택셜 영역 인터페이스는, 상기 채널에 적용될 수 있는 인장 혹은 압축 응력(tensile or compressive stress)의 정도를 증가시켜서, 결국 ETSOI 디바이스들에 대한 캐리어 이동도(carrier mobility)까지도 증가시킨다.
먼저 도 1을 참조하면, 도 1은 종래에 형성된 ETSOI 트랜지스터 디바이스(100)의 단면도를 도시한다. 도시된 바와 같이, 벌크 기판(102)(예를 들어, 실리콘)은 그 상부에 형성되는 매립된 절연체 층(104)(이 예에서는 매립된 산화물 층 혹은 BOX)를 포함한다. 그리고 얇은 실리콘 층(106)이 상기 BOX 층(104) 상부에 차례로 형성되는데, 이때 상기 층(106)은 FET 채널 형성과 호환 가능한 어떤 다른 적절한 반도체 층으로 이루어질 수도 있다. 상기에 언급된 바와 같이, ETSOI인 층(106)은 10nm 혹은 그보다 더 얇은 층으로 이루어질 수 있다. 그래서, 도 1의 완전공핍형(fully depleted) ETSOI 디바이스(100)은 높인(raised) 소스/드레인 영역들(108)을 더 포함하는데, 이는 트랜지스터가 PFET 디바이스인지 또는 NFET 디바이스인지에 따라, 실리콘 게르마늄(SiGe) 또는 실리콘 탄화물(SiC)과 같은 재료를 포함하는 스트레인의 에피택셜 성장(epitaxial growth)에 의해 형성된다.
예를 들어, 채널 영역(110)이 NFET 디바이스인 경우에는 주 캐리어 이동도(즉, 전자 이동도)를 증가시키기 위해, 실리콘 탄화물(SiC)이 SOI 채널(110)에서 인장 응력을 발생시키는데 사용될 수 있는 하나의 적절한 재료가 될 수 있다. 이와는 반대로, 채널 영역(110)이 PFET 디바이스인 경우에는 주 캐리어 이동도(즉, 정공 이동도)를 증가시키기 위해, 실리콘 게르마늄(SiGe)이 SOI 채널(110)에서 압축 응력을 발생시키는데 사용될 수 있는 하나의 적절한 재료가 될 수 있다.
여기서, 당해 기술분야의 숙련자는, 각각의 트랜지스터들 사이에 전기적 고립(isolation)을 제공하기 위한 쉘로우 트렌치 고립(STI; shallow trench isolation) 영역들(112) (예, 산화물 재료), 채널 영역(110) 상부에 배치되는 게이트 전극(114) (예, 폴리실리콘 혹은 다른 적절한 도전성 재료), SOI 층(106)으로부터 게이트 전극(114)를 전기적으로 고립시키기 위한 게이트 유전체 층(116) (예, 산화물, 질화물, 산질화물(oxynitride), 등등), 및 게이트 측벽 스페이서들(118) (예, 질화물)을 포함하는, FET 디바이스들과 연관된 다른 종래 구조들 또한 이해할 수 있을 것이다.
상기에서 언급된 바와 같이, 도 1에 도시된 것과 같은 ETSOI FET 디바이스(100)은 활성화(activation)에 따른 BOX에서의 도펀트 손실 때문에, 그리고 주어진 SOI의 얇은 두께와, 그렇게 극도로 얇은 두께를 가진 익스텐션 SOI의 높은 저항 때문에, 높은 익스텐션 영역 저항(a high extension region resistance)의 문제를 겪게 된다. 또한, SOI의 그와 같은 얇은 두께는 에피택셜하게 성장된 높인 소스/드레인 영역들과 채널 영역(110) 사이의 인터페이스(도 1에서 점선 원으로 나타냄)를 감소시킨다. 이는 결과적으로 에피택셜하게 성장된 높인 소스/드레인 영역들(108)에 의해 유도되는 채널 스트레인의 심각한 감소를 초래한다.
이하에서는 ETSOI 디바이스들과 관련된 익스텐션 저항을 줄이고 감소된 스트레인 문제를 해결하기 위한 시도로써 몇몇 솔루션들이 제시된다. 예를 들어, 도 2는 종래에 형성된 또 다른 ETSOI 트랜지스터 디바이스(200)의 단면도를 도시한다. 여기서는 기술을 쉽고 명확하게 하기 위한 목적으로, 이하의 도면들에서 유사한 구성요소들은 유사한 참조번호들을 가질 것이며 그리고 도면과 도면에서 구성요소들이 다르지 않은 경우에는 참조번호들이 생략될 수도 있음을 유념해야 할 것이다. 아무튼, 도 2에서 주목할 것은 트랜지스터 디바이스(200)은 도 1의 BOX 층(104) 대신에 매립된 질화물 층(204)를 사용하였다는 것이다. 비록 이 디바이스가 산화물 BOX 층 디바이스에 비하여 도펀트 손실을 감소시키고 도펀트의 속성 열처리(RTA; rapid thermal anneal)에 따른 익스텐션 저항을 개선시키는 것을 돕는다고 하더라도(즉, 상기 도펀트가 실질적으로 얇은 SOI를 관통하여 매립된 질화물 내부로 확산되지는 않기 때문에), 에피택셜하게 성장된 높인 소스/드레인 영역들(108)의 구조가 도 1의 구조 형상과 실질적으로 동일하기 때문에 감소된 스트레인 문제를 해결할 수 없다.
도 1에서처럼, ETSOI 디바이스를 위해 BOX 층을 사용하는 것이 바람직한 경우에도, 소스/드레인 익스텐션 주입 라스트(extension implants last)를 수행하고 그 다음 열 처리(annealing) 대신 레이저 처리를 하여 도펀트 이온을 활성화하는 방식으로 도펀트 활성화 프로세싱을 변경함으로써, 익스텐션 저항 문제를 해결하는 것이 가능하다. 이 기술은 비록 BOX에 대한 도펀트 손실을 감소시킴으로써 익스텐션 저항 또한 개선될 수 있지만, 그럼에도 ETSOI 디바이스들과 관련된 채널 스트레인 문제는 여전히 해결하지 못한다.
이제 도 3을 참조하면, 도 3은 종래에 형성된 또 다른 ETSOI 트랜지스터 디바이스(300)의 단면도를 도시한다. 여기서, 높인 소스/드레인 영역들(308)은, (제1 및 제2 스페이서들 세트를 사용하여) 에피택셜하게 성장된 두 개의 층들(308a, 308b)에서 실제로 형성되는데, 이들은 상기 언급한 익스텐션 주입 라스트를 수행하는 기술과 그리고 레이저 처리를 통해 도펀트들을 활성화하는 기술을 함께 사용하여 형성된다. 다시 말해서, 익스텐션 저항이 감소되는 첫 번째 문제는 도펀트 손실의 감소를 통해 해결될 수 있다. 그리고 도 3의 디바이스(300)은 또한 스트레인 문제를 해결하려고 하는데, 이는 더 많은 수직 에피택셜 영역/SOI 인터페이스(점선 원(120)으로 도시됨)를 제공하여서 그렇게 하려는 것이며, 2단 에피택셜 성장 층(308) 때문에 그렇게 할 수 있다. 비록 이런 형상(profile)은 도 1 보다는 약간의 구조적 개선(a slight geometric improvement)이 된 것이지만, 스트레인 이점들에 있어서 미미한 개선(any marginal improvement in strain benefits)은 여전히 소스/드레인 익스텐션 영역들에서의 SOI의 극도의 얇은 치수의 문제와 비교가 될 수 없다.
도 4는 종래에 형성된 SOI 트랜지스터 디바이스(400)의 단면도이다. 여기서는 소스/드레인 영역들(408)의 에피택셜 성장이 있기 전에, 소스/드레인 영역들이 벌크 기판(102) 레벨까지 아래쪽으로 완전히 리세스된다(recessed). 이 디바이스(400)은 소위 “임베드된” 소스/드레인 영역들을 나타내는데, 그런 경우 이들은 게이트 전극(112)의 바닥보다(with respect to the bottom of the gate electrode) 높이지 않은(not raised) 소스/드레인 영역들을 갖는다. 그 결과, 디바이스(400)은 벌크 기판 기술들과 유사한 바람직한 채널 스트레인 특성들을 제공하지만, 한편으로는 대부분의 BOX가 제거되기 때문에 기판과 소스/드레인 사이에 높은 캐패시턴스를 나타낼 뿐만 아니라, 소스와 드레인 사이에도 높은 전류 누설을 나타낸다. 따라서 이는 처음부터 SOI 기술의 이점들을 본질적으로 무용지물로 만든다.
따라서, 도 5a 내지 5i의 연속 단면도는 본 발명의 바람직한 일 실시 예에 따른, 익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 새로운(novel) ETSOI 트랜지스터를 형성하는 방법을 연속적으로 보여준다. 상기 방법은 도 5a에서 시작되는데, 여기서 디바이스 프로세싱의 포인트는, SOI 층(106)을 얇게 형성하고, (예를 들어, ETSOI 치수로), 벌크 기판(102)내에 STI 영역들(112)를 형성하고, 게이트 스택 재료들을 배치한 뒤, 패턴한 다음, 식각하여서 게이트 전극(114) 및 게이트 유전체 층(116)을 형성하는 것이다. 도 5a는 디스포저블 스페이서, 라이너 및 게이트 하드 마스크 형성도 도시하는데, 이는 집합적으로 (502)로 나타내었다.
그 다음 도 5b에 도시된 바와 같이, 희생 산화물 라이너 층(504)가 상기 구조 전체의 상부에 배치된다. 그리고, 도 5c에서는, 포토레지스트 층(506)이 배치되고 당해 기술분야에서 알려진 바와 같이 패턴되어서 게이트 전극(114), 희생 스페이서/하드 마스크 층(502)와, 그리고 희생 산화물 라이너(504)의 수직 표면을 노출시킨다. 이런 특정 시퀀스의 실시 예는 게이트에 대해 비자기정렬 방식으로 수행되며 그 경우 식각 패턴을 형성하기 위해서 포토리소그래피법(photolithography)이 사용된다. 그러나 이후의 실시 예들에서 볼 수 있듯이 자기정렬 기술들이 사용될 수도 있다. 그리고 어떤 경우에도, 산화물 라이너(504)의 노출된 부분들을 제거하기 위해서 식각 공정이 사용되며, 그 다음에는 채널 영역(110)의 양 끝의 ETSOI 층(106)의 노출된 부분을 관통하여 완전히 식각하기 위해 또 다른 식각 공정이 뒤따른다. 이 식각 공정 또한 도 5d에 도시된 바와 같이 BOX 층(104) 내부에 약간의 리세싱(recessing)을 가져온다. 그리고 그 다음 도 5e에서, 상기 포토레지스트 층은 제거된다(stripped).
다음으로 도 5f 과정이 수행되는데, BOX 층(104)를 측면으로 식각하여서 채널 영역(110)의 양 끝의 소스/드레인 익스텐션 영역들에 대응하는 ETSOI 층(106)의 바닥 표면(508)이 노출되도록 등방성 산화물 식각(isotropic oxide etch) (예를 들어 습식 식각 혹은 반응성 이온 식각(RIE))을 수행한다. 그 과정에서, 상기 희생 산화물 라이너도 또한 제거되지만, 그 과정에서 STI 영역들(112)의 심각한 리세싱이 발생하지 않도록 보호된다. 그 다음, 도 5g에 도시된 바와 같이, 임베드된 익스텐션 영역들 및 높인 에피택셜 소스/드레인 영역들(epitaxial raised source/drain regions)(510)을 만들기 위해 적절한 실리콘-포함 반도체 재료(예를 들어, 디바이스 극성에 따라 SiGe 또는 SiC)의 에피택셜 성장이 수행된다. 그리고 이 시점에서, 상기 공정에 익스텐션 (및 할로) 주입들이 수행될 수 있다.
이전에 기술된 종래 구조들과는 달리, 주목할 것은 상기 에피택셜 영역들(510)은 ETSOI 층(106)의 익스텐션 영역들과 연장된(extended) 인터페이스를 갖게 된다는 사실이다. 왜냐하면, 이러한 바운더리(확장된 인터페이스)는 ETSOI 층(106)의 수직 표면들 및 이와 관련된 바닥 표면(508)의 일부분 모두를 따라 연장되기(extends) 때문이다. 이 구성은 익스텐션 영역들 밑에 반도체 “레지(ledge)”를 제공함으로써 우수한 채널 스트레인 성능을 제공할 뿐만 아니라, 익스텐션 저항 문제를 해결할 수 있다. 따라서, 열 처리로 도펀트가 활성화되더라도, 에피택셜 영역들(510)은 도펀트 이온들이 익스텐션 영역들로부터 BOX(104) 내부로 확산되는 것들 또한 막는다. 이 공정 이후, 당해 기술분야에서 잘 알려진 추가적인 트랜지스터 제조 공정들이 수행될 수도 있다. 예를 들어, 도 5h에서는 디스포저블 스페이서 및 게이트 하드 마스크 재료의 제거를 도시한다. 그리고 이 단계에서 익스텐션 및 할로 주입들이 수행될 수도 있다. 그 다음, 도 5i에 도시된 바와 같이, 최종 게이트 스페이서들(512)가 형성되고, 이후 딥 소스/드레인 주입이 수반된다. 또한 선택적으로, 딥 소스/드레인 주입 후에 익스텐션 주입들이 수행될 수도 있다. 그리고 어느 경우에도, 도펀트 주입은, 실리사이드 형성, 스트레스 라이너 형성 및 BEOL(back end of line) 형성과 같은 종래의 프로세싱 단계들에 의해서 계속 될 수도 있다.
도 5c 및 5d에서 특히 도시한 바와 같은 SOI 식각 및 BOX 측면 식각 이전의 비자기정렬 패터닝에 대한 대안으로서, 도 5i에 도시된 디바이스는 게이트 도전체에 대해 자기정렬되는 방식의 하나 또는 그 이상의 변형들(variations)을 통해 형성될 수도 있다. 예를 들어, 도 6a 내지 6c는 본 발명의 바람직한 또 다른 실시예에 따라, 익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 새로운 SOI 트랜지스터들을 형성하는 방법을 도시한다. 좀 더 구체적으로 설명하면, 도 5a 및 5b의 초기 프로세싱 단계들은 도 5b에 도시된 바와 같은 희생 산화물 라이너(504)의 증착까지는 반복될 수 있다. 그러나, 포토레지스트 재료를 도포하는 대신에, 도 6a에 도시된 바와 같이, 상기 희생 산화물 라이너(504) 상부에 또 다른 희생 층(602)가 형성된다. 그리고 상기 희생 층(602)는 산화물 혹은 질화물에 대해 상이한 식각 속도를 갖는 재료, 예를 들어, 폴리실리콘(polysilicon) 또는 폴리실리콘게르마늄(polySiGe)과 같은 재료를 포함할 수 있다.
도 6b에서, 희생 층(602)는 평탄화되고 리세스되어서, 희생 산화물 라이너(504)의 수직 표면들 및 게이트 도전체(114) 상부의 희생 산화물 라이너(504)의 상부 표면만을 노출시킨다. 그 다음, 도 6c에 도시된 바와 같이, 산화물 식각이 상기 희생 산화물 라이너(504)의 노출된 부분들을 제거하고, 이어서 또 다른 식각이 실시되어 채널 영역(110)을 둘러싸는(surrounding) ETSOI 층(106)의 노출된 부분들을 제거한다. 도 5의 시퀀스와 마찬가지로, 상기 ETSOI 식각은 BOX 층(104) 내부에 약간의 리세스를 만든다. 희생 층(602)의 나머지 부분(remaining part)의 제거 후, 상기 구조는 도 5e에 도시된 것과 실질적으로 동일한 구조를 나타낸다. 따라서, 그 다음은, 도 5f 에서 5i 까지를 참조하는 상기 설명에 따라서 측면 등방성 식각 및 에피택셜 성장 단계들이 수행된다.
SOI 식각 및 BOX 측면 식각 이전에 자기정렬 패터닝(a self aligned patterning)을 수행하는 또 다른 실시 예가 도 7a 내지 7e에 도시된다. 여기서는 산화물 및 질화물에 대해 선택적인 식각 속도를 갖는 제2 희생 층을 사용하는 대신에, 산화물-질화물-산화물 희생 층의 조합(combination)이 사용될 수 있다. 또한, 도 5a 및 5b의 초기 프로세싱 단계들은 도 5b에 도시된 바와 같은 희생 산화물 라이너(504)의 증착까지는 반복될 수 있다. 그 다음, 도 7a에 도시된 바와 같이, 희생 산화물 라이너(504) 상부에 얇은 희생 질화물 라이너(702)가 형성된다. 도 7b에서는, 또 다른 희생 산화물 층(704)가 배치되고, 이후 도 7c에 도시된 바와 같이 산화물 평탄화 및 리세스가 수행된다. 이는 희생 질화물 라이너(702)의 수직 표면들 및 게이트 도전체(114) 상부의 희생 질화물 라이너(702)의 상부 표면을 노출시킨다. 여기서 주목할 것은 상기 희생 산화물 층(704)의 두께는 이전 실시예의 희생 층(602)의 두께와 비슷하지만, 얇은 희생 질화물 라이너(702)의 사용 때문에, 상대적으로 더 두꺼운 희생 층(704)가 산화물이 될 수 있다는 것이다.
다음으로 도 7d를 참조하면, 질화물 식각은 희생 질화물 라이너(702)의 노출된 부분들을 제거하고, 이후 산화물 식각은 희생 산화물 라이너(504)의 노출된 부분들을 제거하여, 채널 영역(110)의 끝부분들에 인접한 ETSOI 층(106)의 상부 표면들을 드러낸다. 주목할 만한 것은, 이러한 산화물 식각은 희생 산화물 층(704)의 상부도 얇게 만든다는 사실이다. 그 다음, 도 7e에 도시된 바와 같이, 식각이 수행되어 ETSOI 층(106)의 노출된 부분들을 제거하며, 이때 BOX 층(104) 내부에 약간의 리세스(recess)가 있는 상태가 된다. 그 후, 나머지 희생 재료들(산화물 층(704), 질화물 라이너(702) 및 산화물 라이너(504))이 제거되고, 그 결과 상기 구조는 도 5e에 도시된 것과 실질적으로 동일한 구조를 나타낸다. 따라서, 그 다음은, 도 5f 에서 5i까지를 참조하는 상기 설명에 따라서 측면 등방성 식각 및 에피택셜 성장 단계들이 수행된다.
지금까지 설명된 실시 예들에서, BOX 층(104)(도 5f에 가장 구체적으로 도시됨) 내부로의 측면 식각 형상(the lateral etch profile)은 상기 채널의 소스 및 드레인 사이드들(sides)에 대해 실질적으로 대칭적이다. 그러나, 상기 BOX 층(104)의 측면 식각 형상은 최종 애스팩트 비율(final aspect ratio) 및 에피택셜 영역들의 구조(geometry)를 조절하도록 테일러될 수 있음을 또한 이해해야 한다. 이를 위해, 본 발명의 또 다른 실시 예에 따라 SOI 식각 형상(profile)을 테일러링하는 방법이 도 8a 내지 8c에 연속 단면도로 도시된다. 핵심 내용은, BOX 층(104) 내부에 서로 다른 산화물 식각 속도를 갖는 영역들을 생성하기 위해서 이온 주입(예, 블랭킷 혹은 패턴, 앵글, 수직 이온주입, 등등)을 BOX 층(104)에 대해 수행하는 것이다. BOX 층(104)에 대한 이온 주입은 도 5a를 참조하여 상기 설명된 디바이스 프로세싱의 어떤 공정(a point) 이후 (즉, 희생 층 형성 이전에) 수행될 수 있다.
도 8a에 구체적으로 도시된 바와 같이, BOX 층은 하나 혹은 그 이상의 이온 주입들을 수행하여 그 결과 상대적으로 높은 식각 속도를 갖는 (104a), (104c) 영역들 및 상대적으로 낮은 식각 속도를 갖는 (104b), (104d) 영역들을 포함한다. 이 구체적인 예에서, FET 디바이스의 사이드 (802)(예, 소스 혹은 드레인)에 대해서는 상기 소스 혹은 드레인 익스텐션 영역과 채널 영역 밑에 낮은 식각 속도 영역(104b)를 생성하는 앵글 주입(angled implant)을 수행할 수 있다. 그리고, FET 디바이스의 사이드 (804)(예, 드레인 혹은 소스)에 대해서는 낮은 식각 속도 영역(104d)를 생성하는 수직 주입(a vertical (0˚) implant)을 수행할 수 있다. 이때 도 8a에 도시된 이러한 BOX에 대한 이온 주입 방법(implant profile)은 단지 식각 속도가 BOX 층(104)내에서 어떻게 테일러될 수 있는지를 나타낸 하나의 예시에 불과하며, 다른 방법들(other pofiles) 또한 가능하다.
상기 BOX 주입 이후, 디바이스 프로세싱은 도 5a 내지 5e, 도 6a 내지 6c, 또는 도 7a 내지 7e의 실시 예들 중 어떤 것에 따라서든 진행될 수 있으며(다만 도프된 BOX 형상(profile)은 제외됨) 그 결과 5e, 6c 혹은 7e에 도시된 구조들 중 어떤 것이라도 될 수 있다. 즉, ETSOI 층(106)의 일부가 상기 기술된 방식으로 완전히 관통하도록 식각되어, BOX 층 내부에 약간의 리세스가 만들어진 상태의, FET 구조가 된다. 그 다음, 도 8b에 도시된 바와 같이 측면 산화물 식각이 수행되면, 그 결과 BOX 층의 식각 형상(etch profile)이 비대칭 구조가 되는 것을 볼 수 있다. 즉, 영역들 (104a) 및 (104c)는 영역들 (104b) 및 (104d) 보다 더 빠른 속도로 식각된다. 한편, 주목해야 할 것은 비록 영역 (104b)가 영역 (104c) 보다 더 느린(lower) 식각 속도를 갖더라도, 영역 (104b)에 대응하는 ETSOI 층의 바닥 표면이 식각 이후 실시될 에피택셜 성장 공정에서 여전히(still) 노출된다는 것이다. 이는 도 8c에 도시되는데, 도 8c는 비대칭 식각 형상에 따른 에피택셜 영역들(510)의 성장을 보여준다. 여기서부터, 도 5h 및 5i에 도시된 것과 같은 프로세싱이 진행될 수 있다.
지금까지, 논의된 예시적 실시 예들은 “임베드된” 에피택셜 영역들을 위한 (SOI 층이) 너무 얇아서(essentially too thin), 따라서 소스/드레인 영역들을 게이트 도전체보다 “높인(raised)” ETSOI 디바이스들을 대상으로 하였다.
비록 더 두꺼운 SOI 층들을 갖는 FET 디바이스들이 익스텐션 저항 및 스트레인 문제들에 일반적으로 덜 민감할 수 있지만, 전술한 기술들은 더 두꺼운 SOI 디바이스들에도 또한 적용될 수 있다는 것을 본 발명에서도 고려하였다.
그래서, 도 9a 내지 9h는 본 발명의 또 다른 바람직한 실시 예에 따른, 익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 SOI 트랜지스터를 형성하는 방법을 연속 단면도로 도시한다. 도 9a에서, 디바이스 프로세싱에서 어느 공정의 단계(a point)를 보여주고 있는데, 이 단계에서 보면 SOI 층(906)은 ETSOI 치수에 비해 초기에 상대적으로 두꺼우며, 벌크 기판(102)내에는 STI 영역들(112)이 형성되어 있으며, 게이트 스택 재료들은 배치되어, 패턴된 다음, 식각 되어서 게이트 전극(114) 및 게이트 유전체 층(116)을 형성하고 있다. 그리고 도 9a는 디스포저블 스페이서, 라이너 및 게이트 하드 마스크 형성 또한 도시하며 이는 집합적으로 502로 나타내었다.
SOI 층(906)의 초기 두께가 상대적으로 두껍기 때문에, SOI 층(906)은 도 9b에 도시된 바와 같이 채널 영역(110)의 바깥 부분들(locations)에서 도시된 것처럼 리세스될 수 있다. 그 다음 도 9c에 도시된 바와 같이, 희생 산화물 라이너 층(504)가 상기 구조 전체의 상부에 배치된다. 도 9c의 프로세싱 단계의 구조는 도 5b에 도시된 구조와 유사하며, 다른 점은 대응하는 소스/드레인 영역들 밑의 SOI는 리세스 되어서 채널 영역에 대응하는 SOI에 비해 더 얇다는 것이다. 이 단계부터, 도 5, 6 또는 7의 공정 흐름 시퀀스들에서 기술된 패터닝 실시 예들 모두가 BOX 측면 식각(lateral BOX etching)을 위한 부분들을 결정하기 위해 사용될 수 있다. 오로지 설명하기 위한 목적으로, 이 실시 예의 남아있는 시퀀스 도면들은 도 5c와 유사한 포토레지스트를 갖는 비자기정렬 패터닝을 사용하여 도시된다. 그러나, 다수의 희생 라이너/층은, 도 6 또는 7의 자기정렬 실시 예들이 적용될 수 있음이 이해되어야 한다.
도 9d에 도시된 바와 같이, 포토레지스트 층(506)이 배치되고 당해 기술분야에서 알려진 바와 같이 패턴되어서 게이트 전극(114), 디스포저블 스페이서/하드 마스크 층(502)와, 그리고 희생 산화물 라이너(504)의 수직 표면을 노출시킨다. 다시 말해서, 이런 특정 시퀀스의 실시 예는 게이트에 대해 비자기정렬 방식으로 수행되며 그런 경우 어떤 식각 패턴을 형성하기 위해 포토리소그래피법이 사용된다. 그 다음 어떤 식각 공정이 산화물 라이너(504)의 노출된 부분들을 제거하는데 사용될 수 있고, 또 다른 식각 공정이 뒤따라 수행되어 채널 영역(910)의 양 끝의 리세스된 SOI 층(906)의 노출된 부분을 관통하여 완전히 식각될 수 있다. 그리고 도 9e에 도시된 바와 같이 BOX 층(104) 내부에 약간의 리세싱(recessing)이 수반될 수 있다. 그 다음 도 9f에서, 상기 포토레지스트 층은 제거된다.
다음으로 도 9g 과정이 수행되는데, BOX 층(104)을 측면으로 식각하여서 채널 영역(910)의 양 끝의 소스/드레인 익스텐션 영역들에 대응하는 SOI 층(906)의 바닥 표면(908)이 노출되도록 등방성 산화물 식각(예를 들어 습식 식각 혹은 반응성 이온 식각(RIE))을 수행한다. 그 과정에서, 상기 희생 산화물 라이너도 또한 제거되지만, 그 과정에서 STI 영역들(112)의 심각한 리세싱이 발생하지 않도록 보호된다. 그 다음, 도 9h에 도시된 바와 같이, 에피택셜 임베드된 익스텐션 영역들 및 임베드된 소스/드레인 영역들(912)을 정하기 위해 적절한 실리콘-포함 반도체 재료(예를 들어, 디바이스 극성에 따라 SiGe 또는 SiC)의 에피택셜 성장이 수행될 수 있다. 상기 에피택셜 임베드된 영역들(912)는 게이트 도전체(114)에 대해 임베드되는데, 여기서 SOI 영역(906)은 에피택셜 성장 전에 초기에 리세스되기 때문에 상기 에피택셜 영역들(912)의 상부 표면이 게이트 도전체(114)의 바닥 표면과 실질적으로 오버랩(overlap)되지 않으며, 이는 추가적인 게이트-대-소스 및 게이트-대-드레인 캐패시턴스를 방지한다. 공정의 이 단계에서, 상기 공정에 익스텐션 (및 할로) 주입이 수행될 수도 있다.
전술한 ETSOI 실시 예들과 마찬가지로, 에피택셜 영역들(912)는 SOI 층(906)의 익스텐션 영역들에 연장된 인터페이스(extented interface)를 갖는데, 왜냐하면, 이 바운더리(this boundary : 에피텍셜 영역들 (912)와 SOI 층(906)의 익스텐션 영역 사이)가 SOI 층(906)의 수직 표면들 및 그것의 바닥 표면(908)의 일부분 모두를 따라 연장되기 때문이다. 이 단계에서부터, 예를 들어, 도 5h 및 도 5i에 도시된 것과 같이, 당해 기술분야에 알려진 트랜지스터 제조 공정들이 추가적으로 수행될 수 있다.
마지막으로, 도 9a 내지 9h의 SOI 트랜지스터의 BOX 층의 측면 식각 공정을 위한 또 다른 실시 예가 도 10a 내지 도 10d에 도시된다. 임베드된 에피택셜 소스/드레인 디바이스를 위해, 리세스된 SOI 층(906)을 관통하여 식각하는데 사용된 패턴은 BOX 층(104)를 관통하여 완전히 식각하는 경우에도 사용될 수 있다. 이때 상기 식각은, 도 10a에 도시된 것과 같이, 벌크 기판(102) 상부에서 중단된다. 도 10b에서 레지스트 층(506)을 제거한 후, 도 10c에 도시된 것처럼 BOX 층(104)가 측면으로 식각된다. 비록 도시된 등방성 측면 식각은 실질적으로는 대칭이지만, 도 8a 내지 8c에 도시된 것처럼 테일러된 BOX 식각 형상을 생성하기 위해 BOX 도핑이 사용될 수도 있음이 이해되어야 한다. 상기 BOX 식각 후에는 도 10d에 도시된 바와 같이 임베드된 에피택셜 영역들(1012)가 성장된다. 이때 도 5, 6 또는 7에 도시된 ETSOI 디바이스들에 대해 동일한 방식이 사용될 수 있는데, 여기서 리세스된 SOI 층을 관통하여 식각하는데 사용된 패턴은 상기 BOX 층을 관통하여 완전히 식각하는 경우에도 사용될 수 있다. 이때 상기 식각은 벌크 기판 위에서 중단된다.
비록 본 발명은 바람직한 실시예 혹은 실시예들에 관해 기술되었지만, 당해 기술분야의 숙련자들이라면 본 발명의 범위를 벗어남이 없이도 본 발명의 구성요소들에 대해 여러 변형들과 그것을 대체할 수 있는 균등물이 가능함을 이해할 수 있을 것이다. 또한 본 발명의 본질적인 범위를 벗어나지 않고도 본 발명이 가리키는 것들로부터 특별한 상황이나 재료를 선택하기 위한 여러 변경들이 이루어질 수도 있다. 따라서, 본 발명은 이 발명을 실행하기 위해 최적의 모드로 고려되어 개시된 특정 실시 예들에 한정됨을 의도한 것이 아니며, 첨부된 청구항들의 범위 내에 들어가는 모든 실시 예들을 포함하는 것으로 의도되었다.

Claims (20)

  1. 실리콘-온-절연체(SOI) 트랜지스터 디바이스에 있어서,
    상기 디바이스는:
    벌크 기판 상부에 형성되는 매립된 절연체 층(a buried insulator layer);
    상기 매립된 절연체 층 위에 형성되는 SOI 층; 및
    게이트 도전체의 인접한 양 사이드들(opposing sides)에 배치되는 에피택셜 영역들(epitaxial regions) - 상기 에피택셜 영역들은 상기 트랜지스터 디바이스의 소스 및 드레인 영역들에 대응함 - 을 포함하는 한 쌍의 실리콘을 포함하되;
    상기 에피택셜 영역들의 일부는 상기 매립된 절연체에 임베드되고 상기 SOI 층의 제1 부분의 상부(top), 수직(vertical) 및 바닥(bottom) 표면들과 접촉하며, 또한 상기 트랜지스터의 채널 영역의 양 끝(opposing ends)의 소스 및 드레인 익스텐션 영역들(extention regions)에 대응하는 상기 SOI 층의 제2 부분의 수직 및 바닥 표면들과 접촉하는
    디바이스.
  2. 제 1항에서,
    상기 에피택셜 영역들은 상기 게이트 도전체에 대하여(with respect to) 높인(raised) 소스/드레인 영역들을 포함하는
    디바이스.
  3. 제 1항에서,
    상기 에피택셜 영역들은 상기 SOI 층 및 상기 게이트 도전체에 대하여 임베드된 영역들을 포함하는
    디바이스.
  4. 제 1항에서,
    상기 매립된 절연체 층의 일부는 내부에 서로 다른 식각 속도(etch rates)를 갖도록 도프되며, 그 결과 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI 층의 수직 및 바닥 표면들 모두와 접촉하는 상기 에피택셜 영역들의 일부가 비대칭 형상(profile)이 되도록 하는
    디바이스.
  5. 삭제
  6. 제 1항에서,
    상기 에피택셜 영역들은 실리콘 게르마늄(SiGe)을 포함하는
    디바이스.
  7. 삭제
  8. 실리콘-온-절연체(SOI) 트랜지스터 디바이스를 형성하는 방법에 있어서,
    상기 방법은:
    출발 구조 (starting structure) - 상기 출발 구조는 벌크 기판의 상부에 형성되는 매립된 절연체 층, 상기 매립된 절연체 층 위에 형성되는 SOI 층, 상기 SOI 층 상부에 형성되는 게이트 도전체 및 게이트 절연체, 및 상기 게이트 도전체의 상부 및 측벽들 위에(on) 형성된 디스포저블 스페이서 층(a disposable spacer layer)을 포함함- 의 상부에 제1 희생 층(a first sacrificial layer)을 형성하는 단계;
    상기 디스포저블 스페이서 층 및 게이트 도전체의 인접한 양 사이드들에 배치된 상기 제1 희생 층의 일부를 제거하는 단계;
    상기 디스포저블 스페이서 층 및 게이트 도전체의 인접한 양 사이드들에 배치된 상기 SOI 층의 대응하는 노출된 부분들을 제거하는 단계;
    상기 트랜지스터 디바이스의 채널 영역의 양 끝의 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI 층의 수직 및 바닥 표면들 모두가 노출되도록 상기 매립된 절연체 층을 아래쪽으로 그리고 측면으로 식각하는 단계; 및
    게이트 도전체의 인접한 양 사이드들에 배치되는 에피택셜 영역들 - 상기 에피택셜 영역들은 상기 트랜지스터 디바이스의 소스 및 드레인 영역들에 대응함 - 을 포함하는 한 쌍의 실리콘을 성장시켜서 상기 매립된 절연체 층의 식각된 부분들을 채우는 단계를 포함하되;
    상기 에피택셜 영역들의 일부는 상기 트랜지스터 디바이스의 채널 영역의 양 끝의 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI 층의 수직 및 바닥 표면들과 접촉하게 되는
    방법.
  9. 제 8항에서,
    상기 매립된 절연체는 매립된 산화물 층(BOX)이고;
    상기 제1 희생 층은 산화물 라이너를 포함하고; 그리고
    상기 BOX의 하향 및 측면 식각(the downward and lateral etch)은 산화물 재료의 등방성 식각(isotropic etch)을 포함하는
    방법.
  10. 삭제
  11. 제 9항에서,
    상기 디스포저블 스페이서 층 및 게이트 도전체의 인접한 양 사이드들에 배치된 상기 제1 희생 층의 일부를 제거하는 단계는
    상기 제1 희생 층 상부에 제2 희생 층을 형성하여, 상기 제1 희생 층의 수직 부분들이 노출되도록 상기 제2 희생 층을 평탄화하고 리세싱함으로써(recessing) 상기 게이트 도전체에 대해 자기정렬(self-aligned) 방식으로 수행되는
    방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 9항에서,
    상기 방법은
    내부에 서로 다른 식각 속도들을 갖도록 상기 BOX 층의 일부를 이온 주입하는 단계를 더 포함하여서, 소스 및 드레인 익스텐션 영역들에 대응하는 상기 SOI 층의 수직 및 바닥 표면들 모두와 접촉하게 되는 상기 에피택셜 영역들의 일부가 비대칭 형상(profile)이 되도록 하는
    방법.
  16. 삭제
  17. 제 9항에서,
    상기 방법은
    상기 제1 희생 층을 형성하는 단계 이전에 상기 SOI 층의 일부를 리세싱하는 단계를 더 포함하여서 상기 에피택셜 영역들이 상기 SOI 층 및 상기 게이트 도전체에 대해 임베드된 영역들을 포함하도록 하는
    방법.
  18. 삭제
  19. 삭제
  20. 삭제
KR1020100072220A 2009-07-29 2010-07-27 익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 ｓｏｉ 트랜지스터들 및 그 제조방법 KR101589765B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/511,440 2009-07-29
US12/511,440 US8106456B2 (en) 2009-07-29 2009-07-29 SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics

Publications (2)

Publication Number Publication Date
KR20110013261A KR20110013261A (ko) 2011-02-09
KR101589765B1 true KR101589765B1 (ko) 2016-01-28

Family

ID=43526184

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100072220A KR101589765B1 (ko) 2009-07-29 2010-07-27 익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 ｓｏｉ 트랜지스터들 및 그 제조방법

Country Status (3)

Country Link
US (1) US8106456B2 (ko)
JP (1) JP5869753B2 (ko)
KR (1) KR101589765B1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009039419B4 (de) * 2009-08-31 2012-03-29 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zum Bearbeiten eines Gateelektrodenmaterialsystems unter Bewahrung der Integrität eines Gatestapels mit großem ε durch Passivierung mittels eines Sauerstoffplasmas und Transistorbauelement
US8518758B2 (en) * 2010-03-18 2013-08-27 Globalfoundries Inc. ETSOI with reduced extension resistance
US8546228B2 (en) 2010-06-16 2013-10-01 International Business Machines Corporation Strained thin body CMOS device having vertically raised source/drain stressors with single spacer
US8778767B2 (en) 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
US8394712B2 (en) * 2011-05-05 2013-03-12 International Business Machines Corporation Cavity-free interface between extension regions and embedded silicon-carbon alloy source/drain regions
US8507350B2 (en) * 2011-09-21 2013-08-13 United Microelectronics Corporation Fabricating method of semiconductor elements
FR2985089B1 (fr) 2011-12-27 2015-12-04 Commissariat Energie Atomique Transistor et procede de fabrication d'un transistor
US8659066B2 (en) 2012-01-06 2014-02-25 International Business Machines Corporation Integrated circuit with a thin body field effect transistor and capacitor
US20130214358A1 (en) * 2012-02-17 2013-08-22 International Business Machines Corporation Low external resistance etsoi transistors
US8927387B2 (en) * 2012-04-09 2015-01-06 International Business Machines Corporation Robust isolation for thin-box ETSOI MOSFETS
US8847315B2 (en) 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
US8936977B2 (en) * 2012-05-29 2015-01-20 Globalfoundries Singapore Pte. Ltd. Late in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
US9059292B2 (en) 2012-08-02 2015-06-16 International Business Machines Corporation Source and drain doping profile control employing carbon-doped semiconductor material
US9768055B2 (en) * 2012-08-21 2017-09-19 Stmicroelectronics, Inc. Isolation regions for SOI devices
US9000555B2 (en) * 2012-08-21 2015-04-07 Stmicroelectronics, Inc. Electronic device including shallow trench isolation (STI) regions with bottom nitride liner and upper oxide liner and related methods
US10134895B2 (en) 2012-12-03 2018-11-20 Stmicroelectronics, Inc. Facet-free strained silicon transistor
FR3002813B1 (fr) * 2013-03-01 2016-08-05 St Microelectronics Sa Procede de fabrication d'un transistor mos a ailette
US9040394B2 (en) * 2013-03-12 2015-05-26 Samsung Electronics Co., Ltd. Method for fabricating a semiconductor device
US9093564B2 (en) * 2013-03-20 2015-07-28 International Business Machines Corporation Integrated passive devices for FinFET technologies
US8962430B2 (en) 2013-05-31 2015-02-24 Stmicroelectronics, Inc. Method for the formation of a protective dual liner for a shallow trench isolation structure
US8901654B1 (en) * 2013-07-10 2014-12-02 International Business Machines Corporation Semiconductor-on-insulator (SOI) field effect transistor with buried epitaxial active regions
US9166044B2 (en) 2013-09-27 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Raised epitaxial LDD in MuGFETs
US10128269B2 (en) 2013-11-08 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
CN105529360B (zh) * 2014-09-30 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
FR3040538A1 (fr) * 2015-08-24 2017-03-03 St Microelectronics Crolles 2 Sas Transistor mos et son procede de fabrication
US9911849B2 (en) * 2015-12-03 2018-03-06 International Business Machines Corporation Transistor and method of forming same
US9685535B1 (en) * 2016-09-09 2017-06-20 International Business Machines Corporation Conductive contacts in semiconductor on insulator substrate
US20190088766A1 (en) * 2017-09-21 2019-03-21 Globalfoundries Inc. Methods of forming epi semiconductor material in source/drain regions of a transistor device formed on an soi substrate
US10672795B2 (en) * 2018-06-27 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bulk semiconductor substrate configured to exhibit semiconductor-on-insulator behavior
US11393915B2 (en) * 2020-12-09 2022-07-19 Globalfoundries U.S. Inc. Epi semiconductor structures with increased epi volume in source/drain regions of a transistor device formed on an SOI substrate
US11791420B2 (en) 2021-04-19 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US20220336679A1 (en) * 2021-04-19 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with barrier and method for manufacturing the same
US11869975B2 (en) 2021-04-19 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-film transistors and method for manufacturing the same
US11810951B2 (en) 2021-12-16 2023-11-07 Globalfoundries U.S. Inc. Semiconductor-on-insulator field effect transistor with performance-enhancing source/drain shapes and/or materials

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131648A1 (en) * 2004-12-17 2006-06-22 Electronics And Telecommunications Research Institute Ultra thin film SOI MOSFET having recessed source/drain structure and method of fabricating the same
JP2007142402A (ja) * 2005-11-18 2007-06-07 Internatl Business Mach Corp <Ibm> 電界効果トランジスタ・デバイスと形成方法（電界効果トランジスタのミラー容量を低減させるための構造および方法）

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100350575B1 (ko) * 1999-11-05 2002-08-28 주식회사 하이닉스반도체 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법
US6521949B2 (en) * 2001-05-03 2003-02-18 International Business Machines Corporation SOI transistor with polysilicon seed
JP4546021B2 (ja) * 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US7157374B1 (en) * 2004-06-28 2007-01-02 Advanced Micro Devices, Inc. Method for removing a cap from the gate of an embedded silicon germanium semiconductor device
US7309660B2 (en) * 2004-09-16 2007-12-18 International Business Machines Corporation Buffer layer for selective SiGe growth for uniform nucleation
US7306997B2 (en) * 2004-11-10 2007-12-11 Advanced Micro Devices, Inc. Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor
US7091071B2 (en) * 2005-01-03 2006-08-15 Freescale Semiconductor, Inc. Semiconductor fabrication process including recessed source/drain regions in an SOI wafer
US7446350B2 (en) * 2005-05-10 2008-11-04 International Business Machine Corporation Embedded silicon germanium using a double buried oxide silicon-on-insulator wafer
US7405131B2 (en) * 2005-07-16 2008-07-29 Chartered Semiconductor Manufacturing, Ltd. Method and structure to prevent silicide strapping of source/drain to body in semiconductor devices with source/drain stressor
US8003470B2 (en) * 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
US7939413B2 (en) * 2005-12-08 2011-05-10 Samsung Electronics Co., Ltd. Embedded stressor structure and process
US7422950B2 (en) * 2005-12-14 2008-09-09 Intel Corporation Strained silicon MOS device with box layer between the source and drain regions
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
JP2007214208A (ja) * 2006-02-07 2007-08-23 Toshiba Corp 半導体装置及びその製造方法
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
JP5055846B2 (ja) * 2006-06-09 2012-10-24 ソニー株式会社 半導体装置およびその製造方法
US7772676B2 (en) * 2006-06-23 2010-08-10 Infineon Technologies Ag Strained semiconductor device and method of making same
JP2008060408A (ja) * 2006-08-31 2008-03-13 Toshiba Corp 半導体装置
US20080119025A1 (en) * 2006-11-21 2008-05-22 O Sung Kwon Method of making a strained semiconductor device
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
CN101641770B (zh) * 2007-03-28 2012-03-07 富士通半导体股份有限公司 半导体器件及其制造方法
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2009016423A (ja) * 2007-07-02 2009-01-22 Toshiba Corp 半導体装置及びその製造方法
JP5389346B2 (ja) * 2007-10-11 2014-01-15 富士通セミコンダクター株式会社 Ｍｏｓ電界効果トランジスタおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131648A1 (en) * 2004-12-17 2006-06-22 Electronics And Telecommunications Research Institute Ultra thin film SOI MOSFET having recessed source/drain structure and method of fabricating the same
JP2007142402A (ja) * 2005-11-18 2007-06-07 Internatl Business Mach Corp <Ibm> 電界効果トランジスタ・デバイスと形成方法（電界効果トランジスタのミラー容量を低減させるための構造および方法）

Also Published As

Publication number Publication date
JP5869753B2 (ja) 2016-02-24
JP2011035393A (ja) 2011-02-17
US8106456B2 (en) 2012-01-31
KR20110013261A (ko) 2011-02-09
US20110024840A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
KR101589765B1 (ko) 익스텐션 저항 및 채널 스트레인 특성들을 개선하기 위한 임베드된 익스텐션 영역을 갖는 ｓｏｉ 트랜지스터들 및 그 제조방법
US8685847B2 (en) Semiconductor device having localized extremely thin silicon on insulator channel region
US7227224B2 (en) MOS transistor with elevated source and drain structures and method of fabrication thereof
US7384850B2 (en) Methods of forming complementary metal oxide semiconductor (CMOS) transistors having three-dimensional channel regions therein
US6372559B1 (en) Method for self-aligned vertical double-gate MOSFET
US7704808B2 (en) Methods of forming semiconductor-on-insulating (SOI) field effect transistors with body contacts
US9653358B2 (en) Semiconductor device structure and method for manufacturing the same
US20080064173A1 (en) Semiconductor device, cmos device and fabricating methods of the same
US7670914B2 (en) Methods for fabricating multiple finger transistors
KR100639679B1 (ko) 매립 절연막을 구비하는 트랜지스터의 제조방법 및 그에의하여 제조된 트랜지스터
JP5968708B2 (ja) 半導体装置
KR20030004144A (ko) 반도체장치 및 그 제조방법
US8610233B2 (en) Hybrid MOSFET structure having drain side schottky junction
JP4619140B2 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP6416329B2 (ja) 半導体装置およびその製造方法
JP4434832B2 (ja) 半導体装置、及びその製造方法
JP2008066548A (ja) 半導体装置および半導体装置の製造方法
JP2007519217A (ja) 半導体デバイスおよびその製造方法
US7211491B2 (en) Method of fabricating gate electrode of semiconductor device
KR100485004B1 (ko) 에스오아이 반도체 소자 및 그 제조 방법
KR100464535B1 (ko) 반도체소자의 트랜지스터 형성 방법
KR100569708B1 (ko) 반도체 장치 및 그 제조 방법
JP2006202949A (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2007294950A (ja) 深い接合のシリコン・オン・インシュレータ・トランジスタの形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee