KR101588472B1 - 3상 전력 공급기를 위한 역률 보정 회로 - Google Patents

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Abstract

본 발명은 3-상 전력 공급기를 위한 역률 보정 회로에 관한 것이다. 보정 회로는, 전류의 3 개의 위상들을 수신하는 입력에서의 필터링 유닛, 필터링 유닛의 다운스트림에 위치된 위상 당 적어도 하나의 인덕터, 전류-초핑 스테이지에 전원공급하는 정류 브릿지를 포함하고, 필터링 유닛은, 이중 E 에서 단일의 자성 재료로 형성된 적어도 하나의 유도성 회로 (511) 를 포함하는 차동-모드 필터링 셀을 포함하고, E 의 각각의 다리는 와인딩에 의해 둘러싸인다. 본 발명은 전력 전자 공학의 분야에 특히 적용되고, 특히 3-상 전력 공급 유닛들의 제조에 적용된다.

Description

3상 전력 공급기를 위한 역률 보정 회로{POWER FACTOR CORRECTION CIRCUIT FOR THREE-PHASE POWER SUPPLY}
본 발명은 3상 전력 공급기를 위한 역률 보정 회로에 관한 것이다. 특히, 본 발명은 전력 전자 공학의 분야에 적용되고, 특히 3상 전력 공급기 유닛들의 제조에 적용된다.
때때로, 전력 전자 회로는 전력 공급 전류 및 전압의 위상을 이동시키는 리액터 전력을 도입한다. 또한, 예컨대 전압을 정류하기 위한 스테이지와 같은, 상기 전자 회로 내에 존재하는 하나 이상의 변환 스테이지들은 입력 전류를 변형시켜서 역률을 저하시킨다. 따라서, 전력 전자 회로는 역률을 증가시키기 위해 그 입력에서 보정 회로의 부가를 요구한다.
한편, "역률 보정 (Power Factor Correction)" 이라는 표현에 대하여 이후의 설명에서 PFC 라는 두문자어에 의해 표시되는 보정 회로는, 전류 및 전압을 위상으로 되돌려 놓아야만 한다. 한편, PFC 회로는 입력 전류의 고조파 왜곡을 제한해야만 한다. 따라서, PFC 회로는, 적어도, 고 역률 및 유발되는 전류 고조파 왜곡의 우수한 품질을 획득하는 2 개의 제약들을 동시에 만족시켜야만 한다. 예컨대 미국 국방부 (American Defense Department) 의 MIL-STD-461E 표준의 전도성 방출에 관한 챕터들에 의해 보여진 바와 같이, 새로운 표준들, 특히 전류 형상에서의 순도 (purity) 에 관여하는 새로운 표준들은 더 엄격하게 되고 있다.
3상 전류에 의해 전원공급되는 애플리케이션들에 대한 전술된 엄격한 제약들을 만족시키기 위해, 전기 전류의 각각의 위상에 대한 3 개의 PFC 스테이지들을 병치 (juxtapose) 하는 것이 당연하다. 그러나, 이 솔루션이 우수한 성능을 달성하는 것을 가능하게 하더라도, 고조파 왜곡의 관점에서 그리고 역률의 관점에서, 이 솔루션은, 특히 3 개의 PFC 스테이지들 사이의 밸런싱의 어려움들 때문에 결국 복잡한 아키텍쳐가 된다. 또한, 사용될 컴포넌트들의 기어링 다운 (gearing-down) 때문에 결과의 회로는 부피가 크게 된다.
"부스트" 타입의 PFC 회로들의 원리를 사용하는 다른 솔루션이 도 1에 도시된다. 이는, 저주파수들에 전용되는 제 1 필터링 유닛 (101), 헥사페이즈 (hexaphase) 정류 브릿지 (102), 고주파수들에 전용되는 제 2 필터링 유닛 (103), 및 인덕터 (105), 제어형 스위치 (106) 및 리저브 (reserve) 캐패시터 (C) 에 전원공급하는 프리윌 (freewheel) 다이오드 (107) 를 포함하는 전압 설정 스테이지 (104) 를 포함하는 3-상 전력 공급기를 위한 종래의 보정 회로 (100) 이다. 인덕터 (105) 의 값은 회로 (100) 가 연속 모드에서 동작하기에 충분히 크게 선택된다. 캐패시터 (C) 는 부하 (110) 에 의해 도 1에서 모델링된 사용자 회로에 전원공급하는 것을 가능하게 하는 에너지의 리저브이다. 종래의 보정 회로 (100) 는, 3 개의 PFC 스테이즈들에 의지하지 않으면서, 회로의 역률을 상당히 증가시키는 것을 가능하게 한다. 그러나, 전류의 허용가능한 스무딩 (smoothing) 을 획득하기 위해 인덕터 (105) 의 값이 높아야만 하므로, 이 역할을 충족시키도록 선택된 유도성 컴포넌트는 종종 매우 부피가 크게 된다. 또한, 실제로, 이 회로의 아키텍쳐는 고조파 왜곡들의 품질에서 그 한계를 보이고; 가장 엄격한 표준들의 요구조건들을 만족시키는 것을 가능하게 하지 않는다.
다른 솔루션들, 특히 출원인 Delta Electronics Inc. 에 의한 특허 번호 제 US6984964 호에서 보여지는 회로가 제안되었다. 3-상 전력 공급기를 위해 설계된 이 회로는, 고 역률을 유지하면서 고조파 왜곡의 저 레벨들을 획득하는 것을 가능하게 한다. 그러나, 이 회로는, 특히 3-상 네트워크의 뉴트럴 (neutral) 이 회로에 접속되지 않은 경우에 회로의 입력을 향하는 전류의 백플로우 (backflow) 들을 제어하기 위해 디지털 신호 프로세서 또는 DSP, 및 복잡한 프로그래밍 가능한 회로 또는 CPLD ("Complex Programmable Logic Device") 의 사용을 요구하기 때문에, 특히 고가이다. 또한, 그 회로는, 예컨대 MIL-STD-461E 표준의 CE 101 테스트의 요구조건을 만족시키기 위해 저 입력-전류 고조파 왜곡과 조합된 유닛에 근접한 역률을 모두 동시에 획득하는 것을 가능하게 하는 "PFC" 기능을 수행하기 위해 위상 당 하나씩 3 개의 별개의 PFC 기능들을 가질 필요가 있다.
본 발명의 일 목적은, PFC 회로의 사이즈 및 그 비용을 제한하면서, 역률 및 고조파 왜곡들의 레벨들에 관한 엄격한 요구조건들에 따르는 것을 가능하게 하는 PFC 회로를 제안하는 것이다. 따라서, 본 발명의 목적은, 전류의 3 개의 상들을 수신하는 입력에서의 필터링 유닛, 필터링 유닛의 다운스트림에 위치된 위상 당 적어도 하나의 인덕터, 전류-초핑 스테이지에 전원공급하는 정류 브릿지를 포함하는 3-상 전기 네트워크를 위한 회로의 역률의 보정 회로이며, 필터링 유닛은 더블 E 에서 단일의 자성 재료로 형성된 적어도 하나의 유도성 회로를 포함하는 차동-모드 필터링 셀을 포함하고, E 의 각각의 다리는 와인딩에 의해 둘러싸이며, 인덕터들의 밸브들은, 그 보정 회로가 연속 모드와 불연속 모드 사이의 경계에서 동작하도록 선택된다.
일 실시형태에 따르면, 필터링 유닛은, 제 1 차동-모드 필터링 셀 및 제 2 차동-모드 필터링 셀과 직렬로 연관된 제 1 공통-모드 필터링 셀을 포함하며, 필터링 유닛은 미드-포인트 출력을 포함하고 제 1 차동-모드 필터링 셀과 제 2 차동-모드 필터링 셀 사이에 삽입된 제 2 공통-모드 필터링 셀을 또한 포함한다.
일 실시형태에 따르면, 제 2 차동-모드 필터링 셀은 간단한 인덕터들을 포함하고, 차동-모드 인덕터들의 어셈블리는 몰딩된 수지 블록으로 통합되고, 그 어셈블리는, 유도성 모듈들, 제 1 차동-모드 필터링 셀의 간단한 인덕터들, 및 제 2 차동-모드 필터링 셀의 간단한 인덕터들로 구성된다.
본 발명의 다른 목적은 상술된 역률 보정 회로를 포함하는 전력 공급 유닛이다.
종래 기술의 PFC 회로들과 다르게, 본 발명에 따른 회로는 단일이고, 즉 3-상 모드에서 동작하는 단일의 PFC 회로를 포함한다. 이 특징은 여러 장점들을 갖는다. 한편, 회로의 전체 사이즈를 3 배만큼 감소시키는 것이 가능하다. 한편, 3-상 네트워크의 뉴트럴이 회로에 접속되는지와 무관하게 위상들을 밸런싱하는 문제들을 해소하는 것을 가능하게 한다. 또한, DSP 또는 CPLD 와 같은 컴퓨팅 모듈들을 요구하는 부가적인 아키텍쳐가 더 이상 필요하지 않다.
다른 특징들은 첨부 도면들에 대하여 비제한적인 예로서 제공되는 다음의 상세한 설명을 판독할 시에 나타날 것이다.
도 1은 이미 설명된, 종래 기술에 따른 보정 회로 아키텍쳐이다.
도 2는 본 발명에 따라 최적화된 보정 회로의 실시형태의 아키텍쳐이다.
도 3a는 본 발명에 따른 보정 회로에 의해 수행되는 전류-초핑 싸이클의 제 1 페이즈의 예시이다.
도 3b는 본 발명에 따른 보정 회로에 의해 수행되는 전류-초핑 싸이클의 제 2 페이즈의 예시이다.
도 4a는 본 발명에 따른 보정 회로의 인덕터를 통과한 전류 (ILS) 의 형상, 및 인덕터 값의 최적화 이후에 상기 회로에서 획득된 페이즈 전류 (IPH) 의 형상의 예시이다.
도 4b는 도 4a에 도시된 인덕터 전류 (ILS) 의 근접도이다.
도 4c는 본 발명에 따른 보정 회로에서 획득된 페이즈 전류 (IPH) 의 형상의 예시이다.
도 5는 본 발명에 따른 보정 회로 내에 포함된 필터링 유닛의 개략도이다.
도 6a는 본 발명에 따른 보정 회로 내에 포함된 필터링 유닛의 상면도이다.
도 6b는 본 발명에 따른 보정 회로 내에 포함된 필터링 유닛의 측면도의 2 개의 섹션들이다.
도 7a는 본 발명에 따른 보정 회로의 필터링 모듈 내에 존재하는 유도성 모듈의 상면도이다.
도 7b는 본 발명에 따른 보정 회로의 필터링 모듈 내에 존재하는 유도성 모듈의 측면도이다.
상세한 설명
설명의 명료함의 목적들을 위해, 다양한 도면들 내의 동일한 참조 번호들은 동일한 엘리먼트들을 지정한다.
도 2는 본 발명에 따른 보정 회로의 실시형태의 아키텍쳐를 도시한다.
도 2의 보정 회로 (200) 는, 3 개의 입력들 (201a, 201b, 201c) 및 3 개의 출력들 (201d, 201e, 201f) 을 포함하는 필터링 유닛 (201) 을 포함한다. 필터링 유닛 (201) 은 3 개의 전류 위상들, 제 1 입력 (201a) 상의 제 1 위상 (VR), 제 2 입력 (201b) 상의 제 2 위상 (VS), 및 제 3 입력 (201c) 상의 제 3 위상 (VT) 에 의해 전원공급된다. 또한, 필터링 유닛 (201) 은 접지 (201t) 에 접속된다. 이 필터링 유닛 (201) 은 도 3, 도 5, 도 6a, 및 도 6b 에서 이하 상세히 설명될 것이다.
이하 설명되는 PFC 스테이지 (214) 에 의해 수행되는 전류의 초핑에 의해 생성되는 고주파수 컴포넌트들을 거부하는 것을 가능하게 하는 필터링 스테이지 (211) 는 필터링 유닛 (201) 의 출력에서 직렬로 위치된다. 더 정확하게는, 도 2의 예에서, 필터링 유닛 (201) 의 제 1 출력 (201d) 은 제 1 캐패시터 (CRS) 를 통해 그 제 2 출력 (201e) 에 접속되고, 그 제 2 출력 (201e) 은 제 2 캐패시터 (CST) 를 통해 그 제 3 출력 (201f) 에 접속되며, 그 제 3 출력 (201f) 은 제 3 캐패시터 (CRT) 를 통해 그 제 1 출력 (201d) 에 접속된다. 다른 실시형태에 따르면, 고주파수 필터링 스테이지 (211) 는 필터링 유닛 (201) 에 통합된다.
유도성 스테이지 (212) 는 고주파수 신호 필터링 스테이지 (211) 의 출력에 위치된다. 더 정확하게는, 도 2의 예에서, 필터링 유닛 (201) 의 제 1 출력 (201e) 은 제 1 인덕터 (LR) 의 제 1 단자 (202a) 에 접속되고; 필터링 유닛 (201) 의 제 2 출력 (201e) 은 제 2 인덕터 (LS) 의 제 1 단자 (203a) 에 접속되며; 필터링 유닛 (201) 의 제 3 출력 (201f) 은 제 3 인덕터 (LT) 의 제 1 단자 (204a) 에 접속된다.
인덕터들 (LR, LS, LT) 은 전압을 정류하기 위한 다이오드 브릿지 (213) 에 접속된다. 더 정확하게는, 도 2의 예에서, 제 1 인덕터 (LR) 의 제 2 단자 (202b) 는 제 1 다이오드 (D1) 의 애노드에 접속되고; 제 2 인덕터 (LS) 의 제 2 단자 (203b) 는 제 2 다이오드 (D2) 의 애노드에 접속되며; 제 3 인덕터 (LT) 의 제 2 단자 (204b) 는 제 3 다이오드 (D3) 의 애노드에 접속된다. 또한, 제 1 다이오드의 애노드는 제 4 다이오드 (D4) 의 캐소드에 접속되고; 제 2 다이오드 (D2) 의 애노드는 제 5 다이오드 (D5) 의 캐소드에 접속되며; 제 3 다이오드의 애노드는 제 6 다이오드 (D6) 의 캐소드에 접속된다. 다이오드 브릿지 (213) 는 2 개의 출력들 (213a, 213b) 을 포함한다. 제 1 다이오드 (D1), 제 2 다이오드 (D2), 및 제 3 다이오드 (D3) 의 캐소드들은 다이오드 브릿지 (213) 의 제 1 출력 (213a) 에서 함께 접속된다. 제 4 다이오드 (D4), 제 5 다이오드 (D5), 및 제 6 다이오드 (D6) 의 애노드들은 다이오드 브릿지 (213) 의 제 2 출력 (213b) 에서 함께 접속된다.
다이오드 브릿지 (213) 의 제 1 출력 (213a) 은 제어형 스위치 (214) 를 통해 제 2 출력 (213b) 에 접속된다. 본 예에서, 제어형 스위치 (214) 는 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 트랜지스터 (205) 에 의해 형성되고, 그 MOSFET 트랜지스터의 드레인 (205a) 은 다이오드 브릿지 (213) 의 제 1 출력 (213a) 에 접속되고, 그 MOSFET 트랜지스터의 소스 (205b) 는 션트 저항기 (206) 의 제 1 단자 (206a) 에 접속되며, 그 MOSFET 트랜지스터의 게이트 (205c) 는 초핑 신호 생성기 (207) 에 의해 제어된다. 본 예에서, 이 생성기 (207) 는 펄스 폭 변조 생성기이고, 로우 상태에서의 신호는 MOSFET (205) 를 디스에이블링시키고, 하이 상태에서의 신호는 MOSFET (205) 를 통한 전류의 흐름을 제어한다. 그 펄스들의 전달의 주파수는 입력 위상들 (VR, VS, 및 VT) 의 각각으로부터 발원하는 전류의 주파수보다 매우 더 높다. 예컨대, 펄스들의 전달의 주파수는 400 ㎐ 에서의 네트워크 전류에 대해 대략 125 ㎑ 이다. 션트 저항기 (206) 의 제 2 단자 (206b) 는 다이오드 브릿지 (213) 의 제 2 출력 (213b) 에 접속된다. 미우 낮은 값의 이 저항기 (206) 는, 생성기 (207) 에 의해 전달되는 펄스들의 폭을 적응시키기 위해, MOSFET (205) 의 소스 (205b) 로부터 발원하는 전류를 측정하는 것을 가능하게 한다.
또한, 프리윌 다이오드 (DRL) 는 그 애노드가 다이오드 브릿지 (213) 의 제 1 출력 (213a) 및 트랜지스터 (205) 의 드레인 (205a) 에 접속되도록 위치된다.
마지막으로, 리저브 캐패시터 (CS) 는, 입력 AC 네트워크의 일시적인 컷-아웃 (cut-out) 의 경우를 포함하여, 전원공급될 사용자 회로 (110) 에 대해 필요한 에너지를 저장하기 위해 회로의 종단에 위치되고; 캐패시터 (CS) 의 제 1 단자는 프리윌 다이오드 (DRL) 의 캐소드에 접속되고, 그 캐패시터의 제 2 단자는 다이오드 브릿지 (213) 의 제 2 출력 (213b) 에 접속된다.
도 2의 보정 회로는 2-페이즈 싸이클에 따라 동작하고: 제 1 페이즈 동안에 제어형 스위치 (214) 가 닫히고, 제 2 페이즈 동안에 제어형 스위치 (214) 가 열린다.
제 1 페이즈가 도 3a에 예시된다. 제어형 스위치 (214) 가 닫혀 있으면, 다이오드 브릿지 (213) 의 제 1 출력 (213a) 과 그 제 2 출력 (213b) 사이에 포함된 브랜치에서 짧은 회로가 형성된다. 따라서, 화살표 (Fi) 에 의해 도 3a에 도시된 전류는 짧은 회로로서 이 브랜치 (213a, 213b) 를 통해 흐르고 인덕터들 (LR, LS, LT) 이 자기 에너지를 저장하도록 허용한다. 동시에, 프리윌 다이오드 (DRL) 가 디스에이블되고 그 다이오드 (DRL) 를 통과하는 전류는 0 이다.
인덕터들 (LR, LS, LT) 에 의해 저장된 자기 에너지는, 도 3b에 예시된 바와 같이, 싸이클의 제 2 페이즈 동안에 캐패시터 (CS) 에 의해 복원된다. 화살표 (Fi) 에 의해 도면에서 표현되는 전류는 프리윌 다이오드 (DRL) 로 전부 전달된다.
인덕터들 (LR, LS, LT) 의 값들은, 입력-전류 고조파 왜곡을 열화시키지 않으면서 필터링 유닛 (201) 에 의해 수행되는 저주파수 신호 필터링에 대한 필요성을 제한하기 위해 최적화된다.
인덕터들 (LR, LS, LT) 의 값들은, 보정 회로 (200) 가 연속 모드와 불연속 모드 사이의 경계에서 동작하도록 선택되는 것이 바람직하고, 즉, 인덕터들 (LR, LS, LT) 은 싸이클의 제 1 페이즈를 시작하는 순간에 디스차징을 종료한다. 인덕터들 (LR, LS, LT) 의 각각의 값이 낮을수록, 고주파수 전도성 방출 요구조건들을 유지하기 위해 제어형 스위치 (214) 에 의해 수행되는 초핑으로부터 발원하는 고주파수 전류의 인버전 (inversion) 이 더 감쇠되어야만 하고, 따라서 입력 전류의 고조파 왜곡들을 제한하기 위해 필터링 유닛 (201) 에 의해 수행되는 필터링의 감쇠가 더 커야만 한다.
반대로, 인덕터들 (LR, LS, LT) 의 값이 높을수록, 저주파수 고조파 왜곡 (즉, 네트워크의 주파수 및 그 근처의 고조파들) 을 열화시키는 리스크가 더 높아진다. 인덕터들 (LR, LS, LT) 에 대한 값들이 너무 높은 경우에, 이들은 입력 전류의 엔벨로프 신호의 열화를 초래할 것이다. 그러므로, 이러한 엔벨로프 신호의 형상을 보존하기 위해, 저주파수 필터링 볼륨을 상당히 증가시킬 필요가 있다.
따라서, 인덕터들 (LR, LS, LT) 의 최적화된 값은, 네트워크의 주파수에 근접한 주파수들에서 낮은 라인-전류 왜곡을 획득하고, 초핑에 의해 생성된 폴루션 (pollution) 에 대하여 고주파수 요구조건들을 만족시키는, 2 개의 요구조건들을 조화시키도록 선택된다.
도 4a는, 네트워크의 제 2 페이즈의 페이즈 전류 (IPH) 의 형상, 및 제 2 인덕터 (LS) 를 통과하는 전류 (ILS) 의 형상을 시간 (t) 에 걸쳐 예시하며, 다른 인덕터들 (LR 및 LT) 을 통과하는 전류의 형상은 유사하다. 전류 (IPH) 는 제 1 축 (401) 에 대하여 표현되고, 인덕터의 전류 (ILS) 는 제 2 축 (402) 에 대하여 표현된다. 전류 사인 커브가 최대치에 근접한 경우에, 전류 (ILS) 의 연속 컴포넌트를 형성하는 안정기 (plateau) (403) 가 나타난다. 인덕터 전류 (ILS) 의 획득된 형상, 특히 전류 (IPH) 에 대한 위상 및 안정기 (403) 는 인덕터들 (LR, LS, LT) 의 값의 상술된 최적화로 인한 것이다. 도 4a에 도시된 바와 같이, 이 최적화로, 전류 (IPH) 는 대략 15 % 와 동일한 고조파 왜곡 또는 종래 기술의 회로 (전달되는 전력에 따른 40 % 로부터 25 % 까지의 왜곡) 에 비해 상당한 개선으로 마킹된다.
도 4b는 도 4a에서 이전에 도시된 인덕터 (LS) 의 전류 (ILS) 의 형상의 근접도이다. 초핑 싸이클의 제 1 페이즈 (411) 동안 전류는 선형적으로 증가한다. 그 후, 제 2 페이즈 (412) 동안에, 인덕터가 디스차지하고, 전류는 그 자신을 상쇄할 수 있는 만큼 감소하고, 싸이클의 주기 (T) 의 경과 이후에 전류는 다시 증가한다. 따라서, 각각의 인덕터 (LR, LS, LT) 에서의 전류는 연속하는 삼각형들의 형상을 취한다.
이하 나타내는 바와 같이, 전류의 왜곡은 본 발명에 따른 보정 회로의 입력에 위치된 필터링 유닛 (201) 에 대해 이루어지는 개선들에 의해 더 약화된다. 이들 개선들로부터 이익을 얻은 전류의 형상이 도 4c에 도시된다.
(도 4a에서의 설명과 비교하여) 전류 (ILS) 는 변화 없이 유지되지만, 결과의 고조파 왜곡이 대략 5 % 이도록, 즉 가장 엄격한 요구조건들, 특히 미국 국방부의 MIL-STD-461E 표준의 테스트 마킹된 CE101 에 의해 정의된 요구조건들을 만족시키도록, 라인 전류의 형상이 다시 최적화된다.
도 1에 도시된 아키텍쳐에 대하여, 도 2의 아키텍쳐는, 바람직하지 않은 저주파수 고조파 레이 (ray) 들, 특히 제 5 고조파 및 제 7 고조파의 바람직하지 않은 저주파수 고조파 레이들을 더 양호하게 제거하는 장점을 갖는다. 한편, 전류가 초핑 주파수에서 (예컨대 70 % 내지 100 % 와 같은) 고 레이트에서 변조되므로, 고-랭크 고조파 레이들은 연속 모드에서 동작하는 보정 회로에 대한 것보다 더 크다. 따라서, 도 1에 도시된 회로에 대하여, 고주파수 필터링이 개선되어야만 하면서 저주파수 필터링이 경감될 수 있다. 그럼에도 불구하고, 고주파수 필터링을 수행하는 것은, 대형 컴포넌트들을 요구하는 저주파수 필터링보다 공간 점유의 관점에서 훨씬 덜 불리하다.
도 5는 도 2의 실시형태의 보정 회로의 입력에 위치된 필터링 유닛 (201) 의 블록도를 도시한다. 필터링 유닛 (201) 은, 제 2 차동-모드 필터링 셀 (504) 과 직렬로 연관된 제 2 공통-모드 필터링 셀 (503) 과 직렬로 연관된 제 1 차동-모드 필터링 셀 (502) 과 직렬로 연관된 제 1 공통-모드 필터링 셀 (501) 을 포함한다.
제 1 공통-모드 필터링 셀 (501) 은, 입력 접속들 (201a, 201b, 201c) 에 가능한 근접하게 필터링 유닛 (201) 의 헤드에 위치된 종래의 필터링 모듈 (510) 을 포함한다. 이 모듈 (510) 은 3 개의 입력들 (510a, 510b, 510c) 및 3 개의 출력들 (510d, 510e, 510f) 을 포함하고, 그 모듈 (510) 의 제 1 입력 (510a) 은 필터링 유닛 (201) 의 제 1 입력 (201a) 에 접속되고, 그 모듈 (510) 의 제 2 입력 (510b) 은 필터링 유닛 (201) 의 제 2 입력 (201b) 에 접속되며, 그 모듈 (510) 의 제 3 입력 (510c) 은 필터링 유닛 (201) 의 제 3 입력 (201c) 에 접속된다. 필터링 모듈 (510) 의 출력들 (510d, 510e, 510f) 의 각각은 캐패시터 (C1, C2, C3) 각각을 통해 접지에 접속된다.
제 1 차동-모드 필터링 셀 (502) 은 전류의 저주파수 컴포넌트들, 즉 30 ㎐ 로부터 15 ㎑ 까지 실질적으로 확장하는 주파수 대역에서 필터링하는 것을 가능하게 한다. 이 셀 (502) 은 종래의 필터링 셀과 비교하여 그 볼륨을 감소시키는 것이 가능한 오리지널 구조를 포함한다. 구체적으로, 그 셀 (502) 은 하나 이상의 3-상 유도성 모듈들 (511, 511', 511'') 을 포함하고, 본 예에서, 충분히 높은 인덕터 값을 획득하기 위해 3 개가 직렬로 연관된다. 그 유도성 모듈들 (511, 511', 511'') 은 3 개의 입력들 (511a, 511b, 511c) 및 3 개의 출력들 (511d, 511e, 511f) 을 포함하고, 입력들의 각각은 3-상 네트워크의 전류 위상에 대응하고, 출력들의 각각도 마찬가지이다. 유도성 모듈들 (511, 511', 511'') 은 도 7에 상세히 도시된다. 또한, 제 1 차동-모드 필터링 셀 (502) 은, 각각의 전류 위상에 대해, 간단한 인덕터 (512, 512', 512'') 를 포함하고, 이들 인덕터들의 각각은 3-상 유도성 모듈(들) (511, 511', 511'') 과 직렬로 연관된다. 본 예에서, 제 1 인덕터 (512) 는 제 3 유도성 모듈 (511'') 의 제 1 출력 (511a'') 에 접속되고, 제 2 인덕터 (512') 는 제 3 유도성 모듈 (511'') 의 제 2 출력 (511b'') 에 접속되며, 제 3 인덕터 (512'') 는 제 3 유도성 모듈 (511'') 의 제 3 출력 (511c'') 에 접속된다. 3-상 유도성 모듈들 (511, 511', 511'') 과 간단한 인덕터들 (512, 512', 512'') 의 연관은, 특히 저주파수 템플릿 (template), 본 예에서는 10 으로부터 15 ㎑ 까지의 범위의 최고 주파수들에 대해 그 모듈들 (511, 511', 511'') 에 의해 수행되는 필터링을 효율적으로 완료하는 것을 가능하게 한다. 구체적으로, 유도성 모듈들 (511, 511', 511'') 은 10 ㎑ 를 향해 감소하기 시작한다. 따라서, 전술된 간단한 인덕터들 (512, 512', 512'') 을 직렬로 배치함으로써, 저주파수 필터링에 대한 보충이 수행된다. 이들 간단한 인덕터들 (512, 512', 512'') 은 제 2 차동-모드 필터링 셀 (504) 의 고주파수 컴포넌트들의 필터링에 전용되는 와인딩 (winding) 들 (514, 514', 514'') 과 동일한 성질의 와인딩들에 의해 달성되고, 이들 와인딩들의 인덕터 값은 훨씬 더 높은 주파수들에 대해 감소하기 시작한다.
따라서, 간단한 인덕터들 (512, 512', 512'') 은, 전도성 방출에 관한 표준들, 특히 MIL-STD-461E 표준의 CE101 테스트의 요구조건들에 수반된 저주파수 템플릿의 최고 주파수들에 대해, 유도성 모듈들 (511, 511', 511'') 로부터 인계받는다.
또한, 캐패시터들 (C4, C5, C6) 이 간단한 인덕터들 (512, 512', 512'') 의 출력에 위치되어, 제 1 캐패시터 (C4) 가 제 2 간단한 인덕터 (512') 의 출력과 제 1 간단한 인덕터 (512) 의 출력을 접속시키고, 제 2 캐패시터 (C5) 가 제 3 간단한 인덕터 (512'') 의 출력과 제 2 간단한 인덕터 (512') 의 출력을 접속시키며, 제 3 캐패티서 (C6) 가 제 3 간단한 인덕터 (512'') 의 출력과 제 1 간단한 인덕터 (512) 의 출력을 접속시킨다. 이들 캐패시터들은, 전류의 초핑에 의해 생성되는 주파수 컴포넌트들의 거부를 촉진하는 것을 가능하게 한다.
제 2 차동-모드 필터링 셀 (504) 은, 도 3a, 도 3b에 예시된 바와 같이 전류의 초핑으로부터 발원하는 간접 주파수 컴포넌트들, 즉 주파수가 초핑 주파수 이상인 컴포넌트들을 제거하는 것을 가능하게 한다.
또한, 종래의 필터링 유닛과 비교하여, 본 발명에 따른 보정 회로에서 사용되는 필터링 유닛 (201) 은 필터 (502) 와 제 2 차동-모드 필터링 셀 (504) 사이에 삽입된 제 2 공통-모드 필터링 셀 (503) 을 포함한다. 이 제 2 필터링 셀 (503) 은 2 개의 차동-모드 필터링 셀들 (502, 504) 사이의 분리 (isolation) 버퍼로서 작용한다. 전류의 3 개의 위상들의 각각에 대한 미드-포인트 출력들 (513a, 513b, 513c) 이 생성된다. 이들 미드-포인트 출력들은 제 2 공통-모드 필터링 셀 (503) 의 공통-모드 캐패시터들 (C7, C8, C9) 을 접지에 접속시킨다.
이들 캐패시터들 (C7, C8, C9) 은, 공통 모드 타입의 입력 표준들의 요구조건들을 유지하기 위해 필요하지만, 이들은 절대 필터링 유닛 (201) 의 다운스트림에 위치된 초핑 스테이지 (214) 의 동작과 간섭해서는 않된다. 따라서, 전류의 고주파수 컴포넌트들, 즉 제어형 스위치 (214) 에 의한 초핑으로부터 발원한 컴포넌트들이 제 2 공통-모드 필터링 셀 (503) 의 공통-모드 캐패시터들 (C1, C2, C3) 을 통해 재투입 (reclosing) 하는 것을 방지하기 위해, 캐패시터들 (C1, C2, C3) 의 다운스트림에 위치된 와인딩 부분이 쇼크 (shock) 인덕터로서 기능하도록, 제 2 공통-모드 필터링 셀 (503) 의 미드-포인트 출력들 (513a, 513b, 513c) 이 추가된다. 이 필터링 셀 (503) 의 부재 시에, 그 캐패시터들과 전류 초핑 스테이지 (205, 206) 사이에서 전류-플로우 간섭 루프들이 나타날 수도 있다. 따라서, 그 캐패시터들이 접지에 와이어링 (wire) 되도록 허용하기 위해, 각각의 위상 와인딩에 대해 미드-포인트 출력 아웃렛 (outlet) (513a, 513b, 513c) 이 생성된다.
도 6a는 본 발명에 따른 보정 회로의 입력에 위치된 필터링 유닛 (201) 의 실시형태의 상면도를 도시한다. 인덕터들 (512, 512', 512'', 514, 514', 514'') 및 유도성 모듈들 (511, 511', 511'') 의 입력들 및 출력들이 도트 (601) 들에 의해 도시되고, 이는 모든 차동-모드 와인딩들이다. 본 예에서, 차동-모드 필터링 셀들 (502, 504) 은 몰딩 (mold) 된 블록 (602) 으로 통합된다. ㎜ 로 치수들을 언급하는 측정치들이 필터링 유닛 (201) 의 사이즈의 더 양호한 생각을 제공하기 위해 도 6a에서 표시로서 주어진다.
특히, 제 1 차동-모드 필터링 셀 (502) 의 오리지널 구조 때문에, 필터링 유닛 (201) 의 사이즈는 작다. 예컨대, 1 kW 의 전력을 요구하는 사용자 회로 (110) (도 2) 에 대해 디멘션 (dimension) 된 필터링 유닛 (201) 은 다음의 치수들: 300 ㎜ 미만의 길이, 55 ㎜ 와 동일한 폭, 및 48 ㎜ 와 동일한 높이를 갖는다.
도 6b는 측면에서 본 필터링 유닛 (201) 의 2 개의 섹션들 (600, 600') 을 도시한다. 제 1 섹션 (600) 은 유도성 모듈들 (511, 511', 511'') 에서의 필터링 유닛 (201) 을 도시하고, 제 2 섹션은 공통-모드 인덕터들 (510, 513) 에서의 필터링 유닛 (201) 을 도시한다.
도 6a 및 도 6b의 예에서, 차동-모드 인덕터들의 어셈블리가 몰딩된 수지 블록 (602) 으로 통합되고, 이들 인덕터들은, 유도성 모듈들 (511, 511', 511''), 제 1 차동-모드 필터링 셀 (502) 의 간단한 인덕터들 (512, 512', 512''), 및 제 2 차동-모드 필터링 셀 (504) 의 간단한 인덕터들 (514, 514', 514'') 이다.
한편, 공통-모드 인덕터들 (510, 513) 은 기계적인 응력들로부터 보호되어야만 하는 페라이트 재료로 이루어지고, 이들 2 개의 공통-모드 인덕터들 (510 및 513) 은 몰딩된 수지 블록 (602) 에 접합함으로써 제 2 스테이지에 탑재된다. 따라서, 필터링 유닛 (201) 은 공통-모드 인덕터들 (510 및 513) 과 몰딩된 블록 (602) 의 연관에 의해 형성된다. 장비 섀시 (chassis) 의 구조로의 몰딩된 블록 (602) 의 어셈블리를 홀딩하기 위해, 5 개의 지주 (strut) 들의 제 1 시리즈 (603) 가 생성된다. (도시되지 않고, 위에 공통-모드 및 차동-모드 캐패시터들이 특히 설치된) 프린트 회로 (printed circuit) 가 몰딩된 블록 (602) 에 전기적으로 접속된다. 또한, 3 개의 지주들의 제 2 시리즈 (604) 가 몰딩된 블록 (602) 에 그 프린트 회로를 기계적으로 홀딩한다.
도 6a 및 도 6b에 도시된 실시형태에서, 필터링 유닛 (201) 의 어셈블리는 본 예에서는 μ-금속으로 이루어진 케이싱에 의해 보호된다. 그렇게 보호되는 어셈블리는, 특히 H 자기장에 대한 저주파수 방사 요구조건들을 만족시키는데 적합하다.
도 7a 및 도 7b는 차동-모드 필터링 셀 (502) 에서 사용되는 유도성 모듈 (511) 의 구조의 세부사항들을 제공하며, 다른 유도성 모듈들 (511', 511'') 은 유사하다. 도 7a는 모듈 (511) 의 상면도를 도시하고, 도 7b는 동일한 모듈 (511) 의 측면도를 도시한다. 이들 기본적인 와인딩들은 하나의 동일한 자기 코어 둘레에 감겨진다. 유도성 모듈 (511) 은 3-상 인덕터이고: 기본적인 와인딩들의 각각은 더블-E 회로 (705, 705') 의 각각의 레그 둘레에 감겨지고, 2 개의 E-형상 회로들은, 각각의 "E" 의 다리들이 "8" 의 외관을 형성하기 위해 서로 향하게 위치되도록 어셈블링된다. 본 예에서, "E" 형상의 2 개의 회로들 (705, 705') 사이의 갭은 0.3 ㎜ 와 동일하다. 자기 회로의 탑재 이후에, 테이프 (706) 의 하나 이상의 턴들이 3 개의 기본적인 와인딩들 둘레에 위치된다.
표시로서, 본 예에서, 기본적인 와인딩 (701, 702, 703) 에 의해 형성된 각각의 인덕터는 3.5 유효 암페어의 전류에 대해 1.35 mH 이다. 동일한 인덕터 값에 대해, 유도성 모듈 (511) 은 3 개의 개별적인 와인딩들의 더 작은 사이즈의 3-상 와인딩을 형성한다.
필터링 유닛 (201) 내의 유도성 모듈 (511) 의 전기적 정의 (와인딩의 2-상 성질) 은 입력 전류의 왜곡을 더 감소시키는 것을 가능하게 한다. 도 4c에 도시된 바와 같이, 유도성 모듈 (511) 의 포함은 인덕터들 (LR, LS, LT) 의 값의 최적화로 인해 획득된 라인 전류 (IPH) 인, 고조파 전류 왜곡의 15 % 로부터 본 예에서 8 % 와 5 % 사이의 고조파 전류 왜곡으로 되는 것을 가능하게 한다.
본 발명에 따른 PFC 회로의 장점은 단 하나의 전류 초핑 제어를 가지고, 따라서 그 아키텍쳐 및 그 동작을 단순화하는 것이다. 또한, 본 발명에 따른 PFC 회로는, 종래 기술의 3-상 PFC 회로들과 비교하는 경우에 작은 사이즈로 이루어지고, 이는 온보드 장비에 대해 때때로 결정적인 장점이 된다.
예시로서, 400 ㎐ 에서의 115 VAC 의 3-상 전류를 생성하는 기본적인 네트워크에 대해, 보정 회로는:
700 W 의 입력 전력에 대해, 0.99 와 동일한 역률, 및 제 5 고조파의 H5 레이들 및 제 7 고조파의 H7 레이들 (즉, H5 및 H7 레이들은 각각 2000 ㎐ 및 2800 ㎐) 에 대해 9 % 미만의 메인 SHD (Single Harmonic Distortion) 고조파를 획득하는 것을 가능하게 하고;
1 kW 의 입력 전력에 대해, 0.95 와 동일한 역률, 및 제 5 고조파의 레이에 대해 6 % 및 제 7 고조파의 레이에 대해 2 % 와 동일한 역률을 획득하는 것을 가능하게 하고, 다른 레이들에 대한 왜곡 비율은 2 % 미만이다.
이들 성능들은 특히 MIL-STD-461E 표준의 CE101 테스트를 준수하고 호환가능하다.

Claims (6)

  1. 전류의 3 개의 위상들 (VR, VS, VT) 을 수신하는 보정 회로의 입력에서의 필터링 유닛 (201, 211), 상기 필터링 유닛의 다운스트림에 위치된 전류의 위상 당 적어도 하나의 인덕터 (LR, LS, LT), 전류-초핑 스테이지 (214) 에 전원공급하는 정류 브릿지 (213) 를 포함하는 3-상 전기 네트워크를 위한 회로의 역률의 보정 회로 (200) 로서,
    상기 필터링 유닛 (201, 211) 은 이중의 E (705, 705') 에서 단일 자성 재료로 형성된 적어도 하나의 유도성 회로 (511) 를 포함하는 적어도 하나의 차동-모드 필터링 셀 (502) 을 포함하고,
    상기 E 의 각각의 다리는 와인딩 (701, 702, 703) 에 의해 둘러싸이고,
    상기 인덕터들의 값들 (lr, ls, lt) 은, 상기 보정 회로 (200) 가 연속 모드와 불연속 모드 사이의 경계에서 동작하도록 선택되고,
    상기 필터링 유닛 (201) 은, 제 1 차동-모드 필터링 셀 (502) 및 제 2 차동-모드 필터링 셀 (504) 과 직렬로 연관된 제 1 공통-모드 필터링 셀 (501) 을 포함하며,
    상기 필터링 유닛 (201) 은 미드-포인트 출력을 포함하고 상기 제 1 차동-모드 필터링 셀 (502) 과 상기 제 2 차동-모드 필터링 셀 (504) 사이에 삽입된 제 2 공통-모드 필터링 셀 (503) 을 또한 포함하는 것을 특징으로 하는 역률 보정 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 차동-모드 필터링 셀 (502) 은 전류의 위상 당 인덕터 (512, 512', 512'') 를 포함하고, 이들 인덕터들의 각각은 상기 유도성 회로 (511) 의 출력과 직렬로 연관되는 것을 특징으로 하는 역률 보정 회로.
  4. 제 3 항에 있어서,
    상기 제 2 차동-모드 필터링 셀 (504) 은 인덕터들 (514, 514', 514'') 을 포함하고,
    차동-모드 인덕터들의 어셈블리는 몰딩된 수지 블록 (602) 내에 통합되고,
    상기 어셈블리는 유도성 모듈들 (511, 511', 511''), 상기 제 1 차동-모드 필터링 셀 (502) 의 인덕터들 (512, 512', 512''), 및 상기 제 2 차동-모드 필터링 셀 (504) 의 인덕터들 (514, 514', 514'') 로 구성되는 것을 특징으로 하는 역률 보정 회로.
  5. 제 4 항에 있어서,
    공통-모드 인덕터들 (510, 513) 은 페라이트 재료에 기초하여 형성되는 것을 특징으로 하는 역률 보정 회로.
  6. 제 1 항 및 제 3 항 내지 제 5 항 중 어느 한 항에 기재된 역률 보정 회로를 포함하는, 전력 공급 유닛.
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